WO2008066118A1 - 薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法 - Google Patents

薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法 Download PDF

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Hirotaka Geka
Atsushi Okamoto
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Asahi Kasei Kabushiki Kaisha
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Definitions

  • the present invention relates to a thin film laminate, a thin film magnetic sensor using the same, and a manufacturing method thereof, and more specifically, a thin film laminate applied to a semiconductor device such as a semiconductor thin film magnetic sensor and the like.
  • the present invention relates to a thin film magnetic sensor used and a manufacturing method thereof.
  • An InSb single crystal thin film grown by a conventional MBE method has a high electron mobility and is suitable as a material for a Hall element or a magnetoresistive element.
  • an InSb thin film fabricated on a semi-insulating GaAs substrate with a thickness of 1.O ⁇ m, doped with an appropriate amount of Sn exhibits low temperature dependence of resistance and extremely high electron mobility.
  • This is a material that can realize high-sensitivity magnetic sensors such as magnetoresistive elements and Hall elements that operate in a wide temperature range (see Non-Patent Document 1).
  • InAs thin films are also suitable magnetic sensor materials such as Hall elements as in InSb (see Patent Document 1).
  • Non-Patent Document 1 in general, when InSb is grown epitaxially on a GaAs substrate having a lattice mismatch, electrons near the heterointerface with the GaAs substrate and near the surface. It is known that there is a layer with a low mobility and a three-layer structure with a high electron mobility at the center. The formation of this low electron mobility layer is thought to be caused by lattice mismatch.
  • the formation of a low electron mobility layer near the surface of InSb means that the surface of the InSb thin film is also a vacuum interface with a vacuum (there is no crystal lattice as an opponent! And, in a sense, a heterointerface). If considered, it can be understood that it is formed due to a mismatch between vacuum (atmosphere) and InSb.
  • the range (thickness) affected by the mismatch is considered to be almost constant. Therefore, the thickness of the layer with low electron mobility near the heterointerface with the GaAs substrate and near the surface is InS. b Each has a constant thickness regardless of the overall thickness.
  • the decrease in electron mobility associated with the decrease in InSb thickness is caused by the decrease in the central portion with good electron mobility (not affected by mismatch) due to the decrease in film thickness. . Therefore, by minimizing the part affected by this mismatch, it is expected that the decrease in electron mobility can be minimized even if the film is made thinner. In other words, by eliminating the lattice mismatch at the heterointerface formed above and below the operating layer, there is a possibility that the thickness of the low electron mobility layer formed in contact with the heterointerface can be reduced or eliminated. is expected.
  • FIG. 5 is a diagram showing the relationship between the lattice constant ( nm ) and the band gap energy (eV) of a compound semiconductor in order to explain the situation of lattice mismatch in the InSb quantum well structure.
  • InSb has no insulating substrate material that is lattice matched and has a large band gap.
  • narrow band gap materials such as InSb have a high electron mobility, they have an essential and extremely serious problem that the resistance value and the electron mobility are highly temperature dependent. For this reason, when an element such as a magnetic sensor is manufactured, there is a large resistance difference (referred to as input resistance value) between the drive terminals at high and low temperatures.
  • the device is relatively easy to drive around room temperature.
  • the temperature In recent applications where the temperature is below 20 ° C or above 100 ° C, the resistance value decreases with temperature.
  • the large electron mobility decreases the sheet resistance value of the operation layer.
  • the thickness of the operating layer is reduced, Due to the formation of a low electron mobility layer due to lattice mismatch, the electron mobility drops sharply. Since the low electron mobility layer thickness does not change even when the operating layer thickness is reduced, only the thickness of the high electron mobility layer is inevitably reduced. With the decrease, it becomes impossible to manufacture an operating layer for manufacturing a highly sensitive magnetic sensor.
  • the thickness of the operating layer is a single layer of 0.5 am or less
  • the inorganic insulation formed on the operating layer in the manufacturing process of manufacturing the magnetic sensor When a protective film such as Sio or Si N is formed, a protective film called process variation is used.
  • the surface damage of the operating layer that occurs during the formation of the protective film occurs when the protective film is formed in addition to the lattice mismatch between the protective film and the operating layer and the difference in the crystal structure of the protective film and the operating layer. This is a very serious unsolved problem that occurs because the atoms and molecules that make up the protective film collide with the surface of the working layer with kinetic energy. In addition, this damage significantly reduces the reliability of the element, increases the variation in the characteristics of the manufactured element, and is extremely serious that a thin film with a thin working layer cannot be used for practical high-sensitivity magnetic sensor manufacture. This is a difficult problem that is only a problem when trying to produce a reliable and practical magnetic sensor.
  • High-sensitivity magnetic sensors that can be driven in a wide temperature range with little temperature dependence and that have high reliability such as high drive stability can be manufactured without worrying about damage in the process. That is, a high-sensitivity magnetic sensor with high sheet resistance, high electron mobility, no damage in the device manufacturing process, and extremely low temperature dependence of sheet resistance and electron mobility There is a need for thin film stacks with motion layers suitable for fabrication. It has not been realized with conventional technology.
  • a Hall element having a thin band operation layer with a narrow band gap including In and Sb having an operation layer with a thickness of 0.2, 1 m or less, high sensitivity, low power consumption, and extremely low temperature dependence
  • Such thin film magnetic sensors have been so far difficult to manufacture.
  • the present invention has been made in view of such a situation, and an object of the present invention is to provide a thin film laminate having an InAs Sb system as an operating layer, a thin film magnetic sensor using the same, and a method of manufacturing the same. Is to provide.
  • the effect of the lattice mismatch in this way is to reduce the layer of low electron mobility due to the effect of the lattice mismatch formed above and below the operating layer, thereby reducing the thickness to 1 ⁇ m or less. It is to obtain a thin film laminated material having a thin operation layer suitable for manufacturing a device such as an InAsSb-based magnetic sensor having high electron mobility even with a film thickness.
  • the electron in the central part is made by making the low electron mobility layer near the interface in contact with the substrate and the active layer existing near the surface extremely thin or zero. It is to secure a portion with high mobility and obtain a thin film with high electron mobility.
  • Another goal is to produce a magnetic sensor using a thin film with high electron mobility and high sheet resistance as the active layer.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-77556
  • Patent 1 "Transport properties of 3 ⁇ 4n-doped InSb thin films on GaAs substrates" (Journal of Crystal Growth, Vol.278 (2005) pp 604-609)
  • the present inventors distributed an InAsSb single-crystal thin film on a GaAs substrate using an AllnSb thin film
  • a comprehensive and thorough experimental study was conducted on the conditions for stacking by the beam epitaxy method, the composition ratio of each component element, insulation, and the electron transport properties of the resulting InAs sSb layer.
  • the A 1 composition was about 9% or more
  • the thickness of the AllnSb layer was 0.7 ⁇ m and a sheet resistance value of 10 k ⁇ (ohms) or more was obtained.
  • Lattice mismatch between AllnSb and InAsSb conductive layer showing insulation is + 1.3% 0.6% or less (more preferably within ⁇ 0.5%, more preferably within ⁇ 0.2%, If the best is 0%), a thin film with high electron mobility can be obtained! / However, the present invention has been achieved.
  • the thin film laminate of the present invention includes an Al In Sb mixed crystal layer (0.08 ⁇ x ⁇ l) provided on a substrate and an InAs provided directly on the Al ln Sb layer.
  • Sb (0 ⁇ 1) thin film conductive layer, and the Al In Sb mixed crystal layer is a layer exhibiting higher resistance or insulation or p-type conductivity than the InAs Sb thin film conductive layer, and The band gap is larger than that of the InAs Sb thin film conductive layer, and the lattice mismatch is + 1.3% 0.8%.
  • the Al In—Sb mixed crystal layer is characterized in that the atomic content (x) of A1 is 8% 30% (0 ⁇ 08 ⁇ x ⁇ 0.3).
  • the thin film laminate of the present invention includes an Al Ga In Sb mixed crystal layer (0 ⁇ x + y ⁇ l, x ⁇ 0) provided on a substrate, and the Al Ga In Sb mixed crystal layer.
  • the band gap is larger than the InAs Sb-thin conductive layer, and the lattice mismatch with the InAs Sb-thin conductive layer is + 1.3% 0.8%. It is characterized by being.
  • the Al Ga In Sb mixed crystal layer has an Al and Ga atom content (x + y) of 8.0% -30% (0. 08 ⁇ x + y ⁇ 0.3). There is something special.
  • the InAs Sb thin film conductive layer is doped with at least one kind of Te, S Se Sn, Si, Ge, etc. which are group VI atoms or group IV atoms as donor impurities.
  • the half width of the X-ray diffraction of the Al In ⁇ Sb mixed crystal layer or the Al Ga In ⁇ -Sb mixed crystal layer is 50 seconds to 1,000 seconds.
  • the lattice mismatch between the Al In ⁇ Sb mixed crystal layer or the Al Ga In ⁇ -Sb mixed crystal layer and the InAs Sb ⁇ thin film conductive layer is + 1.3% 0.8%. It is characterized by that.
  • the lattice mismatch with the thin film conductive layer is characterized by being ⁇ 0.2% or less.
  • the InAs Sb - characterized in that it is (0 ⁇ x ⁇ 1) electron mobility film thickness of the thin conductive layer is l OOnm less l onm or 30000cm 2 / Vs or more.
  • the substrate is a GaAs substrate
  • the Al In Sb mixed crystal layer is an Al In Sb mixed x 1 -x 0.1 0 0.9 crystal layer
  • the InAs Sb thin film conductive layer is InAs Sb thin film conductive layer
  • an Al In-Sb mixed crystal layer (0 ⁇ 08 ⁇ x ⁇ l) or Al Ga In Sb directly on the InAs Sb- (0 ⁇ x ⁇ 1) thin film conductive layer as a cap layer.
  • a mixed crystal layer (0 ⁇ x + y ⁇ 1x ⁇ 0) is formed, and the Al In Sb mixed crystal layer cap layer or the Al Ga In Sb mixed crystal layer cap layer is formed from the InAs Sb thin film conductive layer.
  • a layer exhibiting high resistance, insulation, or p-type conductivity, and having a band gap larger than that of the InAs Sb thin film conductive layer, and a lattice mismatch with the InAs Sb thin film conductive layer is +1 It is characterized by 3% 0.8%.
  • the substrate is a GaAs substrate
  • the Al In Sb mixed crystal layer is an Al In Sb mixed x 1 -x 0.1 0 0.9 crystal layer
  • the InAs Sb thin film conductive layer is an InAs Sb thin film conductive layer
  • the Al In Sb mixed crystal layer of the cap layer is an Al In Sb mixed crystal layer
  • a GaAs insulating layer is formed on the substrate, and an AllnSb mixed crystal layer is formed thereon.
  • an InAsSb conductive layer is formed, and the InAsSb conductive layer is further formed.
  • the AlnSb layer is formed as a cap layer, and an insulating thin GaAs cap layer is further formed on the AllnSb cap layer.
  • the thin film magnetic sensor of the present invention uses the InAs Sb thin film conductive layer of the thin film laminate described above as an operation layer.
  • the thin film magnetic sensor and a Si integrated circuit chip for amplifying a sensor signal of the thin film magnetic sensor are electrically connected and housed in one package.
  • the method for producing a thin film laminate of the present invention has a crystal growth tank capable of maintaining an ultrahigh vacuum, and Al, In, Sb, As, and Ga are vaporized independently in the crystal growth tank.
  • the degree of vacuum of the knock ground is IX 10_1 ( )
  • the insulating AllnSb mixed crystal layer is formed by irradiating the substrate surface heated to 300 500 ° C with vapor of the required component elements while maintaining the state of 1 X 10_ 6 Pa (pass force no).
  • the process of growing on the substrate and the AllnSb mixed crystal layer and the lattice mismatch is + 1.3% ⁇ 0.8% InAsSb
  • a step of producing an InAsSb thin film conductive layer by epitaxial growth on the Sb mixed crystal layer is
  • the step of manufacturing InAsSb having a lattice mismatch of +1, 3%, 0, 8% with the AllnSb mixed crystal layer by epitaxial growth on the AllnSb mixed crystal layer, and then the InAsSb mixed crystal layer And having a lattice mismatch of + 1.3% to 0.8% of AllnSb mixed crystal layer on the InAsSb.
  • the substrate is a GaAs substrate, and an Al In Sb mixed crystal layer is formed on the GaAs substrate.
  • the method for manufacturing a thin film magnetic sensor of the present invention has a crystal growth tank capable of maintaining an ultra-high vacuum, and Al, In, Sb, As, and Ga are vaporized independently in the crystal growth tank.
  • a means for heating and evaporating by controlling the pressure, a means for heating and evaporating Sn, Si, Te as donor impurity sources by independently controlling the vapor pressure, and the crystal growth surface of the substrate are held substantially horizontal.
  • the degree of vacuum in the background is l X 10_1 () l Insulating the Alln Sb layer on the substrate by irradiating the substrate surface heated to 300 500 ° C with vapor of the required component elements while maintaining the state of X 10_ 6 Pa (pass force no) And a process of manufacturing an InAsSb thin film conductive layer by epitaxial growth of InAsSb with an lattice mismatch of + 1.3% ⁇ 0.8% with the AllnSb mixed crystal layer.
  • the thin film magnetic sensor manufacturing method of the present invention has a crystal growth tank capable of maintaining an ultrahigh vacuum, and the vapor pressure of each of Al, In, Sb, As, and Ga is controlled independently in the crystal growth tank.
  • the background vacuum is l X 10_ 1 () l X 10_ 6
  • An insulating AllnSb layer is formed on the substrate by irradiating the substrate surface with vapor of the required component elements at a substrate temperature of 300 to 500 ° C while maintaining the state of Pa (pass force).
  • the thin film laminate of the present invention can obtain an operating layer having a high electron mobility and a large sheet resistance even when the thickness is extremely thin, which is impossible with the prior art.
  • doping with donor impurities reduced the temperature dependence and showed extremely excellent temperature stability in magnetic sensor fabrication. Such utility of the present invention is immeasurable.
  • FIG. 1A is a cross-sectional view of a configuration diagram showing an InAsSb thin film laminate of the present invention.
  • FIG. 1B is a top view of a configuration diagram showing the InAsSb thin film laminate of the present invention.
  • FIG. 2A is a cross-sectional view of a configuration diagram of a thin film stack having a configuration in which an InAsSb thin film conductive layer as an operation layer is sandwiched from above and below by an AllnSb mixed crystal layer.
  • FIG. 2B is a top view of a configuration diagram of a thin film stack having a configuration in which an InAsSb thin film conductive layer as an operation layer is sandwiched from above and below with an AllnSb mixed crystal layer.
  • FIG. 2C is a cross-sectional view of a configuration diagram of a thin film stack having a configuration in which an AllnSb mixed crystal layer is formed on an InAsSb thin film conductive layer of an operation layer manufactured on a substrate.
  • FIG. 2D is a configuration diagram of a thin film stack having a structure in which the InAsSb thin film conductive layer of the working layer is sandwiched from above and below with an AllnSb mixed crystal layer and a GaAs cap layer is formed on the uppermost surface. It is sectional drawing.
  • FIG. 3A is a cross-sectional view showing an example of a magnetoresistive element using the thin film laminate of the present invention.
  • FIG. 3B is a top view showing an example of a magnetoresistive element using the thin film laminate of the present invention.
  • FIG. 4A is an example of a Hall element using the thin film laminate of the present invention in which an InAsSb thin film conductive layer as an operation layer is sandwiched from above and below by an AllnSb mixed crystal layer and an AllnSb mixed crystal layer of a cap layer. It is sectional drawing shown.
  • FIG. 4B shows an example of the Hall element using the thin film laminate of the present invention in which the InAsSb thin film conductive layer which is the working layer is sandwiched from above and below by the AllnSb mixed crystal layer and the cap layer AllnSb mixed crystal layer.
  • FIG. 4B shows an example of the Hall element using the thin film laminate of the present invention in which the InAsSb thin film conductive layer which is the working layer is sandwiched from above and below by the AllnSb mixed crystal layer and the cap layer AllnSb mixed crystal layer.
  • Figure 5 shows the relationship between the lattice constant (nm) and band gap energy (eV) of compound semiconductors.
  • FIG. 6 is a diagram showing the film thickness dependence of the electron mobility of the InAsSb thin film conductive layer and the InSb thin film conductive layer in which the AllnSb mixed crystal layer is laminated in the thin film laminate of the present invention.
  • FIG. 7 is a graph showing the relationship between the lattice mismatch and the electron mobility between the InAsSb thin film conductive layer and the AllnSb mixed crystal layer.
  • FIG. 8 is a graph showing the temperature characteristics of the electron mobility of undoped and Sn-doped InAsSb, which is a 30 nm-thick In AsSb operation layer laminated on the AllnSb mixed crystal layer of the thin film laminate of the present invention.
  • FIG. 8 is a graph showing the temperature characteristics of the electron mobility of undoped and Sn-doped InAsSb, which is a 30 nm-thick In AsSb operation layer laminated on the AllnSb mixed crystal layer of the thin film laminate of the present invention.
  • Fig. 9 shows the temperature characteristics of the electron mobility of undoped and Sn-doped InAsSb, which is an InAsSb working layer with a thickness of lOOnm, laminated on the AllnSb mixed crystal layer of the thin film laminate of the present invention.
  • FIG. 10 shows the temperature characteristics of the sheet resistance values of undoped and Sn-doped InAsSb, which are InAsSb working layers with a thickness of 30 nm, laminated on the AllnSb mixed crystal layer of the thin film laminate of the present invention.
  • FIG. 11 shows the temperature characteristics of the sheet resistance values of undoped and Sn-doped InAsSb, which are InOOSb working layers with a thickness of lOOnm, laminated on the AllnSb mixed crystal layer of the thin film laminate of the present invention.
  • FIG. 12A is a cross-sectional view showing a cross-sectional structure of a three-terminal magnetoresistive chip manufactured from a thin film laminate.
  • FIG. 12B is a top view showing a cross-sectional structure of a three-terminal magnetoresistive chip manufactured from a thin film laminate.
  • FIGS. 1A and 1B are diagrams showing a cross-sectional configuration of a thin film stack of the present invention, a configuration diagram showing an InAs Sb thin film stack of the present invention, FIG. 1A is a cross-sectional view, and FIG. 1B is a top view thereof.
  • reference numeral 1 is a substrate
  • 2 is an insulating layer Al Ga In Sb mixed crystal layer (buffer layer) (0 ⁇ x + y ⁇ 1, ⁇ ⁇ 0)
  • 3 is an operating layer InAs Sb (0 ⁇ x ⁇ 1) Thin film conductive layer.
  • Figure 1 (b) The InAs x Sb (0 ⁇ ⁇ 1) thin film conductive layer that is the working layer is visible on the outermost surface.
  • the thin film laminate of the present invention has an Al Ga In Sb mixed crystal layer (0 ⁇ x + y ⁇ 1, x ⁇ 0) 2 on the substrate 1 whose lattice constant matches or is close to that of the InAs Sb thin film conductive layer.
  • the InAs Sb thin film conductive layer 3 is formed as an operation layer in direct contact with the Al Ga In Sb mixed crystal layer.
  • Such an insulating Al Ga In Sb mixed crystal layer (0 ⁇ x + y ⁇ 1, x ⁇ 0) 2 is formed between the substrate 1 and the working layer 3 in contact with the working layer 3, thereby forming a lattice.
  • the mismatch is reduced and its influence on the electron mobility is reduced.
  • the thin film laminate of the present invention may aim to improve the force, characteristics, and reliability applied to devices such as a magnetic sensor with such a structure.
  • FIGS. 2A to 2D are configuration diagrams of the thin film stack of the present invention having a configuration in which the InAsSb thin film conductive layer of the working layer is sandwiched from above and below by the AllnSb mixed crystal layer 2 and the AllnSb mixed crystal layer 4 of the cap layer.
  • 2A is a cross-sectional view
  • FIG. 2B is a top view thereof
  • FIG. 2C is a case where the InAsSb layer 2 is formed directly on the substrate 1 and the AllnSb mixed crystal layer 4 that is the insulating layer of the cap layer is formed.
  • FIG. 2D shows a cross-sectional view of the thin film stack when the GaAs insulating protective layer 5 is formed!
  • Reference numeral 4 in FIG. 2A indicates an AllnSb mixed crystal layer appearing on the outermost surface.
  • the reason for adopting such a stacked configuration is that the InAs Sb thin film conductive layer, which is the heterointerface, has a low electron mobility layer on the surface of the InAs Sb thin film conductive layer, as in the heterointerface with the substrate.
  • the insulating layer is used as an insulating layer.
  • the AllnSb mixed crystal layer 4 is laminated in direct contact with the operating layer, it is within the technical scope of the thin film laminate of the present invention.
  • the insulating AllnSb mixed crystal layer 4 of the cap layer is also formed for the following purpose and is important.
  • the manufactured magnetic sensor such as a Hall element or a magnetoresistive element should have a surface protection layer with reliability. It may be formed for the purpose of imparting permanence.
  • the insulating layer formed to protect the surface of the element, which is normally performed, is an inorganic film such as SiN or SiO, or polyimide or silicon.
  • the InAsSb layer force S is less than 1.0 m cron, or 0.5 111 or less, and further 0.2 ⁇ m or less, a lattice mismatch with the protective layer or a protective layer is formed.
  • the AllnSb mixed crystal layer 4 as a cap layer on the InAsSb layer, which is a group III V semiconductor, a semiconductor insulating layer whose lattice constant matches or is close to that of InAsSb. Done.
  • the insulating layer of the cap layer is protected by SiO, etc.
  • FIG. 2C the cross section of the thin film stack in the case where the direct working layer InAsSb layer 2 is formed on the substrate 1 and the AllnSb mixed crystal layer 4 which is the insulating layer of the cap layer is formed! The figure is shown. In this case, only the thickness of the low electron mobility layer on the upper surface of the working layer is reduced.
  • FIG. 2D shows a cross-sectional view when the GaAs insulating protective layer 5 is formed on the uppermost surface as a cap layer.
  • the substrate of the thin film laminate of the present invention is the force S in which GaAs single crystal is often used, the Si single crystal substrate, the Si single crystal substrate with the surface insulated, and the insulating GaAs layer formed on the surface Si single crystal substrates are often used.
  • the InAsSb thin film conductive layer 3 is sandwiched between the AllnSb mixed crystal layer 2 formed on the substrate 1 and the AllnSb mixed crystal layer 4 of the cap layer. Furthermore, an insulating GaAs protective layer 5 that is chemically and physically stable may be formed on the insulating layer.
  • a thin film such as SiN or SiO, which is an inorganic insulating layer for passivation, or organic polyimide, etc. on the laminated structure.
  • a thin film or a thin layer may be formed as the passivation layer 6 as required.
  • the cap layer 4 and the GaAs protective layer 5 formed as the second cap layer are electrically inactive, in the magnetic sensor manufacturing process, collisions with plasma particles and the lattice with the passivation thin film occur. Even if a mismatch occurs or damage occurs, the characteristics of the magnetic sensor element will not be affected. As a result, even when the thickness of InAsSb is 1 ⁇ m or less, when a magnetic sensor is produced using the laminate of the present invention, there is an effect that the characteristic degradation due to the process is almost zero. That is, the thin-film laminate of the present invention has a high electron mobility InAsSb operation layer obtained by forming an AllnSb mixed crystal layer (also referred to as a buffer layer) 2.
  • the above-described AllnSb or GaAs compound semiconductor protective layer is a cap layer. By forming it on the operating layer, the characteristics such as electron mobility of the operating layer are hardly deteriorated in the process of manufacturing the magnetic sensor, so that a highly sensitive magnetic sensor can be manufactured.
  • the thin film laminate of the present invention basically includes the InAsSb operating layer 3 and the insulating layer 2 that is a buffer layer, or the combination of the InAsSb operating layer 3 and the insulating layer 4 that is a cap layer.
  • a laminated structure in which the insulating layer 2 as the buffer layer, the operation layer 3 and the insulating layer 4 as the cap layer are combined may be formed on the substrate.
  • a thin layer other than those described above is laminated, such as the GaAs layer 5 formed on the surface.
  • the lattice matching between the InAs Sb thin film conductive layer 3 and the underlying AllnSb mixed crystal layer 2 is practically allowed up to + 1.3%-0.8%.
  • ⁇ 0.5% is preferable for producing a highly sensitive element.
  • ⁇ 0.2% is particularly preferable.
  • ⁇ 0 ⁇ 0 is the best.
  • the sheet resistance value of the AllnSb mixed crystal layer needs to be 10 k ⁇ (ohms) or more.
  • the value of X + y that determines the insulating properties of this mixed crystal layer is usually 0.09 or more.
  • the lattice mismatch between the InAsSb of the working layer and the AllnSb mixed crystal layer of the cap layer is + 1.3% 0.8%, but on the + side, it is preferably about 0.5% or less.
  • a cap layer having an A1 composition X of 0.09 or more is preferable because of good insulation.
  • FIG. 3A and 3B are cross-sectional views showing examples of magnetoresistive elements using the thin film laminate of the present invention.
  • reference numeral 6 denotes a terminal electrode for external connection of the magnetoresistive element, which is an example in which three layers of metal thin film electrodes are formed in ohmic contact with the In AsSb layer 3 of the operation layer.
  • Reference numeral 7 denotes a two-layer metal electrode inserted between the terminal electrodes and formed in ohmic contact with the InAsSb thin film operating layer. The electrodes 7 are also called short-circuit electrodes or short bar electrodes, and are formed between the terminal electrodes, and are used for improving the sensitivity of the magnetoresistive effect.
  • FIG. 3B is a top view of the magnetoresistive element.
  • the portion indicated by reference numeral 8 is a sensor unit that detects the magnetism of the magnetoresistive element.
  • FIG. 4A and 4B show a hole using the thin film multilayer body of the present invention having a structure in which the InAsSb thin film conductive layer 3 which is the working layer is sandwiched from above and below by the AllnSb mixed crystal layer 2 and the cap layer AllnSb mixed crystal layer 4.
  • reference numeral 9 denotes an electrode for external connection of the Hall element (usually formed of three layers), which is in ohmic contact with InAsSb of the operation layer.
  • an insulating GaAs thin film protective layer 5 is formed as a cap layer.
  • FIG. 4B is a top view of the Hall element.
  • Reference numeral 9 indicates three terminal electrodes, and reference numeral 5 indicates a GaAs insulating layer (protective film).
  • 3 (30) shows the InAsSb of the working layer that forms the pattern of the Hall element.
  • the uppermost insulating GaAs layer 5 is a semiconductor insulating layer formed as necessary, and the formed insulating layer (protective film) 5 is deteriorated in the manufacturing process of the thin film of the sensor part made of InAsSb in the lower part. It is formed for the purpose of preventing!
  • the ability to use materials such as insulating GaAs that have high insulating properties and a band gap as large as AlGalnSb is possible. GaAs is the most commonly used example.
  • the lattice matching between InAs Sb-thin film conductive layer 3 and its lower AllnSb mixed crystal insulating layer 2 and upper AllnSb mixed crystal insulating layer 4 is + 1.3% Up to 0.8% is a practically allowable force. In making a highly sensitive magnetic sensor element, it is preferably within ⁇ 0.5%. Within ⁇ 0.2% is particularly preferable. ⁇ 0.0 is the best. The composition of the upper and lower AllnSb mixed crystal layers may or may not match.
  • the sheet resistance values of the AllnSb mixed crystal layers 2 and 4 formed above and below the InAs Sb thin-film conductive layer must each be 10 kQ (ohms) or more. Especially limited in thickness of this layer
  • insulation is important for the purpose of making a magnetic sensor, and the upper limit is usually determined by the sheet resistance value.
  • the value of x + y that determines the insulation of the layer is usually 0.09 or more.
  • the molecular beam epitaxy apparatus used is a VG V100 apparatus equipped with a substrate holder on which 12 2-inch substrates can be mounted at one time. Vacuum Roh click ground, 1 X 10_ 8 Torr (1 X 10_ 1Q ⁇ 1 X 10- 6 Pa ( path force Honoré)) or less.
  • the growth substrate temperature was constant at 440 ° C for all nSb, InSb, and GaAs layers.
  • the growth rate was 1 ⁇ m / hr.
  • the A1 composition of the All nSb layer (lattice constant, lattice mismatch between the AllnSb layer and InAsSb layer) and the crystallinity of the AllnSb layer were evaluated using X-ray diffraction.
  • the electrical characteristics of the AllnSb layer and InAsSb were evaluated using Hall measurements.
  • the X-ray diffraction half-width FWHM is preferably small for the subsequent crystal growth of the InAsSb thin film. If possible, FWHM has a power of less than 1,000 seconds.
  • the surface roughness after growth of AllnSb, which is preferable for growing InAsSb should be small. Particularly, 5 nm or less is preferable, and 1 nm or less is more preferable.
  • the permissible tolerance is preferably 1/50 or less of the InAsSb film thickness, which is more stringent as the InAsSb film thickness is smaller.
  • This mixed crystal layer has an A1 atom content (X) of 8% or more (0.08 ⁇ x + y ⁇ l) and an excellent A1 atom content (X) of 30% or less.
  • the lattice mismatch with the InAsSb conductive layer is preferably + 1.3% 0.6% or less and more preferably ⁇ 0.5% or less. ⁇ 0.2% or less is more preferable 0% is the best.
  • the Al Ga In Sb mixed crystal layer must be a layer that exhibits higher resistance or insulation or p-type conductivity than the InAsSb thin film conductive layer. Therefore, the layer needs to be larger than the band gap force SlnAsSb.
  • a more preferable region is (x + y) in the range of 8% or more and 13%.
  • the buffer layer and the cap layer are an Al In Sb mixed crystal layer, and a sandy layer in the middle.
  • top carrier A GaAs layer was formed as a top layer.
  • the Al In Sb mixed crystal layer 4 was added to a 0.05 to 111 cap layer, and further to 0.0015 to 111 Ga.
  • the As insulating layer was grown as a cap layer as the protective layer 5.
  • the AllnSb cap layer has the effect of reducing or eliminating the low electron mobility layer by reducing the mismatch of the InAsSb surface, and in addition, when fabricating a device such as a Hall element with the GaAs protective layer 5 which is also the cap layer, Low characteristics due to the Si N insulating layer formed as a passivation layer
  • the electron mobility of a 0.15 ⁇ m thick InSb single crystal thin film grown directly on a GaAs (100) substrate with 14% lattice mismatch is 7500 cm 2 / Vs.
  • lattice mismatch is reduced or zero. That is, after forming 0.7 m Al In Sb mixed crystal layer on GaAs substrate, InAs Sb thin film
  • the electron mobility was 38,000 cm 2 / Vs, which was extremely large. This difference is about 5 times.
  • the sheet resistance value of the InAsSb operation layer is 170 ⁇ (ohms), which is a sufficiently large value for manufacturing a magnetic sensor such as a Hall element. It is thought that the electron mobility of the large InAsSb operating layer is maximized due to the effect of reducing lattice mismatch.
  • an Al In Sb mixed crystal layer was formed at 0 ⁇ 05 m, and finally, 0 ⁇ 006 m
  • the process variation in the standard device manufacturing process is 5% or less. This is an extremely effective process variation prevention effect.
  • Force already described As a comparative example of process variation, with the configuration described in this example, the process variation when there is no cap layer is 0.15 m, and the operating layer is thin. It has been experimentally confirmed that the degree of decrease occurs in the device manufacturing process. This means that without a cap layer, it is impossible to fabricate and use an InAsSb working layer with a high sheet resistance value, a large electron mobility, and a thin, high-sensitivity magnetic sensor. Show me! / The present invention has solved such a very serious problem.
  • the AllnSb cap layer maintains the lattice matching of the active layer surface and prevents damage to the active layer.
  • the GaAs protective layer also protects the surface layer of AllnSb from the impact of plasma and the effect of lattice mismatch with the inorganic insulating layer formed as a passivation, and maintains the characteristics of the operating layer with high electron mobility. ing. Process variation within 5% is a completely different process such as a situation different from the deterioration of the characteristics of the operating layer, that is, the problem of the accuracy of device pattern formation.
  • Table 1 shows the characteristics of the undoped In As Sb thin film conductive layer fabricated in several film thicknesses.
  • Table 2 shows the characteristics of the InAs Sb thin film conductive layer when Sn is doped.
  • FIG. 6 is a graph showing the film thickness dependence of the electron mobility of the InAs Sb thin film conductive layer sandwiched with the AllnSb mixed crystal layer and the InSb thin film conductive layer in the thin film laminate of the present invention.
  • FIG. 7 is a diagram showing the relationship between the lattice mismatch between the InAsSb thin film conductive layer and the AllnSb mixed crystal layer and the electron mobility.
  • the lattice mismatch was evaluated by obtaining a lattice constant by X-ray diffraction. A1 To bring the InAsSb lattice constant closer to the buffer layer and cap layer of the In Sb mixed crystal layer
  • the electron mobility of InAsSb was shown to increase.
  • the A1 composition of the buffer layer is 10%
  • the lattice-matched point is that the As composition is 9% and the InAs Sb thin film conductive
  • the layer is the working layer.
  • the InAs Sb thin film conductive layer which is the operation layer of the present invention, has a high electron mobility and a large sheet resistance, so that a highly sensitive Hall element or magnetoresistive element can be manufactured. .
  • the electron mobility is 34,000 cm 2 / Vs at a film thickness of 0.03 111 (301 111), indicating the effectiveness of the present invention.
  • Such high electron mobility is 30 nm thick! /, Thin! /, And is the first in film thickness.
  • FIGS. 8 and 9 are examples of thicknesses of 30 nm and lOOnm, respectively, and by doping Sn, the temperature dependence of the electron mobility of the InAs Sb thin film conductive layer as the operation layer can be reduced.
  • FIG. Figures 10 and 11 show the temperature dependence of the sheet resistance value of InAs Sb, which is the working layer, by doping Sn in the examples of thicknesses of 30 nm and lOOnm. It is a figure which shows that property is reduced.
  • data are shown for a case where Sn is not doped and a case where Sn is evaporated and doped at temperatures of 780 ° C, 793 ° C, and 806 ° C. The higher the temperature at which Sn is evaporated, the greater the amount of doping. Correspondingly, the electron density increases.
  • the operating layer of the present invention is doped with donor atoms such as Sn, Si, Te, Se, and S, so that the electron density of the operating layer increases, and the temperature dependence and electron resistance of the sheet resistance value increase.
  • the temperature dependence of mobility can be reduced.
  • AlGalnSb buffer layer 2 to which Ga is added is also within the technical scope of the present invention.
  • a buffer layer is used in which the A1 composition of the buffer layer is large S, and Ga is added within the insulating range to match the lattice with InAsSb. May be.
  • the merit of adding Ga is that the A1 component is reduced and the corrosion resistance of the buffer layer can be improved.
  • the substrate 1 used in the present invention may be heat-resistant and insulating. Not limited to GaAs single crystal substrates! Further, if an insulating or high-resistance Al Ga In Sb mixed crystal layer can be grown thereon, the insulating property is not necessarily concerned.
  • the substrate 1 is usually made of a material stable at a high temperature, and a substrate having a flat surface with an insulating property or a high resistance is used.
  • a substrate having a flat surface with an insulating property or a high resistance is used.
  • an insulating single crystal substrate from which a crystal surface with a smooth surface can be obtained is preferably used.
  • insulating substrates such as GaAs and InP are preferably used.
  • an insulating or high-resistance thin layer may be formed on the surface, and the surface of the thin layer formed with an insulating or high-resistance property may be substantially the same as that of a flat substrate.
  • an Si single crystal substrate having a thin insulating layer formed on the surface thereof has an insulating smooth surface having the same crystal structure as that of the GaAs substrate by further placing a GaAs insulating compound semiconductor layer on the surface. Since it is obtained, it is used for the substrate 1. Insulation is good! / Sapphire is also preferred! / ⁇ It is a substrate.
  • the surface of the substrate must be flat.
  • the term “flat” as used herein means that the surface irregularity is 5 nm or less, more preferably 1 nm or less, and in the optimum case, the crystal lattice plane of the atoms constituting the substrate is flat on the surface of the substrate.
  • the substrates are arranged in parallel with the lattice plane, that is, the substrate is a single crystal substrate and has a flatness of one atom or less composed of the lattice plane of the crystal. Alternatively, flatness equal to or less than the interval of one lattice plane is the most preferable flattening.
  • the substrate is not particularly limited as long as it is insulative or highly resistant, but it is most preferable to use a single crystal having the same crystal structure as InAsSb. Insulating or semi-insulating substrates such as GaAs, InP, and GaN, which have good single crystals of compound semiconductors, are preferable.
  • the surface of these single crystal substrates is formed along the crystal lattice plane. Furthermore, an angle (0 to 10 degrees) from the crystal plane is provided so that the crystal can be easily grown on the surface. Degree).
  • a surface tilted in the range of about 0 to 10 degrees from the substrate surface (100), (111), (110), etc. is preferable.
  • the surface of the substrate can be used regardless of the index surface described above. In recent years, it may be a high index surface for which crystal growth has been attempted.
  • III-V compound semiconductors such as single crystal sapphire substrate and alumina substrate with Si, glass, stone glass SiO, Al O force
  • a substrate made of a material it may be used as it is, but it is more preferable that an insulating layer or a high resistance layer made of a group III V compound semiconductor is formed on the surface thereof.
  • a magnetic sensor such as a highly sensitive Hall element.
  • the following illustrates that a highly sensitive magnetic sensor can be manufactured by using an extremely thin In AsSb thin film as an operating layer by using the thin film laminate of the present invention.
  • This 0.15 111 InAs Sb thin film conductive layer was fabricated as a magnetic sensor part.
  • FIG. 4A The cross-sectional structure of the Hall element chip manufactured with the thin film laminate of the present invention is shown in FIG. 4A.
  • the symbol 9 (91, 92, 93, 94) has four ends.
  • the electrode 9 is usually made of a laminated structure of three layers: a layer in ohmic contact with the normal operating layer 3, an intermediate layer thereon, and an uppermost bonding layer made of metal such as gold.
  • Reference numeral 3 indicates a pattern portion of the operating layer (thin film conductive layer) of the Hall element! /.
  • the fabrication procedure was as follows: Al In Sb mixed crystal layer 2 as a buffer layer on GaAs substrate 1 having a thickness of 0.35 mm.
  • Sb thin film conductive layer 3 is grown to 0.15 m (150 nm).
  • the Al In Sb mixed crystal layer 4) of the cap layer is further reduced to 0. ⁇ ⁇ ⁇ ⁇
  • GaAs protective layer 10 was grown. Its characteristics are as shown in Table 1. Electron mobility is 38 000 cm 2 / Vs, and sheet resistance is 170 ⁇ / ohm.
  • the protective film, cap layer, and further, the InAsSb layer of the operating layer are etched by a photolithography method, and then the protective film and cap layer of the terminal electrode portion are etched away, and photolithography is performed.
  • the chip size was 0.36 mm 2 and the element pattern was a cross.
  • the Hall voltage of the Hall element thus fabricated was 153 mV at the driving voltage IV and the magnetic flux density of 0.1 T. It shows that the magnetic field sensitivity force S is large at an extremely large Hall voltage.
  • the input resistance value of the element was 380 ⁇ (ohms).
  • the offset voltage Vu which is the voltage between the Hall terminals when there is no magnetic field, was 0.3 mV at a low drive voltage of 1 V.
  • this InAs Sb thin film conductive layer with a thickness of 0.1 l O ⁇ m was fabricated as a magnetic sensor section.
  • FIG. 4A The cross-sectional structure is shown in FIG. 4A.
  • Layer 2 is grown to 0.7, and InAs Sb thin film conductive layer 3 is grown on it to a thickness of 0.1 m.
  • the characteristics of the thin film laminate thus fabricated are an electron mobility of 38,000 cm 2 / Vs and a sheet resistance of 300 ⁇ (ohms) / mouth.
  • the Hall element In the production of the Hall element, a protective film, a cap layer, Manufacture by etching the InAsSb layer of the working layer, then etching away the protective film and cap layer of the terminal electrode, and forming the three-layer terminal electrode of Ti / Ni / Au by photolithography using the lift-off method did.
  • the chip size was 0.36 mm 2 and the element pattern was a cross.
  • the Hall voltage of the Hall element thus fabricated was 190 mV at the driving voltage IV and the magnetic flux density of 0.1 T. It shows that the magnetic field sensitivity force S is large at an extremely large Hall voltage.
  • the input resistance value of the element was 620 ⁇ (ohms).
  • the offset voltage Vu which is the voltage between the Hall terminals when there is no magnetic field, was 0.12 mV at a low drive voltage of 1 V. This element has extremely high sensitivity and high output.
  • this InAs Sb thin film conductive layer with a thickness of 0.03 111 is manufactured as a magnetic sensor section.
  • FIG. 4A The cross-sectional structure is shown in FIG. 4A.
  • the manufacturing procedure was as follows: Al In Sb mixed crystal as a buffer layer on a GaAs substrate 1 with a thickness of 0.35 mm
  • GaAs protective layer 10 having a thickness of 0.0063 mm was grown. As shown in Table 2, the characteristics are as follows: electron mobility: 34,000 cm 2 / Vs, sheet resistance: 500 ⁇ / ohm.
  • the protective film, cap layer, and InAsSb layer of the operating layer were etched by a photolithography method, and then the protective film and cap layer of the terminal electrode portion were etched away, and photolithography was performed.
  • the chip size was 0.36 mm 2 and the element pattern was a cross.
  • the Hall voltage of the Hall element thus fabricated was 170 mV at the driving voltage IV and the magnetic flux density of 0.1 T. It shows that the magnetic field sensitivity force S is large at an extremely large Hall voltage.
  • the input resistance value of the element was 980 ⁇ (ohms).
  • the offset voltage Vu which is the voltage between the Hall terminals when there is no magnetic field, was 0.1 mV at a low drive voltage of 1 V. Since this element has a small input resistance value with little temperature dependence, it can be driven even with a driving voltage of 3V.
  • the Hall voltage which is the magnetic sensor output at this time, is three times the value above, and a large value of 510 mV is obtained, which is extremely high sensitivity and high output.
  • the basic structure of the magnetoresistive element is a two-terminal element as shown in FIG. However, since it is often manufactured with a three-terminal bridge structure in practice, an example of manufacturing a three-terminal magnetoresistive element is described here.
  • FIGS. 12A and 12B are cross-sectional structural views of a three-terminal magnetoresistive chip manufactured from the thin film laminate of the present invention.
  • symbol 6 is a terminal electrode for external connection of three layers.
  • Reference numeral 7 (71, 72) is a short bar electrode formed to increase the magnetoresistive effect. This is an example formed as a two-layer laminated electrode.
  • FIG. 12B is a top view of a three-terminal magnetoresistive element chip made of the thin film laminate of the present invention. A dashed cross section is shown in FIG. 12A.
  • Reference numeral 8 denotes a sensor portion of the magnetoresistive element.
  • Reference numeral 301 indicates a pattern portion showing a resistance change by a magnetic field divided by a short bar of the InAsSb layer of the operation layer.
  • This element has an intermediate electrode 602 for extracting a change in magnetoresistance, and terminal electrodes 601 and 603 force S.
  • Terminal electrodes 61, 62, 63 for external connection are connected to the respective electrodes.
  • the electrode for external connection is connected to the terminal electrode and the intermediate electrode of the magnetoresistive element by the wiring portion 11.
  • a 0065 m protective layer 10 of 0.0063 m was grown. As shown in Table 1, the characteristics are electron mobility of 38,000 cm 2 / Vs and sheet resistance of 170 ⁇ / ohm.
  • the laminated structure of this thin film stack is the cross-sectional structure shown in FIG. 2D.
  • the protective film, cap layer, and further the InAsSb layer of the operating layer are etched by a photolithography method, and then the protective film and cap layer of the terminal electrode portion are etched away, and the photo resist is removed. Lithography was used to form Ti / Ni / Au three-layer terminal electrodes by the lift-off method. Next, InA is used to form the short bar electrode. The AllnSb cap layer 4 and the thin GaAs layer 10 on the surface of the sSb operation layer were etched away. In this way, the short bar electrode was formed in such a structure that the Ti of the short bar electrode was in direct contact with InAsSb. Furthermore, a short bar electrode with a Ti / Ni two-layer structure was formed by the lift-off method.
  • the chip size of the three-terminal magnetoresistive element manufactured in this way is 3.lmmXl.5mm, and the ratio W / L between the distance L between the short bar electrodes and the width W of the current flow path of the magnetoresistive element is 0 2 (W / L is called the shape ratio of the pattern that produces the magnetoresistive effect).
  • the resistance change of the magnetoresistive element manufactured in this way was manufactured as a three-terminal magnetoresistive element, and the resistance value of the magnetoresistive element separated by the intermediate electrode was designed with the same value. 50 ⁇ (ohms). Therefore, the input resistance value of the magnetoresistive element was 700 ⁇ (ohms).
  • the offset voltage Vu which is the voltage between the Hall terminals when there is no magnetic field, is also small.
  • the deviation of the intermediate electrode potential from 2.5V was 1.2 mV at a driving voltage of 5V.
  • the resistance change of this magnetoresistive element showed 250%, and in this vicinity, a linear resistance change occurred corresponding to a minute change in magnetic flux. It was also found that the sensitivity is very high, even with a magnetic field change of ⁇ ⁇ ⁇ .
  • the basic structure of the magnetoresistive element is basically a two-terminal element. However, since it is often manufactured with a three-terminal bridge structure in practice, an example of manufacturing a three-terminal magnetoresistive element is described here.
  • FIGS. 12A and 12B are cross-sectional structural views of a three-terminal magnetoresistive element chip manufactured using the thin film laminate of the present invention.
  • symbol 6 is a terminal electrode for external connection of three layers.
  • Reference numeral 7 (71, 72) is a short bar electrode formed to increase the magnetoresistive effect. This is an example formed as a two-layer laminated electrode.
  • FIG. 12B is a top view of a three-terminal magnetoresistive chip manufactured with the thin film laminate of the present invention. A dashed cross section is shown in FIG. 12A.
  • Reference numeral 8 is a magnetoresistive element. The sensor part of is shown.
  • Reference numeral 301 indicates a pattern portion showing a resistance change by a magnetic field separated by a short bar of the InAsSb layer of the operation layer.
  • This element has an intermediate electrode 602 for extracting a change in magnetoresistance, and terminal electrodes 601 and 603 force S.
  • Terminal electrodes 61, 62, 63 for external connection are connected to the respective electrodes.
  • the electrode for external connection is connected to the terminal electrode and the intermediate electrode of the magnetoresistive element by the wiring portion 11.
  • the manufacturing procedure was as follows: Al In Sb mixed crystal as a buffer layer on GaAs substrate 1 with a thickness of 0.35 mm
  • a GaAs protective layer 10 of 0.0063 mm was grown. As shown in Table 2, the characteristics are electron mobility of 34,000 cm 2 / Vs and sheet resistance of 500 ⁇ / ohm.
  • the laminated structure of this thin film laminate is the cross-sectional structure shown in FIG. 2D.
  • the protective film, the cap layer, and the InAsSb layer of the working layer were etched by a photolithography method, and then the protective film and the cap layer of the terminal electrode portion were etched away to remove the photo resist. Lithography was used to form Ti / Ni / Au three-layer terminal electrodes by the lift-off method.
  • the AllnSb cap layer 4 and the thin GaAs layer GaAs layer on the surface of the InAs sSb operation layer were etched away to form a short bar electrode portion.
  • the short bar electrode was formed in such a structure that the Ti of the short bar electrode was in direct contact with InAsSb.
  • a short bar electrode with a Ti / Ni two-layer structure was formed by the lift-off method.
  • the chip size of the three-terminal magnetoresistive element manufactured in this way is 3.lmmXl.5mm, and the ratio W / L of the distance L between the short bar electrodes and the width W of the current path of the magnetoresistive element is 0. 2 (W / L is called the shape ratio of the pattern that produces the magnetoresistive effect).
  • the resistance change of the magnetoresistive element manufactured in this way was manufactured as a three-terminal magnetoresistive element, and the resistance value of the magnetoresistive element separated from the middle electrode was designed to be the same value. For this reason, the measurement result of the resistance value of the magnetoresistive element separated from the middle electrode was 930 ⁇ (ohms).
  • the input resistance of the magnetoresistive element was 1860 ⁇ (ohms), which is the sum of both. There is no magnetic field! /
  • the offset voltage Vu which is the voltage between the Hall terminals, is also small.
  • the deviation of the intermediate electrode potential from 2.5V at the driving voltage of 5V was 1. OmV.
  • the resistance change of this magnetoresistive element was 230%, and in this vicinity, a linear resistance change occurred in response to a small change in magnetic flux.
  • the resistance change height due to the magnetic field does not change much, and the magnetic field detection sensitivity is extremely high.
  • the basic structure of the magnetoresistive element is basically a two-terminal element. However, since it is often manufactured with a three-terminal bridge structure in practice, an example of manufacturing a three-terminal magnetoresistive element is described here.
  • FIGS. 12A and 12B are cross-sectional structural views of a three-terminal magnetoresistive element chip manufactured using the thin film laminate of the present invention.
  • symbol 6 is a terminal electrode for external connection of three layers.
  • Reference numeral 7 (71, 72) is a short bar electrode formed to increase the magnetoresistive effect. This is an example formed as a two-layer laminated electrode.
  • FIG. 12B is a top view of a three-terminal magnetoresistive chip manufactured with the thin film laminate of the present invention. A dashed cross section is shown in FIG. 12A.
  • Reference numeral 8 denotes a sensor portion of the magnetoresistive element.
  • Reference numeral 301 indicates a pattern portion showing a resistance change by a magnetic field separated by a short bar of the InAsSb layer of the operation layer.
  • This element has an intermediate electrode 602 for extracting a change in magnetoresistance, and terminal electrodes 601 and 603 force S.
  • Terminal electrodes 61, 62, 63 for external connection are connected to the respective electrodes.
  • the electrode for external connection is connected to the terminal electrode and the intermediate electrode of the magnetoresistive element by the wiring portion 11.
  • a cap layer of m and a GaAs protective layer 10 of 0.0063 ⁇ m were grown.
  • the characteristics are as follows: electron mobility: 34,000 cm 2 / Vs, sheet resistance: 180 ⁇ / ohm.
  • the laminated structure of this thin film laminate is the cross-sectional structure shown in FIG. 2D.
  • the protective film and the cap layer, and further the InAsSb layer of the operation layer are etched by a photolithography method, and then the protective film and the cap layer of the terminal electrode portion are etched and removed. Lithography was used to form Ti / Ni / Au three-layer terminal electrodes by the lift-off method.
  • the AllnSb cap layer 4 and the thin GaAs layer GaAs layer on the surface of the InAs sSb operation layer were etched away to form a short bar electrode portion.
  • the short bar electrode was formed in such a structure that the Ti of the short bar electrode was in direct contact with InAsSb.
  • a short bar electrode with a Ti / Ni two-layer structure was formed by the lift-off method.
  • the chip size of the three-terminal magnetoresistive element manufactured in this way is 3.lmmXl.5mm, and the ratio W / L of the distance L between the short bar electrodes and the width W of the current path of the magnetoresistive element is 0. 2 (W / L is called the shape ratio of the pattern that produces the magnetoresistive effect).
  • the resistance change of the magnetoresistive element manufactured in this way was manufactured as a three-terminal magnetoresistive element, and the resistance value of the magnetoresistive element separated from the middle electrode was designed to be the same value. For this reason, the measurement result of the resistance value of the magnetoresistive element separated from the middle electrode was 370 ⁇ (ohms).
  • the input resistance value of the magnetoresistive element was 740 ⁇ (ohms).
  • the offset voltage Vu which is the voltage between the Hall terminals in the absence of a magnetic field, was also a small drive voltage of 5V, and the deviation of the intermediate electrode potential from 2.5V was 0.8mV.
  • the resistance change of this magnetoresistive element was 230%, and in this vicinity, a linear resistance change occurred corresponding to a small change in magnetic flux.
  • the resistance change height due to the magnetic field does not change much, and the magnetic field detection sensitivity is extremely high.
  • the present invention has shown that a highly sensitive Hall element or magnetoresistive element can be fabricated with an InAsSb thin film having a thickness of 1 ⁇ m or less.
  • magnetoresistive elements that can detect changes in weak magnetic fields are expected to expand the application even in areas that were difficult with conventional thin films, such as detection of magnetic ink printing patterns and rotation detection of fine pitch iron gears. wear.
  • the magnetoresistive element of the present invention can be manufactured as a two-terminal element, a three-terminal element, a four-terminal full bridge element, or the like. Both are within the technical scope of the present invention.
  • the package of the magnetic sensor of the present invention is not touched.
  • the magnetic sensor of the present invention can be used in various types of packages, and the technical sensor of the present invention can be packaged. It is a range.
  • the Hall element magnetic sensor fabrication example 1 of the present invention only the fabricated Hall element is usually directly resin packaged.
  • the non-cage is a means for facilitating the use of the magnetic sensor of the present invention, and the Hall element and the magnetic resistance element of the present invention are within the technical scope of the present invention even if packaged in this way. The same applies to other packages.
  • the Hall element is used by amplifying its magnetic field detection signal, that is, the Hall voltage, by an amplifier circuit.
  • an electronic circuit that amplifies the signal of the Hall element is manufactured in advance using an Si integrated circuit, and the Si integrated circuit chip is electrically connected to the Hall element chip by wire, so that both can be contained in one package. Is called.
  • Such a Hall element is sometimes called a hybrid Hall IC. Essentially, it simply amplifies the function of the Hall element by an amplifier circuit and is within the technical scope of the present invention.
  • the InAsSb thin film magnetic sensor of the present invention is characterized in that it is electrically connected to a Si integrated circuit chip for amplifying the magnetic sensor signal and housed in one package.
  • amplifier circuits there are two types of such amplifier circuits.
  • One is an amplifier circuit that amplifies the Hall voltage proportional to the magnetic field in an analog fashion.
  • the InAsSb thin film magnetic sensor of the present invention may be combined with this analog amplifier circuit and electrically connected to be housed in one package. In this case, the Hall voltage through the amplifier circuit is proportional to the magnetic field.
  • an analog hybrid Hall IC it is within the technical scope of the present invention.
  • the other one corresponds to detection or non-detection of a magnetic field, or a threshold value of a magnetic field of a certain magnitude is set in the amplifier circuit, and detection or non-detection of a magnetic field above this threshold is set.
  • a constant voltage is output on and off from the output terminal.
  • a digital amplifier circuit in which the voltage at the output terminal varies between the ground level (low level) and the power supply voltage level (noise level).
  • An InAsSb thin film magnetic sensor that is electrically connected in combination with such a digital amplifier circuit may be housed and used in a single package, which is called a digital hybrid Hall IC and within the technical scope of the present invention. is there.
  • the amplified Hall voltage is obtained as a digital signal output that changes on and off.
  • Such an InAsSb thin film magnetic sensor of the present invention is very often used in a package with an amplifier composed of an Si integrated circuit chip, and is within the technical scope of the present invention.
  • a force magnetoresistive element that may use a Hall element as the magnetic sensor may be used.

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Abstract

　ＩｎＡｓＳｂ動作層としての高い電子移動度とシート抵抗を有する薄膜導電層を実現するようにした薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法に関する。基板上に設けられたＡｌｘＩｎ１-ｘＳｂ混晶層と、該ＡｌｘＩｎ１-ｘＳｂ層上に直接接して設けられたＩｎＡｓｘＳｂ１-ｘ(０<ｘ≦１)薄膜導電層と、を備え、前記ＡｌｘＩｎ１-ｘＳｂ混晶層は、前記ＩｎＡｓｘＳｂ１-ｘ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層で、かつ、バンドギャップが前記ＩｎＡｓｘＳｂ１-ｘ薄膜導電層より大きく格子不整合(ミスマッチ)が+１.３％～-０.８％であることを特徴とする薄膜積層体を提供する。

Description

明 細 書
薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法 技術分野
[0001] 本発明は、薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法に 関し、より詳細には、半導体薄膜の磁気センサなどの半導体デバイスに応用される薄 膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法に関する。
背景技術
[0002] 従来の MBE法で成長した InSb単結晶薄膜は、電子移動度が大きくホール素子や 磁気抵抗素子の材料として好適である。例えば、厚さ 1. O ^ m,適量の Snをドーピン グして半絶縁性の GaAs基板上に製作した InSb薄膜は抵抗値の温度依存性も小さ ぐ電子移動度も極めて大きい値を示すことが報告されており、広範囲な温度領域で 作動する磁気抵抗素子やホール素子など高感度磁気センサの実現が可能な材料で ある（非特許文献 1参照）。また、 InAs薄膜も InSb同様に好適なホール素子などの 磁気センサ材料である（特許文献 1参照）。
[0003] しかし、将来のホール素子などの磁気センサ応用では、磁気センサとして高感度、 低消費電力、更に、温度依存性の少ないこと等が求められており、薄膜磁気センサ 材料には高い電子移動度と高いシート抵抗値、温度依存性の少ないこと等が要請さ れている。また、このような将来の磁気センサ製作に応えるためには、抵抗値や電子 移動度の温度依存性が小さぐかつ、高い電子移動度を有する薄膜の磁気センサ材 料が必要である。この様な視点で考えると、厚さが極めて薄い、かつ温度依存性が小 さい InSb薄膜の製作が必須となる。しかし、実際に、厚さの薄い InSb薄膜単結晶を 例えば、 GaAs基板上に製作してみると、基板との大きな格子定数のずれから、 InSb の厚さが 0. 5 111以下では、膜厚減少とともに急激に電子移動度の低下が見られ、 この結果、高感度の磁気センサの製作が極めて難しい。また、実用的な磁気センサ 製作工程での特性劣化が著しいなどの問題がある。
[0004] 非特許文献 1によれば、一般に、 InSbを格子のミスマッチがある GaAs基板上にェ ピタキシャル成長した場合には、 GaAs基板とのヘテロ界面近傍と表面付近に電子 移動度の小さレ、層が存在し、中央部に電子移動度が大きレ、三層構造を有することが 知られている。この低電子移動度層の形成は、格子のミスマッチが原因と考えられて いる。 InSb表面付近の低電子移動度層の形成は、 InSb薄膜の表面も真空とのへテ 口界面（相手となる結晶格子がな!、と!/、う意味でヘテロ界面と看做せる）と考えれば 真空（大気）と InSbのミスマッチが原因で形成されるとして理解できる。
[0005] ミスマッチの影響が及ぶ範囲（厚さ）は、ほぼ一定であると考えられるので、 GaAs基 板とのヘテロ界面近傍と表面付近に存在する電子移動度の小さい層の厚さは、 InS b全体の厚さとは無関係にそれぞれ一定の厚さを有する。
[0006] したがって、 InSbの厚みの減少に伴う電子移動度の低下は、膜厚の減少に伴う中 央部の電子移動度の良い（ミスマッチの影響を受けていない）部分の減少が原因で ある。従って、このミスマッチの影響を受ける部分を最小にすることで、薄膜化しても 電子移動度の低下は極小に出来ることが予想される。すなわち、動作層の上下に形 成されるヘテロ界面の格子ミスマッチを無くすことで、ヘテロ界面に接して形成される 低電子移動度層の厚さが低減できる力、、又は、消滅できる可能性が予想される。
[0007] 図 5は、 InSb量子井戸構造における格子ミスマッチの状況を説明するために、化合 物半導体の格子定数 (nm)とバンドギャップエネルギー（eV)の関係を示す図である 。この図 5から分かるように、 InSbには、格子整合し、かつ、バンドギャップが大きぐ 絶縁性の基板材料は無い。更に、 InSbなどの狭バンドギャップ材料は、電子移動度 は大きいが、抵抗値や電子移動度の温度依存性が大きいという本質的、かつ、極め て重大な問題がある。このため、磁気センサなどの素子を製作した場合、高温度と低 温度で大きな駆動端子間の抵抗値 (入力抵抗値と呼ぶ）の差がある。このために、室 温周辺での素子の駆動は比較的容易である力 20°C以下や 100°C以上の高温ま で使う最近の応用では、温度とともに抵抗値が低下するため、駆動電流が温度上昇 とともに増大し、過電流による破壊から素子を守る必要があり、そのために駆動条件 に大きな制限がつき、素子の駆動が極めて難しくなるという歴史的にもよく知られた 問題がある。
[0008] 更に、大きな電子移動度は、動作層のシート抵抗値を低下させる。このシート抵抗 値の低下を抑える目的で、動作層の膜厚を薄くすると、上述のごとぐ基板及び表面 での格子ミスマッチによる低電子移動度層の形成のために、電子移動度が急激に低 下する。この低電子移動度層厚さは、動作層の膜厚を薄くしても変化しないので、必 然的に、電子移動度の高い層の厚さのみが薄くなり、電子移動度は膜厚の減少とと もに低下し、高感度の磁気センサを製作するための動作層の製作は不可能になる。
[0009] 更に、本発明者らの実験によれば、動作層の厚さが単層で 0. 5 a m以下では、磁 気センサを製作する製造工程で動作層上に形成される無機質の絶縁性の保護膜、 例えば、 Sioや Si N等の保護膜を形成すると、工程変動と呼ばれる保護膜による
2 3 4
動作層のダメージが生じることが良く知られている。このダメージは、動作層が InSb の場合は、 1. 0 mでは高々 10%程度であるが、 0. 5 mでは 50%以上に及ぶ電 子移動度の低下を招く。更に、 0. 2 πιの膜厚では 70%以上の電子移動度低下を 招く。このことは、単純に動作層の表面が真空や空気に触れることで生じる低電子移 動度の層より更に深刻な問題を生じ、実用的な高感度磁気センサの製作を阻害する 原因となっている。
[0010] このような、保護膜形成の時に生じる動作層の表面ダメージは、保護膜と動作層の 格子のミスマッチや保護膜と動作層の結晶構造の違いに加えて、保護膜形成時に飛 来する保護膜を構成する原子や分子が動作層の表面に運動エネルギーを持って衝 突するために生じ、極めて深刻な未解決の問題である。また、このダメージは、素子 の信頼性を著しく低下させ、製作した素子の特性のばらつきも大きくなり、更に、動作 層の薄い薄膜は、実用的な高感度磁気センサ製作に使えないという極めて深刻な問 題であり、信頼性の良い、実用的な磁気センサを製作しょうとしたときに初めて問題と なる困難な課題である。
[0011] 従来、 InSb系の薄膜の電子移動度が生かされて、実用的な高感度の磁気センサ が製作できなかった理由がここにあった。
[0012] 高感度で、温度依存性が少なぐ広い温度範囲で駆動できる、かつ、高い駆動安 定性などの信頼性に優れた磁気センサをプロセスでのダメージを気にすることなく製 作できる、すなわち、高いシート抵抗値を有し、電子移動度が高ぐ更に、素子製作 工程でのダメージを受けない、かつ、シート抵抗値や電子移動度の温度依存性が極 めて小さい高感度磁気センサ製作に適した動作層を有する薄膜積層体が求められ た力 これまでの技術では実現していない。
[0013] 特に、厚さが 0. 2 ,1 m以下の動作層を有する Inや Sbを含む狭バンドギャップの薄 膜動作層を有する高感度、低消費電力、温度依存性が極めて少ないホール素子な どの薄膜磁気センサはこれまで製作が極めて難しく実現されてレ、なレ、。
[0014] 特に、狙うべきことは、ホール素子や磁気抵抗素子などを製作した場合に、消費電 力を小さく抑え、同時に、磁界検出感度の高ぐ更に、磁気センサの動作層の上下に 形成される低電子移動度層の厚さをゼロにする力、、ゼロと同等の極めて薄い厚さにと どめることであり、同時に、 Inと Sbを含む動作層の温度依存性を極めて小さくすること である。
[0015] 本発明は、このような状況に鑑みてなされたもので、その目的とするところは、 InAs Sb系を動作層とする薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造 方法を提供することである。
[0016] つまり、本発明は、このように格子ミスマッチの影響により、動作層の上下に形成さ れる格子ミスマッチの影響による低電子移動度の層を極端に低減することで 1 μ m以 下の膜厚であっても、高い電子移動度を有する InAsSb系の磁気センサなどのデバ イス製作に好適な薄い動作層を有する薄膜積層材料を得ることである。更には、非 特許文献 1に記載されている様な、基板に接する界面近傍と、表面付近に存在する 動作層の低電子移動度層を極めて薄くし、又はゼロにすることで中央部の電子移動 度の大きい部分を確保し、電子移動度が大きい薄膜を得ることである。また、高い電 子移動度と高いシート抵抗の薄膜を動作層とした磁気センサを製作しょうとすること である。
[0017] 更に加えて、実用的な磁気センサ製作プロセスにおける保護膜形成時にダメージ を生じない動作層の保護構造、及び、温度依存性が小さい動作層の実現である。
[0018] 特許文献 1 :特開平 6— 77556号公報
^特許文 1：「Transport properties of ¾n-doped InSb thin films on GaAs substrates 」（Journal of Crystal Growth, Vol.278 (2005) pp 604-609)
発明の開示
[0019] 本発明者らは、 AllnSb薄膜、次!/、で、 InAsSbの単結晶薄膜を GaAs基板上に分 子線エピタキシー法で積層する条件や各成分元素の組成比、絶縁性、得られる InA sSb層の電子輸送特性等を総合的、かつ、徹底して実験的に検討した。この結果、 A 1組成が凡そ 9%以上の場合は、 AllnSb層の厚さが 0. 7〃mで、シート抵抗値 10k Ω (オーム）以上が得られることがわかった。絶縁性を示す AllnSbと InAsSb導電層 との格子不整合が + 1. 3% 0. 6%以下、（より望ましくは、 ± 0. 5%以内、更に 、好ましくは、 ± 0. 2%以内、最善は、 0%)であれば、高い電子移動度の薄膜が得ら れることを見!/、だし本発明に至った。
[0020] つまり、本発明の薄膜積層体は、基板上に設けられた Al In Sb混晶層（0. 08≤ x≤l)と、該 Al ln Sb層上に直接接して設けられた InAs Sb (0< χ≤1)薄膜 導電層とを備え、前記 Al In Sb混晶層は、前記 InAs Sb 薄膜導電層より高抵 抗又は絶縁性、若しくは p型の伝導性を示す層で、かつ、バンドギャップが前記 InAs Sb 薄膜導電層より大きく格子不整合が + 1. 3% 0. 8%であることを特徴と する。
[0021] また、前記 Al In― Sb混晶層は A1の原子の含有率（x)が 8% 30% (0· 08≤x≤ 0. 3)であることを特徴とする。
[0022] また、本発明の薄膜積層体は、基板上に設けられた Al Ga In Sb混晶層（0< x + y≤l , x≠0)と、該 Al Ga In Sb混晶層上に直接接して設けられた InAs S b (0< χ≤1)薄膜導電層とを備え、前記 Al Ga In Sb混晶層は、前記 InAs Sb 薄膜導電層より高抵抗又は絶縁性、若しくは p型の伝導性を示す層で、かつ、 バンドギャップが前記 InAs Sb―薄膜導電層より大きい層であって、該 InAs Sb― 薄膜導電層との格子不整合が + 1. 3% 0. 8%であることを特徴とする。
[0023] また、前記 Al Ga In Sb混晶層は、 Alと Gaの原子の含有率（x + y)が 8. 0% -30% (0. 08≤x + y≤0. 3)であることを特 ί毁とする。
[0024] また、前記 InAs Sb 薄膜導電層には、ドナー不純物として VI族の原子や IV族の 原子である Te, S Se Sn, Si, Ge等が少なくとも一種類はドープされていることを 特徴とする。
[0025] また、前記 Al In^ Sb混晶層又は前記 Al Ga In^― Sb混晶層の X線回折の半 値幅が、 50秒〜 1 , 000秒であることを特徴とする。 [0026] また、前記 Al In^ Sb混晶層又は前記 Al Ga In卜― Sb混晶層と前記 InAs Sb^ 薄膜導電層との格子不整合が、 + 1. 3% 0. 8 %であることを特徴とする。
[0027] また、前記 Al In ― Sb混晶層又は前記 Al Ga In Sb混晶層と前記 InAs Sb
薄膜導電層との格子不整合が、 ± 0. 2%以下であることを特徴とする。
[0028] また、前記 InAs Sb ― (0 < x≤ 1 )薄膜導電層の膜厚が l OOnm以下 l Onm以上で 電子移動度が 30000cm2/Vs以上であることを特徴とする。
[0029] また、前記基板が GaAs基板であって、前記 Al In Sb混晶層が Al In Sb混 x 1 -x 0. 1 0. 9 晶層であって、前記 InAs Sb 薄膜導電層が InAs Sb 薄膜導電層であること
1 0. 09 0. 91
を特徴とする。
[0030] また、前記 InAs Sb ― (0 < x≤ 1 )薄膜導電層の上に直接、キャップ層として Al In ― Sb混晶層（0· 08≤x≤l)、又は、 Al Ga In Sb混晶層（0 < x + y≤ 1 x≠0 )が形成されており、前記 Al In Sb混晶層キャップ層又は、 Al Ga In Sb混晶 層キャップ層は、前記 InAs Sb 薄膜導電層より高抵抗又は絶縁性、若しくは p型 の伝導性を示す層で、かつ、バンドギャップが前記 InAs Sb 薄膜導電層より大き い層であって、該 InAs Sb 薄膜導電層との格子不整合が + 1. 3% 0. 8 %で あることを特徴とする。
[0031] また、前記基板が GaAs基板であって、前記 Al In Sb混晶層が Al In Sb混 x 1 -x 0. 1 0. 9 晶層であって、前記 InAs Sb 薄膜導電層は InAs Sb 薄膜導電層であって
1 0. 09 0. 91
、前記キャップ層の Al In Sb混晶層は Al In Sb混晶層であって、更に、該 Al
1 0. 1 0. 9 0
In Sb混晶層のキャップ層上に GaAs保護膜をキャップ層として備えることを特徴
. 1 0. 9
とする。
[0032] また、基板上に GaAsの絶縁層が形成されており、その上に、 AllnSb混晶層が形 成され、次に、 InAsSb導電層が形成されており、更に、該 InAsSb導電層の上に、 A llnSb層がキャップ層として形成され、更に、該 AllnSbキャップ層上に絶縁性の薄い GaAsキャップ層が形成されていることを特徴とする。
[0033] また、本発明の薄膜磁気センサは、上述したいずれかに記載の薄膜積層体の InA s Sb 薄膜導電層を動作層としたものである。
[0034] また、上述したいずれかに記載の薄膜積層体における薄膜導電層力 ホール効果 を利用した素子、又は磁気抵抗効果を利用した素子のいずれかの動作層であること を特徴とする。
[0035] また、前記薄膜磁気センサと、該薄膜磁気センサのセンサ信号の増幅用の Si集積 回路チップとが電気的に接続されて一つのパッケイジに収められていることを特徴と する。
[0036] また、本発明の薄膜積層体の製造方法は、超高真空に保持できる結晶成長槽を有 し、該結晶成長槽内に、 Al, In, Sb, As, Gaをそれぞれ独立に蒸気圧を制御して加 熱蒸発させる手段と、及び、ドナー不純物源として Sn, Si, Teをそれぞれ独立に蒸 気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手 段と、前記基板の前記結晶成長槽中に搬入、搬出の手段とを備えた分子線ェピタキ シー装置を用いた薄膜積層体の製造方法おいて、ノ ックグラウンドの真空度は、 I X 10_1() 1 X 10_6Pa (パス力ノレ）の状態に保持した状態で、 300 500°Cに加熱され た基板面に、所要の成分元素の蒸気を照射することにより絶縁性の AllnSb混晶層 を基板上に成長させる工程と、 AllnSb混晶層と格子ミスマッチが + 1. 3% ― 0. 8 %の InAsSbを前記 AllnSb混晶層上にェピタキシャル成長により InAsSb薄膜導電 層を製作する工程とを少なくとも有することを特徴とする。
[0037] また、前記 AllnSb混晶層と格子ミスマッチが + 1 · 3% 0· 8%の InAsSbを前 記 AllnSb混晶層上にェピタキシャル成長により製作する工程、次いで、前記 InAsS b混晶層と格子ミスマッチが + 1. 3% ― 0. 8%の AllnSb混晶層を前記 InAsSb上 に積層製作する工程を少なくとも有することを特徴とする。
[0038] また、前記基板が GaAs基板であって、該 GaAs基板上に Al In Sb混晶層を 0
0. 1 0. 9
. 7 111成長し、その上に InAs Sb 薄膜導電層を 0· 15 m成長し、次いで、 A
0. 09 0. 91
1 In Sb混晶層を 0. 05〃 m成長したキャップ層、さらに 0. 0065〃 mの GaAsキ
0. 1 0. 9
ヤップ層を最上層の保護膜として形成する工程を有することを特徴とする。
[0039] また、本発明の薄膜磁気センサの製造方法は、超高真空に保持できる結晶成長槽 を有し、該結晶成長槽内に、 Al, In, Sb, As, Gaをそれぞれ独立に蒸気圧を制御し て加熱蒸発させる手段と、及び、ドナー不純物源として Sn, Si, Teをそれぞれ独立 に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する 手段と、前記基板の前記結晶成長槽中に搬入、搬出の手段とを備えた分子線ェピタ キシー装置を用いた薄膜磁気センサの製造方法において、バックグラウンドの真空 度は、 l X 10_1() l X 10_6Pa (パス力ノレ）の状態に保持した状態で、 300 500°C に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性の Alln Sb層を基板上に成長させる工程と、 AllnSb混晶層と格子ミスマッチが + 1. 3% ― 0. 8%の InAsSbを前記 AllnSb混晶層上にェピタキシャル成長により InAsSb薄膜 導電層を製作する工程と、製作された InAsSb薄膜導電層を、所要の磁気センサパ ターンに加工する工程と、ォーミック電極金属をパターン化した InAsSb薄膜導電層 に形成することにより、複数個の磁気センサチップをゥエーハ上に同時に製作するェ 程を少なくとも有し、次いで、ダイシングソゥにより切り離し、個別の磁気センサチップ を製作する工程とを有することを特徴とする。
また、本発明の薄膜磁気センサの製造方法は、超高真空に保持できる結晶成長槽 を有し、該結晶成長槽内に、 Al, In, Sb, As, Gaをそれぞれ独立に蒸気圧を制御し て加熱蒸発させる手段と、及び、ドナー不純物源として Sn, Si, Teをそれぞれ独立 に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する 手段と、前記基板の前記結晶成長槽中に搬入、搬出の手段とを備えた分子線ェピタ キシー装置を用いた薄膜磁気センサの製造方法において、バックグラウンドの真空 度は、 l X 10_1() l X 10_6Pa (パス力ノレ）の状態に保持した状態で、 300 500°C に加熱された基板温度で、所要の成分元素の蒸気を基板面に照射することにより絶 縁性の AllnSb層を基板上に成長させる工程と、 AllnSb混晶層と格子ミスマッチが + 1. 3% 0. 8%の InAsSbを前記 AllnSb混晶層上にェピタキシャル成長により InAsSb薄膜導電層を製作する工程と、 InAsSb薄膜導電層上に、該 InAsSb導電 層と格子ミスマッチが + 1. 3% 0. 8%のキャップ層である AllnSb混晶層、次い で、 GaAs絶縁層を形成する工程と、製作された InAsSb薄膜導電層を、所要の磁気 センサパターンに加工する工程と、ォーミック電極金属をパターン化した InAsSb薄 膜導電層にォーミック接触して形成することにより、複数個の磁気センサチップをゥェ ーハ上に同時に製作する工程を少なくとも有し、次いで、ダイシングソゥにより切り離 し、個別の磁気センサチップを製作する工程とを有することを特徴とする。 [0041] 本発明によれば、本発明の薄膜積層体は、厚さが極めて薄くても高い電子移動度 と大きなシート抵抗を有する動作層を得ることができ、従来技術では不可能であった 高感度で実用的な InAsSb薄膜磁気センサを製作し提供できる。また、ドナー不純 物をドープすることで温度依存性が小さくなり、磁気センサ製作で極めて優れた温度 安定性を示した。このような本発明の効用は計り知れないものがある。
図面の簡単な説明
[0042] [図 1A]図 1Aは、本発明の InAsSb薄膜積層体を示す構成図の断面図である。
[図 1B]図 1Bは、本発明の InAsSb薄膜積層体を示す構成図の上面図である。
[図 2A]図 2Aは、 AllnSb混晶層で上下から動作層の InAsSb薄膜導電層をサンドィ ツチした構成を有する薄膜積層体の構成図の断面図である。
[図 2B]図 2Bは、 AllnSb混晶層で上下から動作層の InAsSb薄膜導電層をサンドィ ツチした構成を有する薄膜積層体の構成図の上面図である。
[図 2C]図 2Cは、基板上に製作した動作層の InAsSb薄膜導電層の上に AllnSb混 晶層を形成した構成を有する薄膜積層体の構成図の断面図である。
[図 2D]図 2Dは、 AllnSb混晶層で上下から動作層の InAsSb薄膜導電層をサンドィ ツチし、かつ、最上面に GaAsキャップ層が形成された構成を有する薄膜積層体の構 成図の断面図である。
[図 3A]図 3Aは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す断面図で ある。
[図 3B]図 3Bは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す上面図であ
[図 4A]図 4Aは、 AllnSb混晶層及びキャップ層の AllnSb混晶層で上下から動作層 である InAsSb薄膜導電層をサンドイッチした構成の本発明の薄膜積層体を使った ホール素子の例を示す断面図である。
[図 4B]図 4Bは、 AllnSb混晶層及びキャップ層の AllnSb混晶層で上下から動作層 である InAsSb薄膜導電層をサンドイッチした構成の本発明の薄膜積層体を使った ホール素子の例を示す上面図である。
[図 5]図 5は、化合物半導体の格子定数 (nm)とバンドギャップエネルギー（eV)の関 係を示す図である。
[図 6]図 6は、本発明の薄膜積層体で、 AllnSb混晶層が積層された InAsSb薄膜導 電層および InSb薄膜導電層の電子移動度の膜厚依存性を示す図である。
[図 7]図 7は、 InAsSb薄膜導電層と AllnSb混晶層との格子ミスマッチと電子移動度 の関係を示す図である。
[図 8]図 8は、本発明の薄膜積層体の AllnSb混晶層上に積層された厚さ 30nmの In AsSb動作層であるアンドープ、及び、 Snドープの InAsSbの電子移動度の温度特 性を示す図である。
[図 9]図 9は、本発明の薄膜積層体の AllnSb混晶層上に積層された厚さ lOOnmの I nAsSb動作層であるアンドープ、及び、 Snドープの InAsSbの電子移動度の温度特 性を示す図である。
[図 10]図 10は、本発明の薄膜積層体の AllnSb混晶層上に積層された厚さ 30nmの InAsSb動作層であるアンドープ、及び、 Snドープの InAsSbのシート抵抗値の温度 特性を示す図である。
[図 11]図 11は、本発明の薄膜積層体の AllnSb混晶層上に積層された厚さ lOOnm の InAsSb動作層であるアンドープ、及び、 Snドープの InAsSbのシート抵抗値の温 度特性を示す図である。
[図 12A]図 12Aは、薄膜積層体で製作した 3端子の磁気抵抗素子チップの断面構造 を示す断面図である。
[図 12B]図 12Bは、薄膜積層体で製作した 3端子の磁気抵抗素子チップの断面構造 を示す上面図である。
発明を実施するための最良の形態
[0043] 以下、図面を参照して本発明の実施の形態について説明する。
[0044] <実施例 1〉
図 1A及び図 1Bは、本発明の薄膜積層体の断面構成を示す図で、本発明の InAs Sb薄膜積層体を示す構成図で、図 1 Aは断面図、図 1Bはその上面図である。図中 符号 1は基板、 2は絶縁層である Al Ga In Sb混晶層（バッファ層）（0く x + y≤ 1、χ≠0)、 3は動作層である InAs Sb (0<x≤ 1)薄膜導電層である。図 1 (b)は 最表面に、動作層である InAsxSb (0 < χ≤1)薄膜導電層が見えている状態であ
[0045] 本発明の薄膜積層体は、基板 1上に、格子定数が InAs Sb 薄膜導電層と一致、 または近い Al Ga In Sb混晶層（0 < x+y≤ 1、 x≠0) 2が形成されており、この Al Ga In Sb混晶層上に直接接して、 InAs Sb 薄膜導電層 3が動作層として 形成されている。このような絶縁性の Al Ga In Sb混晶層（0 < x + y≤ 1、 x≠0) 2が基板 1と動作層 3の中間に、動作層 3に接して形成されることで格子のミスマッチ は小さくなり、その電子移動度などへの影響は少なくなる。本発明の薄膜積層体は、 このような構造で磁気センサなどのデバイスに応用される力 更に特性や信頼性の向 上を狙う場合もある。
[0046] <実施例 2〉
図 2A乃至図 2Dは、 AllnSb混晶層 2、及びキャップ層の AllnSb混晶層 4で上下か ら動作層の InAsSb薄膜導電層をサンドイッチした構成を有する本発明の薄膜積層 体の構成図で、図 2Aは断面図、図 2Bはその上面図、図 2Cには、基板 1上に、直接 動作層 InAsSb層 2を形成し、キャップ層の絶縁層である AllnSb混晶層 4が形成さ れている場合の薄膜積層体の断面図、図 2Dには、 GaAsの絶縁性の保護層 5が形 成されて!/、る場合の断面図を示した。
[0047] 図 2A中の符号 4は、最表面に現れた AllnSb混晶層を示している。この様な積層 構成をとる理由は、ヘテロ界面である InAs Sb 薄膜導電層の表面には、基板との ヘテロ界面と同じように低電子移動度の層が存在し、動作層の電子移動度を低下さ せている可能性があるので、この真空との界面の電子移動度の小さい層の影響を低 減する目的や工程での動作層の特性劣化を防止する目的で、キャップ層として絶縁 性の AllnSb混晶層 4が動作層に直接接して積層されることも行われるが本発明の薄 膜積層体の技術的範囲である。
[0048] 更に、詳しくは、このキャップ層の絶縁性の AllnSb混晶層 4は、次のような目的でも 形成され、重要である。
[0049] つまり、本発明の薄膜積層体を磁気センサの動作層として応用する場合、製作した ホール素子や磁気抵抗素子などの磁気センサは表面保護層を信頼性の付与ゃ耐 久性の付与の目的で形成する場合がある。この通常良く行われる素子の表面保護の ために形成した絶縁層は、 Si Nや SiOなどの無機質膜の場合やポリイミドゃシリコ
3 4 2
ン樹脂などの有機の膜の場合、または両者の積層の場合がある。
[0050] し力、し、 InAsSb層力 S薄く 1. 0 mクロン以下、又は、 0. 5 111以下、更には 0· 2 μ m以下では、保護層との格子ミスマッチや保護層を形成するときに使われるプラズマ CVDなどの工程でプラズマ粒子力 SlnAsSb薄膜面に衝突し、動作層の電子移動度 などの特性を極端に低下させる。例えば、 0. 5 inの厚さではこの値は 50%にも達 する場合があり、 0. 2 mでは 70%を超える。これより薄い膜厚ではさらに特性劣化 は大きい。
[0051] このため、所望の特性の磁気センサが製作できなくなる場合が生じ大きな問題とな つていた。このようなことを防ぐ意味で、 III V族半導体で、 InAsSbと格子定数が一 致するか近い値の半導体絶縁層である AllnSb混晶層 4を InAsSb層上に、キャップ 層として形成することが行われる。すなわち、キャップ層の絶縁層は SiOなどの保護
2 層との格子ミスマッチや保護層を形成するときのプラズマ衝撃などの影響を低減する 目的でも必須であり形成される。
[0052] 図 2Cには、基板 1上に、直接動作層 InAsSb層 2を形成し、キャップ層の絶縁層で ある AllnSb混晶層 4が形成されて!/、る場合の薄膜積層体の断面図を示した。この場 合は、動作層の上面にある低電子移動度層の厚さのみが低減される。また、図 2Dに は、 GaAsの絶縁性の保護層 5がキャップ層として最上面に形成されている場合の断 面図を示した。
[0053] 次に、本発明の薄膜積層体の基板は、 GaAs単結晶がよく使われる力 S、 Si単結晶 基板や表面を絶縁処理した Si単結晶基板、表面に絶縁性の GaAs層を形成した Si 単結晶基板などがよく使われる。
[0054] 本発明では、上述したように、基板 1上に形成された AllnSb混晶層 2とキャップ層 の AllnSb混晶層 4により InAsSb薄膜導電層 3をサンドイッチにした構成となってい る。更に、化学的にも、物理的にも安定な絶縁性の GaAs保護層 5がその上に形成さ れる場合もある。磁気センサを作る場合は、このような積層構造の上に、パシベーショ ンの目的で無機質の絶縁層である Si Nや SiO等の薄膜や有機質のポリイミドなど の薄膜または、薄層が必要に応じてパッシベーシヨン層 6として形成されることもある。
[0055] このような、キャップ層 4や第二のキャップ層として形成した GaAs保護層 5は電気的 に不活性のため、磁気センサ製作工程で、プラズマ粒子などの衝突やパッシベーシ ヨン薄膜との格子不整合が生じても、ダメージを受けても磁気センサ素子の特性には 影響しなくなる。この結果、 InAsSbの厚さが 1 μ以下であっても本発明の積層体を 使って磁気センサを作る場合は、工程による特性低下は殆んどゼロとなる効果がある 。すなわち、本発明の薄膜積層体は、 AllnSb混晶層（バッファ層ともいう） 2の形成で 得られた高い電子移動度の InAsSb動作層は、上述した AllnSbや GaAsの化合物 半導体保護層をキャップ層として動作層の上に形成することで、磁気センサを製作す る工程で動作層の電子移動度等の特性がほとんど低下しないので高感度の磁気セ ンサ製作ができる。
[0056] 本発明の薄膜積層体は、基本的には上述した InAsSb動作層 3とバッファ層である 絶縁層 2、又は、 InAsSb動作層 3とキャップ層である絶縁層 4との組み合わせ、及び ノ ッファ層である絶縁層 2、動作層 3、及び、キャップ層である絶縁層 4の組み合わせ た積層構造が基板上に形成されていれば良い。表面に形成された GaAs層 5の様に 、上記以外の薄層が関係して積層される場合もある。
[0057] 本発明の薄膜積層体において、 InAs Sb 薄膜導電層 3とその下部の AllnSb混 晶層 2との格子整合については、 + 1. 3% ― 0. 8%までは実用的には許されるが 、高感度の素子を作る上では ± 0. 5%以内が好ましい。 ± 0. 2%以内は特に好まし い。 ± 0· 0は最良である。
[0058] また、 AllnSb混晶層のシート抵抗値は、 10k Ω (オーム）以上が必要である。この 混晶層の厚さには、特に制限はないが磁気センサを作る目的であるので絶縁性が重 要であり、シート抵抗値で通常は上限が決められる。この混晶層の絶縁性を決める X + yの値は、通常は 0. 09以上である。また、動作層の InAsSbとキャップ層の AllnS b混晶層との格子不整合は、 + 1. 3% 0. 8%であるが、 +側では概略 0. 5%以 下が好ましい。キャップ層の A1組成 Xが 0. 09以上は絶縁性がよく好ましい。
[0059] <実施例 3〉
図 3A及び図 3Bは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す断面 図である。図 3Aで符号 6は磁気抵抗素子の外部接続用の端子電極で、動作層の In AsSb層 3にォーミック接触で 3層の金属薄膜電極が形成されている例である。また、 符号 7は端子電極間に挿入され、 InAsSbの薄膜動作層にォーミック接触して形成さ れている 2層の金属電極である。この電極 7は、短絡電極、又は、ショートバー電極と も呼ばれ、端子電極間に複数形成され、磁気抵抗効果の感度を向上するために用 いられる。図 3Bは磁気抵抗素子を上面から見た図である。符号 8で示された部位が 、磁気抵抗素子の磁気を検出するセンサ部である。
[0060] <実施例 4〉
図 4A及び図 4Bは、 AllnSb混晶層 2及びキャップ層の AllnSb混晶層 4で上下から 動作層である InAsSb薄膜導電層 3をサンドイッチした構成を有する本発明の薄膜積 層体を使ったホール素子の例を示す図である。図 4Aで符号 9はホール素子の外部 接続用の（通常は 3層で形成される）電極で動作層の InAsSbにォーミック接触して いる。最上面には絶縁性の GaAs薄膜の保護層 5がキャップ層として形成されている 。図 4Bはホール素子を上面から見た図であり、符号 9 (91 , 92, 93, 94)は、 3層の 端子電極、符号 5は GaAs絶縁層（保護膜)示している。 3 (30)の部分はホール素子 のパターンを形成する動作層の InAsSbを示す。最上部にある絶縁性の GaAs層 5は 必要に応じて形成される半導体絶縁層であって、形成した絶縁層（保護膜） 5は下部 の InAsSbからなるセンサ部の薄膜の製作プロセスでの劣化を防止する目的で形成 されて!/、る。絶縁性の GaAsなど高絶縁性でバンドギャップが AlGalnSbと同じ程度 か大きい材料なども用いることが可能である力 GaAsは最も良く用いられる例である
〇
[0061] 上述した例において、 InAs Sb―薄膜導電層 3とその下部 AllnSb混晶層の絶縁 層 2、および上部の AllnSb混晶層の絶縁層 4との格子整合については、 + 1. 3%〜 0. 8%までは実用的には許される力 高感度の磁気センサ素子を作る上では ± 0 . 5%以内が好ましい。 ± 0. 2%以内は特に好ましい。 ± 0. 0は最良である。上下の AllnSb混晶層の組成は一致してなくても一致していても良い。
[0062] また、 InAs Sb 薄膜導電層の上下に形成される AllnSb混晶層 2及び 4のシート 抵抗値は、それぞれ 10kQ (オーム）以上が必要である。この層の厚さには特に制限 はないが、磁気センサを作る目的であるので絶縁性が重要であり、シート抵抗値で通 常は上限が決められる。この該層の絶縁性を決める x+yの値は、通常は 0. 09以上 である。
[0063] 以下には、本発明の半導体薄膜の動作層または磁気センサ部となる InAs Sb― ( 0< χ≤1)薄膜導電層の製作につ!/、て例に沿つて説明する。
[0064] <薄膜積層体の試作例〉
例として、 AllnSb混晶層（バッファ層）、 InAsSbと格子定数の近接した AllnSb薄 膜の成長、次いで、 InAsSb層の成長を試みた結果について述べる。 AlInSb/lnA sSb/AlInSbの三層構造を試作して特性を調べた。
[0065] 使用した分子線エピタキシー装置は、 VG製 V100装置で、一度に 12枚の 2インチ 基板が装着できる基板ホルダーを備えた装置である。ノ ックグラウンドの真空度は、 1 X 10_8Torr (1 X 10_1Q〜1 X 10— 6Pa (パス力ノレ） )以下である。成長基板温度は All nSb、 InSb、 GaAs層すベて 440°Cで一定とした。成長速度は 1 μ m/hrとした。 All nSb層の A1組成（格子定数、 AllnSb層と InAsSb層との格子ミスマッチ）や AllnSb 層の結晶性については X線回折を用いて評価した。 AllnSb層や InAsSbの電気的 特性はホール測定を用いて評価した。
[0066] (a) AllnSb混晶層の成長：
基板温度が 440°Cで、 1 m/hrの成長速度で、初めに、さまざまな A1糸且成の All nSb層 0. 7 mを GaAs基板上に直接 MBE成長した。 A1組成を変え、 AllnSbの格 子定数、シート抵抗、 AllnSbの X線回折の半値幅（FWHM)を測定した。 AllnSbの 格子定数と FWHMの測定には、 4結晶モノクロメータを用いた X線回折装置を用い た。 A1組成が大きくなるにつれて、シート抵抗は単調に増加する。 AllnSbの絶縁性 は極めてよぐ A1が 10%のときシート抵抗値は凡そ 10kQ (オーム）である。
[0067] また、この成長条件では、 X線の回折の半値幅は A1の増加に比例して大きくなる。
X線の回折の半値幅 FWHMは、小さいことがその後の InAsSb薄膜の結晶成長にと つては好ましい。 FWHMは出来れば 1 , 000秒以下力 Sよく、 500秒以下は極めて好 ましい。
[0068] AllnSb上に、電子移動度の大きい InAsSbを成長するには、格子定数が極めて近 い（格子整合）ほかに、 AllnSb層の結晶性が優れていることが必要である。結晶性の 定義は非常に難しいが、各種の結晶欠陥が少ないことや表面凹凸が少ないこと等と 考えても良い。また、表面の平坦^も良いことが必要である。
[0069] 従って、 InAsSbを成長するための好ましい、 AllnSbの成長後の表面粗さは、小さ いのが良い。特に、 5nm以下は好ましぐ lnm以下は更に好ましい。許される許容値 は、 InAsSb膜厚が小さい時ほど厳しぐ InAsSb膜厚の 1/50以下が好ましい。この 混晶層は A1の原子の含有率 (X)が 8%以上（0. 08≤x + y≤l)で、かつ、結晶性に 優れる A1の原子の含有率（X)が 30%以下、好ましくは 20%以下であり、 InAsSb導 電層との格子不整合が + 1. 3% 0. 6%以下が好ましぐ ± 0. 5%以下である事 がより好ましい。 ± 0. 2%以下は更に好ましぐ 0%は最良である。
[0070] (b)AlGalnSb混晶層の成長：
Al Ga In Sb混晶層は、 InAsSb薄膜導電層より高抵抗又は絶縁性、若しくは p型の伝導性を示す層でなければならない。従って、バンドギャップ力 SlnAsSbより大 きい層である必要がある。この混晶層は、 A1と Gaの原子の含有率 (x + y=)が 8%以 上（0· 08≤x+y≤l)で、かつ、 A1と Gaの原子の含有率（x+y = )が 30%以下、好 ましくは 20%以下であり、 InAsSb導電層との格子不整合が + 1. 3% ― 0. 6%以 下が好ましぐ ± 0. 5%以下である事がより好ましい。
[0071] 本発明者らのテストでは、より好ましい領域は、（x + y)が 8%以上、 13%の範囲で ある。
[0072] 例えば、 3元の Al In― Sb (0<x≤ 1)の場合は、 A1の組成が 10%、すなわち、 x =0. 1で、厚さ 0. 7 mの場合、シート抵抗は凡そ 10k Qある。この値は磁気センサ 製作について十分な高抵抗値である。動作層の InAsSb組成を x = 0. 09、すなわち 9%にすると格子定数はほぼ一致し、格子整合する。
[0073] 以下の実験では、実用上絶縁層と看做せる 10k Ω (オーム）程度のシート抵抗値が 得られるので AllnSbの厚さは 0. 7 111 A1の組成 Χ = 0· 1に固定して、更に動作層 InAs Sb― (0<χ≤1)に関しては、 As組成を Χ=0· 09に固定した例で述べる。
[0074] すなわち、バッファ層及びキャップ層は、 Al In Sb混晶層、その中間にサンドィ
0. 1 0. 9
ツチされる動作層は、 InAs Sb の層である例について説明する。最上部のキヤ ップ層として GaAs層を形成した。
[0075] (c) InAsSbの MBE成長：
断面構造を上述した図 2Dに示したように、 GaAs基板 1上に Al In Sb混晶層 2
0. 1 0. 9
を、 0. 7 111を成長し、その上に InAs Sb 薄膜導電層 3を 0. 15 m成長し、
0. 09 0. 91
次いで、 Al In Sb混晶層 4を 0. 05〃111のキャップ層、さらに 0. 0065〃111の Ga
0. 1 0. 9
As絶縁層を保護層 5であるキャップ層として成長した。 AllnSbキャップ層は、 InAsS bの表面のミスマッチを低減して低電子移動度層を低減又は無くす効果と更に、この 同じくキャップ層である GaAs保護層 5と共にホール素子等素子を造るときには、素子 の表面にパッシベーシヨン層として形成する Si N絶縁層によって生じるから特性低
3 4
下、いわゆる工程変動を防止する役割も兼ねる。
[0076] 比較のために、例を示すと、格子のミスマッチが 14%ある GaAs (100)基板上に直 接成長した厚さ 0. 15 μ mの InSb単結晶薄膜の電子移動度が 7500cm2/Vsであ つた。次に、格子ミスマッチを減らした、又はゼロにする本発明の例を示す。すなわち 、 GaAs基板上に Al In Sb混晶層を 0. 7 m形成して後、 InAs Sb 薄膜
0. 1 0. 9 0. 09 0. 91 導電層を形成した場合は、下部の Al In Sb混晶層と動作層の InAs Sb の
0. 1 0. 9 0. 09 0. 91 格子ミスマッチがゼロのため、電子移動度が 38 , 000cm2/Vsという極めて大きい値 が得られた。この差は、凡そ 5倍である。このときの InAsSb動作層のシート抵抗値は 、 170 Ω (オーム）でありホール素子等の磁気センサ製作には十分大きな値である。 格子ミスマッチを減らした効果により大きな InAsSb動作層の電子移動度が最大にな つていると考えられる。
[0077] このような、ミスマッチの解消による電子移動度の向上に加えて、更に、素子製作ェ 程における工程変動、すなわち、キャップ層の効果を上述した例でテストした結果で 説明する。厚さ 0. 15 mの InAs Sb 薄膜導電層を形成し、更に、その上に、
0. 09 0. 91
キャップ層として、 Al In Sb混晶層を 0· 05 m形成し、最後に、 0· 006 mの
0. 1 0. 9
GaAsキャップ層を保護層として形成した上述の本発明の例では、標準的な素子製 作工程での工程変動は、 5%以下である。極めて有効な、工程変動防止効果である 。既に説明をしている力 工程変動の比較例として、本例説明の構成で、キャップ層 が無い場合の工程変動は、 0. 15 mと動作層が薄いので、 70%以上の電子移動 度低下が素子製作工程で生じることが実験的にも認められた。このことは、キャップ 層なしでは、高感度磁気センサの製作のために、電子移動度が大きぐシート抵抗値 の大きレ、薄!/、InAsSbの動作層を製作利用することが不可能なことを示して!/、る。本 発明は、このような極めて重大な問題を解決した。特に、 AllnSbのキャップ層は、動 作層表面の格子整合をきちんと維持し、動作層のダメージを防ぐ。また、 GaAs保護 層は、 AllnSbの表面層をプラズマの衝撃やパッシベーシヨンとして形成された無機 絶縁層との格子ミスマッチの影響などから保護し、高い電子移動度の動作層の特性 を保持する役割を持っている。 5 %以内の工程変動は、動作層の特性劣化とは違つ た事情、すなわち、素子パターンの形成の精度の問題などまったく別のプロセスの事 '\ η ί 。
[0078] ドナー不純物原子である Snを動作層の InAs Sbにドープすることで電子移動度や シート抵抗値の温度依存性が、低減が予想できる。このため、 AlInSb/lnAs Sb/ AllnSb積層構造の InAs Sbへ Snのドープを試みた。その方法は、 MBE法で InAs S bの結晶成長中に Snビームを基板面に照射しドープする方法で行なった。
[0079] これらのテスト結果を以下に示す。表 1にはいくつかの膜厚で製作したアンドープ In As Sb 薄膜導電層の特性を示した。
0. 09 0. 91
[0080] [表 1]
表 1 製作したアンドープ Ί n A s 。. 。9 S b。. 9 ]薄膜導電層の特性
Figure imgf000019_0001
[0081] 更に、表 2には Snをドープした場合の InAs Sb 薄膜導電層の特性を示した。
0. 09 0. 91
[0082] [表 2]
表 2 製作した S n ドープ I 11 A s。. 。9 S b。. 9 薄膜導電層の特性
Figure imgf000019_0002
図 6は、本発明の薄膜積層体で、 AllnSb混晶層でサンドイッチされた InAs Sb薄膜 導電層および InSb薄膜導電層の電子移動度の膜厚依存性を示す図である。 格子整合している絶縁層である厚さ 0· 7 mの Al In Sb混晶層でサンドイッチ
0. 1 0. 9
した InAs Sb 薄膜導電層の膜厚依存性、及び、 Al In Sb混晶層でサンド
0. 09 0. 91 0. 1 0. 9 イッチした格子ミスマッチが 0. 5%の InSbの膜厚依存性の例を、 InSbを直接 GaAs 基板上の製作した場合と比較して示した。 0. 6 mより小さい膜厚では、本発明の A1 In Sb混晶層でサンドイッチする効果が顕著になり、膜厚の減少に伴う電子移動
0. 1 0. 9
度の低下がきわめて少なくなつていることがわかる。 InAsSbの場合は、 20nmで 20 倍以上の電子移動度の向上効果が見られ、電子移動度は 500nm以下でも殆んど 低下していない。極めて大きな格子のミスマッチをなくした効果が見られる。
[0084] これらの結果は、本発明で使った、バッファ層 2、及び、キャップ層 4である AllnSb と動作層の格子ミスマッチを 0. 5%以下まで低減、及び、格子ミスマッチを ± 0. 2% 以下、またはゼロにした効果である。
[0085] 図 7は、 InAsSb薄膜導電層と AllnSb混晶層との格子ミスマッチと電子移動度の関 係を示す図である。ここで格子ミスマッチは、 X線回折により格子定数を求め評価した 。 A1 In Sb混晶層のバッファ層、キャップ層に InAsSbの格子定数を近付けるに
0. 1 0. 9
したがって InAsSbの電子移動度が大きくなる様子を示した。このときのバッファ層の A1組成は 10%であり、格子整合した点は As組成が 9%で InAs Sb 薄膜導電
0. 09 0. 91
層が動作層である。
[0086] これらの例のように本発明の動作層である InAs Sb 薄膜導電層は、電子移動度 が大きく、かつ、シート抵抗値も大きいので、高感度のホール素子や磁気抵抗素子 が製作できる。
[0087] かつ、表 2に示したように、 InAsSb動作層に Snをドープしても大きな電子移動度の 低下は見られない。特に 0. 03 111 (301 111)の膜厚で電子移動度が 34, 000cm2/ Vsを示しており、本発明の有効性を示している。このような高い電子移動度は厚さ 30 nmと!/、う薄!/、膜厚では初めてである。
[0088] 更に、図 8及び図 9は、それぞれ厚さが 30nm, lOOnmの例で、 Snをドープするこ とで動作層である InAs Sb 薄膜導電層の電子移動度の温度依存性が低減で
0. 09 0. 91
きることを示した図である。また、図 10及び図 11には、厚さが、 30nm、 lOOnmの例 で、 Snをドープすることで動作層である InAs Sb のシート抵抗値の温度依存 性が低減されることを示す図である。図中には、 Snをドープしない場合と、 Snを温度 780°C、 793°C、 806°Cで蒸発させドープした場合についてデータを示してある。 Sn を蒸発させるときの温度が高いほどドープ量は増えていく。また、対応して電子密度 が増加する。この例のように、本発明の動作層に Sn, Si, Te, Se, Sなどのドナー原 子をドープすることで、動作層の電子密度が増大し、シート抵抗値の温度依存性や 電子移動度の温度依存性が低減できる。特に、上述したように、 Snをドープすること が好ましい。この効果はドープ量を増やすにつれて顕著になることもわ力 た。このこ とは温度依存性の小さな磁気センサを製作できることを意味する実用的には重要な 本発明の効果である。
[0089] 以上、バッファ層 2については AllnSbのみに絞って説明をした力 この組成に限る 必要はなぐ Gaを加えた AlGalnSbのバッファ層 2でも良ぐ本発明の技術的範囲で ある。すなわち、 InAsSb薄膜導電層の As組成が大きい場合は、バッファ層の A1組 成が大きくなる力 S、絶縁性を有する範囲で Gaを加えて InAsSbとの格子整合をさせる ようにしたバッファ層を用いても良い。 Gaを加えるメリットは、 A1成分が少なくなり、 , ッファ層の耐食性の向上などが期待できる。
[0090] 次に、本発明で用いられる基板について GaAs以外のいくつかについて説明する。
本発明で用いられる基板 1は、耐熱性があり絶縁性であればよい。 GaAs単結晶基 板に限るわけではな!/、。また、絶縁性若しくは高抵抗の Al Ga In Sb混晶層が その上に成長できれば、特に絶縁性には必ずしも拘らない。
[0091] 本発明において基板 1は、通常は高温度で安定な物質からなり、絶縁性又は高抵 抗で表面が平坦な基板が用いられる。このため、表面が平滑な結晶面が得られる絶 縁性の単結晶基板が好ましく用いられる。特に GaAsや InP等の絶縁性の基板は好 ましく用いられる。または、表面に絶縁性又は高抵抗の薄層が形成せられており、実 質的に絶縁性又は高抵抗で形成せられた薄層の表面が平坦な基板と同等であれば よい。
[0092] また、表面に薄い絶縁層を形成した Si単結晶基板は、その表面に GaAsの絶縁性 の化合物半導体層を更にのせることで GaAs基板と結晶構造の同じ絶縁性の平滑な 表面が得られるので基板 1に用いられる。絶縁性がよ!/、サファイアも同様に好まし!/ヽ 基板である。
[0093] 次に、基板の表面は平坦でなくてはならない。ここで言う平坦とは、表面凹凸が 5n m以下、更に、より好ましくは lnm以下であって、最適な場合は基板の表面に基板を 構成する原子からなる結晶の格子面が一原子層の平坦さで格子面に平行に並んで いる状態、すなわち、基板は単結晶基板であって結晶の格子面からなる原子一層以 下の平坦性が好ましい。若しくは、一格子面の間隔以下の平坦性が最も好ましい平 坦十生である。
[0094] 基板は、絶縁性または高抵抗であれば、単結晶、多結晶、アモルファス状態など特 に問わないが、最も好ましいのは InAsSb同じ結晶構造の単結晶がよぐ更には III— V族の化合物半導体の単結晶が良ぐ GaAsや InP、 GaN等の絶縁又は半絶縁基板 は好ましい。
[0095] これらの単結晶基板の表面は結晶格子面に沿って形成されていることが好ましぐ 更には、その上に結晶成長がし易いように結晶面からある角度（0〜； 10度程度）を持 つて形成されていても良い。例えば、 GaAsの基板の例では（100)、 （111)、 (110) 等の基板面から 0から 10度程度の範囲で傾けられた表面が形成される場合があり好 ましい。基板の表面は、上述したインデックス面に拘らず使える。近年、結晶成長が 試みられている高インデックスの面でも良い。単結晶サファイア基板や Si、ガラス、石 英ガラス SiO 、 Al O力もなるアルミナ基板等の III— V族の化合物半導体と異なった
2 2 3
材質の基板を用いる場合は、そのままでも良いが、より好ましくはその表面に III V 族の化合物半導体からなる絶縁層または高抵抗層を形成することが必要である。
[0096] このような本発明の薄膜積層体を利用すると高感度のホール素子などの磁気セン サ製作が可能になる。本発明の薄膜積層体を利用することで厚さが、極めて薄い In AsSb薄膜を動作層に使うことで高感度の磁気センサ製作が可能なことを以下例示 する。
[0097] <ホール素子磁気センサ製作例 1〉
この厚さ 0. 15 111の InAs Sb 薄膜導電層を磁気センサ部として製作したホ
0. 09 0. 91
ール素子の特性について説明する。本発明の薄膜積層体で製作したホール素子チ ップの断面構造は、図 4Aに示した。図 4Bで、符号 9 (91 , 92, 93、 94)は 4個の端 子電極であり、電極 9は通常動作層 3にォーミック接触する層と、その上の中間層、最 上部の金などの金属からなるボンデング層の 3層の積層構造でつくられることもある。 符号 3はホール素子の動作層（薄膜導電層）のパターン部分を示して!/、る。
[0098] 製作手順は、厚さ 0. 35mmの GaAs基板 1上にバッファ層の Al In Sb混晶層 2
0. 1 0. 9
を 0. 7 成長し、その上に InAs Sb 薄膜導電層 3を 0. 15 m ( 150nm)成
0. 09 0. 91
長し、次いで、キャップ層の Al In Sb混晶層 4)を 0. Οδ μ ηι^さらに 0. 0065〃
0. 1 0. 9
mの GaAs保護層 10を成長した。その特性は表 1にあるように、電子移動度 38 , 000 cm2/Vs、シート抵抗値 170 Ω (オーム） /口である。
[0099] ホール素子の製作では、フォトリソグラフィ一法による、保護膜、キャップ層、更に、 動作層の InAsSb層のエッチング、次いで、端子電極部の保護膜、キャップ層をエツ チング除去し、フォトリソグラフィーを利用し、リフトオフ法により Ti/Ni/Auの 3層の 端子電極の形成を経て製作した。チップサイズは、 0. 36mm2で、素子のパターンは 十字形とした。こうして製作した、ホール素子のホール電圧の大きさは、駆動電圧 IV 、磁束密度 0. 1Tにおいて、 153mVであった。極めて大きなホール電圧で磁界感度 力 S大きいことを示している。また、素子の入力抵抗値は、 380 Ω (オーム）であった。 磁界がないときのホール端子間の電圧であるオフセット電圧 Vuも小さぐ駆動電圧 1 Vで 0. 3mVであった。このように本発明の薄膜積層体を使うことで高感度の磁気セ ンサが製作できる。
[0100] <ホール素子磁気センサ製作例 2〉
次に、この厚さ 0. l O ^ mの InAs Sb 薄膜導電層を磁気センサ部として製作
0. 09 0. 91
したホール素子の特性につ!/、て説明する。その断面構造は図 4Aに示した。
[0101] 製作手順は、厚さ 0. 35mmの GaAs基板 1上にバッファ層である Al In Sb混晶
0. 1 0. 9 層 2を 0. 7 成長し、その上に InAs Sb 薄膜導電層 3を 0. 10 m ( 100應
0. 09 0. 91
)成長し、次いで、 Al In Sb混晶層 4を 0. 05〃 mのキャップ層、さらに 0. 0065
0. 1 0. 9
inの GaAs保護層 10として成長した。こうして製作した薄膜積層体の特性は、表 1 にあるように、電子移動度 38 , 000cm2/Vs、シート抵抗値 300 Ω (オーム） /口で ある。
[0102] ホール素子の製作では、フォトリソグラフィ一法による、保護膜、キャップ層、更に、 動作層の InAsSb層のエッチング、次いで、端子電極部の保護膜、キャップ層をエツ チング除去し、フォトリソグラフィーを利用し、リフトオフ法により Ti/Ni/Auの 3層の 端子電極の形成を経て製作した。チップサイズは、 0. 36mm2で、素子のパターンは 十字形とした。こうして製作した、ホール素子のホール電圧の大きさは、駆動電圧 IV 、磁束密度 0. 1Tにおいて、 190mVであった。極めて大きなホール電圧で磁界感度 力 S大きいことを示している。また、素子の入力抵抗値は、 620 Ω (オーム）であった。 磁界がないときのホール端子間の電圧であるオフセット電圧 Vuも小さぐ駆動電圧 1 Vで 0. 12mVであった。この素子は、極めて高感度、高出力である。
[0103] <ホール素子磁気センサ製作例 3〉
次に、この厚さ 0. 03 111の InAs Sb 薄膜導電層を磁気センサ部として製作
0. 09 0. 91
したホール素子の特性につ!/、て説明する。その断面構造は図 4Aに示した。
[0104] 製作手順は、厚さ 0. 35mmの GaAs基板 1上にバッファ層である Al In Sb混晶
0. 1 0. 9 層 2を 0. 7 111を成長し、その上に Snをドープした InAs Sb 薄膜導電層 3を 0
0. 09 0. 91
. 03 111 (301 111)成長し、次レヽで、キャップ層の Al In Sb混曰曰日層 4)を 0. 05 m
0. 1 0. 9
、さらに 0. 0065〃 mの GaAs保護層 10を成長した。その特性は、表 2にあるように、 電子移動度 34, 000cm2/Vs、シート抵抗値 500 Ω (オーム） /口である。
[0105] ホール素子の製作では、フォトリソグラフィ一法による、保護膜、キャップ層、更に、 動作層の InAsSb層のエッチング、次いで、端子電極部の保護膜、キャップ層をエツ チング除去し、フォトリソグラフィーを利用し、リフトオフ法により Ti/Ni/Auの 3層の 端子電極の形成を経て製作した。チップサイズは、 0. 36mm2で、素子のパターンは 十字形とした。こうして製作した、ホール素子のホール電圧の大きさは、駆動電圧 IV 、磁束密度 0. 1Tにおいて、 170mVであった。極めて大きなホール電圧で磁界感度 力 S大きいことを示している。また、素子の入力抵抗値は、 980 Ω (オーム）であった。 磁界がないときのホール端子間の電圧であるオフセット電圧 Vuも小さぐ駆動電圧 1 Vで 0. lmVであった。この素子は、温度依存性も少なぐ入力抵抗値が小さいので 、駆動電圧 3Vでも駆動できる。このときの磁気センサ出力であるホール電圧は、上記 の 3倍になり 510mVの大きな値が得られ、極めて高感度、高出力である。
[0106] <磁気抵抗素子磁気センサ製作例 1 (MR) > 次に、ホール素子試作例 1で使った、薄膜積層体、すなわち、厚さ 0. 15 mの In As Sb 薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその
0. 09 0. 91
特性について説明する。
[0107] 磁気抵抗素子の基本構造は図 3に示したように、基本は 2端子の素子である。しか し、実用的には 3端子のブリッジ構造で製作されることが多いのでここでは 3端子の磁 気抵抗素子を製作した例について説明する。
[0108] 図 12A及び図 12Bは、本発明の薄膜積層体で製作した 3端子の磁気抵抗素子チ ップの断面構造図である。図 12Aで、符号 6は 3層の外部接続のための端子電極で ある。この例では端子電極は 3個有る。符号 7 (71 , 72)は、磁気抵抗効果を大きくす るために形成されたショートバー電極である。 2層の積層電極として形成されている例 である。図 12Bは本発明の薄膜積層体で製作した 3端子の磁気抵抗素子チップを上 力、ら見た図である。破線の断面が図 12Aに示されている。符号 8は磁気抵抗素子の センサ部分を示す。符号 301の部分は、動作層の InAsSb層のショートバーで区切ら れた磁界で抵抗変化を示すパターン部分を示す。この素子には、磁気抵抗変化を 取り出す中間電極 602及び、端子電極 601、 603力 Sある。それぞれの電極には外部 接続のための端子電極 61 , 62, 63が接続されている。このパターンの磁気抵抗素 子は、外部接続のための電極が配線部 11で磁気抵抗素子の端子電極、中間電極 に接続されている。
[0109] 製作手順は、厚さ 0. 35mmの GaAs基板 1上にバッファ層である Al In Sb混晶
0. 1 0. 9 層 2を、 0. 7 を成長し、その上に InAs Sb 薄膜導電層 3を 0. 15 m (150
0. 09 0. 91
nm)成長し、次いで、キャップ層の Al In Sb混晶層 4を 0. 05 mのキャップ層、
0. 1 0. 9
さらに 0. 0065 mの GaAs保護層 10を成長した。その特性は表 1にあるように、電 子移動度 38, 000cm2/Vs、シート抵抗値 170 Ω (オーム） /口である。この薄膜積 層体の積層構造は図 2Dに示されている断面構造である。
[0110] 磁気抵抗素子の製作では、フォトリソグラフィ一法による、保護膜、キャップ層、更に 、動作層の InAsSb層のエッチング、次いで、端子電極部の保護膜、キャップ層をェ ツチング除去し、フォトリソグラフィーを利用し、リフトオフ法により Ti/Ni/Auの 3層 電極の端子電極形成をおこなった。次いで、ショートバー電極部の形成のため、 InA sSb動作層の表面にある AllnSbキャップ層 4と薄い保護層 10である GaAs層はエツ チング除去した。こうしてショートバー電極の Tiが直接 InAsSbにコンタクトする構造 でショートバー電極を形成した。更に、 Ti/Niの 2層構造のショートバー電極をリフト オフ法により形成した。
[0111] こうして製作した 3端子の磁気抵抗素子のチップサイズは、 3. lmmX l . 5mmで、 ショートバー電極の間隔 Lと磁気抵抗素子の電流流路の幅 Wの比 W/Lは、 0. 2 (W /Lは磁気抵抗効果を生じるパターンの形状比と呼ぶ）とした。こうして製作した磁気 抵抗素子の抵抗変化は、 3端子の磁気抵抗素子として製作し、中間の電極を境にし て分かれる磁気抵抗素子の抵抗値は、同一の値で設計したので、測定結果は夫々 3 50 Ω (オーム）であった。従って、磁気抵抗素子の入力抵抗値は 700 Ω (オーム）で あった。磁界がないときのホール端子間の電圧であるオフセット電圧 Vuも小さぐ駆 動電圧 5Vで中間の電極電位の 2. 5Vからのずれは 1. 2mVであった。磁束密度 CISTでは、この磁気抵抗素子の抵抗変化は 250%を示し、この近傍では、微小な磁束 変化に対応して直線的な抵抗変化が生じた。その感度は極めて高ぐ Ι ^ Τの磁界 変化に対しても感度があることもわかった。
[0112] <磁気抵抗素子磁気センサ製作例 2 (MR)〉
次に、表 2に記載の薄膜積層体、すなわち、厚さ 0. 03 mの InAs Sb 薄膜
0. 09 0. 91 導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説 明する。
[0113] 磁気抵抗素子の基本構造は、図 3に示したように、基本は 2端子の素子である。し かし、実用的には 3端子のブリッジ構造で製作されることが多いのでここでは 3端子の 磁気抵抗素子を製作した例について説明する。
[0114] 図 12A及び図 12Bは、本発明の薄膜積層体で製作した 3端子の磁気抵抗素子チ ップの断面構造図である。図 12Aで、符号 6は 3層の外部接続のための端子電極で ある。この例では端子電極は 3個有る。符号 7 (71 , 72)は、磁気抵抗効果を大きくす るために形成されたショートバー電極である。 2層の積層電極として形成されている例 である。図 12Bは、本発明の薄膜積層体で製作した 3端子の磁気抵抗素子チップを 上から見た図である。破線の断面が図 12Aに示されている。符号 8は磁気抵抗素子 のセンサ部分を示す。符号 301の部分は、動作層の InAsSb層のショートバーで区 切られた磁界で抵抗変化を示すパターン部分を示す。この素子には、磁気抵抗変化 を取り出す中間電極 602及び、端子電極 601、 603力 Sある。それぞれの電極には外 部接続のための端子電極 61 , 62, 63が接続されている。このパターンの磁気抵抗 素子は、外部接続のための電極が配線部 11で磁気抵抗素子の端子電極、中間電 極に接続されている。
[0115] 製作手順は、厚さ 0. 35mmの GaAs基板 1上にバッファ層である Al In Sb混晶
0. 1 0. 9 層 2を、 0. 7 111を成長し、その上に Snをドープした InAs Sb 薄膜導電層 3を
0. 09 0. 91
0. 03 (30腹）成長し、次いで、キャップ層の Al In Sb混晶層 4を 0. 05 m
0. 1 0. 9
のキャップ層、さらに 0. 0065〃 mの GaAs保護層 10を成長した。その特性は、表 2 にあるように、電子移動度 34, 000cm2/Vs、シート抵抗値 500 Ω (オーム） /口で ある。この薄膜積層体の積層構造は、図 2Dに示されている断面構造である。
[0116] 磁気抵抗素子の製作では、フォトリソグラフィ一法による、保護膜、キャップ層、更に 、動作層の InAsSb層のエッチング、次いで、端子電極部の保護膜、キャップ層をェ ツチング除去し、フォトリソグラフィーを利用し、リフトオフ法により Ti/Ni/Auの 3層 電極の端子電極形成をおこなった。次いで、ショートバー電極部の形成のため、 InA sSb動作層の表面にある AllnSbキャップ層 4と薄い保護層 10である GaAs層はエツ チング除去した。こうしてショートバー電極の Tiが直接 InAsSbにコンタクトする構造 でショートバー電極を形成した。更に、 Ti/Niの 2層構造のショートバー電極をリフト オフ法により形成した。
[0117] こうして製作した 3端子の磁気抵抗素子のチップサイズは、 3. lmmX l . 5mmで、 ショートバー電極の間隔 Lと磁気抵抗素子の電流流路の幅 Wの比 W/Lは 0. 2 (W /Lは磁気抵抗効果を生じるパターンの形状比と呼ぶ）とした。こうして製作した磁気 抵抗素子の抵抗変化は、 3端子の磁気抵抗素子として製作し、中間の電極を境にし て分かれる磁気抵抗素子の抵抗値は同一の値で設計した。このため、中間の電極を 境にして分かれる磁気抵抗素子の抵抗値の測定結果は、それぞれ 930 Ω (オーム） であった。従って、磁気抵抗素子の入力抵抗値は、両者の合計である 1860 Ω (ォー ム）であった。磁界がな!/、ときのホール端子間の電圧であるオフセット電圧 Vuも小さく 、駆動電圧 5Vで中間の電極電位の 2. 5Vからのずれは 1. OmVであった。磁束密 度 0. 5Tでは、この磁気抵抗素子の抵抗変化は 230%を示し、この近傍では、微小 な磁束変化に対応して直線的な抵抗変化が生じた。磁気抵抗素子磁気センサ製作 例 1と比較しても、磁界による抵抗変化高は、あまり変わらず、磁界検出感度は極め て高い。また、この場合は、 Snがドープしてあるので、磁気抵抗効果による抵抗変化 率の温度依存性が極めて小さくなつた。また、磁界を加えないときの入力抵抗値の温 度依存性も小さぐ更に、オフセット電圧の温度変化も極めて小さい。この結果、 1 Tの磁界変化が極めて安定して検出できた。これは、抵抗値の温度変化が磁気抵抗 変化に影響しなレ、ためで、 Snドープの薄膜積層体を使う大きなメリットである。
[0118] <磁気抵抗素子磁気センサ製作例 3 (MR)〉
次に、表 2に記載の薄膜積層体、すなわち、厚さ 0. 10 μ mの InAs Sb 薄膜
0. 09 0. 91 導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説 明する。
[0119] 磁気抵抗素子の基本構造は、図 3に示したように、基本は 2端子の素子である。し かし、実用的には 3端子のブリッジ構造で製作されることが多いのでここでは 3端子の 磁気抵抗素子を製作した例について説明する。
[0120] 図 12A及び図 12Bは、本発明の薄膜積層体で製作した 3端子の磁気抵抗素子チ ップの断面構造図である。図 12Aで、符号 6は 3層の外部接続のための端子電極で ある。この例では端子電極は 3個有る。符号 7 (71 , 72)は、磁気抵抗効果を大きくす るために形成されたショートバー電極である。 2層の積層電極として形成されている例 である。図 12Bは、本発明の薄膜積層体で製作した 3端子の磁気抵抗素子チップを 上から見た図である。破線の断面が図 12Aに示されている。符号 8は磁気抵抗素子 のセンサ部分を示す。符号 301の部分は、動作層の InAsSb層のショートバーで区 切られた磁界で抵抗変化を示すパターン部分を示す。この素子には、磁気抵抗変化 を取り出す中間電極 602及び、端子電極 601、 603力 Sある。それぞれの電極には外 部接続のための端子電極 61 , 62, 63が接続されている。このパターンの磁気抵抗 素子は、外部接続のための電極が配線部 11で磁気抵抗素子の端子電極、中間電 極に接続されている。 [0121] 製作手順は、厚さ 0. 35mmの GaAs基板 1上にバッファ層である Al In Sb混晶
0. 1 0. 9 層 2を、 0. 7 111を成長し、その上に Snをドープした InAs Sb 薄膜導電層 3を
0. 09 0. 91
0. 10 111 (107腹）成長し、次いで、キャップ層の Al In Sb混晶層 4を 0. 05
0. 1 0. 9
mのキャップ層、さらに 0. 0065〃mの GaAs保護層 10を成長した。その特性は表 2 にあるように、電子移動度 34, 000cm2/Vs、シート抵抗値 180 Ω (オーム） /口で ある。この薄膜積層体の積層構造は、図 2Dに示されている断面構造である。
[0122] 磁気抵抗素子の製作では、フォトリソグラフィ一法による、保護膜、キャップ層、更に 、動作層の InAsSb層のエッチング、次いで、端子電極部の保護膜、キャップ層をェ ツチング除去し、フォトリソグラフィーを利用し、リフトオフ法により Ti/Ni/Auの 3層 電極の端子電極形成をおこなった。次いで、ショートバー電極部の形成のため、 InA sSb動作層の表面にある AllnSbキャップ層 4と薄い保護層 10である GaAs層はエツ チング除去した。こうしてショートバー電極の Tiが直接 InAsSbにコンタクトする構造 でショートバー電極を形成した。更に、 Ti/Niの 2層構造のショートバー電極をリフト オフ法により形成した。
[0123] こうして製作した 3端子の磁気抵抗素子のチップサイズは、 3. lmmX l . 5mmで、 ショートバー電極の間隔 Lと磁気抵抗素子の電流流路の幅 Wの比 W/Lは 0. 2 (W /Lは磁気抵抗効果を生じるパターンの形状比と呼ぶ）とした。こうして製作した磁気 抵抗素子の抵抗変化は、 3端子の磁気抵抗素子として製作し、中間の電極を境にし て分かれる磁気抵抗素子の抵抗値は同一の値で設計した。このため、中間の電極を 境にして分かれる磁気抵抗素子の抵抗値の測定結果は、それぞれ 370 Ω (オーム） であった。従って、磁気抵抗素子の入力抵抗値は、 740 Ω (オーム）であった。磁界 がないときのホール端子間の電圧であるオフセット電圧 Vuも小さぐ駆動電圧 5Vで 中間の電極電位の 2. 5Vからのずれは 0. 8mVであった。磁束密度 0. 5Tでは、この 磁気抵抗素子の抵抗変化は 230%を示し、この近傍では、微小な磁束変化に対応 して直線的な抵抗変化が生じた。磁気抵抗素子磁気センサ製作例 1と比較しても、 磁界による抵抗変化高は、あまり変わらず、磁界検出感度は極めて高い。また、この 場合は、 Snがドープしてあるので、磁気抵抗効果による抵抗変化率の温度依存性が 極めて小さくなつた。また、磁界を加えないときの入力抵抗値の温度依存性も小さぐ 更に、オフセット電圧の温度変化も極めて小さい。この結果、 1 Tの磁界変化が極 めて安定して検出できた。これは、抵抗値の温度変化が磁気抵抗変化に影響しない ためで、 Snドープの薄膜積層体を使う大きなメリットである。
[0124] これらの例に示したように、本発明は、厚さが 1 μ m以下の InAsSb薄膜で高感度の ホール素子や磁気抵抗素子が製作できることを示した。特に、微弱磁界の変化が検 出できる磁気抵抗素子は、磁気インクの印刷パターンの検出や微小ピッチの鉄の歯 車の回転検出に向くなど、従来薄膜では難しかった領域でも応用の広がりが期待で きる。
[0125] なお、本発明の磁気抵抗素子は、 2端子素子、 3端子素子、 4端子のフルブリッジ 素子などが製作できる。いずれも本発明の技術的範囲である。
[0126] なお、上述した例では、本発明の磁気センサについてパッケイジの事に触れていな いが、上記本発明の磁気センサは各種のパッケイジが可能であり、パッケイジされて も本発明の技術的範囲である。
[0127] 次に、本発明の他の実施例について説明する。
本発明のホール素子磁気センサ製作例 1のおいては製作されたホール素子のみ が通常は直接樹脂パッケイジされる。ノ ンケイジは本発明の磁気センサを使いやすく するための手段であり、このようにパッケイジされても本発明のホール素子や磁気抵 抗素子は本発明の技術的範囲である。他のパッケイジが行われても同様である。
[0128] 更にまた他の例もある。ホール素子はその磁界検出信号、すなわち、ホール電圧を 増幅回路により増幅して使われる。このため、予めホール素子の信号を増幅する電 子回路を Siの集積回路により製作しその Si集積回路チップをホール素子チップと電 気的にワイヤー接続し、両者を一つのパッケイジに収めることも行われる。このような ホール素子は別名ハイブリッドホール ICと呼ぶこともある力 本質的にはホール素子 の機能を増幅回路で単純に増幅するもので本発明の技術的範囲である。すなわち、 磁気センサ信号の増幅用の Si集積回路チップと電気的に接続されて一つのパッケィ ジに収められていることを特徴とした本発明の InAsSb薄膜磁気センサである。このよ うな例において、このような増幅回路は大きく分けると 2種類がある。一つは磁界に比 例するホール電圧をそのままアナログ的に増幅する増幅回路である。 [0129] 本発明の InAsSb薄膜磁気センサは、このアナログ増幅回路と組み合わせられ、電 気的に接続され一つのパッケイジに収められる場合がある。この場合は増幅回路を 通したホール電圧は、磁界に比例している。アナログハイブリッドホール ICと呼ばれる こともあるが本発明の技術的範囲である。
[0130] 他の一つは、磁界の検出、非検出に対応して、あるいは、一定の大きさの磁界の閾 値が増幅回路内で設定されており、この閾値以上の磁界の検出、非検出に対応して 、出力端子より一定の電圧をオン一オフ的に出力する。例えば、出力端子の電圧が 、アースレベル（ローレベル） 電源電圧レベル（ノヽィレベル）間で変動するデジタル 増幅回路である。このようなデジタル増幅回路と組み合わせて、かつ電気的に接続さ れ InAsSb薄膜磁気センサは一個のパッケイジ内に収納され使われる場合もあり、デ ジタルハイブリッドホール ICと呼ばれ本発明の技術的範囲である。増幅されたホール 電圧は、オン一オフ的に変わるデジタル信号出力として得られる。
[0131] この様な本発明の InAsSb薄膜磁気センサは、 Siの集積回路チップからなる増幅 器と一パッケイジされて使われることが極めて頻繁にあり、本発明の技術的範囲であ
[0132] 磁気センサとしてホール素子が用いられる場合もある力 磁気抵抗素子でもよい。
この場合は磁気抵抗素子 ICと!/、う場合もあるが単純に磁気抵抗素子と!/、う場合もあ

Claims

請求の範囲
[1] 基板上に設けられた Al In^ Sb混晶層（0· 08≤χ≤1)と、該 Al In^ Sb層上に 直接接して設けられた InAsxSb (0 < χ≤1)薄膜導電層とを備え、
前記 Al In Sb混晶層は、前記 InAs Sb 薄膜導電層より高抵抗又は絶縁性、 若しくは p型の伝導性を示す層で、かつ、バンドギャップが前記 InAs Sb―薄膜導 電層より大きく格子不整合 (ミスマッチ）が + 1. 3% 0. 8%であることを特徴とす る薄膜積層体。
[2] 前記 Al In― Sb混晶層は A1の原子の含有率（X)が 8% 30% (0· 08≤x≤0. 3
)であることを特徴とする請求項 1に記載の薄膜積層体。
[3] 基板上に設けられた Al Ga In Sb混晶層（0 < x + y≤ 1 x≠0)と、該 Al Ga I n Sb混晶層上に直接接して設けられた InAs Sb (0 < x≤ 1)薄膜導電層とを 備え、
前記 Al Ga In Sb混晶層は、前記 InAs Sb 薄膜導電層より高抵抗又は絶 縁性、若しくは p型の伝導性を示す層で、かつ、バンドギャップが前記 InAs Sb 薄 膜導電層より大きい層であって、該 InAs Sb 薄膜導電層との格子不整合が + 1.
3 % 0. 8 %であることを特徴とする薄膜積層体。
[4] 前記 Al Ga In Sb混晶層は、 Alと Gaの原子の含有率（x + y)が 8. 0% 30
% (0. 08≤x+y≤0. 3)であることを特徴とする請求項 3に記載の薄膜積層体。
[5] 前記 InAs Sb 薄膜導電層には、ドナー不純物として VI族の原子や IV族の原子 である Te, S Se Sn, Si, Ge等が少なくとも一種類はドープされていることを特徴と する請求項 1乃至 4のいずれかに記載の薄膜積層体。
[6] 前記 Α1χΙη Sb混晶層又は前記 AlxGayIn Sb混晶層の X線回折の半値幅が
50秒〜 1 , 000秒であることを特徴とする請求項 1乃至 5のいずれかに記載の薄膜 積層体。
[7] 前記 Al In Sb混晶層又は前記 Al Ga In Sb混晶層と前記 InAs Sb 薄膜 導電層との格子不整合が、 + 1. 3% 0. 8%であることを特徴とする請求項 1乃 至 6の!/、ずれかに記載の薄膜積層体。
[8] 前記 Al In― Sb混晶層又は前記 Al Ga In Sb混晶層と前記 InAs Sb―薄膜 導電層との格子不整合が、 ± 0. 2%以下であることを特徴とする請求項 1乃至 7のい ずれかに記載の薄膜積層体。
前記 InAs Sb― (0 < ≤1)薄膜導電層の膜厚が1001 111以下101 111以上で電子 移動度が 30000cm2/Vs以上であることを特徴とする請求項 1乃至 8のいずれかに 記載の薄膜積層体。
前記基板が GaAs基板であって、前記 Al In Sb混晶層が Al In Sb混晶層で
1 0. 1 0. 9
あって、前記 InAs Sb 薄膜導電層が InAs Sb 薄膜導電層であることを特徴
1 0. 09 0. 91
とする請求項 1乃至 9のいずれかに記載の薄膜積層体。
前記 InAs Sb― (0< χ≤1)薄膜導電層上に直接、キャップ層として Al In Sb混 晶層（0. 08≤x≤l)、又は、 Al Ga In Sb混晶層（0<x + y≤ 1、 x≠0)が形成 されており、前記 Al In Sb混晶層キャップ層又は、 Al Ga In Sb混晶層キヤッ プ層は、前記 InAs Sb 薄膜導電層より高抵抗又は絶縁性、若しくは p型の伝導性 を示す層で、かつ、バンドギャップが前記 InAs Sb―薄膜導電層より大きい層であつ て、該 InAs Sb 薄膜導電層との格子不整合が + 1. 3%〜一 0. 8%であることを 特徴とする請求項 1乃至 8のいずれかに記載の薄膜積層体。
前記基板が GaAs基板であって、前記 Al In Sb混晶層が Al In Sb混晶層で
1 0. 1 0. 9
あって、前記 InAs Sb 薄膜導電層は InAs Sb 薄膜導電層であって、前記
1 0. 09 0. 91
キャップ層の Al In Sb混晶層は Al In Sb混晶層であって、更に、該 Al In
1 0. 1 0. 9 0. 1 0. 9
Sb混晶層のキャップ層上に GaAs保護膜をキャップ層として備えることを特徴とする 請求項 11に記載の薄膜積層体。
基板上に GaAsの絶縁層が形成されており、その上に、 AllnSb混晶層が形成され 、次に、 InAsSb導電層が形成されており、更に、該 InAsSb導電層上に、 AllnSb層 がキャップ層として形成され、更に、該 AllnSbキャップ層上に絶縁性の薄い GaAsキ ャプ層が形成されて!、ることを特徴とする請求項 1〜 12に記載の薄膜積層体。
請求項 1乃至 13のいずれかに記載の薄膜積層体の InAs Sb 薄膜導電層を動 作層としたことを特徴とする薄膜磁気センサ。
請求項 1乃至 13のいずれかに記載の薄膜積層体における薄膜導電層力 ホール 効果を利用した素子、又は磁気抵抗効果を利用した素子のいずれかの動作層であ ることを特徴とする薄膜磁気センサ。
[16] 前記薄膜磁気センサと、該薄膜磁気センサのセンサ信号の増幅用の Si集積回路 チップとが電気的に接続されて一つのパッケイジに収められていることを特徴とする 請求項 14及び 15に記載の薄膜磁気センサ。
[17] 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、 Al, In, Sb, As, Gaをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物 源として Sn, Si, Teをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基 板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入 、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜積層体の製造方法 おいて、
ノ ックグラウンドの真空度は、 1 X 10— 1()〜1 X 10_6Pa (パスカル）の状態に保持し た状態で、 300〜500°Cに加熱された基板面に、所要の成分元素の蒸気を照射す ることにより絶縁性の AllnSb混晶層を基板上に成長させる工程と、
AllnSb混晶層と格子ミスマッチが + 1. 3%〜一 0. 8%の InAsSbを前記 AllnSb 混晶層上にェピタキシャル成長により InAsSb薄膜導電層を製作する工程と
を少なくとも有することを特徴とする薄膜積層体の製造方法。
[18] 前記 AllnSb混晶層と格子ミスマッチが + 1 · 3%〜― 0· 8%の InAsSbを前記 Alln Sb混晶層上にェピタキシャル成長により製作する工程、次いで、前記 InAsSb混晶 層と格子ミスマッチが + 1. 3%〜― 0. 8%の AllnSb混晶層を前記 InAsSb上に積 層製作する工程を少なくとも有することを特徴とする請求項 17に記載の薄膜積層体 の製造方法。
[19] 前記基板が GaAs基板であって、該 GaAs基板上に Al In Sb混晶層を 0. 7
0. 1 0. 9
m成長し、その上に In As Sb 薄膜導電層を 0· 15 m成長し、次いで、 Al I
0. 09 0. 91 0. 1 n Sb混晶層を 0· 05！丄 m成長したキャップ層、さらに 0. 0065！丄 mの GaAsキヤッ
0. 9
プ層を最上層の保護膜として形成する工程を有することを特徴とする請求項 17又は 18に記載の薄膜積層体の製造方法。
[20] 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、 Al, In, Sb, As, Gaをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物 源として Sn, Si, Teをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基 板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入 、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方 法において、
ノ ックグラウンドの真空度は、 1 X 10— 1()〜1 X 10_6Pa (パスカル）の状態に保持し た状態で、 300〜500°Cに加熱された基板面に、所要の成分元素の蒸気を照射す ることにより絶縁性の AllnSb層を基板上に成長させる工程と、
AllnSb混晶層と格子ミスマッチが + 1. 3%〜一 0. 8%の InAsSbを前記 AllnSb 混晶層上にェピタキシャル成長により InAsSb薄膜導電層を製作する工程と、 製作された InAsSb薄膜導電層を、所要の磁気センサパターンに加工する工程と、 ォーミック電極金属をパターン化した InAsSb薄膜導電層に形成することにより、複 数個の磁気センサチップをゥエーハ上の同時に製作する工程を少なくとも有し、次い で、ダイシングソゥにより切り離し、個別の磁気センサチップを製作する工程と を有することを特徴とする薄膜積層体を用いた薄膜磁気センサの製造方法。
超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、 Al, In, Sb, As, Gaをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物 源として Sn, Si, Teをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段とを備 え、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中 に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの 製造方法において、
ノ ックグラウンドの真空度は、 1 X 10— 1()〜1 X 10_6Pa (パスカル）の状態に保持し た状態で、 300〜500°Cに加熱された基板面に、所要の成分元素の蒸気を照射す ることにより絶縁性の AllnSb層を基板上に成長させる工程と、
AllnSb混晶層と格子ミスマッチが + 1. 3%〜一 0. 8%の InAsSbを前記 AllnSb 混晶層上にェピタキシャル成長により InAsSb薄膜導電層を製作する工程と、
InAsSb薄膜導電層上に、該 InAsSb導電層と格子ミスマッチが + 1. 3%〜― 0. 8 %のキャップ層である AllnSb混晶層、次いで、 GaAs絶縁層を形成する工程と、 製作された InAsSb薄膜導電層を、所要の磁気センサパターンに加工する工程と、 ォーミック電極金属をパターン化した InAsSb薄膜導電層にォーミック接触して形 成することにより、複数個の磁気センサチップをゥエーハ上に同時に製作する工程を 少なくとも有し、次いで、ダイシングソゥにより切り離し、個別の磁気センサチップを製 作する工程と
を有することを特徴とする薄膜積層体を用いた薄膜磁気センサの製造方法。
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