WO2008062518A1 - Plasma display panel driving method and plasma display apparatus - Google Patents

Plasma display panel driving method and plasma display apparatus Download PDF

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WO2008062518A1
WO2008062518A1 PCT/JP2006/323217 JP2006323217W WO2008062518A1 WO 2008062518 A1 WO2008062518 A1 WO 2008062518A1 JP 2006323217 W JP2006323217 W JP 2006323217W WO 2008062518 A1 WO2008062518 A1 WO 2008062518A1
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subfield
electrode
unnecessary
plasma display
sustain
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PCT/JP2006/323217
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Japanese (ja)
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Takashi Sasaki
Akira Otsuka
Akihiro Takagi
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Hitachi Plasma Display Limited
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    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention relates to a plasma display panel driving method and a plasma display device.
  • the present invention relates to a method for driving a plasma display panel and a plasma display device.
  • a plasma display panel is formed by bonding two glass substrates together, and displays an image by generating discharge light in a space formed between the glass substrates.
  • the cells corresponding to the pixels in the image are self-luminous, and are coated with phosphors that generate red, green, and blue visible light in response to ultraviolet rays generated by discharge.
  • a field for displaying one screen is composed of a plurality of subfields.
  • the number of subfield discharges is sequentially set to 2 to the nth power (n is a positive integer).
  • n is a positive integer.
  • a multi-tone image is displayed by selectively lighting the cells in accordance with the luminance of the image. For example, in an image with high luminance (high gradation image), a subfield with a large number of discharges is selected In an image with low luminance (low gradation image), a subfield with a large number of discharges is not selected.
  • the cell to be lit is selected by generating an address discharge.
  • a plasma display panel In order to reduce address discharge delay, a plasma display panel has been proposed in which a common electrode is provided for generating priming particles between a pair of sustain electrodes (a pair of sustain electrodes and scan electrodes).
  • the priming particle is a charged particle for generating a discharge of free electrons or ions.
  • a plasma display is manufactured by forming a protective layer exposed in the discharge space of the PDP by forming a crystalline oxide-magnesium layer on the magnesium oxide layer. Panels have been proposed (see, for example, Patent Document 2).
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-185034
  • Patent Document 2 Japanese Patent Laid-Open No. 2006-245019
  • Patent Document 3 Japanese Patent Laid-Open No. 9-68945
  • Patent Document 1 has a more complicated structure (addition of a common electrode) than a general PDP.
  • Patent Document 2 is a more complicated process (addition of a process for forming a crystalline magnesium oxide layer) than a general PDP. Further, as described above, in the display line of an image with low luminance, the upper subfield having a high number of discharges is not selected and is not lit. Thus, even if there is a subfield that does not contribute to discharge, no method has been proposed for utilizing this subfield.
  • An object of the present invention is to utilize a sub-field that does not contribute to discharge, thereby reducing luminance, reducing malfunction caused by address discharge delay of a display unit, and improving image quality.
  • one field for displaying one screen of the plasma display panel is composed of a plurality of subfields.
  • the display line is composed of pixels formed along the first electrode.
  • the gradation detection circuit detects whether or not there is an unnecessary subfield that does not require sustain discharge for each display line.
  • the sustain control circuit performs sustain discharge less than the preset standard number in the adjustment subfield, which is at least one of the subfields excluding the unnecessary subfield, on the display line where the unnecessary subfield exists. Controls the operation of the first and second drive circuits to generate them.
  • the sustain control circuit Controls the operations of the first and second driving circuits in order to generate the number of sustain discharges reduced in the adjustment subfield in the unnecessary subfield.
  • the luminance is low! In the display unit, malfunction caused by address discharge delay can be reduced, and the image quality can be improved.
  • FIG. 1 is an exploded perspective view showing a first embodiment of the present invention.
  • FIG. 2 is an exploded perspective view showing details of a main part of the PDP shown in FIG.
  • FIG. 3 is an explanatory diagram showing a configuration example of a field for displaying an image of one screen.
  • FIG. 4 is a waveform diagram showing an example of a discharge operation in the subfield shown in FIG.
  • FIG. 5 is a block diagram showing an outline of the circuit unit shown in FIG. 1.
  • FIG. 6 is a flowchart showing the operation of the control unit shown in FIG.
  • FIG. 7 is a circuit diagram showing details of the Y driver and the X driver shown in FIG. 5.
  • FIG. 7 is a circuit diagram showing details of the Y driver and the X driver shown in FIG. 5.
  • FIG. 8 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3.
  • FIG. 9 is an explanatory diagram showing an example when the flow shown in FIG. 6 is performed.
  • FIG. 10 is an explanatory diagram showing another example when the flow shown in FIG. 6 is performed.
  • FIG. 11 is a circuit diagram showing details of a Y driver and an X driver in a second embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing an example of a scan driver circuit shown in FIG. 11.
  • FIG. 13 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3 in the second embodiment of the present invention.
  • FIG. 14 is an explanatory diagram showing an example when two adjustment subfields are selected in the flow shown in FIG. 6.
  • FIG. 1 shows a first embodiment of the present invention.
  • a plasma display device (hereinafter also referred to as a PDP device) is a plasma display panel 10 having a square plate shape (hereinafter referred to as a “PDP device”). (Also referred to as PDP), an optical filter 20 provided on the image display surface 12 side (light output side) of the PDP10, a front case 30 disposed on the image display surface 12 side of the PDP10, and a rear surface 14 side of the PDP10.
  • the rear case 40 and the base chassis 50, the circuit unit 60 for driving the PDP 10 and the double-sided adhesive sheet 70 for attaching the PDP 10 to the base chassis 50 are attached to the rear case 40 side of the base chassis 50.
  • the circuit part 60 is composed of a plurality of parts, it is indicated by a dashed box in the figure.
  • the PDP 10 includes a front substrate 16 (first substrate) that forms the image display surface 12 and a rear substrate 18 (second substrate) that faces the front substrate 16.
  • a discharge space (cell) (not shown) is formed between the front substrate 16 and the rear substrate 18.
  • the front substrate 16 and the back substrate 18 are formed of, for example, a glass substrate.
  • the optical filter 20 is attached to a protective glass (not shown) attached to the opening 32 of the front housing 30.
  • FIG. 2 shows details of a main part of the PDP 10 shown in FIG.
  • the front substrate 16 has X electrodes 16b (first electrode, sustain electrode) and Y electrodes 16c (first electrode and sustain electrode) formed in parallel and alternately on the glass substrate 16a (lower side in the figure) in order to generate discharge repeatedly.
  • the X electrode 16b and the Y electrode 16c are composed of a bus electrode BE (electrode line) extending in the horizontal direction in the figure and a transparent electrode TE connected to the bus electrode BE.
  • the electrodes 16b and 16c are covered with a dielectric layer 16d, and the surface of the dielectric layer 16d is covered with a protective layer 16e such as MgO.
  • the rear substrate 18 facing the front substrate 16 through the discharge space DS has address electrodes 18b (third electrodes) formed in parallel with each other on the glass base material 18a.
  • the address electrode 18b is arranged in a direction orthogonal to the bus electrode BE.
  • the address electrode 18b is covered with a dielectric layer 18c.
  • partition walls (ribs) 18d are formed at positions corresponding to between the adjacent address electrodes 18b.
  • the side wall of the cell is constituted by the partition wall 18d.
  • visible light of red (R), green (G), and blue (B) is generated on the side surface of the partition wall 18d and on the dielectric layer 18c between the partition walls 18d adjacent to each other by being excited by ultraviolet rays.
  • the phosphors 18e, 18f, and 18g are applied respectively.
  • One cell (one color pixel) of the PDP 10 is formed in a region including a pair of transparent electrodes TE in a region surrounded by a pair of adjacent partition walls 18d. That is, the cell It is formed at the intersection of the electrodes 16b, 16c and the electrode 18b.
  • the PDP 10 is configured by arranging cells in a matrix to display an image, and alternately arranging a plurality of types of cells that generate light of different colors. Note that one pixel PX shown in FIG. 5 described later is composed of three cells that generate red, blue, and green light. Although not specifically shown, a display line is constituted by cells formed along the electrodes 16b and 16c.
  • the PDP 10 is configured by bonding the front substrate 16 and the rear substrate 18 so that the protective layer 16e and the partition wall 18d are in contact with each other and enclosing a discharge gas such as Ne or Xe.
  • the bus electrode BE is connected to the X driver XDRV and the Y driver YDRV shown in FIG.
  • the address electrode 18b is connected to the address driver ADRV shown in FIG.
  • FIG. 3 shows a configuration example of the field FLD for displaying an image of one screen.
  • One Fino Red FLD has a length of 1Z60 seconds (about 16.7 ms), and is composed of, for example, 8 subfields SF (SF1-SF8).
  • Each subfield SF includes a reset period RST, an address period ADR, a sustain period SUS, and an erase period ERS.
  • the erasing period ERS is defined as being included in the sustaining period SUS because it is a period for generating a discharge for erasing the wall charges of only the lit cells.
  • the wall charges are, for example, positive charges and negative charges accumulated on the MgO layer 16e shown in FIG. 2 in each cell.
  • the length of SUS differs depending on the subfield SF, and depends on the number of discharges (luminance) of the cell. For this reason, it is possible to display an image with multiple gradations by changing the combination of the subfields SF to be lit.
  • the standard number of sustain discharges (standard number of discharge cycles) preset in subfield SF1-8 on the display line where there is no unnecessary subfield, which will be described later, is 4, 8, 16, 32, respectively. 64, 128, 256, 512.
  • the upper subfields SF8 and SF7 are used for high luminance (high gradation) images, and the upper subfields SF8 and SF7 are not used for low luminance (low gradation) images.
  • the number of discharge cycles indicates the number of sustain pulses applied to the X electrode 16b (or Y electrode 16c).
  • the cell discharges twice during one discharge cycle CYC (white star in the figure).
  • FIG. 4 shows an example of the discharge operation of subfield SF shown in FIG. A white or black star in the figure indicates the occurrence of a discharge.
  • the black star indicates the address discharge that occurred during the address period ADR! /
  • a negative write voltage is applied to the sustain electrode X (X electrode 16b), and a slowly rising positive write voltage (write blunt wave) is applied to the scan electrode Y (Y electrode 16c).
  • a positive adjustment voltage is applied to the sustain electrode X, and a negative adjustment voltage (adjusted blunt wave) is applied to the scan electrode (FIG. 4 (b)).
  • the positive adjustment voltage is a voltage lower than the voltage VsZ2
  • the negative adjustment voltage is a voltage higher than the voltage VsZ2.
  • a positive scan voltage is applied to the sustain electrode X
  • a negative scan pulse is applied to the scan electrode Y
  • a positive address pulse (voltage Vsa) force is applied to the address electrode Al corresponding to the lighted cell.
  • a cell selected by the address pulse temporarily generates an address discharge.
  • the second address pulse shown in the waveform of the address electrode Al (18b) is applied to select the cell of the next display line (Fig. 4 (d)).
  • Time td (address discharge delay) is the time from when the address pulse (voltage Vsa) is applied to the address electrode Al (18b) until the address discharge is generated.
  • the address discharge in the address period ADR is not included in the discharge cycle CYC.
  • a negative pre-erase pulse and a positive high-voltage pre-erase pulse force X are applied to the sustain electrode X and the scan electrode Y, respectively, and discharge occurs (FIG. 4 (g)).
  • wall charges are accumulated in the sustain electrode X and the scan electrode Y.
  • a positive erase pulse and a negative erase pulse force lower than the voltage VsZ2 are applied to the sustain electrode X and the scan electrode Y, respectively (Fig. 4 (h)). As a result, discharge occurs and the amount of wall charges decreases.
  • a negative voltage (blunt wave) that gradually falls is applied to the sustain electrode X, and a positive pulse is applied to the scan electrode Y (FIG. 4).
  • the discharge in the erase period ERS is not included in the discharge cycle. This completes one subfield period SF.
  • the number of discharge cycles is “3” (sustain period SUS 6 discharges), which is the same as the number of pulses of the scan electrode Y.
  • the Y driver YDRV and the X driver XDRV shown in FIGS. 7 and 11, which will be described later, have predetermined voltages (eg, positive adjustment voltage, negative The description of the circuit for applying the adjustment voltage to the sustain electrode X and the scan electrode Y is omitted.
  • FIG. 5 shows an outline of the circuit unit 60 shown in FIG.
  • the circuit unit 60 includes an X driver XDRV (first drive circuit) that applies a common pulse to the X electrode 16b, a Y driver YDRV (second drive circuit) that selectively applies a pulse to the Y electrode 16c, and an address electrode. It has an address driver ADRV (third drive circuit) that selectively applies pulses to 18b, a control unit CNT that controls the operation of the drivers XDRV, YDRV, and AD RV, and a power supply unit PWR.
  • Drivers XDRV, YDRV, and ADRV operate as a drive unit that drives the PDP 10.
  • the control unit CNT includes a gradation detection circuit 62 and a sustain control circuit 64.
  • Image data RO-7, GO-7, and BO-7 are 8-bit data for displaying red, green, and blue, respectively. Input sequentially.
  • 256 different luminances are represented according to the bit values of the image data RO-7, GO-7, BO-7.
  • a bit with a small number (low order bit) has a high weight for a bit with a small number (high order bit) with a small weight.
  • the gradation detection circuit 62 obtains a subfield SF for use in displaying an image for each pixel based on the image data RO-7, GO-7, and BO-7.
  • the subfield SF to be lit for each pixel PX is obtained by calculation.
  • a display line including a high luminance (high gradation) image and a display line not including a high luminance image are detected.
  • the display line is configured by the pixels PX arranged along the electrodes 16b and 16c.
  • one pixel PX includes three cells that generate red, blue, and green light. Each pixel PX may be composed of three or more cells.
  • a display line including a high-luminance image is a display line having pixels that display an image by turning on the subfield SF8 (or SF7-8).
  • subfield SF8 (or SF7-8) is an unnecessary subfield that does not require sustain discharge (lighting) in the sustain period SUS. In other words, all the red (R), green (G), and blue (B) cells are not lit in the unnecessary subfield.
  • the gradation detection circuit 62 selects an adjustment subfield that is at least one of the subfields SF1-8 excluding the unnecessary subfield in the display line where the unnecessary subfield exists.
  • the adjustment subfield is a distribution source subfield when the number of times of sustain discharge is distributed to the unnecessary subfields in order to generate the sustain discharge in the unnecessary subfields. An example of the adjustment subfield selection method will be described later with reference to FIG.
  • the gradation detection circuit 62 outputs information indicating the presence / absence of unnecessary subfields and adjustment subfields to the sustain control circuit 64 for each display line.
  • the sustain control circuit 64 generates a predetermined standard number of sustain discharges in each subfield SF1-8 in the display line when there is no unnecessary subfield.
  • Control signals YCNT and XCNT are output to drivers YDRV and XDRV, and control signal ACNT is output to driver ADRV.
  • the sustain control circuit 64 outputs control signals YCNT and XCNT to display a 256-gradation image corresponding to the 8-bit image data RO-7, GO-7, and BO-7.
  • control signal YCNT includes a switch control signal SW1, SW2, SW3, SW4, SW5n, SW5m, SW6n, and SW6m shown in FIG. 8 to be described later.
  • the control signal XCNT includes switch control signals SW7, SW8, SW9, and SW10 shown in FIG.
  • the control signal ACNT is a timing signal for generating an address pulse.
  • the discharge interval (for example, the interval from when the sustain discharge of SF3 last occurs until the address discharge of force SF4 occurs) is as described above. This corresponds to the erase period ERS shown in Fig. 3.
  • the discharge interval (for example, from the last occurrence of the SF3 sustain discharge to the occurrence of the SF5 address discharge). The interval) is the time obtained by adding the subfield SF4 period to the subfield SF3 erase period ERS.
  • the discharge interval within one field can be shortened by lighting the cell in the unnecessary subfield, compared to when the cell is not lighted in the unnecessary subfield.
  • the discharge interval By shortening the discharge interval, it is possible to prevent a decrease in priming particles existing in the cell (discharge space) where the sustain discharge is generated.
  • the priming particles are charged particles for generating a discharge such as a free electron ion, and are most frequently generated immediately after the discharge, and gradually decrease.
  • the amount of priming particles in the cell affects the discharge interval, that is, whether or not the first field that is arranged first and the subfield that is discharged first is lit.
  • the subfield SF5 address period ADR when the subfield SF4 is arranged first, the direction in which the subfield SF4 is lit The priming particles in the cell are compared to when the subfield SF4 is not lit. There are many.
  • the power supply PWR generates the power supply voltages Vsc, Vs / 2, one VsZ2, and Vsa that are supplied to the drivers YDRV, XDRV, and ADRV.
  • Y driver YDRV has a scan driver circuit SD for each Y electrode 16c. As a result, a desired number of sustain pulses can be selectively applied to each Y electrode 16c.
  • FIG. 6 shows the operation of the control unit CNT shown in FIG.
  • FIG. 6 shows only control for setting the number of sustain discharges in subfield SF1-8, and does not show control related to address period ADR and sustain period SUS.
  • the number of sustain discharges in subfield SF 1-8 is set in advance to, for example, the standard number shown in FIG. 3 described above before step S10, and is reset by executing the flow in FIG.
  • the flow in Fig. 6 may be realized by controlling the hardware, which may be realized only by hardware, by software.
  • the gradation detection circuit 62 receives image data RO-7, GO-7, BO-7 for one display line.
  • the control unit CNT shown in FIG. 5 continuously receives image data of a plurality of display lines and a plurality of screens. Therefore, the gradation detection circuit 62 performs the flow of FIG. 6 every time it receives image data of one display line.
  • the gradation detection circuit 62 is based on the image data of one display line. Then, the subfield SF to be lit to display an image is obtained for each pixel PX. As described above, in the pixel PX that displays an image with high luminance, the upper subfield SF8 And SF7 are used.
  • the gradation detection circuit 62 detects whether or not there is a force in which an unnecessary subfield SF that does not require sustain discharge exists for each display line.
  • the unnecessary subfield SF is a subfield in which the sustain discharge is detected to be unnecessary in all the cells (red, blue, and green) of one pixel PX.
  • step S14 the gradation detection circuit 62 determines whether or not there is an unnecessary subfield that is not lit to display an image. There are no unnecessary subfields! In this case, the process for this display line ends. That is, the gradation detection circuit 62 does not change the number of sustain discharges of the subfield SF1-8 from the preset standard number. This operation is, for example, an operation for displaying a display line L2 in FIG. 9 described later.
  • step S 16 the gradation detection circuit 62 selects at least one adjustment subfield from the subfield SF 1-8 excluding the unnecessary subfield.
  • step S18 the gradation detection circuit 62 sets the standard number of sustain discharges set in the adjustment subfield separately for the adjustment subfield and the unnecessary subfield.
  • the number of sustain discharges less than the standard number is set, and in the unnecessary subfield, the number of sustain discharges reduced in the adjustment subfield is set.
  • the operation in step S18 is, for example, an operation for displaying display lines Ll and L3 in FIG. 9 described later.
  • the sustain control circuit 64 controls the operations of the drivers XDRV and YDRV using the subfield SF1-8 to generate the sustain discharge of the number of times set by the flow described above.
  • FIG. 7 shows details of the Y driver YDRV and the X driver XDRV shown in FIG.
  • the Y driver YDRV has a driver circuit DRV (Y) and a scan driver circuit SD.
  • the X driver XDRV has a driver circuit DRV (X).
  • the switches SW1, SW2, SW3, SW4, SW6 (SW6n, SW6m), SW7, SW8, SW9, SWIO shown in the figure are composed of, for example, nMOS transistors (MOSFETs). Each nMOS transistor As shown in the figure, it has a parasitic diode connecting the source and drain. Also
  • the switch SW5 (SW5n, SW5m) is configured by, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • An IGBT is a neuropolar transistor that incorporates a MOSFET in the gate. Unlike an nMOS transistor, an IGBT does not have a parasitic diode between the source and drain.
  • the driver circuit DRV (Y) includes a coin La, switches SW1, SW2, SW3, SW4 and a diode.
  • Coil La and switch SW1–4 operate as a resonance circuit to generate a resonance pulse on the Y electrode (Yn, Ym, etc.).
  • the resonant pulse is a signal common to all Y electrodes.
  • Switches SW1–4 are turned on when a high logic level switch control signal is received, and turned off when a low logic level switch control signal is received.
  • the drain of the switch SW1 and the source of the switch SW3 are connected to the ground line G1.
  • the source of the switch SW1 is connected to the node ND1, which is one end of the coil La, via a forward-connected diode.
  • the drain of switch SW3 is connected to node ND1 through a diode connected in the reverse direction.
  • the node ND1 is connected to the power supply Vs / 2 and one Vs / 2 through diodes connected in the reverse direction.
  • the drain is connected to the power source VsZ2, and the source is connected to the node ND2, which is the other end of the coil La.
  • Switch SW4 has its source connected to the power supply—Vs / 2 and its drain connected to node ND2.
  • Node ND2 is connected to each scan driver circuit SD
  • Each scan driver circuit SD has a switch SW5 (SW5n, SW5m, etc.) and a switch SW6 (SW6n, SW6m, etc.) arranged in series between the power supply Vsc and the node ND2.
  • the switch SW5 the drain is connected to the power supply Vsc via a diode connected in the forward direction, and the source is connected to the Y electrode (Yn, Ym, etc.).
  • the drain of the switch SW5 is connected to the node ND2 through the capacitor Ca.
  • Switch SW6 has a source connected to node ND2 and a drain connected to the Y electrode.
  • the driver circuit DRV (X) of the X driver XDRV has the same circuit configuration as the driver circuit DRV (Y). That is, the driver circuit DRV (X) has a coil Lb, switches SW7, SW8, SW9, SW10 and a diode. Coil Lb, switch SW7-10 is X Operates as a resonant circuit to generate resonant pulses on electrodes (Xn, Xm, etc.). Switches SW7-10 are turned on when a high logic level switch control signal is received, and turned off when a low logic level switch control signal is received. Capacitor Cp indicates the capacitance of PDP10.
  • FIG. 8 shows details of operations in the address period ADR and the sustain period SUS shown in FIG.
  • a signal for controlling on / off of the switch SW1-10 is referred to as a switch control signal SW1-10.
  • the switch SW1-10 is turned on during the high logic level of the switch control signal SW1-10, and is turned off during the low logic level of the switch control signal SW1-10.
  • the star in the figure indicates the occurrence of discharge.
  • the switches SW4 and SW8 are always turned on (Fig. 8 (a, b)). Therefore, the node ND2 shown in Fig. 7 is set to a voltage of 1 Vs / 2.
  • X electrodes Xn and Xm are set to voltage VsZ2 (Fig. 8 (c, d)).
  • the switches SW5n and SW5m are turned on and the switches SW6n and SW6m are turned off during the period when the selection operation of the pixel PX is not performed (FIG. 8 (e)). For this reason, the Y electrodes Yn and Ym are set to the voltage Vsc (Fig. 8 (f, g)).
  • the corresponding switch SW5n (or SW5m) is turned off and the corresponding switch SW6n (or SW6m) is turned on in synchronization with the driving of the address electrode A1.
  • the Y electrode Yn (or Ym) is temporarily set to the voltage—VsZ2 (FIG. 8 (h, i)). Then, the scanning operation force for selecting the pixel PX to be lit is performed for each display line.
  • the voltages of the X electrodes Xn and Xm are initialized to the same voltage Vs / 2 by turning on the switch SW10 (Fig. 8 (j, k) ).
  • the voltages of the Y electrodes Yn and Ym are initialized to 1 VsZ 2 by turning on the switches SW6n and SW6m (Fig. 8 (1, m)).
  • the switches SW5n and SW5m are always turned off during the sustain period SUS.
  • ground line G1 is connected to capacitor Cp via switch SW1, coil La, switch SW6n, SW6m, and Y electrodes Yn, Ym.
  • the voltage of the Y electrodes Yn and Ym rises due to the LC resonance effect of the coil La and the capacitor Cp.
  • switch SW2 is turned on, Y electrode Yn, ⁇
  • the voltage of m is clamped to the voltage VsZ2 (Fig. 8 (n, o)).
  • the switch SW3 when the switch SW3 is turned on, the capacitor Cp is connected to the ground line G1 via the Y electrodes Yn and Ym, the switches SW6n and SW6m, the coil La, and the switch SW3.
  • the voltage of the Y electrodes Yn and Ym drops due to the LC resonance effect of the coil La and the capacitor Cp.
  • the switch SW4 when the switch SW4 is turned on, the voltages of the Y electrodes Yn and Ym are clamped to the voltage VsZ2 (FIG. 8 (p, q)).
  • the sustain pulses are applied to the Y electrodes Yn and Ym by sequentially turning on the switches SW1-4.
  • the sustain pulses of the X electrodes Xn and Xm are generated by sequentially turning on the switches SW7-10.
  • the adjustment subfield selects the number of sustain pulses (discharge cycles) in the adjustment subfield. It is set to be smaller than the display line that is not set (for example, Yn).
  • the discharge prohibition period DIS for prohibiting discharge is set during the sustain period SUS.
  • the discharge inhibition period DIS is generated by clamping the Y electrode Ym to the voltage VsZ2 and then turning off the switch SW6m (Fig. 8 (r)).
  • the Y electrode Ym When the switch SW6m is turned off, the Y electrode Ym enters a high impedance state and maintains the state (voltage) immediately before turning off, which is not related to the operation of the switch SW1-4. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage. That is, the pixel PX of the corresponding display line is not lit during the discharge inhibition period DIS.
  • the discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW3 being turned on.
  • the off period of switch SW6m is set to the same length as one discharge cycle.
  • the number of discharge cycles of the display line Ym is set to be smaller by one discharge cycle than the display line Yn.
  • the discharge inhibition period DIS is set at the end of the sustain period SUS.
  • the discharge inhibition period DIS The position of may be the first or middle of the sustain period sus. Furthermore, by changing the position of the DIS during the discharge inhibition period, it is possible to prevent false contours and improve the display image quality.
  • the switch SW6 (SW6n, SW6m) of the scan driver circuit SD used for the address period ADR is turned off during the sustain period SUS, so that the resonance pulse applied to the Y electrode can be reduced.
  • the number (number of discharge cycles) can be easily adjusted for each display line. In other words, even when the resonance pulse force common to all Y electrodes is generated by the driver circuit DRV (Y), the number of discharge cycles in the sustain period SUS can be adjusted independently only by controlling the switch SW6. . Furthermore, since the number of discharge cycles can be adjusted simply by controlling the on / off state of the switch SW6, the logic for generating the discharge inhibition period DIS in the sustain control circuit 64 can be easily configured.
  • FIG. 9 shows an example when the flow shown in FIG. 6 is executed.
  • FIG. 9 shows the case where the standard number of sustain discharges is the largest among subfields excluding unnecessary subfields, and the subfield is selected as the adjustment subfield.
  • a PDP having eight columns (column CI-8) in one display line (each display line L1, L2, L3,...) Will be described.
  • one pixel shown in the figure is composed of, for example, three cells of red (R), green (G), and blue (B). Therefore, in the unnecessary subfield (for example, subfield SF4 of display line L1 in state ST10), all the cells of red (R), green (G), and blue (B) are not lit.
  • display lines L1 and L3 have unnecessary subfields, and the other display lines (for example, display line L2) have no unnecessary subfields.
  • the black and shaded portions indicate pixels that are lit.
  • the shaded area indicates a pixel that lights up when the standard number of adjustment subfields is assigned to the adjustment subfield and the unnecessary subfield.
  • the number in parentheses in the figure indicates the standard number of sustain discharges in each subfield SF, and the number above the arrow indicates the number of sustain discharges that have been reset in the subfield indicated by the arrow. ing.
  • the triangles in the figure indicate unnecessary sub-frames detected in step S14 shown in FIG.
  • the field indicates the field
  • the circle indicates the adjustment subfield selected in step S16 shown in FIG.
  • unnecessary subfields and adjustment subfields may be referred to with corresponding subfield codes SF1-8.
  • State ST10 corresponds to a state before the present invention is applied
  • state ST20 corresponds to a state after the present invention is applied.
  • the gradation detection circuit 62 resets the standard number of sustain discharges (512 times) of the adjustment subfield SF8 separately for the adjustment subfield SF8 and the unnecessary subfield SF4 (shown in FIG. 6). Step S18). For example, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF8 to 480 times, which is 32 times less than the standard number (512 times). Then, the gradation detection circuit 62 sets the number of sustain discharges of the unnecessary subfield SF4 to 32 times that is the number of times of reduction in the adjustment subfield SF8, and ends the process for the display line L1.
  • the pixels of the subfields SF1-8 of the display line L1 have the lighting patterns shown from the state ST10 to the state ST20. That is, in the unnecessary subfield SF4, the cells in columns C4 and C8 are assigned 32 sustain discharges. As a result, the discharge intervals (Ila, lib, I2a, I2b) of columns C4 and C8 in state ST20 are shorter than the discharge intervals (11, 12) of cells in columns C4 and C8 in state STIO. it can.
  • the discharge interval Ila is shorter than the discharge interval II by the period of the subfield SF4.
  • the discharge interval lib is shorter than the discharge interval II by the period of the subfield SF2-4.
  • the discharge interval I2a is shorter than the discharge interval 12 by the period of the subfield SF4-5
  • the discharge interval I2b is shorter than the discharge interval 12 by the period of the subfield SF3-4.
  • the discharge interval within one field can be shortened compared to when the cell is not lit in the unnecessary subfield SF4. As a result, it exists in the cells (discharge space) of columns C4 and C8. Reduction of the existing priming particles can be prevented.
  • the gradation detection circuit 62 resets the standard number of sustain discharges (128 times) in the adjustment subfield SF6 to the adjustment subfield SF6 and the unnecessary subfields SF2 and SF7-8. (Step S18 shown in FIG. 6). For example, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF6 to 40 times, which is 88 times less than the standard number (128 times). Then, the gradation detection circuit 62 sets the number of sustain discharges to 8, 40, 40 in order to generate 88 sustain discharges, which is the number of times reduced in the adjustment subfield SF6, in the unnecessary subfields SF2 and SF78. Set to each.
  • the pixels in the subfields SF1-8 of the display line L3 have the lighting patterns shown from the state ST10 to the state ST20.
  • the discharge interval within one field can be shortened compared to when the cell is not lit in the unnecessary subfield.
  • the discharge interval I3a and I3b of the column C4 cell in the state ST20 can be shorter than the discharge interval 13 of the column C4 cell in the state ST10 by the period of the subfield SF2. Therefore, the same effect as that of the display line L1 can be obtained in the display line L3.
  • the discharge interval between the field FLDs (for example, subfield SF8 in the figure is illustrated).
  • the interval of discharge generated between the subfield SF1 of the next field FLD can be shortened. This results in cells in columns C3—4, C6, C8 in the next field FLD
  • the number of priming particles in the inside can be increased compared to the case where the cell is not lit in the unnecessary subfield SF7-8.
  • the grayscale detection circuit 62 performs the detection processing of the unnecessary subfield in step S14 shown in FIG. And the process ends. That is, the number of sustain discharges in subfield SF1-8 of the display lines other than display lines Ll and L3 is not changed by the standard number of times shown in FIG.
  • sustain discharge is generated by dividing it into multiple subfields SF (adjustment subfield and unnecessary subfield), address discharge does not occur, reducing the amount of image quality degradation when the number of sustain discharges is insufficient. it can.
  • the subfield SF6 of the display line L3 when address discharge does not occur due to an address discharge delay, if the present invention is not applied, the number of sustain discharges is insufficient 128 times, and the brightness of that amount Deterioration occurs.
  • the present invention when the present invention is applied, if the address discharge does not occur due to the address discharge delay in the subfield SF6 of the display line L3, the present invention is applied to the number of sustain discharge shortages. This can be reduced to 40 times less than when not (128 times), and the amount of luminance degradation can be suppressed. Therefore, it is possible to reduce the amount of image quality degradation caused by an address discharge malfunction.
  • FIG. 10 shows another example when the flow shown in FIG. 6 is performed.
  • FIG. 10 shows a case where the subfield for lighting the most cells among the subfields SF1-8 is selected as the adjustment subfield.
  • the same elements as those described in FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the number of sustain discharges in the subfield SF1-8 of the display lines other than the display lines L1 and L3 is the same as that of FIG. [0066]
  • State ST10A corresponds to a state before the present invention is applied
  • state ST20A corresponds to a state after the present invention is applied. That is, state ST10A corresponds to state ST10 shown in FIG. 9, and state ST20A corresponds to state ST20 shown in FIG.
  • the gradation detection circuit 62 detects the unnecessary subfield SF4 and adjusts the subfield SF6 for lighting the most cells (6 cells in columns C12, C4—5 and C7—8). Select as field SF6. Then, the gradation detection circuit 62 resets the standard number of sustain discharges (128 times) in the adjustment subfield SF6 separately for the adjustment subfield SF6 and the unnecessary subfield SF4 (step S18 shown in FIG. 6). .
  • the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF6 to 96 times, which is 32 times less than the standard number (128 times). Then, the gradation detection circuit 62 sets the number of times of sustain discharge in the unnecessary subfield SF4 to 32 times that is the number of times reduced in the adjustment subfield SF6, and ends the processing relating to the display line L1. By this processing, the pixels in the subfields SF1-8 of the display line L1 are also turned on in the state ST10A force as shown in the state ST20A.
  • the gradation detection circuit 62 detects unnecessary subfields SF2, SF7-8, and lights the most cells (5 cells in columns C2-4, C6, C8). Select the subfield SF3 to be adjusted as the adjustment subfield SF3. Then, the gradation detection circuit 62 resets the standard number of sustain discharges (16 times) in the adjustment subfield SF3 separately for the adjustment subfield SF3 and the unnecessary subfields SF2 and SF7-8.
  • the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF3 to 4 times, which is 12 times less than the standard number (16 times). Then, the gradation detection circuit 62 increases the number of sustain discharges four times in order to generate 12 sustain discharges, which is the number reduced in the adjustment subfield SF3, in the unnecessary subfields SF2 and SF7-8. Set to each.
  • the pixels of the subfields SF1-8 of the display line L3 have the lighting patterns shown from the state ST10A to the state ST20A. In this case, the same effect as that shown in FIG. 9 can be obtained.
  • the cells when unnecessary subfields exist, the cells are turned on in the unnecessary subfields, thereby reducing the number of priming particles existing in the lighted cells (discharge space). Can be prevented.
  • the selected cell malfunctions in which no address discharge occurs due to an address discharge delay can be reduced.
  • the sustain discharge can be normally generated in the selected cell, and the image quality can be improved.
  • the sustain discharge since the sustain discharge is generated separately for the adjustment subfield and the unnecessary subfield, it is possible to disperse the deterioration amount of the image quality due to the malfunction of the address discharge.
  • FIG. 11 shows details of the Y dry YDRV and the X driver XDR V in the second embodiment of the present invention.
  • the scan driver circuit SD of the Y driver YDRV is different from the first embodiment.
  • the configuration excluding the scan driver circuit SD is the same as that of the first embodiment (FIGS. 1 to 6).
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the switch SW6 (SW6n, SW6m) of the scan driver circuit SD is configured by an IGBT instead of an nMOS transistor.
  • an IGBT does not have a parasitic diode between the source and drain. For example, when the node ND2 rises to VsZ2 while the switch SW6m is off, the voltage at the Y electrode Ym changes. do not do.
  • FIG. 12 shows an example of the scan driver circuit SD shown in FIG.
  • the drain (D) and source (S) of switch SW 5n are connected to the collector (C) and emitter (E) of IGBT 5nl, respectively.
  • the drain (D) of the switch SW5n is connected to the IGBT5nl.
  • the source (S) of switch SW5n is the emitter (E) of IGBT5nl.
  • the switch SW6n has IGBT6nl, IGBT6n2, and diodes D6nl, D6n2.
  • the collector (C) of the IGBT 6nl is connected to the drain (D) terminal of the switch SW6n, and the emitter (E) of the IGBT 6nl is connected to the emitter (E) of the IGBT 6n2.
  • the collector (C) of IGBT6n2 is connected to the source (S) terminal of switch SW6n.
  • the diode and force sword of diode D6nl are connected to the collector (C) and emitter (E) of IGBT6nl, respectively.
  • the diode D6n2 is connected in parallel with the IGBT 6n2.
  • Y electrode Yn and node ND2 are connected via IGBT 6nl and diode D6n2 (or IGBT 6n2 and diode D6nl).
  • the diodes D6nl and D6n2 prevent a large reverse bias voltage (for example, a reverse bias voltage having a magnitude of the voltage Vs) from being applied to the IGBT 6nl and IGBT 6n 2 when the switch SW6n is off.
  • FIG. 13 shows details of operations in the address period ADR and the sustain period SUS shown in FIG. Detailed description of the same operations as those in FIG. 8 described above will be omitted.
  • This embodiment differs from the first embodiment in the method of setting the discharge inhibition period DIS (control method of the switch SW6m) and the voltage of the Y electrode Ym in the discharge inhibition period DIS.
  • Other waveforms are the same as those in the first embodiment (FIG. 8).
  • the discharge inhibition period DIS is generated by turning off the switch SW6m after the Y electrode Ym is clamped to the voltage -VsZ2 and before the switch SW1 is turned on.
  • the switch SW6m When the switch SW6m is turned off, the Y electrode Ym enters a high impedance state and maintains the state (voltage) immediately before the switch SW6m is turned off. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage.
  • the discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW4 being turned on. Note that the discharge inhibition period DIS may be generated after the Y electrode Ym is clamped to the voltage VsZ2 by controlling at the same timing as in the first embodiment.
  • the same effect as in the first embodiment described above can be obtained. Furthermore, by forming a scan driver circuit SD with an IGBT having no parasitic diode between the source and drain, the discharge inhibition period DIS can be generated regardless of whether the voltage of the Y electrode Ym is clamped to either the voltage VsZ2 or VsZ2. . Therefore, the control for adjusting the number of discharge cycles can be simplified. In other words, the logic for generating the discharge inhibition period DIS can be easily configured in the sustain control circuit 64.
  • the present invention is configured such that one field has eight subfields SF1.
  • the example applied to the plasma display panel consisting of 8 was described.
  • the invention is not limited to the powerful embodiments.
  • the present invention may be applied to a plasma display panel in which one field is composed of 10 or more subfields.
  • the number of subfield discharge cycles is not limited to 2 to the nth power (n is an integer of 2 or more).
  • the subfields SFl-8 (Fig. 3) in the field FLD need not be arranged sequentially.
  • subfield SF8 may be arranged near the center of field FLD.
  • one pixel PX force is constituted by three cells (red (R), green (G), and blue (B)) has been described.
  • the present invention is not limited to such an embodiment.
  • one pixel PX may be composed of four or more cells.
  • one pixel PX may be composed of cells that generate colors other than red (R), green (G), and blue (B), and one pixel PX force red (R), green ( It may contain cells that generate colors other than G) and Blue (B).
  • FIG. 14 shows an example when two adjustment subfields are selected.
  • the same elements as those described in FIG. 9 described above are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • gradation detection circuit 62 selects subfield SF3 and subfield SF8 as adjustment subfields, and sets the number of sustain discharges in adjustment subfields SF3 and SF8 to 8 times and 504 times, respectively. To do. Then, the gradation detection circuit 62 sets the number of sustain discharges of the unnecessary subfield SF4 to 8 times. This allows the cells in columns C2, C4 6, and C8 to be lit in the unnecessary subfield SF4.
  • the number of discharge cycles is the same as the standard number of subfields SF3 before resetting the number of discharge cycles using adjustment subfield SF3 and unnecessary subfield SF4. Sustain discharge occurs.
  • the number of discharge cycles is 512 times, which is the same as the standard number of subfields SF8 before resetting the number of discharge cycles. Sting discharge occurs. Therefore, the PDP 10 can light unnecessary subfields without changing the brightness of the display image.
  • gradation detection circuit 62 selects subfield SF3 as an adjustment subfield that distributes the number of sustain discharges to unnecessary subfield SF2. As described above, the gradation detection circuit 62 may select the subfield SF3 that is turned on immediately after the unnecessary subfield SF2 as the adjustment subfield. The gradation detection circuit 62 selects the subfield SF6 as an adjustment subfield for allocating the number of sustain discharges to the unnecessary subfield SF7-8. Thus, the gradation detection circuit 62 may select the subfield SF6 that is turned on immediately before the unnecessary subfield SF7-8 as the adjustment subfield.
  • the gradation detection circuit 62 includes the adjustment subfield SF3 and the unnecessary subfield S.
  • the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF6 and unnecessary subfield SF7-8 to 64, 32, and 32, respectively.
  • the gradation detection circuit 62 may reset the number of sustain discharges generated in the adjustment subfield and unnecessary subfield to the same number as the standard number of adjustment subfields before resetting.
  • the gradation detection circuit 62 can sustain the adjustment subfield SF6 and the unnecessary subfield SF7-8.
  • the number of discharges may be set to 40, 40, and 48, respectively. Even when a plurality of adjustment subfields are selected, the same effect as that of the above-described embodiment can be obtained.
  • the example in which the subfield having the highest standard number of sustain discharges among the subfields excluding the unnecessary subfield is selected as the adjustment subfield has been described.
  • the invention is not limited to the powerful embodiments.
  • the subfield SF3 is an unnecessary subfield
  • the subfield (for example, SF5) other than the V ⁇ subfield SF8 having the highest standard number of sustain discharges may be selected as the adjustment subfield.
  • the same effect as that of the above-described embodiment can be obtained.
  • the present invention can be applied to a plasma display panel driving method and a plasma display apparatus.

Landscapes

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Abstract

Each field for displaying one frame on a plasma display panel consists of a plurality of subfields. In each subfield, sustain discharges are selectively caused to occur, whereby an image can be displayed in multiple gray scales. For example, for a display line where a non-requirement subfield exists which requires no sustain discharges, a gray scale detecting circuit sets the number of sustain discharges in an adjustment subfield, which is at least one of the subfields other than the non-requirement subfields, to a number that is smaller than a predetermined standard number. The gray scale detecting circuit then sets the number of sustain discharges of the non-requirement subfield to a number obtained by subtracting, from that number, the number of the sustain discharges of the adjustment subfield. In this way, the discharge intervals in each field can be shortened, thereby reducing malfunctions caused by address discharge delays. As a result, the sustain discharges can be successfully generated, thereby improving the picture quality.

Description

明 細 書  Specification
プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 技術分野  TECHNICAL FIELD The present invention relates to a plasma display panel driving method and a plasma display device.
[0001] 本発明は、プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装 置に関する。  The present invention relates to a method for driving a plasma display panel and a plasma display device.
背景技術  Background art
[0002] プラズマディスプレイパネル（PDP)は、 2枚のガラス基板を互いに貼り合わせて構 成されており、ガラス基板の間に形成される空間に放電光を発生させることで画像を 表示する。画像における画素に対応するセルは、自発光型であり、放電により発生す る紫外線を受けて赤、緑、青の可視光を発生する蛍光体が塗布されている。  A plasma display panel (PDP) is formed by bonding two glass substrates together, and displays an image by generating discharge light in a space formed between the glass substrates. The cells corresponding to the pixels in the image are self-luminous, and are coated with phosphors that generate red, green, and blue visible light in response to ultraviolet rays generated by discharge.
PDPでは、画像を多階調で表示するために、 1画面を表示するためのフィールドは 、複数のサブフィールドで構成される。例えば、サブフィールドの放電回数は、 2の n 乗回 (nは正の整数）に順次設定される。そして、各サブフィールドにおいて、セルを 画像の輝度に応じて選択的に点灯させることにより、多階調の画像が表示される。例 えば、輝度が高い画像 (高階調の画像)では、放電回数の多いサブフィールドが選択 される力 輝度が低い画像 (低階調の画像)では、放電回数の多いサブフィールドは 選択されない。点灯させるセルは、アドレス放電を発生させることにより選択される。ァ ドレス電極に電圧を印加して力 アドレス放電が発生するまでの遅延時間（アドレス 放電遅れ)が大きい場合、アドレス放電が発生しない誤動作が生じるときがある。アド レス放電が発生しな力つたセルは、サスティン放電が発生しないため、点灯しない。 このため、そのセルに対応する画素が表示されず、画質が劣化する。  In PDP, in order to display an image with multiple gradations, a field for displaying one screen is composed of a plurality of subfields. For example, the number of subfield discharges is sequentially set to 2 to the nth power (n is a positive integer). In each subfield, a multi-tone image is displayed by selectively lighting the cells in accordance with the luminance of the image. For example, in an image with high luminance (high gradation image), a subfield with a large number of discharges is selected In an image with low luminance (low gradation image), a subfield with a large number of discharges is not selected. The cell to be lit is selected by generating an address discharge. If the delay time (address discharge delay) from when a voltage is applied to the address electrode until force address discharge occurs is large, a malfunction may occur in which address discharge does not occur. A cell that does not generate an address discharge does not light up because a sustain discharge does not occur. For this reason, the pixel corresponding to the cell is not displayed, and the image quality deteriorates.
[0003] アドレス放電遅れを軽減するために、一対のサスティン電極 (維持電極と走査電極 との組）間ごとに、プライミング粒子を発生させるために共通電極を設けたプラズマデ イスプレイパネルが提案されている（例えば、特許文献 1参照)。ここで、プライミング 粒子は、自由電子やイオン等の放電を発生させるための荷電粒子である。また、放 電特性を改善するために、 PDPの放電空間に露出する保護層を、酸化マグネシウム 層上に結晶酸ィ匕マグネシウム層を形成することにより製造するプラズマディスプレイ パネルが提案されて ヽる (例えば、特許文献 2参照)。 [0003] In order to reduce address discharge delay, a plasma display panel has been proposed in which a common electrode is provided for generating priming particles between a pair of sustain electrodes (a pair of sustain electrodes and scan electrodes). (For example, see Patent Document 1). Here, the priming particle is a charged particle for generating a discharge of free electrons or ions. In addition, in order to improve discharge characteristics, a plasma display is manufactured by forming a protective layer exposed in the discharge space of the PDP by forming a crystalline oxide-magnesium layer on the magnesium oxide layer. Panels have been proposed (see, for example, Patent Document 2).
[0004] また、表示ライン毎に表示データの総量を検出し、データ量に応じてサブフィールド 内のサスティン放電の回数を調整するプラズマディスプレイパネルが提案されている (例えば、特許文献 3参照)。 [0004] In addition, there has been proposed a plasma display panel that detects the total amount of display data for each display line and adjusts the number of sustain discharges in the subfield according to the data amount (see, for example, Patent Document 3).
特許文献 1：特開 2001— 185034号公報  Patent Document 1: Japanese Patent Laid-Open No. 2001-185034
特許文献 2：特開 2006 - 245019号公報  Patent Document 2: Japanese Patent Laid-Open No. 2006-245019
特許文献 3：特開平 9— 68945号公報  Patent Document 3: Japanese Patent Laid-Open No. 9-68945
発明の開示  Disclosure of the invention
発明が解決しょうとする課題  Problems to be solved by the invention
[0005] 特許文献 1では、一般的な PDPに比べて複雑な構造 (共通電極の追加）になる。特 許文献 2では、一般的な PDPに比べて複雑な工程 (結晶酸化マグネシウム層の形成 工程の追加）になる。また、上述したように、輝度が低い画像の表示ラインでは、放電 回数の多い上位のサブフィールドは、選択されないため、点灯しない。このように、放 電に寄与しな 、サブフィールドが存在する場合でも、このサブフィールドを活用する 手法は、提案されていない。  [0005] Patent Document 1 has a more complicated structure (addition of a common electrode) than a general PDP. Patent Document 2 is a more complicated process (addition of a process for forming a crystalline magnesium oxide layer) than a general PDP. Further, as described above, in the display line of an image with low luminance, the upper subfield having a high number of discharges is not selected and is not lit. Thus, even if there is a subfield that does not contribute to discharge, no method has been proposed for utilizing this subfield.
[0006] 本発明の目的は、放電に寄与しないサブフィールドを活用することにより、輝度が 低!、表示部のアドレス放電遅れに起因する誤動作を低減し、画質を向上することで ある。  [0006] An object of the present invention is to utilize a sub-field that does not contribute to discharge, thereby reducing luminance, reducing malfunction caused by address discharge delay of a display unit, and improving image quality.
課題を解決するための手段  Means for solving the problem
[0007] 本発明では、プラズマディスプレイパネルの 1画面を表示するための 1フィールドは 、複数のサブフィールドで構成される。表示ラインは、第 1電極に沿って形成された画 素により構成される。各サブフィールドにおいて第 1および第 2電極間で選択的にサ スティン放電を発生させることにより、画像は多階調で表示される。例えば、階調検出 回路は、表示ライン毎に、サスティン放電の不要な不要サブフィールドが存在するか 否かを検出する。そして、サスティン制御回路は、不要サブフィールドが存在する表 示ラインでは、不要サブフィールドを除くサブフィールドの少なくとも 1つである調整サ ブフィールドで、予め設定された標準回数より少ない回数のサスティン放電を発生さ せるために第 1および第 2駆動回路の動作を制御する。さらに、サスティン制御回路 は、不要サブフィールドで、調整サブフィールドで減らされた回数のサスティン放電を 発生させるために前記第 1および第 2駆動回路の動作を制御する。 [0007] In the present invention, one field for displaying one screen of the plasma display panel is composed of a plurality of subfields. The display line is composed of pixels formed along the first electrode. By selectively generating a sustain discharge between the first and second electrodes in each subfield, the image is displayed in multiple gradations. For example, the gradation detection circuit detects whether or not there is an unnecessary subfield that does not require sustain discharge for each display line. The sustain control circuit performs sustain discharge less than the preset standard number in the adjustment subfield, which is at least one of the subfields excluding the unnecessary subfield, on the display line where the unnecessary subfield exists. Controls the operation of the first and second drive circuits to generate them. Furthermore, the sustain control circuit Controls the operations of the first and second driving circuits in order to generate the number of sustain discharges reduced in the adjustment subfield in the unnecessary subfield.
発明の効果  The invention's effect
[0008] 本発明では、輝度が低!、表示部でも、アドレス放電遅れに起因する誤動作を低減 でき、画質を向上できる。  [0008] According to the present invention, the luminance is low! In the display unit, malfunction caused by address discharge delay can be reduced, and the image quality can be improved.
図面の簡単な説明  Brief Description of Drawings
[0009] [図 1]本発明の第 1の実施形態を示す分解斜視図である。  FIG. 1 is an exploded perspective view showing a first embodiment of the present invention.
[図 2]図 1に示した PDPの要部の詳細を示す分解斜視図である。  2 is an exploded perspective view showing details of a main part of the PDP shown in FIG.
[図 3] 1画面の画像を表示するためのフィールドの構成例を示す説明図である。  FIG. 3 is an explanatory diagram showing a configuration example of a field for displaying an image of one screen.
[図 4]図 3に示したサブフィールドの放電動作の例を示す波形図である。  4 is a waveform diagram showing an example of a discharge operation in the subfield shown in FIG.
[図 5]図 1に示した回路部の概要を示すブロック図である。  FIG. 5 is a block diagram showing an outline of the circuit unit shown in FIG. 1.
[図 6]図 5に示した制御部の動作を示すフロー図である。  6 is a flowchart showing the operation of the control unit shown in FIG.
[図 7]図 5に示した Yドライバおよび Xドライバの詳細を示す回路図である。  7 is a circuit diagram showing details of the Y driver and the X driver shown in FIG. 5. FIG.
[図 8]図 3に示したアドレス期間およびサスティン期間の動作の詳細を示すタイミング 図である。  FIG. 8 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3.
[図 9]図 6に示したフローが実施された場合の一例を示す説明図である。  FIG. 9 is an explanatory diagram showing an example when the flow shown in FIG. 6 is performed.
[図 10]図 6に示したフローが実施された場合の別の例を示す説明図である。  FIG. 10 is an explanatory diagram showing another example when the flow shown in FIG. 6 is performed.
[図 11]本発明の第 2の実施形態における Yドライバおよび Xドライバの詳細を示す回 路図である。  FIG. 11 is a circuit diagram showing details of a Y driver and an X driver in a second embodiment of the present invention.
[図 12]図 11に示したスキャンドライバ回路の一例を示す回路図である。  12 is a circuit diagram showing an example of a scan driver circuit shown in FIG. 11.
[図 13]本発明の第 2の実施形態において、図 3に示したアドレス期間およびサスティ ン期間の動作の詳細を示すタイミング図である。  FIG. 13 is a timing chart showing details of operations in the address period and the sustain period shown in FIG. 3 in the second embodiment of the present invention.
[図 14]図 6に示したフローにぉ 、て、調整サブフィールドが 2つ選択された場合の一 例を示す説明図である。  FIG. 14 is an explanatory diagram showing an example when two adjustment subfields are selected in the flow shown in FIG. 6.
発明を実施するための最良の形態  BEST MODE FOR CARRYING OUT THE INVENTION
[0010] 以下、本発明の実施形態を図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図 1は、本発明の第 1の実施形態を示している。プラズマディスプレイ装置 (以下、 P DP装置とも称する）は、四角板形状を有するプラズマディスプレイパネル 10 (以下、 PDPとも称する）、 PDP10の画像表示面 12側（光の出力側）に設けられる光学フィ ルタ 20、 PDP10の画像表示面 12側に配置された前筐体 30、 PDP10の背面 14側 に配置された後筐体 40およびベースシャーシ 50、ベースシャーシ 50の後筐体 40側 に取り付けられ、 PDP10を駆動するための回路部 60、および PDP10をベースシャ ーシ 50に貼り付けるための両面接着シート 70を有している。回路部 60は、複数の部 品で構成されるため、図では、破線の箱で示している。 FIG. 1 shows a first embodiment of the present invention. A plasma display device (hereinafter also referred to as a PDP device) is a plasma display panel 10 having a square plate shape (hereinafter referred to as a “PDP device”). (Also referred to as PDP), an optical filter 20 provided on the image display surface 12 side (light output side) of the PDP10, a front case 30 disposed on the image display surface 12 side of the PDP10, and a rear surface 14 side of the PDP10. The rear case 40 and the base chassis 50, the circuit unit 60 for driving the PDP 10 and the double-sided adhesive sheet 70 for attaching the PDP 10 to the base chassis 50 are attached to the rear case 40 side of the base chassis 50. Have. Since the circuit part 60 is composed of a plurality of parts, it is indicated by a dashed box in the figure.
[0011] PDP10は、画像表示面 12を構成する前面基板 16 (第 1基板）と、前面基板 16に 対向する背面基板 18 (第 2基板)とにより構成されている。前面基板 16と背面基板 1 8の間に図示しない放電空間（セル）が形成されている。前面基板 16および背面基 板 18は、例えば、ガラス基板により形成されている。光学フィルタ 20は、前筐体 30の 開口部 32に取り付けられる保護ガラス（図示せず）に貼付される。  The PDP 10 includes a front substrate 16 (first substrate) that forms the image display surface 12 and a rear substrate 18 (second substrate) that faces the front substrate 16. A discharge space (cell) (not shown) is formed between the front substrate 16 and the rear substrate 18. The front substrate 16 and the back substrate 18 are formed of, for example, a glass substrate. The optical filter 20 is attached to a protective glass (not shown) attached to the opening 32 of the front housing 30.
[0012] 図 2は、図 1に示した PDP10の要部の詳細を示している。前面基板 16は、繰り返し て放電を発生させるために、ガラス基材 16a上（図では下側）に互いに平行かつ交互 に形成された X電極 16b (第 1電極、維持電極）および Y電極 16c (第 2電極、走查電 極）を有している。 X電極 16bおよび Y電極 16cは、図の横方向に延在するバス電極 BE (電極線）とバス電極 BEに接続された透明電極 TEとにより構成されている。電極 16b、 16cは、誘電体層 16dに覆われており、誘電体層 16dの表面は、 MgO等の保 護層 16eに覆われている。  FIG. 2 shows details of a main part of the PDP 10 shown in FIG. The front substrate 16 has X electrodes 16b (first electrode, sustain electrode) and Y electrodes 16c (first electrode and sustain electrode) formed in parallel and alternately on the glass substrate 16a (lower side in the figure) in order to generate discharge repeatedly. Second electrode, running electrode). The X electrode 16b and the Y electrode 16c are composed of a bus electrode BE (electrode line) extending in the horizontal direction in the figure and a transparent electrode TE connected to the bus electrode BE. The electrodes 16b and 16c are covered with a dielectric layer 16d, and the surface of the dielectric layer 16d is covered with a protective layer 16e such as MgO.
[0013] 放電空間 DSを介して前面基板 16に対向する背面基板 18は、ガラス基材 18a上に 、互いに平行に形成されたアドレス電極 18b (第 3電極）を有している。アドレス電極 1 8bは、バス電極 BEに直交する方向に配置されている。アドレス電極 18bは、誘電体 層 18cに覆われている。誘電体層 18c上には、互いに隣接するアドレス電極 18bの 間に対応する位置に、隔壁（リブ） 18dが形成されている。隔壁 18dにより、セルの側 壁が構成される。さらに、隔壁 18dの側面と、互いに隣接する隔壁 18dの間の誘電体 層 18c上とには、紫外線により励起されて赤 (R)、緑 (G)、青 (B)の可視光を発生す る蛍光体 18e、 18f、 18g力 それぞれ塗布されている。  [0013] The rear substrate 18 facing the front substrate 16 through the discharge space DS has address electrodes 18b (third electrodes) formed in parallel with each other on the glass base material 18a. The address electrode 18b is arranged in a direction orthogonal to the bus electrode BE. The address electrode 18b is covered with a dielectric layer 18c. On the dielectric layer 18c, partition walls (ribs) 18d are formed at positions corresponding to between the adjacent address electrodes 18b. The side wall of the cell is constituted by the partition wall 18d. Furthermore, visible light of red (R), green (G), and blue (B) is generated on the side surface of the partition wall 18d and on the dielectric layer 18c between the partition walls 18d adjacent to each other by being excited by ultraviolet rays. The phosphors 18e, 18f, and 18g are applied respectively.
[0014] PDP10の 1つのセル（一色の画素）は、互いに隣接する一対の隔壁 18dで囲まれ る領域において、一対の透明電極 TEを含む領域に形成される。すなわち、セルは、 電極 16b、 16cと電極 18bとの交差部分に形成される。このように、 PDP10は、画像 を表示するためにセルをマトリックス状に配置し、かつ互いに異なる色の光を発生す る複数種のセルを交互に配列して構成されている。なお、後述する図 5に示す 1つの 画素 PXは、赤、青および緑の光を発生する 3つのセルにより構成される。特に図示し ていないが、電極 16b、 16cに沿って形成されたセルにより、表示ラインが構成される [0014] One cell (one color pixel) of the PDP 10 is formed in a region including a pair of transparent electrodes TE in a region surrounded by a pair of adjacent partition walls 18d. That is, the cell It is formed at the intersection of the electrodes 16b, 16c and the electrode 18b. As described above, the PDP 10 is configured by arranging cells in a matrix to display an image, and alternately arranging a plurality of types of cells that generate light of different colors. Note that one pixel PX shown in FIG. 5 described later is composed of three cells that generate red, blue, and green light. Although not specifically shown, a display line is constituted by cells formed along the electrodes 16b and 16c.
[0015] PDP10は、前面基板 16および背面基板 18を、保護層 16eと隔壁 18dが互いに接 するように貼り合わせ、 Ne、 Xe等の放電ガスを封入することで構成される。バス電極 BEは、図 5に示す Xドライバ XDRVおよび Yドライバ YDRVに接続される。アドレス電 極 18bは、図 5に示すアドレスドライバ ADRVに接続される。 [0015] The PDP 10 is configured by bonding the front substrate 16 and the rear substrate 18 so that the protective layer 16e and the partition wall 18d are in contact with each other and enclosing a discharge gas such as Ne or Xe. The bus electrode BE is connected to the X driver XDRV and the Y driver YDRV shown in FIG. The address electrode 18b is connected to the address driver ADRV shown in FIG.
図 3は、 1画面の画像を表示するためのフィールド FLDの構成例を示している。 1つ のフィーノレド FLDの長さは、 1Z60秒、（約 16. 7ms)であり、例えば、 8個のサブフィ 一ルド SF (SF1— SF8)で構成される。各サブフィールド SFは、リセット期間 RST、ァ ドレス期間 ADR、サスティン期間 SUSおよび消去期間 ERSにより構成される。なお、 消去期間 ERSは、点灯したセルのみの壁電荷を消去するための放電を発生させる 期間のため、サスティン期間 SUSに含めて定義される場合もある。ここで、壁電荷と は、例えば、各セルにおいて、図 2に示した MgO層 16e上に蓄積されるプラス電荷 およびマイナス電荷である。  FIG. 3 shows a configuration example of the field FLD for displaying an image of one screen. One Fino Red FLD has a length of 1Z60 seconds (about 16.7 ms), and is composed of, for example, 8 subfields SF (SF1-SF8). Each subfield SF includes a reset period RST, an address period ADR, a sustain period SUS, and an erase period ERS. Note that the erasing period ERS is defined as being included in the sustaining period SUS because it is a period for generating a discharge for erasing the wall charges of only the lit cells. Here, the wall charges are, for example, positive charges and negative charges accumulated on the MgO layer 16e shown in FIG. 2 in each cell.
[0016] サスティン期間 SUSの長さは、サブフィールド SFにより異なり、セルの放電回数 (輝 度）に依存する。このため、点灯させるサブフィールド SFの組み合わせを変えること により、画像を多階調で表示することが可能になる。この例では、後述する不要サブ フィールドが存在しない表示ラインにおいて、サブフィールド SF1— 8に予め設定さ れているサスティン放電の標準回数 (標準の放電サイクル数）は、それぞれ 4、 8、 16 、 32、 64、 128、 256、 512である。このため、高輝度（高階調）の画像では、上位の サブフィールド SF8や SF7が使用され、低輝度 (低階調）の画像では、上位のサブフ ィールド SF8や SF7は使用されない。ここで、放電サイクル数は、 X電極 16b (または Y電極 16c)に印加されるサスティンパルスの数を示している。後述する図 4に示すよ うに 1つの放電サイクル CYC中に、セルは 2回放電する（図の白い星印）。 [0017] 図 4は、図 3に示したサブフィールド SFの放電動作の例を示している。図中の白ま たは黒の星印は、放電の発生を示している。黒い星印は、アドレス期間 ADR内に発 生したアドレス放電を示して！/、る。 [0016] Sustain period The length of SUS differs depending on the subfield SF, and depends on the number of discharges (luminance) of the cell. For this reason, it is possible to display an image with multiple gradations by changing the combination of the subfields SF to be lit. In this example, the standard number of sustain discharges (standard number of discharge cycles) preset in subfield SF1-8 on the display line where there is no unnecessary subfield, which will be described later, is 4, 8, 16, 32, respectively. 64, 128, 256, 512. For this reason, the upper subfields SF8 and SF7 are used for high luminance (high gradation) images, and the upper subfields SF8 and SF7 are not used for low luminance (low gradation) images. Here, the number of discharge cycles indicates the number of sustain pulses applied to the X electrode 16b (or Y electrode 16c). As shown in Figure 4 below, the cell discharges twice during one discharge cycle CYC (white star in the figure). FIG. 4 shows an example of the discharge operation of subfield SF shown in FIG. A white or black star in the figure indicates the occurrence of a discharge. The black star indicates the address discharge that occurred during the address period ADR! /
まず、リセット期間 RSTでは、負の書き込み電圧が維持電極 X(X電極 16b)に印加 され、緩やかに上昇する正の書き込み電圧（書き込み鈍波）が走査電極 Y(Y電極 16 c)に印加される（図 4 (a) )。これにより、セルの発光を抑えながら維持電極 Xと走査電 極 Υに正と負の壁電荷がそれぞれ蓄積される。次に、維持電極 Xに正の調整電圧が 印加され、負の調整電圧 (調整鈍波）が走査電極 Υに印加される（図 4 (b) )。これによ り、壁電荷の量が減るとともに、全てセルの壁電荷が等しくなる。なお、例えば、正の 調整電圧は、電圧 VsZ2より低い電圧であり、負の調整電圧は、電圧 VsZ2より高 い電圧である。  First, in the reset period RST, a negative write voltage is applied to the sustain electrode X (X electrode 16b), and a slowly rising positive write voltage (write blunt wave) is applied to the scan electrode Y (Y electrode 16c). (Fig. 4 (a)). As a result, positive and negative wall charges are accumulated in the sustain electrode X and the scanning electrode, respectively, while suppressing light emission of the cell. Next, a positive adjustment voltage is applied to the sustain electrode X, and a negative adjustment voltage (adjusted blunt wave) is applied to the scan electrode (FIG. 4 (b)). This reduces the amount of wall charge and makes the cell wall charges equal. For example, the positive adjustment voltage is a voltage lower than the voltage VsZ2, and the negative adjustment voltage is a voltage higher than the voltage VsZ2.
[0018] アドレス期間 ADRでは、正のスキャン電圧が維持電極 Xに印加され、負のスキャン パルスが走査電極 Yに印加され、正のアドレスパルス（電圧 Vsa)力 点灯するセルに 対応するアドレス電極 Al (18b)に印加される（図 4 (c) )。アドレスパルスにより選択さ れたセルは、一時的にアドレス放電が発生する。アドレス電極 Al (18b)の波形に示 される 2回目のアドレスパルスは、次の表示ラインのセルを選択するために印加される (図 4 (d) )。時間 td (アドレス放電遅れ）は、アドレスパルス（電圧 Vsa)がアドレス電極 Al (18b)に印加されて力もアドレス放電が発生するまでの時間である。なお、本発 明では、アドレス期間 ADRのアドレス放電は、放電サイクル CYCに含めない。  [0018] In the address period ADR, a positive scan voltage is applied to the sustain electrode X, a negative scan pulse is applied to the scan electrode Y, and a positive address pulse (voltage Vsa) force is applied to the address electrode Al corresponding to the lighted cell. (18b) (Fig. 4 (c)). A cell selected by the address pulse temporarily generates an address discharge. The second address pulse shown in the waveform of the address electrode Al (18b) is applied to select the cell of the next display line (Fig. 4 (d)). Time td (address discharge delay) is the time from when the address pulse (voltage Vsa) is applied to the address electrode Al (18b) until the address discharge is generated. In the present invention, the address discharge in the address period ADR is not included in the discharge cycle CYC.
[0019] アドレス放電により、壁電荷は、選択されたセルに対応する維持電極 Xおよび走査 電極 Yに蓄積される。アドレス放電遅れが大きぐ選択されたセルにおいてアドレス放 電が発生しない場合、壁電荷は、選択されたセルに対応する維持電極 Xおよび走査 電極 Yに蓄積されない。この場合、アドレス放電が発生しな力つたセルは、サスティン 放電が発生しないため、点灯しない。このため、そのセルに対応する画素は表示され ず、画質は劣化する。なお、後述するように、本発明では、不要サブフィールドを活 用することにより、アドレス放電遅れを小さくすることで、アドレス放電が発生しない誤 動作を低減できる。  Due to the address discharge, wall charges are accumulated in the sustain electrode X and the scan electrode Y corresponding to the selected cell. If the address discharge does not occur in the selected cell having a large address discharge delay, the wall charge is not accumulated in the sustain electrode X and the scan electrode Y corresponding to the selected cell. In this case, a cell that does not generate an address discharge does not light because a sustain discharge does not occur. For this reason, the pixel corresponding to the cell is not displayed, and the image quality deteriorates. As will be described later, in the present invention, by using unnecessary subfields, it is possible to reduce malfunctions in which address discharge does not occur by reducing address discharge delay.
[0020] サスティン期間 SUSでは、負および正のサスティンパルス力 維持電極 Xおよび走 查電極 Yにそれぞれ印加される（図 4 (e、 f) )。これにより、点灯したセルの放電状態 が維持される。互いに極性の異なるサスティンパルス力 維持電極 Xおよび走査電極 Yに繰り返して印加されることにより、サスティン期間 SUSに点灯したセルの放電が 繰り返し行われる。図 3で説明したように、 1放電サイクル CYC中に 2回の放電が実施 される。例えば、サブフィールド SF4は、 32個の放電サイクル CYCで構成され、 64 回の放電が実施される。なお、図 8で詳細に説明するが、放電禁止期間 DISでは、 走査電極 Yは、高電圧 VSZ2に維持されるため、放電は発生しない。 [0020] Sustain period In SUS, negative and positive sustain pulse force Each electrode is applied to Y electrode (Fig. 4 (e, f)). As a result, the discharge state of the lit cell is maintained. Sustain pulse forces having different polarities are repeatedly applied to the sustain electrode X and the scan electrode Y, so that the cells lit in the sustain period SUS are repeatedly discharged. As explained in Fig. 3, two discharges are performed during one discharge cycle CYC. For example, subfield SF4 is composed of 32 discharge cycles CYC, and 64 discharges are performed. As will be described in detail with reference to FIG. 8, in the discharge inhibition period DIS, the scan electrode Y is maintained at the high voltage VSZ2, and therefore no discharge occurs.
[0021] 消去期間 ERSでは、負の消去前パルスと正の高電圧の消去前パルス力 維持電 極 Xおよび走査電極 Yにそれぞれ印加され、放電が発生する（図 4 (g) )。これ〖こより、 壁電荷が、維持電極 Xおよび走査電極 Yに蓄積される。この際、走査電極 Yは、電圧 VsZ2より高い電圧が印加されるため、蓄積される壁電荷の量は相対的に多くなる。 次に、電圧 VsZ2より低い正の消去パルスと負の消去パルス力 維持電極 Xおよび 走査電極 Yにそれぞれ印加される（図 4 (h) )。これにより、放電が起こり、壁電荷の量 が減る。最後に、次のリセット期間 RSTに移行するために、緩やかに下降する負の電 圧 (鈍波）が、維持電極 Xに印加され、正のパルスが、走査電極 Yに印加される（図 4 ( i) )。なお、本発明では、消去期間 ERSの放電は、放電サイクルに含めない。これに より、 1サブフィールド期間 SFが完了する。図に示した例では、放電サイクル数は、 " 3" (サスティン期間 SUSの 6回の放電）であり、走査電極 Yのパルス数と同じである。  In the erase period ERS, a negative pre-erase pulse and a positive high-voltage pre-erase pulse force X are applied to the sustain electrode X and the scan electrode Y, respectively, and discharge occurs (FIG. 4 (g)). As a result, wall charges are accumulated in the sustain electrode X and the scan electrode Y. At this time, since a voltage higher than the voltage VsZ2 is applied to the scan electrode Y, the amount of accumulated wall charges is relatively large. Next, a positive erase pulse and a negative erase pulse force lower than the voltage VsZ2 are applied to the sustain electrode X and the scan electrode Y, respectively (Fig. 4 (h)). As a result, discharge occurs and the amount of wall charges decreases. Finally, in order to shift to the next reset period RST, a negative voltage (blunt wave) that gradually falls is applied to the sustain electrode X, and a positive pulse is applied to the scan electrode Y (FIG. 4). (i)). In the present invention, the discharge in the erase period ERS is not included in the discharge cycle. This completes one subfield period SF. In the example shown in the figure, the number of discharge cycles is “3” (sustain period SUS 6 discharges), which is the same as the number of pulses of the scan electrode Y.
[0022] なお、後述する図 7および図 11に示す Yドライバ YDRVおよび Xドライバ XDRVに は、リセット期間 RST、アドレス期間 ADRおよび消去期間 ERSに所定の電圧（例え ば、正の調整電圧、負の調整電圧等）を維持電極 Xおよび走査電極 Yに印加するた めの回路の記載を省略している。  [0022] It should be noted that the Y driver YDRV and the X driver XDRV shown in FIGS. 7 and 11, which will be described later, have predetermined voltages (eg, positive adjustment voltage, negative The description of the circuit for applying the adjustment voltage to the sustain electrode X and the scan electrode Y is omitted.
図 5は、図 1に示した回路部 60の概要を示している。回路部 60は、 X電極 16bに共 通のパルスを印加する Xドライバ XDRV (第 1駆動回路）、 Y電極 16cに選択的にパ ルスを印加する Yドライバ YDRV (第 2駆動回路）、アドレス電極 18bに選択的にパル スを印加するアドレスドライバ ADRV (第 3駆動回路）、ドライバ XDRV、 YDRV, AD RVの動作を制御する制御部 CNTおよび電源部 PWRを有して!/、る。ドライバ XDRV 、 YDRV, ADRVは、 PDP10を駆動する駆動部として動作する。 [0023] 制御部 CNTは、階調検出回路 62およびサスティン制御回路 64を有している。画 像データ RO— 7、 GO— 7、 BO— 7は、赤、緑、青をそれぞれ表示するための 8ビット からなるデータであり、図示しないチューナ部あるいは外部入力から階調検出回路 6 2に順次に入力される。この例では、 256通りの輝度（256階調）が、画像データ RO —7、 GO— 7、 BO— 7のビット値に応じて表現される。ここで、数字の小さいビット（下 位ビット）は、重みが小さぐ数字の大きいビット (上位ビット）は、重みが大きい。 FIG. 5 shows an outline of the circuit unit 60 shown in FIG. The circuit unit 60 includes an X driver XDRV (first drive circuit) that applies a common pulse to the X electrode 16b, a Y driver YDRV (second drive circuit) that selectively applies a pulse to the Y electrode 16c, and an address electrode. It has an address driver ADRV (third drive circuit) that selectively applies pulses to 18b, a control unit CNT that controls the operation of the drivers XDRV, YDRV, and AD RV, and a power supply unit PWR. Drivers XDRV, YDRV, and ADRV operate as a drive unit that drives the PDP 10. The control unit CNT includes a gradation detection circuit 62 and a sustain control circuit 64. Image data RO-7, GO-7, and BO-7 are 8-bit data for displaying red, green, and blue, respectively. Input sequentially. In this example, 256 different luminances (256 gradations) are represented according to the bit values of the image data RO-7, GO-7, BO-7. Here, a bit with a small number (low order bit) has a high weight for a bit with a small number (high order bit) with a small weight.
[0024] 階調検出回路 62は、画像データ RO— 7、 GO— 7、 BO— 7に基づいて、画像の表 示に使用するサブフィールド SFを画素毎に求める。換言すれば、演算により画素 PX 毎に点灯するサブフィールド SFを求める。この演算により、高輝度（高階調）の画像 を含む表示ラインと、高輝度の画像を含まない表示ラインとが検出される。ここで、表 示ラインは、上述したように、電極 16b、 16cに沿って配置される画素 PXにより構成さ れる。ここで、 1つの画素 PXは、図 2で説明したように、赤、青および緑の光を発生す る 3つのセルにより構成される。なお、各画素 PXを 3つ以上のセルにより構成してもよ い。  The gradation detection circuit 62 obtains a subfield SF for use in displaying an image for each pixel based on the image data RO-7, GO-7, and BO-7. In other words, the subfield SF to be lit for each pixel PX is obtained by calculation. By this calculation, a display line including a high luminance (high gradation) image and a display line not including a high luminance image are detected. Here, as described above, the display line is configured by the pixels PX arranged along the electrodes 16b and 16c. Here, as described with reference to FIG. 2, one pixel PX includes three cells that generate red, blue, and green light. Each pixel PX may be composed of three or more cells.
[0025] 例えば、高輝度の画像を含む表示ラインは、サブフィールド SF8 (あるいは、 SF7— 8)を点灯して画像を表示する画素を有する表示ラインである。高輝度の画像を含ま ない表示ラインにおいて、サブフィールド SF8 (あるいは、 SF7— 8)は、サスティン期 間 SUSにおいてサスティン放電（点灯）が不要な、不要サブフィールドである。すな わち、不要サブフィールドでは、赤 (R)、緑 (G)、青（B)の全てのセルが点灯しない。  [0025] For example, a display line including a high-luminance image is a display line having pixels that display an image by turning on the subfield SF8 (or SF7-8). In a display line that does not include a high-luminance image, subfield SF8 (or SF7-8) is an unnecessary subfield that does not require sustain discharge (lighting) in the sustain period SUS. In other words, all the red (R), green (G), and blue (B) cells are not lit in the unnecessary subfield.
[0026] また、階調検出回路 62は、不要サブフィールドが存在する表示ラインでは、不要サ ブフィールドを除くサブフィールド SF1— 8の少なくとも 1つである調整サブフィールド を選択する。ここで、調整サブフィールドは、不要サブフィールドでサスティン放電を 発生させるために、不要サブフィールドにサスティン放電の回数を配分するときの配 分元のサブフィールドである。調整サブフィールドの選択方法の一例は、後述する図 9で説明する。階調検出回路 62は、不要サブフィールドおよび調整サブフィールドの 有無を示す情報を、表示ライン毎にサスティン制御回路 64に出力する。  In addition, the gradation detection circuit 62 selects an adjustment subfield that is at least one of the subfields SF1-8 excluding the unnecessary subfield in the display line where the unnecessary subfield exists. Here, the adjustment subfield is a distribution source subfield when the number of times of sustain discharge is distributed to the unnecessary subfields in order to generate the sustain discharge in the unnecessary subfields. An example of the adjustment subfield selection method will be described later with reference to FIG. The gradation detection circuit 62 outputs information indicating the presence / absence of unnecessary subfields and adjustment subfields to the sustain control circuit 64 for each display line.
[0027] サスティン制御回路 64は、不要サブフィールドが存在しな 、表示ラインでは、各サ ブフィールド SF1— 8にお 、て、予め設定された標準回数のサスティン放電を発生さ せるために、ドライバ YDRV、 XDRVに制御信号 YCNT、 XCNTを出力し、ドライバ ADRVに制御信号 ACNTを出力する。この際、サスティン制御回路 64は、 8ビットの 画像データ RO— 7、 GO— 7、 BO— 7に対応する 256階調の画像を表示するために 制御信号 YCNT、 XCNTを出力する。 [0027] The sustain control circuit 64 generates a predetermined standard number of sustain discharges in each subfield SF1-8 in the display line when there is no unnecessary subfield. Control signals YCNT and XCNT are output to drivers YDRV and XDRV, and control signal ACNT is output to driver ADRV. At this time, the sustain control circuit 64 outputs control signals YCNT and XCNT to display a 256-gradation image corresponding to the 8-bit image data RO-7, GO-7, and BO-7.
[0028] ここで、制御信号 YCNTは、後述する図 8に示すスィッチ制御信号 SW1、 SW2、 S W3、 SW4、 SW5n、 SW5m、 SW6n、 SW6mを含む。制御信号 XCNTは、後述す る図 8に示すスィッチ制御信号 SW7、 SW8、 SW9、 SW10を含む。制御信号 ACN Tは、アドレスパルスを生成するためのタイミング信号である。 [0028] Here, the control signal YCNT includes a switch control signal SW1, SW2, SW3, SW4, SW5n, SW5m, SW6n, and SW6m shown in FIG. 8 to be described later. The control signal XCNT includes switch control signals SW7, SW8, SW9, and SW10 shown in FIG. The control signal ACNT is a timing signal for generating an address pulse.
一方、サスティン制御回路 64は、不要サブフィールドが存在する表示ラインでは、 調整サブフィールドに設定された標準回数のサスティン放電を、調整サブフィールド と不要サブフィールドとに分けて発生させるために、ドライバ YDRV、 XDRV, ADR Vの動作を制御する。例えば、サスティン制御回路 64は、サブフィールド SF8に設定 された標準回数（512回）のサスティン放電を、サブフィールド SF4で 32回およびサ ブフィールド SF8で 480回発生させるために制御信号 YCNT、 XCNTを出力する（ 不要サブフィールド =SF4、調整サブフィールド =SF8)。  On the other hand, the sustain control circuit 64 generates a standard number of sustain discharges set in the adjustment subfield separately for the adjustment subfield and the unnecessary subfield in the display line where the unnecessary subfield exists. Control the operation of XDRV and ADR V. For example, the sustain control circuit 64 generates control signals YCNT and XCNT to generate the standard number of times (512 times) of sustain discharge set in the subfield SF8 32 times in the subfield SF4 and 480 times in the subfield SF8. Output (unnecessary subfield = SF4, adjustment subfield = SF8).
[0029] これにより、サブフィールド SF3、 SF4および SF5において点灯するセルでは、放 電間隔 (例えば、 SF3のサスティン放電が最後に発生して力 SF4のアドレス放電が 発生するまでの間隔）は、上述した図 3に示した消去期間 ERSに相当する時間にな る。これに対し、不要サブフィールド SF4でセルを点灯させない (本発明を適用しな い）場合、放電間隔 (例えば、 SF3のサスティン放電が最後に発生してから SF5のァ ドレス放電が発生するまでの間隔）は、サブフィールド SF3の消去期間 ERSにサブフ ィールド SF4の期間を加算した時間になる。  [0029] Thus, in the cells that are lit in the subfields SF3, SF4, and SF5, the discharge interval (for example, the interval from when the sustain discharge of SF3 last occurs until the address discharge of force SF4 occurs) is as described above. This corresponds to the erase period ERS shown in Fig. 3. On the other hand, if the cell is not lit in the unnecessary subfield SF4 (the present invention is not applied), the discharge interval (for example, from the last occurrence of the SF3 sustain discharge to the occurrence of the SF5 address discharge). The interval) is the time obtained by adding the subfield SF4 period to the subfield SF3 erase period ERS.
[0030] すなわち、 1フィールド内での放電間隔を、不要サブフィールドでセルを点灯させる ことにより、不要サブフィールドでセルを点灯させないときに比べて短くできる。放電 間隔を短くすることにより、サスティン放電を発生させたセル内 (放電空間）に存在す るプライミング粒子の減少を防止できる。ここで、プライミング粒子は、自由電子ゃィォ ン等の放電を発生させるための荷電粒子であり、放電直後に最も多く発生し、次第に 減少していく。 [0031] したがって、セル内のプライミング粒子の量は、放電間隔、すなわち、先に配列され 、先に放電するサブフィールドが点灯する力否かが影響する。例えば、サブフィール ド SF5のアドレス期間 ADRにおいて、サブフィールド SF4が先に配列されている場 合、サブフィールド SF4を点灯させた方力 サブフィールド SF4を点灯させないときに 比べて、セル内のプライミング粒子は、多く存在する。 [0030] That is, the discharge interval within one field can be shortened by lighting the cell in the unnecessary subfield, compared to when the cell is not lighted in the unnecessary subfield. By shortening the discharge interval, it is possible to prevent a decrease in priming particles existing in the cell (discharge space) where the sustain discharge is generated. Here, the priming particles are charged particles for generating a discharge such as a free electron ion, and are most frequently generated immediately after the discharge, and gradually decrease. [0031] Accordingly, the amount of priming particles in the cell affects the discharge interval, that is, whether or not the first field that is arranged first and the subfield that is discharged first is lit. For example, in the subfield SF5 address period ADR, when the subfield SF4 is arranged first, the direction in which the subfield SF4 is lit The priming particles in the cell are compared to when the subfield SF4 is not lit. There are many.
[0032] プライミング粒子の減少が防止されるため、アドレス放電遅れを小さくでき、アドレス 放電を正常に発生させることができる。したがって、アドレス放電遅れに起因する誤 動作を低減でき、選択されたセルにおいてサスティン放電を正常に発生させ、画質 を向上できる。  [0032] Since the reduction of the priming particles is prevented, the address discharge delay can be reduced, and the address discharge can be normally generated. Therefore, it is possible to reduce malfunctions due to address discharge delay, to generate sustain sustain normally in the selected cell, and to improve image quality.
電源部 PWRは、ドライバ YDRV、 XDRV、 ADRVに供給する電源電圧 Vsc、 Vs/ 2、 一 VsZ2、 Vsaを生成する。 Yドライバ YDRVは、 Y電極 16c毎にスキャンドライバ 回路 SDを有している。これにより、 Y電極 16c毎に所望の数のサスティンパルスを選 択的に印加できる。  The power supply PWR generates the power supply voltages Vsc, Vs / 2, one VsZ2, and Vsa that are supplied to the drivers YDRV, XDRV, and ADRV. Y driver YDRV has a scan driver circuit SD for each Y electrode 16c. As a result, a desired number of sustain pulses can be selectively applied to each Y electrode 16c.
[0033] 図 6は、図 5に示した制御部 CNTの動作を示している。図 6では、サブフィールド S F1— 8のサスティン放電の回数を設定するための制御のみを示し、アドレス期間 AD Rおよびサスティン期間 SUSに関する制御は示していない。なお、サブフィールド SF 1—8のサスティン放電の回数は、ステップ S10の前に、例えば、上述した図 3に示し た標準回数に予め設定され、図 6のフローが実行されることにより再設定される。図 6 のフローは、ハードウェアのみで実現されてもよぐハードウェアをソフトウェアにより 制御することにより実現されてもよい。  FIG. 6 shows the operation of the control unit CNT shown in FIG. FIG. 6 shows only control for setting the number of sustain discharges in subfield SF1-8, and does not show control related to address period ADR and sustain period SUS. The number of sustain discharges in subfield SF 1-8 is set in advance to, for example, the standard number shown in FIG. 3 described above before step S10, and is reset by executing the flow in FIG. The The flow in Fig. 6 may be realized by controlling the hardware, which may be realized only by hardware, by software.
[0034] まず、ステップ S10において、階調検出回路 62は、 1つの表示ライン分の画像デー タ RO— 7、 GO— 7、 BO— 7を受信する。なお、図 5に示した制御部 CNTは、複数の 表示ラインおよび複数の画面の画像データを連続して受ける。このため、階調検出 回路 62は、 1つの表示ラインの画像データを受信する毎に、図 6のフローを実施する ステップ S12において、階調検出回路 62は、 1つの表示ラインの画像データに基 づいて、画像を表示するために点灯するサブフィールド SFを画素 PX毎に求める。上 述したように、輝度が高い画像を表示する画素 PXでは、上位のサブフィールド SF8 や SF7が使用される。すなわち、階調検出回路 62は、表示ライン毎に、サスティン放 電の不要な不要サブフィールド SFが存在する力否かを検出する。ここで、不要サブ フィールド SFは、 1つの画素 PXの全てのセル（赤、青および緑)でサスティン放電が 不要と検出されたサブフィールドである。 First, in step S10, the gradation detection circuit 62 receives image data RO-7, GO-7, BO-7 for one display line. Note that the control unit CNT shown in FIG. 5 continuously receives image data of a plurality of display lines and a plurality of screens. Therefore, the gradation detection circuit 62 performs the flow of FIG. 6 every time it receives image data of one display line. In step S12, the gradation detection circuit 62 is based on the image data of one display line. Then, the subfield SF to be lit to display an image is obtained for each pixel PX. As described above, in the pixel PX that displays an image with high luminance, the upper subfield SF8 And SF7 are used. That is, the gradation detection circuit 62 detects whether or not there is a force in which an unnecessary subfield SF that does not require sustain discharge exists for each display line. Here, the unnecessary subfield SF is a subfield in which the sustain discharge is detected to be unnecessary in all the cells (red, blue, and green) of one pixel PX.
[0035] ステップ S14において、階調検出回路 62は、画像を表示するために点灯しない不 要サブフィールドが存在するか否かを判定する。不要サブフィールドが存在しな！、場 合、この表示ラインに関しての処理は、終了する。すなわち、階調検出回路 62は、サ ブフィールド SF1— 8のサスティン放電の回数を、予め設定された標準回数から変更 しない。この動作は、例えば、後述する図 9の表示ライン L2を表示するための動作で ある。 In step S14, the gradation detection circuit 62 determines whether or not there is an unnecessary subfield that is not lit to display an image. There are no unnecessary subfields! In this case, the process for this display line ends. That is, the gradation detection circuit 62 does not change the number of sustain discharges of the subfield SF1-8 from the preset standard number. This operation is, for example, an operation for displaying a display line L2 in FIG. 9 described later.
[0036] 一方、不要サブフィールドが存在する場合、ステップ S 16において、階調検出回路 62は、不要サブフィールドを除くサブフィールド SF1— 8から、少なくとも 1つの調整 サブフィールドを選択する。  On the other hand, if there is an unnecessary subfield, in step S 16, the gradation detection circuit 62 selects at least one adjustment subfield from the subfield SF 1-8 excluding the unnecessary subfield.
ステップ S18において、階調検出回路 62は、調整サブフィールドに設定されている サスティン放電の標準回数を、調整サブフィールドと不要サブフィールドとに分けて 設定する。換言すれば、調整サブフィールドでは、標準回数より少ない回数のサステ イン放電が設定され、不要サブフィールドでは、調整サブフィールドで減らされた回 数のサスティン放電が設定される。これにより、 PDP10は、表示画像の輝度を変えず に、不要サブフィールドを点灯させることができる。ステップ S18の動作は、例えば、 後述する図 9の表示ライン Ll、 L3を表示するための動作である。  In step S18, the gradation detection circuit 62 sets the standard number of sustain discharges set in the adjustment subfield separately for the adjustment subfield and the unnecessary subfield. In other words, in the adjustment subfield, the number of sustain discharges less than the standard number is set, and in the unnecessary subfield, the number of sustain discharges reduced in the adjustment subfield is set. Thereby, the PDP 10 can light the unnecessary subfield without changing the luminance of the display image. The operation in step S18 is, for example, an operation for displaying display lines Ll and L3 in FIG. 9 described later.
[0037] そして、サスティン制御回路 64は、サブフィールド SF1— 8を使用して、上述したフ ローにより設定された回数のサスティン放電を発生させるために、ドライバ XDRV、 Y DRVの動作を制御する。  Then, the sustain control circuit 64 controls the operations of the drivers XDRV and YDRV using the subfield SF1-8 to generate the sustain discharge of the number of times set by the flow described above.
図 7は、図 5に示した Yドライバ YDRVおよび Xドライバ XDRVの詳細を示して!/、る。 Yドライバ YDRVは、ドライバ回路 DRV(Y)およびスキャンドライバ回路 SDを有して いる。 Xドライバ XDRVは、ドライバ回路 DRV(X)を有している。図に示すスィッチ S Wl、 SW2、 SW3、 SW4、 SW6 (SW6n, SW6m) , SW7、 SW8、 SW9、 SWIOは 、例えば、 nMOSトランジスタ（MOSFET)により構成される。各 nMOSトランジスタ は、図に示すように、ソース'ドレイン間を接続する寄生ダイオードを有している。またFIG. 7 shows details of the Y driver YDRV and the X driver XDRV shown in FIG. The Y driver YDRV has a driver circuit DRV (Y) and a scan driver circuit SD. The X driver XDRV has a driver circuit DRV (X). The switches SW1, SW2, SW3, SW4, SW6 (SW6n, SW6m), SW7, SW8, SW9, SWIO shown in the figure are composed of, for example, nMOS transistors (MOSFETs). Each nMOS transistor As shown in the figure, it has a parasitic diode connecting the source and drain. Also
、スィッチ SW5 (SW5n、 SW5m)は、例えば、 IGBT (Insulated Gate Bipolar Transis tor)により構成される。 IGBTは、ゲートに MOSFETを組み込んだノイポーラトランジ スタである。 IGBTは、 nMOSトランジスタと異なり、ソース、ドレイン間に寄生ダイォー ドを持たない。 The switch SW5 (SW5n, SW5m) is configured by, for example, an IGBT (Insulated Gate Bipolar Transistor). An IGBT is a neuropolar transistor that incorporates a MOSFET in the gate. Unlike an nMOS transistor, an IGBT does not have a parasitic diode between the source and drain.
[0038] ドライバ回路 DRV(Y)は、コィノレ La、スィッチ SW1、 SW2、 SW3、 SW4およびダイ オードを有している。コイル La、スィッチ SW1— 4は、 Y電極 (Yn、 Ym等）に共振パ ルスを生成するための共振回路として動作する。共振パルスは、全ての Y電極に共 通の信号である。スィッチ SW1—4は、高論理レベルのスィッチ制御信号を受けたと きにオンし、低論理レベルのスィッチ制御信号を受けたときにオフする。  [0038] The driver circuit DRV (Y) includes a coin La, switches SW1, SW2, SW3, SW4 and a diode. Coil La and switch SW1–4 operate as a resonance circuit to generate a resonance pulse on the Y electrode (Yn, Ym, etc.). The resonant pulse is a signal common to all Y electrodes. Switches SW1–4 are turned on when a high logic level switch control signal is received, and turned off when a low logic level switch control signal is received.
[0039] スィッチ SW1のドレインおよびスィッチ SW3のソースは、接地線 G1に接続されて!ヽ る。スィッチ SW1のソースは、順方向接続されたダイオードを介してコイル Laの一端 であるノード ND1に接続されている。スィッチ SW3のドレインは、逆方向接続された ダイオードを介してノード ND1に接続されている。ノード ND1は、逆方向接続された ダイオードを介して電源 Vs/2、 一Vs/2にそれぞれ接続されている。スィッチ SW2 は、ドレインを電源 VsZ2に接続し、ソースをコイル Laの他端であるノード ND2に接 続している。スィッチ SW4は、ソースを電源— Vs/2に接続し、ドレインをノード ND2 に接続している。ノード ND2は、スキャンドライバ回路 SDにそれぞれ接続されている  [0039] The drain of the switch SW1 and the source of the switch SW3 are connected to the ground line G1. The source of the switch SW1 is connected to the node ND1, which is one end of the coil La, via a forward-connected diode. The drain of switch SW3 is connected to node ND1 through a diode connected in the reverse direction. The node ND1 is connected to the power supply Vs / 2 and one Vs / 2 through diodes connected in the reverse direction. In the switch SW2, the drain is connected to the power source VsZ2, and the source is connected to the node ND2, which is the other end of the coil La. Switch SW4 has its source connected to the power supply—Vs / 2 and its drain connected to node ND2. Node ND2 is connected to each scan driver circuit SD
[0040] 各スキャンドライバ回路 SDは、電源 Vscとノード ND2の間に直列に配置されたスィ ツチ SW5 (SW5n、 SW5m等）およびスィッチ SW6 (SW6n、 SW6m等）を有して!/ヽ る。スィッチ SW5は、ドレインを順方向接続されたダイオードを介して電源 Vscに接続 し、ソースを Y電極 (Yn、 Ym等）に接続している。また、スィッチ SW5のドレインは、 キャパシタ Caを介してノード ND2に接続されている。スィッチ SW6は、ソースをノード ND2に接続し、ドレインを Y電極に接続している。 [0040] Each scan driver circuit SD has a switch SW5 (SW5n, SW5m, etc.) and a switch SW6 (SW6n, SW6m, etc.) arranged in series between the power supply Vsc and the node ND2. In the switch SW5, the drain is connected to the power supply Vsc via a diode connected in the forward direction, and the source is connected to the Y electrode (Yn, Ym, etc.). The drain of the switch SW5 is connected to the node ND2 through the capacitor Ca. Switch SW6 has a source connected to node ND2 and a drain connected to the Y electrode.
[0041] Xドライバ XDRVのドライバ回路 DRV (X)は、ドライバ回路 DRV (Y)と同じ回路構 成を有している。すなわち、ドライバ回路 DRV (X)は、コイル Lb、スィッチ SW7、 SW 8、 SW9、 SW10およびダイオードを有している。コイル Lb、スィッチ SW7— 10は、 X 電極 (Xn、 Xm等）に共振パルスを生成するための共振回路として動作する。スィッチ SW7— 10は、高論理レベルのスィッチ制御信号を受けたときにオンし、低論理レべ ルのスィッチ制御信号を受けたときにオフする。キャパシタ Cpは、 PDP10の容量を 示している。 [0041] The driver circuit DRV (X) of the X driver XDRV has the same circuit configuration as the driver circuit DRV (Y). That is, the driver circuit DRV (X) has a coil Lb, switches SW7, SW8, SW9, SW10 and a diode. Coil Lb, switch SW7-10 is X Operates as a resonant circuit to generate resonant pulses on electrodes (Xn, Xm, etc.). Switches SW7-10 are turned on when a high logic level switch control signal is received, and turned off when a low logic level switch control signal is received. Capacitor Cp indicates the capacitance of PDP10.
[0042] 図 8は、図 3に示したアドレス期間 ADRおよびサスティン期間 SUSの動作の詳細を 示している。図では、スィッチ SW1— 10のオン、オフを制御する信号を、スィッチ制 御信号 SW1— 10と称する。スィッチ SW1— 10は、スィッチ制御信号 SW1— 10の高 論理レベル中にオンし、スィッチ制御信号 SW1— 10の低論理レベル中にオフする。 図中の星印は、放電の発生を示している。  FIG. 8 shows details of operations in the address period ADR and the sustain period SUS shown in FIG. In the figure, a signal for controlling on / off of the switch SW1-10 is referred to as a switch control signal SW1-10. The switch SW1-10 is turned on during the high logic level of the switch control signal SW1-10, and is turned off during the low logic level of the switch control signal SW1-10. The star in the figure indicates the occurrence of discharge.
[0043] アドレス期間 ADRでは、スィッチ SW4、 SW8は、常時オンする（図 8 (a、 b) )。この ため、図 7に示したノード ND2は、電圧一 Vs/2に設定される。 X電極 Xn、 Xmは、 電圧 VsZ2に設定される（図 8 (c、 d) )。アドレス期間 ADRにおいて、画素 PXの選択 動作を実施しない期間、スィッチ SW5n、 SW5mはオンし、スィッチ SW6n、 SW6m はオフする（図 8 (e) )。このため、 Y電極 Yn、 Ymは、電圧 Vscに設定される（図 8 (f、 g) )。そして、画素 PXを点灯するために選択するときに、アドレス電極 A1の駆動に同 期して、対応するスィッチ SW5n (または SW5m)がオフし、対応するスィッチ SW6n( または SW6m)がオンする。これにより、 Y電極 Yn (または Ym)は、一時的に電圧— VsZ2に設定される（図 8 (h、 i) )。そして、点灯する画素 PXを選択するスキャン動作 力 表示ライン毎に実施される。  [0043] In the address period ADR, the switches SW4 and SW8 are always turned on (Fig. 8 (a, b)). Therefore, the node ND2 shown in Fig. 7 is set to a voltage of 1 Vs / 2. X electrodes Xn and Xm are set to voltage VsZ2 (Fig. 8 (c, d)). In the address period ADR, the switches SW5n and SW5m are turned on and the switches SW6n and SW6m are turned off during the period when the selection operation of the pixel PX is not performed (FIG. 8 (e)). For this reason, the Y electrodes Yn and Ym are set to the voltage Vsc (Fig. 8 (f, g)). When the pixel PX is selected for lighting, the corresponding switch SW5n (or SW5m) is turned off and the corresponding switch SW6n (or SW6m) is turned on in synchronization with the driving of the address electrode A1. As a result, the Y electrode Yn (or Ym) is temporarily set to the voltage—VsZ2 (FIG. 8 (h, i)). Then, the scanning operation force for selecting the pixel PX to be lit is performed for each display line.
[0044] アドレス期間 ADRからサスティン期間 SUSに切り替わるときに、 X電極 Xn、 Xmの 電圧は、スィッチ SW10をオンすることにより、電圧一 Vs/2に初期化される（図 8 (j、 k) )。 Y電極 Yn、 Ymの電圧は、スィッチ SW6n、 SW6mをオンすることにより一 VsZ 2に初期化される（図 8 (1、 m) )。スィッチ SW5n、 SW5mは、サスティン期間 SUS中 、常にオフされる。  [0044] When the address period ADR is switched to the sustain period SUS, the voltages of the X electrodes Xn and Xm are initialized to the same voltage Vs / 2 by turning on the switch SW10 (Fig. 8 (j, k) ). The voltages of the Y electrodes Yn and Ym are initialized to 1 VsZ 2 by turning on the switches SW6n and SW6m (Fig. 8 (1, m)). The switches SW5n and SW5m are always turned off during the sustain period SUS.
[0045] この後、スィッチ SW1がオンし、スィッチ SW4がオフすることにより、接地線 G1は、 スィッチ SW1、コイル La、スィッチ SW6n、 SW6mおよび Y電極 Yn、 Ymを介してキ ャパシタ Cpに接続される。 Y電極 Yn、 Ymの電圧は、コイル Laとキャパシタ Cpとの L C共振作用により上昇する。次に、スィッチ SW2がオンすることにより、 Y電極 Yn、 Υ mの電圧は、電圧 VsZ2にクランプされる（図 8 (n、 o) )。 [0045] After that, when switch SW1 is turned on and switch SW4 is turned off, ground line G1 is connected to capacitor Cp via switch SW1, coil La, switch SW6n, SW6m, and Y electrodes Yn, Ym. The The voltage of the Y electrodes Yn and Ym rises due to the LC resonance effect of the coil La and the capacitor Cp. Next, when switch SW2 is turned on, Y electrode Yn, Υ The voltage of m is clamped to the voltage VsZ2 (Fig. 8 (n, o)).
[0046] 次に、スィッチ SW3がオンすることにより、キャパシタ Cpは、 Y電極 Yn、 Ym、スイツ チ SW6n、 SW6m、コイル Laおよびスィッチ SW3を介して接地線 G1に接続される。 Y電極 Yn、 Ymの電圧は、コイル Laとキャパシタ Cpとの LC共振作用により下降する 。次に、スィッチ SW4がオンすることにより、 Y電極 Yn、 Ymの電圧は、電圧 VsZ2 にクランプされる（図 8 (p、 q) )。このように、スィッチ SW1— 4を順次にオンすることに より、 Y電極 Yn、 Ymにサスティンパルスが印加される。 X電極 Xn、 Xmのサスティン パルスも、 Y電極 Yn、 Ymのサスティンパルスと同様に、スィッチ SW7— 10を順次に オンすることにより生成される。  Next, when the switch SW3 is turned on, the capacitor Cp is connected to the ground line G1 via the Y electrodes Yn and Ym, the switches SW6n and SW6m, the coil La, and the switch SW3. The voltage of the Y electrodes Yn and Ym drops due to the LC resonance effect of the coil La and the capacitor Cp. Next, when the switch SW4 is turned on, the voltages of the Y electrodes Yn and Ym are clamped to the voltage VsZ2 (FIG. 8 (p, q)). In this way, the sustain pulses are applied to the Y electrodes Yn and Ym by sequentially turning on the switches SW1-4. Similarly to the sustain pulses of the Y electrodes Yn and Ym, the sustain pulses of the X electrodes Xn and Xm are generated by sequentially turning on the switches SW7-10.
[0047] 図 5に示した階調検出回路 62により調整サブフィールドが選択された表示ライン（ 例えば、 Ym)では、調整サブフィールドにおいて、サスティンパルス (放電サイクル） の数は、調整サブフィールドが選択されていない表示ライン (例えば、 Yn)に比べて 少なく設定される。換言すれば、表示ライン Ymでは、サスティン期間 SUS中に、放 電を禁止する放電禁止期間 DISが設定される。放電禁止期間 DISは、 Y電極 Ymを 電圧 VsZ2にクランプした後、スィッチ SW6mをオフすることで生成される（図 8 (r) ) 。 Y電極 Ymを電圧 VsZ2にクランプすることより、スィッチ SW6mのオフ後に、図 7に 示した寄生ダイオードを介してキャパシタ Cpに電流が流れることを防止できる。この 結果、 Y電極 Ymは、ハイインピーダンス状態となり、スィッチ SW6mをオフする直前 の状態 (電圧)を維持する。  [0047] In the display line (for example, Ym) in which the adjustment subfield is selected by the gradation detection circuit 62 shown in FIG. 5, the adjustment subfield selects the number of sustain pulses (discharge cycles) in the adjustment subfield. It is set to be smaller than the display line that is not set (for example, Yn). In other words, in the display line Ym, the discharge prohibition period DIS for prohibiting discharge is set during the sustain period SUS. The discharge inhibition period DIS is generated by clamping the Y electrode Ym to the voltage VsZ2 and then turning off the switch SW6m (Fig. 8 (r)). By clamping the Y electrode Ym to the voltage VsZ2, it is possible to prevent current from flowing to the capacitor Cp via the parasitic diode shown in Fig. 7 after the switch SW6m is turned off. As a result, the Y electrode Ym enters a high impedance state, and maintains the state (voltage) immediately before the switch SW6m is turned off.
[0048] スィッチ SW6mのオフにより、 Y電極 Ymは、ハイインピーダンス状態となり、スイツ チ SW1— 4の動作に関わりなぐオフする直前の状態 (電圧)を維持する。これにより 、 X電極 Xmと Y電極 Ym間の電圧は、放電開始電圧に達しない。すなわち、放電禁 止期間 DIS中、対応する表示ラインの画素 PXは、点灯しない。  [0048] When the switch SW6m is turned off, the Y electrode Ym enters a high impedance state and maintains the state (voltage) immediately before turning off, which is not related to the operation of the switch SW1-4. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage. That is, the pixel PX of the corresponding display line is not lit during the discharge inhibition period DIS.
放電禁止期間 DISは、スィッチ SW3のオンに同期して、スィッチ SW6mをオンする ことにより終了する。図 8に示した例では、スィッチ SW6mのオフ期間を 1放電サイク ルと同じ長さに設定している。このため、表示ライン Ymの放電サイクル数は、表示ラ イン Ynに比べて 1放電サイクルだけ少なく設定される。この実施形態では、放電禁止 期間 DISは、サスティン期間 SUSの最後に設定される。しかし、放電禁止期間 DIS の位置は、サスティン期間 susの最初でもよぐ中間でもよい。さら〖こ、放電禁止期 間 DISの位置を、可変にすることにより、擬似輪郭等を防止し、表示画像の品質を向 上できる。 The discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW3 being turned on. In the example shown in Fig. 8, the off period of switch SW6m is set to the same length as one discharge cycle. For this reason, the number of discharge cycles of the display line Ym is set to be smaller by one discharge cycle than the display line Yn. In this embodiment, the discharge inhibition period DIS is set at the end of the sustain period SUS. However, the discharge inhibition period DIS The position of may be the first or middle of the sustain period sus. Furthermore, by changing the position of the DIS during the discharge inhibition period, it is possible to prevent false contours and improve the display image quality.
[0049] このように、本発明では、アドレス期間 ADRに使用されるスキャンドライバ回路 SD のスィッチ SW6 (SW6n、 SW6m)をサスティン期間 SUS中にオフすることにより、 Y 電極に印加される共振パルスの数 (放電サイクル数)を表示ライン毎に容易に調整で きる。換言すれば、全ての Y電極に共通の共振パルス力 ドライバ回路 DRV(Y)によ り生成される場合にも、サスティン期間 SUSの放電サイクル数を、スィッチ SW6の制 御のみで独立に調整できる。さらに、放電サイクル数をスィッチ SW6のオン Zオフを 制御するだけで調整できるため、サスティン制御回路 64における放電禁止期間 DIS を生成する論理を簡易に構成できる。  As described above, in the present invention, the switch SW6 (SW6n, SW6m) of the scan driver circuit SD used for the address period ADR is turned off during the sustain period SUS, so that the resonance pulse applied to the Y electrode can be reduced. The number (number of discharge cycles) can be easily adjusted for each display line. In other words, even when the resonance pulse force common to all Y electrodes is generated by the driver circuit DRV (Y), the number of discharge cycles in the sustain period SUS can be adjusted independently only by controlling the switch SW6. . Furthermore, since the number of discharge cycles can be adjusted simply by controlling the on / off state of the switch SW6, the logic for generating the discharge inhibition period DIS in the sustain control circuit 64 can be easily configured.
[0050] 図 9は、図 6に示したフローが実施された場合の一例を示している。なお、図 9は、 不要サブフィールドを除くサブフィールドのうち、サスティン放電の標準回数が最も多 V、サブフィールドを調整サブフィールドとして選択する場合を示して 、る。説明を簡 単にするために、 1つの表示ライン (各表示ライン L1、L2、 L3、 · · ·）に 8列（列 CI— 8)の画素を有する PDPについて説明する。また、図に示した 1つの画素は、例えば、 赤 (R)、緑 (G)、青（B)の 3つのセルで構成されている。したがって、不要サブフィー ルド（例えば、状態 ST10における表示ライン L1のサブフィールド SF4)では、赤 (R) 、緑 (G)、青（B)の全てのセルが点灯しない。  [0050] FIG. 9 shows an example when the flow shown in FIG. 6 is executed. Note that FIG. 9 shows the case where the standard number of sustain discharges is the largest among subfields excluding unnecessary subfields, and the subfield is selected as the adjustment subfield. To simplify the description, a PDP having eight columns (column CI-8) in one display line (each display line L1, L2, L3,...) Will be described. Also, one pixel shown in the figure is composed of, for example, three cells of red (R), green (G), and blue (B). Therefore, in the unnecessary subfield (for example, subfield SF4 of display line L1 in state ST10), all the cells of red (R), green (G), and blue (B) are not lit.
[0051] PDPに表示される画像において、表示ライン L1および L3は、不要サブフィールド を有し、その他の表示ライン (例えば、表示ライン L2)は、不要サブフィールドを有し ていない。図中の状態 ST10および ST20において、黒塗り部分および網掛け部分 は、点灯する画素を示している。網掛け部分は、調整サブフィールドの標準回数が、 調整サブフィールドと不要サブフィールドとに割り当てられたことにより、点灯する画 素を示している。図中の括弧内の数字は、各サブフィールド SFのサスティン放電の 標準回数を示し、矢印の上の数字は、その矢印が示しているサブフィールドにおい て、再設定されたサスティン放電の回数を示している。  [0051] In the image displayed on the PDP, display lines L1 and L3 have unnecessary subfields, and the other display lines (for example, display line L2) have no unnecessary subfields. In the states ST10 and ST20 in the figure, the black and shaded portions indicate pixels that are lit. The shaded area indicates a pixel that lights up when the standard number of adjustment subfields is assigned to the adjustment subfield and the unnecessary subfield. The number in parentheses in the figure indicates the standard number of sustain discharges in each subfield SF, and the number above the arrow indicates the number of sustain discharges that have been reset in the subfield indicated by the arrow. ing.
[0052] また、図中の三角形は、図 6に示したステップ S 14において検出された不要サブフ ィールドを示し、円形は、図 6に示したステップ S16において選択された調整サブフィ 一ルドを示している。以後、不要サブフィールドおよび調整サブフィールドは、対応す るサブフィールドの符号 SF1— 8を付して称されることもある。状態 ST10は、本発明 を適用する前の状態に相当し、状態 ST20は、本発明を適用した後の状態に相当す る。 [0052] Further, the triangles in the figure indicate unnecessary sub-frames detected in step S14 shown in FIG. The field indicates the field, and the circle indicates the adjustment subfield selected in step S16 shown in FIG. Hereinafter, unnecessary subfields and adjustment subfields may be referred to with corresponding subfield codes SF1-8. State ST10 corresponds to a state before the present invention is applied, and state ST20 corresponds to a state after the present invention is applied.
[0053] 表示ライン L1において、階調検出回路 62は、不要サブフィールド SF4が存在する ことを検出する（図 6に示したステップ S10— 14)。また、階調検出回路 62は、不要サ ブフィールド SF4を除くサブフィールド SF1— 3、 SF5— 8のうち、標準回数が最も多 いサブフィールド SF8 (標準回数 = 512)を、調整サブフィールド SF8として選択する (図 6に示したステップ S 16)。  In display line L1, gradation detection circuit 62 detects the presence of unnecessary subfield SF4 (step S10-14 shown in FIG. 6). In addition, the gradation detection circuit 62 uses the subfield SF8 (standard number = 512) with the highest standard number among the subfields SF1-3 and SF5-8 except the unnecessary subfield SF4 as the adjustment subfield SF8. Select (step S16 shown in Fig. 6).
[0054] そして、階調検出回路 62は、調整サブフィールド SF8のサスティン放電の標準回 数（512回）を、調整サブフィールド SF8と不要サブフィールド SF4とに分けて再設定 する（図 6に示したステップ S18)。例えば、階調検出回路 62は、調整サブフィールド SF8のサスティン放電の回数を、標準回数（512回）から 32回減らした 480回に設定 する。そして、階調検出回路 62は、不要サブフィールド SF4のサスティン放電の回数 を、調整サブフィールド SF8で減らした回数である 32回に設定し、表示ライン L1に関 する処理を終了する。  [0054] Then, the gradation detection circuit 62 resets the standard number of sustain discharges (512 times) of the adjustment subfield SF8 separately for the adjustment subfield SF8 and the unnecessary subfield SF4 (shown in FIG. 6). Step S18). For example, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF8 to 480 times, which is 32 times less than the standard number (512 times). Then, the gradation detection circuit 62 sets the number of sustain discharges of the unnecessary subfield SF4 to 32 times that is the number of times of reduction in the adjustment subfield SF8, and ends the process for the display line L1.
[0055] この処理により、表示ライン L1の各サブフィールド SF1— 8の画素は、状態 ST10か ら状態 ST20に示す点灯パターンになる。すなわち、不要サブフィールド SF4におい て、列 C4、 C8のセルは、 32回のサスティン放電が割り当てられる。この結果、状態 S T20における列 C4、 C8のセルの放電間隔（Ila、 lib, I2a、 I2b)を、状態 STIOに おける列 C4、 C8のセルの放電間隔（11、 12)に比べてそれぞれ短くできる。  [0055] With this process, the pixels of the subfields SF1-8 of the display line L1 have the lighting patterns shown from the state ST10 to the state ST20. That is, in the unnecessary subfield SF4, the cells in columns C4 and C8 are assigned 32 sustain discharges. As a result, the discharge intervals (Ila, lib, I2a, I2b) of columns C4 and C8 in state ST20 are shorter than the discharge intervals (11, 12) of cells in columns C4 and C8 in state STIO. it can.
[0056] 例えば、放電間隔 Ilaは、放電間隔 IIに比べて、サブフィールド SF4の期間分短 、 。また、放電間隔 libは、放電間隔 IIに比べて、サブフィールド SF2— 4の期間分短 い。さらに、放電間隔 I2aは、放電間隔 12に比べて、サブフィールド SF4— 5の期間 分短ぐ放電間隔 I2bは、放電間隔 12に比べて、サブフィールド SF3— 4の期間分短 い。すなわち、 1フィールド内での放電間隔を、不要サブフィールド SF4でセルを点 灯させないときに比べて短くできる。この結果、列 C4、 C8のセル内（放電空間）に存 在するプライミング粒子の減少を防止できる。 [0056] For example, the discharge interval Ila is shorter than the discharge interval II by the period of the subfield SF4. In addition, the discharge interval lib is shorter than the discharge interval II by the period of the subfield SF2-4. Further, the discharge interval I2a is shorter than the discharge interval 12 by the period of the subfield SF4-5, and the discharge interval I2b is shorter than the discharge interval 12 by the period of the subfield SF3-4. In other words, the discharge interval within one field can be shortened compared to when the cell is not lit in the unnecessary subfield SF4. As a result, it exists in the cells (discharge space) of columns C4 and C8. Reduction of the existing priming particles can be prevented.
[0057] 次に、表示ライン L3において、階調検出回路 62は、不要サブフィールド SF2、 SF 7— 8が存在することを検出する（図 6に示したステップ S10— 14)。また、階調検出 回路 62は、不要サブフィールド SF2、 SF7— 8を除くサブフィールド SF1、 SF3— 6 のうち、標準回数が最も多いサブフィールド SF6 (標準回数 = 128)を、調整サブフィ 一ルド SF6として選択する（図 6に示したステップ S 16)。  Next, in the display line L3, the gradation detection circuit 62 detects the presence of unnecessary subfields SF2, SF7-8 (step S10-14 shown in FIG. 6). Also, the gradation detection circuit 62 uses the subfield SF6 (standard number = 128) with the highest standard number of subfields SF1 and SF3—6 except the unnecessary subfields SF2 and SF7—8 as the adjustment subfield SF6. (Step S16 shown in FIG. 6).
[0058] そして、階調検出回路 62は、調整サブフィールド SF6のサスティン放電の標準回 数（128回）を、調整サブフィールド SF6と不要サブフィールド SF2、 SF7— 8とに分 けて再設定する（図 6に示したステップ S18)。例えば、階調検出回路 62は、調整サ ブフィールド SF6のサスティン放電の回数を、標準回数（128回）から 88回減らした 4 0回に設定する。そして、階調検出回路 62は、不要サブフィールド SF2および SF7 8において、調整サブフィールド SF6で減らした回数である 88回のサスティン放電 を発生させるために、サスティン放電の回数を 8、 40、 40回にそれぞれ設定する。  [0058] Then, the gradation detection circuit 62 resets the standard number of sustain discharges (128 times) in the adjustment subfield SF6 to the adjustment subfield SF6 and the unnecessary subfields SF2 and SF7-8. (Step S18 shown in FIG. 6). For example, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF6 to 40 times, which is 88 times less than the standard number (128 times). Then, the gradation detection circuit 62 sets the number of sustain discharges to 8, 40, 40 in order to generate 88 sustain discharges, which is the number of times reduced in the adjustment subfield SF6, in the unnecessary subfields SF2 and SF78. Set to each.
[0059] この処理により、表示ライン L3の各サブフィールド SF1— 8の画素は、状態 ST10か ら状態 ST20に示す点灯パターンになる。この結果、 1フィールド内での放電間隔を、 不要サブフィールドでセルを点灯させないときに比べて短くできる。例えば、状態 ST 20における列 C4のセルの放電間隔 I3aおよび I3bは、状態 ST10における列 C4の セルの放電間隔 13に比べて、サブフィールド SF2の期間分短くできる。したがって、 表示ライン L3においても、表示ライン L1の場合と同様の効果を得ることができる。  [0059] With this process, the pixels in the subfields SF1-8 of the display line L3 have the lighting patterns shown from the state ST10 to the state ST20. As a result, the discharge interval within one field can be shortened compared to when the cell is not lit in the unnecessary subfield. For example, the discharge interval I3a and I3b of the column C4 cell in the state ST20 can be shorter than the discharge interval 13 of the column C4 cell in the state ST10 by the period of the subfield SF2. Therefore, the same effect as that of the display line L1 can be obtained in the display line L3.
[0060] なお、標準回数が最も多いサブフィールド SF6 (標準回数 = 128)を、調整サブフィ 一ルド SF6として選択して!/、るため、不要サブフィールド SF7— 8に割り当てるサステ イン放電の回数を多くできる。このため、サブフィールド SF6以外のサブフィールドを 調整サブフィールドとして選択したときに比べて、不要サブフィールド SF7— 8でのサ スティン放電により発生するプライミング粒子を多くすることができる。  [0060] Since the subfield SF6 with the highest standard frequency (standard frequency = 128) is selected as the adjustment subfield SF6! /, The number of sustain discharges allocated to the unnecessary subfield SF7-8 is selected. You can do more. For this reason, priming particles generated by the sustain discharge in the unnecessary subfield SF7-8 can be increased as compared with the case where a subfield other than the subfield SF6 is selected as the adjustment subfield.
[0061] さらに、不要サブフィールド SF7— 8において、列 C3— 4、 C6、 C8のセルを点灯さ せることにより、フィールド FLD間での放電間隔（例えば、図中のサブフィールド SF8 と図示して 、な 、次のフィールド FLDのサブフィールド SF 1とで発生する放電の間隔 )を短くできる。この結果、次のフィールド FLDにおいて、列 C3— 4、 C6、 C8のセル 内（放電空間）に存在するプライミング粒子を、不要サブフィールド SF7— 8でセルを 点灯させない場合に比べて、増やすことができる。 [0061] Further, in the unnecessary subfield SF7-8, by illuminating the cells in the columns C3-4, C6, and C8, the discharge interval between the field FLDs (for example, subfield SF8 in the figure is illustrated). The interval of discharge generated between the subfield SF1 of the next field FLD can be shortened. This results in cells in columns C3—4, C6, C8 in the next field FLD The number of priming particles in the inside (discharge space) can be increased compared to the case where the cell is not lit in the unnecessary subfield SF7-8.
[0062] なお、他の表示ライン (例えば、表示ライン L2)では、不要サブフィールドが存在し ないため、階調検出回路 62は、図 6に示したステップ S 14の不要サブフィールドの検 出処理まで実施して、処理を終了する。すなわち、表示ライン Ll、 L3以外の表示ラ インのサブフィールド SF1— 8のサスティン放電の回数は、上述した図 3に示した標 準回数力 変更されない。  [0062] It should be noted that since there is no unnecessary subfield in other display lines (for example, display line L2), the grayscale detection circuit 62 performs the detection processing of the unnecessary subfield in step S14 shown in FIG. And the process ends. That is, the number of sustain discharges in subfield SF1-8 of the display lines other than display lines Ll and L3 is not changed by the standard number of times shown in FIG.
[0063] 上述の処理により、不要サブフィールドで点灯させたセルにおいて、放電空間に存 在するプライミング粒子の減少を防止できる。これにより、アドレス放電遅れに起因す る誤動作を低減でき、選択されたセルにおいてサスティン放電を正常に発生させ、画 質を向上できる。  [0063] With the above-described processing, it is possible to prevent a decrease in priming particles existing in the discharge space in a cell that is lit in an unnecessary subfield. As a result, malfunctions due to address discharge delay can be reduced, sustain discharge can be normally generated in the selected cell, and image quality can be improved.
また、サスティン放電を複数のサブフィールド SF (調整サブフィールドと不要サブフ ィールド）に分けて発生させるため、アドレス放電が発生しないことにより、サスティン 放電の発生回数が不足したときの画質の劣化量を低減できる。例えば、表示ライン L 3のサブフィールド SF6で、アドレス放電遅れによりアドレス放電が発生しなかった場 合、本発明を適用しないときは、サスティン放電の回数が 128回不足し、その分の輝 度の劣化が生じる。  Also, since sustain discharge is generated by dividing it into multiple subfields SF (adjustment subfield and unnecessary subfield), address discharge does not occur, reducing the amount of image quality degradation when the number of sustain discharges is insufficient. it can. For example, in the subfield SF6 of the display line L3, when address discharge does not occur due to an address discharge delay, if the present invention is not applied, the number of sustain discharges is insufficient 128 times, and the brightness of that amount Deterioration occurs.
[0064] これに対し、本発明を適用したときは、表示ライン L3のサブフィールド SF6で、アド レス放電遅れによりアドレス放電が発生しな力つた場合、サスティン放電の不足回数 を、本発明を適用しないとき（128回)より少ない 40回に低減でき、輝度の劣化量を 抑えることができる。したがって、アドレス放電の誤動作に起因する画質の劣化量を 低減できる。  [0064] On the other hand, when the present invention is applied, if the address discharge does not occur due to the address discharge delay in the subfield SF6 of the display line L3, the present invention is applied to the number of sustain discharge shortages. This can be reduced to 40 times less than when not (128 times), and the amount of luminance degradation can be suppressed. Therefore, it is possible to reduce the amount of image quality degradation caused by an address discharge malfunction.
[0065] 図 10は、図 6に示したフローが実施された場合の別の例を示している。なお、図 10 は、サブフィールド SF1— 8のうち、最も多くのセルを点灯させるサブフィールドを調 整サブフィールドとして選択する場合を示している。図 9で説明した要素と同一の要 素については、同一の符号を付し、これ等については、詳細な説明を省略する。表 示ライン L1、L3以外の表示ラインのサブフィールド SF1— 8のサスティン放電の回数 は、図 9のときと同様に、上述した図 3に示した標準回数力も変更されない。 [0066] 状態 ST10Aは、本発明を適用する前の状態に相当し、状態 ST20Aは、本発明を 適用した後の状態に相当する。すなわち、状態 ST10Aは、図 9に示した状態 ST10 に相当し、状態 ST20Aは、図 9に示した状態 ST20に相当する。 FIG. 10 shows another example when the flow shown in FIG. 6 is performed. Note that FIG. 10 shows a case where the subfield for lighting the most cells among the subfields SF1-8 is selected as the adjustment subfield. The same elements as those described in FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted. Similar to the case of FIG. 9, the number of sustain discharges in the subfield SF1-8 of the display lines other than the display lines L1 and L3 is the same as that of FIG. [0066] State ST10A corresponds to a state before the present invention is applied, and state ST20A corresponds to a state after the present invention is applied. That is, state ST10A corresponds to state ST10 shown in FIG. 9, and state ST20A corresponds to state ST20 shown in FIG.
表示ライン L1において、階調検出回路 62は、不要サブフィールド SF4を検出し、 最も多くのセル（列 C1 2、 C4— 5、 C7— 8の 6セル）を点灯させるサブフィールド SF 6を調整サブフィールド SF6として選択する。そして、階調検出回路 62は、調整サブ フィールド SF6のサスティン放電の標準回数（128回）を、調整サブフィールド SF6と 不要サブフィールド SF4とに分けて再設定する（図 6に示したステップ S18)。  In the display line L1, the gradation detection circuit 62 detects the unnecessary subfield SF4 and adjusts the subfield SF6 for lighting the most cells (6 cells in columns C12, C4—5 and C7—8). Select as field SF6. Then, the gradation detection circuit 62 resets the standard number of sustain discharges (128 times) in the adjustment subfield SF6 separately for the adjustment subfield SF6 and the unnecessary subfield SF4 (step S18 shown in FIG. 6). .
[0067] 例えば、階調検出回路 62は、調整サブフィールド SF6のサスティン放電の回数を、 標準回数（128回)から 32回減らした 96回に設定する。そして、階調検出回路 62は 、不要サブフィールド SF4のサスティン放電の回数を、調整サブフィールド SF6で減 らした回数である 32回に設定し、表示ライン L1に関する処理を終了する。この処理 により、表示ライン L1の各サブフィールド SF1— 8の画素は、状態 ST10A力も状態 S T20Aに示す点灯パターンになる。  [0067] For example, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF6 to 96 times, which is 32 times less than the standard number (128 times). Then, the gradation detection circuit 62 sets the number of times of sustain discharge in the unnecessary subfield SF4 to 32 times that is the number of times reduced in the adjustment subfield SF6, and ends the processing relating to the display line L1. By this processing, the pixels in the subfields SF1-8 of the display line L1 are also turned on in the state ST10A force as shown in the state ST20A.
[0068] 不要サブフィールド SF4において、列 C1 2、 C4— 5、 C7— 8のセルは、 32回の サスティン放電が割り当てられる。これにより、上述した図 9に示した場合と同様の効 果を得ることができる。また、最も多くのセル (例えば、列 C1— 2、 C4— 5、 C7— 8の 6 セル）を点灯させるサブフィールド SF6を調整サブフィールド SF6として選択して!/、る ため、プライミング粒子の減少が防止されるセルを多くすることができる。  [0068] In the unnecessary subfield SF4, 32 sustain discharges are assigned to the cells in the columns C12, C4-5 and C7-8. As a result, the same effect as that shown in FIG. 9 can be obtained. Also, select the subfield SF6 that lights up the most cells (eg, 6 cells in columns C1-2, C4-5, C7-8) as the adjustment subfield SF6! More cells can be prevented.
[0069] 次に、表示ライン L3において、階調検出回路 62は、不要サブフィールド SF2、 SF 7— 8を検出し、最も多くのセル（列 C2— 4、 C6、 C8の 5セル）を点灯させるサブフィ 一ルド SF3を調整サブフィールド SF3として選択する。そして、階調検出回路 62は、 調整サブフィールド SF3のサスティン放電の標準回数（16回）を、調整サブフィール ド SF3と不要サブフィールド SF2、 SF7— 8とに分けて再設定する。  [0069] Next, in the display line L3, the gradation detection circuit 62 detects unnecessary subfields SF2, SF7-8, and lights the most cells (5 cells in columns C2-4, C6, C8). Select the subfield SF3 to be adjusted as the adjustment subfield SF3. Then, the gradation detection circuit 62 resets the standard number of sustain discharges (16 times) in the adjustment subfield SF3 separately for the adjustment subfield SF3 and the unnecessary subfields SF2 and SF7-8.
[0070] 例えば、階調検出回路 62は、調整サブフィールド SF3のサスティン放電の回数を、 標準回数（16回)から 12回減らした 4回に設定する。そして、階調検出回路 62は、不 要サブフィールド SF2および SF7— 8において、調整サブフィールド SF3で減らした 回数である 12回のサスティン放電を発生させるために、サスティン放電の回数を 4回 にそれぞれ設定する。この処理により、表示ライン L3の各サブフィールド SF1— 8の 画素は、状態 ST10Aから状態 ST20Aに示す点灯パターンになる。この場合も、上 述した図 9に示した場合と同様の効果を得ることができる。 For example, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF3 to 4 times, which is 12 times less than the standard number (16 times). Then, the gradation detection circuit 62 increases the number of sustain discharges four times in order to generate 12 sustain discharges, which is the number reduced in the adjustment subfield SF3, in the unnecessary subfields SF2 and SF7-8. Set to each. By this processing, the pixels of the subfields SF1-8 of the display line L3 have the lighting patterns shown from the state ST10A to the state ST20A. In this case, the same effect as that shown in FIG. 9 can be obtained.
[0071] 以上、第 1の実施形態では、不要サブフィールドが存在するときに、この不要サブフ ィールドでセルを点灯させることにより、点灯させたセル内（放電空間）に存在するプ ライミング粒子の減少を防止できる。これにより、選択されたセルにおいて、アドレス放 電遅れによりアドレス放電が発生しない誤動作を低減できる。この結果、選択された セルにおいて、サスティン放電を正常に発生させることができ、画質を向上できる。ま た、サスティン放電を調整サブフィールドと不要サブフィールドとに分けて発生させる ため、アドレス放電の誤動作による画質の劣化量を分散できる。  As described above, in the first embodiment, when unnecessary subfields exist, the cells are turned on in the unnecessary subfields, thereby reducing the number of priming particles existing in the lighted cells (discharge space). Can be prevented. As a result, in the selected cell, malfunctions in which no address discharge occurs due to an address discharge delay can be reduced. As a result, the sustain discharge can be normally generated in the selected cell, and the image quality can be improved. In addition, since the sustain discharge is generated separately for the adjustment subfield and the unnecessary subfield, it is possible to disperse the deterioration amount of the image quality due to the malfunction of the address discharge.
[0072] 全ての Y電極に共通の共振パルス力 ドライバ回路 DRV(Y)により生成される場合 にも、サスティン期間 SUSの放電サイクル数を、スィッチ SW6の制御のみで表示ライ ン毎に独立に調整できる。したがって、放電サイクル数を調整するための制御を簡易 にできる。換言すれば、サスティン制御回路 64において、放電禁止期間 DISを生成 する論理を簡易に構成できる。  [0072] Resonance pulse force common to all Y electrodes Even when generated by the driver circuit DRV (Y), the number of discharge cycles of the sustain period SUS is adjusted independently for each display line only by controlling the switch SW6. it can. Therefore, the control for adjusting the number of discharge cycles can be simplified. In other words, in the sustain control circuit 64, the logic for generating the discharge inhibition period DIS can be easily configured.
[0073] 図 11は、本発明の第 2の実施形態における Yドライノく YDRVおよび Xドライバ XDR Vの詳細を示している。この実施形態では、 Yドライバ YDRVのスキャンドライバ回路 SDが、第 1の実施形態と相違している。スキャンドライバ回路 SDを除く構成は、第 1 の実施形態（図 1—図 6)と同じである。第 1の実施形態で説明した要素と同一の要素 については、同一の符号を付し、これ等については、詳細な説明を省略する。  [0073] FIG. 11 shows details of the Y dry YDRV and the X driver XDR V in the second embodiment of the present invention. In this embodiment, the scan driver circuit SD of the Y driver YDRV is different from the first embodiment. The configuration excluding the scan driver circuit SD is the same as that of the first embodiment (FIGS. 1 to 6). The same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0074] この実施形態では、スキャンドライバ回路 SDのスィッチ SW6 (SW6n、 SW6m)は、 nMOSトランジスタではなく IGBTにより構成されている。 IGBTは、 nMOSトランジス タと異なり、ソース、ドレイン間に寄生ダイオードを持たないため、例えば、スィッチ S W6mのオフ中に、ノード ND2が VsZ2まで上昇する場合にも、 Y電極 Ymの電圧は 、変化しない。  In this embodiment, the switch SW6 (SW6n, SW6m) of the scan driver circuit SD is configured by an IGBT instead of an nMOS transistor. Unlike an nMOS transistor, an IGBT does not have a parasitic diode between the source and drain. For example, when the node ND2 rises to VsZ2 while the switch SW6m is off, the voltage at the Y electrode Ym changes. do not do.
[0075] 図 12は、図 11に示したスキャンドライバ回路 SDの一例を示している。スィッチ SW 5nのドレイン（D)およびソース（S)は、 IGBT5nlのコレクタ（C)およびェミッタ（E)に それぞれ接続される。換言すれば、スィッチ SW5nのドレイン（D)は、 IGBT5nlのコ レクタ（C)であり、スィッチ SW5nのソース（S)は IGBT5nlのェミッタ（E)である。 FIG. 12 shows an example of the scan driver circuit SD shown in FIG. The drain (D) and source (S) of switch SW 5n are connected to the collector (C) and emitter (E) of IGBT 5nl, respectively. In other words, the drain (D) of the switch SW5n is connected to the IGBT5nl. The source (S) of switch SW5n is the emitter (E) of IGBT5nl.
[0076] スィッチ SW6nは、 IGBT6nl、 IGBT6n2、ダイオード D6nl、 D6n2を有している 。 IGBT6nlのコレクタ（C)は、スィッチ SW6nのドレイン（D)端子に接続され、 IGBT 6nlのェミッタ（E)は、 IGBT6n2のェミッタ（E)に接続される。 IGBT6n2のコレクタ（ C)は、スィッチ SW6nのソース（S)端子に接続される。また、ダイオード D6nlのァノ ードおよび力ソードは、 IGBT6nlのコレクタ（C)およびェミッタ (E)にそれぞれ接続さ れる。ダイオード D6n2も同様に IGBT6n2と並列に接続される。 The switch SW6n has IGBT6nl, IGBT6n2, and diodes D6nl, D6n2. The collector (C) of the IGBT 6nl is connected to the drain (D) terminal of the switch SW6n, and the emitter (E) of the IGBT 6nl is connected to the emitter (E) of the IGBT 6n2. The collector (C) of IGBT6n2 is connected to the source (S) terminal of switch SW6n. The diode and force sword of diode D6nl are connected to the collector (C) and emitter (E) of IGBT6nl, respectively. Similarly, the diode D6n2 is connected in parallel with the IGBT 6n2.
[0077] スィッチ SW6nがオンのときは、 Y電極 Ynとノード ND2は、 IGBT6nlおよびダイォ ード D6n2 (あるいは、 IGBT6n2およびダイオード D6nl)を介して接続される。また 、ダイオード D6nl、 D6n2は、スィッチ SW6nがオフのときに、 IGBT6nl、 IGBT6n 2に大きな逆バイアス電圧 (例えば、電圧 Vsの大きさの逆バイアス電圧）が掛かること を防止する。 [0077] When switch SW6n is on, Y electrode Yn and node ND2 are connected via IGBT 6nl and diode D6n2 (or IGBT 6n2 and diode D6nl). The diodes D6nl and D6n2 prevent a large reverse bias voltage (for example, a reverse bias voltage having a magnitude of the voltage Vs) from being applied to the IGBT 6nl and IGBT 6n 2 when the switch SW6n is off.
[0078] 図 13は、図 3に示したアドレス期間 ADRおよびサスティン期間 SUSの動作の詳細 を示している。上述した図 8と同じ動作については、詳細な説明を省略する。この実 施形態は、放電禁止期間 DISの設定方法 (スィッチ SW6mの制御方法)および放電 禁止期間 DISの Y電極 Ymの電圧が第 1の実施形態と異なる。その他の波形は、第 1 の実施形態（図 8)と同じである。  FIG. 13 shows details of operations in the address period ADR and the sustain period SUS shown in FIG. Detailed description of the same operations as those in FIG. 8 described above will be omitted. This embodiment differs from the first embodiment in the method of setting the discharge inhibition period DIS (control method of the switch SW6m) and the voltage of the Y electrode Ym in the discharge inhibition period DIS. Other waveforms are the same as those in the first embodiment (FIG. 8).
[0079] 放電禁止期間 DISは、 Y電極 Ymを電圧—VsZ2にクランプした後、スィッチ SW1 をオンする前にスィッチ SW6mをオフすることで生成される。スィッチ SW6mのオフ により、 Y電極 Ymは、ハイインピーダンス状態となり、スィッチ SW6mをオフする直前 の状態 (電圧）を維持する。これにより、 X電極 Xmと Y電極 Ym間の電圧は、放電開 始電圧に達しない。放電禁止期間 DISは、スィッチ SW4のオンに同期して、スィッチ SW6mをオンすることにより終了する。なお、第 1の実施形態と同じタイミングで制御 し、 Y電極 Ymを電圧 VsZ2にクランプした後、放電禁止期間 DISを生成してもよい。  [0079] The discharge inhibition period DIS is generated by turning off the switch SW6m after the Y electrode Ym is clamped to the voltage -VsZ2 and before the switch SW1 is turned on. When the switch SW6m is turned off, the Y electrode Ym enters a high impedance state and maintains the state (voltage) immediately before the switch SW6m is turned off. As a result, the voltage between the X electrode Xm and the Y electrode Ym does not reach the discharge start voltage. The discharge inhibition period DIS ends when the switch SW6m is turned on in synchronization with the switch SW4 being turned on. Note that the discharge inhibition period DIS may be generated after the Y electrode Ym is clamped to the voltage VsZ2 by controlling at the same timing as in the first embodiment.
[0080] この実施形態では、サスティン期間 SUSの全期間にわたりスィッチ SW6mをオフ することにより、図に太い破線で示すように、サスティン期間 SUS中に特定の Y電極（ この例では、 Ym)での放電を禁止できる。このとき、放電は、アドレス期間 ADRと消 去期間 ERSのみで発生する。 なお、この実施形態においても、放電禁止期間 DISの位置は、サスティン期間 SU Sの最初でもよぐ中間でもよい。さらに、放電禁止期間 DISの位置を、可変にするこ とにより、擬似輪郭等を防止し、表示画像の品質を向上できる。 [0080] In this embodiment, by turning off the switch SW6m throughout the sustain period SUS, as shown by a thick broken line in the figure, during the sustain period SUS, a specific Y electrode (Ym in this example) Discharge can be prohibited. At this time, discharge occurs only in the address period ADR and the erase period ERS. In this embodiment as well, the position of the discharge inhibition period DIS may be at the beginning or middle of the sustain period SUS. Furthermore, by changing the position of the discharge inhibition period DIS, it is possible to prevent false contours and improve the quality of the display image.
[0081] 以上、第 2の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、ソース、ドレイン間に寄生ダイオードを持たない IGBTによりスキヤ ンドライバ回路 SDを形成することにより、 Y電極 Ymの電圧を電圧 VsZ2および Vs Z2のどちらにクランプしても放電禁止期間 DISを生成できる。したがって、放電サイ クル数を調整するための制御を簡易にできる。換言すれば、サスティン制御回路 64 にお 、て、放電禁止期間 DISを生成する論理を簡易に構成できる。  As described above, also in the second embodiment, the same effect as in the first embodiment described above can be obtained. Furthermore, by forming a scan driver circuit SD with an IGBT having no parasitic diode between the source and drain, the discharge inhibition period DIS can be generated regardless of whether the voltage of the Y electrode Ym is clamped to either the voltage VsZ2 or VsZ2. . Therefore, the control for adjusting the number of discharge cycles can be simplified. In other words, the logic for generating the discharge inhibition period DIS can be easily configured in the sustain control circuit 64.
[0082] なお、上述した実施形態では、本発明を、 1フィールドが 8個のサブフィールド SF1  [0082] In the above-described embodiment, the present invention is configured such that one field has eight subfields SF1.
8で構成されるプラズマディスプレイパネルに適用する例について述べた。本発明 は力かる実施形態に限定されるものではない。例えば、本発明を、 1フィールドが 10 個あるいはそれ以上のサブフィールドで構成されるプラズマディスプレイパネルに適 用してもよい。また、サブフィールドの放電サイクル数は、 2の n乗 (n= 2以上の整数） に限定されない。さらに、フィールド FLD内のサブフィールド SFl— 8 (図 3)は、順次 に配列されなくてもよい。例えば、サブフィールド SF8がフィールド FLDの中央付近 に配置されてもよい。  The example applied to the plasma display panel consisting of 8 was described. The invention is not limited to the powerful embodiments. For example, the present invention may be applied to a plasma display panel in which one field is composed of 10 or more subfields. Further, the number of subfield discharge cycles is not limited to 2 to the nth power (n is an integer of 2 or more). Furthermore, the subfields SFl-8 (Fig. 3) in the field FLD need not be arranged sequentially. For example, subfield SF8 may be arranged near the center of field FLD.
[0083] 上述した実施形態では、 1つの画素 PX力 3つのセル (赤 (R)、緑 (G)、青（B) )に より構成される例について述べた。本発明はかかる実施形態に限定されるものでは ない。例えば、 1つの画素 PXを 4つ以上のセルにより構成してもよい。あるいは、 1つ の画素 PXが、赤 (R)、緑 (G)、青 (B)以外の色を発生するセルにより構成されてもよ く、 1つの画素 PX力 赤 (R)、緑 (G)、青 (B)以外の色を発生するセルを含んでもよ い。  In the above-described embodiment, an example in which one pixel PX force is constituted by three cells (red (R), green (G), and blue (B)) has been described. The present invention is not limited to such an embodiment. For example, one pixel PX may be composed of four or more cells. Alternatively, one pixel PX may be composed of cells that generate colors other than red (R), green (G), and blue (B), and one pixel PX force red (R), green ( It may contain cells that generate colors other than G) and Blue (B).
[0084] 上述した実施形態では、調整サブフィールドを 1つ選択する例について述べた。本 発明は力かる実施形態に限定されるものではない。例えば、図 14に示すように、調 整サブフィールドを複数選択してもよい。図 14は、調整サブフィールドを 2つ選択した 場合の一例を示している。上述した図 9で説明した要素と同一の要素については、同 一の符号を付し、これ等については、詳細な説明を省略する。 [0085] 表示ライン LIにおいて、階調検出回路 62は、調整サブフィールドとしてサブフィー ルド SF3およびサブフィールド SF8を選択し、調整サブフィールド SF3および SF8の サスティン放電の回数を 8回および 504回にそれぞれ設定する。そして、階調検出回 路 62は、不要サブフィールド SF4のサスティン放電の回数を 8回に設定する。これに より、不要サブフィールド SF4で、列 C2、 C4 6、 C8のセルを点灯させることができ る。 [0084] In the above-described embodiment, the example in which one adjustment subfield is selected has been described. The invention is not limited to the powerful embodiments. For example, as shown in FIG. 14, a plurality of adjustment subfields may be selected. Figure 14 shows an example when two adjustment subfields are selected. The same elements as those described in FIG. 9 described above are denoted by the same reference numerals, and detailed description thereof will be omitted. [0085] In display line LI, gradation detection circuit 62 selects subfield SF3 and subfield SF8 as adjustment subfields, and sets the number of sustain discharges in adjustment subfields SF3 and SF8 to 8 times and 504 times, respectively. To do. Then, the gradation detection circuit 62 sets the number of sustain discharges of the unnecessary subfield SF4 to 8 times. This allows the cells in columns C2, C4 6, and C8 to be lit in the unnecessary subfield SF4.
[0086] なお、列 C2、 C5— 6のセルでは、調整サブフィールド SF3および不要サブフィー ルド SF4を使用して、放電サイクル数を再設定する前のサブフィールド SF3の標準 回数と同じ回数である 16回のサスティン放電が発生する。また、列 C4、 C8のセルで は、調整サブフィールド SF8および不要サブフィールド SF4を使用して、放電サイク ル数を再設定する前のサブフィールド SF8の標準回数と同じ回数である 512回のサ スティン放電が発生する。したがって、 PDP10は、表示画像の輝度を変えずに、不 要サブフィールドを点灯させることができる。  [0086] In the cells in columns C2 and C5-6, the number of discharge cycles is the same as the standard number of subfields SF3 before resetting the number of discharge cycles using adjustment subfield SF3 and unnecessary subfield SF4. Sustain discharge occurs. In the cells in columns C4 and C8, using the adjustment subfield SF8 and the unnecessary subfield SF4, the number of discharge cycles is 512 times, which is the same as the standard number of subfields SF8 before resetting the number of discharge cycles. Sting discharge occurs. Therefore, the PDP 10 can light unnecessary subfields without changing the brightness of the display image.
[0087] 表示ライン L3において、階調検出回路 62は、不要サブフィールド SF2にサスティ ン放電の回数を配分する調整サブフィールドとしてサブフィールド SF3を選択する。 このように、階調検出回路 62は、不要サブフィールド SF2の直後に点灯するサブフィ 一ルド SF3を調整サブフィールドとして選択してもよい。また、階調検出回路 62は、 不要サブフィールド SF7— 8にサスティン放電の回数を配分する調整サブフィールド としてサブフィールド SF6を選択する。このように、階調検出回路 62は、不要サブフィ 一ルド SF7— 8の直前に点灯するサブフィールド SF6を調整サブフィールドとして選 択してちよい。  In display line L3, gradation detection circuit 62 selects subfield SF3 as an adjustment subfield that distributes the number of sustain discharges to unnecessary subfield SF2. As described above, the gradation detection circuit 62 may select the subfield SF3 that is turned on immediately after the unnecessary subfield SF2 as the adjustment subfield. The gradation detection circuit 62 selects the subfield SF6 as an adjustment subfield for allocating the number of sustain discharges to the unnecessary subfield SF7-8. Thus, the gradation detection circuit 62 may select the subfield SF6 that is turned on immediately before the unnecessary subfield SF7-8 as the adjustment subfield.
[0088] そして、階調検出回路 62は、調整サブフィールド SF3および不要サブフィールド S Then, the gradation detection circuit 62 includes the adjustment subfield SF3 and the unnecessary subfield S.
F2のサスティン放電の回数を 8回にそれぞれ設定する。また、階調検出回路 62は、 調整サブフィールド SF6および不要サブフィールド SF7— 8のサスティン放電の回数 を 64、 32、 32回にそれぞれ設定する。なお、階調検出回路 62は、調整サブフィー ルドおよび不要サブフィールドで発生するサスティン放電の回数を、再設定する前の 調整サブフィールドの標準回数と同じ回数に再設定すればよい。例えば、階調検出 回路 62は、調整サブフィールド SF6および不要サブフィールド SF7— 8のサスティン 放電の回数を 40、 40、 48回にそれぞれ設定してもよい。調整サブフィールドを複数 選択した場合にも、上述した実施形態と同様の効果を得ることができる。 Set the number of sustain discharges for F2 to 8 times. In addition, the gradation detection circuit 62 sets the number of sustain discharges in the adjustment subfield SF6 and unnecessary subfield SF7-8 to 64, 32, and 32, respectively. Note that the gradation detection circuit 62 may reset the number of sustain discharges generated in the adjustment subfield and unnecessary subfield to the same number as the standard number of adjustment subfields before resetting. For example, the gradation detection circuit 62 can sustain the adjustment subfield SF6 and the unnecessary subfield SF7-8. The number of discharges may be set to 40, 40, and 48, respectively. Even when a plurality of adjustment subfields are selected, the same effect as that of the above-described embodiment can be obtained.
[0089] 上述した実施形態では、不要サブフィールドを除くサブフィールドのうち、サスティ ン放電の標準回数が最も多いサブフィールドを調整サブフィールドとして選択する例 について述べた。本発明は力かる実施形態に限定されるものではない。例えば、サ ブフィールド SF3が不要サブフィールドの場合、サスティン放電の標準回数が最も多 Vヽサブフィールド SF8以外のサブフィールド（例えば、 SF5)を調整サブフィールドと して選択してもよい。この場合にも、上述した実施形態と同様の効果を得ることができ る。 In the above-described embodiment, the example in which the subfield having the highest standard number of sustain discharges among the subfields excluding the unnecessary subfield is selected as the adjustment subfield has been described. The invention is not limited to the powerful embodiments. For example, when the subfield SF3 is an unnecessary subfield, the subfield (for example, SF5) other than the V ヽ subfield SF8 having the highest standard number of sustain discharges may be selected as the adjustment subfield. Also in this case, the same effect as that of the above-described embodiment can be obtained.
[0090] 上述した実施形態では、全てのサブフィールド SF1— 8を点灯させる例について述 ベた。本発明は力かる実施形態に限定されるものではない。例えば、サブフィールド SF8が不要サブフィールドの場合、不要サブフィールド SF8では、セルを点灯させな くてもよい。サスティン放電の回数が多い場合 (例えば、サブフィールド SF7でサステ イン放電が発生する場合）、放電により発生するプライミング粒子の量が増えるため、 プライミング粒子が無くなるまでの時間は、サスティン放電の回数が少な 、ときに比 ベて長い。したがって、この場合にも、セル内に存在するプライミング粒子によりァドレ ス放電遅れによる誤動作を防止でき、上述した実施形態と同様の効果を得ることがで きる。  In the embodiment described above, an example in which all the subfields SF1-8 are turned on has been described. The invention is not limited to the powerful embodiments. For example, when the subfield SF8 is an unnecessary subfield, the cell does not have to be lit in the unnecessary subfield SF8. When the number of sustain discharges is large (for example, when sustain discharge occurs in subfield SF7), the amount of priming particles generated by the discharge increases, so the number of sustain discharges is small until the priming particles disappear. , Sometimes longer. Accordingly, in this case as well, malfunction due to address discharge delay can be prevented by the priming particles present in the cell, and the same effect as the above-described embodiment can be obtained.
[0091] 以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。  [0091] While the present invention has been described in detail above, the above-described embodiment and its modifications are merely examples of the invention, and the present invention is not limited thereto. Obviously, modifications can be made without departing from the scope of the present invention.
産業上の利用可能性  Industrial applicability
[0092] 本発明は、プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装 置に適用できる。 The present invention can be applied to a plasma display panel driving method and a plasma display apparatus.

Claims

請求の範囲 The scope of the claims
[1] 第 1基板上に互いに平行に形成された第 1電極および第 2電極と、放電空間を介し て前記第 1基板に対向して配置される第 2基板上に形成され、前記第 1電極の直交 方向に延在する第 3電極と、前記第 1、第 2電極と前記第 3電極との交差部分に形成 されるセルにより構成される画素と、前記第 1電極に沿って形成された画素により構 成される表示ラインとを備え、 1画面を表示するための 1フィールドを、複数のサブフィ 一ルドで構成し、前記各サブフィールドにお 、て前記第 1および第 2電極間で選択的 にサスティン放電を発生させることにより画像を多階調で表示するプラズマディスプレ ィパネルの駆動方法であって、  [1] A first electrode and a second electrode formed in parallel to each other on a first substrate, and a second substrate disposed opposite to the first substrate through a discharge space, the first electrode A third electrode extending in a direction perpendicular to the electrode; a pixel formed by a cell formed at an intersection of the first electrode, the second electrode, and the third electrode; and formed along the first electrode. A display line composed of a plurality of pixels, and one field for displaying one screen is composed of a plurality of subfields, and each subfield is between the first and second electrodes. A plasma display panel driving method for selectively displaying a sustain discharge to display an image in multiple gradations.
前記表示ライン毎に、サスティン放電の不要な不要サブフィールドが存在するカゝ否 かを検出し、  For each display line, it is detected whether there is an unnecessary subfield that does not require sustain discharge,
前記不要サブフィールドが存在する表示ラインでは、前記不要サブフィールドを除 くサブフィールドの少なくとも 1つである調整サブフィールドで、予め設定された標準 回数より少ない回数のサスティン放電を発生させ、前記不要サブフィールドで、前記 調整サブフィールドで減らされた回数のサスティン放電を発生させることを特徴とする プラズマディスプレイパネルの駆動方法。  In the display line in which the unnecessary subfield exists, an adjustment subfield that is at least one of the subfields excluding the unnecessary subfield causes sustain discharge that is less than a preset standard number of times to generate the unnecessary subfield. A method of driving a plasma display panel, wherein sustain discharge is generated in the field by the number of times of sustain discharge reduced in the adjustment subfield.
[2] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、  [2] According to the driving method of the plasma display panel according to claim 1,
前記不要サブフィールドを除 、て、前記標準回数が最も多 、サブフィールドを前記 調整サブフィールドとして選択することを特徴とするプラズマディスプレイパネルの駆 動方法。  A driving method of a plasma display panel, wherein, except for the unnecessary subfield, the subfield is selected as the adjustment subfield with the highest standard number of times.
[3] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、  [3] According to the driving method of the plasma display panel according to claim 1,
前記不要サブフィールドが存在する表示ラインでは、最も多くのセルを点灯させる サブフィールドを前記調整サブフィールドとして選択することを特徴とするプラズマデ イスプレイパネルの駆動方法。  A method for driving a plasma display panel, wherein a subfield in which the largest number of cells are lit is selected as the adjustment subfield in a display line in which the unnecessary subfield exists.
[4] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、 [4] According to the driving method of the plasma display panel according to claim 1,
前記画素は、赤、緑および青の光をそれぞれ発生するセルにより構成され、 前記不要サブフィールドは、 1画素の全てのセルでサスティン放電が不要と検出さ れたサブフィールドであることを特徴とするプラズマディスプレイパネルの駆動方法。 The pixel is composed of cells that respectively generate red, green, and blue light, and the unnecessary subfield is a subfield in which sustain discharge is detected to be unnecessary in all cells of one pixel. To drive a plasma display panel.
[5] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、 前記サスティン放電は、前記第 1および第 2電極にパルスを印加することにより行わ れ、 [5] The driving method of the plasma display panel according to claim 1, wherein the sustain discharge is performed by applying a pulse to the first and second electrodes,
前記調整サブフィールドで、前記標準回数より少ない回数のサスティン放電を発生 させるとき、前記第 2電極に印加されるパルスの数を減らすことを特徴とするプラズマ ディスプレイパネルの駆動方法。  The method of driving a plasma display panel, wherein the number of pulses applied to the second electrode is reduced when sustain discharge is generated less than the standard number in the adjustment subfield.
[6] プラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動部 と、前記駆動部の動作を制御する制御部とを備え、  [6] A plasma display panel, a drive unit that drives the plasma display panel, and a control unit that controls the operation of the drive unit,
前記プラズマディスプレイパネルは、  The plasma display panel is:
放電空間を介して互いに対向する第 1基板および第 2基板と、  A first substrate and a second substrate facing each other through a discharge space;
前記第 1基板上に、互いに平行に配置された第 1電極および第 2電極と、 前記第 2基板上に、前記第 1および第 2電極の直交方向に配置された第 3電極と、 前記第 1および第 2電極と、前記第 3電極との交差部分に形成されるセルにより構 成される画素と、  A first electrode and a second electrode disposed in parallel with each other on the first substrate; a third electrode disposed on the second substrate in a direction orthogonal to the first and second electrodes; A pixel constituted by a cell formed at an intersection of the first and second electrodes and the third electrode;
前記第 1電極に沿って形成された画素により構成される表示ラインとを備え、 A display line composed of pixels formed along the first electrode,
1画面を表示するための 1フィールドを、複数のサブフィールドで構成し、前記各サ ブフィールドにおいて前記第 1および第 2電極間で選択的にサスティン放電を発生さ せることにより画像を多階調で表示し、 One field for displaying one screen is composed of a plurality of subfields, and the sustain discharge is selectively generated between the first and second electrodes in each of the subfields so that an image is displayed in multiple gradations. Display with
前記駆動部は、  The drive unit is
前記第 1電極に共通のパルスを印加する第 1駆動回路と、  A first drive circuit for applying a common pulse to the first electrode;
前記第 2電極に選択的にパルスを印加する第 2駆動回路と、  A second drive circuit for selectively applying a pulse to the second electrode;
前記第 3電極に選択的にパルスを印加する第 3駆動回路とを備え、  A third drive circuit for selectively applying a pulse to the third electrode,
前記制御部は、  The controller is
前記表示ライン毎に、サスティン放電の不要な不要サブフィールドが存在するカゝ否 かを検出する階調検出回路と、  A gradation detection circuit for detecting whether or not there is an unnecessary subfield that does not require a sustain discharge for each display line;
前記階調検出回路により前記不要サブフィールドが存在すると検出された表示ライ ンでは、前記不要サブフィールドを除くサブフィールドの少なくとも 1つである調整サ ブフィールドで、予め設定された標準回数より少ない回数のサスティン放電を発生さ せるために前記第 1および第 2駆動回路の動作を制御し、前記不要サブフィールドで 、前記調整サブフィールドで減らされた回数のサスティン放電を発生させるために前 記第 1および第 2駆動回路の動作を制御するサスティン制御回路とを備えていること を特徴とするプラズマディスプレイ装置。 In the display line detected by the gradation detection circuit that the unnecessary subfield exists, the number of times is less than a preset standard number in the adjustment subfield that is at least one of the subfields excluding the unnecessary subfield. Sustain discharge of To control the operation of the first and second drive circuits to generate the sustain discharge of the number of times reduced in the adjustment subfield in the unnecessary subfield. A plasma display device comprising a sustain control circuit for controlling operation.
[7] 請求項 6記載のプラズマディスプレイ装置にぉ 、て、 [7] The plasma display device according to claim 6,
前記階調検出回路は、前記不要サブフィールドを除いて、前記標準回数が最も多 いサブフィールドを前記調整サブフィールドとして選択し、  The gradation detection circuit selects the subfield with the highest standard number as the adjustment subfield, excluding the unnecessary subfield,
サスティン制御回路は、前記階調検出回路により選択された前記調整サブフィー ルドで、前記標準回数より少ない回数のサスティン放電を発生させるために前記第 1 および第 2駆動回路の動作を制御することを特徴とするプラズマディスプレイ装置。  A sustain control circuit controls the operation of the first and second drive circuits in order to generate a sustain discharge that is less than the standard number in the adjustment subfield selected by the gradation detection circuit. A plasma display device.
[8] 請求項 6記載のプラズマディスプレイ装置にぉ 、て、 [8] The plasma display device according to claim 6,
前記階調検出回路は、前記不要サブフィールドが存在する表示ラインでは、最も多 くのセルを点灯させるサブフィールドを前記調整サブフィールドとして選択し、 サスティン制御回路は、前記階調検出回路により選択された前記調整サブフィー ルドで、前記標準回数より少ない回数のサスティン放電を発生させるために前記第 1 および第 2駆動回路の動作を制御することを特徴とするプラズマディスプレイ装置。  The gradation detection circuit selects a subfield that turns on the most cells as the adjustment subfield in the display line where the unnecessary subfield exists, and a sustain control circuit is selected by the gradation detection circuit. The plasma display apparatus is characterized in that the operation of the first and second drive circuits is controlled by the adjustment subfield so as to generate a sustain discharge less than the standard number of times.
[9] 請求項 6記載のプラズマディスプレイ装置にぉ 、て、 [9] The plasma display device according to claim 6, wherein
前記画素は、赤、緑および青の光をそれぞれ発生するセルにより構成され、 前記不要サブフィールドは、 1画素の全てのセルでサスティン放電が不要と検出さ れたサブフィールドであることを特徴とするプラズマディスプレイ装置。  The pixel is composed of cells that respectively generate red, green, and blue light, and the unnecessary subfield is a subfield in which sustain discharge is detected to be unnecessary in all cells of one pixel. Plasma display device.
[10] 請求項 6記載のプラズマディスプレイ装置にぉ ヽて、 [10] In the plasma display device according to claim 6,
前記サスティン放電は、前記第 1および第 2電極にパルスを印加することにより行わ れ、  The sustain discharge is performed by applying a pulse to the first and second electrodes,
前記サスティン制御回路は、前記調整サブフィールドで、前記標準回数より少ない 回数のサスティン放電を発生させるとき、前記第 2電極に印加されるパルスの数を減 らすことを特徴とするプラズマディスプレイ装置。  The plasma display apparatus, wherein the sustain control circuit reduces the number of pulses applied to the second electrode when the sustain sub-circuit generates a sustain discharge that is less than the standard number in the adjustment subfield.
[11] 請求項 6記載のプラズマディスプレイ装置にぉ 、て、 [11] The plasma display device according to claim 6,
前記第 2駆動回路は、 前記第 2電極に印加するための共通の信号波形を生成するドライバと、 前記第 2電極に対応してそれぞれ形成され、前記信号波形を前記第 2電極に選択 的に供給するためのスィッチとを備え、 The second drive circuit is A driver that generates a common signal waveform to be applied to the second electrode; and a switch that is formed corresponding to the second electrode and that selectively supplies the signal waveform to the second electrode. Prepared,
前記サスティン制御回路は、前記調整サブフィールドで、前記標準回数より少ない 回数のサスティン放電を発生させるとき、対応するスィッチをオフすることにより、前記 第 2電極に印加されるノ ルスの数を減らすことを特徴とするプラズマディスプレイ装置  When the sustain control circuit generates a sustain discharge less than the standard number of times in the adjustment subfield, the sustain control circuit turns off a corresponding switch, thereby reducing the number of pulses applied to the second electrode. Plasma display device characterized by
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* Cited by examiner, † Cited by third party
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JPH10222123A (en) * 1997-02-06 1998-08-21 Fujitsu General Ltd Pdp display device
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