WO2007122667A1 - 半導体装置及びその製造方法 - Google Patents

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Masashi Shima
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    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and in particular, an Ml SFET covered with a stress-generating film, which uses the stress to cause distortion in a channel region and increase a drive current. And a method for manufacturing the same.
  • One technique is to apply stress to the MISFET using a contact etch stop film formed to cover the MISFET.
  • the amount of stress can be controlled by controlling the film thickness of the contact etching stop film.
  • the stress direction due to the contact etching stop film cannot be partially controlled in the contact etching stop film.
  • N-type MISFETs and P-type MISFETs differ in the direction of stress that must be applied to the channel region in order to improve characteristics.
  • the characteristics of the N-type MISFET and the P-type MISFET cannot be improved at the same time, depending on the technology that applies stress to the MISFET by the contact etch stop film.
  • Patent Document 1 in order to obtain the above structure, the following steps are performed. First, a step of depositing a contact etching stop film that generates compressive stress is performed. Next, a process of removing the contact etching stop film that generates compressive stress on the N-type MISFET is performed. Then, a new step of depositing a contact etching stop film that generates tensile stress is performed. Then, a contact etching stop film that generates compressive stress is formed on the P-type MISFET, and a contact etching stop film that generates tensile stress is formed on the N-type MISFET.
  • Patent Document 1 International Publication WO2002Z043151
  • the direction of stress generated by the contact etching stop film on the P-type MISFET or N-type MISFET is directly transmitted to the channel region of the MISFET.
  • Patent Document 1 In order to make the stress generated in the channel region of the P-type MISFET different from the stress generated in the channel region of the N-type MISFET, the structure shown in Patent Document 1 has a MISFET. There is a problem that the manufacturing process of semiconductor devices increases.
  • An object of the present invention is to provide a MISFET having a structure in which stress generated by a contact etching stop film is relaxed or enhanced and transmitted to a channel region of the MISFET, and distortion is generated so that the driving capability of the MISFET is improved.
  • Another object of the present invention is to form an N-type MISFET T channel region when an N-type MISFET and a P-type MISFET covered with a contact etching stop film are formed on one main surface of a semiconductor substrate.
  • another object of the present invention is to form an N-type MISFET and a P-type MISFET covered with a contact etching stopper film on one main surface of a semiconductor substrate.
  • the other MISFET has a structure in which stress is transmitted to the channel region of the MISFET so as to improve the current drive capability in order to suppress a decrease in the current drive capability.
  • An object is to provide a MISFET having a structure obtained with little or no MISFET and a method of manufacturing the MISFET.
  • the MISFET according to the present invention is a MISFET covered with an insulating film that generates stress, and includes a gate insulating film formed on a semiconductor substrate and the gate insulating film.
  • a gate electrode formed of a polysilicon portion and a silicide portion, a source adjacent to one of the gate electrodes, and a drain adjacent to the other of the gate electrode, the polysilicon portion and the silicide portion
  • the ratio force is a strain for increasing the drive capability of the MISFE T !, and is applied to the channel region of the MISFET under the gate electrode via the gate electrode based on the stress generated by the insulating film. The ratio is determined according to the distortion to be generated.
  • a manufacturing method is a method of manufacturing a MISFET covered with an insulating film that generates stress, in which a gate insulating film is formed on a semiconductor substrate.
  • a step of forming a polysilicon pattern on the gate insulating film, a step of forming a sidewall having an insulating material force on the side surface of the polysilicon pattern, and a metal layer on the polysilicon pattern Forming a silicide by reacting the metal constituting the metal layer and the polysilicon constituting the polysilicon pattern, and forming a gate electrode composed of the polysilicon remaining without reacting and the silicide.
  • the ratio force between the polysilicon and the silicide is a strain for increasing the driving capability of the MISFET, and the channel region of the MISFET under the gate electrode through the gate electrode based on the stress generated by the insulating film Determined according to the distortion generated It is characterized in that it is a measured ratio.
  • a manufacturing method includes an N-type MISFET and a P in a first region of one main surface of a semiconductor covered with an insulating film that generates stress.
  • Type of Ml SFET a step of forming a gate insulating film on a semiconductor substrate, and a first polysilicon pattern and a second polysilicon pattern on the gate insulating film. Forming a side wall of the first polysilicon pattern and the second polysilicon pattern on the side surfaces of the first polysilicon pattern and the second polysilicon pattern, the first polysilicon pattern and the second polysilicon.
  • the ratio between the silicon and the silicide is different from the ratio between the polysilicon and the silicide in the second gate electrode.
  • the present invention it is possible to provide a MISFET having an increased driving capability.
  • FIG. 1 shows the direction of stress on the channel region of an N-type MISFE T, which is optimal for improving the drive current of an N-type MISFET, that is, the direction of strain and the P-type It is a table showing the direction of stress on the channel region of a P-type MISFET, that is, the direction of distortion, which is optimal for improving the drive current of the MISFET.
  • FIG. 2A and FIG. 2B are a cross-sectional view of a MISFET covered with a contact etching stop film and a graph showing distortion generated in the channel region of the MISFET.
  • FIG. 3A to FIG. 3D show a cross-sectional view of the MISFET according to the first embodiment and a graph showing distortion generated in the channel region of the MISFET according to the first embodiment.
  • FIGS. 4A to 4D are cross-sectional views of other MISFETs according to Example 1 and Examples. A graph showing the distortion generated in the channel region of another MISFET related to 1 is shown.
  • FIG. 5A to FIG. 5D are cross-sectional views of the semiconductor device of Example 2, and graphs showing the ratio of the polysilicon portion and the silicide portion constituting the gate electrode of the N-type MISFET and the P-type MISFET.
  • FIG. 6A to FIG. 6D are cross-sectional views of the semiconductor device of Example 3, and graphs showing the ratio between the polysilicon portion and the silicide portion constituting the gate electrode of the N-type MISFET and the P-type MISFET.
  • FIG. 7A to FIG. 7D are cross-sectional views showing an intermediate step in the method for manufacturing the semiconductor device shown in FIG. 5A and FIG. 5C.
  • FIG. 8A to FIG. 8D are cross-sectional views showing an intermediate step in the method for manufacturing the semiconductor device shown in FIG. 6A and FIG. 6C.
  • Example 1 Example 2, Example 3, Example 4, and Example 5 of the present invention will be described.
  • Example 1 relates to a MIS FET having a structure in which stress generated by a contact etching stop film is alleviated or emphasized and transmitted to the channel region of the MISFET and current drive capability is improved.
  • Example 1 will be described with reference to FIGS. 1, 2A, 2B, 3A to 3D, and 4A to 4D.
  • Fig. 1 shows the direction of stress on the channel region of the N-type MISFET, that is, the direction of strain, and the driving of the P-type MISFET, which is optimal for improving the drive current of the N-type MISFET. It is a table showing the stress direction of the channel region of a P-type MISFET, that is, the direction of strain, which is optimal for improving the current.
  • Direction column 1 describes the direction of stress and strain generated by stress.
  • the direction of stress and strain includes the Longitudinal direction (X direction: source and drain). In direction), Transverse direction (Y direction: direction perpendicular to source and drain direction), and Out-Of-Plane direction (Z direction: height direction, ie, direction perpendicular to the semiconductor surface) )
  • Column 2 of NMOS is a column that describes the direction of stress that gives the optimum strain for improving the drive current of the N-type MISFET.
  • the strain caused by the tension is the optimum strain, and “++ +” described after that indicates how much drive when the strain is constant. It is an index indicating whether there is an improvement in current. In other words, the greater the number of “+”, the greater the contribution to the improvement of the drive current.
  • Tension + + + 5 indicates that a moderate contribution to the drive current improvement is present when strained by the tensile forces in the source and drain directions.
  • Column 3 of the PMOS is a column describing the direction of the stress that gives the optimum distortion for improving the drive current of the P-type MISFET.
  • Tension + + + Force is listed in column 3 of the PMOS. In other words, for the transverse direction, the strain due to tension is the optimal strain, and the contribution to the improvement of the drive current is slightly greater than moderate. Furthermore, for the out-of-plane direction, Tension + force P They are listed in MOS column 3. In other words, for the out-of-plane direction, the strain due to tension is the optimum strain, and the contribution to the improvement of the drive current is small.
  • the present embodiment is a condition for improving the driving current of the MISFET that the Longitudina KX direction (the direction connecting the source and the drain) is coincident with the ⁇ 110> direction of the semiconductor substrate.
  • the driving current of the MISFET is improved by changing the band structure force distortion of the silicon crystal and improving the effective mobility of the conductive carrier in the inversion layer of the MISFET.
  • the effective mobility of the conductive carrier is lowered.
  • Non-Patent Documents SEThompson et al., IEEE Trans. Elec. Dev, pp. 1790-1797, November 2004.
  • Symbol column 4 shows the distortion in the Longitudinal direction (X direction: the direction connecting the source and drain) to Exx, and the Transverse direction (Y direction: the direction perpendicular to the direction connecting the source and drain).
  • X direction the direction connecting the source and drain
  • Y direction the direction perpendicular to the direction connecting the source and drain
  • Eyy and out-of-plane direction Z direction: height direction, ie, the direction perpendicular to the semiconductor surface
  • FIG. 2A and FIG. 2B are a cross-sectional view of the MISFET covered with the contact etching stop film and a graph showing the distortion generated in the channel region of the MISFET.
  • the MISFET covered with the contact etching stop film is formed on one main surface of the semiconductor substrate 15, and is covered with the contact etching stop film 10 that generates stress on the MISFET. It has been broken.
  • the MISFET covered with the contact etching stop film 10 includes a gate insulating film 13b, an oxide film 13a under the sidewall, a gate electrode 12a that also has silicide or polysilicon force, and a gate electrode on the side surface of the gate electrode 12a.
  • the sidewall 11 is disposed via the oxide film 13c on the side wall, and the source and drain regions 14 are disposed adjacent to both sides of the gate electrode 12a.
  • FIG. 2B shows a MISFET structure covered with a contact etching stop film 10.
  • 4 is a graph showing the results of a simulation for the strain generated near the gate electrode due to stress from the contact etching stop film 10.
  • FIG. The vertical axis in Fig. 2B represents the strain, with the strain in the compression direction being negative and the strain in the tensile direction being positive. Note that the strain is a dimensionless numerical value because it is obtained by dividing the stretched length or the compressed length by the original length.
  • the horizontal axis in FIG. 2B represents the position in the direction perpendicular to the semiconductor surface, the origin of the interface between the gate electrode 12a and the gate insulating film 13b, the positive direction of the height of the gate electrode 12a, and the gate insulating film 13b. When the lower direction is negative, the 10 stress represents the range up to 30 stress.
  • Fig. 2B shows the distortion in the Longitudinal direction (X direction: the direction connecting the source and drain) by simulation when polysilicon, nickel silicide, and cobalt silicide are used as the gate electrode material. That is, a graph showing distortion in the Exx and Out-Of-Plane directions (Z direction: height direction, that is, a direction perpendicular to the semiconductor surface), that is, Ezz.
  • Z direction height direction, that is, a direction perpendicular to the semiconductor surface
  • the X mark and the line 16b represented by the X mark represent Exx strain when the gate electrode material is polysilicon
  • the black and black line 16e represents the gate electrode material polysilicon. Represents the Ezz distortion.
  • FIG. 2B shows the distortion in the Longitudinal direction (X direction: the direction connecting the source and drain) by simulation when polysilicon, nickel silicide, and cobalt silicide are used as the gate electrode material. That is, a graph showing distortion in the Exx and Out-Of
  • ⁇ and the line 16a represented by the ⁇ mark represent Exx strain when the gate electrode material is cobalt (Co) silicide, and the line 16f represented by the country mark and the country mark is Ezz distortion when the gate electrode material is cobalt (Co) silicide.
  • a line 16c represented by ⁇ and ⁇ represents Exx strain when the gate electrode material is nickel (Ni) silicide, and a line 16d represented by + and + represents the gate electrode material. Ezz strain when nickel (Ni) silicide is used.
  • a solid line 16g that vertically crosses the position of 5 nm on the horizontal axis represents the gate insulating film and silicon substrate interface, that is, the surface of the channel.
  • the Young's modulus is the cogg rate of cobalt (Co) silicide. Is 100 GPa, the Young's modulus of polysilicon is 160 GPa, and the Young's modulus of nickel (Ni) silicide is 200 GPa.
  • the width of the gate electrode 12a is 40 nm
  • the height of the gate electrode 12a is 76 nm
  • the width of the sidewall 11 is 50 nm
  • the thickness of the contact etching stop film 10 on the MISFET is 80 nm.
  • the contact etching stop film 10 is a film that applies tensile stress, that is, a contact etching film having tensil stress. Note that the contact etching stop film 10 can be a film that gives a tensile stress or a film that gives a compressive stress depending on the film forming conditions.
  • the strain Ezz in the direction perpendicular to the semiconductor surface is perpendicular to the semiconductor surface.
  • the strain in the compression direction (minus strain) increases in the order of cobalt (Co) silicide, polysilicon, and nickel (Ni) silicide.
  • the strain in the compression direction (minus strain) is smaller in the order of cobalt (Co) silicide, polysilicon, and -kell (Ni) silicide.
  • FIGS. 3A to 3D show a cross-sectional view of the MISFET according to the first embodiment and a graph showing distortion generated in the channel region of the MISFET according to the first embodiment.
  • FIG. 3A shows the MISFET according to the first embodiment, and the Exx (source region and drain region) generated in the channel region in the MISFET covered with the contact etching stop film 10 that generates tensile stress (tensile stress).
  • FIG. 5 is a cross-sectional view showing a gate electrode structure for controlling a strain in a direction connecting the two and an Ezz (a strain in a direction perpendicular to the semiconductor substrate).
  • the MISFET according to the first embodiment is formed on one main surface of the semiconductor substrate 15, and is covered with a contact etcher stop film 10 that generates a tensile stress on the MISFET. It has been broken.
  • 3A includes a gate insulating film 13b, an oxide film 13a under a sidewall, a gate electrode 12b having a predetermined ratio of a nickel (Ni) silicide portion 18 and a polysilicon portion 19, and a gate electrode.
  • Side wall 11 is disposed on the side surface of 12b through an oxide film 13c on the side wall of the gate electrode, and 14 source / drain regions are disposed adjacent to both sides of gate electrode 12b.
  • the same number is attached
  • the gate electrode 12b differs from the gate electrode 12a (made of polysilicon or silicide) in that the polysilicon 19 and the nickel (Ni) silicide 18 are in a predetermined ratio!
  • the gate electrode 12b differs from the gate electrode 12a (made of polysilicon or silicide) in that the polysilicon 19 and the nickel (Ni) silicide 18 are in a predetermined ratio!
  • the MISFET is pulled from both sides by the contact etching stop film 10 that generates tensile stress (tensile stress), so that force compression stress in the height direction is generated in the gate electrode 12b.
  • Figure 3B shows Exx (strain in the direction connecting the source and drain regions) and Ezz (strain in the direction perpendicular to the semiconductor substrate) generated in the channel region when the MISFET in Fig. 3A is an N-type MISFET. ) And the proportion of nickel (Ni) silicide in the gate electrode 12b.
  • the MISFET in Figure 3A is an N-type MISFET, the drive capability of the MISFET is increased! Based on the stress generated by the insulating film and / or the distortion generated in the channel region of the MISFET under the gate electrode via the gate electrode. It is also a figure which shows the range of the ratio of the corresponding silicide.
  • FIG. 3B shows a curve 17a connecting the ⁇ mark and the ⁇ mark, a curve 17b connecting the O mark and the O mark, and a dotted line 17c indicating the range of the ratio of the silicide.
  • the horizontal axis of the graph of FIG. 3B indicates the ratio of the length in the height direction of the silicide portion to the length in the height direction of the entire gate electrode 12b.
  • the vertical axis of the graph in FIG. 3B indicates the ratio of the length in the height direction of the silicide portion to the length in the height direction of the entire gate electrode 12b.
  • the ratio of the strain when the gate electrode 12b is composed of polysilicon and silicide with respect to the strain when 2b is all polysilicon is shown.
  • a curve 17a connecting the ⁇ mark and the ⁇ mark is a strain (Ezz) silicidation perpendicular to the semiconductor substrate. It shows the change of distortion with respect to the ratio.
  • the curve 17a connecting the ⁇ and ⁇ marks shows that the distortion rate increases from 1.0 to 1.1 as the silicide rate increases from 0 to 0.8.
  • Ezz strain in the Z direction
  • Ezz strain in the Z direction
  • the strain ratio is maintained at about 1.1.
  • a curve 17b connecting the ⁇ mark and the ⁇ mark indicates a change in distortion with respect to the silicide ratio of the distortion (Exx) in the direction connecting the source and the drain.
  • the curve 17b connecting the ⁇ and ⁇ marks shows that the distortion ratio is maintained at 1.0 even if the silicid ratio increases from 0 to 0.5. And when the silicide ratio increases from 0.5 to 1.0, the strain ratio changes from 1.0 force to 0.9.
  • the gate electrode 12b is made of only polysilicon, it is made of nickel (Ni) silicide, and in this case, Exx (strain in the X direction) is reduced. This is because it is considered that Exx (strain in the X direction) decreases as the proportion of nickel (Ni) silicide increases in the gate electrode 12b.
  • the dotted line 17c indicating the range of the ratio of silicide is the range of the ratio of silicide according to the strain that the current drive capability of the N-type MISFET in FIG. 3B increases, that is, the range from 0.55 to 1.0. Indicates. That is, the ratio of nickel (Ni) silicide to the gate electrode 12b in the N-type MISFET in FIG. 3B is limited to the range of 0.5 to 1.0.
  • the reason why the current drive capability of the MISFET increases is as follows. First, according to the table in Fig. 1, in the channel region of the N-type MISFET, the distortion due to the compressive force in the direction perpendicular to the semiconductor substrate is large, and the driving capability of the N-type MISFET is increased. Therefore, as the proportion of nickel (Ni) silicide increases, the distortion increases and the driving capability of the MISFET increases. On the other hand, in the channel region of the N-type MISFET, the strain caused by the pulling force in the direction extending between the source region and the drain region is larger than moderate, increasing the driving capability of the N-type MISFET.
  • FIG. 3C shows, similarly to FIG. 3B, Exx (distortion in the direction connecting the source and drain regions) generated in the channel region and E z z when the MISFET in FIG. 3A is an N-type MISFET.
  • a graph showing the relationship between (strain in the direction perpendicular to the semiconductor substrate) and the proportion of nickel (Ni) silicide in the gate electrode 12b is shown.
  • FIG. 3C is a strain for increasing the driving capability of the MISFET when the MISFET in FIG. 3A is an N-type MISFET, and is based on the stress generated by the insulating film.
  • FIG. 5 is a diagram showing the strain generated in the channel region of the MISFET under the gate electrode via the gate electrode and the range of the ratio of silicide corresponding to the strain.
  • the range indicated by the dotted line 17c is different in that the force is 0.5 force 0.6. Therefore, the ratio of nickel (Ni) silicide in the gate electrode 12b in the N-type MISFET in FIG. 3C is limited to the range of 0.5 to 0.6.
  • FIG. 3D shows Exx (strain in the direction connecting the source region and the drain region) and Ezz (strain in the direction perpendicular to the semiconductor substrate) generated in the channel region when the MISFET in Fig. 3A is a P-type MISFET. ) And the proportion of nickel (Ni) silicide in the gate electrode 12b.
  • FIG. 3D is a strain for increasing the driving capability of the MISFET when the MISFET in FIG. 3A is a P-type MISFET, and is based on the stress generated by the insulating film. It is also a diagram showing the strain generated in the channel region of the MISFET under the gate electrode via the gate electrode, and the range of silicide ratios corresponding to the strain.
  • the range indicated by the dotted line 17c is different in that it is from 0.6 to 1.0. Therefore, it is shown that the proportion of nickel (Ni) silicide in the gate electrode 12b in the P-type MISFET in FIG. 3D is limited to the range of 0.6 to 1.0.
  • FIG. 3D also differs in that the MISFET in FIG. 3A is a P-type MISFET. ing.
  • the gate electrode 12b in the P-type MISFET in FIG. 3D is limited to the range of 0.6 to 1.0, the gate electrode 12b is made of only polysilicon. Compared to the configuration, the drive capability of the P-type MISFET is improved.
  • 4A to 4D are cross-sectional views of other MISFETs according to the first embodiment, and graphs showing distortions generated in channel regions of the other MISFETs according to the first embodiment.
  • FIG. 4A shows the MISFET related to Example 1, which is an MISFET covered with the contact etching stop film 10 that generates compressive stress (compressive stress). Exx generated in the channel region (connects the source region and the drain region).
  • FIG. 5 is a cross-sectional view showing a gate electrode structure for controlling the direction strain) and Ezz (direction strain perpendicular to the semiconductor substrate).
  • the other MISFET according to the first embodiment is formed on one main surface of the semiconductor substrate 15, and is a contact etcher stop film 10 that generates compressive stress (compression stress) on the MISFET.
  • Covered. 3A includes a gate insulating film 13b, an oxide film 13a under a sidewall, a gate electrode 12c, a gate electrode 12c, and a cobalt (Co) silicide portion 20 and a polysilicon portion 19 in a predetermined ratio.
  • Side wall 11 is arranged on the side surface of the gate electrode through an oxide film 13c on the side wall of the gate electrode, and 14 sources / drain regions are arranged adjacent to both sides of the gate electrode 12c.
  • Figure 2A The same parts as those in FIG. However, the gate electrode 12c differs from the gate electrode 12a (made of polysilicon or silicide) in that the polysilicon 19 and the cobalt (Co) silicide 20 are in a predetermined ratio!
  • the gate electrode 12c differs from the gate electrode 12a
  • Fig. 4B shows Exx (distortion in the direction connecting the source and drain regions) and Ezz (distortion in the direction perpendicular to the semiconductor substrate) generated in the channel region when the MISFET in Fig. 4A is a P-type MISFET. ) And the proportion of cobalt (Co) silicide in the gate electrode 12c.
  • the MISFET in Fig. 4A is an N-type MISFET, the drive capability of the MISFET is increased! Based on the stress generated by the insulating film and / or the distortion generated in the channel region of the MISFET under the gate electrode via the gate electrode. It is also a figure which shows the range of the ratio of the corresponding silicide.
  • FIG. 4B shows a black circle mark and a curve 21a connecting the black circle marks, a curve 21b connecting the ⁇ mark and the ⁇ mark, and a dotted line 21c indicating the range of the ratio of silicide.
  • the horizontal axis of the graph of FIG. 4B indicates the ratio of the length of the silicide portion in the height direction to the total length of the gate electrode 12c.
  • the vertical axis of the graph of FIG. 4B shows the ratio of the distortion when the gate electrode 12c is composed of polysilicon and silicide with respect to the distortion when the gate electrode 12c is all polysilicon.
  • a black circle mark and a curve 21a connecting the black circle marks show a change in distortion with respect to the silicide ratio in the distortion (Exx) in the direction extending between the source region and the drain region.
  • the black circle and the curve 21a connecting the black circles it can be seen that there is no increase in distortion when the silicide ratio is 0 to 0.6.
  • the strain ratio increases from 1.0 to 1.2 as the silicide ratio increases from 0.6 to 1.0.
  • Exx strain in the X direction
  • the gate electrode 12c is made of only cobalt (Co) silicide than when it is made of polysilicon.
  • Exx X direction This is because it is considered that the distortion of the above increases.
  • a curve 21b connecting the ⁇ mark and the ⁇ mark indicates a change in the strain with respect to the silicide ratio of the strain (Ezz) in the direction perpendicular to the semiconductor substrate.
  • the curve 21b connecting the ⁇ and ⁇ marks it can be seen that when the silicid ratio increases from 0 to 0.60, the distortion ratio decreases from 1.0 to 0.85. And it shows that the strain ratio is maintained even if the silicide ratio increases from 0.60 to 1.0.
  • Ezz strain in the Z direction
  • Ezz strain in the Z direction
  • the gate electrode 12c is made of cobalt (Co) silicide than when the gate electrode 12c is made of polysilicon alone. This is because Ezz (strain in the Z direction) is considered to decrease as the proportion of cobalt (Co) silicide increases.
  • the dotted line 21c indicating the range of the ratio of silicide indicates the range of the ratio of silicide according to the strain that increases the current drive capability of the P-type MISFET in FIG. 4B, that is, the range from 0.6 to 1.0. Indicates a box.
  • the ratio of cobalt (Co) silicide to the gate electrode 12c in the P-type MISFET in FIG. 4B is limited to the range of 0.6 to 1.0.
  • FIG. 4C shows Exx (distortion in the direction connecting the source and drain regions) and Ezz (distortion in the direction perpendicular to the semiconductor substrate) generated in the channel region when the MISFET in Fig. 4B is an N-type MISFET. ) And the proportion of cobalt (Co) silicide in the gate electrode 12c.
  • FIG. 4C is a strain for increasing the driving capability of the MISFET when the MISFET of FIG. 4A is an N-type MISFET, and the distortion is generated based on the stress generated by the insulating film.
  • M below the gate electrode through the gate electrode It is also a diagram showing the strain generated in the channel region of the ISFET and the range of the silicide ratio according to the strain.
  • the range indicated by the dotted line 21c is different in that the force is 0.5 force 0.8. Therefore, the ratio of cobalt (Co) silicide to the gate electrode 12c in the N-type MISFET in FIG. 4C is limited to the range of 0.5 to 0.9.
  • FIG. 4D shows Exx (distortion in the direction connecting the source and drain regions) and Ezz (distortion in the direction perpendicular to the semiconductor substrate) generated in the channel region when the MISFET in Fig. 4A is an N-type MISFET. ) And the proportion of cobalt (Co) silicide in the gate electrode 12c.
  • FIG. 4D is a strain for increasing the driving capability of the MISFET when the MISFET of FIG. 4A is an N-type MISFET, and is based on the stress generated by the insulating film. It is also a diagram showing the strain generated in the channel region of the MISFET under the gate electrode via the gate electrode, and the range of silicide ratios corresponding to the strain.
  • the range indicated by the dotted line 21c is different in that the force is 0.5 force 0.6. Therefore, the ratio of cobalt (Co) silicide to the gate electrode 12c in the N-type MISFET in FIG. 4D is limited to the range of 0.5 to 0.6.
  • the gate electrode 12c is made of polysilicon. Compared to the configuration with only N, the driving capability of the N-type MISFET is improved. This is because it is the same reason that the drive capability of the N-type MISFET in Fig. 4C is improved. Therefore, when the ratio of cobalt (Co) silicide is limited to the range of 0.5 to 0.6, the reason why the driving capability of the N-type MISFET in Fig. 4C is further enhanced is emphasized. As a result, the drive capability of the N-type MISFET in Figure 4D is improved.
  • FIGS. 3A to 3D and FIGS. 4A to 4D According to the description of FIGS. 3A to 3D and FIGS. 4A to 4D, the following can be understood.
  • the proportion of nickel (Ni) silicide in the gate electrode 12b is limited to a range of 0.5 force 1.0. Then, as the proportion of nickel (Ni) silicide in the gate electrode increases in the channel region of the N-type MIS FET in Fig. 3B, distortion due to compressive force in the direction perpendicular to the semiconductor substrate (Ezz: Z direction) This increases the driving capability of the N-type MISFET in Figure 3B.
  • the proportion of nickel (Ni) silicide in the gate electrode 12b is limited to a range of 0.5 force 0.6.
  • the proportion of nickel (Ni) silicide in the gate electrode 12b is limited to the range of 0.5 force 0.6, in which case the source region and the drain region are connected. Since the direction distortion (Exx: distortion in the X direction) has not started to decrease, the driving capability of the MISFET further increases greatly.
  • the proportion of nickel (Ni) silicide in the gate electrode 12b is limited to the range of 0.6 to 1.0. Then, Exx (strain in the X direction), which is strain due to tensile force, decreases. As a result, the drive capability of the P-type MISFET increases compared to the case where the gate electrode 12b is made of only polysilicon.
  • the ratio of cobalt (Co) silicide to the gate electrode 12c is limited to a range of 0.6 force 1.0.
  • the reason why the current drive capability of the P-type MISFET in Fig. 4B increases is as follows. First, in the channel region of a P-type MISFET, the distortion caused by the compressive force in the direction connecting the source region and the drain region is large. Increase the driving ability of.
  • the ratio of cobalt (Co) silicide to the gate electrode 12c is limited to the range of 0.5 force to 0.9.
  • Ezz disortion in the Z direction
  • the drive capability of the N-type MISFET in Fig. 4C increases due to the decrease in Ezz (strain in the Z direction) in the tensile direction.
  • the ratio of cobalt (Co) silicide to the gate electrode 12c is limited to a range of 0.5 force to 0.6.
  • Exx strain in the X direction
  • Ezz disortion in the Z direction
  • the driving capability of the N-type MISFET in Fig. 4D tends to increase.
  • the gate electrode material is made of a polysilicon portion and a nickel (Ni) silicide.
  • the MISFET channel region can be distorted and the MISFET drive capability can be improved.
  • the tensile stress film generates tensile stress on the film itself, and generates a force that holds the MISFET to the semiconductor substrate.
  • the gate electrode material is composed of a polysilicon portion and a cobalt (Co) silicide portion.
  • a predetermined strain can be generated in the channel region of the MISFET, and the driving capability of the MISFET can be improved.
  • the compressive stress film generates compressive stress on the film itself. The force also generates a pulling force.
  • Example 2 relates to a semiconductor device in which an N-type MISFET and a P-type MISFET are simultaneously formed on one main surface of a semiconductor substrate.
  • Example 2 will be described with reference to FIGS. 5A, 5B, 5C, and 5D.
  • FIGS. 5A to 5D are cross-sectional views of the semiconductor device of Example 2, and graphs showing the ratio of the polysilicon portion and the silicide portion constituting the gate electrode of the N-type MISFET and the P-type MISFET.
  • 5A to 5D show the contact etching stop film 10, the sidewall 11, the gate electrode 12b, the gate electrode 12c, the oxide film 13a under the sidewall 11, the gate insulating film 13b, and the acid on the sidewall of the gate electrode.
  • ⁇ film 13c, source / drain region 14, semiconductor substrate 15 curve 17a connecting ⁇ and ⁇ marks, curve 17b connecting ⁇ and ⁇ marks, the proportion of silicide in the gate electrode of N-type MISFET
  • Dotted line 17d indicating the range
  • dotted line 17e indicating the range of the ratio of silicide over the gate electrode of the P-type MISFET
  • nickel (Ni) silicide part 18, polysilicon part 19 cobalt (Co) silicide part 20
  • FIG. 5A shows an N-type MISFET of FIG. 3B and a P-type MISFET of FIG. 3D formed on one main surface of a semiconductor substrate 15 covered with a contact etching stop film 10 that generates a tensile stress. Sectional drawing of the manufactured semiconductor device is shown.
  • the N-type MISFET in FIG. 3B includes a sidewall 11, a gate electrode 12b, an oxide film 13a under the sidewall 11, a gate insulating film 13b, an oxide film 13c on the side wall of the gate electrode, and a source drain. Area 14 forces are also configured.
  • the impurity into which the source / drain region 14 is introduced is N-type.
  • N-type MISFETs and P-type MISFETs are electrically isolated by element isolation23.
  • the gate electrode 12 b is composed of a nickel (Ni) silicide portion 18 and a polysilicon portion 19.
  • FIG. 5B is a graph similar to that shown in FIG. 3B, and shows a nickel (Ni) silicide portion 18 and a polysilicon portion in the gate electrode 12b of the MISFET constituting the semiconductor device of FIG. 5A.
  • FIG. 5B is a graph similar to that shown in FIG. 3B, and shows a nickel (Ni) silicide portion 18 and a polysilicon portion in the gate electrode 12b of the MISFET constituting the semiconductor device of FIG. 5A.
  • the harm of the nickel (Ni) silicide portion 18 and the polysilicon portion 19 is 0.6 force and 0.9.
  • the ratio of nickel (Ni) silicide part 18 to polysilicon part 19 is 0.6 to 0.9, the current drive capability of both the N-type MISFET and P-type MISFET in the semiconductor device of FIG. Will improve.
  • the same effect as the ratio of the nickel (Ni) silicide portion 18 and the polysilicon portion 19 is limited to 0.6 force 0.9. Because it occurs.
  • FIG. 5C shows the N-type MISFET of FIG. 4C and the P-type MISFET of FIG. 4B on one main surface of the semiconductor substrate 15 covered with the contact etching stop film 10 that generates compressive stress. Sectional drawing of the formed semiconductor device is shown.
  • the N-type MISFET in FIG. 4C includes a sidewall 11, a gate electrode 12c, an oxide film 13a under the sidewall 11, a gate insulating film 13b, an oxide film 13c on the side wall of the gate electrode, and a source drain. Area 14 forces are also configured.
  • the impurity into which the source / drain region 14 is introduced is N-type.
  • N-type MISFETs and P-type MISFETs are electrically isolated by element isolation23.
  • the gate electrode 12 c is composed of a cobalt (Co) silicide portion 20 and a polysilicon portion 19.
  • FIG. 5D illustrates the semiconductor device of FIG. 5C using a graph similar to that illustrated in FIG. 4B.
  • FIG. 6 is a diagram showing the composition ratio of a coroline (Co) silicide portion 20 and a polysilicon portion 19 in the gate electrode 12c of the MISFET to be formed.
  • the harm of the cobalt (Co) silicide portion 20 and the polysilicon portion 19 is 0.6 force and 0.9.
  • both the N-type MISFET and the P-type MISFET have the current drive capability in the semiconductor device of FIG. 5C. Will improve.
  • the ratio of the conoret (Co) silicide portion 20 to the polysilicon portion 19 is the same as that in which the 0.6 force is limited to 0.9. It is because it produces.
  • Example 3 relates to a semiconductor device in which an N-type MISFET and a P-type MISFET are simultaneously formed on one main surface of a semiconductor substrate.
  • the ratio of silicide and polysilicon that make up the gate electrode of the N-type MISFET differs from the ratio of silicide and polysilicon that make up the gate electrode of the P-type MISFET.
  • Example 3 will be described with reference to FIGS. 6A, 6B, 6C, and 6D.
  • 6A to 6D are cross-sectional views of the semiconductor device of Example 3, and graphs showing the ratio of the polysilicon portion and the silicide portion constituting the gate electrode of the N-type MISFET and P-type MISFET.
  • 6A to 6D show the contact etching stop film 10, the sidewall 11, the gate electrode 12b, the gate electrode 12c, the oxide film 13a under the sidewall 11, the gate insulating film 13b, and the acid on the sidewall of the gate electrode.
  • ⁇ film 13c, source / drain region 14, semiconductor substrate 15 curve 17a connecting ⁇ and ⁇ marks, curve 17b connecting ⁇ and ⁇ marks, the proportion of silicide in the gate electrode of N-type MISFET
  • Dotted line 17d indicating the range
  • dotted line 17e indicating the range of the ratio of silicide over the gate electrode of the P-type MISFET
  • nickel (Ni) silicide part 18, polysilicon part 19 cobalt (Co) silicide part 20
  • FIG. 6A shows an N-type MISFET of FIG. 3C and a P-type MISFET of FIG. 3D formed on one main surface of a semiconductor substrate 15 covered with a contact etching stop film 10 that generates a tensile stress. Sectional drawing of the manufactured semiconductor device is shown.
  • the N-type MISFET in FIG. 3C includes a sidewall 11, a gate electrode 12b, an oxide film 13a under the sidewall 11, a gate insulating film 13b, an oxide film 13c on the side wall of the gate electrode, and a source drain. Area 14 forces are also configured.
  • the impurity into which the source / drain region 14 is introduced is N-type.
  • the gate electrode 12 b is composed of a nickel (Ni) silicide portion 18 and a polysilicon portion 19. Note that the ratio of nickel (Ni) silicide part 18 to polysilicon part 19 in the gate electrode 12b of the N-type MISFET in FIG. 3C and the nickel (Ni) silicide part in the gate electrode 12b of the N-type MISFET in FIG. The ratio between 18 and polysilicon part 19 is different.
  • the length of the nickel (Ni) silicide portion 18 in the N-type MISFET in FIG. 3C is the same as the length of the nickel (Ni) silicide portion 18 in the N-type MISFET in FIG. 3D. Since the length of the gate electrode 12b is increased, the ratio between the nickel (Ni) silicide portion 18 and the polysilicon portion 19 is also different.
  • N-type MISFETs and P-type MISFETs are electrically isolated by element isolation23.
  • FIG. 6B is a graph similar to that shown in FIG. 3C, and shows a nickel (Ni) silicide portion 18 and a polysilicon portion 19 in the gate electrode 12b of the MISFET constituting the semiconductor device of FIG. 6A.
  • FIG. 6B is a graph similar to that shown in FIG. 3C, and shows a nickel (Ni) silicide portion 18 and a polysilicon portion 19 in the gate electrode 12b of the MISFET constituting the semiconductor device of FIG. 6A.
  • the dotted line 17d indicating the range of the proportion of silicide in the gate electrode of the N-type MISFET
  • the dotted line 17e indicating the range of the proportion of silicide in the gate electrode of the P-type MISFET shown in FIG.
  • the ratio of the -Neckel (Ni) silicide portion 18 and the polysilicon portion 19 is 0.5 to 0.6.
  • the ratio of the nickel (Ni) silicide portion 18 and the polysilicon portion 19 is from 0.8 to 0.9.
  • FIG. 6C shows an N-type MISFET of FIG. 4D and a P-type MISFET of FIG. 4B on one main surface of a semiconductor substrate 15 covered with a contact etching stop film 10 that generates compressive stress. Sectional drawing of the formed semiconductor device is shown.
  • the N-type MISFET includes a sidewall 11, a gate electrode 12c, an oxide film 13a under the sidewall 11, a gate insulating film 13b, an oxide film 13c on the sidewall of the gate electrode, and a source drain. Area 14 forces are also configured.
  • the impurity into which the source / drain region 14 is introduced is N-type.
  • N-type MISFETs and P-type MISFETs are electrically isolated by element isolation23.
  • the gate electrode 12 c is composed of a cobalt (Co) silicide portion 20 and a polysilicon portion 19. Note that the ratio of the cobalt (Co) silicide portion 20 to the polysilicon portion 19 in the gate electrode 12c of the N-type MISFET in FIG. 4D and the cobalt (Co) silicide portion in the gate electrode 12c of the N-type MISFET in FIG. The ratio of 20 to polysilicon part 19 is different.
  • the length of the cobalt (Co) silicide portion 20 in the N-type MISFET in FIG. 4D is the same as the length of the cobalt (Co) silicide portion 20 in the N-type MISFET in FIG. 4B. Since the length force of the gate electrode 12c is long, the ratio between the cobalt (Co) silicide portion 20 and the polysilicon portion 19 is also different.
  • FIG. 6D shows the semiconductor device of FIG. 6C using a graph similar to that shown in FIG. 4B.
  • FIG. 6 is a diagram showing the composition ratio of a coroline (Co) silicide portion 20 and a polysilicon portion 19 in the gate electrode 12c of the MISFET to be formed.
  • the ratio of the cobalt (Co) silicide portion 20 to the polysilicon portion 19 is 0.5 to 0.6.
  • the ratio of the cobalt (Co) silicide portion 20 and the polysilicon portion 19 is from 0.8 to 0.9.
  • the ratio force between the conoret (Co) silicide portion 20 and the polysilicon portion 19 In the N-type MISFET and the P-type MISFET if the ratio is as described above, the N-type MISFET in the semiconductor device of FIG. And current drive capability is improved for both P-type MISFETs.
  • the N-type MISFET shown in Fig. 4D has the same effect as limiting the ratio of the conolate (Co) silicide portion 20 to the polysilicon portion 19 from 0.5 to 0.6. is there.
  • the P-type MISFET shown in FIG. 4B has the same effect as the ratio of the conolto (Co) silicide portion 20 and the polysilicon portion 19 is limited from 0.8 to 0.9. Because it occurs.
  • Example 4 is an example relating to the method of manufacturing the semiconductor device shown in FIGS. 5A and 5C.
  • the ratio of polysilicon and silicide constituting the gate electrode of the P-type MISFET is the same as the ratio of polysilicon and silicide constituting the gate electrode of the N-type MISFET.
  • Example 4 will be described with reference to FIGS. 7A to 7D.
  • 7A to 7D are cross-sectional views illustrating intermediate steps of the method for manufacturing the semiconductor device illustrated in FIGS. 5A and 5C.
  • 7A to 7D show the contact etching stop film 10, the side wall 11, the gate electrode 12d, the oxide film 13a under the side wall 11, the gate insulating film 13b, and the oxide film 13c on the side wall of the gate electrode.
  • FIG. 7A is a cross-sectional view showing the formation of the gate electrode 12d. Then, to obtain the cross-sectional view shown in FIG. 7A, the following steps are performed.
  • a trench for element isolation 23 is formed on the semiconductor substrate 15 by etching using a resist pattern formed by a photolithography method as a mask. Then, after depositing an insulator and filling the trench with an insulator, the insulator in the region other than the trench is removed by CMP (chemical mechanical polishing). As a result, element isolation 23 is formed. Thereafter, for example, silicon oxynitride (SiON) is deposited as the gate insulating film 13b. Then, a polysilicon layer is deposited on the gate insulating film 13b. A resist is applied on the polysilicon layer, and a resist pattern corresponding to the gate electrode 12d is formed by a photolithography method.
  • SiON silicon oxynitride
  • FIG. 7B is a cross-sectional view showing the side wall 11 formed on the side surface of the polysilicon pattern for the gate electrode 12d and the impurity introduced into the deep impurity diffusion region 24 constituting the source / drain region 14. It is. Then, to obtain the cross-sectional view shown in FIG. 7B, the following steps are performed. First, an oxide film is deposited, and a nitride film is further deposited on the oxide film. Then, by performing anisotropic etching of the nitride film, the sidewall 11 made of nitride is formed through the oxide film 13c on the sidewall of the polysilicon pattern.
  • etching of the oxide film is performed using the sidewall 11 as a mask to form an oxide film 13a under the sidewall 11, and the oxide on the polysilicon pattern is removed. Thereafter, impurities are introduced into the deep impurity diffusion regions 24 constituting the source / drain regions 14 to obtain the cross-sectional view of FIG. 7B.
  • FIG. 7C is a cross-sectional view showing the silicide formed on the source / drain regions and the polysilicon pattern. Then, to obtain the cross-sectional view shown in FIG. 7C, the following steps are performed. First, due to the activity of impurities, heat treatment is performed to form source / drain regions 14. The impurities in the deep impurity diffusion region 24 to the extension region 25 and the punch-through stop impurity region 26 are activated. Thereafter, a metal layer constituting the silicide, for example, a metal layer of nickel (Ni), titanium (Ti), cobalt (Co), or the like is deposited by sputtering or CVD (chemical vapor deposition).
  • a metal layer constituting the silicide for example, a metal layer of nickel (Ni), titanium (Ti), cobalt (Co), or the like is deposited by sputtering or CVD (chemical vapor deposition).
  • a heat treatment for forming silicide is performed to form a gate electrode 12d made of polysilicon and silicide.
  • the heat treatment for forming the silicide determines the ratio of the polysilicon portion 19 constituting the gate electrode 12d and the silicide such as the -kel (Ni) silicide portion 18 to the cobalt (Co) silicide portion 20.
  • the ratio of the polysilicon portion 19 and the cobalt (Co) silicide portion 20 can be made 50:50.
  • the ratio of the polysilicon portion 19 and the nickel (Ni) silicide portion 18 can be made 50:50.
  • FIG. 7D is a cross-sectional view showing the contact etching stop film 10 formed.
  • the contact etching stop film 10 can be deposited by a plasma CVD method or the like.
  • the contact etching stop film 10 that generates tensile stress is formed by silicon nitridation by plasma CVD using silicon hydrogen (SiH) gas or ammonia (NH) gas.
  • the contact etching stop film 10 that generates compressive stress is formed by plasma CVD using silicon hydrogen (SiH) gas, ammonia (NH2) gas, and carbon-containing gas.
  • SiN silicon nitride film
  • the height of the gate electrode 12d is such that the thickness of the polysilicon layer for forming the gate electrode and the polysilicon and the metal react to form silicide. It is determined by the increase in volume. Further, the ratio of polysilicon and silicide constituting the gate electrode 12d can be controlled by the heat treatment time and heat treatment temperature at the time of silicide formation. The ratio of polysilicon and silicide constituting the gate electrode 12d is almost the same in the P-type MISFET and the N-type MISFET.
  • the ratio of polysilicon and silicide constituting the gate electrode 12d can be set as shown in FIG. 5B. Further, the contact etching stop film 10 generates compressive stress. In this case, the ratio of polysilicon and silicide constituting the gate electrode 12d can be set as shown in FIG. 5D.
  • the semiconductor device manufactured by the manufacturing method of the fourth embodiment it is possible to generate a distortion that increases the driving capability of the MISFET.
  • both the P-type MISF ET and the N-type MISFET increase in current drive.
  • Example 5 is an example relating to the method of manufacturing the semiconductor device shown in FIGS. 6A and 6C. However, in the semiconductor device described above, the ratio of the polysilicon and the silicide constituting the gate electrode of the P-type MISFET and the ratio of the polysilicon and the silicide constituting the gate electrode of the N-type MISFET are different. Example 5 will be described with reference to FIGS. 8A to 8D.
  • 8A to 8D are cross-sectional views illustrating intermediate steps in the method for manufacturing the semiconductor device illustrated in FIGS. 6A and 6C.
  • 8A to 8D show the contact etching stop film 10, the side wall 11, the gate electrode 12d, the oxide film 13a under the side wall 11, the gate insulating film 13b, and the oxide film 13c on the side wall of the gate electrode.
  • a shallow impurity diffusion region constituting the region 24, the source / drain region 14, that is, an extension region 25 and a punch-through stop impurity region 26 are shown.
  • FIG. 8A is a cross-sectional view showing the formation of the gate electrode 12d. Then, the following steps are performed to obtain the cross-sectional view shown in FIG. 8A.
  • a trench for element isolation 23 is formed on the semiconductor substrate 15 by etching using a resist pattern formed by a photolithography method as a mask. Then, after depositing an insulator and filling the trench with an insulator, the insulator in the region other than the trench is removed by CMP. As a result, element isolation 23 is formed.
  • silicon oxynitride SiON
  • a polysilicon layer is deposited on the gate insulating film 13b.
  • a resist pattern corresponding to the gate electrode 12d is formed by a photolithography method.
  • anisotropic etching of the polysilicon layer is performed using the resist pattern as a mask.
  • a polysilicon pattern corresponding to the gate electrode pattern is formed.
  • a resist is applied to the entire surface, and a resist pattern that covers the gate electrode 12d of the N-type MISFET is formed by a photolithography method. Thereafter, the gate electrode 12d of the P-type MISFET is etched by a predetermined amount by anisotropic etching. Then, the resist pattern is removed. As a result, the length of the gate electrode 12d of the P-type MISFET is shorter than the length of the gate electrode 12d of the N-type MISFET.
  • FIG. 8B is a cross-sectional view showing the side wall 11 formed on the side surface of the polysilicon pattern for the gate electrode 12d and the impurity introduced into the deep impurity diffusion region 24 constituting the source / drain region 14 It is. Then, to obtain the cross-sectional view shown in FIG. 8B, the same process as in FIG. 7B is performed.
  • FIG. 8C is a cross-sectional view showing the silicide formed on the source / drain regions and the polysilicon pattern. Then, to obtain the cross-sectional view shown in FIG. 8C, the same process as in FIG. 7C is performed. However, since the length of the gate electrode 12d of the N-type MISFET is different from the length of the gate electrode 12d of the P-type MISFET, the ratio of polysilicon to silicide in the gate electrode 12d is different.
  • FIG. 8D is a cross-sectional view showing the contact etching stop film 10 formed.
  • the contact etching stop film 10 can be deposited by a plasma CVD method or the like.
  • the contact etching stop film 10 that generates tensile stress is formed by silicon nitridation by plasma CVD using silicon hydrogen (SiH) gas or ammonia (NH) gas.
  • the contact etching stop film 10 that generates compressive stress is formed by plasma CVD using silicon hydrogen (SiH) gas, ammonia (NH2) gas, and carbon-containing gas.
  • the height of the gate electrode 12d depends on the thickness of the polysilicon layer for forming the gate electrode, the subsequent etching amount of the polysilicon pattern, and the polysilicon. It is determined by the increase in volume when the metal reacts to form silicide. Further, the ratio between the polysilicon and the silicide constituting the gate electrode 12d can be controlled by the heat treatment time and heat treatment temperature at the time of silicide formation. Then, since the polysilicon pattern for the gate electrode 12d of the N-type MISFET was not etched, the height of the gate electrode 12d is high.
  • the length of the silicide portion is almost the same for the gate electrode 12d of the P-type MISFET and the gate electrode 12d of the N-type MISFET. Therefore, the ratio between the polysilicon and the silicide constituting the gate electrode 12d is different for P-type MISFETs and N-type MISFETs.
  • the ratio of polysilicon and silicide constituting the gate electrode 12d can be set as shown in FIG. 6B. Further, when the contact etching stop film 10 generates compressive stress, the ratio of polysilicon and silicide constituting the gate electrode 12d can be set as shown in FIG. 6D.
  • the semiconductor device manufactured by the manufacturing method of the fifth embodiment it is possible to generate a distortion that increases the driving capability of the MISFET.
  • both the P-type MISF ET and the N-type MISFET increase in current drive.
  • Ratio force between the polysilicon part and the silicide part Increases the driving capability of the MISFET
  • the strain is a ratio determined according to the strain generated in the channel region of the MISFET under the gate electrode via the gate electrode based on the stress generated by the insulating film. MISFET characterized by.
  • the stress generated by the insulating film is a tensile stress and the MISFET is an N-type MISFET
  • the silicide has a Young's modulus greater than the polysilicon
  • the silicide has a Young's modulus greater than the polysilicon
  • a semiconductor device comprising:
  • the stress generated by the insulating film is a compressive stress and the MISFET is a P-type MISFET
  • the silicide has a smaller Young's modulus than the polysilicon
  • the silicide has a smaller Young's modulus than the polysilicon
  • a semiconductor device comprising:
  • the ratio force between the polysilicon and the silicide is a strain for increasing the driving capability of the MISFET, and the channel region of the MISFET under the gate electrode through the gate electrode based on the stress generated by the insulating film
  • a semiconductor device in which an N-type MISFET having a first gate electrode covered with a stress-generating insulating film and a P-type MISFET having a second gate electrode are formed on one main surface of a semiconductor.
  • a silicide is formed by reacting the metal constituting the metal layer with the polysilicon constituting the first polysilicon pattern and the second polysilicon pattern, and from the polysilicon and the silicide left unreacted. Forming the first gate electrode and the second electrode configured, and
  • a method of manufacturing a semiconductor device wherein a ratio between the polysilicon and the silicide in the first gate electrode and a ratio between the polysilicon and the silicide in the second gate electrode are different.
  • the silicide When the stress is a tensile stress, the silicide has a Young's modulus greater than that of polysilicon, and the ratio of the polysilicon to the silicide in the first gate electrode is 0.6 force or the like.
  • the Young's modulus of the silicide is smaller than that of polysilicon, and the ratio of the polysilicon of the first gate electrode to the silicide is from 0.5 to 0.

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Abstract

（課題） 　本発明の目的は、コンタクトエッチングストップ膜が発生するストレスが緩和又は強調されて、ＭＩＳＦＥＴのチャネル領域に伝わり、ＭＩＳＦＥＴの駆動能力が向上するように歪みを発生する構造を有するＭＩＳＦＥＴ及びそのＭＩＳＦＥＴの製造方法を提供することにある。 （解決手段） 　ストレスを発生する絶縁膜に覆われたＭＩＳＦＥＴであって、ゲート絶縁膜と、前記ゲート絶縁膜上に形成され、ポリシリコン部分とシリサイド部分とからなるゲート電極と、前記ゲート電極に隣接したソース・ドレインと、を備え、前記ポリシリコン部分と前記シリサイド部分の比率が、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記ストレスに基づいて前記ゲート電極を介して、ＭＩＳＦＥＴのチャネル領域に発生させる前記歪みに応じて決められた比率であることを特徴とするＭＩＳＦＥＴを提供することにより、上記の課題は解決される。              

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 半導体装置及びその製造方法に関し、特に、ストレスを発生する膜で覆われた Ml SFETであって、そのストレスを利用してチャネル領域に歪みを生じさせて駆動電流 の増加を図った MISFETを有する半導体装置及びその製造方法に関する。
背景技術
[0002] MISFETに、特定の方向のストレスを印加して歪みを発生させると、 MISFETの導 電性を担うキヤリヤーの移動度が増加し、 MISFETの特性が向上する。
そこで、 MISFETにストレスを印加するための様々な技術が検討されている。その 技術の一つに、 MISFETを覆うように形成されたコンタクトエッチングストップ膜により 、 MISFETにストレスを印加する技術がある。
[0003] コンタクトエッチングストップ膜により、 MISFETにストレスを印加する技術においては 、ストレス量のコントロールはコンタクトエッチングストップ膜の膜厚をコントロールする ことにより行うことができる。しかし、コンタクトエッチングストップ膜によるストレスの方 向を、上記のコンタクトエッチングストップ膜中において部分的にコントロールすること はできない。
[0004] ここで、 N型 MISFET又は P型 MISFETの特性を改善するには、特定の方向にスト レスをかける必要がある。そうすると、コンタクトエッチングストップ膜が与えるストレス の方向と MISFETの特性が改善するストレスの方向が異なる場合には、 MISFETの 特性は改善しない。
また、 N型の MISFETと P型の MISFETとでは、特性を改善するためにチャネル領 域にかけるべきストレスの方向が異なる。そうすると、コンタクトエッチングストップ膜に より、 MISFETにストレスを印加する技術によっては、 N型の MISFETの特性及び P 型の MISFETの特性を、同時に改善することはできない。
通常の MISFETの構造にお!、ては、コンタクトエッチングストップ膜が発生するスト レスはそのまま MISFETのチャネル領域に伝わる力もである。 そこで、 P型の MISFET上には圧縮ストレスを発生するコンタクトエッチングストップ 膜が堆積され、 N型の MISFET上には引っ張りストレスを発生するコンタクトエツチン グストップ膜が堆積されている構造が提案された。（例えば、特許文献 1)
[0005] 特許文献 1によれば、上記の構造を得るために、以下のような工程を行う。まず、圧 縮ストレスを発生するコンタクトエッチングストップ膜を堆積させる工程を行う。次に、 N 型の MISFET上の圧縮ストレスを発生するコンタクトエッチングストップ膜を除去する 工程を行う。そして、新たに、引っ張りストレスを発生するコンタクトエッチングストップ 膜を堆積させる工程を行う。そうすると、 P型の MISFET上には圧縮ストレスを発生す るコンタクトエッチングストップ膜力 N型の MISFET上には引っ張りストレスを発生す るコンタクトエッチングストップ膜が形成される。
特許文献 1 :国際公開 WO2002Z043151号
発明の開示
[0006] (発明が解決しょうとする課題）
P型の MISFET又は N型の MISFET上のコンタクトエッチングストップ膜が発生す るストレスの方向は、通常の MISFETの構造においては、そのまま、 MISFETのチ ャネル領域に伝わると 、う問題点がある。
そこで、 P型の MISFETのチャネル領域に発生するストレスと N型の MISFETのチ ャネル領域に発生するストレスを異なるものとするため、特許文献 1に示すような構造 をえようとすると、 MISFETを有する半導体装置の製造工程が増加する問題点があ る。
[0007] 本発明の目的は、コンタクトエッチングストップ膜が発生するストレスが緩和又は強 調されて、 MISFETのチャネル領域に伝わり、 MISFETの駆動能力が向上するよう に歪みを発生する構造を有する MISFET及びその MISFETの製造方法を提供す ることにめる。
また、本発明の他の目的は、半導体基板の一主面に、コンタクトエッチングストップ 膜に覆われた N型の MISFETと P型の MISFETを形成する場合に、 N型の MISFE Tのチャネル領域に伝わるストレスと P型の MISFETのチャネル領域に伝わるストレス が各々の電流駆動能力が向上する方向となる MISFETの構造であって、製造工程 の増加を殆ど伴わずに得られる構造を有する MISFET及びその MISFETの製造方 法を提供することにある。
[0008] さらに、本発明の他の目的は、半導体基板の一主面に、コンタクトエッチングストツ プ膜に覆われた N型の MISFETと P型の MISFETを形成する場合に、一方の MIS FETにおいては、電流駆動能力の低下の抑制を図るように、他方の MISFETにお いては、電流駆動能力の向上を図るように MISFETのチャネル領域にストレスが伝 わる構造であって、製造工程の増加を殆ど伴わずに得られる構造を有する MISFET 及びその MISFETの製造方法を提供することにある。
[0009] (課題を解決するための手段）
上記の課題を解決するため、本願発明に係る MISFETは、ストレスを発生する絶 縁膜に覆われた MISFETであって、半導体基板上に形成されたゲート絶縁膜と、前 記ゲート絶縁膜上に形成され、ポリシリコン部分とシリサイド部分とからなるゲート電極 と、前記ゲート電極の一方に隣接したソースと、前記ゲート電極の他方に隣接したド レインと、を備え、前記ポリシリコン部分と前記シリサイド部分の比率力 前記 MISFE Tの駆動能力を増力!]させるための歪みであって、前記絶縁膜が発生するストレスに基 づ、て前記ゲート電極を介して、前記ゲート電極下の MISFETのチャネル領域に発 生させる前記歪みに応じて決められた比率であることを特徴とする。
[0010] 上記の課題を解決するため、本願の他の発明に係る製造方法は、ストレスを発生す る絶縁膜に覆われた MISFETの製造方法であって、半導体基板上にゲート絶縁膜 を形成する工程と、前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、前 記ポリシリコンパターンの側面に、絶縁材料力もなるサイドウォールを形成する工程と 、前記ポリシリコンパターン上に金属層を形成する工程と、前記金属層を構成する金 属と前記ポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し 、反応せずに残った前記ポリシリコンと前記シリサイドから構成されるゲート電極を形 成する工程と、を備え、
前記ポリシリコンと前記シリサイドの比率力 前記 MISFETの駆動能力を増加させる ための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を 介して、前記ゲート電極下の MISFETのチャネル領域に発生させる歪みに応じて決 められた比率であることを特徴とする。
[0011] 上記の課題を解決するため、本願の他の発明に係る製造方法は、半導体の一主面 の第 1の領域に、ストレスを発生する絶縁膜に覆われた N型の MISFETと P型の Ml SFETが形成されて ヽる半導体装置であって、半導体基板上にゲート絶縁膜を形成 する工程と、前記ゲート絶縁膜上に、第 1のポリシリコンパターン及び第 2のポリシリコ ンパターンを形成する工程と、前記第 1のポリシリコンパターン及び前記第 2のポリシ リコンパターンの側面に、絶縁材料力もなるサイドウォールを形成する工程と、前記 第 1のポリシリコンパターン及び前記第 2のポリシリコンパターン上に金属層を形成す る工程と、前記金属層を構成する金属と前記第 1のポリシリコンパターン及び前記第 2のポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反 応せずに残った前記ポリシリコンと前記シリサイドから構成される第 1のゲート電極と 第 2の電極を形成する工程と、を備え、前記第 1のゲート電極の前記ポリシリコンと前 記シリサイドの比率と、前記第 2のゲート電極の前記ポリシリコンと前記シリサイドの比 率が、異なることを特徴とする。
[0012] (発明の効果）
本願の発明によれば、駆動能力が増加した MISFETを提供することができる。また 、本願の他の発明によれば、駆動能力が増加した N型の MISFET及び P型の MISF ETが形成された半導体装置の製造方法を提供することができる。
図面の簡単な説明
[0013] [図 1]図 1は、 N型の MISFETの駆動電流を向上させるのに最適な、 N型の MISFE Tのチャネル領域へのストレス方向、すなわち、歪みの方向、及び、 P型の MISFET の駆動電流を向上させるのに最適な、 P型の MISFETのチャネル領域へのストレス 方向、すなわち、歪みの方向を示す表である。
[図 2]図 2A及び図 2Bは、コンタクトエッチングストップ膜に覆われた MISFETの断面 図及び MISFETのチャネル領域に発生する歪みを表すグラフを示す。
[図 3]図 3A乃至図 3Dは、実施例 1に係わる MISFETの断面図、及び、実施例 1に 係わる MISFETのチャネル領域に発生する歪みを表すグラフを示す。
[図 4]図 4A乃至図 4Dは、実施例 1に係わる他の MISFETの断面図、及び、実施例 1に係わる他の MISFETのチャネル領域に発生する歪みを表すグラフを示す。
[図 5]図 5A乃至図 5Dは実施例 2の半導体装置の断面図及び N型の MISFETと P型 の MISFETのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表す グラフである。
[図 6]図 6A乃至図 6Dは実施例 3の半導体装置の断面図及び N型の MISFETと P型 の MISFETのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表す グラフである。
[図 7]図 7A乃至図 7Dは、図 5 A及び図 5Cに示す半導体装置の製造方法の途中ェ 程を示す断面図である。
[図 8]図 8A乃至図 8Dは、図 6A及び図 6Cに示す半導体装置の製造方法の途中ェ 程を示す断面図である。
発明を実施するための最良の形態
[0014] 以下、本発明の実施例 1、実施例 2、実施例 3、実施例 4、及び、実施例 5について説 明する。
[0015] (実施例 1)
実施例 1はコンタクトエッチングストップ膜が発生するストレスが緩和又は強調されて 、 MISFETのチャネル領域に伝わる構造を有し、電流駆動能力が向上している MIS FETに関する。そして、実施例 1を、図 1、図 2A、図 2B、図 3A乃至図 3D、図 4A乃 至図 4Dを用いて説明する。
[0016] 図 1は、 N型の MISFETの駆動電流を向上させるのに最適な、 N型の MISFETのチ ャネル領域への応力の方向、すなわち、歪みの方向、及び、 P型の MISFETの駆動 電流を向上させるのに最適な、 P型の MISFETのチャネル領域の応力方向、すなわ ち、歪みの方向を示す表である。
そして、図 1の表において、 Direction (方向）の欄 1、 NMOSの欄 2、 PMOSの欄 3 、記号の欄 4、 Tension (引っ張り） + + + 5、 Compression (圧縮) + + + +6、及び、 Co mpression (圧縮） + + + +の欄 7を示す。
[0017] Direction (方向）の欄 1は、ストレスによって発生する、応力、歪みの方向について 記載する欄であり、応力、歪みの方向には、 Longitudinal方向 (X方向：ソース及びドレ インをつなぐ方向)、 Transverse方向 (Y方向：ソース及びドレインをつなぐ方向に垂直 な方向)、及び、 Out-Of-Plane方向 (Z方向：高さ方向、すなわち、半導体表面に対し て垂直な方向)がある。
[0018] NMOSの欄 2は、 N型の MISFETの駆動電流を向上させるのに最適な歪みを与 えるストレスの方向を記載する欄である。
そして、 Longitudinal方向に対しては、 Tension (引っ張り)による歪みが最適な歪みで あることを示し、その後に記載される「+ + +」は、歪み量を一定とした場合に、どの 程度の駆動電流の向上があるかを示す指標である。すなわち、「 +」の数が多い程、 駆動電流の向上への寄与度が大きいことを示す。
そうすると、 Tension (引っ張り） + + + 5は、ソースとドレイン方向の引っ張り力によつ て歪みを与えると、駆動電流の向上に対して中程度よりやや大きい寄与があることを 示す。
同様に、 Transverse方向に対しては、 Tension (引っ張り） + +力 NMOSの欄 2に記 載されている。すなわち、 Transverse方向に対しては、 Tension (引っ張り)による歪み が最適な歪みであることを示し、駆動電流の向上に対する寄与度は中程度よりやや 小さいことを示す。また、 Out- Of- Plane方向に対しては、 Compression (圧縮) + + + + 6が、 NMOSの欄 2に記載されている。すなわち、 Out- Of-Plane方向に対しては、 Compression (圧縮)による歪みが最適な歪みであることを示し、駆動電流の向上に対 する寄与度は大き 、ことを示す。
[0019] PMOSの欄 3は、 P型の MISFETの駆動電流を向上させるのに最適な歪みを与え るストレスの方向を記載する欄である。
そして、 Longitudinal方向に対しては、 Compression (圧縮) + + + +が記載され、 Co mpression (圧縮)による歪みが最適な歪みであることを示し、駆動電流の向上に対す る寄与度は大き 、ことを示す。
また、 Transverse方向に対しては、 Tension (引っ張り） + + +力 PMOSの欄 3に記 載されている。すなわち、 Transverse方向に対しては、 Tension (引っ張り)による歪み が最適な歪みであることを示し、駆動電流の向上に対する寄与度は中程度よりやや 大きいことを示す。さらに、 Out- Of- Plane方向に対しては、 Tension (引っ張り） +力 P MOSの欄 3に記載されている。すなわち、 Out- Of- Plane方向に対しては、 Tension( 引っ張り)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与 度は小さいことを示す。
[0020] なお、本実施例では、 LongitudinaKX方向：ソース及びドレインをつなぐ方向)を、半 導体基板のく 110〉方向と一致させることが、 MISFETの駆動電流の向上の条件で ある。
なぜなら、シリコン結晶のバンド構造力 歪みを与えることによって変化し、 MISFE Tの反転層の導電キヤリヤーの実効的な移動度が向上することによって、 MISFET の駆動電流が向上することになるからである。また、歪みを与える方向を間違えれば 、導電キヤリヤーの実効的な移動度が低下することになるからである。
さらに、 NMOSの欄 2、及び、 PMOSの欄 3に記載した、 MISFETの駆動電流を 向上させるのに最適な歪みを与えるストレスの方向は、非特許文献: S.E.Thompson et al.， IEEE Trans. Elec. Dev, pp.1790- 1797, November2004を参考に記載したもので ある。
[0021] 記号の欄 4は、 Longitudinal方向 (X方向：ソース及びドレインをつなぐ方向)に対して の歪みを Exx、 Transverse方向 (Y方向：ソース及びドレインをつなぐ方向に垂直な方 向)に対しての歪みを Eyy、 Out- Of-Plane方向 (Z方向：高さ方向、すなわち、半導体 表面に対して垂直な方向)に対しての歪みを Ezzと表すことを示す。
[0022] 図 2A及び図 2Bは、コンタクトエッチングストップ膜に覆われた MISFETの断面図 及び MISFETのチャネル領域に発生する歪みを表すグラフを示す。
そして、図 2Aによれば、コンタクトエッチングストップ膜に覆われた MISFETは、半 導体基板 15の一主面上に形成されており、 MISFETに対してストレスを発生するコ ンタクトエッチングストップ膜 10で覆われている。また、コンタクトエッチングストップ膜 1 0に覆われた MISFETは、ゲート絶縁膜 13b、サイドウォールの下の酸ィ匕膜 13a、シリ サイド又はポリシリコン力もなるゲート電極 12a、ゲート電極 12aの側面にゲート電極の 側壁の酸ィ匕膜 13cを介して配置されたサイドウォール 11、及び、ゲート電極 12aの両 側に隣接して配置されたソース'ドレイン領域 14カゝら構成されている。
[0023] 図 2Bは、コンタクトエッチングストップ膜 10に覆われた MISFETの構造において、 コンタクトエッチングストップ膜 10からのストレスによってゲート電極付近に発生する歪 みを、シミュレーションによって求めた結果を示すグラフである。図 2Bの縦軸は歪み を表し、圧縮方向の歪みをマイナスの歪み、引っ張り方向の歪みをプラスの歪みとし た。なお、歪みは伸びた長さ又は圧縮された長さを元の長さで除したものであるから 、無次元の数値である。また、図 2Bの横軸は、半導体表面に垂直な方向の位置を表 し、ゲート電極 12aとゲート絶縁膜 13bの界面を原点とし、ゲート電極 12aの高さ方向を プラスとし、ゲート絶縁膜 13bより下の方向をマイナスとした場合に、— 10應力も 30應 までの範囲を表している。
[0024] そして、図 2Bは、ゲート電極材料として、ポリシリコン、ニッケルシリサイド、及び、コ バルトシリサイドを使用した場合に、シミュレーションによって、 Longitudinal方向 (X方 向：ソース及びドレインをつなぐ方向)の歪み、すなわち Exx、及び、 Out- Of-Plane方 向 (Z方向：高さ方向、すなわち、半導体表面に対して垂直な方向)の歪み、すなわち 、 Ezzを表したグラフである。図 2Bにおいて、 X印及びその X印で表される線 16bは ゲート電極材料をポリシリコンとした場合の Exx歪みを表し、黒丸印及び黒丸印で表 された線 16eはゲート電極材料をポリシリコンとした場合の Ezz歪みを表す。図 2Bに お!、て、♦印及び♦印で表された線 16aはゲート電極材料をコバルト (Co)シリサイドと した場合の Exx歪みを表し、國印及び國印で表された線 16fはゲート電極材料をコバ ルト (Co)シリサイドとした場合の Ezz歪みを表す。図 2Bにおいて、▲印及び▲印で表 された線 16cはゲート電極材料をニッケル (Ni)シリサイドとした場合の Exx歪みを表し 、 +印及び +印で表された線 16dはゲート電極材料をニッケル (Ni)シリサイドとした場 合の Ezz歪みを表す。図 2Bにおいて、横軸の 5nmの位置を縦に横切る実線 16gは ゲート絶縁膜とシリコン基板界面、すなわち、チャネルの表面を表す。
[0025] ここで、コノ レト（Co)シリサイド、ポリシリコン、ニッケル (Ni)シリサイドの順番に固!ヽ 物質であり、上記の歪みを求めるシミュレーションにおいて、ヤング率はコバルト (Co) シリサイドのャッグ率は 100GPa、ポリシリコンのヤング率は 160GPa、ニッケル (Ni)シ リサイドのヤング率は 200GPaである。
[0026] また、ゲート電極 12aの幅は 40nm、ゲート電極 12aの高さは 76nm、サイドウォール 11 の幅は 50nm、 MISFET上のコンタクトエッチングストップ膜 10の厚さは 80nmである。 さらに、コンタクトエッチングストップ膜 10は引っ張りストレスを与える膜、すなわち、テ ンサイルストレスをもつコンタクトエッチング膜である。なお、コンタクトエッチングストツ プ膜 10は成膜の条件により、引っ張りストレスを与える膜とすることもできるし、圧縮ス トレスを与える膜とすることもできる。
[0027] そして、図 2Bによれば、♦印で表された線 16a、 X印で表された線 16b、及び、黒▲ 印で表された線 16cを比較すると、ヤング率の小さい物質ほど、すなわち、固い物質 ほど、ソース領域とドレイン領域をむすぶ方向のプラスの歪み、 Exxは大きくなつてい る。従って、ゲート電極 12aとゲート絶縁膜 13bの界面、すなわち、原点付近でも、ソー スとドレインをむすぶ方向の歪み、 Exxは、ヤング率の小さい物質程大きい。また、半 導体表面に垂直な方向の位置において、ゲート電極 12aとゲート絶縁膜 13bの界面を 原点として、プラス方向にいくに従って、引っ張り方向の歪み (プラスの歪み）が大き いことがわ力る。
一方、 +印で表された線 16d、黒丸印で表された線 16e、及び、國印で表された線 1 6 比較すると、半導体表面に垂直な方向の歪み Ezzは、半導体表面に垂直な方向 であって、 20nmを超える領域では、コバルト (Co)シリサイド、ポリシリコン、ニッケル（Ni )シリサイドの順に、圧縮方向の歪み (マイナスの歪み）が大きい。しかし、半導体表面 に垂直な方向であって、原点付近では、コバルト（Co)シリサイド、ポリシリコン、 -ッケ ル (Ni)シリサイドの順に、圧縮方向の歪み (マイナス歪み）が小さい。
[0028] 以上から、コンタクトエッチングストップ膜 10の圧縮ストレスに基づいて、ゲート電極 1 2aを介して、ゲート電極 12aとゲート絶縁膜 13bの界面に、すなわち、ゲート電極 12a下 のチャネル領域に、引っ張り方向の Exx (ソース領域とドレイン領域を結ぶ方向の歪 み）と圧縮方向の Ezz (半導体基板に垂直な方向の歪み）をもたらす。
[0029] 図 3A乃至図 3Dは、実施例 1に係わる MISFETの断面図、及び、実施例 1に係わ る MISFETのチャネル領域に発生する歪みを表すグラフを示す。
図 3Aは、実施例 1に係わる MISFETであって、テンサイルストレス（引っ張りストレ ス）を発生するコンタクトエッチングストップ膜 10に覆われた MISFETにおいて、チヤ ネル領域に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導 体基板に垂直な方向の歪み)を制御するゲート電極構造を示す断面図である。 [0030] そして、実施例 1に係わる MISFETは、半導体基板 15の一主面上に形成されてお り、 MISFETに対してテンサイルストレス（引っ張りストレス）を発生するコンタクトエツ チンダストップ膜 10で覆われている。また、図 3Aに係わる MISFETは、ゲート絶縁膜 13b、サイドウォールの下の酸化膜 13a、ニッケル (Ni)シリサイド部分 18とポリシリコン部 分 19が所定の比率となっているゲート電極 12b、ゲート電極 12bの側面にゲート電極 の側壁の酸ィ匕膜 13cを介して配置されたサイドウォール 11、及び、ゲート電極 12bの 両側に隣接して配置されたソース'ドレイン領域 14カゝら構成されている。なお、図 2A と同様な部分については、同様な番号を付した。ただし、ゲート電極 12bはポリシリコ ン 19とニッケル (Ni)シリサイド 18が所定の比率となって!/、る点で、ゲート電極 12a (ポリ シリコン又はシリサイドから構成されて 、る)とは異なって 、る。
[0031] なお、テンサイルストレス（引っ張りストレス）を発生するコンタクトエッチングストップ 膜 10によって、 MISFETは両側から引っ張られるため、ゲート電極 12bには高さ方向 力 圧縮ストレスが発生して 、る。
[0032] 図 3Bは、図 3Aの MISFETが N型の MISFETである場合において、チャネル領域 に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導体基板に 垂直な方向の歪み）と、ゲート電極 12bにおけるニッケル (Ni)シリサイドの割合の関係 を示すグラフを示す。また、図 3Aの MISFETが N型の MISFETである場合におい て、前記 MISFETの駆動能力を増力！]させるための歪みであって、前記絶縁膜が発 生するストレスに基づ!/、て前記ゲート電極を介して、前記ゲート電極下の MISFET のチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲 を示す図でもある。
そして、図 3Bは、△印及び△印を結ぶ曲線 17a、〇印及び〇印を結ぶ曲線 17b、及 び、シリサイドの割合の範囲を示す点線 17cを示す。
[0033] ここで、図 3Bのグラフの横軸はシリサイド部分の高さ方向の長さがゲート電極 12b全 体の高さ方向の長さに占める割合を示す。また、図 3Bのグラフの縦軸はゲート電極 1
2bがすべてポリシリコンであった場合の歪みに対する、ゲート電極 12bがポリシコンと シリサイドで構成されて 、る場合の歪みの割合を示す。
[0034] △印及び△印を結ぶ曲線 17aは半導体基板に垂直な方向の歪み (Ezz)のシリサイ ド割合に対する歪みの変化を示す。△印及び△印を結ぶ曲線 17aによれば、シリサイ ドの割合が 0から 0. 8に増加するに従って歪みの割合が 1. 0から 1. 1に増加すること を示す。図 2Bに示すように、ゲート電極 12bがポリシリコンのみで構成されている場合 より、ニッケル (Ni)シリサイドで構成されている場合には Ezz (Z方向の歪み）が増加す るため、ゲート電極 12bにおいて、ニッケル (Ni)シリサイドの割合が増加する程、 Ezz ( Z方向の歪み）が増加すると考えられるからである。なお、シリサイドの割合が 0. 8か ら 1. 0に増加しても、歪みの割合は 1. 1程度が維持される。
[0035] 〇印及び〇印を結ぶ曲線 17bはソースとドレインを結ぶ方向の歪み (Exx)のシリサイ ド割合に対する歪みの変化を示す。〇印及び〇印を結ぶ曲線 17bによれば、シリサ イドの割合が 0から 0. 5に増加しても、歪みの割合が 1. 0に維持されることを示す。そ して、シリサイドの割合が 0. 5から 1. 0に増加すると、歪みの割合は 1. 0力 0. 9に 変化することを示す。図 2Bに示すように、ゲート電極 12bがポリシリコンのみで構成さ れて 、る場合より、ニッケル (Ni)シリサイドで構成されて 、る場合には Exx(X方向の 歪み)が減少するため、ゲート電極 12bにおいて、ニッケル (Ni)シリサイドの割合が増 加する程、 Exx(X方向の歪み)が減少すると考えられるからである。
[0036] シリサイドの割合の範囲を示す点線 17cは、図 3Bの N型の MISFETの電流駆動能 力が増加させる歪みに応じたシリサイドの割合の範囲、すなわち、 0. 55から 1. 0の 範囲を示す。すなわち、図 3Bの N型の MISFETにおいてゲート電極 12bに占める- ッケル (Ni)シリサイドの割合が 0. 5から 1. 0の範囲に限定されていることを示す。
MISFETの電流駆動能力が増加する理由は以下である。まず、図 1の表によると、 N型の MISFETのチャネル領域において、半導体基板に垂直な方向の圧縮力によ る歪みは大きく N型の MISFETの駆動能力を増加させる。従って、ニッケル (Ni)シリ サイドの割合が大きくなるほど歪みが大きくなり、 MISFETの駆動能力は増加する。 一方、 N型の MISFETのチャネル領域において、ソース領域とドレイン領域をむす ぶ方向の引っ張り力による歪みは中程度より大きく N型の MISFETの駆動能力を増 カロさせる。そうすると、ニッケル (Ni)シリサイドの割合が大きくなるほど歪みが小さくなり 、 MISFETの駆動能力は減少する。し力し、点線 17cで示すニッケル (Ni)シリサイドの 割合の範囲では、 Ezzが大きくなることによる MISFETの駆動能力の増加が大きぐ Exxが減少することによる MISFETの駆動能力の減少を上回ることになる力もである
[0037] 図 3Cは、図 3Bと同様に、図 3Aの MISFETが N型の MISFETである場合におい て、チャネル領域に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と E zz (半導体基板に垂直な方向の歪み）と、ゲート電極 12bにおけるニッケル (Ni)シリサ イドの割合の関係を示すグラフを示す。また、図 3Cは、図 3 Aの MISFETが N型の M ISFETである場合にお!、て、前記 MISFETの駆動能力を増加させるための歪みで あって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲ ート電極下の MISFETのチャネル領域に発生させる前記歪みと、その歪みに応じた シリサイドの割合の範囲を示す図でもある。
[0038] ただし、図 3Cにおいては、点線 17cが示す範囲は、 0. 5力 0. 6である点で異なる 。従って、図 3Cの N型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリ サイドの割合が 0. 5から 0. 6の範囲に限定されていることを示す。
図 3Cの N型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリサイドの 割合が 0. 5から 0. 6の範囲に限定されている場合には、 Exx (X方向の歪み）の減少 が始まっていないため、さらに、 MISFETの駆動能力力 大きく増加する。
[0039] 図 3Dは、図 3Aの MISFETが P型の MISFETである場合において、チャネル領域 に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導体基板に 垂直な方向の歪み）と、ゲート電極 12bにおけるニッケル (Ni)シリサイドの割合の関係 を示すグラフを示す。また、図 3Dは、図 3Aの MISFETが P型の MISFETである場 合において、前記 MISFETの駆動能力を増加させるための歪みであって、前記絶 縁膜が発生するストレスに基づ 、て前記ゲート電極を介して、前記ゲート電極下の M ISFETのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割 合の範囲を示す図でもある。
[0040] ただし、図 3Dにおいては、点線 17cが示す範囲は、 0. 6から 1. 0である点で異なる 。従って、図 3Dの P型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリ サイドの割合が 0. 6から 1. 0の範囲に限定されていることを示す。
また、図 3Dにおいては、図 3Aの MISFETが P型の MISFETである点でも異なつ ている。
[0041] 図 3Dの P型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリサイドの 割合が 0. 6から 1. 0の範囲に限定されている場合には、ゲート電極 12bがポリシリコ ンのみで構成されている場合に比較して、 P型の MISFETの駆動能力が向上する。
P型の MISFETの駆動能力が向上する理由は以下である。まず、図 1の PMOSの 欄の記載によれば、 P型の MISFETにおいて、 Ezz (Z方向の歪み）は殆ど電流駆動 能力の変化をもたらさない。一方、 P型の MISFETにおいて、 Exx (X方向の歪み）は 圧縮力による歪みの場合に大きく駆動能力が増加する。
[0042] そこで、図 3Dのグラフによれば、ニッケル (Ni)シリサイドの割合が 0. 6のところから、 引っ張り力〖こよる歪みである Exx (X方向の歪み）の減少が始まって 、る。そのため、 ゲート電極 12bがポリシリコンのみで構成されているよりは、 P型の MISFETの駆動能 力が増加する力もである。一方、ニッケル (Ni)シリサイドの割合が 0. 6のところから、 圧縮力による歪みである Ezz (Z方向の歪み）の増加が始まっている。しかし、ゲート電 極 12bがポリシリコンのみで構成されているときと比較して、 P型の MISFETの駆動能 力に対する Ezz (Z方向の歪み）力 の寄与は殆どな 、からである。
[0043] 図 4A乃至図 4Dは、実施例 1に係わる他の MISFETの断面図、及び、実施例 1に 係わる他の MISFETのチャネル領域に発生する歪みを表すグラフを示す。
図 4Aは、実施例 1に係わる MISFETであって、コンプレスストレス（圧縮ストレス）を 発生するコンタクトエッチングストップ膜 10に覆われた MISFETにおいて、チャネル 領域に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導体基 板に垂直な方向の歪み）を制御するゲート電極構造を示す断面図である。
[0044] そして、実施例 1に係わる他の MISFETは、半導体基板 15の一主面上に形成され ており、 MISFETに対してコンプレスストレス（圧縮ストレス）を発生するコンタクトエツ チンダストップ膜 10で覆われている。また、図 3Aに係わる MISFETは、ゲート絶縁膜 13b、サイドウォールの下の酸化膜 13a、コバルト (Co)シリサイド部分 20とポリシリコン 部分 19が所定の比率となっているゲート電極 12c、ゲート電極 12cの側面にゲート電 極の側壁の酸ィ匕膜 13cを介して配置されたサイドウォール 11、及び、ゲート電極 12cの 両側に隣接して配置されたソース'ドレイン領域 14カゝら構成されている。なお、図 2A と同様な部分については、同様な番号を付した。ただし、ゲート電極 12cはポリシリコ ン 19とコバルト (Co)シリサイド 20が所定の比率となって!/、る点で、ゲート電極 12a (ポリ シリコン又はシリサイドから構成されて 、る)とは異なって 、る。
なお、コンプレスストレス（圧縮ストレス）を発生するコンタクトエッチングストップ膜 10 によって、 MISFETは両側から圧縮されるため、ゲート電極 12cには高さ方向に引つ 張りストレスが発生している。
[0045] 図 4Bは、図 4Aの MISFETが P型の MISFETである場合において、チャネル領域 に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導体基板に 垂直な方向の歪み）と、ゲート電極 12cにおけるコバルト (Co)シリサイドの割合の関係 を示すグラフを示す。また、図 4Aの MISFETが N型の MISFETである場合におい て、前記 MISFETの駆動能力を増力！]させるための歪みであって、前記絶縁膜が発 生するストレスに基づ!/、て前記ゲート電極を介して、前記ゲート電極下の MISFET のチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲 を示す図でもある。
[0046] そして、図 4Bは、黒丸印及び黒丸印を結ぶ曲線 21a、▲印及び▲印を結ぶ曲線 21 b、及び、シリサイドの割合の範囲を示す点線 21cを示す。
ここで、図 4Bのグラフの横軸はシリサイド部分の高さ方向の長さがゲート電極 12c全 体の高さ方向の長さに占める割合を示す。また、図 4Bのグラフの縦軸はゲート電極 1 2cがすべてポリシリコンであった場合の歪みに対する、ゲート電極 12cがポリシコンと シリサイドで構成されて 、る場合の歪みの割合を示す。
[0047] 黒丸印及び黒丸印を結ぶ曲線 21aはソース領域とドレイン領域をむすぶ方向の歪 み (Exx)のシリサイド割合に対する歪みの変化を示す。黒丸印及び黒丸印を結ぶ曲 線 21aによれば、シリサイドの割合が 0から 0. 6であるときには歪みの増加がないこと がわかる。一方、シリサイドの割合が 0. 6から 1. 0に増加するに従って歪みの割合が 1. 0から 1. 2に増加することがわかる。
[0048] 図 2Bに示すように、ゲート電極 12cがポリシリコンのみで構成されている場合より、コ バルト (Co)シリサイドで構成されている場合には Exx (X方向の歪み）が増加するため 、ゲート電極 12cにおいて、コバルト (Co)シリサイドの割合が増加する程、 Exx (X方向 の歪み）が増加すると考えられるからである。
[0049] ▲印及び▲印を結ぶ曲線 21bは半導体基板に垂直な方向の歪み (Ezz)のシリサイ ド割合に対する歪みの変化を示す。▲印及び▲印を結ぶ曲線 21bによれば、シリサ イドの割合が 0から 0. 60に増加すると、歪みの割合が 1. 0から 0. 85に減少すること がわかる。そして、シリサイドの割合が 0. 60から 1. 0に増加しても、歪みの割合は維 持されることを示す。図 2Bに示すように、ゲート電極 12cがポリシリコンのみで構成さ れている場合より、コバルト (Co)シリサイドで構成されている場合に Ezz(Z方向の歪み )が減少するため、ゲート電極 12cにおいて、コバルト (Co)シリサイドの割合が増加する 程、 Ezz(Z方向の歪み)が減少すると考えられるからである。
[0050] シリサイドの割合の範囲を示す点線 21cは、図 4Bの P型の MISFETの電流駆動能 力が増加させる歪みに応じたシリサイドの割合の範囲、すなわち、 0. 6から 1. 0の範 囲を示す。
すなわち、図 4Bの P型の MISFETにお!/、てゲート電極 12cに占めるコバルト (Co)シリ サイドの割合が 0. 6から 1. 0の範囲に限定されていることを示す。
[0051] 図 4Bの P型の MISFETの電流駆動能力が増加する理由は以下である。まず、図 1 の表によると、 P型の MISFETのチャネル領域において、ソース領域とドレイン領域 を結ぶ方向の圧縮力による歪みは大きく P型の MISFETの駆動能力を増力！]させる。 従って、コバルト (Co)シリサイドの割合が大きくなるほど歪みが大きくなり、 MISFET の駆動能力は増加する。一方、 P型の MISFETのチャネル領域において、半導体基 板に垂直な方向の歪みは P型の MISFETの駆動能力に影響を与えない。そうすると 、点線 21cで示すコノ レト (Co)シリサイドの割合の範囲では、 Exxが大きくなることに 起因する MISFETの駆動能力の増加が大きくなる力もである。
[0052] 図 4Cは、図 4Bの MISFETが N型の MISFETである場合において、チャネル領域 に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導体基板に 垂直な方向の歪み）と、ゲート電極 12cにおけるコバルト (Co)シリサイドの割合の関係 を示すグラフを示す。また、図 4Cは、図 4Aの MISFETが N型の MISFETである場 合において、前記 MISFETの駆動能力を増加させるための歪みであって、前記絶 縁膜が発生するストレスに基づ 、て前記ゲート電極を介して、前記ゲート電極下の M ISFETのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割 合の範囲を示す図でもある。
[0053] ただし、図 4Cにおいては、点線 21cが示す範囲は、 0. 5力 0. 8である点で異なる 。従って、図 4Cの N型の MISFETにおいてゲート電極 12cに占めるコバルト (Co)シリ サイドの割合が 0. 5から 0. 9の範囲に限定されていることを示す。
図 4Cの N型の MISFETにお!/、てゲート電極 12cに占めるコバルト (Co)シリサイドの 割合が 0. 5力 0. 9の範囲に限定されている場合には、 Exx (X方向の歪み）の増加 が始まったところである。一方、 Ezz (Z方向の歪み）は大きく減少している。そうすると 、図 1の表を考慮すると、圧縮方向の Exx (X方向の歪み）の増加によって、図 4Cの N型の MISFETの駆動能力は減少する方向である。一方、引っ張り方向の Ezz (Z方 向の歪み）の減少によって、図 4Cの N型の MISFETの駆動能力は増加する方向で ある。ここで、 Ezz (Z方向の歪み）の減少のほうが駆動能力の増加に大きく寄与する ため、また、 Ezz (Z方向の歪み）の減少の程度が大きいため、図 4Cの N型 MISFET の駆動能力は増加する。
[0054] 図 4Dは、図 4Aの MISFETが N型の MISFETである場合において、チャネル領域 に発生する Exx (ソース領域とドレイン領域を結ぶ方向の歪み）と Ezz (半導体基板に 垂直な方向の歪み）と、ゲート電極 12cにおけるコバルト (Co)シリサイドの割合の関係 を示すグラフを示す。また、図 4Dは、図 4Aの MISFETが N型の MISFETである場 合において、前記 MISFETの駆動能力を増加させるための歪みであって、前記絶 縁膜が発生するストレスに基づ 、て前記ゲート電極を介して、前記ゲート電極下の M ISFETのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割 合の範囲を示す図でもある。
[0055] ただし、図 4Dにおいては、点線 21cが示す範囲は、 0. 5力 0. 6である点で異なる 。従って、図 4Dの N型の MISFETにおいてゲート電極 12cに占めるコバルト (Co)シリ サイドの割合が 0. 5から 0. 6の範囲に限定されていることを示す。
図 4Dの N型の MISFETにお!/、てゲート電極 12cに占めるコバルト (Co)シリサイドの 割合が 0. 5から 0. 6の範囲に限定されている場合には、ゲート電極 12cがポリシリコ ンのみで構成されている場合に比較して、 N型の MISFETの駆動能力が向上する。 図 4Cの N型の MISFETの駆動能力が向上する理由と同様だからである。従って、コ バルト (Co)シリサイドの割合が 0. 5から 0. 6の範囲に限定されている場合には、図 4 Cの N型の MISFETの駆動能力が向上する理由がさらに強調されるため、図 4Dの N型の MISFETの駆動能力は向上することがわ力る。
[0056] 以上の図 3A乃至図 3D、図 4A乃至図 4Dの説明によれば、以下のことがわかる。
[0057] まず、図 3Bの N型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリサ イドの割合は 0. 5力 1. 0の範囲に限定されている。そうすると、図 3Bの N型の MIS FETのチャネル領域にお!、て、ゲート電極に占めるニッケル (Ni)シリサイドの割合が 大きくなるほど、半導体基板に垂直な方向の圧縮力による歪み (Ezz： Z方向の歪み） は大きくなり、図 3Bの N型の MISFETの駆動能力は増加する。
[0058] 図 3Cの N型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリサイドの 割合は 0. 5力 0. 6の範囲に限定されている。図 3Cの N型の MISFETにおいてゲ ート電極 12bに占めるニッケル (Ni)シリサイドの割合が 0. 5力 0. 6の範囲に限定さ れて 、る場合には、ソース領域とドレイン領域を結ぶ方向の歪み (Exx： X方向の歪 み）の減少が始まっていないため、さらに、 MISFETの駆動能力力 大きく増加する
[0059] 図 3Dの P型の MISFETにおいてゲート電極 12bに占めるニッケル (Ni)シリサイドの 割合が 0. 6から 1. 0の範囲に限定されている。そうすると、引っ張り力による歪みであ る Exx(X方向の歪み）が減少する。そのため、ゲート電極 12bがポリシリコンのみで構 成されているよりは、 P型の MISFETの駆動能力が増加する。
なお、上記の図 3B乃至図 3Dにおいては、ニッケル (Ni)シリサイドを用いた力 ヤン グ率がポリシリコンより大きければ、同様な効果を生じる。そこで、例えば、チタン (Ti) シリサイドを上記のシリサイドとして用いた場合にも、ニッケル (Ni)シリサイドと同様な 効果を生じる。
[0060] 図 4Bの P型の MISFETにお!/、てゲート電極 12cに占めるコバルト (Co)シリサイドの 割合が 0. 6力 1. 0の範囲に限定されている。図 4Bの P型の MISFETの電流駆動 能力が増加する理由は以下である。まず、 P型の MISFETのチャネル領域において 、ソース領域とドレイン領域を結ぶ方向の圧縮力による歪みは大きく P型の MISFET の駆動能力を増カロさせる。
[0061] 図 4Cの N型の MISFETにお!/、てゲート電極 12cに占めるコバルト (Co)シリサイドの 割合が 0. 5力 0. 9の範囲に限定されている。図 4Cの N型の MISFETにおいてゲ ート電極 12cに占めるコバルト (Co)シリサイドの割合が 0. 5力ら 0. 9の範囲に限定さ れている場合には、 Ezz (Z方向の歪み）は大きく減少している。そうすると、引っ張り 方向の Ezz (Z方向の歪み）の減少によって、図 4Cの N型の MISFETの駆動能力は 増加する。
[0062] 図 4Dの N型の MISFETにお!/、てゲート電極 12cに占めるコバルト (Co)シリサイドの 割合が 0. 5力 0. 6の範囲に限定されている。図 4Dの N型の MISFETにおいてゲ ート電極 12cに占めるコバルト (Co)シリサイドの割合が 0. 5力ら 0. 9の範囲に限定さ れている場合には、 Exx (X方向の歪み）の増加が始まったところである。一方、 Ezz ( Z方向の歪み）は大きく減少している。そうすると、図 4Dの N型の MISFETの駆動能 力は増加する方向である。
なお、上記の図 4B乃至図 4Dにおいては、コバルト (Co)シリサイドを用いた力 ヤン グ率がポリシリコンより小さければ、同様な効果を生じることはいうまでもない。
[0063] すなわち、テンサイルストレスをもつコンタクトエッチングストップ膜に覆われた、 P型 の MISFET及び N型の MISFETにお!/、て、ゲート電極材料をポリシリコン部分と-ッ ケル (Ni)シリサイド部分とから構成した場合には、ポリシリコン部分とニッケル (Ni)シ リサイド部分との比率を限定することにより、 MISFETのチャネル領域に所定の歪み を発生させることができ、 MISFETの駆動能力を向上させることができる。なお、テン サイルストレス膜は、膜自体に引っ張りストレスが発生するため、 MISFETを半導体 基板に抑え込む力を発生させる。
[0064] 同様に、コンプレスストレスをもつコンタクトエッチングストップ膜に覆われた、 P型の MISFET及び N型の MISFETにおいて、ゲート電極材料をポリシリコン部分とコバ ルト（Co)シリサイド部分とから構成した場合には、ポリシリコン部分とコバルト (Co)シ リサイド部分との比率を限定することにより、 MISFETのチャネル領域に所定の歪み を発生させることができ、 MISFETの駆動能力を向上させることができる。なお、コン プレスストレス膜は、膜自体に圧縮ストレスが発生するため、 MISFETを半導体基板 力も引っ張りあげる力を発生させる。
[0065] (実施例 2)
実施例 2は、 N型の MISFETと P型の MISFETとが同時に半導体基板の一主面上 に形成されている半導体装置に関するものである。実施例 2を図 5A、図 5B、図 5C、 及び、図 5Dを用いて説明する。
[0066] 図 5A乃至図 5Dは実施例 2の半導体装置の断面図及び N型の MISFETと P型の M ISFETのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表すグラフ である。そして、図 5A乃至図 5Dは、コンタクトエッチングストップ膜 10、サイドウォー ル 11、ゲート電極 12b、ゲート電極 12c、サイドウォール 11の下の酸化膜 13a、ゲート絶 縁膜 13b、ゲート電極の側壁の酸ィ匕膜 13c、ソース'ドレイン領域 14、半導体基板 15、 △印及び△印を結ぶ曲線 17a、〇印及び〇印を結ぶ曲線 17b、 N型の MISFETのゲ ート電極においてシリサイドが占める割合の範囲を示す点線 17d、 P型の MISFETの ゲート電極にぉ ヽてシリサイドが占める割合の範囲を示す点線 17e、ニッケル (Ni)シ リサイド部分 18、ポリシリコン部分 19、コバルト (Co)シリサイド部分 20、黒丸印及び黒 丸印を結ぶ曲線 21a、▲印及び▲印を結ぶ曲線 21b、 N型の MISFETのゲート電極 においてシリサイドが占める割合の範囲を示す点線 21d、 P型の MISFETのゲート電 極においてシリサイドが占める割合の範囲を示す点線 21e、及び、素子分離 23を示す
[0067] 図 5Aは、テンサイルストレスを発生するコンタクトエッチングストップ膜 10に覆われた 図 3Bの N型の MISFETと、図 3Dの P型の MISFETとを半導体基板 15の一主面上 に形成した半導体装置の断面図を示す。
図 3Bの N型の MISFETはサイドウォール 11、ゲート電極 12b、サイドウォール 11の 下の酸ィ匕膜 13a、ゲート絶縁膜 13b、ゲート電極の側壁の酸ィ匕膜 13c、及び、ソース'ド レイン領域 14力も構成されている。なお、ソース'ドレイン領域 14の導入されている不 純物は N型である。また、図 3Dの P型の MISFETも同様である。ただし、ソース'ドレ イン領域 14の導入されている不純物が P型である点で異なる。
そして、 N型の MISFETと P型の MISFETは素子分離 23で電気的な絶縁が図られ ている。 ゲート電極 12bは、ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19とから構成さ れている。
[0068] 図 5Bは、図 3Bに示されているのと同様なグラフを用いて、図 5Aの半導体装置を構 成する MISFETのゲート電極 12bにおける、ニッケル（Ni)シリサイド部分 18とポリシリ コン部分 19との構成割合を示す図である。
図 5Bに示す、 N型の MISFETのゲート電極においてシリサイドが占める割合の範 囲を示す点線 17d及び P型の MISFETのゲート電極においてシリサイドが占める割 合の範囲を示す点線 17eによれば、 N型の MISFETのゲート電極 12bと P型の MISF ETのゲート電極 12bとにおいて、ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19 との害 |J合は 0. 6力ら 0. 9である。
ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19との割合が 0. 6から 0. 9である 場合には、図 5Aの半導体装置において、 N型の MISFET及び P型の MISFETとも に電流駆動能力が向上する。図 3Bの N型の MISFET及び図 3Dの P型の MISFET において、ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19との割合が 0. 6力 0. 9に限定されたことと同様な効果を生じるからである。
[0069] 図 5Cは、コンプレツシブストレスを発生するコンタクトエッチングストップ膜 10に覆わ れた図 4Cの N型の MISFETと、図 4Bの P型の MISFETとを半導体基板 15の一主 面上に形成した半導体装置の断面図を示す。
図 4Cの N型の MISFETはサイドウォール 11、ゲート電極 12c、サイドウォール 11の 下の酸ィ匕膜 13a、ゲート絶縁膜 13b、ゲート電極の側壁の酸ィ匕膜 13c、及び、ソース'ド レイン領域 14力も構成されている。なお、ソース'ドレイン領域 14の導入されている不 純物は N型である。また、図 4Bの P型の MISFETも同様である。ただし、ソース'ドレ イン領域 14の導入されている不純物が P型である点で異なる。
そして、 N型の MISFETと P型の MISFETは素子分離 23で電気的な絶縁が図られ ている。
ゲート電極 12cは、コバルト（Co)シリサイド部分 20とポリシリコン部分 19とから構成さ れている。
[0070] 図 5Dは、図 4Bに示されているのと同様なグラフを用いて、図 5Cの半導体装置を 構成する MISFETのゲート電極 12cにおける、コノ レト（Co)シリサイド部分 20とポリ シリコン部分 19との構成割合を示す図である。
図 5Cに示す、 N型の MISFETのゲート電極においてシリサイドが占める割合の範 囲を示す点線 21d及び P型の MISFETのゲート電極においてシリサイドが占める割 合の範囲を示す点線 21eによれば、 N型の MISFETのゲート電極 12cと P型の MISF ETのゲート電極 12cとにおいて、コバルト（Co)シリサイド部分 20とポリシリコン部分 19 との害 |J合は 0. 6力ら 0. 9である。
コバルト（Co)シリサイド部分 20とポリシリコン部分 19との割合が 0. 6から 0. 9である 場合には、図 5Cの半導体装置において、 N型の MISFET及び P型の MISFETとも に電流駆動能力が向上する。図 4Cの N型の MISFET及び図 4Bの P型の MISFET において、コノ レト（Co)シリサイド部分 20とポリシリコン部分 19との割合が 0. 6力も 0 . 9に限定されたことと同様な効果を生じるからである。
[0071] (実施例 3)
実施例 3は、 N型の MISFETと P型の MISFETとが同時に半導体基板の一主面上 に形成されている半導体装置に関するものである。ただし、 N型の MISFETのゲート 電極を構成するシリサイドとポリシリコンの割合と P型の MISFETのゲート電極を構成 するシリサイドとポリシリコンの割合が異なる。実施例 3を図 6A、図 6B、図 6C、及び、 図 6Dを用いて説明する。
[0072] 図 6A乃至図 6Dは実施例 3の半導体装置の断面図及び N型の MISFETと P型の M ISFETのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表すグラフ である。そして、図 6A乃至図 6Dは、コンタクトエッチングストップ膜 10、サイドウォー ル 11、ゲート電極 12b、ゲート電極 12c、サイドウォール 11の下の酸化膜 13a、ゲート絶 縁膜 13b、ゲート電極の側壁の酸ィ匕膜 13c、ソース'ドレイン領域 14、半導体基板 15、 △印及び△印を結ぶ曲線 17a、〇印及び〇印を結ぶ曲線 17b、 N型の MISFETのゲ ート電極においてシリサイドが占める割合の範囲を示す点線 17d、 P型の MISFETの ゲート電極にぉ ヽてシリサイドが占める割合の範囲を示す点線 17e、ニッケル (Ni)シ リサイド部分 18、ポリシリコン部分 19、コバルト (Co)シリサイド部分 20、黒丸印及び黒 丸印を結ぶ曲線 21a、▲印及び▲印を結ぶ曲線 21b、 N型の MISFETのゲート電極 においてシリサイドが占める割合の範囲を示す点線 21d、 P型の MISFETのゲート電 極においてシリサイドが占める割合の範囲を示す点線 21e、及び、素子分離 23を示す
[0073] 図 6Aは、テンサイルストレスを発生するコンタクトエッチングストップ膜 10に覆われた 図 3Cの N型の MISFETと、図 3Dの P型の MISFETとを半導体基板 15の一主面上 に形成した半導体装置の断面図を示す。
図 3Cの N型の MISFETはサイドウォール 11、ゲート電極 12b、サイドウォール 11の 下の酸ィ匕膜 13a、ゲート絶縁膜 13b、ゲート電極の側壁の酸ィ匕膜 13c、及び、ソース'ド レイン領域 14力も構成されている。なお、ソース'ドレイン領域 14の導入されている不 純物は N型である。また、図 3Dの P型の MISFETも同様である。ただし、ソース'ドレ イン領域 14の導入されている不純物が P型である点で異なる。
ゲート電極 12bは、ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19とから構成さ れている。なお、図 3Cの N型の MISFETのゲート電極 12bにおけるニッケル（Ni)シリ サイド部分 18とポリシリコン部分 19の比率と、図 3Dの N型の MISFETのゲート電極 12 bにおけるニッケル (Ni)シリサイド部分 18とポリシリコン部分 19の比率とは、異なる。な ぜなら、図 3Cの N型の MISFETにおけるニッケル（Ni)シリサイド部分 18の長さは、 図 3Dの N型の MISFETにおけるニッケル（Ni)シリサイド部分 18の長さと同様である 力 N型の MISFETのゲート電極 12bの長さが長くなつているため、ニッケル（Ni)シリ サイド部分 18とポリシリコン部分 19の比率が異なるものとなっている力もである。
そして、 N型の MISFETと P型の MISFETは素子分離 23で電気的な絶縁が図られ ている。
[0074] 図 6Bは、図 3Cに示されているのと同様なグラフを用いて、図 6Aの半導体装置を 構成する MISFETのゲート電極 12bにおける、ニッケル（Ni)シリサイド部分 18とポリ シリコン部分 19との構成割合を示す図である。
図 6Bに示す、 N型の MISFETのゲート電極においてシリサイドが占める割合の範 囲を示す点線 17d及び P型の MISFETのゲート電極においてシリサイドが占める割 合の範囲を示す点線 17eによれば、 N型の MISFETのゲート電極 12bにおいて、 -ッ ケル (Ni)シリサイド部分 18とポリシリコン部分 19との割合は 0. 5から 0. 6である。一方 、 P型の MISFETのゲート電極 12bにおいて、ニッケル（Ni)シリサイド部分 18とポリシ リコン部分 19との割合は 0. 8から 0. 9である。
ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19との割合力 P型の MISFETと N型の MISFETにおいて、上記のような場合には、図 6Aの半導体装置において、 N 型の MISFET及び P型の MISFETともに電流駆動能力が向上する。図 3Cの N型の MISFETお!、て、ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19との割合が 0. 5から 0. 6に限定された場合の効果と同様な効果を生じるからである。また.図 3Dの P型の MISFETにお!/、て、ニッケル (Ni)シリサイド部分 18とポリシリコン部分 19との割 合が 0. 8から 0. 9に限定されたことと同様な効果を生じる力 である。
[0075] 図 6Cは、コンプレツシブストレスを発生するコンタクトエッチングストップ膜 10に覆わ れた図 4Dの N型の MISFETと、図 4Bの P型の MISFETとを半導体基板 15の一主 面上に形成した半導体装置の断面図を示す。
図 4Dの N型の MISFETはサイドウォール 11、ゲート電極 12c、サイドウォール 11の 下の酸ィ匕膜 13a、ゲート絶縁膜 13b、ゲート電極の側壁の酸ィ匕膜 13c、及び、ソース'ド レイン領域 14力も構成されている。なお、ソース'ドレイン領域 14の導入されている不 純物は N型である。また、図 4Bの P型の MISFETも同様である。ただし、ソース'ドレ イン領域 14の導入されている不純物が P型である点で異なる。
そして、 N型の MISFETと P型の MISFETは素子分離 23で電気的な絶縁が図られ ている。
ゲート電極 12cは、コバルト（Co)シリサイド部分 20とポリシリコン部分 19とから構成さ れている。なお、図 4Dの N型の MISFETのゲート電極 12cにおけるコバルト (Co)シリ サイド部分 20とポリシリコン部分 19の比率と、図 4Bの N型の MISFETのゲート電極 12 cにおけるコバルト (Co)シリサイド部分 20とポリシリコン部分 19の比率とは、異なる。な ぜなら、図 4Dの N型の MISFETにおけるコバルト（Co)シリサイド部分 20の長さは、 図 4Bの N型の MISFETにおけるコバルト（Co)シリサイド部分 20の長さと同様である 力 N型の MISFETのゲート電極 12cの長さ力 長いため、コバルト（Co)シリサイド部 分 20とポリシリコン部分 19の比率が異なるものとなっている力もである。
[0076] 図 6Dは、図 4Bに示されているのと同様なグラフを用いて、図 6Cの半導体装置を 構成する MISFETのゲート電極 12cにおける、コノ レト（Co)シリサイド部分 20とポリ シリコン部分 19との構成割合を示す図である。
図 6Cに示す、 N型の MISFETのゲート電極においてシリサイドが占める割合の範 囲を示す点線 21d及び P型の MISFETのゲート電極においてシリサイドが占める割 合の範囲を示す点線 21eによれば、 N型の MISFETのゲート電極 12cにおいてコバ ルト（Co)シリサイド部分 20とポリシリコン部分 19との割合は 0. 5から 0. 6である。一方 、 P型の MISFETのゲート電極 12cにおいて、コバルト（Co)シリサイド部分 20とポリシ リコン部分 19との割合は 0. 8から 0. 9である。
コノ レト（Co)シリサイド部分 20とポリシリコン部分 19との割合力 N型の MISFETと P型の MISFETにおいて、上記のような割合である場合には、図 6Cの半導体装置 において、 N型の MISFET及び P型の MISFETともに電流駆動能力が向上する。 図 4Dの N型の MISFETにお!/、て、コノ レト（Co)シリサイド部分 20とポリシリコン部分 19との割合を 0. 5から 0. 6に限定したのと同様な効果を生じるからである。また、図 4 Bの P型の MISFETにお!/、て、コノルト（Co)シリサイド部分 20とポリシリコン部分 19と の割合が 0. 8から 0. 9に限定されたことと同様な効果を生じるからである。
[0077] (実施例 4)
実施例 4は、図 5A及び図 5Cに示す半導体装置の製造方法に関する実施例であ る。ただし、上記の半導体装置において、 P型の MISFETのゲート電極を構成する ポリシリコンとシリサイドの比率と、 N型の MISFETのゲート電極を構成するポリシリコ ンとシリサイドの比率とが同じものとなる。実施例 4を図 7A乃至図 7Dを用いて説明す る。
[0078] 図 7A乃至図 7Dは、図 5A及び図 5Cに示す半導体装置の製造方法の途中工程を 示す断面図である。そして、図 7A乃至図 7Dは、コンタクトエッチングストップ膜 10、サ イドウォール 11、ゲート電極 12d、サイドウォール 11の下の酸化膜 13a、ゲート絶縁膜 1 3b、ゲート電極の側壁の酸ィ匕膜 13c、ソース'ドレイン領域 14、半導体基板 15、 -ッケ ル (Ni)シリサイド部分 18、ポリシリコン部分 19、コバルト (Co)シリサイド部分 20、素子 分離 23、ソース'ドレイン領域 14を構成する深い不純物拡散領域 24、ソース'ドレイン 領域 14を構成する浅い不純物拡散領域、すなわち、エクステンション領域 25、及び、 パンチスルーストップ不純物領域 26を示す。
[0079] 図 7Aは、ゲート電極 12dを形成したところを示す断面図である。そして、図 7Aに示 す断面図を得るには、以下の工程を行う。
まず、半導体基板 15上に素子分離 23用の溝を、フォトリソグラフィ一法によって形成 したレジストパターンをマスクにエッチングを行うことにより形成する。そして、絶縁物 を堆積し、溝を絶縁物で埋めこんだ後、 CMP (chemical mechanical polishing)法によ つて、溝以外の領域の絶縁物を除去する。その結果、素子分離 23が形成される。 その後、ゲート絶縁膜 13bとして、例えば、酸ィ匕窒化シリコン (SiON)を堆積する。そ して、ゲート絶縁膜 13b上にポリシリコン層を堆積する。そのポリシリコン層上にレジス トを塗布し、フォトリソグラフィ一法によって、ゲート電極 12dに相当するレジストパター ンを形成する。そして、ポリシリコン層の異方性エッチングを、上記のレジストパターン をマスクに行う。その結果、ゲート電極パターンに相当するポリシリコンパターンが形 成される。その後、イオン注入法により、エクステンション領域 25及びパンチスルース トップ不純物領域 26に不純物を導入する。その結果、図 7Aに示す断面図を得る。
[0080] 図 7Bは、ゲート電極 12d用のポリシリコンパターンの側面にサイドウォール 11を形成 し、ソース ·ドレイン領域 14を構成する深 ヽ不純物拡散領域 24に不純物を導入したと ころを示す断面図である。そして、図 7Bに示す断面図を得るには、以下の工程を行う まず、酸化膜を堆積し、その酸ィ匕膜上にさらに窒化膜を堆積する。そして、窒化膜 の異方性エッチングを行うことにより、上記のポリシリコンパターンの側壁の酸ィ匕膜 13c を介して、窒化物からなるサイドウォール 11を形成する。その後、サイドウォール 11を マスクに酸ィ匕膜のエツチンを行な ヽ、サイドウォール 11の下に酸化膜 13aを形成する とともに、ポリシリコンパターン上の酸ィ匕物を除去する。その後、ソース'ドレイン領域 1 4を構成する深い不純物拡散領域 24に不純物を導入することにより、図 7Bの断面図 を得る。
[0081] 図 7Cは、ソース'ドレイン領域及びポリシリコンパターン上にシリサイドを形成したと ころを示す断面図である。そして、図 7Cに示す断面図を得るには、以下の工程を行 う。まず、不純物の活性ィ匕のため、熱処理を行ない、ソース'ドレイン領域 14を構成す る深い不純物拡散領域 24乃至エクステンション領域 25、及び、パンチスルーストップ 不純物領域 26の不純物を活性化する。その後、スパッタ法、 CVD (chemical vapor d eposition)法によって、シリサイドを構成する金属層、例えば、ニッケル (Ni)、チタン (T i)、コバルト (Co)等の金属層を堆積する。その後、シリサイドを形成するための熱処理 を行い、ポリシリコンとシサイドからなるゲート電極 12dが形成される。ここで、シリサイド を形成するための熱処理は、ゲート電極 12dを構成するポリシリコン部分 19と、 -ッケ ル (Ni)シリサイド部分 18乃至コバルト (Co)シリサイド部分 20等のシリサイドとの割合を 決定するのに重要な役割を果たす。例えば、 700°C、 60秒程度の熱処理を行うこと により、ポリシリコン部分 19とコバルト (Co)シリサイド部分 20の比率を 50 : 50とすること ができる。また、 400°C、 60秒程度の熱処理を行うことにより、ポリシリコン部分 19と- ッケル (Ni)シリサイド部分 18の比率を 50： 50とすることができる。
[0082] 図 7Dは、コンタクトエッチングストップ膜 10を形成したところを示す断面図である。そ して、コンタクトエッチングストップ膜 10はプラズマ CVD法等によって堆積することが できる。ここで、テンサイルストレスを発生するコンタクトエッチングストップ膜 10は、シリ コン水素 (SiH )ガス、アンモニア (NH )ガスを用いてプラズマ CVD法でシリコン窒化
4 4
膜 (SiN)を成膜した後、 UVキュア一工程で水素を離脱させることで形成する。一方、 コンプレツシブストレス発生するコンタクトエッチングストップ膜 10は、シリコン水素 (Si H )ガス、アンモニア (NH )ガス、及び、炭素を含むガスを用いてプラズマ CVD法で
4 4
、炭素が混入したシリコン窒化膜 (SiN)を成膜することで形成する。
[0083] 以上、図 7A乃至図 7Dの製造方法によれば、ゲート電極 12dの高さは、ゲート電極 形成用のポリシリコン層の厚さと、ポリシリコンと金属が反応してシリサイドが形成され る際の体積の増加によって決定される。また、ゲート電極 12dを構成するポリシリコンと シリサイドの比率は、シリサイド形成時の熱処理時間、熱処理温度によって、制御す ることができる。そして、ゲート電極 12dを構成するポリシリコンとシリサイドの比率は、 P 型の MISFET及び N型の MISFETにおいてほぼ同じ比率となる。
従って、コンタクトエッチングストップ膜 10がテンサイルストレスを発生するときには、 ゲート電極 12dを構成するポリシリコンとシリサイドの比率を、図 5Bに示すように設定 可能である。また、コンタクトエッチングストップ膜 10がコンプレツシブストレスを発生す るときには、ゲート電極 12dを構成するポリシリコンとシリサイドの比率を、図 5Dに示す ように設定可能である。
そうすると、実施例 4の製造方法によって製造した半導体装置において、 MISFET の駆動能力を増力 tlさせる歪みを発生可能である。
従って、実施例 4の製造方法によって製造した半導体装置において、 P型の MISF ET及び N型の MISFETはともに、電流駆動が増加する。
[0084] (実施例 5)
実施例 5は、図 6A及び図 6Cに示す半導体装置の製造方法に関する実施例であ る。ただし、上記の半導体装置において、 P型の MISFETのゲート電極を構成する ポリシリコンとシリサイドの比率と、 N型の MISFETのゲート電極を構成するポリシリコ ンとシリサイドの比率とが異なるものとなる。実施例 5を図 8A乃至図 8Dを用いて説明 する。
[0085] 図 8A乃至図 8Dは、図 6A及び図 6Cに示す半導体装置の製造方法の途中工程を 示す断面図である。そして、図 8A乃至図 8Dは、コンタクトエッチングストップ膜 10、サ イドウォール 11、ゲート電極 12d、サイドウォール 11の下の酸化膜 13a、ゲート絶縁膜 1 3b、ゲート電極の側壁の酸ィ匕膜 13c、ソース'ドレイン領域 14、半導体基板 15、 -ッケ ル (Ni)シリサイド部分 18、ポリシリコン部分 19、コバルト (Co)シリサイド部分 20、素子 分離 23、ソース'ドレイン領域 14を構成する深い不純物拡散領域 24、ソース'ドレイン 領域 14を構成する浅い不純物拡散領域、すなわち、エクステンション領域 25、及び、 パンチスルーストップ不純物領域 26を示す。
[0086] 図 8Aは、ゲート電極 12dを形成したところを示す断面図である。そして、図 8Aに示 す断面図を得るには、以下の工程を行う。
まず、半導体基板 15上に素子分離 23用の溝を、フォトリソグラフィ一法によって形成 したレジストパターンをマスクにエッチングを行うことにより形成する。そして、絶縁物 を堆積し、溝を絶縁物で埋めこんだ後、 CMP法によって、溝以外の領域の絶縁物を 除去する。その結果、素子分離 23が形成される。
その後、ゲート絶縁膜 13bとして、例えば、酸ィ匕窒化シリコン (SiON)を堆積する。そ して、ゲート絶縁膜 13b上にポリシリコン層を堆積する。そのポリシリコン層上にレジス トを塗布し、フォトリソグラフィ一法によって、ゲート電極 12dに相当するレジストパター ンを形成する。そして、ポリシリコン層の異方性エッチングを、上記のレジストパターン をマスクに行う。その結果、ゲート電極パターンに相当するポリシリコンパターンが形 成される。
その後、全面にレジストを塗布し、 N型の MISFETのゲート電極 12dを覆うようなレ ジストパターンを、フォトリソグラフィ一法によって形成する。その後、 P型の MISFET のゲート電極 12dを、所定の量、異方性エッチングによってエッチングする。そして、レ ジストパターンを除去する。その結果、 N型の MISFETのゲート電極 12dの長さに比 較し、 P型の MISFETのゲート電極 12dの長さは短くなる。
その後、イオン注入法により、エクステンション領域 25及びパンチスルーストップ不純 物領域 26に不純物を導入する。その結果、図 8Aに示す断面図を得る。
[0087] 図 8Bは、ゲート電極 12d用のポリシリコンパターンの側面にサイドウォール 11を形成 し、ソース ·ドレイン領域 14を構成する深 ヽ不純物拡散領域 24に不純物を導入したと ころを示す断面図である。そして、図 8Bに示す断面図を得るには、図 7Bと同様なェ 程を行う。
[0088] 図 8Cは、ソース'ドレイン領域及びポリシリコンパターン上にシリサイドを形成したと ころを示す断面図である。そして、図 8Cに示す断面図を得るには、図 7Cと同様なェ 程を行う。ただし、 N型の MISFETのゲート電極 12dの長さと、 P型の MISFETのゲ ート電極 12dの長さがことなるため、ゲート電極 12dにおけるポリシリコンとシリサイドの 比率は異なるものとなる。
[0089] 図 8Dは、コンタクトエッチングストップ膜 10を形成したところを示す断面図である。そ して、コンタクトエッチングストップ膜 10はプラズマ CVD法等によって堆積することが できる。ここで、テンサイルストレスを発生するコンタクトエッチングストップ膜 10は、シリ コン水素 (SiH )ガス、アンモニア (NH )ガスを用いてプラズマ CVD法でシリコン窒化
4 4
膜 (SiN)を成膜した後、 UVキュア一工程で水素を離脱させることで形成する。一方、 コンプレツシブストレス発生するコンタクトエッチングストップ膜 10は、シリコン水素 (Si H )ガス、アンモニア (NH )ガス、及び、炭素を含むガスを用いてプラズマ CVD法で
4 4
、炭素が混入したシリコン窒化膜 (SiN)を成膜することで形成する。 [0090] 以上、図 8A乃至図 8Dの製造方法によれば、ゲート電極 12dの高さは、ゲート電極 形成用のポリシリコン層の厚さと、その後のポリシリコンパターンのエッチング量と、ポ リシリコンと金属が反応してシリサイドが形成される際の体積の増加によって決定され る。また、ゲート電極 12dを構成するポリシリコンとシリサイドの比率は、シリサイド形成 時の熱処理時間、熱処理温度によって、制御することができる。そうすると、 N型の M ISFETのゲート電極 12d用のポリシリコンパターンはエッチングを行わなかったため、 ゲート電極 12dの高さが高い。一方、シリサイド部分の長さは、 P型の MISFETのゲー ト電極 12dと N型の MISFETのゲート電極 12dとではほぼ同じ長さとなる。従って、ゲ ート電極 12dを構成するポリシリコンとシリサイドの比率は、 P型の MISFET及び N型 の MISFETにお!/ヽては異なる比率となる。
従って、コンタクトエッチングストップ膜 10がテンサイルストレスを発生するときには、 ゲート電極 12dを構成するポリシリコンとシリサイドの比率を、図 6Bに示すように設定 可能である。また、コンタクトエッチングストップ膜 10がコンプレツシブストレスを発生す るときには、ゲート電極 12dを構成するポリシリコンとシリサイドの比率を、図 6Dに示す ように設定可能である。
そうすると、実施例 5の製造方法によって製造した半導体装置において、 MISFET の駆動能力を増力 tlさせる歪みを発生可能である。
従って、実施例 5の製造方法によって製造した半導体装置において、 P型の MISF ET及び N型の MISFETはともに、電流駆動が増加する。
[0091] 以下に本発明の特徴を付記する。
(付記 1)
ストレスを発生する絶縁膜に覆われた MISFETであって、
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ポリシリコン部分とシリサイド部分とからなるゲート電 極と、
前記ゲート電極の一方に隣接したソースと、
前記ゲート電極の他方に隣接したドレインと、を備え、
前記ポリシリコン部分と前記シリサイド部分の比率力 前記 MISFETの駆動能力を増 加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート 電極を介して、前記ゲート電極下の MISFETのチャネル領域に発生させる前記歪み に応じて決められた比率であることを特徴とする MISFET。
(付記 2)
前記絶縁膜が発生するストレスがテンサイルストレスであり、前記 MISFETが N型の MISFETである場合には、
前記シリサイドが前記ポリシリコンより大きなヤング率を有し、
前記比率が 0. 5から 0. 8であることを特徴とする付記 1に記載した MISFET。
(付記 3)
前記絶縁膜が発生するストレスがテンサイルストレスであり、前記 MISFET力 型の MISFETである場合には、
前記シリサイドが前記ポリシリコンより大きなヤング率を有し、
前記比率が 0. 6から 0. 9であることを特徴とする付記 1に記載した MISFET。
(付記 4)
付記 2に記載した MISFETと
付記 3に記載した MISFETと、
を備えることを特徴とする半導体装置。
(付記 5)
前記シリサイドがニッケル (Ni)シリサイド又はチタン (Ti)シリサイドであることを特徴と する付記 2又は付記 3に記載した MISFET。
(付記 6)
前記絶縁膜が発生するストレスがコンプレツシブストレスであり、前記 MISFETが P型 の MISFETである場合には、
前記シリサイドが前記ポリシリコンより小さなヤング率を有し、
前記比率が 0. 6から 0. 9であることを特徴とする付記 1に記載した MISFET。
(付記 7)
前記絶縁膜が発生するストレスがコンプレツシブストレスであり、前記 MISFETが N型 の MISFETである場合には、 前記シリサイドが前記ポリシリコンより小さなヤング率を有し、
前記比率が 0. 6から 0. 9であることを特徴とする付記 1に記載した MISFET。
(付記 8)
付記 6に記載した MISFETと、
付記 7に記載した MISFETと、
を備える半導体装置。
(付記 9)
前記シリサイドがコバルト (Co)シリサイドあることを特徴とする付記 6又は付記 7に記載 した MISFET。
(付記 10)
ストレスを発生する絶縁膜に覆われた MISFETの製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンの側面に、絶縁材料力もなるサイドウォールを形成するェ 程と、
前記ポリシリコンパターン上に金属層を形成する工程と、
前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応 させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドから構 成されるゲート電極を形成する工程と、を備え、
前記ポリシリコンと前記シリサイドの比率力 前記 MISFETの駆動能力を増加させる ための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を 介して、前記ゲート電極下の MISFETのチャネル領域に発生させる歪みに応じて決 められた比率であることを特徴とする MISFETの製造方法。
(付記 11)
半導体の一主面に、ストレスを発生する絶縁膜に覆われた第 1のゲート電極を有する N型の MISFETと第 2のゲート電極を有する P型の MISFETが形成されている半導 体装置であって、
半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、第 1のポリシリコンパターン及び第 2のポリシリコンパターンを 形成する工程と、
前記第 1のポリシリコンパターン及び前記第 2のポリシリコンパターンの側面に、絶縁 材料力 なるサイドウォールを形成する工程と、
前記第 1のポリシリコンパターン及び前記第 2のポリシリコンパターン上に金属層を形 成する工程と、
前記金属層を構成する金属と前記第 1のポリシリコンパターン及び前記第 2のポリシリ コンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残 つた前記ポリシリコンと前記シリサイドから構成される前記第 1のゲート電極と前記第 2 の電極を形成する工程と、を備え、
前記第 1のゲート電極の前記ポリシリコンと前記シリサイドの比率と、前記第 2のゲート 電極の前記ポリシリコンと前記シリサイドの比率が、異なることを特徴とする半導体装 置の製造方法。
(付記 12)
前記第 2のポリシリコンパターンの高さを、前記第 1のポリシリコンパターンの高さより 低くする工程を、さらに、
備えることを特徴とする付記 11に記載した半導体装置の製造方法。
(付記 13)
前記ストレスがテンサイルストレスである場合には、前記シリサイドがポリシリコンよりも ヤング率の大きなものであって、前記第 1のゲート電極の前記ポリシリコンと前記シリ サイドの比率は 0. 6力ら 0. 7の間であり、前記第 2のゲート電極の前記ポリシリコンと 前記シリサイドの比率は 0. 8から 0. 9であることを特徴とする付記 11に記載した半導 体装置の製造方法。
(付記 14)
前記ストレスがコンプレツシブストレスである場合には、前記シリサイドのヤング率はポ リシリコンより小さいものであって、前記第 1のゲート電極の前記ポリシリコンと前記シリ サイドの比率は 0. 5から 0. 6の間であり、前記第 2のゲート電極の前記ポリシリコンと 前記シリサイドの比率は 0. 8から 0. 9であることを特徴とする付記 11に記載した半導 体装置の製造方法。
産業上の利用可能性
[0092] 本願の発明によれば、駆動能力が増加した MISFETを提供することができる。また、 本願の他の発明によれば、駆動能力が増加した N型の MISFET及び P型の MISFE Tが形成された半導体装置の製造方法を提供することができる。
符号の説明
[0093] 1 Direction (方向）の欄
2 NMOSの欄
3 PMOSの欄
4 記号の欄
5 Tension (引っ張り力） + + +
D CompressionQi縮力) + + + +
7 Compression (圧縮力） + + + +の欄
10 コンタクトエッチングストップ膜
11 サイドウォール
12a、 12b、 12c、 12d ゲート電極
13a 酸化膜
13b ゲート絶縁膜
13c 酸化膜
14 ソース'ドレイン領域
15 半導体基板
16a ♦印で表された線
16b X印で表された線
16c 黒▲印で表された線
16d +印で表された線
16e 黒丸印で表された線
16f 國印で表された線
17a △印及び△印を結ぶ曲線 17b 〇印及び〇印を結ぶ曲線
17c シリサイドの割合の範囲を示す点線
17d N型の MISFETのゲート電極においてシリサイドが占める割合の範囲を示す点 線
17e P型の MISFETのゲート電極においてシリサイドが占める割合の範囲を示す点 線
18 ニッケル (Ni)シリサイド部分
19 ポリシリコン部分
20 コバルト (Co)シリサイド部分
21a 黒丸印及び黒丸印を結ぶ曲線
21b ▲印及び▲印を結ぶ曲線
21c シリサイドの割合の範囲を示す点線
21d N型の MISFETのゲート電極においてシリサイドが占める割合の範囲を示す点 線
21e P型の MISFETのゲート電極においてシリサイドが占める割合の範囲を示す点 線
23 素子分離
24 深い不純物拡散領域
25 エクステンション領域
26 パンチスルーストップ不純物領域

Claims

請求の範囲
[1] ストレスを発生する絶縁膜に覆われた MISFETであって、
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ポリシリコン部分とシリサイド部分とからなるゲート電 極と、
前記ゲート電極の一方に隣接したソースと、
前記ゲート電極の他方に隣接したドレインと、を備え、
前記ポリシリコン部分と前記シリサイド部分の比率力 前記 MISFETの駆動能力を増 カロさせるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート 電極を介して、前記ゲート電極下の MISFETのチャネル領域に発生させる前記歪み に応じて決められた比率であることを特徴とする MISFET。
[2] 前記絶縁膜が発生するストレスがテンサイルストレスであり、前記 MISFETが N型の MISFETである場合には、
前記シリサイドが前記ポリシリコンより大きなヤング率を有し、
前記比率が 0. 5から 0. 8であることを特徴とする請求項 1に記載した MISFET。
[3] 前記絶縁膜が発生するストレスがテンサイルストレスであり、前記 MISFET力 型の MISFETである場合には、
前記シリサイドが前記ポリシリコンより大きなヤング率を有し、
前記比率が 0. 6から 0. 9であることを特徴とする請求項 1に記載した MISFET。
[4] 前記シリサイドがニッケル (Ni)シリサイド又はチタン (Ti)シリサイドであることを特徴と する請求項 2又は請求項 3に記載した MISFET。
[5] 前記絶縁膜が発生するストレスがコンプレツシブストレスであり、前記 MISFETが P型 の MISFETである場合には、
前記シリサイドが前記ポリシリコンより小さなヤング率を有し、
前記比率が 0. 6から 0. 9であることを特徴とする請求項 1に記載した MISFET。
[6] 前記絶縁膜が発生するストレスがコンプレツシブストレスであり、前記 MISFETが N型 の MISFETである場合には、
前記シリサイドが前記ポリシリコンより小さなヤング率を有し、 前記比率が 0. 6から 0. 9であることを特徴とする請求項 1に記載した MISFET。
[7] 前記シリサイドがコバルト (Co)シリサイドあることを特徴とする請求項 5又は請求項 6に 記載した MISFET。
[8] ストレスを発生する絶縁膜に覆われた MISFETの製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンの側面に、絶縁材料力もなるサイドウォールを形成するェ 程と、
前記ポリシリコンパターン上に金属層を形成する工程と、
前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応 させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドから構 成されるゲート電極を形成する工程と、を備え、
前記ポリシリコンと前記シリサイドの比率力 前記 MISFETの駆動能力を増加させる ための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を 介して、前記ゲート電極下の MISFETのチャネル領域に発生させる歪みに応じて決 められた比率であることを特徴とする MISFETの製造方法。
[9] 半導体の一主面にストレスを発生する絶縁膜に覆われた第 1のゲート電極を有する N型の MISFETと第 2のゲート電極を有する P型の MISFETが形成されている半導 体装置であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第 1のポリシリコンパターン及び第 2のポリシリコンパターンを 形成する工程と、
前記第 1のポリシリコンパターン及び前記第 2のポリシリコンパターンの側面に、絶縁 材料力 なるサイドウォールを形成する工程と、
前記第 1のポリシリコンパターン及び前記第 2のポリシリコンパターン上に金属層を形 成する工程と、
前記金属層を構成する金属と前記第 1のポリシリコンパターン及び前記第 2のポリシリ コンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残 つた前記ポリシリコンと前記シリサイドから構成される前記第 1のゲート電極と前記第 2 の電極を形成する工程と、を備え、
前記第 1のゲート電極の前記ポリシリコンと前記シリサイドの比率と、前記第 2のゲート 電極の前記ポリシリコンと前記シリサイドの比率が、異なることを特徴とする半導体装 置。
前記第 2のポリシリコンパターンの高さを、前記第 1のポリシリコンパターンの高さより 低くする工程を、さらに、
備えることを特徴とする請求項 9に記載した半導体装置の製造方法。
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