JP5268859B2 - 半導体装置 - Google Patents
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Description
次に、第1,第2の活性領域100a,100b上に、第1,第2のゲート絶縁膜103a,103b、第1,第2のゲート電極104a,104b及びシリコン酸化膜からなる第1,第2の保護絶縁膜105a,105bを有する第1,第2のゲート電極形成部105A,105Bを形成する。
チャネル領域のゲート長方向に第1の応力を効果的に印加し、第1のMISトランジスタの駆動能力を効果的に向上させることができる。
以下に、本発明の一実施形態の変形例に係る半導体装置について、図7を参照しながら説明する。図7は、本発明の一実施形態の変形例に係る半導体装置の構成を示す断面図である。
10a 第1の活性領域
10b 第2の活性領域
10c 第3の活性領域
11 素子分離領域
12a 第1のn型ウェル領域
12b p型ウェル領域
12c 第2のn型ウェル領域
13a 第1のゲート絶縁膜
13b 第2のゲート絶縁膜
13c 第3のゲート絶縁膜
14a 第1のゲート電極
14b 第2のゲート電極
14c 第3のゲート電極
15a 第1の保護絶縁膜
15b 第2の保護絶縁膜
15c 第3の保護絶縁膜
15A 第1のゲート電極形成部
15B 第2のゲート電極形成部
15C 第3のゲート電極形成部
16a 第1のオフセットスペーサ
16b 第2のオフセットスペーサ
16c 第3のオフセットスペーサ
17a 第1のp型エクステンション注入領域
17b n型エクステンション注入領域
17c 第2のp型エクステンション注入領域
18 第1の絶縁膜
19 第2の絶縁膜
18a 第1の内側サイドウォール
18b 第2の内側サイドウォール
18c 第3の内側サイドウォール
19a 保護サイドウォール
20 トレンチ
21 シリコン混晶層
22 第3の絶縁膜
22a 第1の中間サイドウォール
22b 第2の中間サイドウォール
22c 第3の中間サイドウォール
23 第4の絶縁膜
23a 第1の外側サイドウォール
23b 第2の外側サイドウォール
23c 第3の外側サイドウォール
23A 第1のサイドウォール
23B 第2のサイドウォール
23C 第3のサイドウォール
24b n型ソースドレイン注入領域
24c p型ソースドレイン注入領域
25a 第1のp型エクステンション領域
25b n型エクステンション領域
25c 第2のp型エクステンション領域
26a 第1のp型ソースドレイン領域(第1のソースドレイン領域)
26b n型ソースドレイン領域(第2のソースドレイン領域)
26c 第2のp型ソースドレイン領域(第3のソースドレイン領域)
27 保護膜
28a 第1のシリサイド層
28b 第2のシリサイド層
29a 第3のシリサイド層
29b 第4のシリサイド層
30 絶縁膜
31 第1の応力絶縁膜
32 第2の応力絶縁膜
Re レジストパターン
pTr1 第1のMISトランジスタ
nTr 第2のMISトランジスタ
pTr2 第3のMISトランジスタ
W18a,W18b,W18c 幅
T18,T18a,T18b,T18c,T19,T19a 厚さ
P18a,P22a 下部先端
Claims (11)
- 第1のMISトランジスタと第2のMISトランジスタとを備えた半導体装置において、
前記第1のMISトランジスタは、
半導体基板における第1の活性領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極上に形成された第1のシリサイド層と、
前記第1のゲート電極の側面上に形成された断面形状がL字状の第1の内側サイドウォールを有する第1のサイドウォールと、
前記第1の活性領域における前記第1のサイドウォールの外側方下に形成された第1導電型の第1のソースドレイン領域とを備え、
前記第2のMISトランジスタは、
前記半導体基板における第2の活性領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極上に形成された第2のシリサイド層と、
前記第2のゲート電極の側面上に形成された断面形状がL字状の第2の内側サイドウォールを有する第2のサイドウォールと、
前記第2の活性領域における前記第2のサイドウォールの外側方下に形成された第2導電型の第2のソースドレイン領域とを備え、
前記第1のソースドレイン領域は、前記第1の活性領域に設けられたトレンチ内に形成され、前記第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層を含み、
前記第1の内側サイドウォールの幅は、前記第2の内側サイドウォールの幅よりも小さく、
前記第1のシリサイド層の上面高さは、前記第2のシリサイド層の上面高さよりも低く、
前記第1の内側サイドウォールの厚さは、前記第2の内側サイドウォールの厚さよりも薄いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のサイドウォールは、前記第1の内側サイドウォール上に形成された断面形状がL字状の第1の中間サイドウォールをさらに有し、
前記第2のサイドウォールは、前記第2の内側サイドウォール上に形成された断面形状がL字状の第2の中間サイドウォールをさらに有し、
前記第1の中間サイドウォールにおける下部先端は、前記第1の内側サイドウォールにおける下部先端よりも外側に位置していることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1のゲート電極と前記シリコン混晶層との間隔は、前記第2の内側サイドウォールの幅よりも小さいことを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記第1のゲート電極と前記第1の内側サイドウォールとの間に形成された断面形状がI字状の第1のオフセットスペーサと、
前記第2のゲート電極と前記第2の内側サイドウォールとの間に形成された断面形状がI字状の第2のオフセットスペーサとをさらに備えていることを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1の活性領域上に前記第1のゲート電極及び前記第1のサイドウォールを覆うように形成され、前記第1の活性領域におけるチャネル領域のゲート長方向に前記第1の応力と同一方向の応力を生じさせる第1の応力絶縁膜を備えていることを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタは、p型MISトランジスタであり、
前記第1の応力は、圧縮応力であることを特徴とする半導体装置。 - 請求項1〜6のうちいずれか1項に記載の半導体装置において、
前記第2の活性領域上に前記第2のゲート電極及び前記第2のサイドウォールを覆うように形成され、前記第2の活性領域におけるチャネル領域のゲート長方向に前記第1の応力と反対方向の第2の応力を生じさせる第2の応力絶縁膜を備えていることを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記第2のMISトランジスタは、n型MISトランジスタであり、
前記第2の応力は、引っ張り応力であることを特徴とする半導体装置。 - 請求項1〜8のうちいずれか1項に記載の半導体装置において、
前記半導体基板における第3の活性領域上に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のゲート電極と、前記第3のゲート電極の側面上に形成された第3のサイドウォールと、前記第3の活性領域における前記第3のサイドウォールの外側方下に形成された第1導電型の第3のソースドレイン領域とを有する第3のMISトランジスタをさらに備え、
前記第3のサイドウォールは、前記第3のゲート電極の側面上に形成された断面形状がL字状の第3の内側サイドウォールと、前記第3の内側サイドウォール上に形成された断面形状がL字状の第3の中間サイドウォールと、前記第3の中間サイドウォール上に形成された第3の外側サイドウォールとを有し、
前記第1のサイドウォール及び前記第2のサイドウォールは、外側サイドウォールを有しておらず、
前記第3のソースドレイン領域には、シリコン混晶層が形成されておらず、
前記第3の内側サイドウォールの幅は、前記第1の内側サイドウォールの幅よりも大きいことを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、
前記第3のゲート電極上に形成された保護絶縁膜を備え、
前記第3のゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。 - 第1のMISトランジスタと第2のMISトランジスタとを備えた半導体装置において、
前記第1のMISトランジスタは、
半導体基板における第1の活性領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成された断面形状がL字状の第1の内側サイドウォールと、前記第1の内側サイドウォール上に形成された断面形状がL字状の第1の中間サイドウォールとを有する第1のサイドウォールと、
前記第1の活性領域における前記第1のサイドウォールの外側方下に形成された第1導電型の第1のソースドレイン領域と、
前記第1のゲート電極上に形成されたシリサイド層とを備え、
前記第2のMISトランジスタは、
前記半導体基板における第2の活性領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上に形成された断面形状がL字状の第2の内側サイドウォールと、前記第2の内側サイドウォール上に形成された断面形状がL字状の第2の中間サイドウォールと、前記第2の中間サイドウォール上に形成された第2の外側サイドウォールとを有する第2のサイドウォールと、
前記第2の活性領域における前記第2のサイドウォールの外側方下に形成された第1導電型の第2のソースドレイン領域と、
前記第2のゲート電極上に形成された保護絶縁膜とを備え、
前記第1のソースドレイン領域は、前記第1の活性領域に設けられたトレンチ内に形成され、前記第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層を含む一方、前記第2のソースドレイン領域にはシリコン混晶層が形成されておらず、
前記第1の内側サイドウォールの幅は、前記第2の内側サイドウォールの幅よりも小さく、
前記第2のゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。
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