JP5268859B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、シリコン混晶層を含むソースドレイン領域を有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を備えた半導体装置及びその製造方法に関する。
半導体集積回路装置の高性能化を実現する為に、ＭＩＳＦＥＴ(以下、「ＭＩＳトランジスタ」と称す)のチャネル領域に応力を印加することで、ＭＩＳトランジスタの駆動能力を向上させる技術が用いられている。ｐ型ＭＩＳトランジスタの場合、チャネル領域におけるゲート長方向に圧縮応力を印加することで、キャリアの移動度が向上し、ｐ型ＭＩＳトランジスタの駆動能力が向上することが知られている。チャネル領域におけるゲート長方向に圧縮応力を印加する方法として、例えば、シリコン基板よりも大きな格子定数を持つＳｉＧｅ層を、ソースドレイン領域に形成する方法が挙げられる（例えば特許文献１及び非特許文献１，２を参照）。
以下に、ＳｉＧｅ層を含むｐ型ソースドレイン領域を有するｐ型ＭＩＳトランジスタと、ｎ型ＭＩＳトランジスタとを備えた従来の半導体装置の製造方法について、図８(a) 〜(c) 、図９(a) 〜(c) 及び図１０(a) 〜(c) を参照しながら説明する。図８(a) 〜図１０(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図８(a) 〜図１０(c) において、左側に示す「ｐＭＩＳ領域」は、ｐ型ＭＩＳトランジスタが形成される領域をいう。右側に示す「ｎＭＩＳ領域」は、ｎ型ＭＩＳトランジスタが形成される領域をいう。
まず、図８(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を選択的に形成する。これにより、半導体基板１００におけるｐＭＩＳ領域に、素子分離領域１０１に囲まれた第１の活性領域１００ａが形成される。半導体基板１００におけるｎＭＩＳ領域に、素子分離領域１０１に囲まれた第２の活性領域１００ｂが形成される。その後、半導体基板１００におけるｐＭＩＳ領域に、ｎ型ウェル領域１０２ａを形成する。一方、半導体基板１００におけるｎＭＩＳ領域に、ｐ型ウェル領域１０２ｂを形成する
次に、第１，第２の活性領域１００ａ，１００ｂ上に、第１，第２のゲート絶縁膜１０３ａ，１０３ｂ、第１，第２のゲート電極１０４ａ，１０４ｂ及びシリコン酸化膜からなる第１，第２の保護絶縁膜１０５ａ，１０５ｂを有する第１，第２のゲート電極形成部１０５Ａ，１０５Ｂを形成する。
次に、第１，第２のゲート電極形成部１０５Ａ，１０５Ｂの側面上に、シリコン酸化膜からなる第１，第２のオフセットスペーサ１０６ａ，１０６ｂを形成する。その後、第１，第２の活性領域１００ａ，１００ｂにおける第１，第２のゲート電極形成部１０５Ａ，１０５Ｂの側方下にｐ型，ｎ型エクステンション注入領域１０７ａ，１０７ｂを形成する。
次に、図８(b) に示すように、第１，第２のゲート電極形成部１０５Ａ，１０５Ｂの側面上に、第１，第２のオフセットスペーサ１０６ａ，１０６ｂを介して、シリコン酸化膜からなる第１，第２の内側サイドウォール１０８ａ，１０８ｂと、シリコン窒化膜からなる第１，第２の外側サイドウォール１０９ａ，１０９ｂとを有する第１，第２のサイドウォール１０９Ａ，１０９Ｂを形成する。
次に、図８(c) に示すように、半導体基板１００上の全面に、シリコン酸化膜からなる絶縁膜１１０を形成する。
次に、図９(a) に示すように、リソグラフィ法により、絶縁膜１１０上に、ｐＭＩＳ領域を開口しｎＭＩＳ領域を覆うレジストパターン（図示せず）を形成する。その後、ドライエッチング法により、レジストパターンをマスクとして、絶縁膜１１０をエッチングする。これにより、第１の活性領域１００ａの表面を露出させる。一方、第２の活性領域１００ｂ上に、第２のゲート電極形成部１０５Ｂ及び第１のサイドウォール１０９Ｂを覆う絶縁膜１１０を残存させる。このとき、第１のサイドウォール１０９Ａの側面上に、不要なサイドウォール１１０ａが残存する。その後、レジストパターンを除去する。
次に、図９(b) に示すように、サイドウォール１１０ａ及び絶縁膜１１０をマスクとして、第１の活性領域１００ａをエッチングする。これにより、第１の活性領域１００ａにおけるサイドウォール１１０ａの外側方下にトレンチ１１１を形成する。
次に、図９(c) に示すように、トレンチ１１１内に、ｐ型不純物がドーピングされたＳｉＧｅ層１１２を形成する。ＳｉＧｅ層１１２は、ｐ型不純物がドーピングされているため、ＳｉＧｅ層１１２の領域は、ｐ型不純物導入領域である。
次に、図１０(a) に示すように、第１，第２の保護絶縁膜１０５ａ，１０５ｂ（シリコン酸化膜）、サイドウォール１１０ａ（シリコン酸化膜）及び絶縁膜１１０（シリコン酸化膜）を除去する。これにより、第１，第２のゲート電極１０４ａ，１０４ｂの上面及び第１，第２のサイドウォール１０９Ａ，１０９Ｂを露出させる。
次に、図１０(b) に示すように、第２の活性領域１００ｂにおける第２のサイドウォール１０９Ｂの外側方下にｎ型ソースドレイン注入領域１１３を形成する。
次に、図１０(c) に示すように、熱処理を行う。これにより、ｐ型エクステンション注入領域１０７ａに含まれるｐ型不純物を活性化し、ｐ型エクステンション領域１１４ａを形成する。ｎ型エクステンション注入領域１０７ｂに含まれるｎ型不純物を活性化し、ｎ型エクステンション領域１１４ｂを形成する。ＳｉＧｅ層１１２の領域（ｐ型不純物導入領域）に含まれるｐ型不純物を活性化し、ｐ型ソースドレイン領域１１５ａを形成する。ｎ型ソースドレイン注入領域１１３に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域１１５ｂを形成する。
その後、図示を省略するが、第１，第２のゲート電極１０４ａ，１０４ｂ上に第１，第２のシリサイド層を形成すると共に、ｐ型，ｎ型ソースドレイン領域１１５ａ，１１５ｂ上に第３，第４のシリサイド層を形成する。
以上のようにして、従来の半導体装置を製造する。
特開２００６−１９６５４９号公報
しかしながら、従来の半導体装置では、以下に示す問題がある。
ｐ型ＭＩＳトランジスタのチャネル領域のゲート長方向に圧縮応力を印加すると、ｐ型ＭＩＳトランジスタの駆動能力が向上する。これに対し、ｎ型ＭＩＳトランジスタのチャネル領域のゲート長方向に圧縮応力を印加すると、ｎ型ＭＩＳトランジスタの駆動能力が劣化する。このため、同一の半導体基板上にｐ型，ｎ型ＭＩＳトランジスタを備えた半導体装置では、ｐ型ＭＩＳトランジスタのソースドレイン領域にＳｉＧｅ層を形成する一方、ｎ型ＭＩＳトランジスタのソースドレイン領域にＳｉＧｅ層を形成しない必要がある。
そこで、従来の半導体装置では、次のようにして、ｎ型ソースドレイン領域にＳｉＧｅ層が形成されることを防止する。図８(c) に示すように、半導体基板１００上の全面に絶縁膜１１０を形成する。その後、図９(a) に示すように、絶縁膜１１０におけるｐＭＩＳ領域に形成された部分をエッチングする。これにより、第１の活性領域１００ａの表面を露出させる。一方、第２の活性領域１００ｂ上に絶縁膜１１０を残存させる。残存させた絶縁膜１１０により、第２の活性領域１００ｂにおける第２のサイドウォール１０９Ｂの外側方下にトレンチが形成されて、トレンチ内にＳｉＧｅ層が形成されることを防止する（ｎ型ソースドレイン領域１１５ｂにＳｉＧｅ層が形成されることを防止する）。
しかしながら、絶縁膜１１０におけるｐＭＩＳ領域に形成された部分をエッチングする際に、図９(a) に示すように、絶縁膜１１０におけるｐＭＩＳ領域に形成された部分を全て除去することができず、第１のサイドウォール１０９Ａの側面上に、不要なサイドウォール１１０ａが残存する。このため、図９(b) に示すように、トレンチ１１１は、第１の活性領域１００ａにおける、第１のサイドウォール１０９Ａの外側方下ではなく、サイドウォール１１０ａの外側方下に形成され、図９(c) に示すように、ＳｉＧｅ層１１２は、第１の活性領域１００ａにおけるサイドウォール１１０ａの外側方下に形成される。このため、ＳｉＧｅ層１１２を、第１の活性領域１００ａにおけるチャネル領域に近付けて形成することができず、ＳｉＧｅ層１１２による圧縮応力を、第１の活性領域１００ａにおけるチャネル領域のゲート長方向に効果的に印加することができないという問題がある。
前記の問題に鑑み、本発明の目的は、シリコン混晶層を含むソースドレイン領域を有する第１のＭＩＳトランジスタと、第２のＭＩＳトランジスタとを備えた半導体装置において、シリコン混晶層を、第１のＭＩＳトランジスタのチャネル領域に近付けて形成することである。
前記の目的を達成するため、本発明に係る第１の半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールを有する第１のサイドウォールと、第１の活性領域における第１のサイドウォールの外側方下に形成された第１導電型の第１のソースドレイン領域とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールを有する第２のサイドウォールと、第２の活性領域における第２のサイドウォールの外側方下に形成された第２導電型の第２のソースドレイン領域とを備え、第１のソースドレイン領域は、第１の活性領域に設けられたトレンチ内に形成され、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を含み、第１の内側サイドウォールの幅は、第２の内側サイドウォールの幅よりも小さいことを特徴とする。
本発明に係る第１の半導体装置によると、シリコン混晶層は、第２の内側サイドウォールの幅よりも小さい幅を持つ第１の内側サイドウォールを利用して形成されている。このため、シリコン混晶層を、第１の活性領域におけるチャネル領域に近付けて形成することができるため、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を効果的に印加し、第１のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
加えて、第２のソースドレイン領域は、第１の内側サイドウォールの幅よりも大きい幅を持つ第２の内側サイドウォールを利用して形成されている。このため、第２のソースドレイン領域を、第２の活性領域におけるチャネル領域と離して形成することができるため、第２のＭＩＳトランジスタにおいて、リーク電流が増大することを抑制できる。
本発明に係る第１の半導体装置において、第１のゲート電極とシリコン混晶層との間隔は、第２の内側サイドウォールの幅よりも小さいことが好ましい。
本発明に係る第１の半導体装置において、第１のゲート電極上に形成された第１のシリサイド層と、第２のゲート電極上に形成された第２のシリサイド層とをさらに備え、第１のシリサイド層の上面高さは、第２のシリサイド層の上面高さよりも低いことが好ましい。
本発明に係る第１の半導体装置において、第１のゲート電極と第１の内側サイドウォールとの間に形成された断面形状がＩ字状の第１のオフセットスペーサと、第２のゲート電極と第２の内側サイドウォールとの間に形成された断面形状がＩ字状の第２のオフセットスペーサとをさらに備えていることが好ましい。
本発明に係る第１の半導体装置において、第１の内側サイドウォールの厚さは、第２の内側サイドウォールの厚さと同じ、又は第２の内側サイドウォールの厚さよりも薄いことが好ましい。
本発明に係る第１の半導体装置において、第１のサイドウォールは、第１の内側サイドウォール上に形成された断面形状がＬ字状の第１の中間サイドウォールをさらに有し、第２のサイドウォールは、第２の内側サイドウォール上に形成された断面形状がＬ字状の第２の中間サイドウォールをさらに有し、第１の中間サイドウォールにおける下部先端は、第１の内側サイドウォールにおける下部先端よりも外側に位置していることが好ましい。
本発明に係る第１の半導体装置において、第１の活性領域上に第１のゲート電極及び第１のサイドウォールを覆うように形成され、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力と同一方向の応力を生じさせる第１の応力絶縁膜を備えていることが好ましい。
本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、第１の応力は、圧縮応力であることが好ましい。
本発明に係る第１の半導体装置において、第２の活性領域上に第２のゲート電極及び第２のサイドウォールを覆うように形成され、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力と反対方向の第２の応力を生じさせる第２の応力絶縁膜を備えていることが好ましい。
本発明に係る第１の半導体装置において、第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２の応力は、引っ張り応力であることが好ましい。
本発明に係る第１の半導体装置において、半導体基板における第３の活性領域上に形成された第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成された第３のゲート電極と、第３のゲート電極の側面上に形成された第３のサイドウォールと、第３の活性領域における第３のサイドウォールの外側方下に形成された第１導電型の第３のソースドレイン領域とを有する第３のＭＩＳトランジスタをさらに備え、第３のサイドウォールは、第３のゲート電極の側面上に形成された断面形状がＬ字状の第３の内側サイドウォールと、第３の内側サイドウォール上に形成された断面形状がＬ字状の第３の中間サイドウォールと、第３の中間サイドウォール上に形成された第３の外側サイドウォールとを有し、第１のサイドウォール及び第２のサイドウォールは、外側サイドウォールを有しておらず、第３のソースドレイン領域には、シリコン混晶層が形成されておらず、第３の内側サイドウォールの幅は、第１の内側サイドウォールの幅よりも大きいことが好ましい。
このようにすると、第３のソースドレイン領域は、第１の内側サイドウォールの幅よりも大きい幅を持つ第３の内側サイドウォールを利用して形成されている。このため、第３のソースドレイン領域を、第３の活性領域におけるチャネル領域と離して形成することができるため、第３のＭＩＳトランジスタにおいて、リーク電流が増大することを抑制できる。
本発明に係る第１の半導体装置において、第３のゲート電極上に形成された保護絶縁膜を備え、第３のゲート電極上にはシリサイド層が形成されていないことが好ましい。
前記の目的を達成するため、本発明に係る第２の半導体装置は、第１のＭＩＳトランジスタと第３のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された断面形状がＬ字状の第１の中間サイドウォールとを有する第１のサイドウォールと、第１の活性領域における第１のサイドウォールの外側方下に形成された第１導電型の第１のソースドレイン領域と、第１のゲート電極上に形成されたシリサイド層とを備え、第３のＭＩＳトランジスタは、半導体基板における第３の活性領域上に形成された第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成された第３のゲート電極と、第３のゲート電極の側面上に形成された断面形状がＬ字状の第３の内側サイドウォールと、第３の内側サイドウォール上に形成された断面形状がＬ字状の第３の中間サイドウォールと、第３の中間サイドウォール上に形成された第３の外側サイドウォールとを有する第３のサイドウォールと、第３の活性領域における第３のサイドウォールの外側方下に形成された第１導電型の第３のソースドレイン領域と、第３のゲート電極上に形成された保護絶縁膜とを備え、第１のソースドレイン領域は、第１の活性領域に設けられたトレンチ内に形成され、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を含む一方、第３のソースドレイン領域にはシリコン混晶層が形成されておらず、第１の内側サイドウォールの幅は、第３の内側サイドウォールの幅よりも小さいことを特徴とする。
本発明に係る第２の半導体装置によると、シリコン混晶層は、第３の内側サイドウォールの幅よりも小さい幅を持つ第１の内側サイドウォールを利用して形成されている。このため、シリコン混晶層を、第１の活性領域におけるチャネル領域に近付けて形成することができるため、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を効果的に印加し、第１のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
加えて、第３のソースドレイン領域は、第１の内側サイドウォールの幅よりも大きい幅を持つ第３の内側サイドウォールを利用して形成されている。このため、第３のソースドレイン領域を、第３の活性領域におけるチャネル領域と離して形成することができるため、第３のＭＩＳトランジスタにおいて、リーク電流が増大することを抑制できる。
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、第１の活性領域上に第１のゲート絶縁膜、第１のゲート電極及び第１の保護絶縁膜を有する第１のゲート電極形成部を形成すると共に、第２の活性領域上に第２のゲート絶縁膜、第２のゲート電極及び第２の保護絶縁膜を有する第２のゲート電極形成部を形成する工程（ａ）と、工程（ａ）の後に、第１のゲート電極形成部の側面上に第１の絶縁膜からなる断面形状がＬ字状の第１の内側サイドウォールを形成すると共に、第１の内側サイドウォール上に第２の絶縁膜からなる保護サイドウォールを形成する一方、第２の活性領域上に第２のゲート電極形成部を覆う第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｂ）と、工程（ｂ）の後に、第１の活性領域における保護サイドウォールの外側方下にトレンチを形成した後、トレンチ内に第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を形成する工程（ｃ）と、工程（ｃ）の後に、保護サイドウォール及び第１の保護絶縁膜を除去することにより、第１の内側サイドウォール及び第１のゲート電極の上面を露出させる一方、第２の絶縁膜を除去することにより、第１の絶縁膜を露出させる工程（ｄ）とを備えていることを特徴とする。
本発明に係る半導体装置の製造方法によると、小さい幅（例えば第２の内側サイドウォールの幅よりも小さい幅）を持つ第１の内側サイドウォール、及び第１の内側サイドウォール上に形成された保護サイドウォールを形成する。その後、保護サイドウォールをマスクとして、第１の活性領域における保護サイドウォールの外側方下にトレンチを形成した後、トレンチ内にシリコン混晶層を形成する。このため、シリコン混晶層を、第１の活性領域におけるチャネル領域に近付けて形成することができるため、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を効果的に印加し、第１のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
本発明に係る半導体装置の製造方法において、工程（ｄ）の後に、半導体基板上に第３の絶縁膜及び第４の絶縁膜を順次形成する工程（ｅ）と、第１の活性領域上の第３の絶縁膜及び第４の絶縁膜をエッチングして、第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第３の絶縁膜からなる断面形状がＬ字状の第１の中間サイドウォールと、第１の中間サイドウォール上に形成された第４の絶縁膜からなる第１の外側サイドウォールとを有する第１のサイドウォールを形成する一方、第２の活性領域上の第１の絶縁膜、第３の絶縁膜及び第４の絶縁膜をエッチングして、第２のゲート電極形成部の側面上に形成された第１の絶縁膜からなる断面形状がＬ字状の第２の内側サイドウォールと、第２の内側サイドウォール上に形成された第３の絶縁膜からなる断面形状がＬ字状の第２の中間サイドウォールと、第２の中間サイドウォール上に形成された第４の絶縁膜からなる第２の外側サイドウォールとを有する第２のサイドウォールを形成する工程（ｆ）と、工程（ｆ）の後に、シリコン混晶層が形成された第１の活性領域における、第１のサイドウォールの外側方下に第１導電型の第１のソースドレイン領域を形成する一方、第２の活性領域における第２のサイドウォールの外側方下に第２導電型の第２のソースドレイン領域を形成する工程（ｇ）とをさらに備えていることが好ましい。
このようにすると、第１の内側サイドウォールの幅よりも大きい幅を持つ第２の内側サイドウォールを有する第２のサイドウォールを形成する。その後、第２のサイドウォールをマスクとして、第２の活性領域における第２のサイドウォールの外側方下に第２のソースドレイン領域を形成する。このため、第２のソースドレイン領域を、第２の活性領域におけるチャネル領域と離して形成することができるため、第２のＭＩＳトランジスタにおいて、リーク電流が増大することを抑制できる。
本発明に係る半導体装置の製造方法において、工程（ｇ）の後に、第１の外側サイドウォールを除去することにより、第１の中間サイドウォールを露出させる一方、第２の外側サイドウォール及び第２の保護絶縁膜を除去することにより、第２の中間サイドウォール及び第２のゲート電極の上面を露出させる工程（ｈ）と、工程（ｈ）の後に、第１のゲート電極上に第１のシリサイド層を形成すると共に、第２のゲート電極上に第２のシリサイド層を形成する工程（ｉ）とをさらに備えていることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｉ）の後に、第１の活性領域上に第１のゲート電極及び第１のサイドウォールを覆うように、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力と同一方向の応力を生じさせる第１の応力絶縁膜を形成する工程（ｊ）と、工程（ｉ）の後に、第２の活性領域上に第２のゲート電極及び第２のサイドウォールを覆うように、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力と反対方向の第２の応力を生じさせる第２の応力絶縁膜を形成する工程（ｋ）とをさらに備えていることが好ましい。
本発明に係る半導体装置及びその製造方法によると、シリコン混晶層を、第１の活性領域におけるチャネル領域に近付けて形成することができるため、第１の活性領域における
チャネル領域のゲート長方向に第１の応力を効果的に印加し、第１のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 本発明の一実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。 本発明の一実施形態の変形例に係る半導体装置の構成を示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。図１(a) 〜図５(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図１(a) 〜図５(c) において、左側に示す「第１のｐＭＩＳ領域」とは、導電型がｐ型の第１のＭＩＳトランジスタが形成される領域をいう。中央に示す「ｎＭＩＳ領域」とは、導電型がｎ型の第２のＭＩＳトランジスタが形成される領域をいう。右側に示す「第２のｐＭＩＳ領域」とは、導電型がｐ型の第３のＭＩＳトランジスタが形成される領域をいう。「第１のＭＩＳトランジスタ」とは、シリコン混晶層を含むソースドレイン領域を有するＭＩＳトランジスタをいう。第１のＭＩＳトランジスタは、例えばロジック回路又は内部回路に用いられる。「第３のＭＩＳトランジスタ」とは、ソースドレイン領域上に形成されたシリサイド層を有さないＭＩＳトランジスタをいう。第３のＭＩＳトランジスタは、例えばアナログ回路又は周辺回路に用いられる。
まず、図１(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、素子分離領域１１を選択的に形成する。これにより、半導体基板１０における第１，第２のｐＭＩＳ領域に、素子分離領域１１に囲まれた第１，第３の活性領域１０ａ，１０ｃが形成される。半導体基板１０におけるｎＭＩＳ領域に、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成される。
次に、イオン注入法により、半導体基板１０における第１，第２のｐＭＩＳ領域に、例えばＰ（リン）等のｎ型不純物を注入する。一方、イオン注入法により、半導体基板１０におけるｎＭＩＳ領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する。その後、熱処理を行う。これにより、半導体基板１０における第１，第２のｐＭＩＳ領域に、第１，第２のｎ型ウェル領域１２ａ，１２ｃを形成する。半導体基板１０におけるｎＭＩＳ領域に、ｐ型ウェル領域１２ｂを形成する。
次に、例えばＣＶＤ(Chemical Vapor Deposition)法により、半導体基板１０上に、例えば膜厚が１．５ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜を堆積する。その後、例えばＣＶＤ法により、ゲート絶縁膜形成膜上に、例えば膜厚が５０ｎｍのポリシリコン膜からなるゲート電極形成膜を堆積する。その後、例えばＣＶＤ法により、ゲート電極形成膜上に、例えば膜厚が３０ｎｍのシリコン窒化膜からなる保護絶縁膜形成膜を堆積する。
次に、リソグラフィ法により、保護絶縁膜形成膜上に、レジストパターン（図示せず）を形成した後、レジストパターンをマスクとして、ドライエッチング法により、保護絶縁膜形成膜、ゲート電極形成膜及びゲート絶縁膜形成膜を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１のゲート電極１４ａ及び第１の保護絶縁膜１５ａを有する第１のゲート電極形成部１５Ａを形成する。第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２のゲート電極１４ｂ及び第２の保護絶縁膜１５ｂを有する第２のゲート電極形成部１５Ｂを形成する。第３の活性領域１０ｃ上に、第３のゲート絶縁膜１３ｃ、第３のゲート電極１４ｃ及び第３の保護絶縁膜１５ｃを有する第３のゲート電極形成部１５Ｃを形成する。
次に、例えばＣＶＤ法により、例えば５ｎｍのシリコン窒化膜からなるオフセットスペーサ用膜を堆積した後、オフセットスペーサ用膜に対して、異方性ドライエッチングを行う。これにより、第１，第２，第３のゲート電極形成部１５Ａ，１５Ｂ，１５Ｃの側面上に、断面形状がＩ字状の第１，第２，第３のオフセットスペーサ１６ａ，１６ｂ，１６ｃを形成する。その後、イオン注入法により、第１，第３のゲート電極形成部１５Ａ，１５Ｃ及び第１，第３のオフセットスペーサ１６ａ，１６ｃをマスクとして、第１，第３の活性領域１０ａ，１０ｃに、例えばＢ等のｐ型不純物を注入する。これにより、第１，第３の活性領域１０ａ，１０ｃにおける第１，第３のゲート電極形成部１５Ａ，１５Ｃの側方下に、第１，第２のｐ型エクステンション注入領域１７ａ，１７ｃを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極形成部１５Ｂ及び第２のオフセットスペーサ１６ｂをマスクとして、第２の活性領域１０ｂに、例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極形成部１５Ｂの側方下に、ｎ型エクステンション注入領域１７ｂを自己整合的に形成する。
次に、図１(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が５ｎｍのシリコン酸化膜からなる第１の絶縁膜１８を堆積する。その後、例えばＣＶＤ法により、第１の絶縁膜１８上に、例えば膜厚が１５ｎｍのシリコン窒化膜からなる第２の絶縁膜１９を堆積する。
次に、図１(c) に示すように、リソグラフィ法により、第２の絶縁膜１９上に、第１のｐＭＩＳ領域を開口しｎＭＩＳ領域及び第２のｐＭＩＳ領域を覆うレジストパターンＲｅを形成する。その後、レジストパターンＲｅをマスクとして、第２の絶縁膜１９及び第１の絶縁膜１８に対して、異方性ドライエッチングを順次行う。これにより、第１のゲート電極形成部１５Ａの側面上に、第１のオフセットスペーサ１６ａを介して、第１の絶縁膜からなる断面形状がＬ字状の第１の内側サイドウォール１８ａを形成すると共に、第１の内側サイドウォール１８ａ上に、第２の絶縁膜からなる保護サイドウォール１９ａを形成する。一方、第２，第３の活性領域１０ｂ，１０ｃ上に、第２，第３のゲート電極形成部１５Ｂ，１５Ｃを覆う第１，第２の絶縁膜１８，１９を残存させる。
このとき、第１の内側サイドウォール１８ａの幅Ｗ18a（最大幅）は、２０ｎｍ（第１の絶縁膜１８の膜厚：５ｎｍと第２の絶縁膜１９の膜厚：１５ｎｍとを足し合わせた幅）である。第１の絶縁膜１８の膜厚及び第２の絶縁膜１９の膜厚を調整することにより、第１の内側サイドウォール１８ａの幅Ｗ18aを調整することができる。ここで、「内側サイドウォールの幅」とは、断面形状がＬ字状の内側サイドウォール（半導体基板の主面に対して垂直な方向に伸びる第１の部分と、半導体基板の主面に対して平行な方向に伸びる第２の部分とを有する内側サイドウォール）における、第２の部分の幅（半導体基板の主面に対して平行な方向の幅）をいう。
またこのとき、保護サイドウォール１９ａの厚さＴ19aは、第２の絶縁膜１９の厚さＴ19と同じである。なお、保護サイドウォール１９ａの厚さＴ19aは、第２の絶縁膜１９の厚さＴ19よりも薄くなることがある。
次に、図２(a) に示すように、レジストパターンＲｅを除去した後、保護サイドウォール１９ａ及び第２の絶縁膜１９をマスクとして、第１の活性領域１０ａに対して、例えばドライエッチングを行う。これにより、第１の活性領域１０ａにおける保護サイドウォール１９ａの外側方下に、例えば深さが４０ｎｍのトレンチ２０を形成する。
次に、図２(b) に示すように、例えばＣＶＤ法により、例えばシランガス（ＳｉＨ4ガス）及びゲルマンガス（ＧｅＨ4ガス）を、例えばジボランガス（Ｂ2Ｈ6ガス）等のｐ型不純物ガスと共に供給する。これにより、トレンチ２０内に、例えば膜厚が８０ｎｍのシリコンゲルマニウム（ＳｉＧｅ）からなるシリコン混晶層２１を形成する。シリコン混晶層２１は、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる。シリコン混晶層２１は、Ｂ等のｐ型不純物がドーピングされているため、シリコン混晶層２１の領域は、ｐ型不純物導入領域である。
このとき、第２，第３の活性領域１０ｂ，１０ｃの表面は、第１の絶縁膜１８及び第２の絶縁膜１９で順次覆われている。このため、第２，第３の活性領域１０ｂ，１０ｃ上に、シリコン混晶層が形成されることはない。
またこのとき、第１のゲート電極１４ａの上面は、第１の保護絶縁膜１５ａで覆われている。このため、第１のゲート電極１４ａ上に、シリコン混晶層が形成されることはない。また、第２，第３のゲート電極１４ｂ，１４ｃの上面は、第２，第３の保護絶縁膜１５ｂ，１５ｃ、第１の絶縁膜１８及び第２の絶縁膜１９で順次覆われている。このため、第２，第３のゲート電極１４ｂ，１４ｃ上に、シリコン混晶層が形成されることはない。
上述の通り、第１の絶縁膜１８の膜厚及び第２の絶縁膜１９の膜厚を調整することにより、第１の内側サイドウォール１８ａの幅Ｗ18aを調整することができる。このため、第１の内側サイドウォール１８ａの幅Ｗ18aを狭く調整する（後述の通り、例えば第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cよりも狭く調整する）ことにより、図２(a) に示すように、トレンチ２０を、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができ、図２(b) に示すように、シリコン混晶層２１を、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができる。
次に、図２(c) に示すように、シリコン酸化膜（第１の内側サイドウォール１８ａ及び第１の絶縁膜１８）に対して選択性を持つエッチング法（例えばエッチング液として１６０℃の熱燐酸を用いたウェットエッチング法）により、保護サイドウォール１９ａ（シリコン窒化膜）、第２の絶縁膜１９（シリコン窒化膜）及び第１の保護絶縁膜１５ａ（シリコン窒化膜）を除去する。これにより、第１のｐＭＩＳ領域において、第１の内側サイドウォール１８ａ及び第１のゲート電極１４ａの上面を露出させると共に、ｎＭＩＳ領域及び第２のｐＭＩＳ領域において、第１の絶縁膜１８を露出させる。
このとき、第１のオフセットスペーサ１６ａは、シリコン窒化膜からなるため、第１のオフセットスペーサ１６ａの上端部は除去される。
またこのとき、第２，第３の保護絶縁膜１５ｂ，１５ｃ（シリコン窒化膜）の上面及び第２，第３のオフセットスペーサ１６ｂ，１６ｃ（シリコン窒化膜）の上端は、第１の絶縁膜１８（シリコン酸化膜）で覆われている。このため、第２，第３の保護絶縁膜１５ｂ，１５ｃ及び第２，第３のオフセットスペーサ１６ｂ，１６ｃが除去されることはない。
またこのとき、図１(c) に示す工程において、保護サイドウォール１９ａの厚さＴ19aが、第２の絶縁膜１９の厚さＴ19と同じ場合、図２(c) に示すように、第１の内側サイドウォール１８ａの厚さＴ18aは、第１の絶縁膜１８の厚さＴ18と同じである。なお、図１(c) に示す工程において、保護サイドウォール１９ａの厚さＴ19aが、第２の絶縁膜１９の厚さＴ19よりも薄くなる場合、厚さＴ19aの薄い保護サイドウォール１９ａが除去されてから、厚さＴ19の厚い第２の絶縁膜１９が除去されるまでの間、第１の内側サイドウォール１８ａは、エッチングに晒される。このため、第１の内側サイドウォール１８ａの厚さＴ18aは、第１の絶縁膜１８の厚さＴ18よりも薄くなる。
またこのとき、第１の内側サイドウォール１８ａは、シリコン酸化膜からなるため、第１の内側サイドウォール１８ａの上端高さは、第１のゲート電極１４ａの上面高さよりも高く、第１の内側サイドウォール１８ａの上端部は、第１のゲート電極１４ａの上面から突出している。
次に、図３(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が４ｎｍのシリコン酸化膜からなる第３の絶縁膜２２を堆積する。その後、例えばＣＶＤ法により、第３の絶縁膜２２上に、例えば膜厚が１５ｎｍのシリコン窒化膜からなる第４の絶縁膜２３を堆積する。
次に、図３(b) に示すように、第１のｐＭＩＳ領域において、第４の絶縁膜２３、第３の絶縁膜２２及び第１の内側サイドウォール１８ａに対して、異方性ドライエッチングを順次行うと共に、ｎＭＩＳ領域及び第２のｐＭＩＳ領域において、第４の絶縁膜２３、第３の絶縁膜２２及び第１の絶縁膜１８に対して、異方性ドライエッチングを順次行う。これにより、第１の内側サイドウォール１８ａと、第１の内側サイドウォール１８ａ上に形成された第３の絶縁膜からなる断面形状がＬ字状の第１の中間サイドウォール２２ａと、第１の中間サイドウォール２２ａ上に形成された第４の絶縁膜からなる第１の外側サイドウォール２３ａとを有する第１のサイドウォール２３Ａを形成する。第２，第３のゲート電極形成部１５Ｂ，１５Ｃの側面上に形成された第１の絶縁膜からなる断面形状がＬ字状の第２，第３の内側サイドウォール１８ｂ，１８ｃと、第２，第３の内側サイドウォール１８ｂ，１８ｃ上に形成された第３の絶縁膜からなる断面形状がＬ字状の第２，第３の中間サイドウォール２２ｂ，２２ｃと、第２，第３の中間サイドウォール２２ｂ，２２ｃ上に形成された第４の絶縁膜からなる第２，第３の外側サイドウォール２３ｂ，２３ｃとを有する第２，第３のサイドウォール２３Ｂ，２３Ｃを形成する。
このとき、第１の内側サイドウォール１８ａの幅Ｗ18aは、図１(c) に示す幅Ｗ18a：２０ｎｍと同じである。なお、第１の内側サイドウォールは、自身が形成されてから、種々のエッチング（例えば、図２(a) に示すトレンチ２０を形成する為のエッチング、又は図２(c) に示す保護サイドウォール１９ａを除去する為のエッチング等）に晒される。このため、図３(b) に示す幅Ｗ18aは、図１(c) に示す幅Ｗ18aよりも狭くなることがある。
またこのとき、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18c（最大幅）は、２４ｎｍ（第１の絶縁膜１８の膜厚：５ｎｍと第３の絶縁膜２２の膜厚：４ｎｍと第４の絶縁膜２３の膜厚：１５ｎｍとを足し合わせた幅）である。従って、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cは、第１の内側サイドウォール１８ａの幅Ｗ18aよりも大きい。第１の絶縁膜１８の膜厚、第３の絶縁膜２２の膜厚及び第４の絶縁膜２３の膜厚を調整することにより、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cを調整することができる。
またこのとき、図２(c) に示す工程において、第１の内側サイドウォール１８ａの厚さＴ18aが、第１の絶縁膜１８の厚さＴ18と同じ場合、図３(b) に示すように、第１の内側サイドウォール１８ａの厚さＴ18aは、第２，第３の内側サイドウォール１８ｂ，１８ｃの厚さＴ18b，Ｔ18cと同じである。なお、図２(c) に示す工程において、第１の内側サイドウォール１８ａの厚さＴ18aが、第１の絶縁膜１８の厚さＴ18よりも薄くなる場合、第１の内側サイドウォール１８ａの厚さＴ18aは、第２，第３の内側サイドウォール１８ｂ，１８ｃの厚さＴ18b，Ｔ18cよりも薄くなる。従って、第１の内側サイドウォール１８ａの厚さＴ18aは、第２，第３の内側サイドウォール１８ｂ，１８ｃの厚さＴ18b，Ｔ18cと同じ、又は厚さＴ18b，Ｔ18cよりも薄い。ここで、「内側サイドウォールの厚さ」とは、半導体基板の主面に対して垂直な方向に伸びる第１の部分と、半導体基板の主面に対して平行な方向に伸びる第２の部分とを有する内側サイドウォールにおける、第１の部分の厚さ（半導体基板の主面に対して平行な方向の厚さ）をいう。
またこのとき、第１の中間サイドウォール２２ａにおける下部先端Ｐ22aは、第１の内側サイドウォール１８ａにおける下部先端Ｐ18aよりも、外側に位置している（第１のゲート電極１４ａから離れて位置している）。言い換えれば、下部先端Ｐ22aと第１のゲート電極１４ａとの距離は、下部先端Ｐ18aと第１のゲート電極１４ａとの距離よりも長い。ここで、「中間（内側）サイドウォールにおける下部先端」とは、半導体基板の主面に対して垂直な方向に伸びる第１の部分と、半導体基板の主面に対して平行な方向に伸びる第２の部分とを有する中間（内側）サイドウォールにおける、第２の部分の先端をいう。
またこのとき、第１のゲート電極１４ａ上の第４，第３の絶縁膜２３，２２及び第２，第３のゲート電極形成部１５Ｂ，１５Ｃ上の第４，第３の絶縁膜２３，２２が除去されてから、第２，第３のゲート電極形成部１５Ｂ，１５Ｃ上の第１の絶縁膜１８が除去されるまでの間、第１のゲート電極１４ａは、エッチングに晒される。このため、第１のゲート電極１４ａの上面高さは、第２，第３のゲート電極１４ｂ，１４ｃの上面高さよりも低くなる。ここで、「ゲート電極の上面高さ」とは、活性領域の表面からゲート電極の上面までの高さをいう。
またこのとき、第１のオフセットスペーサ１６ａの上端高さは、第２，第３のオフセットスペーサ１６ｂ，１６ｃの上端高さよりも低い。またこのとき、第１の内側サイドウォール１８ａの上端高さは、第２，第３の内側サイドウォール１８ｂ，１８ｃの上端高さよりも低い。またこのとき、第１の中間サイドウォール２２ａの上端高さは、第２，第３の中間サイドウォール２２ｂ，２２ｃの上端高さよりも低い。ここで、「中間（内側）サイドウォールの上端（上部先端）」とは、中間（内側）サイドウォールにおける、第１の部分の先端をいう。またここで、「オフセットスペーサ（内側サイドウォール，中間サイドウォール）の上端高さ」とは、活性領域の表面からオフセットスペーサ（内側サイドウォール，中間サイドウォール）の上端までの高さをいう。
次に、図３(c) に示すように、イオン注入法により、第２のゲート電極形成部１５Ｂ及び第２のサイドウォール２３Ｂをマスクとして、第２の活性領域１０ｂに、例えばＡｓ等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のサイドウォール２３Ｂの外側方下に、ｎ型ソースドレイン注入領域２４ｂを自己整合的に形成する。一方、イオン注入法により、第３のゲート電極形成部１５Ｃ及び第３のサイドウォール２３Ｃをマスクとして、第３の活性領域１０ｃに、例えばＢ等のｐ型不純物を注入する。これにより、第３の活性領域１０ｃにおける第３のサイドウォール２３Ｃの外側方下に、ｐ型ソースドレイン注入領域２４ｃを自己整合的に形成する。
次に、図４(a) に示すように、例えば９５０℃，１秒の熱処理を行う。
熱処理により、第１のｐ型エクステンション注入領域１７ａに含まれるｐ型不純物、ｎ型エクステンション注入領域１７ｂに含まれるｎ型不純物、及び第２のｐ型エクステンション注入領域１７ｃに含まれるｐ型不純物を活性化させる。これにより、シリコン混晶層２１が形成された第１の活性領域１０ａにおける、第１のゲート電極１４ａの側方下に、第１のｐ型エクステンション領域２５ａを形成する。第２の活性領域１０ｂにおける第２のゲート電極形成部１５Ｂの側方下に、ｎ型エクステンション領域２５ｂを形成する。第３の活性領域１０ｃにおける第３のゲート電極形成部１５Ｃの側方下に、第２のｐ型エクステンション領域２５ｃを形成する。
熱処理により、シリコン混晶層２１の領域（ｐ型不純物導入領域）に含まれるｐ型不純物、ｎ型ソースドレイン注入領域２４ｂに含まれるｎ型不純物、及びｐ型ソースドレイン注入領域２４ｃに含まれるｐ型不純物を活性化させる。これにより、シリコン混晶層２１が形成された第１の活性領域１０ａにおける、第１のサイドウォール２３Ａの外側方下に、第１のｐ型ソースドレイン領域２６ａを形成する。第２の活性領域１０ｂにおける第２のサイドウォール２３Ｂの外側方下に、ｎ型ソースドレイン領域２６ｂを形成する。第３の活性領域１０ｃにおける第３のサイドウォール２３Ｃの外側方下に、第２のｐ型ソースドレイン領域２６ｃを形成する。
上述の通り、第１の絶縁膜１８の膜厚、第３の絶縁膜２２の膜厚及び第４の絶縁膜２３の膜厚を調整することにより、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cを調整することができる。このため、第２の内側サイドウォール１８ｂの幅Ｗ18bを広く調整する（例えば第１の内側サイドウォール１８ａの幅Ｗ18aよりも広く調整する）ことにより、図３(c) に示すように、ｎ型ソースドレイン注入領域２４ｂを、第２の活性領域１０ｂにおけるチャネル領域と離して形成することができ、図４(a) に示すように、ｎ型ソースドレイン領域２６ｂを、第２の活性領域１０ｂにおけるチャネル領域と離して形成することができる。同様に、第３の内側サイドウォール１８ｃの幅Ｗ18cを広く調整する（例えば第１の内側サイドウォール１８ａの幅Ｗ18aよりも広く調整する）ことにより、図３(c) に示すように、ｐ型ソースドレイン注入領域２４ｃを、第３の活性領域１０ｃにおけるチャネル領域と離して形成することができ、図４(a) に示すように、第２のｐ型ソースドレイン領域２６ｃを、第３の活性領域１０ｃにおけるチャネル領域と離して形成することができる。
次に、図４(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１６ｎｍのシリコン酸化膜からなる保護膜２７を堆積する。
次に、図４(c) に示すように、リソグラフィ法により、保護膜２７上に、第１のｐＭＩＳ領域及びｎＭＩＳ領域を開口し第２のｐＭＩＳ領域を覆うレジストパターン（図示せず）を形成する。その後、エッチング法により、レジストパターンをマスクとして、保護膜２７における第１のｐＭＩＳ領域及びｎＭＩＳ領域に形成された部分を除去する。その後、レジストパターンを除去する。
次に、図５(a) に示すように、シリコン酸化膜（第１，第２の中間サイドウォール２２ａ，２２ｂ）に対して選択性を持つエッチング法（例えばエッチング液として１６０℃の熱燐酸を用いたウェットエッチング法）により、保護膜２７をマスクとして、第１の外側サイドウォール２３ａ（シリコン窒化膜）、第２の外側サイドウォール２３ｂ（シリコン窒化膜）及び第２の保護絶縁膜１５ｂ（シリコン窒化膜）を除去する。これにより、第１のｐＭＩＳ領域において、第１の中間サイドウォール２２ａを露出させると共に、ｎＭＩＳ領域において、第２の中間サイドウォール２２ｂ及び第２のゲート電極１４ｂの上面を露出させる。
このとき、第２のオフセットスペーサ１６ｂは、シリコン窒化膜からなるため、第２のオフセットスペーサ１６ｂの上端部は除去される。
またこのとき、第３の外側サイドウォール２３ｃ（シリコン窒化膜）の側面、第３のオフセットスペーサ１６ｃ（シリコン窒化膜）の上端及び第３の保護絶縁膜１５ｃ（シリコン窒化膜）の上面は、保護膜２７で覆われているため、第３の外側サイドウォール２３ｃ、第３のオフセットスペーサ１６ｃ及び第３の保護絶縁膜１５ｃが除去されることはない。
またこのとき、第１，第２の外側サイドウォール２３ａ，２３ｂ及び第２の保護絶縁膜１５ｂが除去されるまでの間、第１のゲート電極１４ａは、エッチングに晒される。このため、第１のゲート電極１４ａの上面高さは、第２，第３のゲート電極１４ｂ，１４ｃの上面高さよりも低くなる。
またこのとき、第２の内側，第２の中間サイドウォール１８ｂ，２２ｂは、シリコン酸化膜からなるため、第２の内側，第２の中間サイドウォール１８ｂ，２２ｂの上端高さは、第２のゲート電極１４ｂの上面高さよりも高く、第２の内側，第２の中間サイドウォール１８ｂ，２２ｂの上端部は、第２のゲート電極１４ｂの上面から突出している。
またこのとき、第１のオフセットスペーサ１６ａの上端高さは、第２，第３のオフセットスペーサ１６ｂ，１６ｃの上端高さよりも低い。またこのとき、第１の内側サイドウォール１８ａの上端高さは、第２，第３の内側サイドウォール１８ｂ，１８ｃの上端高さよりも低い。またこのとき、第１の中間サイドウォール２２ａの上端高さは、第２，第３の中間サイドウォール２２ｂ，２２ｃの上端高さよりも低い。
次に、図５(b) に示すように、スパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのＮｉ（ニッケル）からなるシリサイド用金属膜（図示せず）を堆積する。その後、熱処理により、第１のゲート電極１４ａ、第２のゲート電極１４ｂ、第１のｐ型ソースドレイン領域２６ａ及びｎ型ソースドレイン領域２６ｂに含まれるＳｉと、シリサイド用金属膜に含まれるＮｉとを反応させる。これにより、第１のゲート電極１４ａ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第１のシリサイド層２８ａを形成する。第２のゲート電極１４ｂ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第２のシリサイド層２８ｂを形成する。第１のｐ型ソースドレイン領域２６ａ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第３のシリサイド層２９ａを形成する。ｎ型ソースドレイン領域２６ｂ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第４のシリサイド層２９ｂを形成する。なお、第３のシリサイド層２９ａは、シリコン混晶層２１に含まれるＧｅ（ゲルマニウム）を含む可能性がある。
このとき、第２のｐ型ソースドレイン領域２６ｃの表面は、保護膜２７で覆われているため、第２のｐ型ソースドレイン領域２６ｃ上に、シリサイド層が形成されることはない。
またこのとき、第３のゲート電極１４ｃの上面は、第３の保護絶縁膜１５ｃ及び保護膜２７で順次覆われているため、第３のゲート電極１４ｃ上に、シリサイド層が形成されることはない。
その後、エッチング液中への浸漬により、シリサイド用金属膜における、素子分離領域１１、第１，第２のサイドウォール２３Ａ，２３Ｂ及び保護膜２７等の上に残存する部分（言い換えれば、シリサイド用金属膜における未反応の部分）を除去する。その後、熱処理により、第１，第２，第３，第４のシリサイド層２８ａ，２８ｂ，２９ａ，２９ｂのシリサイド組成比を安定化させる。
このとき、図５(a) に示すように、シリサイド化前の第１のゲート電極１４ａの上面高さは、シリサイド化前の第２のゲート電極１４ｂの上面高さよりも低い。このため、図５(b) に示すように、第１のシリサイド層２８ａの上面高さは、第２のシリサイド層２８ｂの上面高さよりも低い。ここで、「シリサイド層の上面高さ」とは、活性領域の表面からシリサイド層の上面までの高さをいう。
次に、図５(c) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えばシリコン窒化膜からなる絶縁膜３０を堆積する。その後、図示を省略するが、絶縁膜３０上に、層間絶縁膜を形成した後、絶縁膜３０及び層間絶縁膜に、コンタクトプラグを形成する。その後、層間絶縁膜上に、コンタクトプラグと接続する配線を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
本実施形態と従来との製造方法上の相違点は、以下に示す点である。
従来では、図８(b) に示すように、第１，第２のサイドウォール１０９Ａ，１０９Ｂを形成する。その後、図９(a) に示すように、絶縁膜１１０（第２の活性領域１００ｂにＳｉＧｅ層が形成されることを防止する防止膜）を形成する。このとき、第１のサイドウォール１０９Ａの側面上に、不要なサイドウォール１１０ａが残存する。その後、図９(c) に示すように、ＳｉＧｅ層１１２を形成する。その後、図１０(a) に示すように、サイドウォール１１０ａ及び絶縁膜１１０を除去する。
これに対し、本実施形態では、図１(c) に示すように、第１の内側サイドウォール１８ａ、保護サイドウォール１９ａ、第１の絶縁膜１８、及び第２の絶縁膜１９（第２，第３の活性領域１０ｂ，１０ｃにシリコン混晶層が形成されることを防止する防止膜）を形成する。その後、図２(b) に示すように、シリコン混晶層２１を形成する。その後、図２(c) に示すように、保護サイドウォール１９ａ及び第２の絶縁膜１９を除去する。その後、図３(b) に示すように、第１の内側サイドウォール１８ａを有する第１のサイドウォール２３Ａ、及び第２，第３のサイドウォール２３Ｂ，２３Ｃを形成する。このとき、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cを、第１の内側サイドウォール１８ａの幅Ｗ18aよりも広くする。
従来では、第１，第２のサイドウォール１０９Ａ，１０９Ｂの形成後、防止膜を形成し、その後、ＳｉＧｅ層１１２を形成する。これに対し、本実施形態では、第１のサイドウォール２３Ａの一部（第１の内側サイドウォール１８ａ）及び防止膜の形成後、シリコン混晶層２１を形成し、その後、第１，第２，第３のサイドウォール２３Ａ，２３Ｂ，２３Ｃを形成する。
以下に、本発明の一実施形態に係る半導体装置の構成について、図６を参照しながら説明する。図６は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。
図６に示すように、本実施形態に係る半導体装置は、半導体基板１０における第１のｐＭＩＳ領域に形成された第１のＭＩＳトランジスタｐＴｒ１と、半導体基板１０におけるｎＭＩＳ領域に形成された第２のＭＩＳトランジスタｎＴｒと、半導体基板１０における第２のｐＭＩＳ領域に形成された第３のＭＩＳトランジスタｐＴｒ２とを備えている。第１，第３のＭＩＳトランジスタの導電型は、ｐ型である。第２のＭＩＳトランジスタの導電型は、ｎ型である。
第１のＭＩＳトランジスタｐＴｒ１は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された断面形状がＩ字状の第１のオフセットスペーサ１６ａと、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下に形成された第１のｐ型エクステンション領域２５ａと、第１のゲート電極１４ａの側面上に第１のオフセットスペーサ１６ａを介して形成された第１のサイドウォール２３Ａと、第１の活性領域１０ａにおける第１のサイドウォール２３Ａの外側方下に形成された第１のｐ型ソースドレイン領域２６ａと、第１のゲート電極１４ａ上に形成された第１のシリサイド層２８ａと、第１のｐ型ソースドレイン領域２６ａ上に形成された第３のシリサイド層２９ａとを備えている。
第２のＭＩＳトランジスタｎＴｒは、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された断面形状がＩ字状の第２のオフセットスペーサ１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下に形成されたｎ型エクステンション領域２５ｂと、第２のゲート電極１４ｂの側面上に第２のオフセットスペーサ１６ｂを介して形成された第２のサイドウォール２３Ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２３Ｂの外側方下に形成されたｎ型ソースドレイン領域２６ｂと、第２のゲート電極１４ｂ上に形成された第２のシリサイド層２８ｂと、ｎ型ソースドレイン領域２６ｂ上に形成された第４のシリサイド層２９ｂとを備えている。
第３のＭＩＳトランジスタｐＴｒ２は、第３の活性領域１０ｃ上に形成された第３のゲート絶縁膜１３ｃと、第３のゲート絶縁膜１３ｃ上に形成された第３のゲート電極１４ｃと、第３のゲート電極１４ｃ上に形成された第３の保護絶縁膜１５ｃと、第３のゲート電極１４ｃの側面上に形成された断面形状がＩ字状の第３のオフセットスペーサ１６ｃと、第３の活性領域１０ｃにおける第３のゲート電極１４ｃの側方下に形成された第２のｐ型エクステンション領域２５ｃと、第３のゲート電極１４ｃの側面上に第３のオフセットスペーサ１６ｃを介して形成された第３のサイドウォール２３Ｃと、第３の活性領域１０ｃにおける第３のサイドウォール２３Ｃの外側方下に形成された第２のｐ型ソースドレイン領域２６ｃとを備えている。
第１のｐ型ソースドレイン領域２６ａは、第１の活性領域１０ａに設けられたトレンチ２０内に形成され、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層２１を含む。
第１のサイドウォール２３Ａは、断面形状がＬ字状の第１の内側サイドウォール１８ａと、断面形状がＬ字状の第１の中間サイドウォール２２ａとを有している。第２のサイドウォール２３Ｂは、断面形状がＬ字状の第２の内側サイドウォール１８ｂと、断面形状がＬ字状の第２の中間サイドウォール２２ｂとを有している。第３のサイドウォール２３Ｃは、断面形状がＬ字状の第３の内側サイドウォール１８ｃと、断面形状がＬ字状の第３の中間サイドウォール２２ｃと、第３の外側サイドウォール２３ｃとを有している。
第１の内側サイドウォール１８ａの幅Ｗ18aは、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cよりも小さい。
第１のゲート電極１４ａとシリコン混晶層２１との間隔は、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18cよりも小さい。
第１のシリサイド層２８ａの上面高さは、第２のシリサイド層２８ｂの上面高さよりも低い。
第１の内側サイドウォール１８ａの厚さＴ18aは、第２，第３の内側サイドウォール１８ｂ，１８ｃの厚さＴ18b，Ｔ18cと同じ、又は厚さＴ18b，Ｔ18cよりも薄い。
第１の中間サイドウォール２２ａにおける下部先端Ｐ22aは、第１の内側サイドウォール１８ａにおける下部先端Ｐ18aよりも、外側に位置している（第１のゲート電極１４ａから離れて位置している）。言い換えれば、下部先端Ｐ22aと第１のゲート電極１４ａとの距離は、下部先端Ｐ18aと第１のゲート電極１４ａとの距離よりも長い。
第１のオフセットスペーサ１６ａの上端高さは、第２，第３のオフセットスペーサ１６ｂ，１６ｃの上端高さよりも低い。第１の内側サイドウォール１８ａの上端高さは、第２，第３の内側サイドウォール１８ｂ，１８ｃの上端高さよりも低い。第１の中間サイドウォール２２ａの上端高さは、第２，第３の中間サイドウォール２２ｂ，２２ｃの上端高さよりも低い。
本実施形態によると、図１(c) に示すように、第２，第３の内側サイドウォール１８ｂ，１８ｃの幅Ｗ18b，Ｗ18c（図３(b) 参照，例えば２４ｎｍ）よりも小さい幅Ｗ18a（例えば２０ｎｍ以下）を持つ第１の内側サイドウォール１８ａ、及び第１の内側サイドウォール１８ａ上に形成された保護サイドウォール１９ａを形成する。その後、図２(a) に示すように、保護サイドウォール１９ａをマスクとして、第１の活性領域１０ａにトレンチ２０を形成した後、図２(b) に示すように、トレンチ２０内にシリコン混晶層２１を形成する。このため、シリコン混晶層２１を、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができるため、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に圧縮応力を効果的に印加し、第１のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
加えて、図３(b) に示すように、第１の内側サイドウォール１８ａの幅Ｗ18aよりも大きい幅Ｗ18bを持つ第２の内側サイドウォール１８ｂを有する第２のサイドウォール２３Ｂを形成する。その後、図３(c) に示すように、第２のサイドウォール２３Ｂをマスクとして、第２の活性領域１０ｂにｎ型ソースドレイン注入領域２４ｂを形成する。その後、図４(a) に示すように、ｎ型ソースドレイン注入領域２４ｂに含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域２６ｂを形成する。このため、ｎ型ソースドレイン領域２６ｂを、第２の活性領域１０ｂにおけるチャネル領域と離して形成することができるため、第２のＭＩＳトランジスタにおいて、リーク電流が増大することを抑制できる。
同様に、図３(b) に示すように、第１の内側サイドウォール１８ａの幅Ｗ18aよりも大きい幅Ｗ18cを持つ第３の内側サイドウォール１８ｃを有する第３のサイドウォール２３Ｃを形成する。その後、図３(c) に示すように、第３のサイドウォール２３Ｃをマスクとして、第３の活性領域１０ｃにｐ型ソースドレイン注入領域２４ｃを形成する。その後、図４(a) に示すように、ｐ型ソースドレイン注入領域２４ｃに含まれるｐ型不純物を活性化し、第２のｐ型ソースドレイン領域２６ｃを形成する。このため、第２のｐ型ソースドレイン領域２６ｃを、第３の活性領域１０ｃにおけるチャネル領域と離して形成することができるため、第３のＭＩＳトランジスタにおいて、リーク電流が増大することを抑制できる。
なお、本実施形態では、例えばシリコン酸化膜からなる第１，第２，第３のゲート絶縁膜１３ａ，１３ｂ，１３ｃ上に、例えばポリシリコン膜からなる第１，第２，第３のゲート電極１４ａ，１４ｂ，１４ｃが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、下地膜と、下地膜上に形成された高誘電率膜とを有する第１，第２，第３のゲート絶縁膜上に、金属膜と、金属膜上に形成されたシリコン膜とを有する第１，第２，第３のゲート電極が形成されていてもよい。下地膜は、例えばシリコン酸化膜又はシリコン酸窒化膜からなる。高誘電率膜は、比誘電率が８以上の例えばハフニウム酸化膜又はジルコニウム酸化膜からなる。金属膜は、例えばＴｉＮ（窒化チタン）又はＴａＮ（窒化タンタル）からなる。シリコン膜は、例えばポリシリコン膜からなる。
また、本実施形態では、シリサイド用金属膜の材料として、Ｎｉを用いて、ニッケルシリサイドからなる第１，第２，第３，第４のシリサイド層２８ａ，２８ｂ，２９ａ，２９ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、シリサイド用金属膜の材料として、Ｎｉの代わりに、白金又はコバルトを用いて、白金シリサイド又はコバルトシリサイドからなる第１，第２，第３，第４のシリサイド層を形成してもよい。
＜一実施形態の変形例＞
以下に、本発明の一実施形態の変形例に係る半導体装置について、図７を参照しながら説明する。図７は、本発明の一実施形態の変形例に係る半導体装置の構成を示す断面図である。
以下に、本発明の一実施形態の変形例に係る半導体装置の製造方法について説明する。
まず、図１(a) 〜図５(b) に示す工程と同様の工程を順次行い、図５(b) に示す構成と同様の構成を得る。
次に、半導体基板１０上の全面に、第１，第３の活性領域１０ａ，１０ｃにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１の応力絶縁膜（図７：３１参照）を形成する。その後、第１の応力絶縁膜におけるｎＭＩＳ領域に形成された部分を除去する。
次に、半導体基板１０上の全面に、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第２の応力絶縁膜（図７：３２参照）を形成する。その後、第２の応力絶縁膜における第１，第２のｐＭＩＳ領域に形成された部分を除去する。
その後、第１，第２の応力絶縁膜３１，３２上に、層間絶縁膜（図示せず）を形成した後、第１，第２の応力絶縁膜３１，３２及び層間絶縁膜に、コンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜上に、コンタクトプラグと接続する配線（図示せず）を形成する。
以上のようにして、本変形例に係る半導体装置を製造することができる。
本変形例と第１の実施形態との構成上の相違点は、以下に示す点である。
第１の実施形態では、図６に示すように、半導体装置は、半導体基板１０上の全面に形成された絶縁膜３０を備えている。
これに対し、本変形例では、図７に示すように、半導体装置は、第１，第３の活性領域１０ａ，１０ｃにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１の応力絶縁膜３１と、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第２の応力絶縁膜３２とを備えている。第１の応力絶縁膜３１は、第１の活性領域１０ａ上に、第１のゲート電極１４ａ及び第１のサイドウォール２３Ａを覆うように形成されていると共に、第３の活性領域１０ｃ上に、保護膜２７を介して、第３のゲート電極形成部１５Ｃ及び第３のサイドウォール２３Ｃを覆うように形成されている。第２の応力絶縁膜３２は、第２の活性領域１０ｂ上に、第２のゲート電極１４ｂ及び第２のサイドウォール２３Ｂを覆うように形成されている。
第１，第２の応力絶縁膜３１，３２は、第１，第２の中間サイドウォール２２ａ，２２ｂの表面に接して形成されている。
本変形例によると、第１の実施形態と同様の効果を得ることができる。
加えて、第１の応力絶縁膜３１により、第１，第３の活性領域１０ａ，１０ｃにおけるチャネル領域のゲート長方向に、圧縮応力を印加することができるため、第１，第３のＭＩＳトランジスタの駆動能力を向上させることができる。同様に、第２の応力絶縁膜３２により、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に、引っ張り応力を印加することができるため、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
さらに、図５(a) に示すように、第１の外側サイドウォール２３ａを除去した後、第１の応力絶縁膜３１を形成するため、第１の応力絶縁膜３１を、第１の中間サイドウォール２２ａの表面に接して形成することができる。このため、第１の応力絶縁膜３１を、第１の外側サイドウォール２３ａの除去分だけ、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができるため、第１の活性領域１０ａにおけるチャネル領域に、圧縮応力を効果的に印加することができる。同様に、図５(a) に示すように、第２の外側サイドウォール２３ｂを除去した後、第２の応力絶縁膜３２を形成するため、第２の応力絶縁膜３２を、第２の中間サイドウォール２２ｂの表面に接して形成することができる。このため、第２の応力絶縁膜３２を、第２の外側サイドウォール２３ｂの除去分だけ、第２の活性領域１０ｂにおけるチャネル領域に近付けて形成することができるため、第２の活性領域１０ｂにおけるチャネル領域に、引っ張り応力を効果的に印加することができる。
さらに、第１の応力絶縁膜３１を、第１の外側サイドウォール２３ａの除去分だけ、厚く形成することができるため、第１の活性領域１０ａにおけるチャネル領域に、圧縮応力を効果的に印加することができる。同様に、第２の応力絶縁膜３２を、第２の外側サイドウォール２３ｂの除去分だけ、厚く形成することができるため、第２の活性領域１０ｂにおけるチャネル領域に、引っ張り応力を効果的に印加することができる。
以上説明したように、本発明は、シリコン混晶層を、ｐ型ＭＩＳトランジスタのチャネル領域に近付けて形成することができる。このため、シリコン混晶層を含むｐ型ソースドレイン領域を有するｐ型ＭＩＳトランジスタと、ｎ型ＭＩＳトランジスタとを備えた半導体装置及びその製造方法に有用である。
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１０ｃ 第３の活性領域
１１ 素子分離領域
１２ａ 第１のｎ型ウェル領域
１２ｂ ｐ型ウェル領域
１２ｃ 第２のｎ型ウェル領域
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１３ｃ 第３のゲート絶縁膜
１４ａ 第１のゲート電極
１４ｂ 第２のゲート電極
１４ｃ 第３のゲート電極
１５ａ 第１の保護絶縁膜
１５ｂ 第２の保護絶縁膜
１５ｃ 第３の保護絶縁膜
１５Ａ 第１のゲート電極形成部
１５Ｂ 第２のゲート電極形成部
１５Ｃ 第３のゲート電極形成部
１６ａ 第１のオフセットスペーサ
１６ｂ 第２のオフセットスペーサ
１６ｃ 第３のオフセットスペーサ
１７ａ 第１のｐ型エクステンション注入領域
１７ｂ ｎ型エクステンション注入領域
１７ｃ 第２のｐ型エクステンション注入領域
１８ 第１の絶縁膜
１９ 第２の絶縁膜
１８ａ 第１の内側サイドウォール
１８ｂ 第２の内側サイドウォール
１８ｃ 第３の内側サイドウォール
１９ａ 保護サイドウォール
２０ トレンチ
２１ シリコン混晶層
２２ 第３の絶縁膜
２２ａ 第１の中間サイドウォール
２２ｂ 第２の中間サイドウォール
２２ｃ 第３の中間サイドウォール
２３ 第４の絶縁膜
２３ａ 第１の外側サイドウォール
２３ｂ 第２の外側サイドウォール
２３ｃ 第３の外側サイドウォール
２３Ａ 第１のサイドウォール
２３Ｂ 第２のサイドウォール
２３Ｃ 第３のサイドウォール
２４ｂ ｎ型ソースドレイン注入領域
２４ｃ ｐ型ソースドレイン注入領域
２５ａ 第１のｐ型エクステンション領域
２５ｂ ｎ型エクステンション領域
２５ｃ 第２のｐ型エクステンション領域
２６ａ 第１のｐ型ソースドレイン領域（第１のソースドレイン領域）
２６ｂ ｎ型ソースドレイン領域（第２のソースドレイン領域）
２６ｃ 第２のｐ型ソースドレイン領域（第３のソースドレイン領域）
２７ 保護膜
２８ａ 第１のシリサイド層
２８ｂ 第２のシリサイド層
２９ａ 第３のシリサイド層
２９ｂ 第４のシリサイド層
３０ 絶縁膜
３１ 第１の応力絶縁膜
３２ 第２の応力絶縁膜
Ｒｅ レジストパターン
ｐＴｒ１ 第１のＭＩＳトランジスタ
ｎＴｒ 第２のＭＩＳトランジスタ
ｐＴｒ２ 第３のＭＩＳトランジスタ
Ｗ18a，Ｗ18b，Ｗ18c 幅
Ｔ18，Ｔ18a，Ｔ18b，Ｔ18c，Ｔ19，Ｔ19a 厚さ
Ｐ18a，Ｐ22a 下部先端

Claims (11)

  1. 第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
    前記第１のＭＩＳトランジスタは、
    半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のゲート電極上に形成された第１のシリサイド層と、
    前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールを有する第１のサイドウォールと、
    前記第１の活性領域における前記第１のサイドウォールの外側方下に形成された第１導電型の第１のソースドレイン領域とを備え、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のゲート電極上に形成された第２のシリサイド層と、
    前記第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールを有する第２のサイドウォールと、
    前記第２の活性領域における前記第２のサイドウォールの外側方下に形成された第２導電型の第２のソースドレイン領域とを備え、
    前記第１のソースドレイン領域は、前記第１の活性領域に設けられたトレンチ内に形成され、前記第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を含み、
    前記第１の内側サイドウォールの幅は、前記第２の内側サイドウォールの幅よりも小さく、
    前記第１のシリサイド層の上面高さは、前記第２のシリサイド層の上面高さよりも低く、
    前記第１の内側サイドウォールの厚さは、前記第２の内側サイドウォールの厚さよりも薄いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のサイドウォールは、前記第１の内側サイドウォール上に形成された断面形状がＬ字状の第１の中間サイドウォールをさらに有し、
    前記第２のサイドウォールは、前記第２の内側サイドウォール上に形成された断面形状がＬ字状の第２の中間サイドウォールをさらに有し、
    前記第１の中間サイドウォールにおける下部先端は、前記第１の内側サイドウォールにおける下部先端よりも外側に位置していることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のゲート電極と前記シリコン混晶層との間隔は、前記第２の内側サイドウォールの幅よりも小さいことを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極と前記第１の内側サイドウォールとの間に形成された断面形状がＩ字状の第１のオフセットスペーサと、
    前記第２のゲート電極と前記第２の内側サイドウォールとの間に形成された断面形状がＩ字状の第２のオフセットスペーサとをさらに備えていることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
    前記第１の活性領域上に前記第１のゲート電極及び前記第１のサイドウォールを覆うように形成され、前記第１の活性領域におけるチャネル領域のゲート長方向に前記第１の応力と同一方向の応力を生じさせる第１の応力絶縁膜を備えていることを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
    前記第１の応力は、圧縮応力であることを特徴とする半導体装置。
  7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第２の活性領域上に前記第２のゲート電極及び前記第２のサイドウォールを覆うように形成され、前記第２の活性領域におけるチャネル領域のゲート長方向に前記第１の応力と反対方向の第２の応力を生じさせる第２の応力絶縁膜を備えていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
    前記第２の応力は、引っ張り応力であることを特徴とする半導体装置。
  9. 請求項１〜８のうちいずれか１項に記載の半導体装置において、
    前記半導体基板における第３の活性領域上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート電極の側面上に形成された第３のサイドウォールと、前記第３の活性領域における前記第３のサイドウォールの外側方下に形成された第１導電型の第３のソースドレイン領域とを有する第３のＭＩＳトランジスタをさらに備え、
    前記第３のサイドウォールは、前記第３のゲート電極の側面上に形成された断面形状がＬ字状の第３の内側サイドウォールと、前記第３の内側サイドウォール上に形成された断面形状がＬ字状の第３の中間サイドウォールと、前記第３の中間サイドウォール上に形成された第３の外側サイドウォールとを有し、
    前記第１のサイドウォール及び前記第２のサイドウォールは、外側サイドウォールを有しておらず、
    前記第３のソースドレイン領域には、シリコン混晶層が形成されておらず、
    前記第３の内側サイドウォールの幅は、前記第１の内側サイドウォールの幅よりも大きいことを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第３のゲート電極上に形成された保護絶縁膜を備え、
    前記第３のゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。
  11. 第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
    前記第１のＭＩＳトランジスタは、
    半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された断面形状がＬ字状の第１の中間サイドウォールとを有する第１のサイドウォールと、
    前記第１の活性領域における前記第１のサイドウォールの外側方下に形成された第１導電型の第１のソースドレイン領域と、
    前記第１のゲート電極上に形成されたシリサイド層とを備え、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールと、前記第２の内側サイドウォール上に形成された断面形状がＬ字状の第２の中間サイドウォールと、前記第２の中間サイドウォール上に形成された第２の外側サイドウォールとを有する第２のサイドウォールと、
    前記第２の活性領域における前記第２のサイドウォールの外側方下に形成された第１導電型の第２のソースドレイン領域と、
    前記第２のゲート電極上に形成された保護絶縁膜とを備え、
    前記第１のソースドレイン領域は、前記第１の活性領域に設けられたトレンチ内に形成され、前記第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を含む一方、前記第２のソースドレイン領域にはシリコン混晶層が形成されておらず、
    前記第１の内側サイドウォールの幅は、前記第２の内側サイドウォールの幅よりも小さく、
    前記第２のゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。
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