CN204577057U - 显示装置 - Google Patents

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Abstract

本实用新型的目的在于：提供通过减小栅极时钟信号用干配线的负载能抑制在栅极时钟信号用干配线中流动的消耗电流的显示装置。在将多个栅极时钟信号(CK1～CK3)的电压通过缓冲电路(BF)写入栅极总线(GL)的移位寄存器中，与清除信号用干配线等分开地将多条栅极时钟信号用干配线(51a～54a)与多个缓冲电路(BF)相邻地形成在设于显示部(600)与缓冲电路(BF)之间的区域。由此，能消除清除信号用分支配线(61b)与栅极时钟信号用干配线(51a～54a)以及双稳态电路(SR)内的配线交叉的区域。因此，能消除由于这些配线交叉而产生的层间电容、在配线间产生的边缘电容。

Description

显示装置
技术领域
本实用新型涉及有源矩阵型的显示装置，更详细地，涉及扫描信号线驱动电路的附近的配线的布局。
背景技术
以往，在采用a－SiTFT液晶面板(薄膜晶体管的半导体层使用非晶硅的液晶面板)的液晶显示装置中，非晶硅的迁移率比较小，因此用于驱动栅极总线的栅极驱动器在构成面板的基板的周边部作为IC(Integrated Circuit)芯片搭载。但是，近年来，为了实现液晶显示装置的小型化、低成本化等，是在基板上直接形成栅极驱动器。这种栅极驱动器被称为“单片栅极驱动器”等。
现有的液晶显示装置中的栅极驱动器包含用于依次驱动形成于显示部的多条栅极总线的包括多个级的移位寄存器，在其附近，传输用于使该移位寄存器动作的栅极时钟信号的配线和传输控制信号的配线集中形成于相同区域。
图19是表示现有的液晶显示装置中的栅极驱动器及其附近的配线的一例的图。图19所示的移位寄存器的各级包括双稳态电路SR和连接到双稳态电路SR的缓冲电路BF，根据从双稳态电路SR输出的状态信号(缓冲控制信号)，将从传输栅极时钟信号的配线51a～53a(栅极时钟信号用干配线)提供的时钟信号作为扫描信号G提供给显示部600的对应的栅极总线。在这种栅极驱动器中，沿着显示部600配置有包括双稳态电路SR和连接到双稳态电路SR的缓冲电路BF的移位寄存器的各级，传输栅极时钟信号的配线51a～53a(栅极时钟信号用干配线)与传输清除信号CLR等控制信号的配线61a(清除信号用干配线)一起配置于被移位寄存器和液晶面板的边缘夹着的区域。
与本实用新型关联地，已知日本特开2006－85118号公报。该现有专利文献公开了如下液晶显示装置：传输栅极时钟信号的栅极 时钟信号用配线以移位寄存器为基准形成于与显示部相反的一侧。
现有技术文献
专利文献
专利文献1：日本特开2006－85118号公报
实用新型内容
实用新型要解决的问题
但是，在如图19所示的现有的配线中，如用附图标记70表示的部分所示，例如存在将清除信号用干配线61a和双稳态电路SR连接的配线61b(清除信号用分支配线)与栅极时钟信号用干配线51a～51c交叉的区域。由于该交叉的区域，栅极时钟信号用干配线51a～53a与清除信号用分支配线61b之间的层间电容增加。另外，因为栅极时钟信号用干配线51a～53a形成于从缓冲电路BF分离的位置，所以栅极时钟信号用干配线51a～53a与缓冲电路BF之间的距离变长，栅极时钟信号用干配线51a～53a的配线电阻增加。由于这些层间电容、配线电阻的增加，产生栅极时钟信号用干配线51a～53a的负载变大、消耗电流增加的问题。该问题在日本特开2006－85118号公报所记载的液晶显示装置中也产生。
因此，本实用新型的目的在于：提供能通过减小栅极时钟信号用干配线的负载来抑制在栅极时钟信号用干配线中流动的消耗电流的显示装置。
用于解决问题的方案
本实用新型的第1方面是显示装置，其特征在于，
上述显示装置具备：
基板；
像素电路，其形成于上述基板上的区域中的用于显示图像的显示区域；
多条扫描信号线，其形成于上述显示区域，构成上述像素电路的一部分；
移位寄存器，其具有多个双稳态电路和多个缓冲电路，上述多个双稳态电路形成于上述基板上，具有第1状态和第2状态，以与上述多条扫描信号线1对1对应的方式设置，上述多个缓冲电路与上述多个双稳态电路分别串联连接，在上述多个双稳态电路依次成为第1状态时，将从分别传输多个时钟信号的多条时钟信号用干配线提供的时钟信号向上述多条扫描信号线输出，上述移位寄存器通过上述多个双稳态电路依次成为第1状态而依次驱动上述多条扫描信号线；以及
控制信号用干配线和控制信号用分支配线，上述控制信号用干配线以作为上述移位寄存器所形成的区域的移位寄存器区域为基准形成于与上述显示区域相反的一侧的区域，传输控制上述多个双稳态电路的动作的控制信号，上述控制信号用分支配线连接上述控制信号用干配线和上述多个双稳态电路，
上述基板具有层结构，上述层结构包含：第1金属膜，其形成包含设于上述多个双稳态电路的薄膜晶体管的源极电极在内的配线图案；以及第2金属膜，其形成包含上述薄膜晶体管的栅极电极在内的配线图案，
上述多个缓冲电路在上述移位寄存器区域中以与上述显示区域相对的方式形成为一列，
上述多条时钟信号用干配线与上述多个缓冲电路相邻地形成于由上述移位寄存器区域和上述显示区域夹着的区域，
上述多条时钟信号用干配线由上述第1金属膜形成，多条时钟信号用分支配线由上述第2金属膜形成。
本实用新型的第2方面在本实用新型的第1方面中，其特征在于，
上述基板具有层结构，上述层结构包含：第1金属膜，其形成包含设于上述多个双稳态电路的薄膜晶体管的源极电极在内的配线图案；以及第2金属膜，其形成包含上述薄膜晶体管的栅极电极在内的配线图案，
上述多条时钟信号用干配线由上述第1金属膜形成，上述多条时钟信号用分支配线由上述第2金属膜形成。
本实用新型的第3方面在本实用新型的第2方面中，其特征在于，
上述多个双稳态电路具备用于接收置位信号的置位信号输入端子和用于接收复位信号的复位信号输入端子，
上述多个缓冲电路的输出用配线利用置位信号用配线连接到后一级的双稳态电路的置位信号输入端子，并且利用复位信号用配 线连接到前一级的双稳态电路的复位信号输入端子，
上述置位信号用配线和上述复位信号用配线由与上述输出用配线相同的金属膜形成。
本实用新型的第4方面在本实用新型的第2方面中，其特征在于，
上述多个缓冲电路分别包含单体的薄膜晶体管，
上述薄膜晶体管的输入用电极连接到上述多条时钟信号用干配线中的任一条，输出用电极连接到上述多条扫描信号线中的任一条，控制用电极连接到上述多个双稳态电路的输出端子，
上述输入用电极和输出用电极由与上述多条时钟信号用干配线相同的金属膜形成。
本实用新型的第5方面在本实用新型的第4方面中，其特征在于，
上述多条时钟信号用分支配线形成为：延伸到与上述多条时钟信号用干配线中上述输入用电极所连接的时钟信号用干配线连接的位置。
本实用新型的第6方面在本实用新型的第4方面中，其特征在于，
上述薄膜晶体管的半导体层包括以铟(In)、镓(Ga)、锌(Zn)以及氧(O)为主成分的InGaZnOx。
本实用新型的第7方面在本实用新型的第2方面中，其特征在于，
上述多个缓冲电路包含CMOS型逻辑门电路，上述CMOS型逻辑门电路具有第1输入端子以及第2输入端子和输出端子，并且在上述双稳态电路为第1状态时向上述多条扫描信号线输出扫描信号。
本实用新型的第8方面在本实用新型的第2方面中，其特征在于，
上述控制信号用干配线由上述第1金属膜形成，上述控制信号用分支配线由上述第2金属膜形成。
实用新型效果
根据本实用新型的第1方面，在将多个时钟信号的电压通过缓冲电路写入扫描信号线的移位寄存器中，与控制信号用干配线等不同，将多条时钟信号用干配线与多个缓冲电路相邻地形成在设于显示部与缓冲电路之间的区域。由此，能消除控制信号用分支配线与时钟信号用干配线以及双稳态电路内的配线交叉的区域。因此，能消除由于这些配线交叉而产生的层间电容、在配线间产生的边缘电容，所以层间电容能仅为在时钟信号用干配线与时钟信号用分支配线之间产生的层间电容和在相邻的时钟信号用干配线间产生的边缘电容。另外，因为将时钟信号用干配线形成于缓冲电路的附近，所以从时钟信号用干配线到缓冲电路的距离缩短，能减小配线电阻。由此，能减小时钟信号用干配线的负载，所以能减少在时钟信号用干配线中流动的消耗电流。
根据本实用新型的第2方面，利用第1金属膜形成时钟信号用干配线，利用第2金属膜形成时钟信号用分支配线。由此，能容易进行如减小由于时钟信号用干配线与时钟信号用分支配线交叉而产生的层间电容的布局。
根据本实用新型的第3方面，对双稳态电路提供置位信号的置位信号用配线和提供复位信号的复位信号用配线利用与缓冲电路的输出用配线相同的金属膜形成。由此，能容易进行用于将单位电路的输出信号作为置位信号提供给后一级的单位电路或者作为复位信号提供给前一级的单位电路的布局。
根据本实用新型的第4方面，利用单体的薄膜晶体管形成缓冲电路，用与时钟信号用干配线相同的金属膜形成薄膜晶体管的输入用电极和输出用电极。由此，能容易进行用于将输入用电极连接到时钟信号用干配线或者将输出用电极连接到扫描信号线的布局。
根据本实用新型的第5方面，时钟信号用分支配线形成为：延伸到与时钟信号用干配线中输入用电极所连接的时钟信号用干配线连接的位置。由此，能将由时钟信号用干配线和时钟信号用分支配线所形成的层间电容抑制为最小限度，所以能减小时钟信号用干配线的负载，抑制消耗电流。
根据本实用新型的第6方面，将在成为缓冲电路的薄膜晶体管的半导体层中使用氧化铟镓锌的薄膜晶体管设为扫描信号线驱动电路的驱动元件，由此能缩小边框面积或者高精细化。
根据本实用新型的第7方面，因为即使时钟信号的电平小，也能利用缓冲电路放大这些时钟信号，所以能将充分的电平的扫描信号向扫描信号线输出。因此，能进一步减少时钟信号用干配线的消耗电流。
根据本实用新型的第8方面，由第2金属膜形成控制信号用分支配线，并且在被显示部和缓冲电路夹着的区域形成时钟信号用干配线，所以控制信号用分支配线不会与时钟信号用干配线交叉而形成层间电容。
附图说明
图1是表示本实用新型的第1实施方式的有源矩阵型的液晶显示装置的整体构成的框图。
图2是上述第1实施方式中用于说明栅极驱动器的构成的框图。
图3是表示上述第1实施方式中栅极驱动器内的移位寄存器的构成的框图。
图4是用于说明上述第1实施方式中栅极驱动器的动作的信号波形图。
图5是表示上述第1实施方式中移位寄存器的一级(单位电路)的构成的电路图。
图6是用于说明上述第1实施方式中移位寄存器的动作的信号波形图。
图7是表示上述第1实施方式中栅极驱动器的附近的配线图案的布局的图。
图8是上述第1实施方式中栅极驱动器的附近的配线的布局图。
图9是上述第1实施方式中成为缓冲电路的薄膜晶体管的源极电极及其附近的截面图。
图10是上述第1实施方式中成为缓冲电路的薄膜晶体管的漏极 电极及其附近的截面图。
图11是表示本实用新型的第2实施方式的液晶显示装置中的栅极驱动器内的移位寄存器的构成的框图。
图12是用于说明上述第2实施方式中栅极驱动器的动作的信号波形图。
图13是用于说明上述第2实施方式中栅极驱动器的动作的信号波形图。
图14是表示上述第2实施方式中移位寄存器的一级(单位电路)的构成例的电路图。
图15是用于说明上述第2实施方式中移位寄存器的动作的信号波形图。
图16是表示上述第2实施方式中栅极驱动器的附近的配线图案的布局的图。
图17是表示本实用新型的第3实施方式的液晶显示装置中的移位寄存器内的缓冲电路的构成的框图。
图18是上述第3实施方式中栅极驱动器的附近的配线的布局图。
图19是表示现有的液晶显示装置中的栅极驱动器及其附近的配线的一例的图。
具体实施方式
以下一边参照附图一边对本实用新型的实施方式进行说明。
＜1.第1实施方式＞
＜1.1整体构成＞
图1是表示本实用新型的第1实施方式的有源矩阵型液晶显示装置的整体构成的框图。如图1所示，该液晶显示装置具备电源100、DC/DC转换器110、显示控制电路200、源极驱动器(视频信号线驱动电路)300、栅极驱动器(扫描信号线驱动电路)400、共用电极驱动电路500以及显示部600。
在显示部600形成有多条(m条)源极总线(视频信号线)SL1～ SLm、多条(n条)栅极总线(扫描信号线)GL1～GLn、以及在这些源极总线SL1～SLm和栅极总线GL1～GLn的交叉点分别对应设置的多个(n×m个)像素形成部。
上述多个像素形成部配置成矩阵状，构成像素阵列。各像素形成部具备：作为开关元件发挥功能的薄膜晶体管(TFT)60，其栅极端子连接到通过对应的交叉点的栅极总线，并且源极端子连接到通过该交叉点的源极总线；像素电极，其连接到该薄膜晶体管60的漏极端子；共用电极Ec，其共用地设于上述多个像素形成部；以及液晶层，其共用地设于上述多个像素形成部，由像素电极和共用电极Ec夹持。包括像素电极和共用电极Ec的液晶电容构成像素电容Cp。此外，通常与液晶电容并列地设有辅助电容，但是辅助电容与本实用新型没有直接关系，所以省略其说明和图示。
电源100向DC/DC转换器110、显示控制电路200以及共用电极驱动电路500供应规定的电源电压。DC/DC转换器110由电源电压生成用于使源极驱动器300和栅极驱动器400动作的规定的直流电压，将其供应给源极驱动器300和栅极驱动器400。共用电极驱动电路500对共用电极Ec提供规定的共用电位Vcom。
显示控制电路200接收从外部发送的图像信号DAT和水平同步信号、垂直同步信号等定时信号组TG，输出数字视频信号DV、用于控制显示部600中的图像显示的源极起始脉冲信号SSP、源极时钟信号SCK、锁存选通信号LS、栅极起始脉冲信号GSP以及栅极时钟信号GCK。此外，在本实施方式中，栅极时钟信号GCK包括3相的时钟信号CK1(以下称为“第1栅极时钟信号CK1”。)、CK2(以下称为“第2栅极时钟信号CK2”。)以及CK3(以下称为“第3栅极时钟信号CK3”。)。
源极驱动器300接收从显示控制电路200输出的数字视频信号DV、源极起始脉冲信号SSP、源极时钟信号SCK以及锁存选通信号LS，向各源极总线SL1～SLm施加驱动用视频信号S(1)～S(m)。
栅极驱动器400基于从显示控制电路200输出的栅极起始脉冲信号GSP、栅极时钟信号GCK以及清除信号CLR，以1垂直扫描期 间为周期，重复将激活的扫描信号G(1)～G(n)依次施加到各栅极总线GL1～GLn。此外，栅极驱动器400的详细说明将后述。
栅极驱动器400和源极驱动器300与像素形成部内的开关元件一起使用以非晶硅、多晶硅、微晶硅以及氧化物半导体中的任一个为半导体层的薄膜晶体管，与显示部600形成于相同的阵列基板7上。氧化物半导体的迁移率比非晶硅等硅系材料的迁移率大，所以将在半导体层中使用氧化物半导体的薄膜晶体管作为驱动元件，由此能缩小边框面积或者实现高精细化。作为氧化物半导体，能使用以例如铟(In)、镓(Ga)、锌(Zn)以及氧(O)为主成分的InGaZnOx(氧化铟镓锌)等。
如上所述，对各源极总线SL1～SLm施加驱动用视频信号S(1)～S(m)，对各栅极总线GL1～GLn施加扫描信号G(1)～G(n)，由此将基于从外部发送来的图像信号DAT的图像显示于显示部600。
＜1.2栅极驱动器和移位寄存器的构成＞
接着，对本实施方式中的栅极驱动器400的构成进行说明。图2是表示本实施方式的栅极驱动器的构成的框图。如图2所示，栅极驱动器400由包括多个级(单位电路)的移位寄存器410构成。在显示部600形成有n行×m列的像素矩阵，以与像素矩阵的各行1对1地对应的方式设有移位寄存器410的各级(单位电路)。即，移位寄存器410包含n个单位电路UC1～UCn。如后所述，各单位电路UC包括双稳态电路SR和连接到双稳态电路SR的缓冲电路BF。双稳态电路SR是用于向缓冲电路BF输出状态信号(缓冲控制信号)的电路，缓冲电路BF是用于驱动栅极总线和像素形成部的电路。n个双稳态电路SR1～SRn相互串联连接。n个缓冲电路BF1～BFn分别连接双稳态电路SR1～SRn和栅极总线GL1～GLn。
图3是表示栅极驱动器400内的移位寄存器410的构成的框图。如上所述，移位寄存器410包括n个单位电路UC1～UCn。在本实施方式中，对移位寄存器410提供栅极起始脉冲信号GSP、清除信号CLR以及3相的栅极时钟信号。3相的栅极时钟信号包括第1栅极时 钟信号CK1、第2栅极时钟信号CK2以及第3栅极时钟信号CK3。在各单位电路中设有：用于接收时钟信号CKA(以下称为“第1时钟”。)、CKB(以下称为“第2时钟”。)以及CKC(以下称为“第3时钟”。)的输入端子；用于接收置位信号S的输入端子；用于接收复位信号R的输入端子；用于接收清除信号CLR的输入端子；以及用于将栅极时钟信号CK1～CK3作为输出信号OUT输出的输出端子。各栅极时钟信号CK1～CK3使高电平的电源电位VDD和低电平的电源电位VSS以规定周期交替重复。
在本实施方式中，栅极时钟信号CK1～CK3按照如下提供给移位寄存器410。对于第1级单位电路UC1，提供第1栅极时钟信号CK1作为第1时钟CKA，提供第2栅极时钟信号CK2作为第2时钟CKB，提供第3栅极时钟信号CK3作为第3时钟CKC。对于第2级单位电路UC2，提供第2栅极时钟信号CK2作为第1时钟CKA，提供第3栅极时钟信号CK3作为第2时钟CKB，提供第1栅极时钟信号CK1作为第3时钟CKC。对于第3级单位电路UC3，提供第3栅极时钟信号CK3作为第1时钟CKA，提供第1栅极时钟信号CK1作为第2时钟CKB，提供第2栅极时钟信号CK2作为第3时钟CKC。与如上的第1级单位电路UC1至第3级单位电路UC3的构成同样的构成每3级地重复。
另外，从前一级输出的输出信号OUT作为置位信号S提供给各级(各单位电路)，从后一级输出的输出信号OUT作为复位信号R提供给各级(各单位电路)。即，从各单位电路输出的输出信号OUT不仅作为扫描信号提供给栅极总线，而且进一步作为置位信号S提供给后一级，作为复位信号R提供给前一级。此外，对于第1级单位电路UC1，提供栅极起始脉冲信号GSP作为置位信号S。
此外，本实施方式的栅极驱动器400构成为能进行栅极总线GL1～GLn的扫描顺序的切换。但是，因为扫描顺序的切换与本实用新型没有直接关系，所以在以下说明中对正方向扫描进行说明，反方向扫描的说明省略。
＜1.3移位寄存器的动作＞
图4是用于说明栅极驱动器400的动作的信号波形图。在栅极驱 动器400中进行正方向扫描时，如图4所示的波形的栅极时钟信号CK1～CK3提供给移位寄存器410。第2栅极时钟信号CK2的相位比第1栅极时钟信号CK1的相位延迟120度，第3栅极时钟信号CK3的相位比第1栅极时钟信号CK1的相位提前120度。另外，在第3栅极时钟信号CK3上升的定时，栅极起始脉冲信号GSP上升。其结果是，当以栅极起始脉冲信号GSP的上升定时为基准时，按第3栅极时钟信号CK3、第1栅极时钟信号CK1、第2栅极时钟信号CK2的顺序产生3相的栅极时钟信号的脉冲。
当对移位寄存器410的第1级单位电路UC1提供作为置位信号S的栅极起始脉冲信号GSP的脉冲时，基于栅极时钟信号CK1～CK3，栅极起始脉冲信号GSP所包含的脉冲依次从第1级单位电路UC1传送到第n级单位电路UCn。伴随该脉冲的传送，从移位寄存器410的单位电路UC1～UCn输出的输出信号OUT(1)～OUT(n)依次成为高电平。从各单位电路UC1～UCn输出的输出信号OUT(1)～OUT(n)作为扫描信号G(1)～G(n)分别提供给各栅极总线GL1～GLn。由此，如图4所示，依次在各水平扫描期间成为高电平的扫描信号G(1)～G(n)提供给显示部600内的栅极总线。
＜1.4单位电路的构成和动作＞
图5是表示移位寄存器410的单位电路UC的构成的电路图。如图5所示，该单位电路UC具备3个薄膜晶体管Tr1～Tr3和1个电容器C1。另外，单位电路UC具有5个输入端子41～45和1个输出端子49。输出端子49连接到栅极总线。此外，对接收置位信号S的输入端子标注附图标记41，对接收复位信号R的输入端子标注附图标记42。另外，对接收第1时钟CKA的输入端子标注附图标记43，对接收第2时钟CKB的输入端子标注附图标记44，对接收第3时钟CKC的输入端子标注附图标记45。此外，薄膜晶体管Tr3和输出端子49构成缓冲电路BF，薄膜晶体管Tr1以及Tr2、电容器C1、输入端子41～45构成双稳态电路SR。
接着，对该单位电路UC内的构成要素间的连接关系进行说明。薄膜晶体管Tr1的漏极端子、薄膜晶体管Tr2的漏极端子以及薄膜晶 体管Tr3的栅极端子相互连接。此外，把将它们相互连接的配线称为“节点”，在图中表示为节点NA。
薄膜晶体管Tr1的栅极端子连接到输入端子45，源极端子连接到输入端子41。薄膜晶体管Tr2的栅极端子连接到输入端子44，源极端子连接到输入端子42。薄膜晶体管Tr3的栅极端子连接到节点NA，漏极端子连接到输入端子43，源极端子连接到输出端子49。电容器C1连接到薄膜晶体管Tr3的栅极端子与源极端子之间。
接着，对各构成要素的功能进行说明。薄膜晶体管Tr1在第3时钟CKC成为高电平时，将置位信号S的电位提供给节点NA。薄膜晶体管Tr2在第2时钟CKB成为高电平时，将复位信号R的电位提供给节点NA。薄膜晶体管Tr3在节点NA的电位成为高电平时，将第1时钟CKA的电位提供给输出端子49。电容器C1作为用于在连接到该单位电路的栅极总线成为选择状态(激活状态)的期间将节点NA的电位维持为高电平的补偿电容发挥功能。
接着对单位电路UC的动作进行说明。图6是用于说明移位寄存器410的动作的信号波形图。最初，节点NA的电位和输出信号OUT的电位(输出端子49的电位)是低电平。如果在时间点t0，置位信号S从低电平变化为高电平，第3时钟CKC从低电平变化为高电平，则薄膜晶体管Tr1成为导通状态。其结果是，节点NA的电位从低电平变化为高电平，节点NA成为预充电状态，薄膜晶体管Tr3成为导通状态。此时，因为第1时钟CKA是低电平，所以输出信号OUT维持为低电平。
在时间点t1，第1时钟CKA从低电平变化为高电平。此时，因为薄膜晶体管Tr3成为导通状态，所以输出端子49的电位也与输入端子43的电位上升一起上升。由于电容器C1，输出端子49的电位上升，并且节点NA的电位由于自举效应上升。其结果是，对薄膜晶体管Tr3的栅极端子施加较大的电压，在不低于阈值电压的情况下，输出端子49的电位上升到第1时钟CKA的高电平的电位。这样，连接到单位电路的输出端子49的栅极总线成为选择状态。
在时间点t2，第1时钟CKA从高电平变化为低电平。由此，输 出端子49的电位与输入端子43的电位降低一起降低到低电平。另外，节点NA的电位通过电容器C1降低。另外，复位信号R和第2时钟CKB从低电平变化为高电平。由此，薄膜晶体管Tr2成为导通状态，节点NA成为预充电状态。
在时间点t3，第2时钟CKB从高电平变化为低电平，第3时钟CKC从低电平变化为高电平。由此，薄膜晶体管Tr2成为截止状态，薄膜晶体管Tr1成为导通状态。另外，置位信号S成为低电平。因此，节点NA的电位成为低电平。
接着，对移位寄存器410的整体动作进行说明。首先，当栅极起始脉冲信号GSP和第3栅极时钟信号CK3上升时，图3所示的第1级单位电路UC1的节点NA(1)的电位由于自举效应而大幅上升。其结果是，从第1级单位电路UC1输出的输出信号OUT(1)的电位上升到不低于阈值电压的高电平的电源电位VDD。此时，第2级单位电路UC2的节点NA(2)被预充电。
然后，当第2栅极时钟信号CK2上升时，从第2级单位电路UC2输出的输出信号OUT(2)的电位上升到不低于阈值电压的高电平的电源电位VDD。此时，第3级单位电路UC3的节点NA(3)被预充电。另外，因为第1栅极时钟信号CK1下降，所以第1级单位电路UC1的节点NA(1)的电位降低。
然后，当第3栅极时钟信号CK3上升时，从第3级单位电路UC3输出的输出信号OUT(3)的电位上升到不低于阈值电压的高电平的电源电位VDD。此时，第4级单位电路UC4的节点NA(4)被预充电。而且，当第2栅极时钟信号CK2下降时，第2级单位电路UC2的节点NA(2)的电位降低。
重复如上动作，从第1级单位电路UC1的节点NA(1)开始直至第n级单位电路UCn的NA(n)为止，电位依次由于自举效应而大幅上升，利用单位电路UC1～单位电路UCn分别输出的输出信号OUT(1)～OUT(n)依次在各规定期间成为高电平。
＜1.5栅极驱动器的附近的配线的布局＞
图7是表示本实施方式中的栅极驱动器400的附近的配线的图。 图7中表示n级单位电路UC1～UCn中最初的3级的单位电路UC1～UC3及其附近的配线图案。各单位电路UC包括双稳态电路SR和缓冲电路BF。缓冲电路BF以与显示部600平行的方式配置成一列。在缓冲电路BF的外侧(图7的上侧)，双稳态电路SR以与缓冲电路BF平行且与缓冲电路BF1对1对应的方式配置成一列。在显示部600与缓冲电路BF之间的区域，与缓冲电路BF1～BF3平行地形成有分别传输第1栅极时钟信号CK1、第2栅极时钟信号CK2、第3栅极时钟信号CK3的3条栅极时钟信号用干配线51a～53a。
另外，在双稳态电路SR与液晶面板的边缘之间的区域，与双稳态电路SR平行地形成有传输栅极起始脉冲信号GSP的栅极起始脉冲信号用干配线62a和传输清除信号CLR的清除信号用干配线61a。此外，将栅极起始脉冲信号用干配线62a和传输清除信号CLR的清除信号用干配线61a统一称为“控制信号用干配线”。
另外，在配置有缓冲电路BF和双稳态电路SR的移位寄存器区域，形成有向单位电路UC1～UCn传输低电平的电源电位VSS的VSS用干配线63。各缓冲电路BF将栅极时钟信号CK1～CK3中的任一个作为输出信号OUT输出，作为扫描信号施加给形成于显示部600的栅极总线GL1～GLn。由此，各栅极总线依次被选择。
控制信号用干配线、双稳态电路SR、缓冲电路BF、VSS用干配线63以及栅极时钟信号用干配线51a～53a在阵列基板上形成为单片。在以下说明中，将形成有控制信号用干配线的区域称为“控制信号线区域”，将形成有栅极时钟信号用干配线51a～53a的区域称为“时钟信号线区域”。此外，相邻的双稳态电路和缓冲电路利用与上述配线不同的配线连接，关于这些配线将后述。
形成于阵列基板上的栅极驱动器400、像素电路等成为层叠结构。在层叠结构内包含2个金属膜(金属层)。1个是为了形成设于栅极驱动器400、像素电路的薄膜晶体管的源极电极(以及漏极电极)而使用的金属膜，称为“源极金属”。另一个是为了形成上述薄膜晶体管的栅极电极而使用的金属膜，称为“栅极金属”。源极金属比栅极金属更靠上层。这些源极金属和栅极金属不仅用作薄膜晶体 管的电极，而且也用作形成于栅极驱动器400内或者像素电路内的配线图案。此外，由源极金属形成的配线图案和由栅极金属形成的配线图案利用绝缘膜电分离。此外，在本实施方式中，源极金属也称为“第1金属膜”，栅极金属也称为“第2金属膜”。
图8是表示本实施方式中的栅极驱动器的附近的配线图案的布局的图。图8中表示n级单位电路UC1～UCn中最初的3级单位电路UC1～UC3及其附近的配线图案。如图8所示，传输清除信号CLR的清除信号用干配线61a形成于被双稳态电路SR和液晶面板的边缘夹着的控制信号线区域。传输栅极起始脉冲信号GSP的栅极起始脉冲信号用配线62连接到第1级单位电路UC1的双稳态电路SR1。清除信号用干配线61a通过连接器CT1与清除信号用分支配线61b连接，清除信号用分支配线61b连接到各双稳态电路SR1～SR3。由此，清除信号CLR从清除信号用干配线61a提供给各双稳态电路SR1～SR3。此外，栅极起始脉冲信号用配线62和清除信号用干配线61a由源极金属形成，清除信号用分支配线61b由栅极金属形成。
缓冲电路BF1～BF3包括单体的薄膜晶体管，薄膜晶体管的栅极电极33连接到双稳态电路SR的输出端子。源极电极32s通过栅极时钟信号用分支配线51b～53b与3条栅极时钟信号用干配线51a～51c中的任一个连接。漏极电极32d通过栅极总线连接用配线65与形成于显示部600的栅极总线连接。栅极时钟信号用干配线51a～51c分别传输第1栅极时钟信号CK1、第2栅极时钟信号CK2、第3栅极时钟信号CK3。因此，缓冲电路BF1的源极电极32s通过栅极时钟信号用分支配线51b连接到栅极时钟信号用干配线51a，缓冲电路BF2的源极电极32s通过栅极时钟信号用分支配线52b连接到栅极时钟信号用干配线52a，缓冲电路BF3的源极电极32s通过栅极时钟信号用分支配线53b连接到栅极时钟信号用干配线53a。与这种第1级缓冲电路BF1至第3级缓冲电路BF3的构成同样的构成每3级地重复。双稳态电路SR1～SR3将图5所示的节点NA的电位作为缓冲控制信号BC提供给各缓冲电路的栅极电极33。
另外，薄膜晶体管的漏极电极32d通过复位信号用配线65R连 接到前一级的双稳态电路的复位端子，并且通过置位信号用配线65S连接到后一级的双稳态电路的置位端子。由此，从缓冲电路BF1～BF3输出的输出信号OUT不仅作为扫描信号提供给显示部600的对应的栅极总线，而且作为复位信号R提供给前一级的双稳态电路，作为置位信号S提供给后一级的双稳态电路。例如，从作为第2级缓冲电路BF2的薄膜晶体管的漏极电极32d输出的输出信号OUT不仅作为扫描信号提供给栅极总线GL2，而且作为复位信号R提供给第1级双稳态电路SR1，作为置位信号S提供给第3级双稳态电路SR3。
薄膜晶体管的源极电极32s以及漏极电极32d和栅极时钟信号用干配线51a～53a由源极金属形成。薄膜晶体管的栅极电极33、栅极时钟信号用分支配线51b～53b以及栅极总线连接用配线65由栅极金属形成。连接各双稳态电路的VSS用干配线63由源极金属形成。另外，将源极电极32s又称为“输入用电极”，将漏极电极32d又称为“输出用电极”，将栅极电极33又称为“控制用电极”。
此外，清除信号用干配线61a和清除信号用分支配线61b、栅极时钟信号用干配线51a～53a和栅极时钟信号用分支配线51b～53b、栅极时钟信号用分支配线51b～53b和源极电极32s、以及栅极总线连接用配线65和漏极电极32d分别通过连接器CT1连接。另外，源极电极32s和半导体层的源极区域(未图示的)、以及漏极电极32d和半导体层的漏极区域(未图示)分别通过连接器CT2连接。另外，在图8中，为了避免繁杂，省略用于通过栅极时钟信号用分支配线51b～53b将第1、第2以及第3栅极时钟信号CK1～CK3这3个栅极时钟信号提供给各双稳态电路SR1～SR3的栅极时钟信号用分支配线。另外，在本实施方式中，假设用作缓冲电路的薄膜晶体管是n沟道型晶体管进行说明，但是也可以是p沟道型晶体管。
图9是沿图8所示的矢线A－A的截面图，图10是沿图8所示的矢线B－B的截面图。在图9的左侧形成有缓冲电路的源极电极32s和包含硅等半导体的半导体层的源极区域31s。在右侧形成有包含源极金属的3条栅极时钟信号用干配线51a～53a和包含栅极金属的栅极 时钟信号用分支配线51b，它们由层间绝缘膜分离。栅极时钟信号用分支配线51b仅延伸到3条栅极时钟信号用干配线51a～53a中最靠近源极电极32s的栅极时钟信号用干配线51a的下方。
另外，在图10的左侧形成有缓冲电路的漏极电极32d和包含硅等半导体的半导体层的漏极区域31d。在右侧形成有包含源极金属的3条栅极时钟信号用干配线51a～53c和包含栅极金属的栅极总线连接用配线65，它们由层间绝缘膜分离。栅极总线连接用配线65与图9所示的栅极时钟信号用分支配线51b不同，延伸到离漏极电极32d最远的栅极时钟信号用干配线53a的下方。
此外，源极电极32s和源极区域31s、以及漏极电极32d和漏极区域31d利用连接器CT2连接，栅极时钟信号用干配线51a和栅极时钟信号用分支配线51b、漏极电极32d和栅极总线连接用配线65利用连接器CT2连接。
与图9所示的栅极时钟信号用干配线51a～53a有关的负载是3条栅极时钟信号用干配线51a～53a间的边缘电容Ca和从最靠近源极电极32s的栅极时钟信号用干配线51a向源极电极32s延伸的栅极时钟信号用分支配线51b的配线电阻。另外，与图10所示的栅极时钟信号用干配线51a～53a有关的负载是3条栅极时钟信号用干配线51a～53a与栅极总线连接用配线65之间的各层间电容Cb、3条栅极时钟信号用干配线51a～53a间的边缘电容Ca以及栅极总线连接用配线65的配线电阻。
在本实施方式中，因为将栅极时钟信号用干配线51a～53a配置于作为缓冲电路的薄膜晶体管的附近，所以从栅极时钟信号用干配线51a～53a到薄膜晶体管的距离变短，能减小栅极时钟信号用干配线51a～53a与薄膜晶体管之间的配线电阻。另外，通过划分形成栅极时钟信号用干配线51a～53a和清除信号用分支配线61b等控制信号用干配线的区域，控制信号用分支配线与栅极时钟信号用干配线51a～53a以及双稳态电路等不交叉。由此，能减轻栅极时钟信号用干配线51a～53a的负载。
＜1.6效果＞
根据本实施方式，在将栅极时钟信号CK1～CK3的电压通过缓冲电路BF写入栅极总线GL的移位寄存器410中，与控制信号用干配线等不同，将栅极时钟信号用干配线51a～53a配置在设于显示部600与缓冲电路BF之间的时钟信号线区域。由此，能消除控制信号用干配线与栅极时钟信号用干配线51a～53a以及双稳态电路SR内的配线交叉的区域。因此，能消除由于这些配线交叉而产生的层间电容Cb、在配线间产生的边缘电容Ca，所以层间电容Cb能仅为在栅极时钟信号用干配线51a～53a与栅极时钟信号用分支配线51b～53b之间产生的层间电容Cb和在相邻的栅极时钟信号用干配线51a～53a间产生的边缘电容Ca。另外，因为将栅极时钟信号用干配线51a～53a配置于缓冲电路BF的附近，所以从栅极时钟信号用干配线51a～53a到缓冲电路BF的距离变短，能减小配线电阻。由此，能减小栅极时钟信号用干配线51a～53a的负载，所以能减少在栅极时钟信号用干配线51a～53a中流动的消耗电流。
另外，利用第1金属膜形成栅极时钟信号用干配线51a～53a，利用第2金属膜形成栅极时钟信号用分支配线51b～53b。由此，能容易进行如减小由于栅极时钟信号用干配线51a～53a与栅极时钟信号用分支配线51b～53b交叉而产生的层间电容Cb的布局。
另外，对双稳态电路SR提供置位信号S的置位信号用配线65S和提供复位信号R的复位信号用配线65R利用与缓冲电路BF的输出用配线68相同的金属膜形成。由此，能容易进行用于将单位电路US的输出信号OUT作为置位信号S提供给后一级的单位电路UC或者作为复位信号R提供给前一级的单位电路UC的布局。
另外，利用单体的薄膜晶体管形成缓冲电路BF，由与栅极时钟信号用干配线51a～53a相同的金属膜形成薄膜晶体管的源极电极32s和漏极电极32d。由此，能容易进行用于将源极电极32s和漏极电极32d连接到栅极时钟信号用干配线51a～53a或者连接到栅极总线的布局。
＜2.第2实施方式＞
接着，对本实用新型的第2实施方式进行说明。因为本实施方 式的液晶显示装置的整体构成与上述第1实施方式中的图1和图2所示的构成同样，所以省略其说明和附图。
图11是表示栅极驱动器内的移位寄存器510的构成的框图。图11所示的移位寄存器510也包括n个单位电路UR1～URn。对各单位电路UR1～Urn提供栅极起始脉冲信号GSP和清除信号CLR等控制信号和4相的栅极时钟信号。4相的栅极时钟信号包括第1栅极时钟信号CK1、第2栅极时钟信号CK1B、第3栅极时钟信号CK2以及第4栅极时钟信号CK2B。在各单位电路中设有用于接收时钟信号CKA(以下称为“第1时钟”。)、CKB(以下称为“第2时钟”。)、CKC(以下称为“第3时钟”。)以及CKD(以下称为“第4时钟”。)的输入端子、用于接收置位信号S的输入端子、用于接收复位信号R的输入端子、用于接收清除信号CLR的输入端子以及用于将输出信号OUT输出的输出端子。各栅极时钟信号CK1～CK2B使高电平的电源电位VDD和低电平的电源电位VSS按规定期间交替地重复。
提供给移位寄存器510的各级(各单位电路)的输入端子的信号如下。对于第1级单位电路UR1，提供第1栅极时钟信号CK1作为第1时钟CKA，提供第2栅极时钟信号CK1B作为第2时钟CKB，提供第4栅极时钟信号CK2B作为第3时钟CKC，提供第3栅极时钟信号CK2作为第4时钟CKD。对于第2级单位电路UR2，提供第2栅极时钟信号CK1B作为第1时钟CKA，提供第1栅极时钟信号CK1作为第2时钟CKB，提供第3栅极时钟信号CK2作为第3时钟CKC，提供第4栅极时钟信号CK2B作为第4时钟CKD。关于第3级单位电路UR3以后，与上述的第1级和第2级构成同样的构成每2级地重复。 
另外，对于各级(各单位电路)，提供从前一级输出的输出信号OUT作为置位信号S，提供从后一级输出的输出信号OUT作为复位信号R。即，从各单位电路输出的输出信号OUT不仅作为扫描信号提供给栅极总线，而且还作为置位信号S提供给后一级，作为复位信号R提供给前一级。此外，对于第1级单位电路UR1，提供栅极起始脉冲信号GSP作为置位信号S。另外，低电平的电源电位VSS和清除信号CLR共用地提供给全部单位电路。
图12和图13是用于说明栅极驱动器的动作的信号波形图。如图12所示，第1栅极时钟信号CK1和第2栅极时钟信号CK1B的相位错开180度(相当于1水平扫描期间的期间)，第3栅极时钟信号CK2和第4栅极时钟信号CK2B的相位错开180度。另外，第3栅极时钟信号CK2的相位比第1栅极时钟信号CK1的相位延迟90度。这些栅极时钟信号CK1、CKB1、CK2以及CK2B均每隔1水平扫描期间成为高电平(H电平)状态。
当对该移位寄存器410的第1级单位电路UR1提供作为置位信号S的栅极起始脉冲信号GSP时，基于上述栅极时钟信号CK1、CKB1、CK2以及CK2B，栅极起始脉冲信号GSP所包含的脉冲被依次传送到第1级单位电路UR1至第n级单位电路URn。根据该脉冲的传送，从移位寄存器510的各级输出的输出信号OUT依次成为高电平。这样，仅在1水平扫描期间维持为高电平的输出信号OUT从各单位电路输出，该状态信号作为扫描信号提供给栅极总线。
＜2.1单位电路的构成和动作＞
图14是表示本实施方式的移位寄存器510所包含的单位电路UR的构成的电路图。如图14所示，双稳态电路SR具备10个薄膜晶体管Tr11～Tr20和电容器C2。另外，双稳态电路SR具备接收第1时钟CKA的输入端子43、接收第2时钟CKB的输入端子44、接收第3时钟CKC的输入端子45、接收第4时钟CKD的输入端子46、接收置位信号S的输入端子41、接收复位信号R的输入端子42、接收清除信号CLR的输入端子40以及将输出信号OUT输出的输出端子49。此外，上述的薄膜晶体管Tr11～Tr20在半导体层中与第1实施方式的情况同样地使用非晶硅、多晶硅、微晶硅、氧化铟镓锌等氧化物半导体中的任一种形成于阵列基板上。另外，与图5所示的单位电路UC的情况同样，薄膜晶体管Tr16和输出端子49构成缓冲电路BF，薄膜晶体管Tr11～Tr15以及Tr17～Tr20、电容器C2、输入端子40～46构成双稳态电路SR。
接着，对该单位电路UR内的构成要素间的连接关系进行说明。薄膜晶体管Tr12的源极端子、薄膜晶体管Tr11的漏极端子、薄膜晶 体管Tr17的栅极端子、薄膜晶体管Tr14的漏极端子、薄膜晶体管Tr19的漏极端子、薄膜晶体管Tr16的栅极端子以及电容器C2的一端相互连接。此外，把将它们相互连接的配线称为第1节点NB1。
薄膜晶体管Tr17的漏极端子、薄膜晶体管Tr18的漏极端子、薄膜晶体管Tr15的源极端子以及薄膜晶体管Tr14的栅极端子相互连接。此外，把将它们相互连接的配线称为第2节点NB2。
接着，对各构成要素的单位电路中的功能进行说明。薄膜晶体管Tr11在清除信号CLR成为高电平时，将第1节点NB1的电位设为低电平。薄膜晶体管Tr12在置位信号S成为高电平时，将第1节点NB1的电位设为高电平。薄膜晶体管Tr16在第1节点NB1的电位成为高电平时，将第1时钟CKA的电位提供给输出端子49。薄膜晶体管Tr15在第3时钟CKC成为高电平时，将第2节点NB2的电位设为高电平。
薄膜晶体管Tr17在第1节点NB1的电位成为高电平时，将第2节点NB2的电位设为低电平。在连接到该单位电路UR的输出端子49的栅极总线被选择的期间，假如第2节点NB2成为高电平、薄膜晶体管Tr14成为导通状态，则第1节点NB1的电位降低，薄膜晶体管Tr16成为截止状态。为了防止这样的现象而设有薄膜晶体管Tr17。
薄膜晶体管Tr18在第4时钟CKD成为高电平时将第2节点NB2的电位设为低电平。假如没有设置薄膜晶体管Tr18，在选择期间以外的期间，第2节点NB2的电位始终成为高电平，对薄膜晶体管Tr14继续施加偏置电压。这样的话，薄膜晶体管Tr14的阈值电压上升，薄膜晶体管Tr14不会作为开关充分发挥功能。为了防止这种现象而设有薄膜晶体管Tr18。
薄膜晶体管Tr14在第2节点NB2的电位成为高电平时将第1节点NB1的电位设为低电平。薄膜晶体管Tr19在复位信号R成为高电平时将第1节点NB1的电位设为低电平。薄膜晶体管Tr20在复位信号R成为高电平时将输出端子49的电位设为低电平。薄膜晶体管Tr13在第2时钟CKB成为高电平时将输出端子49的电位设为低电平。电容器C2作为用于在连接到该单位电路的输出端子49的栅极总线被选择的期间将第1节点NB1的电位维持为高电平的补偿电容发 挥功能。
接着，对单位电路的动作进行说明。图15是用于说明移位寄存器510的动作的信号波形图。如图15所示，在时间点t0，置位信号S的脉冲与时钟信号CKA～CKD一起提供给单位电路。因为薄膜晶体管Tr12成为二极管连接，所以利用该置位信号S的脉冲，第1节点NB1被预充电。在该期间，因为薄膜晶体管Tr17成为导通状态，所以第2节点NB2的电位成为低电平。另外，在该期间，复位信号R成为低电平。因此，薄膜晶体管Tr14和薄膜晶体管Tr19成为截止状态，由于预充电而上升的第1节点NB1的电位不会在该期间降低。
在时间点t1，第1时钟CKA从低电平变化为高电平。在此，对薄膜晶体管Tr16的源极端子提供第1时钟CKA，另外，在薄膜晶体管Tr16的栅极－源极间存在寄生电容(未图示)。因此，随着薄膜晶体管Tr16的源极电位的上升，第1节点NB1的电位也由于自举效应上升。其结果是，薄膜晶体管Tr16成为导通状态。因为维持第1时钟CKA成为高电平的状态，所以输出信号OUT成为高电平。由此，连接到将该高电平的输出信号OUT输出的单位电路的栅极总线成为选择状态，在与该栅极总线对应的行的像素形成部进行视频信号向像素电容Cp的写入。此外，在该期间，薄膜晶体管Tr14和薄膜晶体管Tr19也成为截止状态，所以第1节点NB1的电位不会降低。
在时间点t2，第1时钟CKA从高电平变化为低电平。另外，第2时钟CKB从低电平变化为高电平。而且，复位信号R从低电平变化为高电平。由此，薄膜晶体管Tr13、Tr19以及Tr20成为导通状态。薄膜晶体管Tr13和薄膜晶体管Tr20成为导通状态，由此输出信号OUT的电位降低到低电平。另外，薄膜晶体管Tr19成为导通状态，由此第1节点NB1的电位降低到低电平。
重复这种动作，第1级单位电路UR1～第n级单位电路URn的第1节点NB1(1)～第n节点NB1(n)的电位依次由于自举效应大幅上升，从第1级单位电路UR1～第n级单位电路Urn分别输出的输出信号OUT(1)～OUT(n)依次在各个规定期间成为高电平。
如上所述，仅在1水平扫描期间维持为高电平的输出信号OUT 从各双稳态电路输出，该输出信号OUT作为扫描信号G提供给栅极总线。
＜2.2栅极驱动器的布局＞
图16是表示本实施方式的栅极驱动器的附近的配线图案的布局的图。如图16所示，在本实施方式中，在显示部与缓冲电路之间的区域配置有4条栅极时钟信号用干配线51a～54a。这与图8所示的栅极时钟信号用干配线51a～53a相比多1条。通过栅极时钟信号用分支配线51b～54b从各栅极时钟信号用干配线51a～54a向缓冲电路BF1～BF4分别提供栅极时钟信号CK1、CK1B、CK2、CK2B。这样，与第1级单位电路UR1到第4级单位电路UR4的构成同样的构成每4级地重复，但是如上所述，缓冲电路的周边的布局与图8所示的布局不同。因为其它的配线图案的布局与图8所示的情况同样，所以这些说明省略。此外，在图16中也为了避免附图繁杂，省略用于通过栅极时钟信号用分支配线51b～54b将栅极时钟信号CK1、CK1B、CK2、CK2B这4个栅极时钟信号提供给各双稳态电路SR1～SR4的栅极时钟信号用分支配线。
＜2.3效果＞
根据本实施方式，栅极时钟信号用干配线与第1实施方式的情况相比条数增加1条。但是，与第1实施方式的情况同样，能消除控制信号用分支配线与栅极时钟信号用干配线51a～54a交叉或者与双稳态电路内的配线交叉的区域。因此，能消除由于这些配线交叉而产生的层间电容Cb、在配线间产生的边缘电容Ca，所以层间电容Cb能仅为在栅极时钟信号用干配线51a～54a与栅极时钟信号用分支配线51b～54b之间产生的层间电容Cb和在相邻的栅极时钟信号用干配线51a～54a间产生的边缘电容。另外，因为将栅极时钟信号用干配线51a～54a配置于缓冲电路BF的附近，所以从栅极时钟信号用干配线51a～54a到缓冲电路BF的距离缩短，能减小配线电阻。由此，因为能减小栅极时钟信号用干配线51a～54a的负载，所以能减少在栅极时钟信号用干配线51a～54a中流动的消耗电流。
＜3.第3实施方式＞
接着，对本实用新型的第3实施方式进行说明。本实施方式的缓冲电路仅仅是将在第1实施方式中使用的单体的薄膜晶体管置换为将“与非”(NAND)电路和反相电路串联连接的CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)型逻辑门电路，其它构成与图1～图8所示的液晶显示装置的构成同样。因此，省略本实施方式的液晶显示装置、移位寄存器以及单位电路的各构成的说明及其动作的说明、以及表示这些的附图。
图17是表示本实施方式的移位寄存器所包含的CMOS型逻辑门电路CM的构成的图。如图17所示，CMOS型逻辑门电路CM是将“与非”电路81和反相电路82串联连接而成的电路。向“与非”电路81的一方输入端子输入从双稳态电路输出的缓冲控制信号，从4条栅极时钟信号用干配线51a～54a中的任一条向另一方输入端子输入栅极时钟信号CK1～CK3中的任一个。
该CMOS型逻辑门电路CM在缓冲控制信号和栅极时钟信号的电平均成为高电平时输出高电平的信号，在其它时候输出低电平的信号。即，CMOS型逻辑门电路CM以与栅极时钟信号相同的周期将输出信号输出。但是，与第1实施方式的单体的薄膜晶体管的情况不同，该CMOS型逻辑门电路CM将栅极时钟信号CK1～CK3放大后输出，所以输出比栅极时钟信号CK1～CK3的电平大的信号。
图18是表示本实施方式中的栅极驱动器400的附近的配线图案的布局的图。如图18所示，仅仅是作为缓冲电路使用将“与非”电路81和反相电路82串联连接而成的CMOS型逻辑门电路CM与图8所示的布局不同，其它布局与图8所示的情况相同。通过第1输入用配线66对“与非”电路81的一方输入端子提供栅极时钟信号CK1～CK3中的任一个，通过第2输入用配线67对另一方输入端子提供双稳态电路SR的缓冲控制信号。另外，在输出端子上连接输出用配线68，输出用配线68不仅连接到栅极总线连接用配线65，而且也连接到复位信号用配线65R和置位信号用配线65S。如上所述，缓冲电路的周边布局与图8所示的布局不同，但是其它的配线图案的布局与图8所示的情况同样，所以这些说明省略。
此外，在本实施方式中，作为缓冲电路，对将“与非”电路81和反相电路82串联连接而成的CMOS型逻辑门电路CM进行说明。但是不限于此，只要是如利用从双稳态电路输出的缓冲控制信号输出栅极时钟信号CK1～CK3的CMOS型逻辑门电路即可。
＜3.1效果＞
根据本实施方式，能起到与在第1实施方式中说明的效果同样的效果。而且，即使栅极时钟信号CK1～CK3的电平小，也能利用缓冲电路放大这些栅极时钟信号CK1～CK3，所以能向栅极总线输出充分的电平的扫描信号。因此，与第1实施方式的情况相比，能进一步减少栅极时钟信号用干配线51a～53a的消耗电流。
＜4.其它＞
在上述各实施方式中列举液晶显示装置为例进行了说明。但是，本实用新型不限于此，也能适用于有机EL(Electro Luminescent：电致发光)显示装置等其它的显示装置。
工业上的可利用性
能用于能抑制消耗电流的显示装置、特别是能抑制在栅极时钟信号用干配线中流动的消耗电流的液晶显示装置。
附图标记说明
7：阵列基板 
51a～53a：栅极时钟信号用干配线
51b～53b：栅极时钟信号用分支配线
61a：清除信号用干配线
61b：清除信号用分支配线
65：栅极总线连接用配线
65S：置位信号输入用配线
65R：复位信号输入用配线
400：栅极驱动器 
410、510：移位寄存器
600：显示部
BF1～BF3：缓冲电路
CM：CMOS型逻辑门电路
GL：栅极总线 
SR：双稳态电路 
UC、UR：单位电路。

Claims (7)

1.一种显示装置，其特征在于，具备：
基板；
像素电路，其形成于上述基板上的区域中的用于显示图像的显示区域；
多条扫描信号线，其形成于上述显示区域，构成上述像素电路的一部分；
移位寄存器，其具有多个双稳态电路和多个缓冲电路，上述多个双稳态电路形成于上述基板上，具有第1状态和第2状态，以与上述多条扫描信号线1对1对应的方式设置，上述多个缓冲电路与上述多个双稳态电路分别串联连接，在上述多个双稳态电路依次成为第1状态时，将从分别传输多个时钟信号的多条时钟信号用干配线提供的时钟信号向上述多条扫描信号线输出，上述多个双稳态电路依次成为第1状态而依次驱动上述多条扫描信号线；以及
控制信号用干配线和控制信号用分支配线，上述控制信号用干配线以作为形成有上述移位寄存器的区域的移位寄存器区域为基准形成于与上述显示区域相反的一侧的区域，传输控制上述多个双稳态电路的动作的控制信号，上述控制信号用分支配线连接上述控制信号用干配线和上述多个双稳态电路，
上述基板具有层结构，上述层结构包含：第1金属膜，其形成包含设于上述多个双稳态电路的薄膜晶体管的源极电极在内的配线图案；以及第2金属膜，其形成包含上述薄膜晶体管的栅极电极在内的配线图案，
上述多个缓冲电路在上述移位寄存器区域中以与上述显示区域相对的方式形成为一列，
上述多条时钟信号用干配线与上述多个缓冲电路相邻地形成于由上述移位寄存器区域和上述显示区域夹着的区域，
上述多条时钟信号用干配线由上述第1金属膜形成，多条时钟信号用分支配线由上述第2金属膜形成。
2.根据权利要求1所述的显示装置，其特征在于，
上述多个双稳态电路具备用于接收置位信号的置位信号输入 端子和用于接收复位信号的复位信号输入端子，
上述多个缓冲电路的输出用配线利用置位信号用配线连接到后一级的双稳态电路的置位信号输入端子，并且利用复位信号用配线连接到前一级的双稳态电路的复位信号输入端子，
上述置位信号用配线和上述复位信号用配线由与上述输出用配线相同的金属膜形成。
3.根据权利要求1所述的显示装置，其特征在于，
上述多个缓冲电路分别包含单体的薄膜晶体管，
上述薄膜晶体管的输入用电极连接到上述多条时钟信号用干配线中的任一条，输出用电极连接到上述多条扫描信号线中的任一条，控制用电极连接到上述多个双稳态电路的输出端子，
上述输入用电极和输出用电极由与上述多条时钟信号用干配线相同的金属膜形成。
4.根据权利要求3所述的显示装置，其特征在于，
上述多条时钟信号用分支配线形成为：延伸到与上述多条时钟信号用干配线中的上述输入用电极所连接的时钟信号用干配线连接的位置。
5.根据权利要求3所述的显示装置，其特征在于，
上述薄膜晶体管的半导体层包括以铟(In)、镓(Ga)、锌(Zn)以及氧(O)为主成分的InGaZnOx。
6.根据权利要求1所述的显示装置，其特征在于，
上述多个缓冲电路包含CMOS型逻辑门电路，上述CMOS型逻辑门电路具有第1输入端子以及第2输入端子和输出端子，并且在上述双稳态电路为第1状态时向上述多条扫描信号线输出扫描信号。
7.根据权利要求1所述的显示装置，其特征在于，
上述控制信号用干配线由上述第1金属膜形成，上述控制信号用分支配线由上述第2金属膜形成。
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