WO2007059734A1 - Multi-fin-bauelement-anordnung und verfahren zum herstellen einer multi-fin-bauelement-anordnung - Google Patents

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WO2007059734A1
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fin
effect transistor
field effect
gate
electronic components
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PCT/DE2006/002010
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Jörg BERTHOLD
Christian Pacha
Klaus SCHRÜFER
Klaus Von Arnim
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Infineon Technologies Ag
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention relates to a multi-fin component arrangement and to a method for producing a multi-fin component arrangement
  • CMOS Complementary Metal Oxide Semiconductor
  • MoGFETs multi-gate field effect transistors
  • FinFETs fin field effect transistors
  • Double Gate FET double gate field effect transistors
  • An advantage of these new transistors over planar metal oxide semiconductor (MOS) FETs is the improved control of short channel effects through a symmetrical arrangement of multiple transistor gates.
  • the two technologically favored arrangements consist of either two side gates (FinFET) or two side gates and an additional gate on the top surface of the silicon fin (triple-gate FET, see [3]). This results in two or three channel areas corresponding to the current transport.
  • the silicon bar is called a "fin".
  • FIG. 1A shows a schematic representation of a typical fin field-effect transistor 100 with a fin 101, which fin 101 is formed on a buried oxide layer 102 (buried oxide, BOX).
  • the fin 101 has a source region 103 and a drain region 104.
  • a gate structure 105 is formed, which is electrically insulated by a gate oxide 106 from the fin 101.
  • the gate oxide 106 is on the two side surfaces with a very small thickness formed, and on the upper top surface of the fin 101, the gate oxide 104 has a greater thickness.
  • two lateral gates are illustratively formed, with which the conductivity of the channel region formed between the source region 103 and the drain region 104 (hidden by the gate oxide 106 and the gate structure 105) is controlled.
  • the height of the fin structure 101 is further indicated by the double arrow "HFi n ".
  • FIG. 1B shows a schematic illustration of a triple-gate field effect transistor 150 with a fin structure 101.
  • the gate oxide 104 has on the upper cover surface of the fin structure 101 the same small thickness as on the two side surfaces.
  • three gates ie two lateral gates and an additional gate formed on the upper top surface of the fin structure 101, are formed by the gate structure 105, with which the conductivity of the channel region is controlled.
  • the thickness of the fin structure 101 is indicated by the double arrow "WFi n ", and the length of the gate structure 105 is indicated by the double arrow "LQate".
  • transistors with a high current drive capability are often required, so that instead of a single fin so-called multi-fin structures are used in which a plurality of fins are connected in parallel, see e.g. [1], [2].
  • Fig. 2A shows a scanning electron microscopy photograph
  • FIG. 2A also shows electrical contacts 207, which electrical contacts 207 are formed on the first source / drain region 203 and on the second source / drain region 204, respectively.
  • a multi-fin structure provides a total current which is proportional to the number of fins connected in parallel. Another important parameter for the packing density, i. For an area-efficient MuGFET CMOS technology, therefore, the pitch PFin (clearly the distance between two parallel fins) can be used to fabricate multi-fin structures.
  • FIG. 1C Shown schematically in FIG. 1C is the pitch P pin for a multi-fin structure 170, which multi-fin structure 170 has a plurality of parallel fin structures 101. Furthermore, the height HFi n and the thickness Wpin of a fin structure 101 are shown.
  • Hpin / WFin and a narrow pitch PFin By choosing a suitable aspect ratio Hpin / WFin and a narrow pitch PFin, it is technologically possible to achieve a large effective transistor width W e ff on a small footprint.
  • the possible gain in area compared to a bulk CMOS technology can be described by the ratio W e ff / PFi n .
  • the fabrication of the fins (lithography requirement, etching process, etc.) is more demanding than the fabrication of the transistor gate.
  • the interspaces within multi-fin structures have as far as possible no pronounced rounding, but as uniform, rectangular shapes as possible.
  • each fin should have as similar an environment as possible, ie the parasitic resistances in the fins and the fillets in the openings within the multi-fin - Structures should be as independent as possible of the electrical circuitry.
  • FIG. 2B shows a section of a multi-fin structure 210 with a plurality of fins 201, in which multi-fin structure 210 the distance between the first source / Drain region 203 and the second source / drain region 204 is approximately 290 nm
  • Figure 2C shows a section of a multi-fin structure 220 with a plurality of fins 201, in which multi-fin structure 220 of The distance between the first source / drain region 203 and the second source / drain region 204 is approximately 490 nm.
  • the fillets in the openings within the multi-fin structures 210 and 220 can be clearly seen.
  • the fillets in the apertures within the multi-fin structures can be minimized using an Optical Proximity Correction (OPC) technique.
  • OPC Optical Proximity Correction
  • individual rules must be created for each process, and creating a complete mask set for the lithography process therefore takes a very long time (typically weeks).
  • Figures 3A to 4C show layout diagrams for two different state-of-the-art multi-gate CMOS logic gates.
  • 3A, 3B and 3C show layout illustrations of a prior art NAND gate 2 (NAND2 gate) NAND gate 350 having a first electrical logic at a first electrical input A.
  • Input signal 11 A is provided and a second electrical logic input signal” B "is provided at a second electrical input B.
  • the NAND logic gate 350 further has an electrical output Z at which electrical output Z is an electrical output Z.
  • FIG. 3A shows the layout up to the first metallization level (metal)
  • FIG. 3B shows the layout up to and including the gate and contact hole plane (poly / CA), the squares 330 representing the positions of individual contact holes.
  • Fig. 3C shows the layout after fabrication of the fins and source / drain regions, respectively.
  • the NAND logic gate 350 has a PMOS
  • Parallel circuit 351 with a first PMOS multi-gate field effect transistor 352 and a second PMOS multi-gate field effect transistor 353 connected in parallel with the first PMOS multi-gate field effect transistor 352.
  • the NAND logic gate 350 has an NMOS series circuit 354 with a first NMOS multi-gate field effect transistor 355 and a second NMOS multi-gate connected in series with the first NMOS multi-gate field effect transistor 355.
  • Field effect transistor 356 on.
  • the PMOS multi-gate field-effect transistors 352 and 353 respectively have a first multi-fin structure 300a with four fins 301a connected in parallel
  • the NMOS multi-gate field effect transistors 355 and 356 respectively have a second multi-fin structure 300b with four fins 301b connected in parallel.
  • the first PMOS multi-gate field effect transistor 352 and the first NMOS multi-gate field effect transistor 355 have a common first gate 305a electrically coupled to the second electrical input B of the NAND logic gate 350.
  • the second PMOS multi-gate field-effect transistor 353 and the second NMOS multi-gate field-effect transistor 356 have a common second gate 305 b which is electrically coupled to the first electrical input A of the NAND logic gate 350.
  • a first source / drain region 352a of the first PMOS multi-gate field-effect transistor 352 is connected to the electrical potential V; DD via a first connection region 307a, and a first source / drain region 353a of the first to the first PMOS multi-gate.
  • Gate field effect transistor 352 connected in parallel second PMOS multi-gate field effect transistor 353 is connected via a second terminal region 308 a to the electrical potential VDD.
  • a second source / drain region 352b of the first PMOS MuIti gate field effect transistor 352 and a second source / drain region 353b of the second PMOS multi-gate field effect transistor 353 are connected to the electrical output Z of the NOT via a third connection region 309a AND logic gate 350 is electrically coupled.
  • a first source / drain region 355a of the first NMOS multi-gate field effect transistor 355 is connected to the electrical potential VgS via a fourth connection region 307b, and a second source / drain region 355b of the first NMOS multi-gate field effect transistor 355 is electrically coupled to a first source / drain region 356a of the second NMOS multi-gate field effect transistor 356 connected in series with the first NMOS multi-gate field effect transistor 355.
  • a second source / drain region 356b of the second NMOS multi-gate field-effect transistor 356 is connected to the second junction via a fifth connection region 308b electrical output Z of the NAND logic gate 350 is electrically coupled.
  • the fins 301b of the NMOS series circuit 354 have a different environment than the fins 301a of the PMOS parallel circuit 351.
  • the gaps 362b between the fins 301b of those formed in the NMOS series circuit 354 second multi-fin structure 300b along the longitudinal direction of the fins 301b ie, along the connection axis between the two connection regions 307b and 308b
  • the NMOS series circuit 354 has a thin silicon region 361b formed between the first gate 305a and the second gate 305b, which has a significantly greater extent (about 10-12 squares) along the longitudinal direction of the fins 301b than the thin silicon regions 360b, which thin silicon areas 360b are formed between the third terminal area 307b and the first gate 305a and between the fourth terminal area 308b and the second gate 305b, see FIG. 3B.
  • the highly expanded thin silicon region 361b has a high parasitic resistance.
  • the respective thin silicon regions 360a along the longitudinal direction of the fins 301a all have the same small extension, so that a lower parasitic resistance occurs here.
  • FIGS. 4A, 4B and 4C show, in analogy to FIGS. 3A to 3C, layout illustrations of a prior art two-input NOR logic gate 450 (NOR2 gate), in which FIG first electrical input A, a first electrical logic input signal "A” is provided and at a second electrical input B, a second electrical logic input signal "B” is provided.
  • FIG. 4A shows the layout up to the first metallization level (metal)
  • FIG. 4B shows the layout up to and including the gate and contact hole plane (poly / CA), wherein the positions of individual contact holes are represented by the squares 430.
  • Fig. 4C shows the layout after the fabrication of the fins and source / drain regions, respectively.
  • the NOR logic gate 450 includes a PMOS series circuit 451 having a first PMOS multi-gate field effect transistor 452 and a second PMOS multi-gate field effect transistor connected in series with the first PMOS multi-gate field effect transistor 452 453 on. Further, the NOT-ON logic gate 450 has an NMOS parallel connection
  • the two PMOS multi-gate field effect transistors 452, 453 have a first multi-fin structure 400a with eight fins 401a connected in parallel
  • the two NMOS multi-gate field effect transistors 455, 456 have a second multi-fin structure 400b with two fins 401b connected in parallel
  • the first PMOS multi-gate field effect transistor 452 and the first NMOS multi-gate field effect transistor 455 have a common first gate 405a electrically coupled to the second electrical input B of the NOR gate 450.
  • the second PMOS multi-gate field effect transistor 453 and the second NMOS multi-gate field effect transistor 456 have a common second gate 405 b electrically coupled to the first electrical input A of the NOR gate 450.
  • a first source / drain region 452a of the first PMOS multi-gate field effect transistor 452 is connected to the electrical potential VQQ via a first connection region 407a, and a second source / drain region 452b of the first PMOS multi-gate field effect transistor 452 is electrically coupled to a first source / drain region 453a of the second PMOS multi-gate field effect transistor 453 connected in series to the first PMOS multi-gate field effect transistor 452.
  • a second source / drain region 453b of the second PMOS multi-gate field-effect transistor 453 is electrically coupled to the electrical output Z via a second connection region 408a.
  • a first source / drain region 455a of the first NMOS multi-gate field-effect transistor 455 is connected via a third
  • Terminal region 407b connected to the electrical potential Vgs, and a first source / drain region 456a of the second NMOS multi-gate field effect transistor 456 connected in parallel to the first NMOS multi-gate field effect transistor 455 is connected to the electric via a fourth connection region 408b Potential VQQ connected.
  • a second source / drain region 455b of the first NMOS multi-gate field effect transistor 455 and a second source / drain region 456b of the second NMOS MuIti gate field effect transistor 456 are connected via a fifth Terminal portion 409 b is electrically coupled to the electrical output 2 of the NOR-OR gate 450.
  • the pins 401a of the PMOS series circuit 451 have a different environment than the fins 401b of the NMOS parallel circuit 454.
  • the gaps 462a between the fins 401a are those formed in the PMOS series circuit 451 First multi-fin structure 401a along the longitudinal direction of the fins 401a (or along the connection axis between the two terminal portions 407a and 408a) a significantly greater extent than the gaps 462b between the fins 401b of the formed in the NMOS parallel circuit 454 second multi -Fin structure 400b (see Fig. 4C).
  • the PMOS series circuit 451 has a thin silicon region 461a formed between the first gate 405a and the second gate 405b, which has a significantly greater extent along the longitudinal direction of the fins 401a than the thin silicon regions 460b, which thin silicon regions 460b between the first terminal region 407a and the first gate 405a and between the second terminal region 408a and the second gate 405b are formed, see Fig.4B.
  • the highly expanded thin silicon region 461a has a high parasitic resistance.
  • the respective thin silicon regions 460b along the longitudinal direction of the fins 401b all have the same small extension, so that a lower parasitic resistance occurs here.
  • the invention is based on the problem of providing a production-friendly, regular arrangement of electronic components (eg transistors) in multi-fin structures, in which the abovementioned disadvantages are at least partially circumvented or reduced.
  • a multi-fin device array having a plurality of multi-fin device sub-arrays, each of the multi-fin device sub-arrays comprising a plurality of electronic devices having electronic components having a multi-fin structure ,
  • At least one multi-fin component subassembly has at least one dummy structure, which is formed at least one dummy structure between at least two of the electronic components formed in the at least one multi-fin component subassembly.
  • the dummy structure is designed such that electrical characteristics of the electronic components formed in the multi-fin component subassemblies are matched to one another.
  • a plurality of multi-fin devices are used.
  • each of the multi-fin component sub-assemblies a plurality of electronic components, which electronic components have a multi-fin structure. Furthermore, at least one dummy structure is formed in at least one multi-fin component subassembly, which is formed at least one dummy structure between at least two of the electronic components formed in the at least one multi-fin component subassembly, wherein the at least one Dummy structure is formed such that with the help of the at least one dummy structure electrical characteristics of the electronic components formed in the multi-fin component sub-assemblies are matched to each other.
  • a dummy structure is understood to mean a functionless structure, in the sense that the dummy structure is not required in order to ensure the functionality of the electronic components formed in the multi-fin component arrangement.
  • the electronic components formed in the multi-fin device array are fully functional both with and without a dummy structure formed in the multi-fin device array.
  • the functionality of the electronic components is not limited by the presence of the dummy structure. Rather, an advantage of the invention can be seen in particular in that the functionality of the electronic components formed in a multi-fin component arrangement is positively influenced by the formation of a dummy structure, since, for example, electrical characteristics of the multi-fin Component arrangement formed electronic components adapted to each other or equalized.
  • the at least one dummy structure is designed such that it adapts parasitic resistances of the electronic components formed in the multi-fin component subassemblies to one another. In other words, the formation of the dummy structure ensures that the electronic components formed in the multi-fin component subassemblies have identical or at least similar parasitic resistances.
  • the at least one dummy structure is designed such that it adapts parasitic capacitances of the electronic components formed in the multi-fin component subassemblies to one another.
  • the formation of the dummy structure ensures that the electronic components formed in the multi-fin component subassemblies have identical or at least similar parasitic capacitances.
  • the multi-fin structures of the electronic components formed in the multi-fin component subassemblies have at least two fin structures or fins, which fin structures or fins can be connected in parallel.
  • the individual fin structures or fins of a multi-fin structure can have a length of 60 nm to 800 nm, a width of 10 nm to 50 nm, and a height of 20 nm to 80 nm.
  • the fin structures can have a pitch of 20 nm to 200 nm.
  • the distance between two parallel fin structures can be 20 nm to 200 nm.
  • the dummy structure is formed as a block structure, which block structure is formed at least partially below at least one of the multi-fin structures of the electronic components formed in the multi-fin component subassemblies.
  • a dummy structure formed as a block structure may be formed at least partially below a multi-fin structure of a single electronic component, or the block structure may be formed at least partially under the multi-fin structures of a plurality of electronic components. In both cases, the dummy structure may be formed at least partially under the individual fin structures or fins of the at least one multi-fin structure.
  • a dummy structure formed as a block structure may comprise silicon material.
  • the dummy structure in this embodiment is formed as a silicon block.
  • One aspect of the invention can be seen in that, with the aid of a dummy structure, the individual fin structures or fins of a multi-fin component arrangement are connected in such a way that they have a common contact region which is not electrically connected via external connections such as, for example VDD, VSS or inputs and outputs is contacted (so-called "Stacked Node").
  • At least one of the electronic components formed in the multi-fin component subassemblies is designed as a field effect transistor.
  • At least one multi-fin component subassembly has at least two parallel electronic components.
  • the at least two parallel-connected electronic components can be, for example, two parallel-connected field-effect transistors.
  • At least one multi-fin component subassembly has at least two electronic components connected in series.
  • the at least two series-connected electronic components may be, for example, two series-connected field-effect transistors.
  • the at least one dummy structure is formed between at least two of the series-connected electronic components, for example between two series-connected field-effect transistors.
  • the at least one dummy structure may be formed between the gate structures or gates of at least two series-connected field effect transistors of at least one multi-fin component subassembly.
  • At least one of the field-effect transistors is designed as a fin field effect transistor and / or as a multi-gate field effect transistor.
  • a field effect transistor designed as a multi-gate field-effect transistor can be used as a double-gate field-effect transistor or as a triple-gate transistor.
  • Field effect transistor or be designed as a Surrounding Gate field effect transistor.
  • At least one of the field effect transistors is designed as a MOS field effect transistor.
  • a multi-fin component arrangement is designed as a CMOS circuit arrangement, wherein in at least one multi-fin component sub-assembly of at least one of the MOS field-effect transistor formed as electronic components PMOS field effect transistor is formed and / or wherein in at least one multi-fin component sub-assembly of at least one of the MOS field-effect transistor formed as electronic components is designed as an NMOS field effect transistor.
  • a designed as a CMOS circuit arrangement multi-fin device arrangement may be formed as a logic gate circuit, wherein all elementary logic gates or
  • Logic gate functions can be realized.
  • complex logic gates can also be realized.
  • the logic gate circuit may be implemented, for example, as a NAND logic gate having at least two
  • a dummy structure formed as a block structure has a size, which size is suitable for the formation of at least one contact hole.
  • One aspect of the invention can be seen in that a layout and technology-friendly arrangement of electronic components with multi-fin structure, eg transistors with multi-fin structure (multi-fin transistors), can be considered by a multi-fin component arrangement.
  • the source regions and the drain regions of a multi- Fin structures are identical for series and parallel circuits of multi-fin structures, ie each transistor has a uniform layout independent of its circuitry and environment.
  • a basic idea of the invention can be seen in that between each two series-connected multi-fin transistors in each case a dummy structure, e.g. a silicon block can be set, wherein the size of the dummy structure can be selected so that a contact hole can be placed as in the complementary parallel connection.
  • a dummy structure e.g. a silicon block
  • the size of the dummy structure can be selected so that a contact hole can be placed as in the complementary parallel connection.
  • the multi-fin component arrangement can be designed as a CMOS logic circuit. Since CMOS logic circuits are always constructed of complementary NMOS devices and PMOS devices (where the PMOS device of one MuIti-fin device sub-assembly may correspond to the multi-fin device device and the NMOS device of another multiple device Component sub-array may correspond to the multi-fin device array), and since the gate structures are implemented as a purely vertical structure in sub 90 nm technologies, no formation of the dummy structure results Area increase. In other words, forming the dummy structure in a multi-fin device array formed as a CMOS circuit requires no additional area.
  • An advantage of the invention can be seen in the fact that in a multi-fin device arrangement by forming at least one dummy structure results in a completely symmetrical transistor arrangement at the level of the fins. This means that all transistors have identical connection regions at the source and drain. This in turn results in the same parasitic resistances and / or capacitances for all transistors. For example, the same parasitic resistances arise for series-connected transistors and / or capacitances as for parallel connected transistors.
  • the largest portion of the parasitic resistance arises in the areas between two transistor gates, which areas have the thin ridges of the fin structures (compare FIG. 3B and 4B).
  • the fin structures may be formed of silicon, therefore, the areas with thin lands or web structures between two transistor gates in the following also as thin
  • the fin structures or the thin webs can also have other semiconductor materials.
  • a further advantage of the invention can be seen in the fact that in a multi-fin device arrangement the expansion of the thin silicon region along the longitudinal direction of the fin structures is greatly reduced compared to conventional arrangements, and thus the parasitic resistance is reduced.
  • strain effects to increase carrier mobility are sought. These strain effects can be generated, for example, specifically by the formation of strained silicon layers on silicon on insulator substrates (Silicon On Insulator, SOI) or by so-called cap layers.
  • SOI Silicon On Insulator
  • cap layers strained silicon layers on silicon on insulator substrates
  • a further advantage of the invention can be seen in the fact that an identical Bauelement- ⁇ _ ⁇ arrangement or device environment (for example, multi-fingers transistors) in a multi-fin causes component arrangement, is that stress effects always in the same way affect the electrical component parameters. This simplifies both process optimization and process control as well as modeling and parameter extraction.
  • the identical multi-fin structures simplify the generation of the mask data for lithography processes and etching processes, for example because the number and variety of transistor arrangements occurring in logic circuits are reduced by means of the invention.
  • Figure IA shows the structure of a fin field effect transistor according to the prior art
  • Figure IB shows the construction of a triple-gate
  • Figure IC is an illustration of relevant dimensions in a multi-fin structure
  • FIG. 2A shows a scanning electron microscopy image of a multi-fin structure
  • FIG. 2B and FIG. 2C show the geometry dependence of the aperture within various multi-fin structures on the basis of scanning electron microscopy images;
  • FIGS. 3A to 3C are layout illustrations of a prior art NAND logic gate;
  • FIGS. 4A to 4C are layout diagrams of a NOR gate according to the prior art
  • FIGS. 5A to 5C show a multi-fin component arrangement according to a first exemplary embodiment of the invention
  • FIGS. 6A to 6C show a multi-fin component arrangement according to a second exemplary embodiment of the invention
  • FIGS. 7A and 7B show a multi-fin component arrangement according to a third exemplary embodiment of the invention.
  • Figure 7C is a transistor diagram for a C 2 MOS logic gate
  • FIGS. 8A and 8B show a multi-fin component arrangement according to a fourth exemplary embodiment of the invention.
  • FIG. 8C shows a transistor diagram for a transmission gate
  • FIGS. 9A and 9B show a multi-fin component arrangement according to a fifth exemplary embodiment of the invention.
  • FIG. 9C shows a transistor circuit diagram for an AND-OR inversion logic gate.
  • the multi-fin component arrangement 550 is formed as a NAND logic gate, with two electrical inputs (NAND2 logic gate), wherein a first electrical input A, a first electrical logic Input signal "A” is provided and at a second electrical input B, a second electrical logic input signal "B” is provided.
  • FIG. 5A, 5B and 5C show layout diagrams of the multi-fin device arrangement 550 embodied as NAND gates.
  • FIG. 5A shows the layout up to the first metallization level (metal)
  • FIG 5B shows the layout up to and including the gate and contact hole plane (poly / CA), the squares 530 showing the positions of individual contact holes.
  • Figure 5C shows the layout after fabrication of the fins and source / drain regions, respectively.
  • the multi-fin component arrangement 550 has a first multi-fin component subassembly 551 and a second multi-fin component subassembly 554, wherein the first multi-fin component subassembly 551 is designed as a PMOS parallel circuit and the second multi-fin device sub-assembly 554 is formed as an NMOS series circuit.
  • the first multi-fin component subassembly 551 designed as a PMOS parallel circuit has two as
  • the first multi-fin component subassembly 551 has a first PMOS field effect transistor 552 and a second PMOS field effect transistor 553 connected in parallel with the first PMOS field effect transistor 552.
  • the second multi-fin component subassembly 554 designed as an NMOS series circuit has two as Field effect transistor formed electronic components
  • the second multi-fin component subassembly 554 has a first NMOS field effect transistor 555 and a second NMOS field effect transistor 556 connected in series with the first NMOS field effect transistor 555.
  • the first multi-fin structure 500a has four fin structures 501a connected in parallel
  • the second multi-fin structure 500b has four fin structures 501b connected in parallel.
  • Both the PMOS field-effect transistors 552, 553 and the NMOS field effect transistors 555, 556 can be used as finite elements.
  • Field effect transistor or as a multi-gate field effect transistor may be formed.
  • double-gate FET, triple-gate FET, surround-gate FET may be formed.
  • the first PMOS field effect transistor 552 and the first NMOS field effect transistor 555 have a common first gate structure 505a and a common first gate 505a, which first gate 505a is electrically coupled to the second electrical input B. Furthermore, the second PMOS field effect transistor 553 and the second NMOS field effect transistor 556 have a common second gate 505b, which is electrically coupled to the first electrical input A.
  • a first source / drain region 552a of the first PMOS field effect transistor 552 is connected to the electrical potential V ⁇ D via a first connection region 507a, and a first source / drain region 553a of the second PMOS field effect transistor connected in parallel to the first PMOS field effect transistor 352 553 is connected to the electrical via a second terminal portion 508a Potential VDD connected.
  • a second source / drain region 552b of the first PMOS field effect transistor 552 and a second source / drain region 553b of the second PMOS field effect transistor 553 are electrically connected via a third connection region 509a to the electrical output Z of the NAND logic gate 550 coupled.
  • a first source / drain region 555a of the first NMOS field-effect transistor 555 is connected to the electrical potential Vgs via a fourth connection region 507b, and a second source / drain region 555b of the first NMOS field-effect transistor 555 is connected to a first source / drain Area 556a of the second NMOS field effect transistor 556 connected in series with the first NMOS field effect transistor 555 is electrically coupled.
  • a second source / drain region 556 b of the second NMOS field-effect transistor 556 is electrically coupled to the electrical output Z of the NAND logic gate 550 via a fifth connection region 508 b.
  • the multi-fin device arrangement 550 embodied as a NAND logic gate 550, due to the second multi-element circuit formed as an NMOS series connection, Fin component sub-assembly 554 in the NMOS pull-down path four individual fins 501b connected in parallel.
  • the dimensioning shown in FIG. 5 is shown by way of example for an NMOS / PMOS on-current ratio of approximately 2: 1.
  • the multi-fin device arrangement 550 can be adapted to any NMOS / PMOS on current ratio by suitably selecting the number of fins 501a and 501b, respectively.
  • the n / p implantations are done as usual after forming the transistor gates.
  • the multi-fin component gate shown in FIG. Arrangement 550 additionally has a dummy structure 520, which dummy structure 520 is formed as a block structure (for example made of silicon).
  • the dummy structure 520 is formed below the second multi-fin structure 500b formed in the second multi-fin device subassembly 554.
  • the dummy structure 520 is at least partially formed below the individual fin structures or fins 501b of the second multi-fin structure 500b.
  • the dummy pattern 520 is formed between the first gate 505a and the second gate 505b, that is, illustratively between the two gates of the series-connected NMOS field-effect transistors 555 and 556.
  • the individual fin structures or fins 501b of the second multi-fin component subassembly 554 designed as an NMOS series circuit have the same environment as the fin.
  • the gaps 562 between the individual fin structures 501a and 501b of the two multi-fin structures 500a and 500b, respectively, have a uniform size (see Fig. 5C), in contrast to the conventional arrangement shown in Fig. 3 350 with different sized spaces 362a, 362b.
  • Source / drain regions are identical, can be achieved with the aid of the invention, a very homogeneous manufacturing process.
  • the dummy structure 520 by forming the dummy structure 520, uniform transistor environments or transistor connection regions are formed so that all
  • Transistors or in general all electronic components of the multi-fin device array 550 have the same or similar electrical characteristics (e.g., parasitic resistances and / or parasitic capacitances).
  • the dummy structure 520 is designed so that its size is sufficient for the formation of at least one contact hole.
  • FIGS. 6A, 6B and 6C show a multi-fin component arrangement 650 according to a second exemplary embodiment of the invention.
  • the multi-fin device assembly 650 is known as NAND OR logic gate formed with two electrical inputs (NOR2 logic gate), wherein at a first electrical input A, a first electrical logic input signal "A” is provided and at a second electrical input B, a second electrical logic - Input signal "B" is provided.
  • FIG. 6A, 6B and 6C show layout diagrams of the multi-fin device arrangement 650 embodied as NAND-OR gates.
  • FIG. 6A shows the layout up to the first metallization level (metal)
  • FIG. 6B shows the layout up to and including the gate and contact hole plane (poly / CA), where the squares 630 show the positions of individual contact holes.
  • Fig. 6C shows the layout after fabrication of the fins and source / drain regions, respectively.
  • the multi-fin component arrangement 650 has a first multi-fin component subassembly 651 and a second multi-fin component subassembly 654, wherein the first multi-fin component subassembly 651 is designed as a PMOS series circuit and the second multi-fin device subassembly 654 is formed as an NMOS parallel circuit.
  • the first multi-fin component subassembly 651 designed as a PMOS series circuit has two as
  • the first multi-fin component subassembly 651 has a first PMOS field effect transistor 652 and a second PMOS field effect transistor 653 connected in series with the first PMOS field effect transistor 652.
  • the second multi-fin component subassembly 654 designed as an NMOS parallel circuit has two electronic components 655 and 656 designed as field effect transistors, which electronic components 655 and 656 have a common second multi-fin structure 600b.
  • the second multi-fin component subassembly 654 has a first NMOS field-effect transistor 655 and a second NMOS field-effect transistor 656 connected in parallel with the first NMOS fine-effect transistor 655.
  • the first multi-fin structure 600a has eight fin structures 601a connected in parallel, and the second multi-fin structure 600b has two fin structures 601b connected in parallel.
  • Both the PMOS field effect transistors 652, 653 and the NMOS field effect transistors 655, 656 can be used as a fin field effect transistor or as a multi-gate field effect transistor (for example, double gate FET, triple gate FET, surround gate FET). be educated.
  • the first PMOS field effect transistor 652 and the first NMOS field effect transistor 655 have a common first gate structure 605a and a common first gate 605a, respectively, which first gate 605a is electrically connected to the second electrical input B of the NOR logic gate 650 is coupled. Furthermore, the second PMOS field-effect transistor 653 and the second NMOS field effect transistor 656 have a common second gate 605b, which is electrically coupled to the first electrical input A of the NOR logic gate 650.
  • a first source / drain region of the first PMOS field-effect transistor 652 is connected via a first
  • Connection area 607a with the electrical potential VDE) and a second source / drain region of the first PMOS field effect transistor 652 is electrically coupled to a first source / drain region of the second PMOS field effect transistor 653 connected in series with the first PMOS field effect transistor 652.
  • a second source / drain region of the second PMOS field-effect transistor 653 is electrically coupled to the electrical output Z of the NOR logic gate 650 via a second connection region 608 a.
  • a first source / drain region of the first NMOS field effect transistor 655 is connected to the electrical potential Vgs via a third connection region 607b, and a first source / drain region of the second NMOS field effect transistor 656 connected in parallel to the first NMOS field effect transistor 655 Connected via a fourth connection region 608b with the electrical potential Vgs.
  • a second source / drain region of the first NMOS field effect transistor 655 and a second source / drain region of the second NMOS field effect transistor 656 are electrically coupled via a fifth connection region 609b to the electrical output Z of the NOR logic gate 650.
  • the multi-fin device arrangement 650 shown in FIG. 6, designed as a NAND OR logic gate additionally has a dummy structure 620 which dummy structure 620 is formed as a block structure (eg of silicon).
  • the dummy structure 620 is formed below the first multi-fin structure 600a formed in the first multi-fin device subassembly 651.
  • the dummy structure 620 is at least partially below the individual pin structures or fins 601a of the first MuIti- fin structure 600a formed.
  • the dummy pattern 620 is formed between the first gate 605a and the second gate 605b, that is, illustratively between the two gates of the series-connected PMOS field-effect transistors 652 and 653.
  • the individual fin structures or fins 601a of the first multi-fin component subassembly 651 designed as a PMOS series circuit have the same environment as the fin.
  • the spaces 662 between the individual fin structures 601a and 601b of the two multi-fin structures 600a and 600b are the same size (see Fig. 6C), unlike the conventional arrangement 450 shown in Fig. 4 different sized spaces 462a, 462b.
  • the thin silicon regions 660a ie, the regions of thin ridge structures that include ridge structures, for example, silicon
  • the thin silicon regions 660a have thin silicon regions 660a between the gates 605a, 605b and the terminal regions 607a, 608a and the dummy structure 620 are formed along the
  • the dummy pattern 620 electrical characteristics (e.g., parasitic resistances and / or parasitic capacitances) of all field effect transistors 652, 653, 655, and 656 formed in the multi-fin device sub-arrays 651, 654 are matched.
  • FIGS. 7A and 7B show a multi-fin device arrangement 750 according to a third exemplary embodiment of the invention.
  • the multi-fin device arrangement 750 is designed as a C 2 MOS logic gate, with three electrical inputs, wherein at a first electrical input D an electrical logic input signal "D" is provided at a second electrical input CP first electrical clock input signal “CP” is provided, and at a third electrical input CP, a second electrical clock input signal "CP” complementary to the first electrical clock input signal "CP” is provided.
  • Figures 7A and 7B show layout diagrams of the multi-fin device array 750 formed as CMOS logic gates.
  • Figure 7A shows the layout to the first metallization level (metal)
  • Figure 7B shows the layout to including gate and contact hole plane (poly / CA), where represented by the squares 730, the positions of individual contact holes.
  • the multi-pin device arrangement 750 has a first multi-fin component subassembly 751 and a second one
  • Multi-fin component sub-assembly 754 wherein the first multi-fin component sub-assembly 751 is formed as a PMOS series circuit and the second multi-fin component sub-assembly 754 is formed as an NMOS series circuit.
  • the first multi-fin component subassembly 751 designed as a PMOS series circuit has two electronic components 752 and 753 designed as field effect transistors, which electronic components 752 and 753 have a common first multi-fin structure 700a.
  • the first multi-fin component subassembly 751 has a first PMOS field effect transistor 752 and a second PMOS field effect transistor 753 connected in series with the first PMOS field effect transistor 752.
  • the second multi-fin component subassembly 754 designed as an NMOS series circuit has two electronic components 755 and 756 designed as field effect transistors, which electronic components 755 and 756 have a common second multi-fin structure 700b.
  • the second multi-fin component subassembly 754 has a first NMOS field effect transistor 755 and a second NMOS field effect transistor 756 connected in series with the first NMOS field effect transistor 755.
  • the first multi-fin structure 700a has four fin structures 701a connected in parallel
  • the second multi-fin structure 700b has four fin structures 701b connected in parallel.
  • Both the PMOS field effect transistors 752, 753 and the NMOS field effect transistors 755, 756 can be used as a fin field effect transistor or as a multi-gate field effect transistor (for example double-gate FET, triple-gate FET, Surrounding s - gate FET ) be formed.
  • the first PMOS field effect transistor 752 and the first NMOS field effect transistor 755 have a common first gate structure 705a and a common first gate 705a, respectively, which first gate 705a is electrically coupled to the first electrical input D. Furthermore, the second NMOS field-effect transistor 756 has a second gate 705b, which is electrically coupled to the second electrical input CP. Furthermore, the second PMOS field-effect transistor 753 has a third gate 705c, which is electrically coupled to the third electrical input CP.
  • a first source / drain region 752a of the first PMOS field effect transistor 752 is connected to the electrical potential V ⁇ D via a first connection region 707a, and a second source / drain region 752b of the first PMOS field effect transistor 752 is connected to a first source / drain Region 753 a of the second PMOS field effect transistor 753 connected in series with the first PMOS field-effect transistor 752 is electrically coupled.
  • a second source / drain region 753 b of the second PMOS field-effect transistor 753 is electrically coupled to the electrical output Z of the C 2 MOS logic gate 750 via a second connection region 708 a.
  • a first source / drain region 755a of the first NMOS field effect transistor 755 is connected to the electrical potential Vgs via a third connection region 707b, and a second source / drain region 755b of the first NMOS field effect transistor 755 is connected to a first source / drain Area 756a of the first NMOS Field effect transistor 756 in series with the second NMOS field effect transistor 756 electrically coupled.
  • a second source / drain region 756 b of the second NMOS field-effect transistor 756 is electrically coupled to the electrical output Z of the C 2 MOS logic gate 750 via a fourth connection region 708 b.
  • FIG. 7B shows a corresponding transistor circuit diagram 780 for the C 2 MOS logic gate 750 shown in FIG.
  • Multi-fin device array 750 has a first dummy structure 720a and a second dummy structure 720b, which dummy structures 720a and 720b are formed as block structures (e.g., silicon).
  • the first dummy structure 720a is formed below the first multi-fin structure 700a formed in the first multi-fin component subassembly 751, while the second dummy structure 720b is constructed below that in the second multi-fin structure.
  • Component subassembly 754 formed second multi-fin structure 700 b is formed.
  • the first dummy structure 720a is at least partially formed below the individual fin structures or fins 701a of the first multi-fin structure 700a, and the second dummy structure 720 is at least partially under the individual fin structures or fins 701b formed of the second multi-fin structure 700b.
  • first dummy pattern 720a is formed between the first gate 705a and the third gate 705c, that is, illustratively between the two gates of the series-connected PMOS field effect transistors 752 and 753, while the second dummy pattern 720b is formed between the first gate 705a and the second gate 705b, that is, illustratively formed between the two gates of the series-connected NMOS field-effect transistors 755 and 756.
  • the individual fin structures 701a are referred to as PMOS series circuit formed first multi-fin component sub-assembly 751 and the individual fins 701b of the designed as NMOS series circuit second multi-fin component subassembly 754 on the same environment.
  • the spaces between the individual fin structures of the two multi-fin structures 700a and 700b have a uniform size.
  • all of the thin silicon regions 760 formed in the multi-fin device sub-arrays 751, 754 i.e., the thin-web regions having lands, e.g., silicon
  • Field effect transistors 752, 753 and the NMOS field effect transistors 755, 756, at least approximately the same low parasitic resistance and / or have approximately the same parasitic capacitance.
  • the multi-fin component arrangement 850 is embodied as a transmission gate with three electrical inputs, wherein an electrical logic input signal "D" is provided at a first electrical input D, a first electrical clock input signal at a second electrical input CP "CP” is provided and at a third electrical input CP to the first electrical clock input signal "CP" complementary second electrical clock input signal "CP” is provided.
  • FIG. 8A and 8B show layout diagrams of the multi-fin device arrangement 850 designed as a transmission gate.
  • FIG. 8A shows the layout up to the first metallization level (metal)
  • FIG. 8B shows the layout up to and including the gate and contact hole plane (poly / CA), where the squares 730 represent the positions of individual contact holes.
  • the multi-fin device arrangement 850 embodied as a transmission gate differs from the multi-fin component arrangement 750, shown in FIG. 7A, in the form of C 2 MOS logic gates in that the transmission gate 850 a single dummy structure 820 is formed below the two multi-fin structures 700a and 700b.
  • the first multi-fin component subassembly 751 and the second multi-fin component subassembly 754 have a common dummy structure 820, which dummy structure 820 between the series-connected PMOS field-effect transistors 752, 753 of FIGS formed as PMOS series circuit first multi-fin component sub-assembly 751 and between the series-connected NMOS Field-effect transistors 755, 756 of the formed as a NMOS series circuit second multi-fin component subassembly 754 is formed.
  • the dummy structure 820 is formed as a block structure of silicon, wherein the block structure is formed at least partially below the first multi-fin structure 700a and at least partially below the second multi-fin structure 700b.
  • FIG. 8C shows a corresponding transistor circuit diagram 880 for the multi-fin device arrangement 850 shown in FIG. 8A as the transmission gate.
  • the internal electrical node 881 at the output of the inverter, which inverter is controlled by the first PMOS field-effect transistor 752 and the first NMOS field effect transistor 755 is formed in the multi-fin device array 850 as a contiguous silicon region, ie the common dummy structure 820, executed. This results in an area-efficient arrangement in which, for example, a vertical metal line is saved.
  • the multi-fin device arrangement 850 shown in FIG. 6A can be used as an alternative, SOI-specific arrangement.
  • the dummy structure 820 in the multi-fin device arrangement 850 designed as a transmission gate By forming the dummy structure 820 in the multi-fin device arrangement 850 designed as a transmission gate, the advantages already mentioned in connection with the preceding exemplary embodiments, such as, for example, uniform (low) parasitic resistances or capacitances in the FIGS Multi-fin device sub-assemblies 751, 754 formed field-effect transistors 752, 753, 755 and 756th
  • the multi-fin device array 950 is a four-input AND-OR inverter (AOI) logic gate electrical inputs, wherein at a first electrical input A, a first electrical logic input signal "A” is provided at a second electrical input B, a second electrical logic input signal “B” is provided at a third electrical input C, a third electrical logic Input signal “C” is provided and a fourth electrical input D, a fourth electrical logic input signal “D” is provided.
  • Figures 9A and 9B show layout diagrams of the multi-fin device array 950 formed as AND-OR logic gates.
  • Figure 9A shows the layout to the first metallization level (metal)
  • Figure 9B shows the layout up to and including the gate and contact hole plane (poly / CA), where the squares 930 show the positions of individual contact holes.
  • the multi-fin component arrangement 950 has a first multi-fin component subassembly 951 and a second multi-fin component subassembly 956, wherein the first multi-fin component subassembly 951 is designed as a PMOS circuit and the second multi-fin device subassembly 956 is formed as an NMOS circuit.
  • the first multi-fin component subassembly 951 designed as a PMOS circuit has four as
  • the first multi-fin component subassembly 951 has a first PMOS
  • the first multi-fin component subassembly 951 has a third PMOS field effect transistor 954 and a fourth PMOS field effect transistor 955 connected in parallel with the third PMOS field effect transistor 954.
  • the parallel-connected field-effect transistors 952 and 953 are also connected in series with the parallel-connected field-effect transistors 954 and 955.
  • Subassembly 951 as PMOS series connection of two parallel-connected PMOS field effect transistors, i.e. the parallel-connected PMOS field-effect transistors 952 and 953 or 954 and 955, respectively.
  • the second multi-fin component subassembly 956 embodied as an NMOS circuit has four electronic components 957, 958, 959 and 970 designed as field effect transistors, which electronic components 957, 958, 959 and 970 have a common second multi-fin component.
  • the second multi-fin component subassembly 956 has a first NMOS field effect transistor 957 and a second NMOS field effect transistor 958 connected in series with the first NMOS field effect transistor 957. Furthermore, the second multi-fin component subassembly 956 has a third NMOS field effect transistor 959 and a fourth NMOS field effect transistor 970 connected in series with the third NMOS field effect transistor 959. The series-connected field-effect transistors 957 and 958 are also connected in parallel with the series-connected field-effect transistors 959 and 970.
  • the second multi-fin component sub-assembly 956 as NMOS parallel connection of two series-connected NMOS field effect transistors, ie the formed in series NMOS field effect transistors 957 and 958, and 959 and 970, respectively.
  • the first multi-fin structure 900a has six fin structures 901a connected in parallel
  • the second multi-fin structure 900b has four fin structures 901b connected in parallel.
  • Both the PMOS field effect transistors 952, 953, 954 and 955 and the NMOS field effect transistors 957, 958, 959 and 970 can be used as a fin field effect transistor or as a multi-gate field effect transistor (for example double-gate FET, triple-gate transistor). FET, Surrounding Gate FET).
  • the fourth PMOS field effect transistor 955 and the first NMOS field effect transistor 957 have a common first gate structure 905a and a common first gate 905a, which first gate 905a is electrically coupled to the second electrical input B.
  • the third PMOS field effect transistor 954 and the second NMOS field effect transistor 958 have a common second gate 905b, which is electrically coupled to the first electrical input A.
  • the first PMOS field effect transistor 952 and the fourth NMOS field effect transistor 970 have a common third gate 905c which is electrically coupled to the third electrical input C.
  • the second PMOS field effect transistor 953 and the third NMOS field effect transistor 959 have a common fourth gate 905 d, which is electrically coupled to the fourth electrical input D.
  • a first source / drain region 952a of the first PMOS field effect transistor 952 and a first source / drain region 953a of the second PMOS field effect transistor 953 are connected to the electrical connection via a first connection region 907a
  • a second source / drain region 952b of the first PMOS field effect transistor 952 is connected to a second terminal region 908a, and a second source / drain region 953b of the second PMOS field effect transistor 953 connected in parallel to the first PMOS field effect transistor 952 is connected to a third one
  • connection area 909a connected.
  • the second connection region 908a and the third connection region 909a are electrically coupled to one another such that the second source / drain region 952b of the first PMOS field effect transistor 952 and the second source / drain region 953b of the second PMOS field effect transistor are also electrically coupled to one another.
  • the second source / drain region 952b of the first PMOS field effect transistor 952 and the second source / drain region 953b of the second PMOS field effect transistor 953 electrically coupled to the second source / drain region 952b of the first PMOS field effect transistor 952 are further connected via the second connection region 908a is electrically coupled to a first source / drain region 954a of the third PMOS field effect transistor 954, and via a fourth connection region 910a to a first source / drain region 955a of the fourth PMOS field effect transistor connected in parallel to the third PMOS field effect transistor 954 955th
  • a second source / drain region 954b of the third PMOS field-effect transistor 954 and a second source / drain region 955b of the fourth PMOS field-effect transistor 955 connected in parallel to the third PMOS field-effect transistor 954 are connected to the electrical output Z of the fifth junction region 911a AND-OR-Inverting logic gate 950 electrically coupled.
  • a first source / drain region 957a of the first NMOS field effect transistor 957 is over a sixth Terminal region 907a connected to the electrical potential Vg 3 , and a first source / drain region 959a of the third NMOS field effect transistor 959 is connected via a seventh connection region 908b to the electrical potential VQQ.
  • a second source / drain region 957b of the first NMOS field effect transistor 957 is electrically coupled to a first source / drain region 958a of the second NMOS field effect transistor 958 connected in series with the first NMOS field effect transistor 957, and a second source / drain Region 959 b of the third NMOS field effect transistor 959 is electrically coupled to a first source / drain region 970 a of the fourth NMOS field effect transistor 970 connected in series with the third NMOS field effect transistor 959.
  • a second source / drain region 958b of the second NMOS field effect transistor 958 and a second source / drain region 970b of the fourth NMOS field effect transistor 970 are connected via an eighth connection region 909b to the electrical output Z of the AND-OR-Inverting logic gate 950 electrically coupled.
  • FIGS. 9A and 9B shows a corresponding transistor circuit diagram 980 for the AND-OR-Inverting logic gate 950 shown in FIGS. 9A and 9B.
  • the multi-fin device arrangement 950 shown in FIGS. 9A and 9B designed as AND-OR-inversion logic gates 950 has a first dummy structure 920a and a second dummy structure 920b, which are dummy structures 920a and 920b are designed as block structures (eg of silicon).
  • the first dummy structure 920 a and the second dummy structure 920 b are formed below the second multi-fin structure 900 b formed in the second multi-fin device subassembly 956.
  • the first dummy structure 920a and the The second dummy structure 920b are at least partially formed below the individual fin structures or fins 901b 'of the second multi-fin structure 900b.
  • first dummy structure 920a is between the first gate 905a and the second gate 905b, i. illustratively, between the two gates of the two series-connected NMOS field-effect transistors 957 and 958, while the second dummy pattern 920b between the third gate 905c and the fourth gate 905d, i. is clearly formed between the two gates of the two series-connected NMOS field-effect transistors 959 and 970.
  • the individual fin structures or fins 901b of the second multi-fin device subassembly 956 have the same environment as the ones Fin structures 901a of the first multi-fin device subassembly 951.
  • the gaps between the fin structures 901a, 901b of the two multi-fin structures 900a and 900b have a uniform size.
  • CMOS logic structures and CMOS logic gates have been shown as possible embodiments of the invention. All transistors have substantially identical multi-fin structures and differ only in the number of fins in the PMOS pull-up paths and the NMOS pull-down paths.
  • the various logical functions of these embodiments show that the design technique presented here is suitable as a basis for a CMOS standard cell library.
  • the fin structures (fin) of the multi-fin structures, the connection regions and the at least one dummy structure are deposited on a substrate (eg silicon substrate). on insulator substrate, SOI), see for example the layout diagrams of FIGS. 5C and 6C, which show layouts of multi-fin component arrangements up to the level of the fin structures.
  • the formation of the fins and / or the connection regions and / or the at least one dummy structure can be carried out using deposition methods (eg chemical vapor deposition, CVD) and / or structuring methods (eg etching method and lithography method).
  • the fin structures, connection regions and dummy structures may comprise silicon material.
  • the gate structures or gates are formed, for example by a deposition method.
  • the gates may be formed as polysilicon gates.
  • the source / drain regions are formed in the fin structures, for example by introducing doping atoms (n-doping and / or p-doping).
  • the doping of the source / drain regions may be accomplished using an implantation process (eg, ion implantation).
  • Contact holes are formed for electrically contacting the terminal areas, see e.g. the layout diagrams of Figures 5B, 6B, 7B, 8B and 9B showing layouts of multi-fin device arrangements up to and including gate and contact hole plane (poly / CA).
  • the terminal regions can be electrically contacted, see e.g. 5A, 6A, 7A, 8A and 9A, which show layouts of multi-fin device arrays up to and including the first metallization level (metal).
  • the transistor gates for NMOS transistors and PMOS transistors have been arranged at equidistant intervals exclusively in a continuous vertical form.
  • This arrangement has lithographic advantages and avoids, for example, rounding effects which rounding effects at possible corners may occur in angular gates. If so-called phase shift masks are used to improve the resolution during production, the transistor gates must be arranged on a fixed grid at an equidistant distance. Since this method is currently already being used in 65 nm CMOS technology, this type of transistor gate arrangement is also required for multi-gate transistors.
  • 352 PMOS field effect transistor 352a, 352b source / drain regions
  • 355 NMOS field effect transistor 355a, 355b source / drain regions
  • NMOS field effect transistor 356a, 356b source / drain regions
  • 601a, 601b fin structures
  • 605a, 605b gates
  • NMOS field effect transistor 655a, 655b source / drain regions
  • NMOS field effect transistor 656a, 656b source / drain regions
  • NMOS field effect transistor 756a, 756b source / drain regions 760 thin silicon region

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Abstract

Es wird eine Multi-Fin-Bauelement-Anordnung bereitgestellt mit einer Mehrzahl von Multi-Fin-Bauelement-Teilanordnungen, wobei jede der Multi-Fin-Bauelement-Teilanordnungen eine Mehrzahl von elektronischen Bauelementen aufweist, welche elektronischen Bauelemente eine Multi-Fin-Struktur aufweisen. Mindestens eine Multi-Fin-Bauelement-Teilanordnung weist mindestens eine Dummy-Struktur auf, welche mindestens eine Dummy-Struktur zwischen mindestens zwei der in der mindestens einen Multi-Fin-Bauelement-Teilanordnung ausgebildeten elektronischen Bauelemente ausgebildet ist. Die mindestens eine Dummy-Struktur ist derart ausgebildet, dass elektrische Charakteristika der in den Multi-Fin-Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander angepasst werden.

Description

Beschreibung
Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
Die Erfindung betrifft eine Multi-Fin-Bauelement-Anordnung und ein Verfahren zum Herstellen einer Multi-Fin-Bauelement- Anordnung
Für zukünftige sub-45-nm-CMOS-Technologien (Complementary Metal Oxide Semiconductor) werden gegenwärtig neuartige Transistorarchitekturen auf der Basis von so genannten Multi- Gate-Feldeffekttransistoren (MuGFET) , Fin- Feldeffekttransistoren (FinFET) oder Double-Gate- Feldeffekttransistoren (Double-Gate-FET) entwickelt, siehe zum Beispiel [1] , [2] .
Ein Vorteil dieser neuen Transistoren gegenüber planaren BuIk-MOSFETs (Metal-Oxide-Semiconductor-FET) besteht in der verbesserten Kontrolle der Kurzkanaleffekte durch eine symmetrische Anordnung mehrerer Transistorgates. Die beiden technologisch favorisierten Anordnungen bestehen entweder aus zwei seitlichen Gates (FinFET) oder zwei seitlichen Gates und einem zusätzlichen Gate auf der oberen Deckfläche des Siliziumsteges (Triple-Gate-FET, siehe [3] ) . Damit ergeben sich entsprechend zwei bzw. drei Kanalgebiete zum Stromtransport. Der Siliziumsteg wird als "Finne" bezeichnet.
Fig. IA zeigt eine schematische Darstellung eines typischen Fin-Feldeffekttransistors 100 mit einer Fin-Struktur bzw. Finne 101, welche Finne 101 auf einer vergrabenen Oxid- Schicht 102 (Buried Oxide, BOX) ausgebildet ist. Die Finne 101 weist einen Source-Bereich 103 und einen Drain-Bereich 104 auf. Auf der Finne 102 ist eine Gate-Struktur 105 ausgebildet, welche durch ein Gate-Oxid 106 von der Finne 101 elektrisch isoliert wird. Das Gate-Oxid 106 ist auf den beiden Seitenflächen mit einer sehr geringen Dicke ausgebildet, und auf der oberen Deckfläche der Finne 101 weist das Gate-Oxid 104 eine größere Dicke auf. Dadurch sind anschaulich zwei seitliche Gates ausgebildet, mit denen die Leitfähigkeit des zwischen dem Source-Bereich 103 und dem Drain-Bereich 104 ausgebildeten Kanalbereiches (von dem Gate- Oxid 106 und der Gate-Sruktur 105 verdeckt) gesteuert wird. In Fig. IA ist ferner die Höhe der Fin-Struktur 101 durch den Doppelpfeil "HFin" gekennzeichnet.
Fig. IB zeigt eine schematische Darstellung eines Triple-Gate- Feldeffekttransistors 150 mit einer Fin-Struktur 101. Im Unterschied zu dem FinFET 100 weist bei dem Triple-Gate-FET 150 das Gate-Oxid 104 auf der oberen Deckfläche der Fin- Struktur 101 dieselbe geringe Dicke auf wie auf den beiden Seitenflächen. Dadurch werden durch die Gate-Struktur 105 drei Gates, i.e. zwei seitliche Gates und ein zusätzliches, auf der oberen Deckfläche der Fin-Struktur 101 ausgebildetes Gate, gebildet, mit denen die Leitfähigkeit des Kanalbereiches gesteuert wird. In Fig. IB ist ferner die Dicke der Fin-Struktur 101 durch den Doppelpfeil "WFin" gekennzeichnet, und die Länge der Gate-Struktur 105 ist durch den Doppelpfeil "LQate" gekennzeichnet.
Um eine gute elektrostatische Kontrolle über die Kanalzonen zu gewährleisten, muss die Dicke Wpχn einer Finne wesentlich geringer sein als die Länge LQate des Gates, z.B. Wpin = 30 nm für eine Gate-Länge von Lgate = 45 nm> d.h. LQate/wFin Ä 3/2.
Zusammen mit einer typischen Finnen-Höhe von Hp^n = 60 nm ergibt sich für eine einzelne Finne eine effektive Transistorweite von Weff = 2 Hpin + wFin = 150 nm fur einen Triple-Gate-FET und von Weff = 2 Hpin = 120 nm für einen FinFET-Transistortyp. In Fig. IC ist die Berechnung der effektiven Transistorweite für einen Triple-Gate-FET mit einer Fin-Struktur 101 schematisch veranschaulicht.
In Schaltungsanwendungen werden häufig Transistoren mit einer hohen Stromtreiberfähigkeit benötigt, so dass an Stelle einer einzelnen Finne so genannte Multi-Fin-Strukturen verwendet werden, bei denen eine Mehrzahl von Finnen parallel geschaltet sind, siehe z.B. [1], [2].
Fig.2A zeigt eine Raster-Elektronen-Mikroskopie-Aufnahme
(Scanning Electron Microscopy, SEM) einer Multi-Fin-Struktur 200 mit einer Mehrzahl von parallelen Fin-Strukturen (Finnen) 201, einem ersten Source/Drain-Bereich 203, einem zweiten Source/Drain-Bereich 204 sowie einer über den Finnen 201 ausgebildeten Gate-Struktur 205. In der SEM-Aufnahme sind die Finnen 201 zu einem großen Teil von der Gate-Struktur 205 verdeckt. Fig.2A zeigt ferner elektrische Kontakte 207, welche elektrischen Kontakte 207 auf dem ersten Source/Drain- Bereich 203 bzw. auf dem zweiten Source/Drain-Bereich 204 ausgebildet sind.
Eine Multi-Fin-Struktur liefert einen Gesamtstrom, welcher proportional zur Anzahl der parallel geschalteten Finnen ist. Eine weitere wichtige Kenngröße für die Packungsdichte, d.h. für eine flächeneffiziente MuGFET-CMOS-Technologie, ist deshalb der Pitch PFin (anschaulich der Abstand zwischen zwei parallelen Finnen) , mit dem Multi-Fin-Strukturen hergestellt werden können.
In der Fig. IC ist schematisch der Pitch Ppin fur eine Multi- Fin-Struktur 170 gezeigt, welche Multi-Fin-Struktur 170 eine Mehrzahl von parallelen Fin-Strukturen 101 aufweist. Ferner sind die Höhe HFin sowie die Dicke Wpin einer Fin-Struktur 101 gezeigt. Durch die Wahl eines geeigneten Aspektverhältnisses Hpin/WFin und eines engen Pitches PFin ist es technologisch möglich, eine große effektive Transistorweite Weff auf kleiner Grundfläche zu erzielen. Der mögliche Flächengewinn gegenüber einer Bulk-CMOS-Technologie lässt sich durch das Verhältnis Weff/PFin beschreiben. Für einen Pitch PFin = 100 nm würde sich so z.B. ein Flächengewinn von Weff/Ppj_n = 150 nm / 100 nm = 1.5 für Triple-Gate-FETs und von Weff/PFin = 120 nm / 100 nm = 1.2 für FinFETs ergeben.
Aus dem oben genannten Grund ist die Herstellung der Finnen (Anforderung an die Lithographie, Ätzprozess, etc.) anspruchsvoller als die Herstellung des Transistorgates. Insbesondere muss gewährleistet werden, dass die Zwischenräume innerhalb von Multi-Fin-Strukturen möglichst keine stark ausgeprägten Verrundungen aufweisen, sondern möglichst einheitliche, rechteckige Formen.
Aus dem Stand der Technik sind bisher keine Multi-Gate-CMOS- Technologien bekannt. Die Arbeiten auf der Schnittstelle zwischen Schaltungen und Multi-Gate-CMOS-Technologien werden gerade weltweit gestartet. Erste Prototypen zeigen jedoch die Relevanz geeigneter Anordnungen für Serientransistoren in Multi-Fin-Strukturen, da folgende Schwierigkeiten auftreten:
(a) Eine gute Kontrolle der Kurzkanaleffekte erfordert sehr dünne Finnen. Nachteil der dünnen Finnen sind jedoch hohe parasitäre Widerstände aufgrund der geringen Querschnittsflächen Wpχn x Hpin- Ein technologischer Ansatz zur Verringerung des parasitären Widerstandes besteht in der Verwendung selektiver Epitaxie, um die Finnen zu verdicken und anschließend zu silizidieren (z.B. NiSi). Dies ist jedoch mit hohem Aufwand verbunden.
(b) Im CMOS-Schaltungsdesign werden in der Regel beliebige Transistoranordnungen aus Parallel- und Serienschaltungen verwendet, um zum Beispiel CMOS-Logikgatter zu realisieren. Um unabhängig von diesen Anordnungen ein gleichartiges elektrisches Transistorverhalten zu erzielen, sollte bei den hochkomplexen, dreidimensionalen Multi-Gate-CMOS-Strukturen jede Finne eine möglichst gleichartige Umgebung besitzen, d.h. die Parasitärwiderstände in den Finnen und die Verrundungen in den Öffnungen innerhalb der Multi-Fin- Strukturen sollten möglichst unabhängig von der elektrischen Schaltungsanordnung sein.
Der unter (b) genannte Sachverhalt ist beispielhaft in den SEM-Bildern der Fig.2B und der Pig.2C veranschaulicht. Die Bilder zeigen die Geometrieabhängigkeit der Öffnung innerhalb verschiedener Multi-Fin-Strukturen, wobei Fig.2B einen Ausschnitt einer Multi-Fin-Struktur 210 mit einer Mehrzahl von Finnen 201 zeigt, bei welcher Multi-Fin-Struktur 210 der Abstand zwischen dem ersten Source/Drain-Bereich 203 und dem zweiten Source/Drain-Bereich 204 in etwa 290 nm beträgt, während Fig.2C einen Ausschnitt einer Multi-Fin-Struktur 220 mit einer Mehrzahl von Finnen 201 zeigt, bei welcher Multi- Fin-Struktur 220 der Abstand zwischen dem ersten Source/Drain-Bereich 203 und dem zweiten Source/Drain-Bereich 204 ungefähr 490 nm beträgt. In Fig.2B und Fig.2C sind die Verrundungen in den Öffnungen innerhalb der Multi-Fin- Strukturen 210 und 220 deutlich zu erkennen.
Die Verrundungen in den Öffnungen innerhalb der Multi-Fin- Strukturen können mit Hilfe eines Korrekturverfahrens (Optical Proximity Correction, OPC) minimiert werden. Allerdings müssen im Rahmen eines OPC-Verfahrens für jeden Prozess individuelle Regeln erstellt werden, und das Erstellen eines kompletten Maskensatzes für den Lithographie- Prozess dauert daher sehr lange (typischerweise Wochen) .
Die Figuren 3A bis 4C zeigen Layout-Darstellungen für zwei verschiedene CMOS-Logik-Gatter auf der Basis von Multi-Gate- Transistoren gemäß dem Stand der Technik. Fig.3A, Fig.3B und Fig.3C zeigen Layout-Darstellungen eines NICHT-UND-Logik-Gatters 350 mit zwei elektrischen Eingängen (NAND2-Gatter) gemäß dem Stand der Technik, wobei an einem ersten elektrischen Eingang A ein erstes elektrisches Logik- Eingangssignal 11A" bereitgestellt wird und an einem zweiten elektrischen Eingang B ein zweites elektrisches Logik- Eingangssignal "B" bereitgestellt wird. Das NICHT-UND-Logik- Gatter 350 weist ferner einen elektrischen Ausgang Z auf, an welchem elektrischen Ausgang Z ein elektrisches Logik- Ausgangssignal "Z = AB" bereitgestellt wird.
Fig.3A zeigt das Layout bis zur ersten Metallisierungsebene (Metall) , und Fig.3B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (Poly/CA) , wobei durch die Quadrate 330 die Positionen einzelner Kontaktlöcher dargestellt werden. Fig.3C zeigt das Layout nach der Herstellung der Finnen bzw. Source/Drain-Bereiche .
Das NICHT-UND-Logik-Gatter 350 weist eine PMOS-
Parallelschaltung 351 mit einem ersten PMOS-Multi-Gate- Feldeffekttransistor 352 und einem zu dem ersten PMOS-Multi- Gate-Feldeffekttransistor 352 parallel geschalteten zweiten PMOS-Multi-Gate-Feldeffekttransistor 353 auf. Ferner weist das NICHT-UND-Logik-Gatter 350 eine NMOS-Serienschaltung 354 mit einem ersten NMOS-Multi-Gate-Feldeffekttransistor 355 und einem zu dem ersten NMOS-Multi-Gate-Feldeffekttransistor 355 in Serie geschalteten zweiten NMOS-Multi-Gate- Feldeffekttransistor 356 auf.
Die PMOS-Multi-Gate-Feldeffekttransistoren 352 bzw. 353 weisen eine erste Multi-Fin-Struktur 300a mit vier parallel geschalteten Finnen 301a auf, und die NMOS-Multi-Gate- Feldeffekttransistoren 355 bzw. 356 weisen eine zweite MuIti- Fin-Struktur 300b mit vier parallel geschalteten Finnen 301b auf . Der erste PMOS-Multi-Gate-Feldeffekttransistor 352 und der erste NMOS-Multi-Gate-Feldeffekttransistor 355 weisen ein gemeinsames erstes Gate 305a auf, welches mit dem zweiten elektrischen Eingang B des NICHT-UND-Logik-Gatters 350 elektrisch gekoppelt ist. Ferner weisen der zweite PMOS- Multi-Gate-Feldeffekttransistor 353 und der zweite NMOS- Multi-Gate-Feldeffekttransistor 356 ein gemeinsames zweites Gate 305b auf, welches mit dem ersten elektrischen Eingang A des NICHT-UND-Logik-Gatters 350 elektrisch gekoppelt ist.
Ein erster Source/Drain-Bereich 352a des ersten PMOS-Multi- Gate-Feldeffekttransistors 352 ist über einen ersten Anschlussbereich 307a mit dem elektrischen Potential V;DD verbunden, und ein erster Source/Drain-Bereich 353a des zu dem ersten PMOS-Multi-Gate-Feldeffekttransistor 352 parallel geschalteten zweiten PMOS-Multi-Gate-Feldeffekttransistors 353 ist über einen zweiten Anschlussbereich 308a mit dem elektrischen Potential VDD verbunden. Ein zweiter Source/Drain-Bereich 352b des ersten PMOS-MuIti-Gate- Feldeffekttransistors 352 sowie ein zweiter Source/Drain- Bereich 353b des zweiten PMOS-Multi-Gate- Feldeffekttransistors 353 sind über einen dritten Anschlussbereich 309a mit dem elektrischen Ausgang Z des NICHT-UND-Logik-Gatters 350 elektrisch gekoppelt.
Ein erster Source/Drain-Bereich 355a des ersten NMOS-Multi- Gate-Feldeffekttransistors 355 ist über einen vierten Anschlussbereich 307b mit dem elektrischen Potential VgS verbunden, und ein zweiter Source/Drain-Bereich 355b des ersten NMOS-Multi-Gate-Feldeffekttransistors 355 ist mit einem ersten Source/Drain-Bereich 356a des zu dem ersten NMOS-Multi-Gate-Feldeffekttransistor 355 in Serie geschalteten zweiten NMOS-Multi-Gate-Feldeffekttransistors 356 elektrisch gekoppelt. Ein zweiter Source/Drain-Bereich 356b des zweiten NMOS-Multi-Gate-Feldeffekttransistors 356 ist über einen fünften Anschlussbereich 308b mit dem elektrischen Ausgang Z des NICHT-UND-Logik-Gatters 350 elektrisch gekoppelt .
In der NMOS-Serienschaltung 354 sind im NMOS-Pull-Down-Pfad vier einzelne Finnen 301b parallel geschaltet. In den Figuren 3A bis 3C ist dargestellt, dass die Finnen 301b der NMOS- Serienschaltung 354 eine andere Umgebung aufweisen als die Finnen 301a der PMOS-Parallelschaltung 351. Zum Beispiel weisen die Zwischenräume 362b zwischen den Finnen 301b der in der NMOS-Serienschaltung 354 ausgebildeten zweiten Multi-Fin- Struktur 300b entlang der Längsrichtung der Finnen 301b (d.h. entlang der Verbindungsachse zwischen den beiden Anschlussbereichen 307b und 308b) eine deutlich größere Ausdehnung auf als die Zwischenräume 362a zwischen den Finnen 301a der in der PMOS-Parallelschaltung 351 ausgebildeten ersten Multi-Fin-Struktur 300a (vgl. Fig.3C).
Außerdem weist die NMOS-Serienschaltung 354 ein zwischen dem ersten Gate 305a und dem zweiten Gate 305b ausgebildetes dünnes Siliziumgebiet 361b auf, welches entlang der Längsrichtung der Finnen 301b eine deutlich größere Ausdehnung (ca. 10-12 Squares) aufweist als die dünnen Siliziumgebiete 360b, welche dünnen Siliziumgebiete 360b zwischen dem dritten Anschlussbereich 307b und dem ersten Gate 305a bzw. zwischen dem vierten Anschlussbereich 308b und dem zweiten Gate 305b ausgebildet sind, siehe Fig.3B. Das stark ausgedehnte dünne Siliziumgebiet 361b weist einen hohen parasitären Widerstand auf. In der komplementären PMOS- Parallelschaltung 351 haben hingegen die entsprechenden dünnen Silizium-Gebiete 360a entlang der Längsrichtung der Finnen 301a alle dieselbe geringe Ausdehnung, so dass hier ein niedrigerer parasitärer Widerstand auftritt.
Aufgrund der unterschiedlich starken Ausdehnung der dünnen Siliziumgebiete weist das NICHT-UND-Logik-Gatter 350 mit herkömmlichem Layout daher den Nachteil uneinheitlicher parasitärer Widerstände bzw. Kapazitäten auf. Fig.4A, Pig.4B und Fig.4C zeigen in Analogie zu den Figuren 3A bis 3C Layout-Darstellungen eines NICHT-ODER-Logik-Gatters 450 mit zwei elektrischen Eingängen (NOR2-Gatter) gemäß dem Stand der Technik, wobei an einem ersten elektrischen Eingang A ein erstes elektrisches Logik-Eingangssignal "A" bereitgestellt wird und an einem zweiten elektrischen Eingang B ein zweites elektrisches Logik-Eingangssignal "B" bereitgestellt wird. Das NICHT-ODER-Logik-Gatter 450 weist ferner einen elektrischen Ausgang Z auf, an welchem elektrischen Ausgang Z ein elektrisches Logik-Ausgangssignal "Z = A+B" bereitgestellt wird.
Fig.4A zeigt das Layout bis zur ersten Metallisierungsebene (Metall) , und Fig.4B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (Poly/CA) , wobei durch die Quadrate 430 die Positionen einzelner Kontaktlöcher dargestellt werden. Fig.4C zeigt das Layout nach der Herstellung der Finnen bzw. Source/Drain-Bereiche .
Das NICHT-ODER-Logik-Gatter 450 weist eine PMOS- Serienschaltung 451 mit einem ersten PMOS-Multi-Gate- Feldeffekttransistor 452 und einem zu dem ersten PMOS-Multi- Gate-Feldeffekttransistor 452 in Serie geschalteten zweiten PMOS-Multi-Gate-Feldeffekttransistor 453 auf. Ferner weist das NICHT-ÜND-Logik-Gatter 450 eine NMOS-Parallelschaltung
454 mit einem ersten NMOS-MuIti-Gate-Feldeffekttransistor 455 und einem zu dem ersten NMOS-Multi-Gate-Feldeffekttransistor
455 parallel geschalteten zweiten NMOS-Multi-Gate- Feldeffekttransistor 456 auf.
Die beiden PMOS-Multi-Gate-Feldeffekttransistoren 452, 453 weisen eine erste Multi-Fin-Struktur 400a mit acht parallel geschalteten Finnen 401a auf, und die beiden NMOS-Multi-Gate- Feldeffekttransistoren 455, 456 weisen eine zweite Multi-Fin- Struktur 400b mit zwei parallel geschalteten Finnen 401b auf. Der erste PMOS-Multi-Gate-Feldeffekttransistor 452 und der erste NMOS-MuIti-Gate-Feldeffekttransistor 455 weisen ein gemeinsames erstes Gate 405a auf, welches mit dem zweiten elektrischen Eingang B des NICHT-ODER-Logik-Gatters 450 elektrisch gekoppelt ist. Ferner weisen der zweite PMOS- Multi-Gate-Feldeffekttransistor 453 und der zweite NMOS- Multi-Gate-Feldeffekttransistor 456 ein gemeinsames zweites Gate 405b auf, welches mit dem ersten elektrischen Eingang A des NICHT-ODER-Logik-Gatters 450 elektrisch gekoppelt ist.
Ein erster Source/Drain-Bereich 452a des ersten PMOS-Multi- Gate-Feldeffekttransistors 452 ist über einen ersten Anschlussbereich 407a mit dem elektrischen Potential V-Q-Q verbunden, und ein zweiter Source/Drain-Bereich 452b des ersten PMOS-Multi-Gate-Feldeffekttransistors 452 ist mit einem ersten Source/Drain-Bereich 453a des zu dem ersten PMOS-Multi-Gate-Feldeffekttransistor 452 in Serie geschalteten zweiten PMOS-Multi-Gate-Feldeffekttransistors 453 elektrisch gekoppelt. Ein zweiter Source/Drain-Bereich 453b des zweiten PMOS-Multi-Gate-Feldeffekttransistors 453 ist über einen zweiten Anschlussbereich 408a mit dem elektrischen Ausgang Z elektrisch gekoppelt.
Ein erster Source/Drain-Bereich 455a des ersten NMOS-Multi- Gate-Feldeffekttransistors 455 ist über einen dritten
Anschlussbereich 407b mit dem elektrischen Potential Vgs verbunden, und ein erster Source/Drain-Bereich 456a des zu dem ersten NMOS-Multi-Gate-Feldeffekttransistor 455 parallel geschalteten zweiten NMOS-Multi-Gate-Feldeffekttransistors 456 ist über einen vierten Anschlussbereich 408b mit dem elektrischen Potential VQQ verbunden. Ein zweiter Source/Drain-Bereich 455b des ersten NMOS-Multi-Gate- Feldeffekttransistors 455 und ein zweiter Source/Drain- Bereich 456b des zweiten NMOS-MuIti-Gate- Feldeffekttransistors 456 sind über einen fünften Anschlussbereich 409b mit dem elektrischen Ausgang 2 des NICHT-ODER-Logik-Gatters 450 elektrisch gekoppelt.
In den Figuren 4A bis 4C ist dargestellt, dass die Pinnen 401a der PMOS-Serienschaltung 451 eine andere Umgebung aufweisen als die Finnen 401b der NMOS-Parallelschaltung 454. Zum Beispiel weisen die Zwischenräume 462a zwischen den Finnen 401a der in der PMOS-Serienschaltung 451 ausgebildeten ersten Multi-Fin-Struktur 401a entlang der Längsrichtung der Finnen 401a (bzw. entlang der Verbindungsachse zwischen den beiden Anschlussbereichen 407a und 408a) eine deutlich größere Ausdehnung auf als die Zwischenräume 462b zwischen den Finnen 401b der in der NMOS-Parallelschaltung 454 ausgebildeten zweiten Multi-Fin-Struktur 400b (vgl. Fig.4C).
Außerdem weist die PMOS-Serienschaltung 451 ein zwischen dem ersten Gate 405a und dem zweiten Gate 405b ausgebildetes dünnes Siliziumgebiet 461a auf, welches entlang der Längsrichtung der Finnen 401a eine deutlich größere Ausdehnung aufweist als die dünnen Siliziumgebiete 460b, welche dünnen Siliziumgebiete 460b zwischen dem ersten Anschlussbereich 407a und dem ersten Gate 405a bzw. zwischen dem zweiten Anschlussbereich 408a und dem zweiten Gate 405b ausgebildet sind, siehe Fig.4B. Das stark ausgedehnte dünne Siliziumgebiet 461a weist einen hohen parasitären Widerstand auf. In der komplementären NMOS-Parallelschaltung 454 haben hingegen die entsprechenden dünnen Silizium-Gebiete 460b entlang der Längsrichtung der Finnen 401b alle dieselbe geringe Ausdehnung, so dass hier ein niedrigerer parasitärer Widerstand auftritt.
Aufgrund der unterschiedlich starken Ausdehnung der dünnen Siliziumgebiete weist auch das NICHT-ODER-Logik-Gatter 450 mit herkömmlichem Layout den Nachteil uneinheitlicher parasitärer Widerstände bzw. Kapazitäten auf. Der Erfindung liegt das Problem zu Grunde, eine herstellungsfreundliche, reguläre Anordnung von elektronischen Bauelementen (z.B. Transistoren) in Multi-Fin- Strukturen bereitzustellen, bei der die oben genannten Nachteile zumindest teilweise umgangen oder reduziert werden.
Das Problem wird durch eine Multi-Fin-Bauelement-Anordnung und ein Verfahren zum Herstellen einer Multi-Fin-Bauelement- Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen. Die weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit der Multi-Fin- Bauelement-Anordnung beschrieben sind, gelten sinngemäß auch für das Verfahren zum Herstellen der Multi-Fin-Bauelement- Anordnung .
Es wird eine Multi-Fin-Bauelement-Anordnung mit einer Mehrzahl von Multi-Fin-Bauelement-Teilanordnungen bereitgestellt, wobei jede der Multi-Fin-Bauelement- Teilanordnungen eine Mehrzahl von elektronischen Bauelementen aufweist, welche elektronischen Bauelemente eine MuIti-Fin- Struktur aufweisen. Mindestens eine Multi-Fin-Bauelement- Teilanordnung weist mindestens eine Dummy-Struktur auf, welche mindestens eine Dummy-Struktur zwischen mindestens zwei der in der mindestens einen Multi-Fin-Bauelement- Teilanordnung ausgebildeten elektronischen Bauelemente ausgebildet ist. Die Dummy-Struktur ist derart ausgebildet, dass elektrische Charakteristika der in den Multi-Fin- Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander angepasst werden.
Bei einem Verfahren zum Herstellen einer Multi-Fin- Bauelement-Anordnung wird eine Mehrzahl von Multi-Fin-
Bauelement-Teilanordnungen ausgebildet, wobei jede der Multi- Fin-Bauelement-Teilanordnungen eine Mehrzahl von elektronischen Bauelementen aufweist, welche elektronischen Bauelemente eine Multi-Fin-Struktur aufweisen. Weiterhin wird in mindestens einer Multi-Fin-Bauelement-Teilanordnung mindestens eine Dummy-Struktur ausgebildet, welche mindestens eine Dummy-Struktur zwischen mindestens zwei der in der mindestens einen Multi-Fin-Bauelement-Teilanordnung ausgebildeten elektronischen Bauelemente ausgebildet wird, wobei die mindestens eine Dummy-Struktur derart ausgebildet wird, dass mit Hilfe der mindestens einen Dummy-Struktur elektrische Charakteristika der in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander angepasst werden.
Ein Aspekt der Erfindung kann darin gesehen werden, dass in einer Multi-Fin-Bauelement-Anordnung, welche Multi-Fin- Bauelement-Anordnung eine Mehrzahl von elektronischen Bauelementen aufweist, mindestens eine Dummy-Struktur ausgebildet wird. Unter einer Dummy-Struktur wird in diesem Zusammenhang eine funktionslose Struktur verstanden, in dem Sinne, dass die Dummy-Struktur nicht erforderlich ist, um die Funktionalität der in der Multi-Fin-Bauelement-Anordnung ausgebildeten elektronischen Bauelemente zu gewährleisten. Mit anderen Worten sind die in der Multi-Fin-Bauelement- Anordnung ausgebildeten elektronischen Bauelemente sowohl mit als auch ohne eine in der Multi-Fin-Bauelement-Anordnung ausgebildete Dummy-Struktur voll funktionsfähig.
Die Funktionalität der elektronischen Bauelemente wird jedoch durch die Anwesenheit der Dummy-Struktur auch nicht eingeschränkt. Vielmehr kann ein Vorteil der Erfindung insbesondere darin gesehen werden, dass durch das Ausbilden einer Dummy-Struktur die Funktionalität der in einer Multi- Fin-Bauelement-Anordnung ausgebildeten elektronischen Bauelemente positiv beeinflusst wird, da zum Beispiel elektrische Charakteristika der in der Multi-Fin-Bauelement- Anordnung ausgebildeten elektronischen Bauelemente aneinander angepasst bzw. angeglichen werden. In einer Ausgestaltung der Erfindung ist die mindestens eine Dummy-Struktur derart ausgebildet, dass sie parasitäre Widerstände der in den Multi-Fin-Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander anpasst. Mit anderen Worten wird durch das Ausbilden der Dummy- Struktur erreicht, dass die in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente identische oder zumindest ähnliche parasitäre Widerstände aufweisen.
In einer anderen Ausgestaltung der Erfindung ist die mindestens eine Dummy-Struktur derart ausgebildet, dass sie parasitäre Kapazitäten der in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander anpasst. Mit anderen Worten wird durch das Ausbilden der Dummy-Struktur erreicht, dass die in den Multi- Fin-Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente identische oder zumindest ähnliche parasitäre Kapazitäten aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung weisen die Multi-Fin-Strukturen der in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente mindestens zwei Fin-Strukturen bzw. Finnen auf, welche Fin- Strukturen bzw. Finnen parallel geschaltet sein können.
Die einzelnen Fin-Strukturen bzw. Finnen einer Multi-Fin- Struktur können eine Länge von 60 nm bis 800 nm, eine Breite von 10 nm bis 50 nm, und eine Höhe von 20 nm bis 80 nm aufweisen.
Weiterhin können die Fin-Strukturen einen Pitch von 20 nm bis 200 nm aufweisen. Mit anderen Worten kann der Abstand zwischen zwei parallelen Fin-Strukturen 20 nm bis 200 nm betragen. In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die Dummy-Struktur als Blockstruktur ausgebildet ist, welche Blockstruktur zumindest teilweise unterhalb mindestens einer der Multi-Fin-Strukturen der in den Multi-Fin-Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente ausgebildet ist.
Mit anderen Worten kann eine als Blockstruktur ausgebildete Dummy-Struktur zumindest teilweise unterhalb einer Multi-Fin- Struktur eines einzelnen elektronischen Bauelementes ausgebildet sein, oder die Blockstruktur kann zumindest teilweise unter den Multi-Fin-Strukturen von mehreren elektronischen Bauelementen ausgebildet sein. In beiden Fällen kann die Dummy-Struktur zumindest teilweise unter den einzelnen Fin-Strukturen bzw. Finnen der mindestens einen Multi-Fin-Struktur ausgebildet sein.
Gemäß einer anderen Ausgestaltung der Erfindung kann eine als Blockstruktur ausgebildete Dummy-Struktur Silizium-Material aufweisen. Anders ausgedrückt ist die Dummy-Struktur in dieser Ausgestaltung als Silizium-Block ausgebildet.
Ein Aspekt der Erfindung kann darin gesehen werden, dass mit Hilfe einer Dummy-Struktur die einzelnen Fin-Strukturen bzw. Finnen einer Multi-Fin-Bauelementanordnung derart verbunden werden, dass sie ein gemeinsames Kontaktgebiet aufweisen, welches elektrisch nicht über externe Anschlüsse wie zum Beispiel VDD, VSS oder Eingänge und Ausgänge kontaktiert wird (sogenannter „Stacked Node") .
In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass mindestens eines der in den Multi-Fin- Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente als Feldeffekttransistor ausgebildet ist.
Gemäß einer anderen Ausgestaltung der Erfindung weist mindestens eine Multi-Fin-Bauelement-Teilanordnung mindestens zwei parallel geschaltete elektronische Bauelemente auf . Die mindestens zwei parallel geschalteten elektronischen Bauelemente können zum Beispiel zwei parallel geschaltete Feldeffekttransistoren sein.
In einer anderen Ausgestaltung der Erfindung weist mindestens eine Multi-Fin-Bauelement-Teilanordnung mindestens zwei in Serie geschaltete elektronische Bauelemente auf. Die mindestens zwei in Serie geschalteten elektronischen Bauelemente können zum Beispiel zwei in Serie geschaltete Feldeffekttransistoren sein.
Gemäß einer anderen Ausgestaltung ist die mindestens eine Dummy-Struktur zwischen mindestens zwei der in Serie geschalteten elektronischen Bauelemente ausgebildet, zum Beispiel zwischen zwei in Serie geschalteten Feldeffekttransistoren.
Die mindestens eine Dummy-Struktur kann zwischen den Gate- Strukturen bzw. Gates von mindestens zwei in Serie geschalteten Feldeffekttransistoren mindestens einer Multi- Fin-Bauelement-Teilanordnung ausgebildet sein.
In einer anderen Ausgestaltung der Erfindung ist mindestens einer der Feldeffektransistoren als Fin-Feldeffekttransistor und/oder als Multi-Gate-Feldeffekttransistor ausgebildet.
Ein als Multi-Gate-Feldeffekttransistor ausgebildeter Feldeffekttransistor kann als Double-Gate- Feldeffekttransistor oder als Triple-Gate-
Feldeffekttransistor oder als Surrounding-Gate- Feldeffekttransistor ausgebildet sein.
Gemäß einer anderen Ausgestaltung der Erfindung ist mindestens einer der Feldeffekttransistoren als MOS- Feldeffekttransistor ausgebildet . In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass eine Multi-Fin-Bauelement-Anordnung als CMOS-Schaltkreis-Anordnung ausgebildet ist, wobei in mindestens einer Multi-Fin-Bauelement-Teilanordnung mindestens eines der als MOS-Feldeffekttransistor ausgebildeten elektronischen Bauelemente als PMOS- Feldeffekttransistor ausgebildet ist und/oder wobei in mindestens einer Multi-Fin-Bauelement-Teilanordnung mindestens eines der als MOS-Feldeffekttransistor ausgebildeten elektronischen Bauelemente als NMOS- Feldeffekttransistor ausgebildet ist.
Eine als CMOS-Schaltkreis-Anordnung ausgebildete Multi-Fin- Bauelement-Anordnung kann als Logik-Gatter-Schaltkreis ausgebildet sein, wobei alle elementaren Logik-Gatter bzw.
Logik-Gatter-Funktionen realisiert werden können. Zusätzlich können auch Komplex-Logik-Gatter realisiert werden.
Der Logik-Gatter-Schaltkreis kann beispielsweise als NICHT- UND-Logik-Gatter (NAND-Logik-Gatter) mit mindestens zwei
Eingängen, als NICHT-ODER-Logik-Gatter (NOR-Logik-Gatter) mit mindestens zwei Eingängen, als C2MOS-Logik-Gatter, als CMOS- Transmission-Gate oder als UND-ODER-Invertier-Logik-Gatter (AND-OR-Inverter, AOI), d.h. als Logik-Gatter mit der Logik- Funktion Z = AB+CD, ausgebildet sein.
In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass eine als Blockstruktur ausgebildete Dummy- Struktur eine Größe aufweist, welche Größe für das Ausbilden mindestens eines Kontaktloches geeignet ist.
Ein Aspekt der Erfindung kann darin gesehen werden, dass durch eine Multi-Fin-Bauelement-Anordnung eine layout- und technologiefreundliche Anordnung von elektronischen Bauelementen mit Multi-Fin-Struktur, z.B. Transistoren mit Multi-Fin-Struktur (Multi-Fin-Transistoren) , bereitgestellt wird. Die Source-Bereiche und die Drain-Bereiche einer Multi- Fin-Struktur sind dabei für Serien- und Parallelschaltungen von Multi-Fin-Strukturen identisch, d.h. jeder Transistor besitzt ein unabhängig von seiner Beschaltung und Umgebung einheitliches Layout.
Eine Grundidee der Erfindung kann darin gesehen werden, dass zwischen zwei in Serie geschaltete Multi-Fin-Transistoren jeweils eine Dummy-Struktur, z.B. ein Silizium-Block, gesetzt werden kann, wobei die Größe der Dummy-Struktur so gewählt werden kann, dass ein Kontaktloch platziert werden kann wie in der komplementären Parallelschaltung.
Die Multi-Fin-Bauelement-Anordnung kann als CMOS-Logik- Schaltung ausgebildet sein. Da CMOS-Logikschaltungen immer aus komplementären NMOS-Anordnungen und PMOS-Anordnungen aufgebaut sind (wobei die PMOS-Anordnung einer MuIti-Fin- Bauelement-Teilanordnung der Multi-Fin-Bauelement-Anordnung entsprechen kann und die NMOS-Anordnung einer anderen Multi- Fin-Bauelement-Teilanordnung der Multi-Fin-Bauelement- Anordnung entsprechen kann) , und da in sub-90-nm-Technologien die Gate-Strukturen bzw. Gates als rein vertikale Struktur ausgeführt werden, ergibt sich durch das Ausbilden der Dummy- Struktur kein Flächenmehrbedarf . Anders ausgedrückt wird durch das Ausbilden der Dummy-Struktur in einer als CMOS- Schaltung ausgebildeten Multi-Fin-Bauelement-Anordnung keine zusätzliche Fläche benötigt.
Ein Vorteil der Erfindung kann darin gesehen werden, dass bei einer Multi-Fin-Bauelement-Anordnung durch das Ausbilden mindestens einer Dummy-Struktur eine vollständig symmetrische Transistoranordnung auf der Ebene der Finnen resultiert. Das bedeutet, dass alle Transistoren identische Anschlussgebiete am Source und Drain besitzen. Daraus ergeben sich wiederum gleiche parasitäre Widerstände und/oder Kapazitäten für alle Transistoren. Zum Beispiel ergeben sich für in Serie geschaltete Transistoren die gleichen parasitären Widerstände und/oder Kapazitäten wie für parallel geschaltete Transistoren.
Bei herkömmlichen Multi-Fin-Anordnungen entsteht der größte Anteil des parasitären Widerstandes in den Gebieten zwischen zwei Transistorgates, welche Gebiete die dünnen Stege der Fin-Strukturen aufweisen (vgl. Fig.3B und Fig.4B). Die Fin- Strukturen können aus Silizium ausgebildet sein, daher werden die Gebiete mit dünnen Stegen bzw. Steg-Strukturen zwischen zwei Transistorgates im Folgenden auch als dünne
Siliziumgebiete bezeichnet. Alternativ können die Fin- Strukturen bzw. die dünnen Stege aber auch andere Halbleitermaterialien aufweisen.
Ein weiterer Vorteil der Erfindung kann darin gesehen werden, dass bei einer Multi-Fin-Bauelement-Anordnung die Ausdehnung des dünnen Siliziumgebietes entlang der Längsrichtung der Fin-Strukturen im Vergleich zu herkömmlichen Anordnungen stark reduziert ist, und damit der parasitäre Widerstand verringert wird.
Bei 32-nm-CMOS-Technologien werden Verspannungseffekte zur Erhöhung der Ladungsträgerbeweglichkeit angestrebt. Diese Verspannungseffekte lassen sich zum Beispiel gezielt durch das Ausbilden von verspannten Siliziumschichten auf Siliziumauf-Isolator-Substraten (Silicon On Insulator, SOI) oder durch so genannte Deckschichten (Cap Layers) erzeugen. In diesem Zusammenhang kann ein weiterer Vorteil der Erfindung darin gesehen werden, dass eine identische Bauelement- ^_^ Anordnung bzw. Bauelement-Umgebung (z.B. von Multi-Fin- Transistoren) in einer Multi-Fin-Bauelement-Anordnung bewirkt, dass sich Verspannungseffekte stets in gleichartiger Art und Weise auf die elektrischen Bauelementparameter auswirken. Dies vereinfacht sowohl die Prozessoptimierung und Prozesskontrolle als auch die Modellierung und Parameterextraktion. Im Hinblick auf eine OPC-Korrektur (Optical Proximity Correction) vereinfachen die identischen Multi-Fin-Strukturen die Erzeugung der Maskendaten für Lithographieprozesse und Ätzprozesse, da zum Beispiel die Anzahl und Vielfältigkeit der in Logikschaltungen auftretenden Transistoranordnungen mit Hilfe der Erfindung verringert werden.
Ein weiterer Vorteil der Erfindung kann daher darin gesehen werden, dass die Erfindung Verbesserungen im Hinblick auf ein so genanntes Design for Manufacturability (DFM) bietet.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen versehen. Abgesehen von den Raster-Elektronen-Mikroskopie- Bildern der Figuren 2A, 2B und 2C sind die in den Figuren gezeigten Darstellungen schematisch und daher nicht maßstabsgetreu gezeichnet .
Es zeigen
Figur IA den Aufbau eines Fin-Feldeffekttransistors gemäß dem Stand der Technik;
Figur IB den Aufbau eines Triple-Gate-
Feldeffekttransistors gemäß dem Stand der Technik;
Figur IC eine Darstellung relevanter Abmessungen bei einer Multi-Fin-Struktur;
Figur 2A eine Raster-Elektronen-Mikroskopie-Aufnahme einer Multi-Fin-Struktur;
Figur 2B und Figur 2C die Geometrieabhängigkeit der Öffnung innerhalb verschiedener Multi-Fin-Strukturen anhand von Raster-Elektronen-Mikroskopie-Bildern; Figur 3A bis 3C Layout-Darstellungen eines NICHT-UND-Logik- Gatters gemäß dem Stand der Technik;
Figur 4A bis 4C Layout-Darstellungen eines NICHT-ODER-Logik- Gatters gemäß dem Stand der Technik;
Figur 5A bis 5C eine Multi-Fin-Bauelement-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
Figur 6A bis 6C eine Multi-Fin-Bauelement-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Figur 7A und 7B eine Multi-Fin-Bauelement-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung;
Figur 7C ein Transistorschaltbild für ein C2MOS-Logik- Gatter;
Figur 8A und 8B eine Multi-Fin-Bauelement-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung;
Figur 8C ein Transistorschaltbild für ein Transmission- Gate;
Figur 9A und 9B eine Multi-Fin-Bauelement-Anordnung gemäß einem fünften Ausführungsbeispiel der Erfindung;
Figur 9C ein Transistorschaltbild für ein UND-ODER- Invertier-Logik-Gatter.
Fig.5A, Fig.5B und Fig.5C zeigen eine Multi-Fin-Bauelement- Anordnung 550 gemäß einem ersten Ausführungsbeispiel der Erfindung. Die Multi-Fin-Bauelement-Anordnung 550 ist als NICHT-UND-Logik-Gatter ausgebildet, mit zwei elektrischen Eingängen (NAND2-Logik-Gatter) , wobei an einem ersten elektrischen Eingang A ein erstes elektrisches Logik- Eingangssignal "A" bereitgestellt wird und an einem zweiten elektrischen Eingang B ein zweites elektrisches Logik- Eingangssignal "B" bereitgestellt wird. Die als NICHT-UND- Logik-Gatter ausgebildete Multi-Fin-Bauelement-Anordnung 550 weist ferner einen elektrischen Ausgang Z auf, an welchem ein elektrisches Logik-Ausgangssignal "Z=AB" bereitgestellt wird.
Fig.5A, Fig.5B und Fig.5C zeigen Layout-Darstellungen der als NICHT-UND-Logik-Gatter ausgebildeten Multi-Fin-Bauelement- Anordnung 550. Fig.5A zeigt das Layout bis zur ersten Metallisierungsebene (Metall), und Fig.5B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (PoIy/CA) , wobei durch die Quadrate 530 die Positionen einzelner Kontaktlöcher dargestellt werden. Fig.5C zeigt das Layout nach der Herstellung der Finnen bzw. Source/Drain-Bereiche .
Die Multi-Fin-Bauelement-Anordnung 550 weist eine erste Multi-Fin-Bauelement-Teilanordnung 551 sowie eine zweite Multi-Fin-Bauelement-Teilanordnung 554 auf, wobei die erste Multi-Fin-Bauelement-Teilanordnung 551 als PMOS- Parallelschaltung ausgebildet ist und die zweite Multi-Fin- Bauelement-Teilanordnung 554 als NMOS-Serienschaltung ausgebildet ist.
Die als PMOS-Parallelschaltung ausgebildete erste Multi-Fin- Bauelement-Teilanordnung 551 weist zwei als
Feldeffekttransistor ausgebildete elektronische Bauelemente 552 bzw. 553 auf, welche elektronischen Bauelemente 552 bzw. 553 eine gemeinsame erste Multi-Fin-Struktur 500a aufweisen. Die erste Multi-Fin-Bauelement-Teilanordnung 551 weist einen ersten PMOS-Feldeffekttransistor 552 und einen zu dem ersten PMOS-Feldeffekttransistor 552 parallel geschalteten zweiten PMOS-Feldeffekttransistor 553 auf.
Die als NMOS-Serienschaltung ausgebildete zweite Multi-Fin- Bauelement-Teilanordnung 554 weist zwei als Feldeffekttransistor ausgebildete elektronische Bauelemente
555 bzw. 556 auf, welche elektronischen Bauelemente 555 bzw.
556 eine gemeinsame zweite Multi-Fin-Struktur 500b aufweisen. Die zweite Multi-Fin-Bauelement-Teilanordnung 554 weist einen ersten NMOS-Feldeffekttransistor 555 und einen zu dem ersten NMOS-Feldeffekttransistor 555 in Serie geschalteten zweiten NMOS-Feldeffekttransistor 556 auf.
Die erste Multi-Fin-Struktur 500a weist vier parallel geschaltete Fin-Strukturen bzw. Finnen 501a auf, und die zweite Multi-Fin-Struktur 500b weist vier parallel geschaltete Fin-Strukturen bzw. Finnen 501b auf.
Sowohl die PMOS-Feldeffekttransistoren 552, 553 als auch die NMOS-Feldeffekttransistoren 555, 556 können als Fin-
Feldeffekttransistor oder als Multi-Gate-Feldeffekttransistor (zum Beispiel Double-Gate-FET, Triple-Gate-FET, Surrounding- Gate-FET) ausgebildet sein.
Der erste PMOS-Feldeffekttransistor 552 und der erste NMOS- Feldeffekttransistor 555 weisen eine gemeinsame erste Gate- Struktur 505a bzw. ein gemeinsames erstes Gate 505a auf, welches erste Gate 505a mit dem zweiten elektrischen Eingang B elektrisch gekoppelt ist. Ferner weisen der zweite PMOS- Feldeffekttransistor 553 und der zweite NMOS- Feldeffekttransistor 556 ein gemeinsames zweites Gate 505b auf, welches mit dem ersten elektrischen Eingang A elektrisch gekoppelt ist.
Ein erster Source/Drain-Bereich 552a des ersten PMOS- Feldeffekttransistors 552 ist über einen ersten Anschlussbereich 507a mit dem elektrischen Potential VΠD verbunden, und ein erster Source/Drain-Bereich 553a des zu dem ersten PMOS-Feldeffekttransistor 352 parallel geschalteten zweiten PMOS-Feldeffekttransistor 553 ist über einen zweiten Anschlussbereich 508a mit dem elektrischen Potential VDD verbunden. Ein zweiter Source/Drain-Bereich 552b des ersten PMOS-Feldeffekttransistors 552 und ein zweiter Source/Drain-Bereich 553b des zweiten PMOS- Feldeffekttransistors 553 sind über einen dritten Anschlussbereich 509a mit dem elektrischen Ausgang Z des NICHT-UND-Logik-Gatters 550 elektrisch gekoppelt.
Ein erster Source/Drain-Bereich 555a des ersten NMOS- Feldeffekttransistors 555 ist über einen vierten Anschlussbereich 507b mit dem elektrischen Potential Vgs verbunden, und ein zweiter Source/Drain-Bereich 555b des ersten NMOS-Feldeffekttransistors 555 ist mit einem ersten Source/Drain-Bereich 556a des zu dem ersten NMOS- Feldeffekttransistor 555 in Serie geschalteten zweiten NMOS- Feldeffekttransistors 556 elektrisch gekoppelt. Ein zweiter Source/Drain-Bereich 556b des zweiten NMOS- Feldeffekttransistors 556 ist über einen fünften Anschlussbereich 508b mit dem elektrischen Ausgang Z des NICHT-UND-Logik-Gatters 550 elektrisch gekoppelt.
Ähnlich wie bei dem in Fig.3 gezeigten NICHT-UND-Logik-Gatter 350 mit herkömmlichem Layout werden bei der als NICHT-UND- Logik-Gatter ausgebildeten Multi-Fin-Bauelement-Anordnung 550 aufgrund der als NMOS-Serienschaltung ausgebildeten zweiten Multi-Fin-Bauelement-Teilanordnung 554 im NMOS-Pull-Down-Pfad vier einzelne Finnen 501b parallel geschaltet. Die in Fig.5 gezeigte Dimensionierung ist beispielhaft für ein NMOS/PMOS- On-Stromverhältnis von ungefähr 2:1 dargestellt. Im Rahmen der Erfindung kann die Multi-Fin-Bauelement-Anordnung 550 durch geeignete Wahl der Anzahl der Finnen 501a bzw. 501b an jedes NMOS/PMOS-On-Stromverhältnis angepasst werden. Die n/p- Implantationen erfolgen wie gewöhnlich nach dem Ausbilden der Transistorgates .
Im Unterschied zu dem herkömmlichen NICHT-UND-Logik-Gatter 350 weist die in Fig.5 gezeigte Multi-Fin-Bauelement- Anordnung 550 zusätzlich eine Dummy-Struktur 520 auf, welche Dummy-Struktur 520 als Blockstruktur (zum Beispiel aus Silizium) ausgebildet ist. Die Dummy-Struktur 520 ist unterhalb der in der zweiten Multi-Fin-Bauelement- Teilanordnung 554 ausgebildeten zweiten Multi-Fin-Struktur 500b ausgebildet. Die Dummy-Struktur 520 ist dabei zumindest teilweise unter den einzelnen Fin-Strukturen bzw. Finnen 501b der zweiten Multi-Fin-Struktur 500b ausgebildet. Ferner ist die Dummy-Struktur 520 zwischen dem ersten Gate 505a und dem zweiten Gate 505b, d.h. anschaulich zwischen den beiden Gates der in Serie geschalteten NMOS-Feldeffekttransistoren 555 und 556, ausgebildet.
Aufgrund der in der zweiten Multi-Fin-Bauelement- Teilanordnung 554 ausgebildeten Dummy-Struktur 520 weisen die einzelnen Fin-Strukturen bzw. Finnen 501b der als NMOS- Serienschaltung ausgebildeten zweiten Multi-Fin-Bauelement- Teilanordnung 554 dieselbe Umgebung auf wie die Fin- Strukturen bzw. Finnen 501a der als PMOS-Parallelschaltung ausgebildeten ersten Multi-Fin-Bauelement-Teilanordnung 551.
Zum Beispiel weisen die Zwischenräume 562 zwischen den einzelnen Fin-Strukturen 501a bzw. 501b der beiden Multi-Fin- Strukturen 500a bzw. 500b eine einheitliche Größe auf (vgl. Fig.5C), im Gegensatz zu der in Fig.3 gezeigten herkömmlichen Anordnung 350 mit unterschiedlich großen Zwischenräumen 362a, 362b.
Da bei der Multi-Fin-Bauelement-Anordnung 550 alle Multi-Fin- Strukturen -auf der Ebene der Fin-Strukturen bzw.
Source/Drain-Bereiche identisch sind, lässt sich mit Hilfe der Erfindung ein sehr homogener Herstellungsprozess erzielen.
Aufgrund der einheitlichen Zwischenräume 562 in der PMOS- Parallelschaltung 551 bzw. der NMOS-Serienschaltung 554 ergeben sich nach dem Ausbilden der Gate-Strukturen bzw. Gates 505a und 505b dünne Siliziumgebiete 560 (d.h. Gebiete mit dünnen Steg-Strukturen, welche Steg-Strukturen z.B. Silizium aufweisen) zwischen dem ersten Gate 505a und dem zweiten Gate 505b, welche dünnen Siliziumgebiete 560 ebenfalls eine einheitliche, geringe Ausdehnung aufweisen (vgl. Fig.5B), im Gegensatz zu den unterschiedlich stark ausgedehnten Siliziumgebieten 360b, 361b des in Fig.3 gezeigten herkömmlichen NICHT-UND-Logik-Gatters 350.
Da bei der Multi-Fin-Bauelement-Anordnung 550 alle dünnen Siliziumgebiete 560 dieselbe geringe Ausdehnung aufweisen folgt, dass elektrische Charakteristika (z.B. parasitäre Widerstände und/oder parasitäre Kapazitäten) der parallel geschalteten PMOS-Feldeffekttransistoren 552, 553 und der in Serie geschalteten NMOS-Feldeffekttransistoren 555, 556 aneinander angepasst sind.
Anschaulich werden also durch das Ausbilden der Dummy- Struktur 520 einheitliche Transistor-Umgebungen bzw. Transistor-Anschlussgebiete gebildet, so dass alle
Transistoren oder allgemein alle elektronischen Bauelemente der Multi-Fin-Bauelement-Anordnung 550 gleiche oder ähnliche elektrische Charakteristika (z.B. parasitäre Widerstände und/oder parasitäre Kapazitäten) aufweisen.
Die Dummy-Struktur 520 wird dabei so ausgebildet, dass ihre Größe für das Ausbilden mindestens eines Kontaktloches ausreicht. Dadurch kann bei der Herstellung einer Multi-Fin- Bauelement-Anordnung anschaulich nach dem Ausbilden der Dummy-Struktur durch das Ausbilden bzw. Nicht-Ausbilden eines Kontaktloches "entschieden" werden, ob zwei elektronische Bauelemente (z.B. Transistoren) parallel geschaltet oder in Serie geschaltet werden.
Fig.6A, Fig.6B und Fig.6C zeigen eine Multi-Fin-Bauelement- Anordnung 650 gemäß einem zweiten Ausführungsbeispiel der Erfindung. Die Multi-Fin-Bauelement-Anordnung 650 ist als NICHT-ODER-Logik-Gatter ausgebildet, mit zwei elektrischen Eingängen (NOR2-Logik-Gatter) , wobei an einem ersten elektrischen Eingang A ein erstes elektrisches Logik- Eingangssignal "A" bereitgestellt wird und an einem zweiten elektrischen Eingang B ein zweites elektrisches Logik- Eingangssignal "B" bereitgestellt wird. Die als NICHT-ODER- Logik-Gatter ausgebildete Multi-Fin-Bauelement-Anordnung 650 weist ferner einen elektrischen Ausgang Z auf, an welchem ein elektrisches Logik-Ausgangssignal "Z = A+ B" bereitgestellt wird.
Fig.6A, Fig.6B und Fig.δC zeigen Layout-Darstellungen der als NICHT-ODER-Logik-Gatter ausgebildeten Multi-Fin-Bauelement- Anordnung 650. Fig.6A zeigt das Layout bis zur ersten Metallisierungsebene (Metall), und Fig.6B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (Poly/CA) , wobei durch die Quadrate 630 die Positionen einzelner Kontaktlöcher dargestellt werden. Fig.6C zeigt das Layout nach der Herstellung der Finnen bzw. Source/Drain-Bereiche.
Die Multi-Fin-Bauelement-Anordnung 650 weist eine erste Multi-Fin-Bauelement-Teilanordnung 651 sowie eine zweite Multi-Fin-Bauelement-Teilanordnung 654 auf, wobei die erste Multi-Fin-Bauelement-Teilanordnung 651 als PMOS- Serienschaltung ausgebildet ist und die zweite Multi-Fin- Bauelement-Teilanordnung 654 als NMOS-Parallelschaltung ausgebildet ist.
Die als PMOS-Serienschaltung ausgebildete erste Multi-Fin- Bauelement-Teilanordnung 651 weist zwei als
Feldeffekttransistor ausgebildete elektronische Bauelemente
652 bzw. 653 auf, welche elektronischen Bauelemente 652 bzw.
653 eine gemeinsame erste Multi-Fin-Struktur 600a aufweisen. Die erste Multi-Fin-Bauelement-Teilanordnung 651 weist einen ersten PMOS-Feldeffekttransistor 652 und einen zu dem ersten PMOS-Feldeffekttransistor 652 in Serie geschalteten zweiten PMOS-Feldeffekttransistor 653 auf. Die als NMOS-Parallelschaltung ausgebildete zweite Multi-Fin- Bauelement-Teilanordnung 654 weist zwei als Feldeffekttransistor ausgebildete elektronische Bauelemente 655 bzw. 656 auf, welche elektronischen Bauelemente 655 bzw. 656 eine gemeinsame zweite Multi-Fin-Struktur 600b aufweisen. Die zweite Multi-Fin-Bauelement-Teilanordnung 654 weist einen ersten NMOS-Feldeffekttransistor 655 und einen zu dem ersten NMOS-FeIdeffekttransistor 655 parallel geschalteten zweiten NMOS-Feldeffekttransistor 656 auf.
Die erste Multi-Fin-Struktur 600a weist acht parallel geschaltete Fin-Strukturen bzw. Finnen 601a auf, und die zweite Multi-Fin-Struktur 600b weist zwei parallel geschaltete Fin-Strukturen bzw. Finnen 601b auf.
Sowohl die PMOS-Feldeffekttransistoren 652, 653 als auch die NMOS-Feldeffekttransistoren 655, 656 können als Fin- Feldeffekttransistor oder als Multi-Gate-Feldeffekttransistor (zum Beispiel Double-Gate-FET, Triple-Gate-FET, Surrounding- Gate-FET) ausgebildet sein.
Der erste PMOS-Feldeffekttransistor 652 und der erste NMOS- Feldeffekttransistor 655 weisen eine gemeinsame erste Gate- Struktur 605a bzw. ein gemeinsames erstes Gate 605a auf, welches erste Gate 605a mit dem zweiten elektrischen Eingang B des NICHT-ODER-Logik-Gatters 650 elektrisch gekoppelt ist. Ferner weisen der zweite PMOS-Feldeffekttransistor 653 und der zweite NMOS-Feldeffekttransistor 656 ein gemeinsames zweites Gate 605b auf, welches mit dem ersten elektrischen Eingang A des NICHT-ODER-Logik-Gatters 650 elektrisch gekoppelt ist.
Ein erster Source/Drain-Bereich des ersten PMOS- Feldeffekttransistors 652 ist über einen ersten
Anschlussbereich 607a mit dem elektrischen Potential VDE) verbunden, und ein zweiter Source/Drain-Bereich des ersten PMOS-Feldeffekttransistors 652 ist mit einem ersten Source/Drain-Bereich des zu dem ersten PMOS- Feldeffekttransistor 652 in Serie geschalteten zweiten PMOS- Feldeffekttransistors 653 elektrisch gekoppelt.
Ein zweiter Source/Drain-Bereich des zweiten PMOS- Feldeffekttransistors 653 ist über einen zweiten Anschlussbereich 608a mit dem elektrischen Ausgang Z des NICHT-ODER-Logik-Gatters 650 elektrisch gekoppelt.
Ein erster Source/Drain-Bereich des ersten NMOS- Feldeffekttransistors 655 ist über einen dritten Anschlussbereich 607b mit dem elektrischen Potential Vgs verbunden, und ein erster Source/Drain-Bereich des zu dem ersten NMOS-Feldeffekttransistor 655 parallel geschalteten zweiten NMOS-Feldeffekttransistors 656 ist über einen vierten Anschlussbereich 608b mit dem elektrischen Potential Vgs verbunden.
Ein zweiter Source/Drain-Bereich des ersten NMOS- Feldeffekttransistors 655 sowie ein zweiter Source/Drain- Bereich des zweiten NMOS-Feldeffekttransistors 656 sind über einen fünften Anschlussbereich 609b mit dem elektrischen Ausgang Z des NICHT-ODER-Logik-Gatters 650 elektrisch gekoppelt .
Im Unterschied zu dem in Fig.4 gezeigten herkömmlichen NICHT- ODER-Logik-Gatter 450 weist die in Fig.6 gezeigte, als NICHT- ODER-Logik-Gatter ausgebildete Multi-Fin-Bauelement-Anordnung 650 zusätzlich eine Dummy-Struktur 620 auf, welche Dummy- Struktur 620 als Blockstruktur (z.B. aus Silizium) ausgebildet ist. Die Dummy-Struktur 620 ist unterhalb der in der ersten Multi-Fin-Bauelement-Teilanordnung 651 ausgebildeten ersten Multi-Fin-Struktur 600a ausgebildet. Die Dummy-Struktur 620 ist dabei zumindest teilweise unter den einzelnen Pin-Strukturen bzw. Finnen 601a der ersten MuIti- Fin-Struktur 600a ausgebildet. Ferner ist die Dummy-Struktur 620 zwischen dem ersten Gate 605a und dem zweiten Gate 605b, d.h. anschaulich zwischen den beiden Gates der in Serie geschalteten PMOS-Feldeffekttransistoren 652 und 653, ausgebildet.
Aufgrund der in der ersten Multi-Fin-Bauelement-Teilanordnung 651 ausgebildeten Dummy-Struktur 620 weisen die einzelnen Fin-Strukturen bzw. Finnen 601a der als PMOS-Serienschaltung ausgebildeten ersten Multi-Fin-Bauelement-Teilanordnung 651 dieselbe Umgebung auf wie die Fin-Strukturen bzw. Finnen 601b der als NMOS-Parallelschaltung ausgebildeten zweiten Multi- Fin-Bauelement-Teilanordnung 654.
Zum Beispiel weisen die Zwischenräume 662 zwischen den einzelnen Fin-Strukturen 601a bzw. 601b der beiden Multi-Fin- Strukturen 600a und 600b dieselbe Größe auf (vgl. Fig.6C), im Gegensatz zu der in Fig.4 gezeigten herkömmlichen Anordnung 450 mit unterschiedlich großen Zwischenräumen 462a, 462b.
Da bei der Multi-Fin-Bauelement-Anordnung 650 alle Multi-Fin- Strukturen auf der Ebene der Fin-Strukturen bzw. Source/Drain-Bereiche identisch sind, lässt sich, ähnlich wie bei der als NICHT-UND-Logik-Gatter ausgebildeten Multi-Fin- Bauelement-Anordnung 550, mit Hilfe der Erfindung ein sehr homogener Herstellungsprozess erzielen.
Aufgrund der einheitlich großen Zwischenräume 662 in den Multi-Fin-Strukturen 600a, 600b weisen die dünnen Siliziumgebiete 660a (d.h. die Gebiete dünner Steg- Strukturen, welche Steg-Strukturen beispielsweise Silizium aufweisen) , welche dünnen Siliziumgebiete 660a zwischen den Gates 605a, 605b und den Anschlussbereichen 607a, 608a bzw. der Dummy-Struktur 620 ausgebildet sind, entlang der
Längsrichtung der Fin-Strukturen 601a, 601b dieselbe geringe Ausdehnung auf wie die dünnen Siliziumgebiete 660b, welche dünnen Siliziutngebiete 660b zwischen den Gates 605a, 605b und den Anschlussbereichen 607b, 608b bzw. 609b ausgebildet sind. Dadurch sind elektrische Charakteristika (z.B. parasitäre Widerstände und/oder parasitäre Kapazitäten) der in Serie geschalteten PMOS-Feldeffekttransistoren 652, 653 und der parallel geschalteten NMOS-Feldeffekttransistoren 655, 656 aneinander angepasst.
Mit anderen Worten werden durch das Ausbilden der Dummy- Struktur 620 elektrische Charakteristika (z.B. parasitäre Widerstände und/oder parasitäre Kapazitäten) aller in den Multi-Fin-Bauelement-Teilanordnungen 651, 654 ausgebildeten Feldeffekttransistoren 652, 653, 655 und 656 aneinander angepasst .
Fig.7A und Fig.7B zeigen eine Multi-Fin-Bauelement-Anordnung 750 gemäß einem dritten Ausführungsbeispiel der Erfindung. Die Multi-Fin-Bauelement-Anordnung 750 ist als C2MOS-Logik- Gatter ausgebildet, mit drei elektrischen Eingängen, wobei an einem ersten elektrischen Eingang D ein elektrisches Logik- EingangsSignal "D" bereitgestellt wird, an einem zweiten elektrischen Eingang CP ein erstes elektrisches Takt- Eingangssignal "CP" bereitgestellt wird und an einem dritten elektrischen Eingang CP ein zu dem ersten elektrischen Takt- Eingangssignal "CP" komplementäres zweites elektrisches Takt- Eingangssignal "CP" bereitgestellt wird. Die als CMOS- Logik-Gatter ausgebildete Multi-Fin-Bauelement-Anordnung 750 weist ferner einen elektrischen Ausgang Z auf, an welchem ein elektrisches Logik-Ausgangssignal "Z=D" bereitgestellt wird.
Fig.7A und Fig.7B zeigen Layout-Darstellungen der als CMOS- Logik-Gatter ausgebildeten Multi-Fin-Bauelement-Anordnung 750. Fig.7A zeigt das Layout bis zur ersten Metallisierungsebene (Metall), und Fig.7B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (Poly/CA) , wobei durch die Quadrate 730 die Positionen einzelner Kontaktlöcher dargestellt werden.
Die Multi-Pin-Bauelement-Anordnung 750 weist eine erste Multi-Fin-Bauelement-Teilanordnung 751 sowie eine zweite
Multi-Fin-Bauelement-Teilanordnung 754 auf, wobei die erste Multi-Fin-Bauelement-Teilanordnung 751 als PMOS- Serienschaltung ausgebildet ist und die zweite Multi-Fin- Bauelement-Teilanordnung 754 als NMOS-Serienschaltung ausgebildet ist.
Die als PMOS-Serienschaltung ausgebildete erste Multi-Fin- Bauelement-Teilanordnung 751 weist zwei als Feldeffekttransistor ausgebildete elektronische Bauelemente 752 bzw. 753 auf, welche elektronischen Bauelemente 752 bzw. 753 eine gemeinsame erste Multi-Fin-Struktur 700a aufweisen. Die erste Multi-Fin-Bauelement-Teilanordnung 751 weist einen ersten PMOS-Feldeffekttransistor 752 und einen zu dem ersten PMOS-Feldeffekttransistor 752 in Serie geschalteten zweiten PMOS-Feldeffekttransistor 753 auf.
Die als NMOS-Serienschaltung ausgebildete zweite Multi-Fin- Bauelement-Teilanordnung 754 weist zwei als Feldeffekttransistor ausgebildete elektronische Bauelemente 755 bzw. 756 auf, welche elektronischen Bauelemente 755 bzw. 756 eine gemeinsame zweite Multi-Fin-Struktur 700b aufweisen. Die zweite Multi-Fin-Bauelement-Teilanordnung 754 weist einen ersten NMOS-Feldeffekttransistor 755 und einen zu dem ersten NMOS-Feldeffekttransistor 755 in Serie geschalteten zweiten NMOS-Feldeffekttransistor 756 auf.
Die erste Multi-Fin-Struktur 700a weist vier parallel geschaltete Fin-Strukturen bzw. Finnen 701a auf, und die zweite Multi-Fin-Struktur 700b weist vier parallel geschaltete Fin-Strukturen bzw. Finnen 701b auf. Sowohl die PMOS-Feldeffekttransistoren 752, 753 als auch die NMOS-Feldeffekttransistoren 755, 756 können als Fin- Feldeffekttransistor oder als Multi-Gate-Feldeffekttransistor (zum Beispiel Double-Gate-FET, Triple-Gate-FET, Surroundings- Gate-FET) ausgebildet sein.
Der erste PMOS-Feldeffekttransistor 752 und der erste NMOS- Feldeffekttransistor 755 weisen eine gemeinsame erste Gate- Struktur 705a bzw. ein gemeinsames erstes Gate 705a auf, welches erste Gate 705a mit dem ersten elektrischen Eingang D elektrisch gekoppelt ist. Ferner weist der zweite NMOS- Feldeffekttransistor 756 ein zweites Gate 705b auf, welches mit dem zweiten elektrischen Eingang CP elektrisch gekoppelt ist. Weiterhin weist der zweite PMOS-Feldeffekttransistor 753 ein drittes Gate 705c auf, welches mit dem dritten elektrischen Eingang CP elektrisch gekoppelt ist.
Ein erster Source/Drain-Bereich 752a des ersten PMOS- Feldeffekttransistors 752 ist über einen ersten Anschlussbereich 707a mit dem elektrischen Potential VΠD verbunden, und ein zweiter Source/Drain-Bereich 752b des ersten PMOS-Feldeffekttransistors 752 ist mit einem ersten Source/Drain-Bereich 753a des zu dem ersten PMOS- Feldeffekttransistor 752 in Serie geschalteten zweiten PMOS- Feldeffekttransistors 753 elektrisch gekoppelt. Ein zweiter Source/Drain-Bereich 753b des zweiten PMOS- Feldeffekttransistors 753 ist über einen zweiten Anschlussbereich 708a mit dem elektrischen Ausgang Z des C2MOS-Logik-Gatters 750 elektrisch gekoppelt.
Ein erster Source/Drain-Bereich 755a des ersten NMOS- Feldeffekttransistors 755 ist über einen dritten Anschlussbereich 707b mit dem elektrischen Potential Vgs verbunden, und ein zweiter Source/Drain-Bereich 755b des ersten NMOS-Feldeffekttransistors 755 ist mit einem ersten Source/Drain-Bereich 756a des zu dem ersten NMOS- Feldeffekttransistors 756 in Serie geschalteten zweiten NMOS- Feldeffekttransistors 756 elektrisch gekoppelt. Ein zweiter Source/Drain-Bereich 756b des zweiten NMOS- Feldeffekttransistors 756 ist über einen vierten Anschlussbereich 708b mit dem elektrischen Ausgang Z des C2MOS-Logik-Gatters 750 elektrisch gekoppelt.
Fig.7B zeigt ein entsprechendes Transistorsschaltbild 780 für das in Fig.7A gezeigte C2MOS-Logik-Gatter 750.
Die in Fig.7A gezeigte, als C2MOS-Logik-Gatter ausgebildete
Multi-Fin-Bauelement-Anordnung 750 weist eine erste Dummy- Struktur 720a und eine zweite Dummy-Struktur 720b auf, welche Dummy-Strukturen 720a bzw. 720b als Blockstrukturen (z.B. aus Silizium) ausgebildet sind.
Die erste Dummy-Struktur 720a ist unterhalb der in der ersten Multi-Fin-Bauelement-Teilanordnung 751 ausgebildeten ersten Multi-Fin-Struktur 700a ausgebildet, während die zweite Dummy-Struktur 720b unterhalb der in der zweiten Multi-Fin-
Bauelement-Teilanordnung 754 ausgebildeten zweiten Multi-Fin- Struktur 700b ausgebildet ist. Die erste Dummy-Struktur 720a ist dabei zumindest teilweise unter den einzelnen Fin- Strukturen bzw. Finnen 701a der ersten Multi-Fin-Struktur 700a ausgebildet, und die zweite Dummy-Struktur 720 ist zumindest teilweise unter den einzelnen Fin-Strukturen bzw. Finnen 701b der zweiten Multi-Fin-Struktur 700b ausgebildet.
Ferner ist die erste Dummy-Struktur 720a zwischen dem ersten Gate 705a und dem dritten Gate 705c, d.h. anschaulich zwischen den beiden Gates der in Serie geschalteten PMOS- Feldeffekttransistoren 752 und 753, ausgebildet, während die zweite Dummy-Struktur 720b zwischen dem ersten Gate 705a und dem zweiten Gate 705b, d.h. anschaulich zwischen den beiden Gates der in Serie geschalteten NMOS-Feldeffekttransistoren 755 und 756 ausgebildet ist. Aufgrund der in der ersten Multi-Fin-Bauelement-Teilanordnung 751 ausgebildeten ersten Dummy-Struktur 720a und der in der zweiten Multi-Fin-Bauelement-Teilanordnung 754 ausgebildeten zweiten Dummy-Struktur 720b weisen die einzelnen Fin- Strukturen bzw. Finnen 701a der als PMOS-Serienschaltung ausgebildeten ersten Multi-Fin-Bauelement-Teilanordnung 751 sowie die einzelnen Finnen 701b der als NMOS-Serienschaltung ausgebildeten zweiten Multi-Fin-Bauelement-Teilanordnung 754 dieselbe Umgebung auf .
Insbesondere weisen, wie bei den vorangegangenen Ausführungsbeispielen, die Zwischenräume zwischen den einzelnen Fin-Strukturen der beiden Multi-Fin-Strukturen 700a und 700b eine einheitliche Größe auf.
Aufgrund der Dummy-Strukturen 720a und 720b weisen alle in den Multi-Fin-Bauelement-Teilanordnungen 751, 754 ausgebildeten dünnen Siliziumgebiete 760 (d.h. die Gebiete mit dünnen Stegen, welche Stege z.B. Silizium aufweisen) , welche dünnen Siliziumgebiete 760 zwischen den Gates 705a,
705b, 705c und den Anschlussbereichen 707a, 708a, 708a, 708b bzw. Dummy-Strukturen 720a, 720b ausgebildet sind, in etwa dieselbe geringe Ausdehnung auf, so dass alle in den Multi- Fin-Bauelement-Teilanordnungen 751, 754 ausgebildeten elektronischen Bauelemente, d.h. die PMOS-
Feldeffekttransistoren 752, 753 und die NMOS- Feldeffekttransistoren 755, 756, zumindest annähernd denselben niedrigen parasitären Widerstand und/oder annähernd dieselbe parasitäre Kapazität aufweisen.
Mit anderen Worten werden mit Hilfe der Dummy-Strukturen 720a, 720b einheitliche Transistorumgebungen erzielt und elektrische Charakteristika der Transistoren wie zum Beispiel parasitäre Widerstände und/oder parasitäre Kapazitäten aneinander angepasst und außerdem positiv beeinflusst. Fig.8A und Pig.βB zeigen eine Multi-Fin-Bauelement-Anordnung 850 gemäß einem vierten Ausführungsbeispiel der Erfindung. Die Multi-Fin-Bauelement-Anordnung 850 ist als Transmission- Gate mit drei elektrischen Eingängen ausgebildet, wobei an einem ersten elektrischen Eingang D ein elektrisches Logik- EingangsSignal "D" bereitgestellt wird, an einem zweiten elektrischen Eingang CP ein erstes elektrisches Takt- EingangsSignal "CP" bereitgestellt wird und an einem dritten elektrischen Eingang CP ein zu dem ersten elektrischen Takt- Eingangssignal "CP" komplementäres zweites elektrisches Takt- Eingangssignal "CP" bereitgestellt wird. Die als Transmission-Gate ausgebildete Multi-Fin-Bauelement-Anordnung 850 weist ferner einen elektrischen Ausgang auf Z, an welchem ein elektrisches Logik-Ausgangssignal "Z=D" bereitgestellt wird.
Fig.8A und Fig.8B zeigen Layout-Darstellungen der als Transmission-Gate ausgebildeten Multi-Fin-Bauelement- Anordnung 850. Fig.δA zeigt das Layout bis zur ersten Metallisierungsebene (Metall), und Fig.8B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (PoIy/CA) , wobei durch die Quadrate 730 die Positionen einzelner Kontaktlöcher dargestellt werden.
Die als Transmission-Gate ausgebildete Multi-Fin-Bauelement- Anordnung 850 unterscheidet sich von der in Fig.7A gezeigten, als C2MOS-Logik-Gatter ausgebildeten Multi-Fin-Bauelement- Anordnung 750 dadurch, dass bei dem Transmission-Gate 850 eine einzige Dummy-Struktur 820 unterhalb der beiden Multi- Fin-Strukturen 700a und 700b ausgebildet ist. Mit anderen Worten weisen die erste Multi-Fin-Bauelement-Teilanordnung 751 und die zweite Multi-Fin-Bauelement-Teilanordnung 754 eine gemeinsame Dummy-Struktur 820 auf, welche Dummy-Struktur 820 zwischen den in Serie geschalteten PMOS- Feldeffekttransistoren 752, 753 der als PMOS-Serienschaltung ausgebildeten ersten Multi-Fin-Bauelement-Teilanordnung 751 sowie zwischen den in Serie geschalteten NMOS- Feldeffekttransistoren 755, 756 der als NMOS-Serienschaltung ausgebildeten zweiten Multi-Fin-Bauelement-Teilanordnung 754 ausgebildet ist.
Die Dummy-Struktur 820 ist als Blockstruktur aus Silizium ausgebildet, wobei die Blockstruktur zumindest teilweise unterhalb der ersten Multi-Fin-Struktur 700a und zumindest teilweise unterhalb der zweiten Multi-Fin-Struktur 700b ausgebildet ist.
Fig.θC zeigt ein entsprechendes Transistorschaltbild 880 für die in Fig.8A gezeigte als Transmission-Gate ausgebildete Multi-Fin-Bauelement-Anordnung 850. Der interne elektrische Knoten 881 am Ausgang des Inverters, welcher Inverter durch den ersten PMOS-Feldeffekttransistor 752 und den ersten NMOS- Feldeffekttransistor 755 gebildet wird, ist in der Multi-Fin- Bauelement-Anordnung 850 als zusammenhängendes Siliziumgebiet, i.e. die gemeinsame Dummy-Struktur 820, ausgeführt. Dadurch ergibt sich eine flächeneffiziente Anordnung, bei der zum Beispiel eine vertikale Metall-Leitung eingespart wird. Die in Fig.δA gezeigte Multi-Fin-Bauelement- Anordnung 850 kann als alternative, SOI-spezifische Anordnung verwendet werden.
Durch das Ausbilden der Dummy-Struktur 820 in der als Transmission-Gate ausgebildeten Multi-Fin-Bauelement- Anordnung 850 ergeben sich die bereits im Zusammenhang mit den vorangegangenen Ausführungsbeispielen erwähnten Vorteile wie zum Beispiel einheitliche (geringe) parasitäre Widerstände bzw. Kapazitäten der in den Multi-Fin-Bauelement- Teilanordnungen 751, 754 ausgebildeten Feldeffekttransistoren 752, 753, 755 und 756.
Fig.9A und Pig.9B zeigen eine Multi-Fin-Bauelement-Anordnung 950 gemäß einem fünften Ausführungsbeispiel der Erfindung. Die Multi-Fin-Bauelement-Anordnung 950 ist als UND-ODER- Invertier-Logik-Gatter (AND-OR-Inverter, AOI) mit vier elektrischen Eingängen, wobei an einem ersten elektrischen Eingang A ein erstes elektrisches Logik-Eingangssignal "A" bereitgestellt wird, an einem zweiten elektrischen Eingang B ein zweites elektrisches Logik-Eingangssignal "B" bereitgestellt wird, an einem dritten elektrischen Eingang C ein drittes elektrisches Logik-Eingangssignal "C" bereitgestellt wird und an einem vierten elektrischen Eingang D ein viertes elektrisches Logik-Eingangssignal "D" bereitgestellt wird. Die als UND-ODER-Invertier-Logik-Gatter ausgebildete Multi-Fin-Bauelement-Anordnung 950 weist ferner einen elektrischen Ausgang Z auf, an welchem ein elektrisches Logik-Ausgangssignal "Z = AB+CD" bereitgestellt wird.
Fig.9A und Fig.9B zeigen Layout-Darstellungen der als UND- ODER-Invertier-Logik-Gatter ausgebildeten Multi-Fin- Bauelement-Anordnung 950. Fig.9A zeigt das Layout bis zur ersten Metallisierungsebene (Metall), und Fig.9B zeigt das Layout bis einschließlich Gate und Kontaktlochebene (PoIy/CA) , wobei durch die Quadrate 930 die Positionen einzelner Kontaktlöcher dargestellt werden.
Die Multi-Fin-Bauelement-Anordnung 950 weist eine erste Multi-Fin-Bauelement-Teilanordnung 951 sowie eine zweite Multi-Fin-Bauelement-Teilanordnung 956 auf, wobei die erste Multi-Fin-Bauelement-Teilanordnung 951 als PMOS-Schaltung ausgebildet ist und die zweite Multi-Fin-Bauelement- Teilanordnung 956 als NMOS-Schaltung ausgebildet ist.
Die als PMOS-Schaltung ausgebildete erste Multi-Fin- Bauelement-Teilanordnung 951 weist vier als
Feldeffekttransistor ausgebildete elektronische Bauelemente 952, 953, 954 und 955 auf, welche elektronischen Bauelemente 952, 953, 954 und 955 eine gemeinsame erste Multi-Fin- Struktur 900a aufweisen. Die erste Multi-Fin-Bauelement- Teilanordnung 951 weist einen ersten PMOS-
Feldeffekttransistor 952 und einen zu dem ersten PMOS- Feldeffekttransistor 952 parallel geschalteten zweiten PMOS- Feldeffekttransistor 953 auf. Ferner weist die erste Multi- Fin-Bauelement-Teilanordnung 951 einen dritten PMOS- Feldeffekttransistor 954 und einen zu dem dritten PMOS- Feldeffekttransistor 954 parallel geschalteten vierten PMOS- Feldeffekttransistor 955 auf. Die parallel geschalteten Feldeffekttransistoren 952 und 953 sind außerdem in Serie geschaltet zu den parallel geschalteten Feldeffekttransistoren 954 und 955.
Anschaulich ist also die erste Multi-Fin-Bauelement-
Teilanordnung 951 als PMOS-Serienschaltung von jeweils zwei parallel geschalteten PMOS-Feldeffekttransistoren, i.e. den parallel geschalteten PMOS-Feldeffekttransistoren 952 und 953 bzw. 954 und 955, ausgebildet.
Die als NMOS-Schaltung ausgebildete zweite Multi-Fin- Bauelement-Teilanordnung 956 weist vier als Feldeffekttransistor ausgebildete elektronische Bauelemente 957, 958, 959 und 970 auf, welche elektronischen Bauelemente 957, 958, 959 und 970 eine gemeinsame zweite Multi-Fin-
Struktur 900b aufweisen. Die zweite Multi-Fin-Bauelement- Teilanordnung 956 we'ist einen ersten NMOS- Feldeffekttransistor 957 und einen zu dem ersten NMOS- Feldeffekttransistor 957 in Serie geschalteten zweiten NMOS- Feldeffekttransistor 958 auf. Ferner weist die zweite Multi- Fin-Bauelement-Teilanordnung 956 einen dritten NMOS- Feldeffekttransistor 959 und einen zu dem dritten NMOS- Feldeffekttransistor 959 in Serie geschalteten vierten NMOS- Feldeffekttransistor 970 auf. Die in Serie geschalteten Feldeffekttransistoren 957 und 958 sind außerdem parallel geschaltet zu den in Serie geschalteten Feldeffekttransistoren 959 und 970.
Anschaulich ist also die zweite Multi-Fin-Bauelement- Teilanordnung 956 als NMOS-Parallelschaltung von jeweils zwei in Serie geschalteten NMOS-Feldeffekttransistoren, i.e. den in Serie geschalteten NMOS-Feldeffekttransistoren 957 und 958, bzw. 959 und 970, ausgebildet.
Die erste Multi-Fin-Struktur 900a weist sechs parallel geschaltete Fin-Strukturen bzw. Finnen 901a auf, und die zweite Multi-Fin-Struktur 900b weist vier parallel geschaltete Fin-Strukturen bzw. Finnen 901b auf.
Sowohl die PMOS-Feldeffekttransistoren 952, 953, 954 und 955 als auch die NMOS-Feldeffekttransistoren 957, 958, 959 und 970 können als Fin-Feldeffekttransistor oder als Multi-Gate- Feldeffekttransistor (zum Beispiel Double-Gate-FET, Triple- Gate-FET, Surrounding-Gate-FET) ausgebildet sein.
Der vierte PMOS-Feldeffekttransistor 955 und der erste NMOS- Feldeffekttransistor 957 weisen eine gemeinsame erste Gate- Struktur 905a bzw. ein gemeinsames erstes Gate 905a auf, welches erste Gate 905a mit dem zweiten elektrischen Eingang B elektrisch gekoppelt ist. Der dritte PMOS- Feldeffekttransistor 954 und der zweite NMOS- Feldeffekttransistor 958 weisen ein gemeinsames zweites Gate 905b auf, welches mit dem ersten elektrischen Eingang A elektrisch gekoppelt ist. Der erste PMOS-Feldeffekttransistor 952 und der vierte NMOS-Feldeffekttransistor 970 weisen ein gemeinsames drittes Gate 905c auf, welches mit dem dritten elektrischen Eingang C elektrisch gekoppelt ist. Ferner weisen der zweite PMOS-Feldeffekttransistor 953 und der dritte NMOS-Feldeffekttransistor 959 ein gemeinsames viertes Gate 905d auf, welches mit dem vierten elektrischen Eingang D elektrisch gekoppelt ist.
Ein erster Source/Drain-Bereich 952a des ersten PMOS- Feldeffekttransistors 952 und ein erster Source/Drain-Bereich 953a des zweiten PMOS-Feldeffekttransistors 953 sind über einen ersten Anschlussbereich 907a mit dem elektrischen
Potential V^D verbunden. Ein zweiter Source/Drain-Bereich 952b des ersten PMOS-Feldeffekttransistors 952 ist mit einem zweiten Anschlussbereich 908a verbunden, und ein zweiter Source/Drain-Bereich 953b des zu dem ersten PMOS- Feldeffekttransistor 952 parallel geschalteten zweiten PMOS- Feldeffekttransistors 953 ist mit einem dritten
Anschlussbereich 909a verbunden. Der zweite Anschlussbereich 908a und der dritte Anschlussbereich 909a sind miteinander elektrisch gekoppelt, so dass der zweite Source/Drain-Bereich 952b des ersten PMOS-Feldeffekttransistors 952 und der zweite Source/Drain-Bereich 953b des zweiten PMOS- Feldeffekttransistors ebenfalls miteinander elektrisch gekoppelt sind.
Der zweite Source/Drain-Bereich 952b des ersten PMOS- Feldeffekttransistors 952 und der mit dem zweiten Source/Drain-Bereich 952b des ersten PMOS- Feldeffekttransistors 952 elektrisch gekoppelte zweite Source/Drain-Bereich 953b des zweiten PMOS- Feldeffekttransistors 953 sind ferner über den zweiten Anschlussbereich 908a mit einem ersten Source/Drain-Bereich 954a des dritten PMOS-Feldeffekttransistors 954 elektrisch gekoppelt, sowie über einen vierten Anschlussbereich 910a mit einem ersten Source/Drain-Bereich 955a des zu dem dritten PMOS-Feldeffekttransistor 954 parallel geschalteten vierten PMOS-Feldeffekttransistors 955.
Ein zweiter Source/Drain-Bereich 954b des dritten PMOS- Feldeffekttransistors 954 sowie ein zweiter Source/Drain- Bereich 955b des zu dem dritten PMOS-Feldeffekttransistor 954 parallel geschalteten vierten PMOS-Feldeffekttransistors 955 sind über einen fünften Anschlussbereich 911a mit dem elektrischen Ausgang Z des UND-ODER-Invertier-Logik-Gatters 950 elektrisch gekoppelt.
Ein erster Source/Drain-Bereich 957a des ersten NMOS- Feldeffekttransistors 957 ist über einen sechsten Anschlussbereich 907a mit dem elektrischen Potential Vg3 verbunden, und ein erster Source/Drain-Bereich 959a des dritten NMOS-Feldeffekttransistors 959 ist über einen siebten Anschlussbereich 908b mit dem elektrischen Potential VQQ verbunden. Ein zweiter Source/Drain-Bereich 957b des ersten NMOS-Feldeffekttransistors 957 ist mit einem ersten Source/Drain-Bereich 958a des zu dem ersten NMOS- Feldeffekttransistor 957 in Serie geschalteten zweiten NMOS- Feldeffekttransistors 958 elektrisch gekoppelt, und ein zweiter Source/Drain-Bereich 959b des dritten NMOS- Feldeffekttransistors 959 ist mit einem ersten Source/Drain- Bereich 970a des zu dem dritten NMOS-Feldeffekttransistor 959 in Serie geschalteten vierten NMOS-Feldeffekttransistors 970 elektrisch gekoppelt .
Ein zweiter Source/Drain-Bereich 958b des zweiten NMOS- Feldeffekttransistors 958 und ein zweiter Source/Drain- Bereich 970b des vierten NMOS-Feldeffekttransistors 970 sind über einen achten Anschlussbereich 909b mit dem elektrischen Ausgang Z des UND-ODER-Invertier-Logik-Gatters 950 elektrisch gekoppelt .
Fig.9C zeigt ein entsprechendes Transistorsschaltbild 980 für das in Fig.9A und Fig.9B gezeigte UND-ODER-Invertier-Logik- Gatter 950.
Die in Fig.9A und Fig.9B gezeigte, als UND-ODER-Invertier- Logik-Gatter ausgebildete Multi-Fin-Bauelement-Anordnung 950 weist eine erste Dummy-Struktur 920a und eine zweite Dummy- Struktur 920b auf, welche Dummy-Strukturen 920a bzw. 920b als Blockstrukturen (z.B. aus Silizium) ausgebildet sind.
Die erste Dummy-Struktur 920a und die zweite Dummy-Struktur 920b sind unterhalb der in der zweiten Multi-Fin-Bauelement- Teilanordnung 956 ausgebildeten zweiten Multi-Fin-Struktur 900b ausgebildet. Die erste Dummy-Struktur 920a und die zweite Dummy-Struktur 920b sind dabei zumindest teilweise unter den einzelnen Fin-Strukturen bzw. Finnen 901b 'der zweiten Multi-Fin-Struktur 900b ausgebildet.
Ferner ist die erste Dummy-Struktur 920a zwischen dem ersten Gate 905a und dem zweiten Gate 905b, d.h. anschaulich zwischen den beiden Gates der zwei in Serie geschalteten NMOS-Feldeffekttransistoren 957 und 958, ausgebildet, während die zweite Dummy-Struktur 920b zwischen dem dritten Gate 905c und dem vierten Gate 905d, d.h. anschaulich zwischen den beiden Gates der zwei in Serie geschalteten NMOS- Feldeffekttransistoren 959 und 970 ausgebildet ist.
Aufgrund der in der zweiten Multi-Fin-Bauelement- Teilanordnung 956 ausgebildeten ersten Dummy-Struktur 920a und zweiten Dummy-Struktur 920b weisen die einzelnen Fin- Strukturen bzw. Finnen 901b der zweiten Multi-Fin-Bauelement- Teilanordnung 956 dieselbe Umgebung auf wie die Fin- Strukturen 901a der ersten Multi-Fin-Bauelement-Teilanordnung 951.
Insbesondere weisen, wie bei den vorangegangenen Ausführungsbeispielen, die Zwischenräume zwischen den Fin- Strukturen 901a, 901b der beiden Multi-Fin-Strukturen 900a und 900b eine einheitliche Größe auf.
Aus Fig.9B ist zu erkennen, dass alle in der ersten Multi- Fin-Bauelement-Teilanordnung 951 und der zweiten Multi-Fin- Bauelement-Teilanordnung 956 ausgebildeten dünnen Siliziumgebiete 960 (d.h. die Gebiete mit dünnen Steg- Strukturen aus Silizium) , welche dünnen Siliziumgebiete 960 zwischen den Gates und den Anschlussbereichen (in der ersten Multi-Fin-Bauelement-Teilanordnung 951 und der zweiten Multi- Fin-Bauelement-Teilanordnung 956) bzw. zwischen den Gates und den Dummy-Strukturen (in der zweiten Multi-Fin-Bauelement- Teilanordnung 956) ausgebildet sind, entlang der Längsrichtung der Fin-Strukturen in etwa dieselbe geringe Ausdehnung aufweisen (der Übersichtlichkeit der Darstellung halber sind nur zwei dünne Siliziumgebiete 960 in Fig.9B durch gestrichelte Linien hervorgehoben) , so dass elektrische Charakteristika (z.B. parasitäre Widerstände und/oder parasitäre Kapazitäten) der PMOS-Feldeffekttransistoren 952, 953, 954, 955 und der NMOS-Feldeffekttransistoren 957, 958, 959, 970 mit Hilfe der Dummy-Strukturen 920a, 920b aneinander angepasst sind.
Im vorangegangenen wurden repräsentative CMOS-Logikstrukturen bzw. CMOS-Logik-Gatter als mögliche Ausführungsbeispiele der Erfindung gezeigt. Alle Transistoren haben dabei im Wesentlichen identische Multi-Fin-Strukturen und unterscheiden sich lediglich in der Anzahl der Finnen in den PMOS-Pull-Up-Pfaden und den NMOS-Pull-Down-Pfaden. Die vielfältigen logischen Funktionen dieser Ausführungsbeispiele zeigen, dass sich die hier vorgestellte Entwurfstechnik als Grundlage für eine CMOS-Standardzellenbibliothek eignet.
Bei einem Verfahren zum Herstellen einer Multi-Fin- Bauelement-Anordnung gemäß einem der vorangegangenen Ausführungsbeispiele werden zunächst die Fin-Strukturen (Finne) der Multi-Fin-Strukturen, die Anschlussbereiche und die mindestens eine Dummy-Struktur auf einem Substrat (z.B. Silizium-auf-Isolator-Substrat, SOI) ausgebildet, siehe z.B. die Layout-Darstellungen der Figuren 5C und 6C, welche Layouts von Multi-Fin-Bauelement-Anordnungen bis zur Ebene der Fin-Strukturen zeigen. Das Ausbilden der Finnen und/oder der Anschlussbereiche und/oder der mindestens einen Dummy- Struktur kann unter Verwendung von Abscheideverfahren (z.B. Chemical Vapor Deposition, CVD) und/oder Strukturierungsverfahren (z.B. Ätzverfahren und Lithographieverfahren) erfolgen. Die Fin-Strukturen, Anschlussbereiche und Dummy-Strukturen können Silizium- Material aufweisen. In einem nachfolgenden Verfahrensschritt werden die Gate- Strukturen bzw. Gates ausgebildet, zum Beispiel durch ein Abscheideverfahren. Die Gates können als Polysilizium-Gates ausgebildet werden. Nach dem Ausbilden der Transistorgates werden die Source/Drain-Bereiche in den Fin-Strukturen ausgebildet, zum Beispiel durch Einbringen von Dotieratomen (n-Dotierung und/oder p-Dotierung) . Das Dotieren der Source/Drain-Bereiche kann unter Verwendung eines Implantationsverfahrens (z.B. Ionenimplantation) erfolgen.
Es werden Kontaktlöcher (Vias) ausgebildet zum elektrischen Kontaktieren der Anschlussbereiche, siehe z.B. die Layout- Darstellungen der Figuren 5B, 6B, 7B, 8B und 9B, welche Layouts von Multi-Fin-Bauelement-Anordnungen bis einschließlich Gate und Kontaktlochebene (Poly/CA) zeigen.
Durch das Ausbilden einer ersten Metallisierungsschicht können die Anschlussbereiche elektrisch kontaktiert werden, siehe z.B. die Layout-Darstellungen der Figuren 5A, 6A, 7A, 8A und 9A, welche Layouts Multi-Fin-Bauelement-Anordnungen bis einschließlich der ersten Metallisierungsebene (Metall) zeigen.
In den gezeigten Ausführungsbeispielen sind die Transistorgates für NMOS-Transistoren und PMOS-Transistoren ausschließlich in einer durchgehend senkrechten Form in äquidistantem Abstand angeordnet worden. Diese Anordnung besitzt lithographische Vorteile und vermeidet zum Beispiel Verrundungseffekte, welche Verrundungseffekte an möglichen Ecken bei winkelförmigen Gates auftreten können. Werden bei der Herstellung so genannte Phasenverschiebungs-Masken (Phase Shift Masks) zur Verbesserung der Auflösung verwendet, so müssen die Transistorgates auf einem festen Gitter in äquidistantem Abstand angeordnet werden. Da dieses Verfahren gegenwärtig bereits in der 65-nm-CMOS-Technologie angewendet wird, wird diese Art der Transistorgate-Anordnung auch für Multi-Gate-Transistoren vorausgesetzt . In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Bin Yu et al . , "FinFET scaling to 10 nm gate length",
Electron Devices Meeting 2002, IEDM '02, Digest. International, pp. 251-254.
[2] Fu-Liang Yang et al . , "35 nm CMOS FinFETs", 2002 Symposium on VLSI Technology, Digest of Technical Papers, pp. 104-105.
[3] B. Doyle et al . , "Tri-Gate Fully-Depleted CMOS
Transistors: Fabrication, Design and Layout", 2003 Symposium on VLSI Technology, Digest of Technical Papers, pp. 133-134.
Bezugszeichenliste
A, B, C, D elektrische Eingänge
CP, CP elektrische Eingänge Z elektrischer Ausgang
HFin Höhe einer Finne
PFin Pitch wFin Dicke einer Finne Weff effektive Transistorweite
LGate Gate-Länge
100 Fin-Feldeffekttransistor
101 Fin-Struktur 102 vergrabene Oxid-Schicht
103 Source-Bereich
104 Drain-Bereich
105 Gate-Struktur
106 Gate-Oxid 150 Triple-Gate-Feldeffekttransistor 170 Multi-Fin-Struktur
200 Multi-Fin-Struktur
201 Fin-Struktur 203 Source/Drain-Bereich
204 Source/Drain-Bereich
205 Gate-Struktur
207 elektrischer Kontakt 210 Multi-Fin-Struktur 220 Multi-Fin-Struktur
300a, 300b Multi-Fin-Strukturen 301a, 301b Fin-Struktur 305a, 305b Gates 330 Kontaktloch
350 NICHT-UND-Logik-Gatter 2
351 PMOS-Parallelschaltung
352 PMOS-Feldeffekttransistor 352a, 352b Source/Drain-Bereiche
353 PMOS-Feldeffekttransistor 353a, 353b Source/Drain-Bereiche
354 NMOS-Serienschaltung
355 NMOS-Feldeffekttransistor 355a, 355b Source/Drain-Bereiche
356 NMOS-Feldeffekttransistor 356a, 356b Source/Drain-Bereiche
360a, 360b dünne Siliziumgebiete 361a, 361b dünne Siliziumgebiete 362a, 362b Zwischenräume
400a, 400b Multi-Fin-Strukturen
401a, 401b Fin-Strukturen
405a, 405b Gates
430 Kontaktloch
450 NICHT-ODER-Logik-Gatter 451 PMOS-Serienschaltung
452 PMOS-Feldeffekttransistor 452a, 452b Source/Drain-Bereiche
453 PMOS-Feldeffekttransistor 453a, 453b Source/Drain-Bereiche 454 NMOS-Parallelschaltung
455 NMOS-Feldeffekttransistor 455a, 455b Source/Drain-Bereiche
456 NMOS-Feldeffekttransistor 456a, 465b Source/Drain-Bereiche 460a, 460b dünne Siliziumgebiete 462a, 462b Zwischenräume
500a, 50Ob MuIti-Fin-Strukturen 501a, 501b Fin-Struktur 505a, 505b Gates
520 Dummy-Struktur
530 Kontaktloch 3
550 Multi-Fin-Bauelement-Anordnung
551 Multi-Fin-Bauelement-Teilanordnung
552 PMOS-Feldeffekttransistor 552a, 552b Source/Drain-Bereiche 553 PMOS-Feldeffekttransistor 553a, 553b Source/Drain-Bereiche
554 Multi-Fin-Bauelement-Teilanordnung
555 NMOS-Feldeffekttransistor 555a, 555b Source/Drain-Bereiche 556 NMOS-Feldeffekttransistor 556a, 556b Source/Drain-Bereiche 560 dünnes Siliziumgebiet 562 Zwischenraum
600a, 600b Multi-Fin-Strukturen
601a, 601b Fin-Strukturen
605a, 605b Gates
620 Dummy-Struktur
630 Kontaktloch 650 Multi-Fin-Bauelement-Anordnung
651 Multi-Fin-Bauelement-Teilanordnung
652 PMOS-Feldeffekttransistor 652a, 652b Source/Drain-Bereiche
653 PMOS-Feldeffekttransistor 653a, 653b Source/Drain-Bereiche
654 Multi-Fin-Bauelement-Teilanordnung
655 NMOS-Feldeffekttransistor 655a, 655b Source/Drain-Bereiche
656 NMOS-Feldeffekttransistor 656a, 656b Source/Drain-Bereiche
660a, 660b dünne Siliziumgebiete 662 Zwischenraum
700a, 700b Multi-Fin-Strukturen 701a, 701b Fin-Strukturen 705a, 705b, 705c Gates 720a, 720b Dummy-Strukturen 4 730 Kontakt loch
750 Multi-Fin-Baueletnent-Anordnung
751 Multi- Fin-Bauelement-Teilanordnung
752 PMOS-Feldeffekttransistor 752a, 752b Source/Drain-Bereiche
753 PMOS-Feldeffekttransistor 753a, 753b Source/Drain-Bereiche
754 Multi-Fin-Bauelement-Teilanordnung
755 NMOS-Feldeffekttransistor 755a, 755b Source/Drain-Bereiche
756 NMOS-Feldeffekttransistor 756a, 756b Source/Drain-Bereiche 760 dünnes Siliziumgebiet
780 Transistorschaltbild
820 Dummy-Struktur
850 Multi-Fin-Bauelement-Anordnung
880 Transistor-Schaltbild
881 elektrischer Knoten
900a, 900b Multi-Fin-Strukturen 901a, 901b Fin-Strukturen 905a, 905b, 905c, 905d Gates 920a, 920b Dummy-Strukturen 930 Kontaktloch
950 Multi-Fin-Bauelement-Anordnung
951 Multi-Fin-Bauelement-Teilanordnung
952 PMOS-Feldeffekttransistor 952a, 952b Source/Drain-Bereiche 953 PMOS-Feldeffekttransistor 953a, 953b Source/Drain-Bereiche
954 PMOS-Feldeffekttransistor 954a, 954b Source/Drain-Bereiche
955 PMOS-Feldeffekttransistor 955a, 955b Source/Drain-Bereiche
956 Multi-Fin-Bauelement-Teilanordnung
957 NMOS-Feldeffekttransistor 5 957a, 957b Source/Drain-Bereiche
958 NMOS-Feldeffekttransistor 958a, 958b Source/Drain-Bereiche
959 NMOS-Feldeffekttransistor 959a, 959b Source/Drain-Bereiche
960 Zwischenraum
970 NMOS-Feldeffekttransistor 970a, 970b Source/Drain-Bereiche
980 Transistorschaltbild

Claims

47 Patentansprüche
1. Multi-Fin-Bauelement-Anordnung, mit einer Mehrzahl von Multi-Fin-Bauelement-Teilanordnungen, wobei
• jede der Multi-Fin-Bauelement-Teilanordnungen eine Mehrzahl von elektronischen Bauelementen aufweist, welche elektronischen Bauelemente eine Multi-Fin-Struktur aufweisen; • mindestens eine Multi-Fin-Bauelement-Teilanordnung mindestens eine Dummy-Struktur aufweist, welche mindestens eine Dummy-Struktur zwischen mindestens zwei der in der mindestens einen Multi-Fin-Bauelement- Teilanordnung ausgebildeten elektronischen Bauelemente ausgebildet ist;
• die mindestens eine Dummy-Struktur derart ausgebildet ist, dass elektrische Charakteristika der in den Multi- Fin-Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander angepasst werden.
2. Multi-Fin-Bauelement-Anordnung gemäß Anspruch 1, wobei die mindestens eine Dummy-Struktur derart ausgebildet ist, dass sie
• parasitäre Widerstände der in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander anpasst und/oder
• parasitäre Kapazitäten der in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander anpasst .
3. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 1 oder 2, wobei die mindestens eine Dummy-Struktur als Blockstruktur ausgebildet ist, welche Blockstruktur zumindest teilweise unterhalb mindestens einer der Multi-Fin-Strukturen der in den Multi-Fin-Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente ausgebildet ist. 48
4. Multi-Fin-Bauelement-Anordnung gemäß Anspruch 3, wobei die Blockstruktur Silizium-Material aufweist.
5. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 1 bis 4, wobei mindestens eine Multi-Fin-Bauelement-Teilanordnung mindestens zwei parallel geschaltete elektronische Bauelemente aufweist.
6. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 1 bis 5, wobei mindestens eine Multi-Fin-Bauelement-Teilanordnung mindestens zwei in Serie geschaltete elektronische Bauelemente aufweist.
7. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 1 bis 6, wobei mindestens eines der elektronischen Bauelemente als Feldeffekttransistor ausgebildet ist.
8. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche
6 oder 7, wobei die mindestens eine Dummy-Struktur zwischen mindestens zwei der in Serie geschalteten elektronischen Bauelemente ausgebildet ist.
9. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche
7 oder 8 , wobei die mindestens eine Dummy-Struktur zwischen den Gate- Strukturen von mindestens zwei in Serie geschalteten Feldeffekttransistoren ausgebildet ist.
10. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 7 bis 9, 49 wobei mindestens einer der Feldeffektransistoren als Pin- Feldeffekttransistor und/oder als Multi-Gate- Feldeffekttransistor ausgebildet ist.
11. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 7 bis 10, wobei mindestens einer der Feldeffekttransistoren als MOS- Feldeffekttransistor ausgebildet ist.
12. Multi-Fin-Bauelement-Anordnung gemäß Anspruch 11, welche als CMOS-Schaltkreis-Anordnung ausgebildet ist, wobei
• in mindestens einer Multi-Fin-Bauelement-Teilanordnung mindestens eines der als MOS-Feldeffekttransistor ausgebildeten elektronischen Bauelemente als PMOS- Feldeffekttransistor ausgebildet ist und/oder
• in mindestens einer Multi-Fin-Bauelement-Teilanordnung mindestens eines der als MOS-Feldeffekttransistor ausgebildeten elektronischen Bauelemente als NMOS- Feldeffekttransistor ausgebildet ist.
13. Multi-Fin-Bauelement-Anordnung gemäß Anspruch 12, welche als Logik-Gatter-Schaltkreis ausgebildet ist.
14. Multi-Fin-Bauelement-Anordnung gemäß Anspruch 13, wobei der Logik-Gatter-Schaltkreis als
• NICHT-UND-Logik-Gatter oder
• NICHT-ODER-Logik-Gatter oder
• C2MOS-Logik-Gatter oder
• CMOS-Transmission-Gate oder • UND-ODER-Invertier-Logik-Gatter ausgebildet ist.
15. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 3 bis 14, wobei die Blockstruktur eine Größe aufweist, welche Größe für das Ausbilden mindestens eines Kontaktloches geeignet ist. 50
16. Multi-Fin-Baueleraent-Anordnung gemäß einem der Ansprüche 1 bis 15, wobei die Multi-Fin-Strukturen der in den Multi-Fin- Bauelement-Teilanordnungen ausgebildeten elektronischen Bauelemente mindestens zwei Fin-Strukturen aufweisen.
17. Multi-Fin-Bauelement-Anordnung gemäß Anspruch 16, wobei die Fin-Strukturen eine Länge von 60 nm bis 800 nm, eine Breite von 10 nm bis 50 nm, und eine Höhe von 20 nm bis 80 nm aufweisen.
18. Multi-Fin-Bauelement-Anordnung gemäß einem der Ansprüche 16 oder 17, wobei die Fin-Strukturen einen Pitch von 20 nm bis 200 nm aufweisen.
19. Verfahren zum Herstellen einer Multi-Fin-Bauelement- Anordnung, bei dem
• eine Mehrzahl von Multi-Fin-Bauelement-Teilanordnungen ausgebildet wird, wobei jede der Multi-Fin-Bauelement-
Teilanordnungen eine Mehrzahl von elektronischen Bauelementen aufweist, welche elektronischen Bauelemente eine Multi-Fin-Struktur aufweisen;
• in mindestens einer Multi-Fin-Bauelement-Teilanordnung mindestens eine Dummy-Struktur ausgebildet wird, welche mindestens eine Dummy-Struktur zwischen mindestens zwei der in der mindestens einen Multi-Fin-Bauelement- Teilanordnung ausgebildeten elektronischen Bauelemente ausgebildet wird, wobei die mindestens eine Dummy- Struktur derart ausgebildet wird, dass mit Hilfe der mindestens einen Dummy-Struktur elektrische Charakteristika der in den Multi-Fin-Bauelement- Teilanordnungen ausgebildeten elektronischen Bauelemente aneinander angepasst werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2101353A1 (de) * 2008-03-12 2009-09-16 Sony Corporation Halbleitervorrichtung

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7888736B2 (en) * 2007-08-29 2011-02-15 International Business Machines Corporation MUGFET with optimized fill structures
TWI392093B (zh) * 2009-01-09 2013-04-01 Univ Nat Sun Yat Sen 金屬氧化物半導體裝置及其製造方法
US8659072B2 (en) * 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
US8466560B2 (en) * 2010-12-30 2013-06-18 Stmicroelectronics, Inc. Dummy structures having a golden ratio and method for forming the same
US8561003B2 (en) * 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8693235B2 (en) * 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
CN107195684B (zh) 2011-12-30 2020-12-08 英特尔公司 环绕式沟槽接触部结构和制作方法
KR101913457B1 (ko) * 2012-01-13 2018-10-30 텔라 이노베이션스, 인코포레이티드 선형 ＦｉｎＦＥＴ 구조들을 갖는 회로들
US10515956B2 (en) 2012-03-01 2019-12-24 Taiwan Semiconductor Manufacturing Company Semiconductor devices having Fin Field Effect Transistor (FinFET) structures and manufacturing and design methods thereof
US9105744B2 (en) 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US20140197463A1 (en) * 2013-01-15 2014-07-17 Altera Corporation Metal-programmable integrated circuits
US9231106B2 (en) 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same
JP2015015388A (ja) * 2013-07-05 2015-01-22 ソニー株式会社 半導体装置
US9257427B2 (en) 2013-07-15 2016-02-09 Globalfoundries Inc. Merged tapered finFET
US9141745B2 (en) * 2013-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for designing Fin-FET semiconductor device
US9397101B2 (en) * 2014-03-06 2016-07-19 Qualcomm Incorporated Stacked common gate finFET devices for area optimization
JP6386288B2 (ja) * 2014-08-08 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
KR102497218B1 (ko) * 2016-04-29 2023-02-07 삼성전자 주식회사 복합 논리 셀을 포함하는 집적 회로
US10096522B2 (en) * 2016-05-06 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy MOL removal for performance enhancement
US10741469B2 (en) * 2016-11-14 2020-08-11 Mediatek Inc. Thermal via arrangement for multi-channel semiconductor device
US11347925B2 (en) 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography
US11211330B2 (en) * 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US10971493B2 (en) * 2017-11-27 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit device with high mobility and system of forming the integrated circuit
US10796061B1 (en) 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214299A (en) * 1989-09-22 1993-05-25 Unisys Corporation Fast change standard cell digital logic chip
US20030145299A1 (en) * 2002-01-28 2003-07-31 Fried David M. Finfet layout generation
JP2003229575A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US20070045736A1 (en) * 2005-07-27 2007-03-01 Atsushi Yagishita FinFET and method for manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4146882A (en) * 1976-08-24 1979-03-27 Intel Corporation Digital-to-analog converter employing two levels of decoding
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
EP0649173A3 (de) * 1993-10-13 1995-07-26 Kawasaki Steel Co Halbleiterbauelement geeignet für eine "master slice" Behandlung und Herstellungsverfahren.
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
JP2004071903A (ja) * 2002-08-07 2004-03-04 Matsushita Electric Ind Co Ltd 半導体装置
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7368787B2 (en) * 2005-05-19 2008-05-06 International Business Machines Corporation Fin field effect transistors (FinFETs) and methods for making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214299A (en) * 1989-09-22 1993-05-25 Unisys Corporation Fast change standard cell digital logic chip
US20030145299A1 (en) * 2002-01-28 2003-07-31 Fried David M. Finfet layout generation
JP2003229575A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US20070045736A1 (en) * 2005-07-27 2007-03-01 Atsushi Yagishita FinFET and method for manufacturing the same

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
BANSAL A ET AL: "Compact thermal models for estimation of temperature-dependent power/performance in finFET technology", DESIGN AUTOMATION, 2006. ASIA AND SOUTH PACIFIC CONFERENCE ON JAN. 24, 2006, PISCATAWAY, NJ, USA,IEEE, 24 January 2006 (2006-01-24), pages 237 - 242, XP010899520, ISBN: 0-7803-9451-8 *
BIN YU ET AL: "FinFET scaling to 10 nm gate length", INTERNATIONAL ELECTRON DEVICES MEETING 2002. IEDM. TECHNICAL DIGEST. SAN FRANCISCO, CA, DEC. 8 - 11, 2002, NEW YORK, NY : IEEE, US, 8 December 2002 (2002-12-08), pages 251 - 254, XP010626034, ISBN: 0-7803-7462-2 *
DOYLE B ET AL: "TRI-GATE FULLY-DEPLETED CMOS TRANSISTORS: FABRICATION, DESIGN AND LAYOUT", 2003 SYMPOSIUM ON VLSI TECHNOLOGY. DIGEST OF TECHNICAL PAPERS. KYOTO, JAPAN, JUNE 10 - 12, 2003, SYMPOSIUM ON VLSI TECHNOLOGY, NEW YORK, NY : IEEE, US, 10 June 2003 (2003-06-10), pages 133 - 134, XP001211722, ISBN: 4-89114-033-X *
E. HÖRBST, C. MÜLLER-SCHLOER, H. SCHWÄRTEL: "Design of VLSI Circuits", 1987, SPRINGER, NEW YORK, XP002424743 *
NO AUTHOR NAME SUPPLIED IN SOURCE DATA: "Z-FET scheme for high-mobilty FinFET CMOS", IP.COM JOURNAL, IP.COM INC., WEST HENRIETTA, NY, US, 4 April 2005 (2005-04-04), XP013024103, ISSN: 1533-0001 *
P. AMMON: "Gate Arrays: anwenderspezif. integrierte Schaltungen", 1985, HÜTHIG, HEIDELBERG, XP002424744 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2101353A1 (de) * 2008-03-12 2009-09-16 Sony Corporation Halbleitervorrichtung
US7932567B2 (en) 2008-03-12 2011-04-26 Sony Corporation Semiconductor device
TWI405327B (zh) * 2008-03-12 2013-08-11 Sony Corp 半導體裝置

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