WO2006137295A1 - 表示装置およびその駆動方法 - Google Patents

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WO2006137295A1
WO2006137295A1 PCT/JP2006/311856 JP2006311856W WO2006137295A1 WO 2006137295 A1 WO2006137295 A1 WO 2006137295A1 JP 2006311856 W JP2006311856 W JP 2006311856W WO 2006137295 A1 WO2006137295 A1 WO 2006137295A1
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path
display device
electro
branch
wiring
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PCT/JP2006/311856
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Seiji Ohhashi
Takahiro Senda
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a display device using a current driving element such as an organic EL (Electro Luminescence) display or FED (Field Emission Display), and a driving method thereof.
  • a current driving element such as an organic EL (Electro Luminescence) display or FED (Field Emission Display)
  • organic EL displays are attracting attention as portable displays such as mobile phones and PDAs (Personal Digital Assistants) as displays that can emit light with low voltage and low power consumption.
  • PDAs Personal Digital Assistants
  • a pixel circuit 300 shown in FIG. 8 includes a driving TFT 365, a switching TFT 360 ′ 370 375, capacitors 350 355, and an organic EL element (OLED) 380 power. All four TFTs (Thin Film Transistors) are p-channel type.
  • the Ma-Tu movement TFT365, the switch TFT375, and the organic EL element 380 are used to drive the power supply line 390 between the power supply, line (+ V DD line) 390 and the common cathode (GND line).
  • TFT 365 is connected in series in this order.
  • the switch TFT 360 and the capacitor 350 are connected in series between the gate terminal of the driving TFT 365 and the data line 310 with the capacitor 350 as the driving TFT 365 side.
  • the switching TFT 370 is connected between the gate terminal and the drain terminal of the driving TFT 365, and the capacitor 355 is connected between the gate terminal and the source terminal of the driving TFT 365.
  • the gate terminal of the TFT 360 for the switch is connected to the select line 320
  • the gate terminal of the TFT 370 for the switch is connected to the auto-zero line 330
  • the gate terminal of the TFT 375 for the switch is connected to the illumination line 340.
  • the auto zero line 330 and the illumination line 340 are set to Lo in the first period.
  • the TFTs 370 and 375 for the switch are turned on, and the drain terminal and the gate terminal of the driving TFT 365 have the same potential.
  • the driving TFT 365 is turned on, and a current flows from the driving TFT 365 toward the organic EL element 380.
  • the data line 310 is set as a reference potential
  • the select line 320 is set low
  • the other terminal of the capacitor 350 (terminal on the TFT TFT 360 side) is set as the reference potential.
  • the illumination TFT 375 is turned off by setting the illumination line 340 to High.
  • the gate terminal potential of the driving TFT 365 gradually increases, and a value corresponding to the threshold voltage of the driving TFT 365 (Vth; where Vth is a gate-source voltage and a negative value) (+ VDD + Vth)
  • Vth a value corresponding to the threshold voltage of the driving TFT 365
  • the auto TFT line 330 is set to High to turn off the TFT 370 for the switch.
  • the capacitor 350 stores the difference between the gate terminal potential of the switching TFT 370 and the reference potential at that time. That is, the gate terminal potential of the driving TFT 365 is a value corresponding to the threshold state (the state where the gate-source voltage becomes the threshold voltage Vth) when the potential of the data line 310 is the reference potential (+ VDD + Vth). Then, if the potential of the data line 310 changes from the reference potential, a current corresponding to the potential change regardless of the threshold voltage of the driving TFT 365 flows through the driving TFT 365.
  • the reference potential is Vpc
  • the potential of the data line 310 after changing from the reference potential Vpc is Vdata.
  • the current value output from the driving TFT 365 to the organic EL element 380 can be set regardless of the threshold voltage of the driving TFT 365.
  • the pixel circuit shown in FIG. 10 is described in Japanese Patent Laid-Open No. 2002-351401 (published on December 6, 2002).
  • the pixel circuit 200 shown in FIG. 10 includes a driving TFT 202 and a switch. fflTFT201-203-204-205, capacitor 251 ⁇ 252 and organic EL element (OLED) 2 53.
  • the above five TFTs are all p-channel type.
  • the horse-running TFT202, the switch TFT204, and the organic EL element 253 are connected between the power K line (+ V DD line) 271 and the common cathode (GND line). As one side, they are connected in series in this order.
  • the switch TFT 205 is connected in parallel with the organic EL element 253.
  • the switching TFT 201 and the capacitor 251 are connected in series between the gate terminal of the driving TFT 202 and the data line 272 with the switching TFT 201 as the data line 272 side.
  • the switching TFT 203 is connected between the gate terminal and the source terminal of the driving TFT 202.
  • the gate terminal of the TFT 201 for the switch is the selection line 281
  • the gate terminal of the TFT 203 for the switch is the control signal line 283
  • the gate terminal of the TFT 204 for the switch is the control signal line 284
  • the gate terminal of the TFT 205 for the switch is Connected to control signal line 285.
  • the control signal f spring 283 ⁇ 284 ⁇ 285 force SLow becomes SLow in the first period (time t3 to time t4), so that the TFT TFT 203 ⁇ 204 ⁇ The 205 force S ⁇ N state is reached, and the drain and gate terminals of the driving TFT 202 are at the same potential.
  • the driving TFT 202 is turned on, and a current flows from the driving TFT 202 toward the common cathode.
  • a current corresponding to the ratio between the impedance of the switch TFT 205 and the impedance of the organic EL element 253 flows through each of the switch TFT 205 and the organic EL element 253.
  • the data line 272 is set to the reference potential Vpc
  • the selection line 281 is set to low to turn on the switching TFT 201
  • the other terminal of the capacitor 251 (the terminal on the switching TFT 201 side) is set to the reference potential Vpc. .
  • the control TFT 204 is turned off by setting the control signal line 284 to High.
  • the gate terminal potential of the driving TFT 202 gradually increases, and a value (+ VDD + Vth) corresponding to the threshold voltage (Vth; where Vth is the gate-source voltage and negative value) of the driving TFT 202 ), The driving TFT202 is turned off.
  • the gate terminal potential of the driving TFT 202 is a value corresponding to the threshold state (the state where the gate-source voltage becomes the threshold voltage Vth) when the potential of the data line 272 is the reference potential Vpc (+ VDD + Vth).
  • the potential of the data line 272 changes from the reference potential Vpc to the potential Vdata, a current corresponding to the change in potential regardless of the threshold voltage of the driving TFT 202 flows through the driving TFT 202.
  • the current value output from the driving TFT 202 to the organic EL element 253 can be set regardless of the threshold voltage of the driving TFT 202, and By reducing the impedance when the switching TFT 205 is in the ON state, the current flowing from the driving TFT 202 to the organic EL element 253 in the first period can be suppressed.
  • a desired current can be passed through the organic EL element 380 regardless of the threshold voltage of the driving TFT 365.
  • a current flows from the driving TFT 365 toward the organic EL element 380 during the first period, and the organic EL element 380 emits light.
  • the first period is a non-light-emitting period, and no current is passed through the organic EL element 380. Therefore, there is a problem that the contrast is lowered and the organic EL element 380 is deteriorated.
  • the impedance of the TFT 205 for the switch to 0N state to zero, or making the impedance of the organic EL element 253 infinite, no current flows through the organic EL element 253 in the first period. Is possible.
  • the impedance when the TFT205 for switch is in the ON state is Since the impedance of the organic EL element 253 is finite, a current corresponding to the impedance ratio of the organic EL element 253 and the impedance of the switch TFT 205 flows to each element. Therefore, even when the pixel circuit 200 of FIG. 10 is used, it is not possible to avoid the decrease in contrast and the deterioration of the organic EL element 253.
  • the present invention solves the above-described problems, and an object of the present invention is to make it possible to increase the contrast as compared with the conventional pixel circuit and to suppress deterioration of the electro-optical element. It is to realize a display device and a driving method thereof.
  • the display device of the present invention is a display device including a pixel circuit having a current-driven electro-optic element.
  • the pixel circuit includes a first voltage source wiring and a first voltage source wiring.
  • the driving element for determining the current flowing through the first path and the electro-optic element are provided in series with each other.
  • a first switching element is provided on a second path connecting a node between the driving element and the electro-optical element on the path and the first wiring.
  • the current flowing through the driving element does not flow through the electro-optical element. Can flow through the first switching element. That is, it is possible to pass a current between the first power source wiring from the node to the driving element side and the first wiring among the first voltage source wiring and the second voltage source wiring.
  • the current flowing through the driving element does not flow through the second path to the electro-optical element. It can flow. That is, a current can flow between the first voltage source wiring and the second voltage source wiring.
  • the electro-optical element can emit light with a desired luminance.
  • the electro-optical element can be prevented from emitting light outside the display period in the pixel circuit. If no current flows through the electro-optic element outside the display period, the display contrast is improved. In addition, since the light emission period is shortened, the deterioration of the electro-optical element is reduced.
  • FIG. 1, showing an embodiment of the present invention is a circuit diagram showing a configuration of a first pixel circuit of a display device.
  • FIG. 2 is a block diagram showing the configuration of the display device according to the embodiment of the present invention.
  • FIG. 3 is a timing chart showing the operation of the pixel circuit of FIG.
  • FIG. 4 showing an embodiment of the present invention, is a circuit diagram showing a configuration of a second pixel circuit of a display device.
  • FIG. 5, showing an embodiment of the present invention is a circuit diagram showing a configuration of a third pixel circuit of a display device.
  • FIG. 6 is a timing chart showing the operation of the pixel circuit of FIG.
  • FIG. 7, showing an embodiment of the present invention is a circuit diagram showing a configuration of a fourth pixel circuit of a display device.
  • FIG. 8 is a circuit diagram showing a conventional technique and showing a configuration of a pixel circuit of a first conventional example.
  • FIG. 9 is a timing chart showing the operation of the pixel circuit of FIG. 10] This is a circuit diagram showing the configuration of the pixel circuit of the second conventional example, showing the conventional technology.
  • FIG. 11 is a timing chart showing the operation of the pixel circuit of FIG.
  • FIG. 12 is a circuit diagram illustrating an embodiment of the present invention and illustrating a configuration of a fifth pixel circuit of the display device.
  • FIG. 13 is a circuit diagram illustrating an embodiment of the present invention and illustrating a configuration of a sixth pixel circuit of the display device.
  • FIG. 14 is a timing chart showing the operation of the pixel circuit of FIG.
  • FIG. 15 A diagram showing an embodiment of the present invention and a circuit diagram showing a configuration of a seventh pixel circuit of the display device.
  • FIG. 15 A diagram showing an embodiment of the present invention and a circuit diagram showing a configuration of a seventh pixel circuit of the display device.
  • FIG. 16 is a circuit diagram showing an embodiment of the present invention and showing a configuration of an eighth pixel circuit of the display device.
  • PS power supply wiring (first voltage source wiring)
  • CA power supply wiring (second voltage source wiring)
  • the switching element used in the present invention is amorphous silicon TFT, low-temperature poly Power that can be composed of silicon TFTs, CG (Continuous Grain) silicon TFTs, etc.
  • CG silicon TFTs are used.
  • CG silicon TFT was announced in, for example, "4.0_in. TFT-OLED Displays and a Novel Digital Driving Method" (SID'OO Digest, pp.924-927, Semiconductor Energy Laboratory).
  • the manufacturing process of CG silicon TFT has been announced in, for example, “Continuous Grain Sil icon Technology and Its Applications ror Active Matrix Display (AM-LCD 2000, p.25-28, Semiconductor Energy Laboratory). Since the structure of CG silicon TFT and its manufacturing process are both known, detailed description thereof is omitted here.
  • the configuration of the organic EL element which is an electro-optical element used in the present embodiment, is also arranged as follows: Polymer Light-Emitting Diodes for use in Flat panel Displays AM_L CD '01, pp.211- 214, University of Cambridge), and is well known, so its detailed explanation is omitted here.
  • FIG. 2 shows a configuration of display device 1 according to the present embodiment.
  • Display device There are multiple pixel circuits! ⁇ Ni :! ⁇ ! ⁇ , A source driver circuit 11, a gate driver circuit 3, and a control circuit 12 are provided.
  • the pixel circuit Aij has a matrix shape corresponding to each intersection of a plurality of source wirings (signal wirings) arranged parallel to each other and a plurality of gate wirings Gi arranged orthogonal to each other. It is arranged in.
  • the source wiring Sj is connected to the source driver circuit 11 in order to supply a signal as emission luminance data to the organic EL elements EL1 and EL2 described later.
  • the gate wiring Gi is connected to the gate driver circuit 3.
  • the source driver circuit 11 and the gate driver circuit 3 are formed on the same substrate as the pixel circuit Aij on the same substrate as the pixel circuit Aij in order to reduce the overall size of the display device 1 and reduce the manufacturing cost. It is preferable that all or part of the TFT is formed.
  • the source driver circuit 11 includes an m-bit shift register 4, a register 8, a latch 7, and m D / A converters 10.
  • the shift register 4 has m registers connected in cascade, and the start pulse input to the first register from the control circuit 12.
  • the SP is transferred in synchronization with the clock CLK and output to the register 8 as each output stage (register) force timing pulse SSP.
  • the display data DA is input to the register 8 from the control circuit 12 when the timing pulse is input.
  • the display data DA is stored in the register 8 for one column, it is input to the display data DA force S latch 7 for one column in synchronization with the latch pulse LP input to the latch 7 from the control circuit 12.
  • Each of the display data DA held in the latch 7 is output to the corresponding DZA converter 10.
  • One D / A converter 10 is provided for each source wiring Sj, and the display data DA input from the latch 7 is applied to the corresponding source wiring as an analog signal voltage Da.
  • the source driver circuit 11 has the same configuration as the source driver circuit used in polysilicon TFT liquid crystal or the like.
  • the control circuit 12 is a circuit that outputs the start pulse SP, the clock CLK :, the display data DA, and the latch pulse LP.
  • the control circuit 12 outputs a timing signal OE, a start pulse YI, and a clock YC ⁇ to be given to the gate driver circuit 3.
  • the gate driver circuit 3 includes a shift register circuit, a logic operation circuit, and a buffer (not shown).
  • the input start pulse ⁇ is transferred in the above-mentioned shift register circuit in synchronization with the clock YCK, and the logic operation circuit outputs a node output from each output stage of the shift register circuit.
  • the logic operation is performed with the control signal and the timing signal ⁇ , and the necessary voltage is output to the corresponding gate wiring Gi and control wiring Ri'W i'Ui described later through the buffer.
  • a plurality of pixel circuits Aij are connected to each gate wiring Gi, and the pixel circuits Aij are driven by the gate wiring Gi (scanning line) in units of these groups.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit Aij 1 that is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij l includes a driving TFT 22, a switching TFT 21'23'24'25, a capacitor C1'C2, and an organic EL element EL1.
  • Driving TFT22 and switch TFT24 ⁇ 25 are p-channel type, and switch TFT21 ⁇ 23 is n-channel type. Note that all the channel polarities of the TFTs may be the same.
  • the driving TFT22, the switching TFT24, and the organic EL element EL1 are connected to the power supply wiring (first voltage source wiring) PS and the common cathode (second voltage source wiring) COM1.
  • the driving TFT 22 is provided in series in this order on the power supply wiring PS side.
  • the elements on the first path are composed of only the driving TFT 22, the switching TFT 24, and the organic EL element EL1.
  • the driving TFT (driving element) 22 is a driving transistor for supplying a driving current to the organic EL element (electro-optic element) EL1.
  • the switching TFT (second switching element) 24 is a switching transistor.
  • the power supply wiring PS is at a constant potential Vp.
  • Vcom Vp> Vcom
  • the capacitor C1 and the capacitor C2 are connected in series between the gate terminal of the driving TFT 22 and the source terminal of the driving TFT 22 with the capacitor C1 as the gate terminal side of the driving TFT 22.
  • the connection point between capacitor C1 and capacitor C2 is connection end A.
  • the switching TFT 21 is a switching transistor, and is connected between the connection terminal A and the source wiring.
  • the switching TFT 23 is a switching transistor, and is connected between the gate terminal of the driving TFT 22 and the drain terminal of the driving TFT 22.
  • Switch TFT (first switching element) 25 is a switching transistor between the driving TFT 22 and the organic EL element EL1 on the first path, particularly here between the driving TFT 22 and the switching TFT 24.
  • the element on the second path consists only of the switching TFT 25.
  • the source wiring Sj is used as the first wiring.
  • the present invention is not limited to this, and the power supply wiring PS and the common cathode COM1 are connected. May be different wirings, as long as their potentials can be set.
  • the gate terminal of the TFT 21 for the switch is the gate wiring Gi
  • the gate terminal of the TFT 23 for the switch is the control wiring Wi
  • the gate terminal of the TFT 24 for the switch is the control wiring Ri
  • the gate terminal of the TFT FT25 is the control wiring Connected to Ui.
  • the driving TFT22 is a p-channel type, and the power supply wiring PS and the source terminal of the driving TFT22 are connected.
  • the driving TFT22 is an n-channel type, the source terminal of the driving TFT22 is on the organic EL element EL1 side and becomes a source follower, so it flows from the driving TFT22 to the organic EL element EL1 due to load fluctuations. This is because the current value fluctuates.
  • the positions of the switch TFT 24 and the organic EL element EL1 may be interchanged.
  • FIG. 3 is a timing chart showing the operation of the pixel circuit Aij l having the above configuration.
  • the operation of the pixel circuit Aij l is controlled by the source driver circuit 11 and the gate driver circuit 3 based on the above-described various signals supplied from the control circuit 12.
  • the operation of the pixel circuit Aij l will be described with reference to the timing chart of FIG.
  • FIG. 3 shows the timing at which the potentials set in the gate wiring Gi, the control wiring Wi, the control wiring Ui, the control wiring Ri, and the source wiring Sj change.
  • Each of the gate wiring Gi + 1, control wiring Wi + 1, control wiring Ui + 1, and control wiring Ri + 1 is connected to the same source wiring Sj and connected to the gate wiring Gi + 1 scanned next to the gate wiring Gi.
  • time tl to time tlO are selection periods of the pixel circuit Aij.
  • the switch TFT 24 is turned off by setting the potential of the control wiring Ri to GH (High) at the first time tl.
  • the branch on the power supply wiring COM side from the node K in the first path becomes non-conductive.
  • Time tl to time t2 is the 0th period.
  • the potential of the gate wiring Gi is set to GH (High), so that the switch TFT21 is set to the N state.
  • the switching TFT 25 is turned on by setting the potential of the control wiring Ui to GL (Low) at time t3.
  • the potential of the control wiring Wi is set to GH, and the switching TFT 23 is turned on.
  • the initialization potential Vpc is applied to the source wirings Sl to Sm by the D / A converters 10 shown in FIG.
  • the gate terminal potential of the driving TFT T22 becomes the initialization potential Vpc that is the potential of the source wiring Sj.
  • the switch TFT 24 since the switch TFT 24 is in the OFF state, the current flows from the power supply wiring PS through the drive TFT 22 and the switch TFT 25 to the source wiring in order, and no current flows through the organic EL element EL1. If the initialization potential Vpc is set so that the driving TFT 22 is turned off, the driving TFT 22 is turned off. Time t2 to t5 corresponds to the first period.
  • the potential of the control wiring Ui is set to GH, so that the switching TFT 25 is set to the FF state.
  • the gate terminal potential of the driving TFT22 gradually increases, and the value corresponding to the threshold voltage (Vth; where Vth is the gate-source voltage and negative value) of the driving TFT22 (Vp + Vth)
  • the driving TFT 22 is turned off.
  • Time t5 to time t6 corresponds to the second period.
  • This second period is a period that is executed to compensate for variations in TFT threshold voltage due to variations in manufacturing. By executing the second period, the driving TFT 22 can be brought into the threshold state regardless of the threshold voltage of the driving TFT 22. Therefore, in order to control so that a desired current flows through the driving TFT 22, the gate-source voltage of the driving TFT 22 may be changed by a voltage corresponding to the desired current from the threshold value state.
  • Vda Vp + Vth -Vpc + Vda '
  • the driving TFT 22 is turned on.
  • the potential of the control wiring Gi is set to GL, and further, at time t9, the potential of the source wiring Sj is set to the potential at which the switching TFT 21 is turned off (Voff: initialization potential Vpc in FIG. 3). As a result, the TFT 21 for the switch is turned off.
  • the switch TFT 24 is turned on by setting the potential of the control wiring Ri to GL.
  • the fourth period is from this time tlO until the next pixel circuit Aij enters the selection period.
  • the fourth period is a branch conduction period and is a display period of the pixel circuit Aij.
  • FIG. 4 is a circuit diagram showing a configuration of a pixel circuit Aij2 which is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij2 is obtained by reversing the polarity of the power source through which the driving current of the organic EL element flows in the pixel circuit Aij1 of FIG. 1, and the driving TFT32 and the switch TF ⁇ 31 ⁇ 33 ⁇ 34 ⁇ 35, capacitors C3 'C4, and organic EL element EL2.
  • Driving TFT32 and switching TFT31'33 are n-channel type, and switching TFT34'35 is p-channel type. Note that all the channel polarities of the TFTs may be the same.
  • the driving TFT32, the switching TFT34, and the organic EL element EL2 are connected to the power supply wiring (first voltage source wiring) PS and the common anode (second voltage source wiring) COM2.
  • the driving TFT32 is provided in series in this order on the power supply wiring PS side.
  • the upper element is composed of only the driving TFT 32, the switching TFT 34, and the organic EL element EL2.
  • the driving TFT (driving element) 32 is a driving transistor for supplying a driving current to the organic EL element (electro-optic element) EL2.
  • the TFT for switching (second switching element) 34 is a switching transistor.
  • the power supply wiring PS is at a constant potential Vp.
  • Vp A common constant potential Vcom (Vp ⁇ Vcom) is applied to the common anode COM2, which serves as a common electrode for each organic EL element EL2.
  • the capacitor C3 and the capacitor C4 are connected in series between the gate terminal of the driving TFT 32 and the source terminal of the driving TFT 32 with the capacitor C3 as the gate terminal side of the driving TFT 32.
  • the connection point between capacitor C3 and capacitor C4 is connection end B.
  • the switching TFT 31 is a switching transistor, and is connected between the connection terminal B and the source wiring Sj.
  • the switching TFT 33 is a switching transistor, and is connected between the gate terminal of the driving TFT 32 and the drain terminal of the driving TFT 32.
  • Switch TFT (first switching element) 35 is a switching transistor between the driving TFT 32 and the organic EL element EL2 on the first path, and in this case, in particular, between the driving TFT 32 and the switching TFT 34.
  • the element on the second path consists only of the TFT 35 for the switch.
  • the source wiring Sj is used as the first wiring.
  • the present invention is not limited to this, and any wiring that is different from the power supply wiring PS and the common anode COM2 and whose potential can be set is used. Good.
  • the gate terminal of the TFT 31 for the switch is connected to the gate wiring Gi
  • the gate terminal of the TFT 33 for the switch is connected to the control wiring Wi
  • the gate terminal of the TFT 34 for the switch is connected to the control wiring Ri
  • the gate terminal of the TFT FT35 is the control wiring Connected to Ui.
  • the driving TFT32 is an n-channel type, and the power supply wiring PS and the source terminal of the driving TFT32 are connected. Connect the anode of the organic EL element EL2 and the common anode COM2 It is preferable to connect.
  • the driving TFT32 is a p-channel type, the source terminal of the driving TFT32 is on the OLED EL2 side and becomes a source follower, so that it flows from the OLED EL2 to the driving TFT32 in response to load fluctuations. This is because the current value fluctuates.
  • the positions of the switch TFT 34 and the organic EL element EL2 may be interchanged.
  • the operation of the pixel circuit Aij2 having the above-described configuration is the same as the operation of the pixel circuit Aijl in FIG. 3 described above, except that the potential level relationship is appropriately changed in accordance with the channel polarity of the TFT. Is omitted.
  • FIG. 5 is a circuit diagram showing a configuration of a pixel circuit Aij3 which is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij3 includes a driving TFT 22, a switching TFT 21.23.25, a capacitor C1′C2, and an organic EL element EL1.
  • the driving TFT 22 and the switching TFT 25 are p-channel type, and the switching TFTs 21 and 23 are n-channel type. Note that all the channel polarities of the TFTs may be the same.
  • this pixel circuit Aij3 is the same as that of the pixel circuit Aijl in Fig. 1 except that the switch TFT 24 is short-circuited and the control wiring Ri is removed, and the common cathode COM1 is the power wiring (second voltage source wiring). CA. Therefore, the drain terminal of the driving TFT 22 and the anode of the organic EL element EL1 are directly connected, and the elements on the first path are only the driving TFT 22 and the organic EL element EL1, and the connection point is the node K. Become.
  • FIG. 6 is a timing chart showing the operation of the pixel circuit Aij3 having the above configuration.
  • the operation of the pixel circuit Aij 3 is controlled by the source driver circuit 11 and the gate driver circuit 3 based on the aforementioned various signals supplied from the control circuit 12.
  • the operation of the pixel circuit Aij3 will be described with reference to the timing chart of FIG.
  • FIG. 6 shows the timing at which the potentials set for the gate wiring Gi, control wiring Wi, control wiring Ui, power supply wiring CAi, and source wiring change.
  • each of the gate wiring Gi + 1, the control wiring Wi + 1, the control wiring Ui + 1, and the power supply wiring CAi + 1 is connected to the same source wiring Sj and scanned next to the gate wiring Gi + 1 Corresponds to the pixel circuit A (i + l) j connected to.
  • time tl to time tlO are the selection period of the pixel circuit Aij.
  • the potential of the power supply wiring CA is set to a potential at which no current contributing to the light emission of the organic EL element EL 1 flows from time tl to time t7.
  • the branch portion on the power supply wiring CA side from the node K in the first path becomes non-conductive.
  • the potential of the power supply wiring CA is set to a potential (Vcom ′) such that the voltage applied between the anode and the cathode of the organic EL element EL1 becomes the threshold voltage of the organic EL element EL1 in the forward direction. Is preferred.
  • the power supply wiring CA is set to a potential such that the voltage applied between the anode and cathode of the organic EL element EL1 is smaller than the threshold voltage of the organic EL element EL1 in the forward direction or in the reverse direction. This is because, since the value of Vcom ′ increases, the power consumption associated with charging / discharging of the power supply wiring CA increases, and the power consumption of the display device 1 increases. Time tl to time t2 is the 0th period.
  • the potential of the gate wiring Gi is set to GH (High), so that the switch TFT T21 is turned on.
  • the switching TFT 25 is turned on by setting the potential of the control wiring Ui to GL (Low) at time t3. From time t3 to time t5 when the control wiring Ui becomes GL is the second path conduction period.
  • the potential of the control wiring Wi is set to GH, and the switching TFT 23 is turned on.
  • the initialization potential Vpc is applied to the source wirings Sl to Sm by the D / A converters 10 shown in FIG.
  • the gate terminal potential of the driving TFT T22 becomes the initialization potential Vpc that is the potential of the source wiring Sj.
  • the threshold voltage is applied between the anode and cathode of the organic EL element EL1
  • the initialization potential Vpc is set so that the driving TFT 22 is turned off, the driving TFT 22 is turned off.
  • Time t2 to time t5 correspond to the first period.
  • the potential of the control wiring Ui is set to GH, so that the switch TFT 25 is set to the FF state.
  • the gate terminal potential of the driving TFT22 gradually increases, and the value corresponding to the threshold voltage (Vth; where Vth is the gate-source voltage and negative value) of the driving TFT22 (Vp + Vth)
  • the driving TFT 22 is turned off.
  • Time t5 ⁇ hour T6 corresponds to the second period.
  • This second period is a period that is executed to compensate for variations in TFT threshold voltage due to variations in manufacturing. By executing the second period, the driving TFT 22 can be brought into the threshold state regardless of the threshold voltage of the driving TFT 22. Therefore, in order to control so that a desired current flows through the driving TFT 22, the gate-source voltage of the driving TFT 22 may be changed by a voltage corresponding to the desired current from the threshold value state.
  • the potential of the source wiring 3 is switched to a potential (Vda ') that can obtain the gate terminal potential (Vda) of the driving TFT 22 in which a desired current flows in the organic EL element EL1. Replace.
  • Vda Vp + Vth -Vpc + Vda '
  • the driving TFT 22 is turned on.
  • the potential of the control wiring Gi is set to GL, and further, at time t9, the potential of the source wiring Sj is set to the potential at which the switching TFT 21 is turned off (Voff: initialization potential Vpc in FIG. 6). As a result, the TFT 21 for the switch is turned off.
  • the node of the first path is The branch on the power wiring CA side from the node K is conducted, and a desired current flows from the driving TFT 22 to the organic EL element ELI.
  • the power supply wiring CA is separated for each gate wiring Gi, that is, for each pixel circuit Aij2 connected to each gate wiring Gi.
  • the pixel circuit A ij 2 of the selected group can change the potential of the power supply wiring CA, so that the light emission period of the non-selected pixel circuit Aij 2 can be increased, and the organic EL element The brightness of EL1 can be lowered.
  • the period from this time tlO until the next pixel circuit Aij enters the selection period is the fourth period.
  • the fourth period is a branch conduction period and is a display period of the pixel circuit Aij.
  • FIG. 7 is a circuit diagram showing a configuration of a pixel circuit Aij4 which is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij4 is obtained by reversing the polarity of the power source through which the drive current of the organic EL element flows in the pixel circuit Aij3 of FIG. 5, and the drive TFT32 and the switch TF ⁇ 31 ⁇ 33 ⁇ 35, capacitors C3 'C4, and organic EL element (electro-optic element) EL2.
  • the power supply wiring PS is the first voltage source wiring
  • the power supply wiring CA is the second voltage source wiring.
  • the driving TFT 32 and the switching TFT 31 .33 are n-channel type
  • the switching TFT 35 is a p-channel type. Note that the TFT channel polarities may all be the same.
  • the driving TFT32 and the organic EL element EL2 are directly connected. Further, the configuration of the pixel circuit Aij4 is such that, in the pixel circuit Aij2 of FIG. 4, the switching TFT 34 is removed by short-circuiting, the control wiring Ri is removed, and the common anode COM2 is used as the power supply wiring CA. A detailed description of the connection relationship is omitted.
  • FIG. 12 is a circuit diagram showing a configuration of a pixel circuit Aij5 that is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij5 includes a driving TFT 22, a switching TFT 21, 23, 24, 25, capacitors C1, C2, and an organic EL element EL1.
  • the difference from FIG. 1 is that a wiring (first wiring) Pcj is added.
  • the wiring Pcj is a wiring that supplies a constant voltage.
  • the switching TFT (first switching element) 25 is a switching transistor, and between the driving TFT 22 and the organic EL element EL 1 on the first path, here, in particular, the driving TFT 22 and the switching TFT 24 It is provided on the second path connecting the node K (that is, the drain terminal of the driving TFT 22) and the wiring Pcj.
  • the TFTs may all have the same channel polarity. Further, in the pixel circuit Aij 5, as in the third embodiment, the switch TFT 24 is omitted, the common cathode COM is used as the power supply wiring CA, and the power supply wiring CA is connected to each gate wiring Gi, that is, to each gate wiring Gi. It may be separated for each pixel circuit Aij 5 gnorape.
  • circuit configuration of the pixel circuit Aij5 is the same as the circuit configuration of Aij 1 in FIG. 1 except for the above, description thereof is omitted.
  • the timing chart showing the operation of the pixel circuit Aij5 is the same as that in FIG. However, the potential supplied by the wiring Pcj is assumed to be the initialization potential Vpc.
  • the switch TFT 21 is turned on by setting the potential of the gate wiring Gi to GH (High) at time t2.
  • the switch TFT 25 is turned on by setting the potential of the control wiring Ui to GL (Low) at time t3.
  • the time t3 to the time t5 when the control wiring Ui becomes GL is the second path conduction period.
  • the potential of the control wiring Wi is set to GH, and the switching TFT 23 is set to the O state.
  • the initialization potential Vpc is applied to the source lines Sl to Sm by the D / A converter 10 shown in FIG.
  • the gate terminal potential of the driving TFT 22 becomes the initialization potential Vpc that is the potential of the wiring Pcj.
  • the switch TFT 24 is in the OFF state, the current flows from the power supply wiring PS through the drive TFT 22 and the switch TFT 25 to the wiring Pcj in this order, and no current flows through the organic EL element EL1. If this initialization potential V pc is set so that the driving TFT 22 is turned off, the driving TFT 22 is turned off. It becomes a state. Time t2 to time t5 correspond to the first period.
  • time tl and time t6 to time tlO are the same as in the first embodiment, description thereof is omitted.
  • FIG. 13 is a circuit diagram showing a configuration of a pixel circuit Aij6 that is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij6 includes a driving TFT 22, a switching TFT 21, 23, 24, 25, capacitors C1, C2, and an organic EL element EL1.
  • the switching TFT (first switching element) 25 is a switching transistor, which is provided between the driving TFT 22 and the organic EL element EL1 on the first path, in particular, between the driving TFT 62 and the switching TFT 24. It is provided on the second path connecting the node K (ie, the drain terminal of the driving TFT 22) and the common cathode (second voltage source wiring) COM1. The gate terminal of the switching TFT 25 is connected to the gate wiring Gi.
  • the TFTs may all have the same channel polarity.
  • the switch TFT 24 is omitted, the common cathode COM is used as the power supply wiring CA, and the power supply wiring CA is connected to each gate wiring Gi, that is, to each gate wiring Gi. It may be separated for each pixel circuit Aij6 gnole.
  • the circuit configuration of the pixel circuit Aij6 is the same as the circuit configuration of Aij1 in Fig. 1 except for the above, and a description thereof will be omitted.
  • FIG. 14 is a timing chart showing the operation of the pixel circuit Aij6.
  • the switch TFT 21-25 is turned on by setting the potential of the gate wiring Gi to GL (Low) at time t2.
  • the gate terminal potential should be a value that does not exceed the threshold voltage (Vth; Vth is the gate-source voltage and negative value) of the driving TFT 22, that is, the gate terminal potential is VDD + Vth. Is set.
  • the initialization potential Vpc is applied to the source lines Sl to Sm by the D / A converter 10 shown in FIG. 2, the potential at the connection terminal A is the initialization potential Vpc that is the potential of the source wiring Sj. It becomes.
  • the switch TFT24 is in the OFF state, the current is supplied from the power supply wiring PS to the drive TFT22.
  • the switch TFT25 in sequence, flow to the common cathode COM1, and no current flows to the organic EL element EL1. Time t2 to time t5 correspond to the first period.
  • time tl and time t6 to time tlO are the same as those in the first embodiment, the description thereof is omitted.
  • FIG. 15 is a circuit diagram showing a configuration of a pixel circuit Aij7 which is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij7 includes a driving TFT 22, a switching TFT 21, 23, 24, 25, capacitors C1, C2, and an organic EL element EL1.
  • the switching TFT 21 has p-channel polarity and the control wiring Ui has been removed.
  • the switching TFT (first switching element) 25 is a switching transistor, and is between the driving TFT 22 and the organic EL element EL1 on the first path, in particular, between the driving TFT 22 and the switching TFT 24 here. Is provided on the second path connecting the node K (that is, the drain terminal of the driving TFT 22) and the gate wiring Gi. That is, in this embodiment, the gate wiring is used as the first wiring.
  • the gate terminal of the switching TFT is connected to the gate wiring (control wiring of the switching element of the pixel circuit Aij7) Gi.
  • the TFTs may all have the same channel polarity. Further, in the pixel circuit Aij 7, as in the third embodiment, the switch TFT 24 is omitted, the common cathode COM is used as the power supply wiring CA, and the power supply wiring CA is connected to each gate wiring Gi, that is, to each gate wiring Gi. It may be separated for each pixel circuit Aij 7 gnole.
  • the circuit configuration of the pixel circuit Aij7 is the same as the circuit configuration of Aij1 in Fig. 1 except for the above, and a description thereof will be omitted.
  • the switch TFT 21-25 is turned on by setting the potential of the gate wiring Gi to GL (Low) at time t2.
  • GL is set to a value that does not exceed the threshold voltage (Vth; where Vth is a gate-source voltage and a negative value) of the driving TFT 22, that is, GL and VDD + Vth.
  • Vth threshold voltage
  • the potential of the control wiring Wi is set to GH, and the switching TFT 23 is turned on.
  • the switch TFT 24 is in the OFF state, the current flows from the power supply wiring PS through the drive TFT 22 and the switch TFT 25 to the gate wiring Gi in order, and no current flows in the organic EL element EL1. .
  • the gate terminal of the switching TFT 25 has a pulse waveform with the same timing as the gate wiring Gi and is connected to a control wiring independent of the gate wiring Gi.
  • the reason is as follows. As shown in FIG. 2, m pixel circuits Aij are connected to the gate wiring Gi. Therefore, in FIG. 15, m times the current of the pixel circuit Aij6 flows through the gate wiring Gi at time t4.
  • a metal wiring is used for the gate wiring, so that a voltage drop occurs when a current flows through the metal wiring.
  • the voltage supplied from the gate wiring Gi differs between the pixel circuits Aij6. Therefore, the gate terminal of the TFT25 for switch has a pulse waveform with the same timing as the gate wiring Gi. It is better to be connected to independent control wiring. Time t2 to time t5 correspond to the first period.
  • time tl and the time t6 to the time tlO are the same as those in the first embodiment, and thus the description thereof is omitted.
  • FIG. 16 is a circuit diagram showing a configuration of a pixel circuit Aij8 which is the pixel circuit Aij of the present embodiment.
  • the pixel circuit Aij8 includes a driving TFT 32, a switching TFT 31, 33, 34, 35, a capacitor C3 ′ C4, and an organic EL element EL2.
  • the difference from Fig. 4 is that the control wiring Ui is removed and the switch TFT 35 is set to the n-channel polarity.
  • the switching TFT (first switching element) 35 is a switching transistor, and here, between the driving TFT 32 and the organic EL element EL2 on the first path, in particular, between the driving TFT 32 and the switching TFT 34 here. It is provided on the second path that connects the node K between them (that is, the drain terminal of the driving TFT 32) and the gate wiring Gi. That is, in this embodiment, the gate wiring Gi is used as the first wiring.
  • TFT3 for switch The gate terminal of 5 is connected to the gate wiring (control wiring of the switching element of the pixel circuit Aij8).
  • the TFTs may all have the same channel polarity.
  • the switch TFT 34 is omitted, the common cathode COM2 is used as the power supply wiring CA, and the power supply wiring CA is connected to each gate wiring Gi, that is, to each gate wiring Gi. It may be separated for each pixel circuit Aij8 gnole.
  • the gate terminal of the switching TFT 35 has a pulse waveform with the same timing as the gate wiring Gi and is connected to a control wiring independent of the gate wiring Gi. The reason is the same as that of the pixel circuit Aij7 in FIG.
  • the electro-optical element can be prevented from emitting light outside the display period in the pixel circuit. If no current flows through the electro-optic element outside the display period, the display contrast is improved. In addition, since the light emission period is shortened, the deterioration of the electro-optic element is reduced.
  • the organic EL element used in the present invention can emit light with low voltage and low power consumption, and can be thinner than liquid crystal because it does not require a backlight. It is an optical element.
  • the force using an organic EL element as the electro-optical element of the pixel circuit is not limited to this, and any current-driven electro-optical element may be used. Therefore, the light emitting part For example, semiconductor LED and FED light emitting parts can be used.
  • a TFT which is a MOS transistor (including a silicon gate MOS structure) formed on an insulating substrate such as a glass substrate
  • a MOS transistor including a silicon gate MOS structure
  • the present invention is not limited to this, and any element that is a voltage control type element that controls the output current with a control voltage applied to the current control terminal and that has a threshold voltage that determines whether or not the output current exists in the control voltage may be used. Therefore, a general insulated gate field effect transistor including a MOS transistor formed on a semiconductor substrate can be used as the element.
  • the second path provided in series with the electro-optic element from the node of the first path to the branch portion on the electro-optic element side. It is characterized by having a switching element.
  • the display device of the present invention is connected to the branch part on the electro-optic element side from the node of the first path, of the first voltage source wiring and the second voltage source wiring.
  • the potential of the power supply wiring on the branch side is variable.
  • the potential of the branch side power supply wiring is applied such that a voltage at which no current flows through the electro-optic element and a voltage at which current flows through the electro-optic element. By switching between such potentials, it is possible to switch whether or not current flows through the branch of the first path.
  • the pixel circuit can be reduced to increase the number of pixels.
  • a high-definition display device can be realized.
  • the first voltage source wiring has a higher potential than the second voltage source wiring, and the cathode of the electro-optic element and the second voltage source wiring It is characterized by being connected to each other.
  • the first voltage source wiring is at a higher potential than the second voltage source wiring, and the cathode of the electro-optic element and the second voltage source wiring are connected to each other.
  • a current flows in the direction in which the electro-optic element emits light.
  • the second voltage source wiring has a higher potential than the first voltage source wiring, and the anode of the electro-optic element and the second voltage source wiring It is characterized by being connected to each other.
  • the second voltage source wiring is at a higher potential than the first voltage source wiring, and the anode of the electro-optic element and the second voltage source wiring are connected to each other. Current flows in the direction in which the electro-optic element emits light.
  • the display device of the present invention is characterized in that the electro-optical element is an organic EL element.
  • the organic E frequently used as a current-driven electro-optical element.
  • contrast can be increased and deterioration of the organic EL element can be suppressed.
  • the drive element is an insulated gate field effect transistor.
  • the current flowing from the drive element is not passed to the electro-optic element. I can do it.
  • the display device of the present invention includes the drive element, the first switching element, and
  • the second switching element is a thin film transistor.
  • the drive device, the first switching element, and the second switching element are all formed of thin film transistors, thereby making the display device easy and high. Can be manufactured to performance.
  • the display device of the present invention is characterized in that all insulated gate field effect transistors included in the pixel circuit have the same channel polarity.
  • the ability to manufacture an insulated gate field effect transistor in the same process can be achieved, and thus the complexity of the process such as an increase in mask types due to a mixture of different channel polarities is avoided. It becomes possible. Therefore, it is possible to reduce the cost of the display device.
  • the pixel circuit is scanned by a scanning line in units of a plurality of groups in order to set a current to flow through the first path to the driving element.
  • the branch side power supply wiring is separated for each group.
  • the pixel circuit that is not scanned during that period is displayed in the display period. can do. Therefore, even if the pixel circuits are provided in a matrix, a long display period can be secured in each pixel circuit, and accordingly, the luminance of the electro-optical element can be suppressed to a low level, and the electro-optical element is deteriorated. Can be further suppressed.
  • the display device is characterized in that the driving element is a p-channel insulated gate field effect transistor.
  • the current flowing from the drive element can be determined by the potential of the gate terminal of the drive element with respect to the constant potential of the first voltage source wiring. Therefore, it is possible to avoid a load variation in the source follower and to allow an accurate current to flow from the driving element.
  • the display device of the present invention is characterized in that the driving element is an n-channel insulated gate field effect transistor.
  • the current flowing from the drive element can be determined by the potential of the gate terminal of the drive element with respect to the constant potential of the second voltage source wiring. Therefore, it is possible to avoid a load variation in the source follower and to allow an accurate current to flow from the driving element.
  • the display device of the present invention causes the second path to conduct by turning on the first switching element, and from the node of the first path to the electro-optical element.
  • a second path conduction period in which the branch on the side is turned off, and the second path is turned off by turning off the first switching element, and the branch is conducted.
  • the branch portion conduction period is executed.
  • a state is formed in which a current is passed from the drive element to the second path during the second path conduction period and no current is passed through the electro-optic element, and the drive element is passed during the branch conduction period.
  • Force A state can be formed in which a current flows through the electro-optic element without flowing a current through the second path.
  • the display device of the present invention is configured by turning on the first switching element.
  • the second path is turned on, and the second switching element is turned off to turn off the branch of the first path from the node on the electro-optic element side.
  • the path conduction period and the second switching element are turned off by turning off the first switching element, and the branch portion is turned on by turning on the second switching element.
  • the branch portion conduction period is executed.
  • a state is formed in which a current is passed from the drive element to the second path during the second path conduction period while no current is passed through the electro-optic element, and the drive element is transmitted during the branch conduction period.
  • Force A state can be formed in which a current flows through the electro-optic element without flowing a current through the second path.
  • the second path is made conductive by turning on the first switching element, and the branch-side power wiring is not connected to the electro-optic element.
  • a state is formed in which a current is passed from the drive element to the second path in the second path conduction period while no current is passed to the electro-optic element, and the drive element is fed in the branch conduction period.
  • Force A state can be formed in which a current flows through the electro-optic element without flowing a current through the second path.
  • the potential of the branch-side power wiring is a voltage applied between the anode and the cathode of the electro-optic element when the electro-optic element is turned off. Is a potential that becomes a threshold voltage.
  • the potential fluctuation of the branch side power supply wiring when switching between conduction and non-conduction of the branch can be minimized. Therefore, the power consumption associated with charging / discharging of the branch side power supply wiring due to potential fluctuation can be suppressed as much as possible, and the power to realize a low power consumption display device can be achieved.
  • the display device of the present invention is configured by turning on the first switching element.
  • a second path conduction period in which the second path is turned on and the branch on the electro-optic element side from the node of the first path is turned off, and the first switching element is turned off.
  • the second path is made non-conductive and the branch part conduction period for conducting the branch part is executed.
  • the drive element is set to the threshold value state. Is a period set to allow the output current of the driving element to flow through the second path before the branch element conduction period is set to the threshold state after the second path conduction period.
  • the display period during which the electro-optic element is in a light-emitting state or a non-light-emitting state according to the current flowing through the first path determined by the gate-source voltage that has been set. .
  • the first wiring is a signal line that supplies light emission luminance data of the electro-optic element to the pixel circuit.
  • the first wiring is a wiring for supplying a constant potential.
  • the wiring provided as the first wiring may be at a constant potential.
  • the configuration for driving the first wiring is simplified.
  • the display device of the present invention is characterized in that the first wiring is a control wiring of a switching element provided in the pixel circuit.
  • the control wiring of the switching element provided in the pixel circuit is the first wiring. By using it as a wiring, it is necessary to provide a separate wiring as the first wiring.
  • the display device driving method of the present invention is a display device driving method for driving the display device, and the second path is set by setting the first switching element to the N state.
  • the second path is made non-conductive, and the branch conduction period for making the branch conductive is sequentially executed.
  • a state is formed in which a current is not supplied to the electro-optic element while a current is supplied from the drive element to the second path in the second path conduction period, and the drive element is provided in the branch conduction period.
  • Force A state can be formed in which a current flows through the electro-optic element without flowing a current through the second path.
  • the display device driving method of the present invention is a display device driving method for driving the display device, wherein the second path is set by turning on the first switching element.
  • the switching element is turned off to turn off the second path, and the second switching element is turned on to sequentially execute a branch conduction period for conducting the branch. It is characterized by that.
  • a state is formed in which a current is passed from the drive element to the second path during the second path conduction period and no current is passed through the electro-optic element, and the drive element is formed during the branch conduction period.
  • Force A state can be formed in which a current flows through the electro-optic element without flowing a current through the second path.
  • the display device drive method of the present invention is a display device drive method for driving the display device, wherein the second path is set by setting the first switching element to the N state. And the branch on the electro-optic element side is made non-conductive from the node of the first path by setting the branch-side power supply wiring to a potential at which the electro-optic element becomes non-conductive. 2 path conduction period and the first switching element is turned off. In this manner, the second path is rendered non-conductive, and the branch-side power supply wiring is set to a potential at which the electro-optic element is made conductive to sequentially execute the branch-part conduction period in which the branch part is made conductive. It is characterized by that.
  • a state is formed in which a current is passed from the drive element to the second path in the second path conduction period while no current is passed to the electro-optic element, and the drive element in the branch conduction period.
  • Force A state can be formed in which a current flows through the electro-optic element without flowing a current through the second path.
  • the potential of the branch-side power supply wiring is between the anode and the cathode of the electro-optic element when the electro-optic element is turned off. It is characterized in that the applied voltage is a potential that becomes a threshold voltage.
  • the potential fluctuation of the branch side power supply wiring when switching between conduction and non-conduction of the branch can be minimized. Therefore, power consumption accompanying charging / discharging of the branch side power supply wiring due to potential fluctuation can be suppressed as much as possible, and a display device with low power consumption can be realized.
  • the display device drive method of the present invention is a display device drive method for driving the display device, wherein the second switching path is set by turning on the first switching element.
  • the branch conduction period for conducting the branch part are sequentially executed, and the second path conduction period is performed before the drive element is set to the threshold state.
  • a period set for flowing an output current through the second path, and the branch conduction period is a gate that is set in force after the driving element is set to the threshold state after the second path conduction period. 'The number determined by the source voltage
  • the electro-optical element is in a display period in which the electro-optic element is in a light emitting state or a non-light emitting state in accordance with a current flowing through one path.
  • the second path conduction period is executed in the period for compensating the variation in the threshold voltage of the drive element, so that no current flows from the drive element to the second path.
  • a state in which no current flows through the electro-optic element, and the branch conduction period is used as the display period.
  • the display device of the present invention when setting the control voltage of the current control terminal of the driving transistor to a value corresponding to the threshold voltage, no current flows through the electro-optical element, so that the image quality is improved. Therefore, it can be suitably used for a display device using a current-driven display element.

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Description

明 細 書
表示装置およびその駆動方法
技術分野
[0001] 本発明は、有機 EL (Electro Luminescence)ディスプレイや FED (Field Emission Di splay)等の電流駆動素子を用いた表示装置およびその駆動方法に関するものであ る。
背景技術
[0002] 近年、有機 ELディスプレイや FED等の電流駆動発光素子の研究開発が活発に行 われている。特に有機 ELディスプレイは、低電圧'低消費電力で発光可能なデイス プレイとして、携帯電話や PDA (Personal Digital Assistants)など携帯機器用として 注目されている。
[0003] この有機 ELディスプレイの画素回路構成として、特表 2002— 514320号公報（20 02年 5月 14日公表）に示された回路構成を図 8に示す。
[0004] 図 8に示す画素回路 300は、駆動用 TFT365、スィッチ用 TFT360 ' 370 · 375、コ ンデンサ 350 · 355、及び、有機 EL素子（OLED) 380力 構成される。上記 4つの T FT (Thin Film Transistor:薄膜トランジスタ）は全て pチャネル型である。
[0005] 馬区動用 TFT365と、スィッチ用 TFT375と、有機 EL素子 380とは、電源、ライン（+V DDライン） 390と共通陰極 (GNDライン）との間に、電源ライン 390側を駆動用 TFT 365としてこの順で直列に接続されている。スィッチ用 TFT360とコンデンサ 350とは 、駆動用 TFT365のゲート端子とデータライン 310との間に、コンデンサ 350を駆動 用 TFT365側として直列に接続されている。また、スィッチ用 TFT370は、駆動用 T FT365のゲート端子とドレイン端子との間に接続されており、コンデンサ 355は駆動 用 TFT365のゲート端子とソース端子との間に接続されている。
[0006] スィッチ用 TFT360のゲート端子はセレクトライン 320に、スィッチ用 TFT370のゲ ート端子はオートゼロライン 330に、スィッチ用 TFT375のゲート端子は照明ライン 3 40に接続されている。
[0007] この画素回路 300では、第 1期間にオートゼロライン 330及び照明ライン 340が Lo wとなることにより、スィッチ用 TFT370及び 375が ON状態となり、駆動用 TFT365 のドレイン端子とゲート端子とが同電位となる。このとき、駆動用 TFT365が ON状態 となり、駆動用 TFT365から有機 EL素子 380に向けて電流が流れる。このとき、デー タライン 310を基準電位とし、セレクトライン 320を Lowとしてコンデンサ 350の他方 端子 (スィッチ用 TFT360側の端子）を当該基準電位としておく。
[0008] 次に第 2期間となり、照明ライン 340を Highとすることにより、スィッチ用 TFT375を OFF状態とする。これにより、駆動用 TFT365のゲート端子電位は徐々に高くなり、 駆動用 TFT365の閾値電圧（Vth ;但し Vthはゲート'ソース間電圧であって負の値） に対応した値（ + VDD+Vth)となったときに駆動用 TFT365は OFF状態となる。
[0009] 次に第 3期間となり、オートゼロライン 330を Highとすることにより、スィッチ用 TFT3 70を OFF状態とする。これにより、コンデンサ 350に、そのときのスィッチ用 TFT370 のゲート端子電位と基準電位との差が記憶される。即ち、駆動用 TFT365のゲート 端子電位は、データライン 310の電位が基準電位であるときに、閾値状態（ゲート'ソ ース間電圧が閾値電圧 Vthとなる状態）に対応した値（+VDD + Vth)となる。そして 、データライン 310の電位がその基準電位から変化すれば、駆動用 TFT365の閾値 電圧に関係なぐその電位変化に対応した電流が駆動用 TFT365を流れる。
[0010] そこで、そのような所望の電位変化をデータライン 310に与え、セレクトライン 320を High状態とすることによりスィッチ用 TFT360を OFF状態として、この駆動用 TFT3 65のゲート端子電位をコンデンサ 355の端子間電圧として保持し、画素回路 300の 選択期間を終了する。
[0011] このような電位の設定例としては、例えば図 9に示すようなものが考えられる。同図 では、基準電位は Vpcであり、データライン 310の基準電位 Vpcから変化した後の電 位は Vdataである。
[0012] 以上のように、図 8に示す画素回路 300を用いれば、駆動用 TFT365の閾値電圧 に依らず、駆動用 TFT365から有機 EL素子 380へ出力する電流値を設定すること ができる。
[0013] 図 10に示す画素回路は、特開 2002— 351401号公報（2002年 12月 6日公開） に記載されたものである。図 10に示す画素回路 200は、駆動用 TFT202、スィッチ fflTFT201 - 203 - 204 - 205,コンデンサ 251 · 252、及び、有機 EL素子（OLED) 2 53から構成されてレ、る。上記 5つの TFTは全て pチャネル型である。
[0014] 馬区動用 TFT202と、スィッチ用 TFT204と、有機 EL素子 253とは、電 Kライン（+V DDライン） 271と共通陰極 (GNDライン）との間に、駆動用 TFT202を電源ライン 27 1側として、この順で直列に接続されている。また、スィッチ用 TFT205は有機 EL素 子 253と並列に接続されている。
[0015] スィッチ用 TFT201とコンデンサ 251とは、駆動用 TFT202のゲート端子とデータ ライン 272との間に、スィッチ用 TFT201をデータライン 272側として、直列に接続さ れている。スィッチ用 TFT203は、駆動用 TFT202のゲート端子とソース端子との間 に接続されている。
[0016] スィッチ用 TFT201のゲート端子は選択線 281に、スィッチ用 TFT203のゲート端 子は制御信号線 283に、スィッチ用 TFT204のゲート端子は制御信号線 284に、ス イッチ用 TFT205のゲート端子は制御信号線 285に接続されている。
[0017] この画素回路 200では、図 11に示すように、第 1期間（時刻 t3〜時刻 t4)に制御信 号 f泉 283 · 284· 285力 SLowとなることにより、スィッチ用 TFT203 · 204· 205力 S〇N 状態となり、駆動用 TFT202のドレイン端子とゲート端子とが同電位となる。これによ り、駆動用 TFT202が ON状態となり、駆動用 TFT202から共通陰極に向けて電流 が流れる。このとき、スィッチ用 TFT205及び有機 EL素子 253のそれぞれには、スィ ツチ用 TFT205の ON状態のときのインピーダンスと有機 EL素子 253のインピーダン スとの比に応じた電流が流れる。またこのとき、データライン 272を基準電位 Vpcとし 、選択線 281を Lowとすることによりスィッチ用 TFT201を ON状態とし、コンデンサ 2 51の他方端子 (スィッチ用 TFT201側の端子）を基準電位 Vpcとしておく。
[0018] 次に第 2期間（時刻 t4〜時刻 t5)となり、制御信号線 284を Highとすることにより、 スィッチ用 TFT204を OFF状態とする。これにより、駆動用 TFT202のゲート端子電 位は徐々に高くなり、駆動用 TFT202の閾値電圧 (Vth ;但し Vthはゲート'ソース間 電圧であって負の値）に対応した値（+VDD + Vth)となったときに駆動用 TFT202 は OFF状態となる。
[0019] 次に第 3期間（時刻 t5〜時刻 t9)となり、制御信号線 283を Highとすることにより、 スィッチ用 TFT203を OFF状態とする。これにより、コンデンサ 251に、そのときのス イッチ用 TFT203のゲート端子電位と基準電位 Vpcとの差が記憶される。即ち、駆動 用 TFT202のゲート端子電位は、データライン 272の電位が基準電位 Vpcであると きに、閾値状態 (ゲート'ソース間電圧が閾値電圧 Vthとなる状態）に対応した値（+ VDD + Vth)となる。そして、データライン 272の電位がその基準電位 Vpcから電位 Vdataに変化すれば、駆動用 TFT202の閾値電圧に関係なぐその電位変化に対 応した電流が駆動用 TFT202を流れる。
[0020] そこで、そのような所望の電位変化をデータライン 272に与え、選択線 281を High とすることによりスィッチ用 TFT201を OFF状態として、この駆動用 TFT202のゲート 端子電位をコンデンサ 252の端子間電圧として維持し、画素回路 200の選択期間を 終了する。
[0021] このように、図 2に示す画素回路 200を用いることで、駆動用 TFT202の閾値電圧 に依らず、駆動用 TFT202から有機 EL素子 253へ出力する電流値を設定すること ができ、かつ、スィッチ用 TFT205の ON状態のときのインピーダンスを小さくすること で、第 1期間に駆動用 TFT202から有機 EL素子 253へ流れる電流を抑制することが できる。
[0022] 上記図 8の画素回路 300を用いれば、駆動用 TFT365の閾値電圧に依らず、所望 の電流を有機 EL素子 380に流すことができる。しかしながら、上記第 1期間に駆動用 TFT365から有機 EL素子 380に向けて電流が流れて、有機 EL素子 380が発光し てしまう。元来、第 1期間は無発光期間であり、有機 EL素子 380に電流を流さない期 間であるため、コントラストの低下及び有機 EL素子 380の劣化を招くという課題があ る。
[0023] これは、図 10の画素回路 200についても同様である。すなわち、上記第 1期間に有 機 EL素子 253と並列に接続されたスィッチ用 TFT205を ON状態にすることで、有 機 EL素子 253に流れる電流を抑制することが出来る。理論的には、スィッチ用 TFT 205の〇N状態のときのインピーダンスをゼロ、あるいは有機 EL素子 253のインピー ダンスを無限大にすることで、第 1期間に有機 EL素子 253に電流を流さないことは可 能である。しかしながら、スィッチ用 TFT205の ON状態のときのインピーダンスをゼ 口にすることは困難であり、また有機 EL素子 253のインピーダンスも有限であるため 、有機 EL素子 253のインピーダンスと、このスィッチ用 TFT205とのインピーダンス 比に応じた電流がそれぞれの素子に流れる。したがって、図 10の画素回路 200を用 いた場合にも、コントラストの低下及び有機 EL素子 253の劣化を免れることはできな レ、。
発明の開示
[0024] 本発明は、上記課題を解決するものであり、その目的は、従来の画素回路と比べて コントラストを高くすることが可能であり、かつ、電気光学素子の劣化を抑制することの できる表示装置及びその駆動方法を実現することにある。
[0025] 本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子 を有する画素回路を備えた表示装置において、前記画素回路は、第 1の電圧源配 線と第 2の電圧源配線とを結ぶ第 1の経路上に、前記第 1の経路に流す電流を決定 する駆動素子と前記電気光学素子とを互いに直列の関係に備えているとともに、前 記第 1の経路上の前記駆動素子と前記電気光学素子との間のノードと、第 1の配線と を結ぶ第 2の経路上に設けられた第 1のスイッチング素子を備えていることを特徴とし ている。
[0026] 上記の発明によれば、第 1のスイッチング素子を ON状態とするとともに、電気光学 素子に電流が流れ得ない状態を形成すれば、駆動素子が流す電流を電気光学素 子に流さずに第 1のスイッチング素子に流すことができる。すなわち、第 1の電圧源配 線と第 2の電圧源配線とのうち前記ノードから駆動素子側の電源配線と、第 1の配線 との間で電流を流すことができる。
[0027] また、第 1のスイッチング素子を OFF状態とするとともに、電気光学素子に電流が流 れ得る状態を形成すれば、駆動素子が流す電流を第 2の経路に流さずに電気光学 素子に流すことができる。すなわち、第 1の電圧源配線と第 2の電圧源配線との間で 電流を流すことができる。
[0028] 従って、駆動素子から電流を流しながら電気光学素子に電流を流さない状態と、駆 動素子から電気光学素子に電流を流す状態とを区別して形成することができる。駆 動素子から電流を流しながら電気光学素子に電流を流さない状態を形成したときに 、画素回路に電気光学素子の発光輝度データを送信して記憶させれば、表示期間 に、その記憶した発光輝度データに従って、駆動素子から電気光学素子に電流を流 す状態を形成して、電気光学素子を所望の輝度で発光させることができる。これによ り、画素回路において表示期間以外には電気光学素子を発光させないようにするこ とができる。表示期間以外に電気光学素子に電流が流れなければ表示のコントラスト は向上する。また、発光期間がそれだけ短くなるため、電気光学素子の劣化が少なく なる。
[0029] 以上により、従来の画素回路と比べてコントラストを高くすることが可能であり、かつ 、電気光学素子の劣化を抑制することのできる表示装置を実現することができる。
[0030] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0031] [図 1]本発明の実施形態を示すものであり、表示装置の第 1の画素回路の構成を示 す回路図である。
[図 2]本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である [図 3]図 1の画素回路の動作を示すタイミングチャートである。
[図 4]本発明の実施形態を示すものであり、表示装置の第 2の画素回路の構成を示 す回路図である。
[図 5]本発明の実施形態を示すものであり、表示装置の第 3の画素回路の構成を示 す回路図である。
[図 6]図 5の画素回路の動作を示すタイミングチャートである。
[図 7]本発明の実施形態を示すものであり、表示装置の第 4の画素回路の構成を示 す回路図である。
[図 8]従来技術を示すものであり、第 1の従来例の画素回路の構成を示す回路図で ある。
[図 9]図 8の画素回路の動作を示すタイミングチャートである。 園 10]従来技術を示すものであり、第 2の従来例の画素回路の構成を示す回路図で ある。
[図 11]図 10の画素回路の動作を示すタイミングチャートである。
園 12]本発明の実施形態を示すものであり、表示装置の第 5の画素回路の構成を示 す回路図である。
園 13]本発明の実施形態を示すものであり、表示装置の第 6の画素回路の構成を示 す回路図である。
[図 14]図 13の画素回路の動作を示すタイミングチャートである。
園 15]本発明の実施形態を示すものであり、表示装置の第 7の画素回路の構成を示 す回路図である。
園 16]本発明の実施形態を示すものであり、表示装置の第 8の画素回路の構成を示 す回路図である。
符号の説明
[0032] 1 表示装置
22、 32 駆動用 TFT (駆動素子）
24、 34 スィッチ用 TFT (第 2のスイッチング素子)
25、 35 スィッチ用 TFT (第 1のスイッチング素子)
EL1、 EL2 有機 EL素子（電気光学素子）
PS 電源配線 (第 1の電圧源配線）
COM 共通陰極（第 2の電圧源配線）
CA 電源配線（第 2の電圧源配線）
Sj ソース配線 (第 1の配線）
Gi ゲート配線 (第 1の配線）
Pcj 配線 (第 1の配線）
発明を実施するための最良の形態
[0033] 本発明の実施の形態について図 1ないし図 7に基づいて説明すれば、以下の通り である。
[0034] なお、本発明に用いられるスイッチング素子はアモルファスシリコン TFT、低温ポリ シリコン TFTや CG (Continuous Grain)シリコン TFTなどで構成できる力 本実施の 形態では CGシリコン TFTを用いることとする。
[0035] ここで、 CGシリコン TFTの構成は、例えば" 4.0_in. TFT-OLED Displays and a Nov el Digital Driving Method" (SID'OO Digest, pp.924- 927、半導体エネルギー研究所） に発表されており、 CGシリコン TFTの製造プロセスは、例えば" Continuous Grain Sil icon Technology and Its Applications ror Active Matrix Display (AM-LCD 2000、 p p.25-28,半導体エネルギー研究所）に発表されている。すなわち、 CGシリコン TFT の構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明 は省略する。
[0036] また、本実施の形態で用いる電気光学素子である有機 EL素子についても、その構 成は、 列えは Polymer Light-Emitting Diodes for use in Flat panel Displays AM_L CD '01、 pp.211-214, University of Cambridge)に発表されており公知であるため、こ こではその詳細な説明は省略する。
[0037] 図 2に、本実施の形態に係る表示装置 1の構成を示す。
[0038] 表示装置：！は 複数の画素回路八 ニ：！〜 ニ：！〜！^と、ソースドライバ回路 11 と、ゲートドライバ回路 3と、コントロール回路 12とを備えている。画素回路 Aijは、複 数の互いに平行に配されたソース配線 ¾ (信号配線）…と、これらに直交する複数の 互いに平行に配されたゲート配線 Gi…との各交差点に対応してマトリクス状に配置さ れている。ソース配線 Sjは、後述する有機 EL素子 EL1や EL2に発光輝度データとし ての信号を供給するために、ソースドライバ回路 1 1に接続されている。ゲート配線 Gi は、ゲートドライバ回路 3に接続されている。
[0039] ソースドライバ回路 11およびゲートドライバ回路 3は、表示装置 1全体の小型化およ び作製コストの低減を図るため、画素回路 Aijと同じ基板上に、多結晶シリコン TFTま たは CGシリコン TFTを用いて、全部もしくは一部形成されることが好ましい。
[0040] ソースドライバ回路 11は、 mビットのシフトレジスタ 4と、レジスタ 8と、ラッチ 7と、 m個 の D/Aコンバータ 10…とを有している。
[0041] このソースドライバ回路 11において、シフトレジスタ 4は、縦続接続された m個のレ ジスタを有しており、コントロール回路 12より先頭のレジスタに入力されるスタートパル ス SPをクロック CLKに同期して転送し、各出力段（レジスタ）力 タイミングパルス SS Pとしてレジスタ 8へ出力する。レジスタ 8には、タイミングパルスが入力されるタイミン グでコントロール回路 12から表示データ DAが入力される。レジスタ 8に表示データ D Aがー列分記憶されると、コントロール回路 12からラッチ 7に入力されるラッチパルス LPに同期して上記一列分の表示データ DA力 Sラッチ 7に入力される。ラッチ 7に保持 された表示データ DAのそれぞれは対応する DZAコンバータ 10へ出力される。 D/ Aコンバータ 10は、各ソース配線 Sjに 1つずつ設けられており、ラッチ 7から入力され る表示データ DAをアナログの信号電圧 Daとして、対応するソース配線 に与える。
[0042] このように、ソースドライバ回路 11は、ポリシリコン TFT液晶等で用いられるソースド ライバ回路と同様な構成をとる。
[0043] コントロール回路 12は、前記のスタートパルス SP、クロック CLK：、表示データ DA、 及び、ラッチパルス LPを出力する回路である。また、コントロール回路 12は、ゲートド ライバ回路 3に与えるためのタイミング信号 OE、スタートパルス YI、及び、クロック YC Κを出力する。
[0044] ゲートドライバ回路 3は、図示しないシフトレジスタ回路と、論理演算回路と、バッフ ァとを含んでいる。このゲートドライバ回路 3において、入力されたスタートパルス ΥΙを クロック YCKに同期して上記のシフトレジスタ回路内を転送し、論理演算回路によつ て、シフトレジスタ回路各出力段から出力されたノ^レスとタイミング信号 ΟΕとで論理 演算を行い、バッファを通して対応したゲート配線 Giおよび後述する制御配線 Ri'W i'Uiへ必要な電圧を出力する。各ゲート配線 Giには複数個の画素回路 Aijが接続さ れており、画素回路 Aijはこれらのグループ単位でゲート配線 Gi (走査線）によって走 查される。
[0045] また、画素回路 Aijが配置されている領域には、電圧源としての電源配線 PSが配 置されている力 これについては後述する。
[0046] 次に、表示装置 1に備えられる画素回路 Aijの各実施例について以下に説明する。
[0047] 〔実施例 1〕
図 1は、本実施例の画素回路 Aijである画素回路 Aij 1の構成を示す回路図である [0048] 図 1に示すように、画素回路 Aij lは、駆動用 TFT22、スィッチ用 TFT21 ' 23 ' 24' 25、コンデンサ C1 ' C2、及び、有機 EL素子 EL1を備えている。駆動用 TFT22及び スィッチ用 TFT24 · 25は pチャネル型であり、スィッチ用 TFT21 · 23は nチャネル型 である。なお、上記 TFTのチャネル極性は全て同じであってもよい。
[0049] 駆動用 TFT22と、スィッチ用 TFT24と、有機 EL素子 EL1とは、電源配線（第 1の 電圧源配線) PSと共通陰極（第 2の電圧源配線) COM1とを結ぶ第 1の経路上に、 駆動用 TFT22を電源配線 PS側としてこの順で直列に設けられている。第 1の経路 上の素子は、図 1の場合、駆動用 TFT22、スィッチ用 TFT24、及び、有機 EL素子 E L1のみからなる。駆動用 TFT (駆動素子） 22は有機 EL素子（電気光学素子) EL1 に駆動電流を供給する駆動用のトランジスタである。スィッチ用 TFT (第 2のスィッチ ング素子） 24はスイッチングトランジスタである。なお、スィッチ用 TFT24と有機 EL素 子 EL1との位置は上記の関係であっても互いに入れ替わってもよぐ第 1の経路上で 駆動用 TFT22と有機 EL素子 EL1とが互いに直接接続されていなくても、直列の関 係にあればよレ、。電源配線 PSは一定の電位 Vpとなっている。共通陰極 COM1には 共通の一定の電位 Vcom (Vp >Vcom)が付与されており、各有機 EL素子 EL1の 共通電極となっている。
[0050] コンデンサ C1とコンデンサ C2とは、駆動用 TFT22のゲート端子と駆動用 TFT22 のソース端子との間に、コンデンサ C1を駆動用 TFT22のゲート端子側として直列に 接続されている。なお、コンデンサ C1とコンデンサ C2との接続点を接続端 Aとする。 スィッチ用 TFT21はスイッチングトランジスタであり、上記接続端 Aとソース配線 と の間に接続されている。スィッチ用 TFT23はスイッチングトランジスタであり、駆動用 TFT22のゲート端子と駆動用 TFT22のドレイン端子との間に接続されている。スィ ツチ用 TFT (第 1のスイッチング素子） 25はスイッチングトランジスタであり、第 1の経 路上の駆動用 TFT22と有機 EL素子 EL1との間、ここでは特に駆動用 TFT22とスィ ツチ用 TFT24との間のノード K (すなわち駆動用 TFT22のドレイン端子）と、ソース 配線 (第 1の配線） Sjとを結ぶ第 2の経路上に設けられている。第 2の経路上の素子 は、図 1の場合、スィッチ用 TFT25のみからなる。また、ここでは第 1の配線としてソ ース配線 Sjを用いているが、これに限らず、電源配線 PSおよび共通陰極 COM1と は異なる配線であって、その電位が設定可能な配線であればよい。
[0051] スィッチ用 TFT21のゲート端子はゲート配線 Giに、スィッチ用 TFT23のゲート端 子は制御配線 Wiに、スィッチ用 TFT24のゲート端子は制御配線 Riに、スィッチ用 T FT25のゲート端子は制御配線 Uiに接続されている。
[0052] なお、駆動用 TFT22とスィッチ用 TFT24と有機 EL素子 EL1とを上記のような接続 関係とする場合、駆動用 TFT22を pチャネル型とし、電源配線 PSと駆動用 TFT22 のソース端子とを接続するとともに、有機 EL素子 EL1の陰極と共通陰極 COM1とを 接続するのが好ましい。この理由は、駆動用 TFT22が nチャネル型である場合は、 駆動用 TFT22のソース端子は有機 EL素子 EL1側となり、ソースフォロワとなるため、 負荷変動に対し駆動用 TFT22から有機 EL素子 EL1へ流れる電流値が変動してし まうためである。また、スィッチ用 TFT24と有機 EL素子 EL1との位置は互いに入れ 替わってもよい。
[0053] 図 3は、上記構成の画素回路 Aij lの動作を示すタイミングチャートである。この画素 回路 Aij lの動作は、コントロール回路 12から供給される前述の各種の信号に基づい て、ソースドライバ回路 11およびゲートドライバ回路 3によって制御される。以下、本 画素回路 Aij lの動作を図 3のタイミングチャートを用いて説明する。
[0054] 図 3におレ、ては、ゲート配線 Gi、制御配線 Wi、制御配線 Ui、制御配線 Ri、ソース 配線 Sjにそれぞれ設定される電位が変化するタイミングが示されている。また、ゲート 配線 Gi+ 1、制御配線 Wi+ 1、制御配線 Ui+ 1、制御配線 Ri+ 1のそれぞれは、同 じソース配線 Sjに接続され、かつゲート配線 Giの次に走査されるゲート配線 Gi+ 1に 接続される画素回路 A (i+ l)jに対応する。
[0055] 図 3に示すように、時刻 tl〜時刻 tlOは画素回路 Aijの選択期間である。まず、最 初の時刻 tlに制御配線 Riの電位を GH (High)とすることにより、スィッチ用 TFT24 を OFF状態とする。これにより、第 1の経路のうちのノード Kから電源配線 COM側の 枝部が非導通となる。時刻 tl〜時刻 t2を第 0期間とする。
[0056] 次に、時刻 t2でゲート配線 Giの電位を GH (High)とすることにより、スィッチ用 TF T21を〇N状態とする。次に、時刻 t3で制御配線 Uiの電位を GL (Low)とすることに より、スィッチ用 TFT25を ON状態とする。制御配線 Uiが GLとなる時刻 t3〜時刻 t5 は、第 2の経路導通期間である。次に、時刻 t4で制御配線 Wiの電位を GHとして、ス イッチ用 TFT23を ON状態とする。このとき、図 2に示した D/Aコンバータ 10…によ り、ソース配線 Sl〜Smに初期化電位 Vpcが付与されている。これにより、駆動用 TF T22のゲート端子電位はソース配線 Sjの電位である初期化電位 Vpcとなる。このとき 、スィッチ用 TFT24が OFF状態にあるため、電流は電源配線 PSから駆動用 TFT2 2とスィッチ用 TFT25とを順に通ってソース配線 へ流れ、有機 EL素子 EL1には電 流は流れない。仮に、この初期化電位 Vpcを駆動用 TFT22が OFF状態となるように 設定すれば、駆動用 TFT22は OFF状態となる。時刻 t2〜時刻 t5が第 1期間に相当 する。
[0057] 次に、時刻 t5で制御配線 Uiの電位を GHとすることにより、スィッチ用 TFT25を〇F F状態とする。これにより、駆動用 TFT22のゲート端子電位は徐々に高くなり、駆動 用 TFT22の閾値電圧（Vth；但し Vthはゲート'ソース間電圧であって負の値）に対 応した値 (Vp+Vth)となったときに、駆動用 TFT22は OFF状態となる。時刻 t5〜時 刻 t6が第 2期間に相当する。この第 2期間は、 TFTの閾値電圧に製造上のばらつき があるために、このばらつきを補償するために実行する期間である。この第 2期間を 実行することにより、駆動用 TFT22がどのような閾値電圧を有していても、当該駆動 用 TFT22を必ず閾値状態とすることができる。従って、駆動用 TFT22に所望の電 流を流すように制御するには、この後に駆動用 TFT22のゲート'ソース間電圧を、閾 値状態から所望の電流に応じた電圧だけ変化させればよい。
[0058] そこで次に、時刻 t6で制御配線 Wiの電位を GLとすることにより、スィッチ用 TFT2 3を OFF状態とする。これにより、コンデンサ C1に、駆動用 TFT22の閾値電圧に対 応した値が記憶される。このとき、接続端 Aの電位は Vpcであるため、コンデンサ C1 の両端に印加される電圧は、ソース配線 Sj側を基準にして Vp+Vth_Vpcとなる。 そして、ソース配線 Sjの電位が初期化電位 Vpcから変化すれば、駆動用 TFT22の 閾値電圧に関係なぐその電位変化に対応した電流が駆動用 TFT22を流れる。時 刻 t6〜時刻 t7が第 3期間に相当する。
[0059] そして次に、時刻 t7で、ソース配線 Sjの電位を、有機 EL素子 EL1に所望の電流が 流れる駆動用 TFT22のゲート端子電位 (Vda)が得られるような電位 (Vda' )に切り 換える。
[0060] このとき、ゲート端子電位 (Vda)は
Vda=Vp + Vth -Vpc +Vda'
となる。
[0061] そこで、上記ソース配線の電位 Vda'が
Vda'≥Vpc
ならば、駆動用 TFT22は OFF状態となる。逆に、
Vda' <Vpc
ならば、駆動用 TFT22は ON状態となる。
[0062] 次に、時刻 t8で制御配線 Giの電位を GLとし、さらに時刻 t9でソース配線 Sjの電位 をスィッチ用 TFT21が OFF状態となる電位 (Voff：図 3では初期化電位 Vpc)とする ことにより、スィッチ用 TFT21を OFF状態とする。
[0063] 次に、時刻 tlOで、制御配線 Riの電位を GLとすることによりスィッチ用 TFT24を O
N状態とすると、第 1の経路のうちのノード Kから電源配線 COM側の枝部が導通し、 駆動用 TFT22から有機 EL素子 EL1へ所望の電流が流れる。この時刻 tlOから次に 画素回路 Aijが選択期間となるまでを第 4期間とする。第 4期間は枝部導通期間であ り、画素回路 Aijの表示期間である。
[0064] 〔実施例 2〕
図 4は、本実施例の画素回路 Aijである画素回路 Aij2の構成を示す回路図である
[0065] 図 4に示すように、画素回路 Aij2は、図 1の画素回路 Aij 1において有機 EL素子の 駆動電流を流す電源の極性を反転させたものであり、駆動用 TFT32、スィッチ用 TF Τ31 · 33 · 34· 35、コンデンサ C3 ' C4、及び、有機 EL素子 EL2を備えている。駆動 用 TFT32及びスィッチ用 TFT31 ' 33は nチャネル型であり、スィッチ用 TFT34' 35 は pチャネル型である。なお、上記 TFTのチャネル極性は全て同じであってもよい。
[0066] 駆動用 TFT32と、スィッチ用 TFT34と、有機 EL素子 EL2とは、電源配線（第 1の 電圧源配線) PSと共通陽極（第 2の電圧源配線) COM2とを結ぶ第 1の経路上に、 駆動用 TFT32を電源配線 PS側としてこの順で直列に設けられている。第 1の経路 上の素子は、図 4の場合、駆動用 TFT32、スィッチ用 TFT34、及び、有機 EL素子 E L2のみからなる。駆動用 TFT (駆動素子） 32は有機 EL素子（電気光学素子) EL2 に駆動電流を供給する駆動用のトランジスタである。スィッチ用 TFT (第 2のスィッチ ング素子） 34はスイッチングトランジスタである。なお、スィッチ用 TFT34と有機 EL素 子 EL2との位置は上記の関係であっても互いに入れ替わってもよぐ第 1の経路上で 駆動用 TFT32と有機 EL素子 EL2とが互いに直接接続されていなくても、直列の関 係にあればよレ、。電源配線 PSは一定の電位 Vpとなっている。共通陽極 COM2には 共通の一定の電位 Vcom (Vp < Vcom)が付与されており、各有機 EL素子 EL2の 共通電極となっている。
[0067] コンデンサ C3とコンデンサ C4とは、駆動用 TFT32のゲート端子と駆動用 TFT32 のソース端子との間に、コンデンサ C3を駆動用 TFT32のゲート端子側として直列に 接続されている。なお、コンデンサ C3とコンデンサ C4との接続点を接続端 Bとする。 スィッチ用 TFT31はスイッチングトランジスタであり、上記接続端 Bとソース配線 Sjと の間に接続されている。スィッチ用 TFT33はスイッチングトランジスタであり、駆動用 TFT32のゲート端子と駆動用 TFT32のドレイン端子との間に接続されている。スィ ツチ用 TFT (第 1のスイッチング素子） 35はスイッチングトランジスタであり、第 1の経 路上の駆動用 TFT32と有機 EL素子 EL2との間、ここでは特に駆動用 TFT32とスィ ツチ用 TFT34との間のノード K (すなわち駆動用 TFT32のドレイン端子）と、ソース 配線 (第 1の配線) ¾とを結ぶ第 2の経路上に設けられている。第 2の経路上の素子 は、図 4の場合、スィッチ用 TFT35のみからなる。また、ここでは第 1の配線としてソ ース配線 Sjを用いているが、これに限らず、電源配線 PSおよび共通陽極 COM2と は異なる配線であって、その電位が設定可能な配線であればよい。
[0068] スィッチ用 TFT31のゲート端子はゲート配線 Giに、スィッチ用 TFT33のゲート端 子は制御配線 Wiに、スィッチ用 TFT34のゲート端子は制御配線 Riに、スィッチ用 T FT35のゲート端子は制御配線 Uiに接続されている。
[0069] なお、駆動用 TFT32とスィッチ用 TFT34と有機 EL素子 EL1とを上記のような接続 関係とする場合、駆動用 TFT32を nチャネル型とし、電源配線 PSと駆動用 TFT32 のソース端子とを接続するとともに、有機 EL素子 EL2の陽極と共通陽極 COM2とを 接続するのが好ましい。この理由は、駆動用 TFT32が pチャネル型である場合は、 駆動用 TFT32のソース端子は有機 EL素子 EL2側となり、ソースフォロワとなるため、 負荷変動に対し有機 EL素子 EL2から駆動用 TFT32へ流れる電流値が変動してし まうためである。また、スィッチ用 TFT34と有機 EL素子 EL2との位置は互いに入れ 替わってもよい。
[0070] 上記構成の画素回路 Aij2の動作は、前述の画素回路 Aij lの図 3の動作において 、 TFTのチャネル極性に合せて電位の高低関係を適宜入れ替えただけのものとなる ので、その説明は省略する。
[0071] 〔実施例 3〕
図 5は、本実施例の画素回路 Aijである画素回路 Aij3の構成を示す回路図である
[0072] 図 5に示すように、画素回路 Aij3は、駆動用 TFT22、スィッチ用 TFT21 .23.25、 コンデンサ C1 ' C2、及び、有機 EL素子 EL1を備えている。駆動用 TFT22及びスィ ツチ用 TFT25は pチャネル型であり、スィッチ用 TFT21 · 23は nチャネル型である。 なお、上記 TFTのチャネル極性は全て同じであってもよい。
[0073] この画素回路 Aij3の構成は、図 1の画素回路 Aij lにおいて、スィッチ用 TFT24を 短絡除去するとともに制御配線 Riを除去し、共通陰極 COM1を電源配線 (第 2の電 圧源配線) CAとしたものである。従って、駆動用 TFT22のドレイン端子と有機 EL素 子 EL1の陽極とは直接接続されて、第 1の経路上の素子は駆動用 TFT22および有 機 EL素子 EL1のみとなり、その接続点がノード Kとなる。
[0074] 図 6は、上記構成の画素回路 Aij3の動作を示すタイミングチャートである。この画素 回路 Aij 3の動作は、コントロール回路 12から供給される前述の各種の信号に基づい て、ソースドライバ回路 11およびゲートドライバ回路 3によって制御される。以下、本 画素回路 Aij3の動作を図 6のタイミングチャートを用いて説明する。
[0075] 図 6においては、ゲート配線 Gi、制御配線 Wi、制御配線 Ui、電源配線 CAi、ソース 配線 にそれぞれ設定される電位が変化するタイミングが示されている。また、ゲート 配線 Gi+ 1、制御配線 Wi+ 1、制御配線 Ui+ 1、電源配線 CAi+ 1のそれぞれは、 同じソース配線 Sjに接続され、かつゲート配線 Giの次に走査されるゲート配線 Gi+ 1 に接続される画素回路 A (i+ l)jに対応する。
[0076] 図 6に示すように、時刻 tl〜時刻 tlOは画素回路 Aijの選択期間である。
[0077] まず、最初の時刻 tlに電源配線 CAの電位を、時刻 tl〜時刻 t7で有機 EL素子 EL 1の発光に寄与する電流を流さない電位に設定する。これにより、第 1の経路のうちの ノード Kから電源配線 CA側の枝部が非導通となる。このとき、電源配線 CAの電位を 、有機 EL素子 EL1の陽極と陰極との間に印加される電圧が順方向で有機 EL素子 E L1の閾値電圧となるような電位 (Vcom' )に設定するのが好ましい。電源配線 CAを 、有機 EL素子 EL1の陽極と陰極との間に印加される電圧が順方向で有機 EL素子 E L1の閾値電圧より小さくなつたり、逆方向となったりするような電位に設定すると、 Vc om'の値が大きくなるため、電源配線 CAを充放電するのに伴う消費電力が大きくな り、表示装置 1の消費電力が大きくなつてしまうためである。時刻 tl〜時刻 t2を第 0期 間とする。
[0078] 次に、時刻 t2でゲート配線 Giの電位を GH (High)とすることにより、スィッチ用 TF T21を ON状態とする。次に、時刻 t3で制御配線 Uiの電位を GL (Low)とすることに より、スィッチ用 TFT25を ON状態とする。制御配線 Uiが GLとなる時刻 t3〜時刻 t5 は、第 2の経路導通期間である。次に、時刻 t4で制御配線 Wiの電位を GHとして、ス イッチ用 TFT23を ON状態とする。このとき、図 2に示した D/Aコンバータ 10…によ り、ソース配線 Sl〜Smに初期化電位 Vpcが付与されている。これにより、駆動用 TF T22のゲート端子電位はソース配線 Sjの電位である初期化電位 Vpcとなる。このとき 、有機 EL素子 EL1の陽極と陰極との間に閾値電圧が印加されているので、電源配 線 PSから駆動用 TFT22とスィッチ用 TFT25とを順に通ってソース配線 Sjへ流れ、 有機 EL素子 EL1には電流は流れなレ、。仮に、この初期化電位 Vpcを駆動用 TFT2 2が OFF状態となるように設定すれば、駆動用 TFT22は OFF状態となる。時刻 t2〜 時刻 t5が第 1期間に相当する。
[0079] 次に、時刻 t5で制御配線 Uiの電位を GHとすることにより、スィッチ用 TFT25を〇F F状態とする。これにより、駆動用 TFT22のゲート端子電位は徐々に高くなり、駆動 用 TFT22の閾値電圧（Vth；但し Vthはゲート'ソース間電圧であって負の値）に対 応した値 (Vp+Vth)となったときに、駆動用 TFT22は OFF状態となる。時刻 t5〜時 刻 t6が第 2期間に相当する。この第 2期間は、 TFTの閾値電圧に製造上のばらつき があるために、このばらつきを補償するために実行する期間である。この第 2期間を 実行することにより、駆動用 TFT22がどのような閾値電圧を有していても、当該駆動 用 TFT22を必ず閾値状態とすることができる。従って、駆動用 TFT22に所望の電 流を流すように制御するには、この後に駆動用 TFT22のゲート'ソース間電圧を、閾 値状態から所望の電流に応じた電圧だけ変化させればよい。
[0080] そこで次に、時刻 t6で制御配線 Wiの電位を GLとすることにより、スィッチ用 TFT2 3を OFF状態とする。これにより、コンデンサ C1に、駆動用 TFT22の閾値電圧に対 応した値が記憶される。このとき、接続端 Aの電位は Vpcであるため、コンデンサ C1 の両端に印加される電圧は、ソース配線 Sj側を基準にして Vp + Vth_Vpcとなる。 そして、ソース配線 Sjの電位が初期化電位 Vpcから変化すれば、駆動用 TFT22の 閾値電圧に関係なぐその電位変化に対応した電流が駆動用 TFT22を流れる。時 刻 t6〜時刻 t7が第 3期間に相当する。
[0081] そして次に、時刻 t7で、ソース配線 ¾の電位を、有機 EL素子 EL1に所望の電流が 流れる駆動用 TFT22のゲート端子電位 (Vda)が得られるような電位 (Vda' )に切り 换 る。
[0082] このとき、ゲート端子電位 Vdaは
Vda=Vp + Vth -Vpc + Vda'
となる。
[0083] そこで、上記ソース配線の電位 Vda，が
Vda'≥Vpc
ならば、駆動用 TFT22は OFF状態となる。逆に、
Vda' < Vpc
ならば、駆動用 TFT22は ON状態となる。
[0084] 次に、時刻 t8で制御配線 Giの電位を GLとし、さらに時刻 t9でソース配線 Sjの電位 をスィッチ用 TFT21が OFF状態となる電位 (Voff：図 6では初期化電位 Vpc)とする ことにより、スィッチ用 TFT21を OFF状態とする。
[0085] 次に、時刻 tlOで、電源配線 CAの電位を Vcomとすることで、第 1の経路のうちのノ ード Kから電源配線 CA側の枝部が導通し、駆動用 TFT22から有機 EL素子 ELIへ 所望の電流が流れる。従って、画素回路 Aij2において、電源配線 CAはゲート配線 Gi毎に、すなわち各ゲート配線 Giに接続されている画素回路 Aij2のグノレープ毎に 分離されている方が好ましい。このことにより、選択されているグループの画素回路 A ij 2のみ電源配線 CAの電位を変動させることができるので、選択されていない画素 回路 Aij2の発光期間をより多くとることができ、有機 EL素子 EL1の輝度を下げること ができる。この結果、有機 EL素子 EL1の劣化を抑制することができる。この時刻 tlO から次に画素回路 Aijが選択期間となるまでを第 4期間とする。第 4期間は枝部導通 期間であり、画素回路 Aijの表示期間である。
[0086] 〔実施例 4〕
図 7は、本実施例の画素回路 Aijである画素回路 Aij4の構成を示す回路図である
[0087] 図 7に示すように、画素回路 Aij4は、図 5の画素回路 Aij3において有機 EL素子の 駆動電流を流す電源の極性を反転させたものであり、駆動用 TFT32、スィッチ用 TF Τ31 · 33 · 35、コンデンサ C3 ' C4、及び、有機 EL素子（電気光学素子） EL2を備え ている。電源配線 PSは第 1の電圧源配線であり、電源配線 CAは第 2の電圧源配線 である。駆動用 TFT32及びスィッチ用 TFT31 .33は nチャネル型であり、スィッチ用 TFT35は pチャネル型である。なお、上記 TFTのチャネル極性は全て同じであって もよレ、。駆動用 TFT32と有機 EL素子 EL2とは直接接続されている。また、この画素 回路 Aij4の構成は、図 4の画素回路 Aij 2において、スィッチ用 TFT34を短絡除去 するとともに制御配線 Riを除去し、共通陽極 COM2を電源配線 CAとしたものである ので、これ以上の接続関係の詳細な説明は省略する。
[0088] 上記構成の画素回路 Aij4の動作は、前述の画素回路 Aij3の図 6の動作において 、 TFTのチャネル極性と、有機 EL素子 EL2の陽極を電源配線 CAに接続したことと に合せて電位の高低関係を適宜入れ替えただけのものとなるので、その説明は省略 する。
[0089] 〔実施例 5〕
図 12は、本実施例の画素回路 Aijである画素回路 Aij5の構成を示す回路図である [0090] 画素回路 Aij5は、駆動用 TFT22、スィッチ用 TFT21 · 23 · 24 · 25、コンデンサ C1 •C2、及び、有機 EL素子 EL1を備えている。
[0091] 図 1との違いは、配線（第 1の配線） Pcjが追加されているところである。配線 Pcjは 一定の電圧を供給する配線である。また、スィッチ用 TFT (第 1のスイッチング素子） 2 5はスイッチングトランジスタであり、第 1の経路上の駆動用 TFT22と有機 EL素子 EL 1との間、ここでは特に駆動用 TFT22とスィッチ用 TFT24との間のノード K (すなわ ち駆動用 TFT22のドレイン端子）と、配線 Pcjとを結ぶ第 2の経路上に設けられてい る。
[0092] 上記 TFTは全て同じチャネル極性であってもよレ、。また、画素回路 Aij 5において、 実施例 3のように、スィッチ用 TFT24を省略し、共通陰極 COMを電源配線 CAとして 、電源配線 CAをゲート配線 Gi毎に、すなわち各ゲート配線 Giに接続されている画 素回路 Aij 5のグノレープ毎に分離してもよい。
[0093] 画素回路 Aij5の回路構成は、上記以外については、図 1の Aij 1の回路構成と同様 であるため、その説明を省略する。
[0094] 画素回路 Aij5の動作を示すタイミングチャートについては、図 3と同様である。ただ し、配線 Pcjが供給する電位は初期化電位 Vpcであるとする。
[0095] 図 3において、時刻 t2でゲート配線 Giの電位を GH (High)とすることにより、スイツ チ用 TFT21を ON状態とする。次に、時刻 t3で制御配線 Uiの電位を GL (Low)とす ることにより、スィッチ用 TFT25を ON状態とする。制御配線 Uiが GLとなる時刻 t3〜 時刻 t5は、第 2の経路導通期間である。
[0096] 次に、時刻 t4で制御配線 Wiの電位を GHとして、スィッチ用 TFT23を〇N状態とす る。このとき、図 2に示した D/Aコンバータ 10…により、ソース配線 Sl〜Smに初期 化電位 Vpcが付与されている。これにより、駆動用 TFT22のゲート端子電位は配線 Pcjの電位である初期化電位 Vpcとなる。このとき、スィッチ用 TFT24が OFF状態に あるため、電流は電源配線 PSから駆動用 TFT22とスィッチ用 TFT25とを順に通つ て配線 Pcjへ流れ、有機 EL素子 EL1には電流は流れなレ、。仮に、この初期化電位 V pcを駆動用 TFT22が OFF状態となるように設定すれば、駆動用 TFT22は OFF状 態となる。時刻 t2〜時刻 t5が第 1期間に相当する。
[0097] 時刻 tl、時刻 t6〜時刻 tlOについては、実施例 1と同様のため説明を省略する。
[0098] 〔実施例 6〕
図 13は、本実施例の画素回路 Aijである画素回路 Aij6の構成を示す回路図である
[0099] 画素回路 Aij6は、駆動用 TFT22、スィッチ用 TFT21 · 23 · 24 · 25、コンデンサ C1 •C2、及び、有機 EL素子 EL1を備えている。
[0100] 図 1との違いは、制御配線 Uiが取り除かれ、スィッチ用 TFT21を pチャネル極性と しているところである。また、スィッチ用 TFT (第 1のスイッチング素子） 25はスィッチン グトランジスタであり、第 1の経路上の駆動用 TFT22と有機 EL素子 EL1との間、ここ では特に駆動用 TFT62とスィッチ用 TFT24との間のノード K (すなわち駆動用 TFT 22のドレイン端子）と、共通陰極（第 2の電圧源配線) COM1とを結ぶ第 2の経路上 に設けられている。そして、スィッチ用 TFT25のゲート端子はゲート配線 Giに接続さ れている。
[0101] 上記 TFTは全て同じチャネル極性であってもよい。また、画素回路 Aij6において、 実施例 3のように、スィッチ用 TFT24を省略し、共通陰極 COMを電源配線 CAとして 、電源配線 CAをゲート配線 Gi毎に、すなわち各ゲート配線 Giに接続されている画 素回路 Aij6のグノレープ毎に分離してもよい。
[0102] 画素回路 Aij6の回路構成は、上記以外については、図 1の Aij 1の回路構成と同様 であるめ、その説明を省略する。
[0103] 画素回路 Aij6の動作を示すタイミングチャートを図 14に示す。
[0104] 図 14において、時刻 t2でゲート配線 Giの電位を GL (Low)とすることにより、スイツ チ用 TFT21 - 25を ON状態とする。このとき、ゲート端子電位は、駆動用 TFT22の 閾値電圧（Vth ;但し Vthはゲート'ソース間電圧であって負の値）を越えない値、つ まりゲート端子電位く VDD +Vthとなるように設定される。また、図 2に示した D/A コンバータ 10…により、ソース配線 Sl〜Smに初期化電位 Vpcが付与されているた め、接続端 Aの電位はソース配線 Sjの電位である初期化電位 Vpcとなる。このとき、 スィッチ用 TFT24が OFF状態にあるため、電流は電源配線 PSから駆動用 TFT22 とスィッチ用 TFT25とを順に通って共通陰極 COM1へ流れ、有機 EL素子 EL1には 電流は流れない。時刻 t2〜時刻 t5が第 1期間に相当する。
[0105] 時刻 tl、時刻 t6〜時刻 tlOについては、実施例 1と同様であるため、その説明を省 略する。
[0106] 〔実施例 7〕
図 15は、本実施例の画素回路 Aijである画素回路 Aij7の構成を示す回路図である
[0107] 画素回路 Aij7は、駆動用 TFT22、スィッチ用 TFT21 · 23 · 24 · 25、コンデンサ C1 •C2、及び、有機 EL素子 EL1を備えている。
[0108] 図 1との違いは、スィッチ用 TFT21が pチャネル極性となっていることと、制御配線 Uiが取り除かれていることである。また、スィッチ用 TFT (第 1のスイッチング素子） 25 はスイッチングトランジスタであり、第 1の経路上の駆動用 TFT22と有機 EL素子 EL1 との間、ここでは特に駆動用 TFT22とスィッチ用 TFT24との間のノード K (すなわち 駆動用 TFT22のドレイン端子）と、ゲート配線 Giとを結ぶ第 2の経路上に設けられて いる。すなわち、本実施例では、ゲート配線を第 1の配線に用いる。そして、スィッチ 用 TFTのゲート端子はゲート配線 (画素回路 Aij7のスイッチング素子の制御配線) G iに接続されている。
[0109] 上記 TFTは全て同じチャネル極性であってもよい。また、画素回路 Aij 7において、 実施例 3のように、スィッチ用 TFT24を省略し、共通陰極 COMを電源配線 CAとして 、電源配線 CAをゲート配線 Gi毎に、すなわち各ゲート配線 Giに接続されている画 素回路 Aij 7のグノレープ毎に分離してもよい。
[0110] 画素回路 Aij7の回路構成は、上記以外については、図 1の Aij 1の回路構成と同様 であるため、その説明を省略する。
[0111] 画素回路 Aij7の動作を示すタイミングチャートは前述の図 14と同じである。
[0112] 図 14において、時刻 t2でゲート配線 Giの電位を GL (Low)とすることにより、スイツ チ用 TFT21 - 25を ON状態とする。このとき、 GLは、駆動用 TFT22の閾値電圧（Vt h;但し Vthはゲート'ソース間電圧であって負の値）を越えない値、つまり GLく VDD +Vthとなるように設定される。また、図 2に示した D/Aコンバータ 10…により、ソー ス配線 SI〜Smに初期化電位 Vpcが付与されているため、接続端 Aの電位はソース 配線 Sjの電位である初期化電位 Vpcとなる。次に、時刻 t4で制御配線 Wiの電位を G Hとして、スィッチ用 TFT23を ON状態とする。このとき、スィッチ用 TFT24が OFF状 態にあるため、電流は電源配線 PSから駆動用 TFT22とスィッチ用 TFT25とを順に 通ってゲート配線 Giへ流れ、有機 EL素子 EL1には電流は流れなレ、。
[0113] なお、スィッチ用 TFT25のゲート端子は、ゲート配線 Giと同様のタイミングのパルス 波形を持ち、ゲート配線 Giとは独立した制御配線に接続されている方が望ましい。そ の理由は以下の通りである。図 2に示すように、ゲート配線 Giには m個の画素回路 Ai jが接続されている。したがって、図 15では、時刻 t4においてゲート配線 Giには、画 素回路 Aij6の m倍の電流が流れることになる。一般的に、ゲート配線には金属配線 が用いられるため、この金属配線に電流が流れると、電圧降下を生じる。これにより、 各画素回路 Aij6間でゲート配線 Giから供給される電圧が異なってしまうため、スイツ チ用 TFT25のゲート端子は、ゲート配線 Giと同様のタイミングのパルス波形を持ち、 ゲート配線 Giとは独立した制御配線に接続されてレ、る方が望ましレ、。時刻 t2〜時刻 t 5が第 1期間に相当する。
[0114] 時刻 tl、時刻 t6〜時刻 tlOについては、実施例 1と同様であるため、その説明を省 略する。
[0115] 〔実施例 8〕
図 16は、本実施例の画素回路 Aijである画素回路 Aij8の構成を示す回路図である
[0116] 図 16に示すように、画素回路 Aij8は、駆動用 TFT32、スィッチ用 TFT31 · 33 · 34 •35、コンデンサ C3 ' C4、及び、有機 EL素子 EL2を備えている。
[0117] 図 4との違レ、は、制御配線 Uiを取り除き、スィッチ用 TFT35を nチャネル極性として レ、ることである。また、スィッチ用 TFT (第 1のスイッチング素子） 35はスイッチングトラ ンジスタであり、第 1の経路上の駆動用 TFT32と有機 EL素子 EL2との間、ここでは 特に駆動用 TFT32とスィッチ用 TFT34との間のノード K (すなわち駆動用 TFT32 のドレイン端子）と、ゲート配線 Giとを結ぶ第 2の経路上に設けられている。すなわち 、本実施例では、ゲート配線 Giを第 1の配線として用いる。そして、スィッチ用 TFT3 5のゲート端子は、ゲート配線 (画素回路 Aij8のスイッチング素子の制御配線) に 接続されている。
[0118] 上記 TFTは全て同じチャネル極性であってもよい。また、画素回路 Aij8において、 実施例 4のように、スィッチ用 TFT34を省略し、共通陰極 COM2を電源配線 CAとし て、電源配線 CAをゲート配線 Gi毎に、すなわち各ゲート配線 Giに接続されている画 素回路 Aij8のグノレープ毎に分離してもよい。
[0119] 画素回路 Aij8の回路構成は、上記以外については、図 4の Aij2の回路構成と同様 であるため、その説明を省略する。
[0120] 上記構成の画素回路 Aij8の動作は、前述の図 15の画素回路 Aij7の動作におい て、 TFTのチャネル極性に合せて電位の高低関係を適宜入れ替えただけのものとな るので、その説明は省略する。
[0121] また、スィッチ用 TFT35のゲート端子は、ゲート配線 Giと同様のタイミングのパルス 波形を持ち、ゲート配線 Giとは独立した制御配線に接続されている方が望ましい。そ の理由は、図 15の画素回路 Aij7と同様のため、説明を省略する。
[0122] 以上、各実施例について述べた。
[0123] 各実施例では、駆動用 TFTから電流を流しながら有機 EL素子に電流を流さない 状態と、駆動用 TFT力 有機 EL素子に電流を流す状態とを区別して形成することが できる。これにより、画素回路において表示期間以外には電気光学素子を発光させ ないようにすることができる。表示期間以外に電気光学素子に電流が流れなければ 表示のコントラストは向上する。また、発光期間がそれだけ短くなるため、電気光学素 子の劣化が少なくなる。
[0124] 以上により、従来の画素回路と比べてコントラストを高くすることが可能であり、かつ
、電気光学素子の劣化を抑制することのできる表示装置を実現することができる。
[0125] 本発明で用いた有機 EL素子は、低電圧'低消費電力で発光可能であり、さらにバ ックライトが不要な分、液晶より薄型を実現でき、前記携帯サイズの応用製品にとって より好ましい電気光学素子である。
[0126] なお、本実施の形態では、画素回路の電気光学素子として有機 EL素子を用いた 力 これに限らず、電流駆動型の電気光学素子であればよい。従って、当該発光部 として、半導体 LEDや FEDの発光部なども使用可能である。
[0127] また、電気光学素子の駆動用トランジスタとして、ガラス基板などの絶縁基板上に形 成される MOSトランジスタ（シリコンゲート MOS構造も含めて MOSトランジスタと称 する）である TFTを用いたが、これに限らず、電流制御端子に印加する制御電圧で 出力電流を制御する電圧制御型の素子であって、制御電圧に出力電流の有無を決 定する閾値電圧が存在する素子であればよい。従って、当該素子として、半導体基 板上に形成される MOSトランジスタなども含む、一般の絶縁ゲート型電界効果トラン ジスタが使用可能である。
[0128] 以上のように、本発明の表示装置は、前記第 1の経路の前記ノードから前記電気光 学素子側の枝部に、前記電気光学素子と互いに直列の関係に設けられた第 2のスィ ツチング素子を備えてレ、ることを特徴としてレ、る。
[0129] 上記の発明によれば、第 2のスイッチング素子を ON状態と OFF状態とで切り替え ることにより、第 1の経路の前記枝部に電流を流すか否かを切り替えることができる。
[0130] また、本発明の表示装置は、前記第 1の電圧源配線および前記第 2の電圧源配線 のうち、前記第 1の経路の前記ノードから前記電気光学素子側の枝部に接続されて レ、る枝部側電源配線の電位は可変であることを特徴としてレ、る。
[0131] 上記の発明によれば、枝部側電源配線の電位を、電気光学素子に電流が流れな い電圧が印加されるような電位と、電気光学素子に電流が流れる電圧が印加される ような電位とで切り替えることにより、第 1の経路の前記枝部に電流を流すか否かを切 り替えることができる。
[0132] また、前記枝部に素子および当該素子に付随する配線を追加することなく前記枝 部に電流を流すか否かを切り替えることができるので、画素回路を縮小化して多画素 化することにより高精細の表示装置を実現することができる。
[0133] また、本発明の表示装置は、前記第 1の電圧源配線は前記第 2の電圧源配線よりも 高電位とされており、前記電気光学素子の陰極と前記第 2の電圧源配線とが互いに 接続されてレ、ることを特徴としてレ、る。
[0134] 上記の発明によれば、第 1の電圧源配線が第 2の電圧源配線よりも高電位とされて おり、電気光学素子の陰極と第 2の電圧源配線とが互いに接続されていることにより、 電気光学素子が発光する方向に電流が流れる。
[0135] また、本発明の表示装置は、前記第 2の電圧源配線は前記第 1の電圧源配線よりも 高電位とされており、前記電気光学素子の陽極と前記第 2の電圧源配線とが互いに 接続されてレ、ることを特徴としてレ、る。
[0136] 上記の発明によれば、第 2の電圧源配線が第 1の電圧源配線よりも高電位とされて おり、電気光学素子の陽極と第 2の電圧源配線とが互いに接続されていることにより、 電気光学素子が発光する方向に電流が流れる。
[0137] また、本発明の表示装置は、前記電気光学素子は有機 EL素子であることを特徴と している。
[0138] 上記の発明によれば、電流駆動型の電気光学素子として頻繁に用レ、られる有機 E
L素子を備えた表示装置において、コントラストを高くすることが可能であり、かつ、有 機 EL素子の劣化を抑制することができる。
[0139] また、本発明の表示装置は、前記駆動素子は絶縁ゲート型電界効果トランジスタで あることを特 ί数としている。
[0140] 上記の発明によれば、絶縁ゲート型電界効果トランジスタの閾値電圧のばらつきが ある場合に、駆動素子の閾値電圧を補償する工程において、駆動素子から流す電 流を電気光学素子に流さなレ、ようにすること力 Sできる。
[0141] また、本発明の表示装置は、前記駆動素子、前記第 1のスイッチング素子、および
、前記第 2のスイッチング素子は薄膜トランジスタであることを特徴としてレ、る。
[0142] 上記の発明によれば、薄膜トランジスタが形成可能な表示装置において、駆動素 子、第 1のスイッチング素子、および第 2のスイッチング素子を全て薄膜トランジスタで 構成することにより、表示装置を容易かつ高性能に製造することができる。
[0143] また、本発明の表示装置は、前記画素回路に含まれる絶縁ゲート型電界効果トラン ジスタは全て同じチャネル極性であることを特徴としている。
[0144] 上記の発明によれば、絶縁ゲート型電界効果トランジスタを同じプロセスで製造す ること力 Sできるので、異なるチャネル極性が混在することによるマスク種類の増加など のプロセスの煩雑さを回避することが可能になる。従って、表示装置を低コスト化する こと力 Sできる。 [0145] また、本発明の表示装置は、前記画素回路は、前記駆動素子に前記第 1の経路に 流す電流を設定するために、複数個ずつのグループ単位で走査線によって走査さ れるものであり、前記枝部側電源配線は前記グループごとに分離されている。
[0146] 上記の発明によれば、走査されてレ、る画素回路に対してのみ、枝部側電源配線の 電位を変化させることができるので、その間、走査されていない画素回路を表示期間 とすることができる。従って、画素回路がマトリクス状に設けられていても、各画素回路 において表示期間を長く確保することができるため、その分、電気光学素子の輝度を 低く抑制することができ、電気光学素子の劣化をさらに抑制することができる。
[0147] また、本発明の表示装置は、前記駆動素子は pチャネル型の絶縁ゲート型電界効 果トランジスタであることを特徴としてレ、る。
[0148] 上記の発明によれば、駆動素子から流す電流を、駆動素子のゲート端子の、第 1の 電圧源配線の一定電位に対する電位で決定することができる。従って、ソースフォロ ヮにおける負荷変動を回避して、駆動素子から正確な電流を流すことができる。
[0149] また、本発明の表示装置は、前記駆動素子は nチャネル型の絶縁ゲート型電界効 果トランジスタであることを特徴としてレ、る。
[0150] 上記の発明によれば、駆動素子から流す電流を、駆動素子のゲート端子の、第 2の 電圧源配線の一定電位に対する電位で決定することができる。従って、ソースフォロ ヮにおける負荷変動を回避して、駆動素子から正確な電流を流すことができる。
[0151] また、本発明の表示装置は、前記第 1のスイッチング素子を ON状態とすることによ り前記第 2の経路を導通させるとともに、前記第 1の経路の前記ノードから前記電気 光学素子側の枝部を非導通とする第 2の経路導通期間と、前記第 1のスイッチング素 子を OFF状態とすることにより前記第 2の経路を非導通とするともに、前記枝部を導 通させる枝部導通期間とを実行することを特徴としている。
[0152] 上記の発明によれば、第 2の経路導通期間で駆動素子から第 2の経路に電流を流 しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子 力 第 2の経路に電流を流さずに電気光学素子に電流を流す状態を形成することが できる。
[0153] また、本発明の表示装置は、前記第 1のスイッチング素子を ON状態とすることによ り前記第 2の経路を導通させるとともに、前記第 2のスイッチング素子を OFF状態とす ることにより前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通と する第 2の経路導通期間と、前記第 1のスイッチング素子を OFF状態とすることにより 前記第 2の経路を非導通とするとともに、前記第 2のスイッチング素子を ON状態とす ることにより前記枝部を導通させる枝部導通期間とを実行することを特徴としている。
[0154] 上記の発明によれば、第 2の経路導通期間で駆動素子から第 2の経路に電流を流 しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子 力 第 2の経路に電流を流さずに電気光学素子に電流を流す状態を形成することが できる。
[0155] また、本発明の表示装置は、前記第 1のスイッチング素子を ON状態とすることによ り前記第 2の経路を導通させるとともに、前記枝部側電源配線を前記電気光学素子 が非導通となる電位にすることにより前記第 1の経路の前記ノードから前記電気光学 素子側の枝部を非導通とする第 2の経路導通期間と、前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通とするとともに、前記枝部側電源 配線を前記電気光学素子が導通する電位にすることにより前記枝部を導通させる枝 部導通期間とを実行することを特徴としている。
[0156] 上記の発明によれば、第 2の経路導通期間で駆動素子から第 2の経路に電流を流 しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子 力 第 2の経路に電流を流さずに電気光学素子に電流を流す状態を形成することが できる。
[0157] また、本発明の表示装置は、前記枝部側電源配線の電位は、前記電気光学素子 を非導通とするときに、前記電気光学素子の陽極と陰極との間に印加される電圧が 閾値電圧となる電位であることを特徴としている。
[0158] 上記の発明によれば、枝部の導通と非導通とを切り替えるときの枝部側電源配線の 電位変動を最も小さくすることができる。従って、電位変動による枝部側電源配線の 充放電に伴う電力消費を極力小さく抑制することができ、低消費電力の表示装置を 実現すること力 Sできる。
[0159] また、本発明の表示装置は、前記第 1のスイッチング素子を ON状態とすることによ り前記第 2の経路を導通させるとともに、前記第 1の経路の前記ノードから前記電気 光学素子側の枝部を非導通とする第 2の経路導通期間と、前記第 1のスイッチング素 子を OFF状態とすることにより前記第 2の経路を非導通とするともに、前記枝部を導 通させる枝部導通期間とを実行し、前記第 2の経路導通期間は、前記駆動素子を閾 値状態とする前に前記駆動素子の出力電流を前記第 2の経路に流すために設定さ れる期間であり、前記枝部導通期間は、前記第 2の経路導通期間の後に前記駆動 素子が前記閾値状態とされて力 設定されたゲート'ソース間電圧により決定された 前記第 1の経路に流す電流に応じて、前記電気光学素子が発光状態あるいは非発 光状態となる表示期間であることを特徴としている。
[0160] 上記の発明によれば、駆動素子の閾値電圧のばらつきを補償する期間の中で、第 2の経路導通期間を実行することにより、駆動素子から第 2の経路に電流を流しなが ら電気光学素子に電流を流さない状態を形成し、枝部導通期間を表示期間として実 行することにより、駆動素子から第 2の経路に電流を流さずに電気光学素子に電流を 流す状態を形成することができる。
[0161] また、本発明の表示装置は、前記第 1の配線は、前記電気光学素子の発光輝度デ ータを前記画素回路に供給する信号線であることを特徴としている。
[0162] 上記の発明によれば、駆動素子から電流を流しながら電気光学素子に電流を流さ ない状態を形成するときにおいて、画素回路に電気光学素子の発光輝度データを 供給して記憶させる場合に、画素回路に電気光学素子の発光輝度データを供給す るまでに、発光輝度データを画素回路に供給する信号線を第 1の配線として用いるよ うにすることにより、第 1の配線として別途配線を設ける必要がない。
[0163] また、本発明の表示装置は、前記第 1の配線は、一定の電位を供給する配線であ ることを特 ί敷としてレ、る。
[0164] 上記の発明によれば、第 1の配線として設ける配線を一定の電位とすればよいので
、第 1の配線を駆動する構成が簡単になる。
[0165] また、本発明の表示装置は、前記第 1の配線は、前記画素回路に備えられるスイツ チング素子の制御配線であることを特徴としている。
[0166] 上記の発明によれば、画素回路に備えられるスイッチング素子の制御配線を第 1の 配線として用いるようにすることにより、第 1の配線として別途配線を設ける必要がな レ、。
[0167] また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆 動方法であって、前記第 1のスイッチング素子を〇N状態とすることにより前記第 2の 経路を導通させるとともに、前記第 1の経路の前記ノードから前記電気光学素子側の 枝部を非導通とする第 2の経路導通期間と、前記第 1のスィッチング素子を OFF状態 とすることにより前記第 2の経路を非導通とするともに、前記枝部を導通させる枝部導 通期間とを順次実行することを特徴としている。
[0168] 上記の発明によれば、第 2の経路導通期間で駆動素子から第 2の経路に電流を流 しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子 力 第 2の経路に電流を流さずに電気光学素子に電流を流す状態を形成することが できる。
[0169] また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆 動方法であって、前記第 1のスイッチング素子を ON状態とすることにより前記第 2の 経路を導通させるとともに、前記第 2のスイッチング素子を OFF状態とすることにより 前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通とする第 2の 経路導通期間と、前記第 1のスィッチング素子を OFF状態とすることにより前記第 2の 経路を非導通とするとともに、前記第 2のスイッチング素子を ON状態とすることにより 前記枝部を導通させる枝部導通期間とを順次実行することを特徴としている。
[0170] 上記の発明によれば、第 2の経路導通期間で駆動素子から第 2の経路に電流を流 しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子 力 第 2の経路に電流を流さずに電気光学素子に電流を流す状態を形成することが できる。
[0171] また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆 動方法であって、前記第 1のスイッチング素子を〇N状態とすることにより前記第 2の 経路を導通させるとともに、前記枝部側電源配線を前記電気光学素子が非導通とな る電位にすることにより前記第 1の経路の前記ノードから前記電気光学素子側の枝部 を非導通とする第 2の経路導通期間と、前記第 1のスィッチング素子を OFF状態とす ることにより前記第 2の経路を非導通とするとともに、前記枝部側電源配線を前記電 気光学素子が導通する電位にすることにより前記枝部を導通させる枝部導通期間と を順次実行することを特徴としている。
[0172] 上記の発明によれば、第 2の経路導通期間で駆動素子から第 2の経路に電流を流 しながら電気光学素子に電流を流さない状態を形成し、枝部導通期間で駆動素子 力 第 2の経路に電流を流さずに電気光学素子に電流を流す状態を形成することが できる。
[0173] また、本発明の表示装置の駆動方法は、前記枝部側電源配線の電位は、前記電 気光学素子を非導通とするときに、前記電気光学素子の陽極と陰極との間に印加さ れる電圧が閾値電圧となる電位であることを特徴としている。
[0174] 上記の発明によれば、枝部の導通と非導通とを切り替えるときの枝部側電源配線の 電位変動を最も小さくすることができる。従って、電位変動による枝部側電源配線の 充放電に伴う電力消費を極力小さく抑制することができ、低消費電力の表示装置を 実現すること力できる。
[0175] また、本発明の表示装置の駆動方法は、前記表示装置を駆動する表示装置の駆 動方法であって、前記第 1のスイッチング素子を ON状態とすることにより前記第 2の 経路を導通させるとともに、前記第 1の経路の前記ノードから前記電気光学素子側の 枝部を非導通とする第 2の経路導通期間と、前記第 1のスィッチング素子を OFF状態 とすることにより前記第 2の経路を非導通とするともに、前記枝部を導通させる枝部導 通期間とを順次実行し、前記第 2の経路導通期間は、前記駆動素子を閾値状態とす る前に前記駆動素子の出力電流を前記第 2の経路に流すために設定される期間で あり、前記枝部導通期間は、前記第 2の経路導通期間の後に前記駆動素子が前記 閾値状態とされて力 設定されたゲート'ソース間電圧により決定された前記第 1の経 路に流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる 表示期間であることを特徴としている。
[0176] 上記の発明によれば、駆動素子の閾値電圧のばらつきを補償する期間の中で、第 2の経路導通期間を実行することにより、駆動素子から第 2の経路に電流を流しなが ら電気光学素子に電流を流さない状態を形成し、枝部導通期間を表示期間として実 行することにより、駆動素子から第 2の経路に電流を流さずに電気光学素子に電流を 流す状態を形成することができる。
[0177] なお、発明を実施するための最良の形態の項においてなした具体的な実施態様ま たは実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのよう な具体例にのみ限定して狭義に解釈されるべきものではなぐ本発明の精神と請求 の範囲内で、レ、ろレ、ろと変更して実施することができるものである。
産業上の利用の可能性
[0178] 本発明の表示装置は、駆動用トランジスタの電流制御端子の制御電圧を閾値電圧 に対応した値に設定する際に、電気光学素子に電流を流さないため、高画質化を図 ることができるので、電流駆動型表示素子を用いた表示装置に好適に利用すること ができる。

Claims

請求の範囲
[1] 電流駆動型の電気光学素子を有する画素回路を備えた表示装置において、
前記画素回路は、
第 1の電圧源配線と第 2の電圧源配線とを結ぶ第 1の経路上に、前記第 1の経路に 流す電流を決定する駆動素子と前記電気光学素子とを互いに直列の関係に備えて いるとともに、
前記第 1の経路上の前記駆動素子と前記電気光学素子との間のノードと、第 1の配 線とを結ぶ第 2の経路上に設けられた第 1のスイッチング素子を備えていることを特 徴とする表示装置。
[2] 前記第 1の経路の前記ノードから前記電気光学素子側の枝部に、前記電気光学素 子と互いに直列の関係に設けられた第 2のスイッチング素子を備えていることを特徴 とする請求項 1に記載の表示装置。
[3] 前記第 1の電圧源配線および前記第 2の電圧源配線のうち、前記第 1の経路の前 記ノードから前記電気光学素子側の枝部に接続されている枝部側電源配線の電位 は可変であることを特徴とする請求項 1に記載の表示装置。
[4] 前記第 1の電圧源配線は前記第 2の電圧源配線よりも高電位とされており、
前記電気光学素子の陰極と前記第 2の電圧源配線とが互いに接続されていること を特徴とする請求項 1なレ、し 3のレ、ずれか 1項に記載の表示装置。
[5] 前記第 2の電圧源配線は前記第 1の電圧源配線よりも高電位とされており、
前記電気光学素子の陽極と前記第 2の電圧源配線とが互いに接続されていること を特徴とする請求項 1なレ、し 3のレ、ずれか 1項に記載の表示装置。
[6] 前記電気光学素子は有機 EL素子であることを特徴とする請求項 1ないし 5のいず れか 1項に記載の表示装置。
[7] 前記駆動素子は絶縁ゲート型電界効果トランジスタであることを特徴とする請求項 1 ないし 6のいずれか 1項に記載の表示装置。
[8] 前記駆動素子、前記第 1のスイッチング素子、および、前記第 2のスイッチング素子 は薄膜トランジスタであることを特徴とする請求項 7に記載の表示装置。
[9] 前記画素回路に含まれる絶縁ゲート型電界効果トランジスタは全て同じチャネル極 性であることを特徴とする請求項 1ないし 8のいずれ力 1項に記載の表示装置。
[10] 前記画素回路は、前駆駆動素子に前記第 1の経路に流す電流を設定するために、 複数個ずつのグループ単位で走査線によって走査されるものであり、
前記枝部側電源配線は前記グループごとに分離されていることを特徴とする請求 項 3に記載の表示装置。
[11] 前記駆動素子は pチャネル型の絶縁ゲート型電界効果トランジスタであることを特 徴とする請求項 4に記載の表示装置。
[12] 前記駆動素子は nチャネル型の絶縁ゲート型電界効果トランジスタであることを特 徴とする請求項 5に記載の表示装置。
[13] 前記第 1のスィッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通と する第 2の経路導通期間と、
前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するともに、前記枝部を導通させる枝部導通期間とを実行することを特徴とする請求 項 1に記載の表示装置。
[14] 前記第 1のスィッチング素子を ON状態とすることにより前記第 2の経路を導通させ るとともに、前記第 2のスィッチング素子を OFF状態とすることにより前記第 1の経路 の前記ノードから前記電気光学素子側の枝部を非導通とする第 2の経路導通期間と 前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するとともに、前記第 2のスィッチング素子を ON状態とすることにより前記枝部を導通 させる枝部導通期間とを実行することを特徴とする請求項 2に記載の表示装置。
[15] 前記第 1のスィッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記枝部側電源配線を前記電気光学素子が非導通となる電位にするこ とにより前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通とす る第 2の経路導通期間と、
前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するとともに、前記枝部側電源配線を前記電気光学素子が導通する電位にすること により前記枝部を導通させる枝部導通期間とを実行することを特徴とする請求項 3に 記載の表示装置。
[16] 前記枝部側電源配線の電位は、前記電気光学素子を非導通とするときに、前記電 気光学素子の陽極と陰極との間に印加される電圧が閾値電圧となる電位であること を特徴とする請求項 15に記載の表示装置。
[17] 前記第 1のスィッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通と する第 2の経路導通期間と、
前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するともに、前記枝部を導通させる枝部導通期間とを実行し、
前記第 2の経路導通期間は、前記駆動素子を閾値状態とする前に前記駆動素子 の出力電流を前記第 2の経路に流すために設定される期間であり、
前記枝部導通期間は、前記第 2の経路導通期間の後に前記駆動素子が前記閾値 状態とされて力 設定されたゲート'ソース間電圧により決定された前記第 1の経路に 流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる表示 期間であることを特徴とする請求項 7に記載の表示装置。
[18] 前記第 1の配線は、前記電気光学素子の発光輝度データを前記画素回路に供給 する信号線であることを特徴とする請求項 1ないし 17のいずれ力 1項に記載の表示 装置。
[19] 前記第 1の配線は、一定の電位を供給する配線であることを特徴とする請求項 1な レ、し 17のレ、ずれか 1項に記載の表示装置。
[20] 前記第 1の配線は、前記画素回路に備えられるスイッチング素子の制御配線である ことを特徴とする請求項 1ないし 17のいずれ力、 1項に記載の表示装置。
[21] 請求項 1に記載の表示装置を駆動する表示装置の駆動方法であって、
前記第 1のスイッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通と する第 2の経路導通期間と、
前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するともに、前記枝部を導通させる枝部導通期間とを順次実行することを特徴とする 表示装置の駆動方法。
[22] 請求項 2に記載の表示装置を駆動する表示装置の駆動方法であって、
前記第 1のスイッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記第 2のスィッチング素子を OFF状態とすることにより前記第 1の経路 の前記ノードから前記電気光学素子側の枝部を非導通とする第 2の経路導通期間と 前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するとともに、前記第 2のスィッチング素子を〇N状態とすることにより前記枝部を導通 させる枝部導通期間とを順次実行することを特徴とする表示装置の駆動方法。
[23] 請求項 3に記載の表示装置を駆動する表示装置の駆動方法であって、
前記第 1のスイッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記枝部側電源配線を前記電気光学素子が非導通となる電位にするこ とにより前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通とす る第 2の経路導通期間と、
前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するとともに、前記枝部側電源配線を前記電気光学素子が導通する電位にすること により前記枝部を導通させる枝部導通期間とを順次実行することを特徴とする表示装 置の駆動方法。
[24] 前記枝部側電源配線の電位は、前記電気光学素子を非導通とするときに、前記電 気光学素子の陽極と陰極との間に印加される電圧が閾値電圧となる電位であること を特徴とする請求項 23に記載の表示装置の駆動方法。
[25] 請求項 7に記載の表示装置を駆動する表示装置の駆動方法であって、
前記第 1のスイッチング素子を〇N状態とすることにより前記第 2の経路を導通させ るとともに、前記第 1の経路の前記ノードから前記電気光学素子側の枝部を非導通と する第 2の経路導通期間と、
前記第 1のスイッチング素子を OFF状態とすることにより前記第 2の経路を非導通と するともに、前記枝部を導通させる枝部導通期間とを順次実行し、 前記第 2の経路導通期間は、前記駆動素子を閾値状態とする前に前記駆動素子 の出力電流を前記第 2の経路に流すために設定される期間であり、
前記枝部導通期間は、前記第 2の経路導通期間の後に前記駆動素子が前記閾値 状態とされて力 設定されたゲート'ソース間電圧により決定された前記第 1の経路に 流す電流に応じて、前記電気光学素子が発光状態あるいは非発光状態となる表示 期間であることを特徴とする表示装置の駆動方法。
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