JPH08223021A - １入力多出力スイッチ及び多入力１出力スイッチ - Google Patents
１入力多出力スイッチ及び多入力１出力スイッチInfo
- Publication number
- JPH08223021A JPH08223021A JP6403695A JP6403695A JPH08223021A JP H08223021 A JPH08223021 A JP H08223021A JP 6403695 A JP6403695 A JP 6403695A JP 6403695 A JP6403695 A JP 6403695A JP H08223021 A JPH08223021 A JP H08223021A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- fet
- input
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 １入力多出力スイッチにおいて入出力端子間
に並列に接続されるＯＦＦ状態のＦＥＴからなる容量を
低減することにより、入出力リターンロス及び挿入損失
を向上させる。 【構成】 ４つの出力端子１２1 〜１２4 にはそれぞれ
ＳＰＳＴスイッチ１０1 〜１０4 が接続されている。Ｓ
ＰＳＴスイッチ１０1 及び１０2 の入力側にはスルーＦ
ＥＴ１３1 が共通に接続されている。ＳＰＳＴスイッチ
１０3 及び１０4 の入力側にはスルーＦＥＴ１３2 が共
通に接続されている。スルーＦＥＴ１３1 及びスルーＦ
ＥＴ１３2 の入力側は入力端子１１に接続されている。
に並列に接続されるＯＦＦ状態のＦＥＴからなる容量を
低減することにより、入出力リターンロス及び挿入損失
を向上させる。 【構成】 ４つの出力端子１２1 〜１２4 にはそれぞれ
ＳＰＳＴスイッチ１０1 〜１０4 が接続されている。Ｓ
ＰＳＴスイッチ１０1 及び１０2 の入力側にはスルーＦ
ＥＴ１３1 が共通に接続されている。ＳＰＳＴスイッチ
１０3 及び１０4 の入力側にはスルーＦＥＴ１３2 が共
通に接続されている。スルーＦＥＴ１３1 及びスルーＦ
ＥＴ１３2 の入力側は入力端子１１に接続されている。
Description
【０００１】
【産業上の利用分野】本発明はＦＥＴが並列に接続され
た１入力多出力スイッチ及び多入力１出力スイッチに関
するものである。
た１入力多出力スイッチ及び多入力１出力スイッチに関
するものである。
【０００２】
【従来の技術】近年、携帯電話等の普及に伴い、ＧａＡ
ｓ ＭＥＳＦＥＴを用いた１入力多出力スイッチの需要
が拡大している。この１入力多出力スイッチは低消費電
力及び低損失が特徴であり、特に１入力２出力スイッチ
すなわちＳＰＤＴ（Single Pole Double Throw）スイッ
チは携帯機器用のアンテナスイッチとして多用されてい
る。
ｓ ＭＥＳＦＥＴを用いた１入力多出力スイッチの需要
が拡大している。この１入力多出力スイッチは低消費電
力及び低損失が特徴であり、特に１入力２出力スイッチ
すなわちＳＰＤＴ（Single Pole Double Throw）スイッ
チは携帯機器用のアンテナスイッチとして多用されてい
る。
【０００３】今後は、一層の多出力化が予想され、１入
力ｎ出力スイッチ（ｎ＝３，４，‥‥‥）（以下、ＳＰ
ｎＴスイッチと称する）の需要が増大すると考えられ
る。
力ｎ出力スイッチ（ｎ＝３，４，‥‥‥）（以下、ＳＰ
ｎＴスイッチと称する）の需要が増大すると考えられ
る。
【０００４】ＳＰｎＴスイッチについて説明する前に、
このスイッチの基本となるＳＰＳＴ（Single Pole Sing
le Throw）スイッチについて説明する。
このスイッチの基本となるＳＰＳＴ（Single Pole Sing
le Throw）スイッチについて説明する。
【０００５】図１９（ａ）はＳＰＳＴスイッチ７０の回
路図を示しており、図１９（ａ）において、７１は信号
が入力される入力端子、７２は信号が出力される出力端
子であって、入力端子７１と出力端子７２との間にはス
ルーＦＥＴ７３及びシャントＦＥＴ７４が接続されてい
る。スルーＦＥＴ７３はトランスファーゲートであり、
シャントＦＥＴ７４は入力端子７１と出力端子７２との
間のアイソレーション向上のために設けられている。ま
た、ゲートへのリーク電流を阻止のために、数ｋΩの第
１のバイアス抵抗７５がスルーＦＥＴ７３のゲートに直
列に接続され、数ｋΩの第２のバイアス抵抗７６がシャ
ントＦＥＴ７４のゲートに直列に接続されている。第１
のコントロール電圧端子７７はスルーＦＥＴ７３をＯＮ
・ＯＦＦするためにバイアス電圧を印加する端子であ
り、第２のコントロール電圧端子７８はシャントＦＥＴ
７４をＯＮ・ＯＦＦするためにバイアス電圧を印加する
端子である。
路図を示しており、図１９（ａ）において、７１は信号
が入力される入力端子、７２は信号が出力される出力端
子であって、入力端子７１と出力端子７２との間にはス
ルーＦＥＴ７３及びシャントＦＥＴ７４が接続されてい
る。スルーＦＥＴ７３はトランスファーゲートであり、
シャントＦＥＴ７４は入力端子７１と出力端子７２との
間のアイソレーション向上のために設けられている。ま
た、ゲートへのリーク電流を阻止のために、数ｋΩの第
１のバイアス抵抗７５がスルーＦＥＴ７３のゲートに直
列に接続され、数ｋΩの第２のバイアス抵抗７６がシャ
ントＦＥＴ７４のゲートに直列に接続されている。第１
のコントロール電圧端子７７はスルーＦＥＴ７３をＯＮ
・ＯＦＦするためにバイアス電圧を印加する端子であ
り、第２のコントロール電圧端子７８はシャントＦＥＴ
７４をＯＮ・ＯＦＦするためにバイアス電圧を印加する
端子である。
【０００６】今、ＦＥＴがデプレッション型であり、し
きい値がＶｔｈであるとする。ＦＥＴのゲート・ソース
間に印加する電圧：Ｖｇｓが０Ｖの場合にはＦＥＴはＯ
Ｎ状態となり、ＶｇｓがＶｔｈ以下の場合にはＦＥＴは
ＯＦＦ状態となる。従って、第１のコントロール電圧端
子７７に電圧：Ｖｃ１＝０Ｖが印加され、第２のコント
ロール電圧端子７８に電圧：Ｖｃ２≦Ｖｔｈが印加され
る場合、スルーＦＥＴ７３はＯＮ状態、シャントＦＥＴ
７４はＯＦＦ状態となり、図１９（ｂ）に示すようにＳ
ＰＳＴスイッチ７０はＯＮとなる。逆に、Ｖｃ１≦Ｖｔ
ｈ、Ｖｃ２＝０Ｖとした場合、スルーＦＥＴ７３はＯＦ
Ｆ状態、シャントＦＥＴ７４はＯＮ状態となり、図１９
（ｃ）に示すようにＳＰＳＴスイッチ７０はＯＦＦとな
る。シャントＦＥＴ７４は、ＳＰＳＴスイッチ７０がＯ
ＦＦのときには、出力端子７２をＧＮＤに接続して、入
力端子７１と出力端子７２との間のアイソレーションを
向上させる。
きい値がＶｔｈであるとする。ＦＥＴのゲート・ソース
間に印加する電圧：Ｖｇｓが０Ｖの場合にはＦＥＴはＯ
Ｎ状態となり、ＶｇｓがＶｔｈ以下の場合にはＦＥＴは
ＯＦＦ状態となる。従って、第１のコントロール電圧端
子７７に電圧：Ｖｃ１＝０Ｖが印加され、第２のコント
ロール電圧端子７８に電圧：Ｖｃ２≦Ｖｔｈが印加され
る場合、スルーＦＥＴ７３はＯＮ状態、シャントＦＥＴ
７４はＯＦＦ状態となり、図１９（ｂ）に示すようにＳ
ＰＳＴスイッチ７０はＯＮとなる。逆に、Ｖｃ１≦Ｖｔ
ｈ、Ｖｃ２＝０Ｖとした場合、スルーＦＥＴ７３はＯＦ
Ｆ状態、シャントＦＥＴ７４はＯＮ状態となり、図１９
（ｃ）に示すようにＳＰＳＴスイッチ７０はＯＦＦとな
る。シャントＦＥＴ７４は、ＳＰＳＴスイッチ７０がＯ
ＦＦのときには、出力端子７２をＧＮＤに接続して、入
力端子７１と出力端子７２との間のアイソレーションを
向上させる。
【０００７】図２０（ａ）〜（ｃ）は単体のＦＥＴ８１
がＯＮ状態又はＯＦＦ状態のときの近似的な高周波等価
回路を示している。図２０（ａ）〜（ｃ）において、８
２はドレイン、８３がソース、８４はゲートである。Ｆ
ＥＴ８１のＶｇｓが０Ｖ、即ちＦＥＴ８１がＯＮ状態の
ときには、図２０（ｂ）に示すようにＦＥＴ８１は近似
的に抵抗と考えることができる。ゲート幅Ｗｇ＝１２０
０μｍのＦＥＴを想定した場合、該ＦＥＴの抵抗Ｒon＝
３Ω程度である。また、ＦＥＴ８１のＶｇｓがＶｔｈ以
下、即ちＯＦＦ状態のときには、図２０（ｃ）に示すよ
うにＦＥＴ８１は近似的に容量と考えることができる。
ゲート幅Ｗｇ＝１２００μｍのＦＥＴを想定した場合、
該ＦＥＴの容量Ｃoff ＝０．３ｐＦ程度である。従っ
て、ＳＰＳＴスイッチ７０がＯＮのときの等価回路は図
２１（ａ）のように、ＳＰＳＴスイッチ７０がＯＦＦの
ときの等価回路は図２１（ｂ）のようにそれぞれ書き換
えることができる。
がＯＮ状態又はＯＦＦ状態のときの近似的な高周波等価
回路を示している。図２０（ａ）〜（ｃ）において、８
２はドレイン、８３がソース、８４はゲートである。Ｆ
ＥＴ８１のＶｇｓが０Ｖ、即ちＦＥＴ８１がＯＮ状態の
ときには、図２０（ｂ）に示すようにＦＥＴ８１は近似
的に抵抗と考えることができる。ゲート幅Ｗｇ＝１２０
０μｍのＦＥＴを想定した場合、該ＦＥＴの抵抗Ｒon＝
３Ω程度である。また、ＦＥＴ８１のＶｇｓがＶｔｈ以
下、即ちＯＦＦ状態のときには、図２０（ｃ）に示すよ
うにＦＥＴ８１は近似的に容量と考えることができる。
ゲート幅Ｗｇ＝１２００μｍのＦＥＴを想定した場合、
該ＦＥＴの容量Ｃoff ＝０．３ｐＦ程度である。従っ
て、ＳＰＳＴスイッチ７０がＯＮのときの等価回路は図
２１（ａ）のように、ＳＰＳＴスイッチ７０がＯＦＦの
ときの等価回路は図２１（ｂ）のようにそれぞれ書き換
えることができる。
【０００８】次に、１入力ｎ出力スイッチ即ちＳＰｎＴ
スイッチについて説明する。
スイッチについて説明する。
【０００９】図２２は従来のＳＰｎＴスイッチの回路図
を示している。通常、ＳＰｎＴスイッチを構成する場
合、図１９に示したＳＰＳＴスイッチ７０を入力端子７
１にｎ個並列に接続する。図２２において、７０1 ，７
０2 ，……，７０n はＳＰＳＴスイッチ、７１は入力端
子、７２1 ，７２2 ，……，７２n は出力端子、８
０1，８０2 ，……，８０n は負荷抵抗である。
を示している。通常、ＳＰｎＴスイッチを構成する場
合、図１９に示したＳＰＳＴスイッチ７０を入力端子７
１にｎ個並列に接続する。図２２において、７０1 ，７
０2 ，……，７０n はＳＰＳＴスイッチ、７１は入力端
子、７２1 ，７２2 ，……，７２n は出力端子、８
０1，８０2 ，……，８０n は負荷抵抗である。
【００１０】ところで、ＳＰｎＴスイッチは常にどれか
１つのＳＰＳＴスイッチがＯＮであって、入力端子７１
は常にどれか１つの出力端子に接続されている。図２３
（ａ）は、入力端子７１と出力端子７２1 との間のＳＰ
ＳＴスイッチ７０1 がＯＮ、それ以外のＳＰＳＴスイッ
チ７０2 〜７０n がＯＦＦである場合の等価回路を示し
ている。今、簡略化のためにＦＥＴのＯＮ抵抗Ｒonが０
Ωであると仮定する。この場合、入力端子７１と出力端
子７２1 との間には、ＯＦＦ状態であるＦＥＴからなる
容量ｎ×Ｃoff が並列に接続されていると考えることが
できる。この状態の等価回路を図２３（ｂ）に示す。
１つのＳＰＳＴスイッチがＯＮであって、入力端子７１
は常にどれか１つの出力端子に接続されている。図２３
（ａ）は、入力端子７１と出力端子７２1 との間のＳＰ
ＳＴスイッチ７０1 がＯＮ、それ以外のＳＰＳＴスイッ
チ７０2 〜７０n がＯＦＦである場合の等価回路を示し
ている。今、簡略化のためにＦＥＴのＯＮ抵抗Ｒonが０
Ωであると仮定する。この場合、入力端子７１と出力端
子７２1 との間には、ＯＦＦ状態であるＦＥＴからなる
容量ｎ×Ｃoff が並列に接続されていると考えることが
できる。この状態の等価回路を図２３（ｂ）に示す。
【００１１】図２３（ｂ）に示す回路において、入力端
子７１からみたリターンロスをスミスチャートを使って
求める。入力端子７１と出力端子７２1 との間に容量ｎ
×Ｃoff が並列に接続されているため、インピーダンス
の軌跡は等コンダクタンス円上を時計方向に動く。負荷
抵抗８０1 が５０Ωであるとすると、スミスチャートの
中心から等コンダクタンス円上をｎ×Ｃoff だけ時計方
向に回転したところが求めるリターンロスの値である。
子７１からみたリターンロスをスミスチャートを使って
求める。入力端子７１と出力端子７２1 との間に容量ｎ
×Ｃoff が並列に接続されているため、インピーダンス
の軌跡は等コンダクタンス円上を時計方向に動く。負荷
抵抗８０1 が５０Ωであるとすると、スミスチャートの
中心から等コンダクタンス円上をｎ×Ｃoff だけ時計方
向に回転したところが求めるリターンロスの値である。
【００１２】次に、多入力１出力スイッチ即ちｎ入力１
出力スイッチ（以下、ｎＰＳＴスイッチと称する）の従
来例について説明する。一般的に言えば、ＳＰｎＴスイ
ッチの入力側と出力側とを入れ替えると、ｎＰＳＴスイ
ッチを構成できる。
出力スイッチ（以下、ｎＰＳＴスイッチと称する）の従
来例について説明する。一般的に言えば、ＳＰｎＴスイ
ッチの入力側と出力側とを入れ替えると、ｎＰＳＴスイ
ッチを構成できる。
【００１３】図２４は従来のｎＰＳＴスイッチの回路図
を示している。通常、ｎＰＳＴスイッチを構成する場
合、図１９に示したＳＰＳＴスイッチ７０を出力端子７
２にｎ個並列に接続する。尚、図２４において、７
９1 ，７９2 ，……，７９n は信号発生回路、７１1 ，
７１2 ，……，７１n は入力端子、８０は負荷抵抗であ
る。ＯＮ状態のＳＰＳＴスイッチに接続された信号発生
回路で発生した信号は、入力端子からＳＰＳＴスイッチ
を通って出力端子７２に出力される。
を示している。通常、ｎＰＳＴスイッチを構成する場
合、図１９に示したＳＰＳＴスイッチ７０を出力端子７
２にｎ個並列に接続する。尚、図２４において、７
９1 ，７９2 ，……，７９n は信号発生回路、７１1 ，
７１2 ，……，７１n は入力端子、８０は負荷抵抗であ
る。ＯＮ状態のＳＰＳＴスイッチに接続された信号発生
回路で発生した信号は、入力端子からＳＰＳＴスイッチ
を通って出力端子７２に出力される。
【００１４】以下、従来のｎＰＳＴスイッチの回路動作
について説明する。
について説明する。
【００１５】従来のｎＰＳＴスイッチにおいて、例え
ば、入力端子７１1 と出力端子７２との間をＯＮにする
場合を考える。この場合、ＳＰＳＴスイッチ７０1 のみ
をＯＮとし、それ以外のＳＰＳＴスイッチ７０2 〜７０
n をＯＦＦとする。
ば、入力端子７１1 と出力端子７２との間をＯＮにする
場合を考える。この場合、ＳＰＳＴスイッチ７０1 のみ
をＯＮとし、それ以外のＳＰＳＴスイッチ７０2 〜７０
n をＯＦＦとする。
【００１６】図２５（ａ）は、入力端子７１1 と出力端
子７２との間のＳＰＳＴスイッチ７０1 がＯＮ、それ以
外のＳＰＳＴスイッチ７０2 〜７０n がＯＦＦである場
合の等価回路を示しており、図２５（ｂ）は、ＦＥＴの
ＯＮ抵抗Ｒonが０Ωであると仮定した場合の等価回路を
示している。
子７２との間のＳＰＳＴスイッチ７０1 がＯＮ、それ以
外のＳＰＳＴスイッチ７０2 〜７０n がＯＦＦである場
合の等価回路を示しており、図２５（ｂ）は、ＦＥＴの
ＯＮ抵抗Ｒonが０Ωであると仮定した場合の等価回路を
示している。
【００１７】図２５（ｂ）に示すように、入力端子７１
1 と出力端子７２との間には、ＯＦＦ状態であるＦＥＴ
からなる容量ｎ×Ｃoff が並列に接続されていると考え
ることができる。
1 と出力端子７２との間には、ＯＦＦ状態であるＦＥＴ
からなる容量ｎ×Ｃoff が並列に接続されていると考え
ることができる。
【００１８】図２６は、ＳＰＳＴスイッチにおけるスル
ーＦＥＴのゲート幅と挿入損失との関係を示しており、
図２６より、スルーＦＥＴのゲート幅Ｗｇは挿入損失に
影響を及ぼすことが分かる。すなわち、スルーＦＥＴの
ゲート幅Ｗｇを大きくするほど挿入損失は減少する。
ーＦＥＴのゲート幅と挿入損失との関係を示しており、
図２６より、スルーＦＥＴのゲート幅Ｗｇは挿入損失に
影響を及ぼすことが分かる。すなわち、スルーＦＥＴの
ゲート幅Ｗｇを大きくするほど挿入損失は減少する。
【００１９】図２７は、ＳＰＳＴスイッチにおけるシャ
ントＦＥＴのゲート幅と挿入損失及びアイソレーション
との関係を示しており、シャントＦＥＴのゲート幅Ｗｇ
はアイソレーションに影響を及ぼすことが分かる。すな
わち、スルーＦＥＴのゲート幅Ｗｇを大きくするほどア
イソレーションが向上する。
ントＦＥＴのゲート幅と挿入損失及びアイソレーション
との関係を示しており、シャントＦＥＴのゲート幅Ｗｇ
はアイソレーションに影響を及ぼすことが分かる。すな
わち、スルーＦＥＴのゲート幅Ｗｇを大きくするほどア
イソレーションが向上する。
【００２０】これらの結果より、スルーＦＥＴ及びシャ
ントＦＥＴのゲート幅Ｗｇは大きい方が好ましいと言え
るが、ともにゲート幅Ｗｇ＝１２００μｍで飽和傾向に
ある。従って、ＳＰＳＴスイッチにおいては、スルーＦ
ＥＴのゲート幅Ｗｇ＝１２００ｕｍ程度、シャントＦＥ
Ｔのゲート幅Ｗｇ＝１２００μｍ程度とするのが通常で
ある。
ントＦＥＴのゲート幅Ｗｇは大きい方が好ましいと言え
るが、ともにゲート幅Ｗｇ＝１２００μｍで飽和傾向に
ある。従って、ＳＰＳＴスイッチにおいては、スルーＦ
ＥＴのゲート幅Ｗｇ＝１２００ｕｍ程度、シャントＦＥ
Ｔのゲート幅Ｗｇ＝１２００μｍ程度とするのが通常で
ある。
【００２１】また、ＳＰＳＴスイッチが複数個並列に接
続されている１入力多出力スイッチ及び多入力１出力ス
イッチにおいても、スルーＦＥＴ及びシャントＦＥＴの
各ゲート幅Ｗｇ＝１２００μｍ程度とするのが通常であ
る。
続されている１入力多出力スイッチ及び多入力１出力ス
イッチにおいても、スルーＦＥＴ及びシャントＦＥＴの
各ゲート幅Ｗｇ＝１２００μｍ程度とするのが通常であ
る。
【００２２】
【発明が解決しようとする課題】図２８は、前記のＳＰ
ｎＴスイッチにおいて、Ｃoff ＝０．３ｐＦ、ｆ＝１．
９ＧＨｚ、ｎ＝１〜１０とした場合の入力端子７１から
みたリターンロスの値を示している。ｎが大きくなれば
なるほど入力端子７１から見たリターンロスは劣化す
る。ｎ≦３ではリターンロスの値として−１０ｄＢ以下
を確保できるが、ｎ≧４ではリターンロスの値は−１０
ｄＢ以上になることが分かる。また、ｎが大きいほど５
０Ωからのずれが大きくなるため挿入損失も増大する。
ｎＴスイッチにおいて、Ｃoff ＝０．３ｐＦ、ｆ＝１．
９ＧＨｚ、ｎ＝１〜１０とした場合の入力端子７１から
みたリターンロスの値を示している。ｎが大きくなれば
なるほど入力端子７１から見たリターンロスは劣化す
る。ｎ≦３ではリターンロスの値として−１０ｄＢ以下
を確保できるが、ｎ≧４ではリターンロスの値は−１０
ｄＢ以上になることが分かる。また、ｎが大きいほど５
０Ωからのずれが大きくなるため挿入損失も増大する。
【００２３】尚、ＳＰｎＴスイッチにおける出力端子７
２からみたリターンロスの値も、入力端子７１からみた
リターンロスの値とほぼ同一の値となる。以上のこと
は、入力端子７１がいずれの出力端子に接続されている
場合でも同様であり、また、ｎＰＳＴスイッチにおいて
も同様である。
２からみたリターンロスの値も、入力端子７１からみた
リターンロスの値とほぼ同一の値となる。以上のこと
は、入力端子７１がいずれの出力端子に接続されている
場合でも同様であり、また、ｎＰＳＴスイッチにおいて
も同様である。
【００２４】以上説明したように、ｎ個のＳＰＳＴスイ
ッチ７０が並列に接続されてなる従来のＳＰｎＴスイッ
チ又はｎＰＳＴスイッチにおいては、入力端子と出力端
子との間に並列に接続されるＯＦＦ状態のＦＥＴからな
る容量ｎ×Ｃoff のために、入出力リターンロスが劣化
すると共に挿入損失が増大するという問題を有してい
る。
ッチ７０が並列に接続されてなる従来のＳＰｎＴスイッ
チ又はｎＰＳＴスイッチにおいては、入力端子と出力端
子との間に並列に接続されるＯＦＦ状態のＦＥＴからな
る容量ｎ×Ｃoff のために、入出力リターンロスが劣化
すると共に挿入損失が増大するという問題を有してい
る。
【００２５】また、従来のｎＰＳＴスイッチにおいて
は、図２５（ａ）から理解できるように、ＯＦＦである
入力端子７１2 〜７１n がショート状態となる。このた
め、信号発生回路７９2 〜７９n の出力がショート状態
になり、ＤＣを含む信号を伝送する場合に不都合が生じ
るという問題を有している。
は、図２５（ａ）から理解できるように、ＯＦＦである
入力端子７１2 〜７１n がショート状態となる。このた
め、信号発生回路７９2 〜７９n の出力がショート状態
になり、ＤＣを含む信号を伝送する場合に不都合が生じ
るという問題を有している。
【００２６】前記に鑑み、本発明は、入出力リターンロ
ス及び挿入損失が改善された１入力多出力スイッチ又は
多入力１出力スイッチ、及び信号発生回路の出力がショ
ートしないような多入力１出力スイッチを提供すること
を目的とする。
ス及び挿入損失が改善された１入力多出力スイッチ又は
多入力１出力スイッチ、及び信号発生回路の出力がショ
ートしないような多入力１出力スイッチを提供すること
を目的とする。
【００２７】
【課題を解決するための手段】請求項１の発明が講じた
解決手段は、１入力多出力スイッチを、信号が入力され
る１つの入力端子と、信号が出力される複数の出力端子
と、入力側を共通にして並列に接続された複数の単位ス
イッチよりなる単位スイッチ群と、前記単位スイッチ群
を構成する各単位スイッチの入力側に共通に接続された
１つの入力側スイッチとを備え、前記単位スイッチ群を
構成する各単位スイッチの出力側に前記出力端子が共通
に接続され、前記入力側スイッチの入力側に前記入力端
子が接続されている構成とするものである。
解決手段は、１入力多出力スイッチを、信号が入力され
る１つの入力端子と、信号が出力される複数の出力端子
と、入力側を共通にして並列に接続された複数の単位ス
イッチよりなる単位スイッチ群と、前記単位スイッチ群
を構成する各単位スイッチの入力側に共通に接続された
１つの入力側スイッチとを備え、前記単位スイッチ群を
構成する各単位スイッチの出力側に前記出力端子が共通
に接続され、前記入力側スイッチの入力側に前記入力端
子が接続されている構成とするものである。
【００２８】請求項２の発明が講じた解決手段は、１入
力多出力スイッチを、信号が入力される１つの入力端子
と、信号が出力される複数の出力端子と、入力側を共通
にして並列に接続された複数の単位スイッチよりなる複
数の単位スイッチ群と、前記複数の単位スイッチ群のう
ちの１つの単位スイッチ群を構成する各単位スイッチの
入力側に共通に接続された１つの第１入力側スイッチ
と、前記複数の単位スイッチ群のうちの他の１つの単位
スイッチ群を構成する各単位スイッチの入力側に共通に
接続された他の１つの第１入力側スイッチと、前記２つ
の第１入力側スイッチの入力側に共通に接続された１つ
の第２入力側スイッチとを備え、前記複数の単位スイッ
チ群を構成する各単位スイッチの出力側に前記出力端子
がそれぞれ接続され、前記第２入力側スイッチの入力側
に前記入力端子が接続されている構成とするものであ
る。
力多出力スイッチを、信号が入力される１つの入力端子
と、信号が出力される複数の出力端子と、入力側を共通
にして並列に接続された複数の単位スイッチよりなる複
数の単位スイッチ群と、前記複数の単位スイッチ群のう
ちの１つの単位スイッチ群を構成する各単位スイッチの
入力側に共通に接続された１つの第１入力側スイッチ
と、前記複数の単位スイッチ群のうちの他の１つの単位
スイッチ群を構成する各単位スイッチの入力側に共通に
接続された他の１つの第１入力側スイッチと、前記２つ
の第１入力側スイッチの入力側に共通に接続された１つ
の第２入力側スイッチとを備え、前記複数の単位スイッ
チ群を構成する各単位スイッチの出力側に前記出力端子
がそれぞれ接続され、前記第２入力側スイッチの入力側
に前記入力端子が接続されている構成とするものであ
る。
【００２９】請求項３の発明は、請求項１又は２の構成
に、前記単位スイッチは、トランスファーゲートとして
機能するスルーＦＥＴと該スルーＦＥＴと直列に接続さ
れたソース接地又はドレイン接地のシャントＦＥＴとか
らなるＳＰＳＴスイッチであるという構成を付加するも
のである。
に、前記単位スイッチは、トランスファーゲートとして
機能するスルーＦＥＴと該スルーＦＥＴと直列に接続さ
れたソース接地又はドレイン接地のシャントＦＥＴとか
らなるＳＰＳＴスイッチであるという構成を付加するも
のである。
【００３０】請求項４の発明は、請求項１の構成に、前
記入力側スイッチは、トランスファーゲートとして機能
するスルーＦＥＴであるという構成を付加するものであ
る。請求項５の発明は、請求項１の構成に、前記入力側
スイッチは、トランスファーゲートとして機能するスル
ーＦＥＴと該スルーＦＥＴと直列に接続されたソース接
地又はドレイン接地のシャントＦＥＴとからなるＳＰＳ
Ｔスイッチであるという構成を付加するものである。
記入力側スイッチは、トランスファーゲートとして機能
するスルーＦＥＴであるという構成を付加するものであ
る。請求項５の発明は、請求項１の構成に、前記入力側
スイッチは、トランスファーゲートとして機能するスル
ーＦＥＴと該スルーＦＥＴと直列に接続されたソース接
地又はドレイン接地のシャントＦＥＴとからなるＳＰＳ
Ｔスイッチであるという構成を付加するものである。
【００３１】請求項６の発明は、請求項２の構成に、前
記第１入力側スイッチは、トランスファーゲートとして
機能するスルーＦＥＴであるという構成を付加するもの
である。
記第１入力側スイッチは、トランスファーゲートとして
機能するスルーＦＥＴであるという構成を付加するもの
である。
【００３２】請求項７の発明は、請求項２の構成に、前
記第２入力側スイッチは、トランスファーゲートとして
機能するスルーＦＥＴであるという構成を付加するもの
である。
記第２入力側スイッチは、トランスファーゲートとして
機能するスルーＦＥＴであるという構成を付加するもの
である。
【００３３】請求項８の発明が講じた解決手段は、信号
が入力される１つの入力端子と、信号が出力される３つ
以上の出力端子と、トランスファーゲートとして機能す
るスルーＦＥＴと該スルーＦＥＴと直列に接続されたソ
ース接地又はドレイン接地のシャントＦＥＴとからな
り、入力側が前記入力端子に共通に接続され且つ出力側
が前記３つ以上の出力端子にそれぞれ接続された３つ以
上のＳＰＳＴスイッチとを備えた１入力多出力スイッチ
を前提とし、前記スルーＦＥＴのゲート幅は前記シャン
トＦＥＴのゲート幅よりも小さいという構成とするもの
である。
が入力される１つの入力端子と、信号が出力される３つ
以上の出力端子と、トランスファーゲートとして機能す
るスルーＦＥＴと該スルーＦＥＴと直列に接続されたソ
ース接地又はドレイン接地のシャントＦＥＴとからな
り、入力側が前記入力端子に共通に接続され且つ出力側
が前記３つ以上の出力端子にそれぞれ接続された３つ以
上のＳＰＳＴスイッチとを備えた１入力多出力スイッチ
を前提とし、前記スルーＦＥＴのゲート幅は前記シャン
トＦＥＴのゲート幅よりも小さいという構成とするもの
である。
【００３４】請求項９の発明は、請求項８の構成に、前
記スルーＦＥＴのゲート幅は４００〜８００μｍである
という構成を付加するものである。
記スルーＦＥＴのゲート幅は４００〜８００μｍである
という構成を付加するものである。
【００３５】請求項１０の発明が講じた解決手段は、多
出力１入力スイッチを、信号が入力される複数の入力端
子と、信号が出力される１つの出力端子と、前記複数の
入力端子にそれぞれ接続された複数の単位スイッチと、
前記複数の単位スイッチの出力側にそれぞれ接続されト
ランスファーゲートとして機能する複数のスルーＦＥＴ
とを備え、前記複数のスルーＦＥＴの各出力側に前記出
力端子が共通に接続されている構成とするものである。
出力１入力スイッチを、信号が入力される複数の入力端
子と、信号が出力される１つの出力端子と、前記複数の
入力端子にそれぞれ接続された複数の単位スイッチと、
前記複数の単位スイッチの出力側にそれぞれ接続されト
ランスファーゲートとして機能する複数のスルーＦＥＴ
とを備え、前記複数のスルーＦＥＴの各出力側に前記出
力端子が共通に接続されている構成とするものである。
【００３６】請求項１１の発明が講じた解決手段は、多
出力１入力スイッチを、信号が入力される複数の入力端
子と、信号が出力される１つの出力端子と、前記複数の
入力端子にそれぞれ接続された複数の単位スイッチと、
前記複数の単位スイッチの出力側にそれぞれ接続され、
トランスファーゲートとして機能する複数のスルーＦＥ
ＴよりなるスルーＦＥＴ群と、前記スルーＦＥＴ群を構
成する各スルーＦＥＴの出力側に共通に接続された１つ
の出力側スイッチとを備え、前記出力側スイッチの出力
側に前記出力端子が接続されている構成とするものであ
る。
出力１入力スイッチを、信号が入力される複数の入力端
子と、信号が出力される１つの出力端子と、前記複数の
入力端子にそれぞれ接続された複数の単位スイッチと、
前記複数の単位スイッチの出力側にそれぞれ接続され、
トランスファーゲートとして機能する複数のスルーＦＥ
ＴよりなるスルーＦＥＴ群と、前記スルーＦＥＴ群を構
成する各スルーＦＥＴの出力側に共通に接続された１つ
の出力側スイッチとを備え、前記出力側スイッチの出力
側に前記出力端子が接続されている構成とするものであ
る。
【００３７】請求項１２の発明が講じた解決手段は、多
出力１入力スイッチを、信号が入力される複数の入力端
子と、信号が出力される１つの出力端子と、前記複数の
入力端子にそれぞれ接続された複数の単位スイッチと、
前記複数の単位スイッチの出力側にそれぞれ接続されト
ランスファーゲートとして機能する複数のスルーＦＥＴ
よりなる複数のスルーＦＥＴ群と、前記複数のスルーＦ
ＥＴ群のうちの１つのスルーＦＥＴ群を構成する各スル
ーＦＥＴの出力側に共通に接続された１つの第１出力側
スイッチと、前記複数のスルーＦＥＴ群のうちの他の１
つのスルーＦＥＴ群を構成する各スルーＦＥＴの出力側
に共通に接続された他の１つの第１出力側スイッチと、
前記２つの第１出力側スイッチの出力側に共通に接続さ
れた第２出力側スイッチとを備え、前記第２出力側スイ
ッチの出力側に前記出力端子が接続されている構成とす
るものである。
出力１入力スイッチを、信号が入力される複数の入力端
子と、信号が出力される１つの出力端子と、前記複数の
入力端子にそれぞれ接続された複数の単位スイッチと、
前記複数の単位スイッチの出力側にそれぞれ接続されト
ランスファーゲートとして機能する複数のスルーＦＥＴ
よりなる複数のスルーＦＥＴ群と、前記複数のスルーＦ
ＥＴ群のうちの１つのスルーＦＥＴ群を構成する各スル
ーＦＥＴの出力側に共通に接続された１つの第１出力側
スイッチと、前記複数のスルーＦＥＴ群のうちの他の１
つのスルーＦＥＴ群を構成する各スルーＦＥＴの出力側
に共通に接続された他の１つの第１出力側スイッチと、
前記２つの第１出力側スイッチの出力側に共通に接続さ
れた第２出力側スイッチとを備え、前記第２出力側スイ
ッチの出力側に前記出力端子が接続されている構成とす
るものである。
【００３８】請求項１３の発明は、請求項１０〜１２の
構成に、前記単位スイッチは、トランスファーゲートと
して機能するスルーＦＥＴと該スルーＦＥＴと直列に接
続されたソース接地又はドレイン接地のシャントＦＥＴ
とからなるＳＰＳＴスイッチであるという構成を付加す
るものである。
構成に、前記単位スイッチは、トランスファーゲートと
して機能するスルーＦＥＴと該スルーＦＥＴと直列に接
続されたソース接地又はドレイン接地のシャントＦＥＴ
とからなるＳＰＳＴスイッチであるという構成を付加す
るものである。
【００３９】請求項１４の発明は、請求項１１の構成
に、前記出力側スイッチは、トランスファーゲートとし
て機能するスルーＦＥＴであるという構成を付加するも
のである。
に、前記出力側スイッチは、トランスファーゲートとし
て機能するスルーＦＥＴであるという構成を付加するも
のである。
【００４０】請求項１５の発明は、請求項１１の構成
に、前記出力側スイッチは、トランスファーゲートとし
て機能するスルーＦＥＴと該スルーＦＥＴと直列に接続
されたソース接地又はドレイン接地のシャントＦＥＴと
からなるＳＰＳＴスイッチであるという構成を付加する
ものである。
に、前記出力側スイッチは、トランスファーゲートとし
て機能するスルーＦＥＴと該スルーＦＥＴと直列に接続
されたソース接地又はドレイン接地のシャントＦＥＴと
からなるＳＰＳＴスイッチであるという構成を付加する
ものである。
【００４１】請求項１６の発明は、請求項１２の構成
に、前記第１出力側スイッチは、トランスファーゲート
として機能するスルーＦＥＴであるという構成を付加す
るものである。
に、前記第１出力側スイッチは、トランスファーゲート
として機能するスルーＦＥＴであるという構成を付加す
るものである。
【００４２】請求項１７の発明は、請求項１２の構成
に、前記第２出力側スイッチは、トランスファーゲート
として機能するスルーＦＥＴであるという構成を付加す
るものである。
に、前記第２出力側スイッチは、トランスファーゲート
として機能するスルーＦＥＴであるという構成を付加す
るものである。
【００４３】請求項１８の発明が講じた解決手段は、信
号が入力される３つ以上の入力端子と、信号が出力され
る１つの出力端子と、トランスファーゲートとして機能
するスルーＦＥＴと該スルーＦＥＴと直列に接続された
ソース接地又はドレイン接地のシャントＦＥＴとからな
り、入力側が前記３つ以上の入力端子にそれぞれ接続さ
れ且つ出力側が前記出力端子に共通に接続された３つ以
上のＳＰＳＴスイッチとを備えた１入力多出力スイッチ
を前提とし、前記スルーＦＥＴのゲート幅は前記シャン
トＦＥＴのゲート幅よりも小さいという構成とするもの
である。
号が入力される３つ以上の入力端子と、信号が出力され
る１つの出力端子と、トランスファーゲートとして機能
するスルーＦＥＴと該スルーＦＥＴと直列に接続された
ソース接地又はドレイン接地のシャントＦＥＴとからな
り、入力側が前記３つ以上の入力端子にそれぞれ接続さ
れ且つ出力側が前記出力端子に共通に接続された３つ以
上のＳＰＳＴスイッチとを備えた１入力多出力スイッチ
を前提とし、前記スルーＦＥＴのゲート幅は前記シャン
トＦＥＴのゲート幅よりも小さいという構成とするもの
である。
【００４４】請求項１９の発明は、請求項１８の構成
に、前記スルーＦＥＴのゲート幅は４００〜８００μｍ
であるという構成を付加するものである。
に、前記スルーＦＥＴのゲート幅は４００〜８００μｍ
であるという構成を付加するものである。
【００４５】
【作用】請求項１の構成により、単位スイッチ群を構成
する各単位スイッチの入力側に１つの入力側スイッチが
共通に接続されているため、入力端子と出力端子との間
のＦＥＴの合成容量値はｎ×Ｃoff よりも低減する。
する各単位スイッチの入力側に１つの入力側スイッチが
共通に接続されているため、入力端子と出力端子との間
のＦＥＴの合成容量値はｎ×Ｃoff よりも低減する。
【００４６】請求項２の構成により、２つの第１入力側
スイッチの入力側に１つの第２の入力側スイッチが共通
に接続されているため、入力端子と出力端子との間のＦ
ＥＴの合成容量値はｎ×Ｃoff よりも一層大きく低減す
る。
スイッチの入力側に１つの第２の入力側スイッチが共通
に接続されているため、入力端子と出力端子との間のＦ
ＥＴの合成容量値はｎ×Ｃoff よりも一層大きく低減す
る。
【００４７】請求項８の構成により、スルーＦＥＴのゲ
ート幅がシャントＦＥＴのゲート幅よりも小さいため、
スルーＦＥＴのゲート幅が小さいことにより、ＳＰＳＴ
スイッチがＯＦＦ状態であるときのスルーＦＥＴの容量
Ｃoff を低減することができ、また、シャントＦＥＴの
ゲート幅が大きいことによりアイソレーションが向上す
るので、１入力多出力スイッチの入出力リターンロス及
び挿入損失を改善することができる。
ート幅がシャントＦＥＴのゲート幅よりも小さいため、
スルーＦＥＴのゲート幅が小さいことにより、ＳＰＳＴ
スイッチがＯＦＦ状態であるときのスルーＦＥＴの容量
Ｃoff を低減することができ、また、シャントＦＥＴの
ゲート幅が大きいことによりアイソレーションが向上す
るので、１入力多出力スイッチの入出力リターンロス及
び挿入損失を改善することができる。
【００４８】請求項９の構成により、スルーＦＥＴのゲ
ート幅が４００μｍ〜８００μｍの場合、スルーＦＥＴ
のオン抵抗の増大よりＯＦＦ状態であるＦＥＴの容量Ｃ
offの効果が大きいため、入出力リターンロス及び挿入
損失が改善される。
ート幅が４００μｍ〜８００μｍの場合、スルーＦＥＴ
のオン抵抗の増大よりＯＦＦ状態であるＦＥＴの容量Ｃ
offの効果が大きいため、入出力リターンロス及び挿入
損失が改善される。
【００４９】請求項１０の構成により、各単位スイッチ
の出力側にスルーＦＥＴがそれぞれ接続されているた
め、ＯＦＦとなる各入力端子に単位スイッチを介して接
続された各スルーＦＥＴをＯＦＦにすることにより、Ｏ
ＦＦとなる各入力端子と出力端子との間を遮断すること
ができるので、ＯＦＦとなる各入力端子のショートを防
ぐことができる。
の出力側にスルーＦＥＴがそれぞれ接続されているた
め、ＯＦＦとなる各入力端子に単位スイッチを介して接
続された各スルーＦＥＴをＯＦＦにすることにより、Ｏ
ＦＦとなる各入力端子と出力端子との間を遮断すること
ができるので、ＯＦＦとなる各入力端子のショートを防
ぐことができる。
【００５０】請求項１１の構成により、スルーＦＥＴ群
を構成する各スルーＦＥＴの出力側に１つの出力側スイ
ッチが共通に接続されているため、入力端子と出力端子
との間のＦＥＴの合成容量値はｎ×Ｃoff よりも低減す
る。
を構成する各スルーＦＥＴの出力側に１つの出力側スイ
ッチが共通に接続されているため、入力端子と出力端子
との間のＦＥＴの合成容量値はｎ×Ｃoff よりも低減す
る。
【００５１】請求項１２の構成により、２つの第１出力
側スイッチの出力側に１つの第２の出力側スイッチが共
通に接続されているため、入力端子と出力端子との間の
ＦＥＴの合成容量値はｎ×Ｃoff よりも一層大きく低減
する。
側スイッチの出力側に１つの第２の出力側スイッチが共
通に接続されているため、入力端子と出力端子との間の
ＦＥＴの合成容量値はｎ×Ｃoff よりも一層大きく低減
する。
【００５２】請求項１８の構成により、スルーＦＥＴの
ゲート幅がシャントＦＥＴのゲート幅よりも小さいた
め、スルーＦＥＴのゲート幅が小さいことにより、ＳＰ
ＳＴスイッチがＯＦＦ状態であるときのスルーＦＥＴの
容量Ｃoff を低減することができ、また、シャントＦＥ
Ｔのゲート幅が大きいことによりアイソレーションが向
上するので、多入力１出力スイッチの入出力リターンロ
ス及び挿入損失を改善することができる。
ゲート幅がシャントＦＥＴのゲート幅よりも小さいた
め、スルーＦＥＴのゲート幅が小さいことにより、ＳＰ
ＳＴスイッチがＯＦＦ状態であるときのスルーＦＥＴの
容量Ｃoff を低減することができ、また、シャントＦＥ
Ｔのゲート幅が大きいことによりアイソレーションが向
上するので、多入力１出力スイッチの入出力リターンロ
ス及び挿入損失を改善することができる。
【００５３】請求項１９の構成により、スルーＦＥＴの
ゲート幅が４００μｍ〜８００μｍの場合、スルーＦＥ
Ｔのオン抵抗の増大よりもＯＦＦ状態であるＦＥＴの容
量Ｃoff の効果が大きいため、入出力リターンロス及び
挿入損失が改善される。
ゲート幅が４００μｍ〜８００μｍの場合、スルーＦＥ
Ｔのオン抵抗の増大よりもＯＦＦ状態であるＦＥＴの容
量Ｃoff の効果が大きいため、入出力リターンロス及び
挿入損失が改善される。
【００５４】
【実施例】以下、本発明の第１実施例に係るＳＰ４Ｔス
イッチ（４個のＳＰＳＴスイッチが入力端子に並列に接
続されたスイッチ）について図１及び図２（ａ），
（ｂ）を参照しながら説明する。
イッチ（４個のＳＰＳＴスイッチが入力端子に並列に接
続されたスイッチ）について図１及び図２（ａ），
（ｂ）を参照しながら説明する。
【００５５】図１は、第１実施例に係るＳＰ４Ｔスイッ
チの回路図を示しており、図１において、１０1 ，１０
2 ，１０3 ，１０4 はＳＰＳＴスイッチ、１１は入力端
子、１２1 ，１２2 ，１２3 ，１２4 は出力端子、１３
1 はＳＰＳＴスイッチ１０1及び１０2 の入力側に共通
に接続されたスルーＦＥＴ、１３2 はＳＰＳＴスイッチ
１０3 及び１０4 の入力側に共通に接続されたスルーＦ
ＥＴ、１４1 はゲートへのリーク電流を阻止のためスル
ーＦＥＴ１３1 のゲートに接続されたバイアス抵抗、１
４2 はゲートへのリーク電流を阻止のためスルーＦＥＴ
１３2 のゲートに接続されたバイアス抵抗、１５1 はス
ルーＦＥＴ１３1 をＯＮ・ＯＦＦするためのバイアス電
圧を印加するコントロール電圧端子、１５2 はスルーＦ
ＥＴ１３2 をＯＮ・ＯＦＦするためのバイアス電圧を印
加するコントロール電圧端子である。
チの回路図を示しており、図１において、１０1 ，１０
2 ，１０3 ，１０4 はＳＰＳＴスイッチ、１１は入力端
子、１２1 ，１２2 ，１２3 ，１２4 は出力端子、１３
1 はＳＰＳＴスイッチ１０1及び１０2 の入力側に共通
に接続されたスルーＦＥＴ、１３2 はＳＰＳＴスイッチ
１０3 及び１０4 の入力側に共通に接続されたスルーＦ
ＥＴ、１４1 はゲートへのリーク電流を阻止のためスル
ーＦＥＴ１３1 のゲートに接続されたバイアス抵抗、１
４2 はゲートへのリーク電流を阻止のためスルーＦＥＴ
１３2 のゲートに接続されたバイアス抵抗、１５1 はス
ルーＦＥＴ１３1 をＯＮ・ＯＦＦするためのバイアス電
圧を印加するコントロール電圧端子、１５2 はスルーＦ
ＥＴ１３2 をＯＮ・ＯＦＦするためのバイアス電圧を印
加するコントロール電圧端子である。
【００５６】以下、第１実施例に係るＳＰ４Ｔスイッチ
の回路動作について説明する。
の回路動作について説明する。
【００５７】例えば、入力端子１１と出力端子１２1 と
の間をＯＮにする場合を考える。この場合、ＳＰＳＴス
イッチ１３1 がＯＮとなるようコントロール電圧端子１
５1に０Ｖを印加し、スルーＦＥＴ１３2 がＯＦＦにな
るようにコントロール電圧端子１５2 にＶｔｈ以下の電
圧を印加する。また、ＳＰＳＴスイッチ１０1 のみをＯ
Ｎとし、それ以外のＳＰＳＴスイッチ１０2 〜１０4 を
ＯＦＦとする。
の間をＯＮにする場合を考える。この場合、ＳＰＳＴス
イッチ１３1 がＯＮとなるようコントロール電圧端子１
５1に０Ｖを印加し、スルーＦＥＴ１３2 がＯＦＦにな
るようにコントロール電圧端子１５2 にＶｔｈ以下の電
圧を印加する。また、ＳＰＳＴスイッチ１０1 のみをＯ
Ｎとし、それ以外のＳＰＳＴスイッチ１０2 〜１０4 を
ＯＦＦとする。
【００５８】図２（ａ）は、第１実施例に係るＳＰ４Ｔ
スイッチにおいて入力端子１１と出力端子１２1 との間
がＯＮである場合の等価回路を示しており、図２（ｂ）
は、ＦＥＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合
の等価回路を示している。
スイッチにおいて入力端子１１と出力端子１２1 との間
がＯＮである場合の等価回路を示しており、図２（ｂ）
は、ＦＥＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合
の等価回路を示している。
【００５９】図２（ｂ）に示すように、入力端子１１と
出力端子１２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は２．６７×Ｃoff である。従来のＳＰ４
Ｔスイッチにおいては、入力端子と出力端子との間のＦ
ＥＴからなる容量はｎ×Ｃof f 、即ち４×Ｃoff である
ので、第１実施例においては、ＦＥＴの容量が約６７％
に低減していることが分かる。
出力端子１２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は２．６７×Ｃoff である。従来のＳＰ４
Ｔスイッチにおいては、入力端子と出力端子との間のＦ
ＥＴからなる容量はｎ×Ｃof f 、即ち４×Ｃoff である
ので、第１実施例においては、ＦＥＴの容量が約６７％
に低減していることが分かる。
【００６０】尚、前記のことは、入力端子１１がいずれ
の出力端子に接続されている場合でも同様である。
の出力端子に接続されている場合でも同様である。
【００６１】（表１）は従来のＳＰ４Ｔスイッチと第１
実施例のＳＰ４Ｔスイッチとのシミュレーション結果の
比較を示している。シミュレーションに用いたＦＥＴは
Ｖｔｈ＝−２．５Ｖであり、スルーＦＥＴ及びシャント
ＦＥＴのＷｇは共に１２００μｍ、コントロール電圧は
０／−４．５Ｖとした。
実施例のＳＰ４Ｔスイッチとのシミュレーション結果の
比較を示している。シミュレーションに用いたＦＥＴは
Ｖｔｈ＝−２．５Ｖであり、スルーＦＥＴ及びシャント
ＦＥＴのＷｇは共に１２００μｍ、コントロール電圧は
０／−４．５Ｖとした。
【００６２】
【表１】
【００６３】（表１）に示すように、従来例では−８．
８ｄＢであったリターンロスが−１２．９ｄＢに、１．
０ｄＢであった挿入損失が０．９ｄＢにそれぞれ向上し
ている。
８ｄＢであったリターンロスが−１２．９ｄＢに、１．
０ｄＢであった挿入損失が０．９ｄＢにそれぞれ向上し
ている。
【００６４】第１実施例はＳＰ４Ｔスイッチであった
が、ＳＰｎＴスイッチにおいてｎが大きいほど入出力リ
ターンロス及び挿入損失の改善効果は高くなる。
が、ＳＰｎＴスイッチにおいてｎが大きいほど入出力リ
ターンロス及び挿入損失の改善効果は高くなる。
【００６５】以下、本発明の第２実施例に係るＳＰ８Ｔ
スイッチについて図３及び図４（ａ），（ｂ）を参照し
ながら説明する。
スイッチについて図３及び図４（ａ），（ｂ）を参照し
ながら説明する。
【００６６】図３は、第２実施例に係るＳＰ８Ｔスイッ
チの回路図を示しており、図３において、２０1 ，２０
2 ，……，２０8 はＳＰＳＴスイッチ、２１は入力端
子、２２1 ，２２2 ，……，２２8 は出力端子、２３1
はＳＰＳＴスイッチ２０1 〜２０4 の入力側に共通に接
続されたスルーＦＥＴ、２３2 はＳＰＳＴスイッチ２０
5 〜２０8 の入力側に共通に接続されたスルーＦＥＴ、
２４1 はスルーＦＥＴ２３1 のゲートに接続されたバイ
アス抵抗、２４2 はスルーＦＥＴ２３2 のゲートに接続
されたバイアス抵抗、２５1 はスルーＦＥＴ２３1 をＯ
Ｎ・ＯＦＦするためのバイアス電圧を印加するコントロ
ール電圧端子、２５2 はスルーＦＥＴ２３2 をＯＮ・Ｏ
ＦＦするためのバイアス電圧を印加するコントロール電
圧端子である。第２実施例に係るＳＰ８Ｔスイッチの回
路動作は第１実施例と同様であるので説明は省略する。
チの回路図を示しており、図３において、２０1 ，２０
2 ，……，２０8 はＳＰＳＴスイッチ、２１は入力端
子、２２1 ，２２2 ，……，２２8 は出力端子、２３1
はＳＰＳＴスイッチ２０1 〜２０4 の入力側に共通に接
続されたスルーＦＥＴ、２３2 はＳＰＳＴスイッチ２０
5 〜２０8 の入力側に共通に接続されたスルーＦＥＴ、
２４1 はスルーＦＥＴ２３1 のゲートに接続されたバイ
アス抵抗、２４2 はスルーＦＥＴ２３2 のゲートに接続
されたバイアス抵抗、２５1 はスルーＦＥＴ２３1 をＯ
Ｎ・ＯＦＦするためのバイアス電圧を印加するコントロ
ール電圧端子、２５2 はスルーＦＥＴ２３2 をＯＮ・Ｏ
ＦＦするためのバイアス電圧を印加するコントロール電
圧端子である。第２実施例に係るＳＰ８Ｔスイッチの回
路動作は第１実施例と同様であるので説明は省略する。
【００６７】図４（ａ）は、第２実施例に係るＳＰ８Ｔ
スイッチにおいて、入力端子２１と出力端子２２1 との
間がＯＮである場合の等価回路を示し、図４（ｂ）は、
ＦＥＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合の等
価回路を示している。
スイッチにおいて、入力端子２１と出力端子２２1 との
間がＯＮである場合の等価回路を示し、図４（ｂ）は、
ＦＥＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合の等
価回路を示している。
【００６８】図４（ｂ）に示すように、入力端子２１と
出力端子２２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は４．８×Ｃoff である。従来のＳＰ８Ｔ
スイッチにおいては入力端子と出力端子との間の容量は
ｎ×Ｃoff 、即ち８×Ｃoffであるので、第２実施例に
おいては、ＦＥＴの容量が約６０％に低減していること
が分かる。
出力端子２２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は４．８×Ｃoff である。従来のＳＰ８Ｔ
スイッチにおいては入力端子と出力端子との間の容量は
ｎ×Ｃoff 、即ち８×Ｃoffであるので、第２実施例に
おいては、ＦＥＴの容量が約６０％に低減していること
が分かる。
【００６９】尚、前記のことは、入力端子２１がいずれ
の出力端子２２に接続されている場合でも同様である。
の出力端子２２に接続されている場合でも同様である。
【００７０】（表２）は従来のＳＰ８Ｔスイッチと第２
実施例のＳＰ８Ｔスイッチとのシミュレーション結果の
比較を示している。シミュレーションに用いたＦＥＴは
第１実施例と同様である。
実施例のＳＰ８Ｔスイッチとのシミュレーション結果の
比較を示している。シミュレーションに用いたＦＥＴは
第１実施例と同様である。
【００７１】
【表２】
【００７２】（表２）に示すように、従来例では−４．
１ｄＢであったリターンロスが−８．１ｄＢに、２．６
ｄＢであった挿入損失が１．５ｄＢにそれぞれ向上して
いる。
１ｄＢであったリターンロスが−８．１ｄＢに、２．６
ｄＢであった挿入損失が１．５ｄＢにそれぞれ向上して
いる。
【００７３】以下、本発明の第３実施例に係るＳＰ８Ｔ
スイッチについて図５及び図６（ａ），（ｂ）を参照し
ながら説明する。
スイッチについて図５及び図６（ａ），（ｂ）を参照し
ながら説明する。
【００７４】図５は、第３実施例に係るＳＰ８Ｔスイッ
チの回路図を示しており、図５において、３０1 ，３０
2 ，……，３０8 はＳＰＳＴスイッチ、３１は入力端
子、３２1 ，３２2 ，……，３２8 は出力端子、３６1
はＳＰＳＴスイッチ３０1 〜３０4 の入力側に共通に接
続されたＳＰＳＴスイッチ、３６2 はＳＰＳＴスイッチ
３０5 〜３０8 の入力側に共通に接続されたＳＰＳＴス
イッチである。
チの回路図を示しており、図５において、３０1 ，３０
2 ，……，３０8 はＳＰＳＴスイッチ、３１は入力端
子、３２1 ，３２2 ，……，３２8 は出力端子、３６1
はＳＰＳＴスイッチ３０1 〜３０4 の入力側に共通に接
続されたＳＰＳＴスイッチ、３６2 はＳＰＳＴスイッチ
３０5 〜３０8 の入力側に共通に接続されたＳＰＳＴス
イッチである。
【００７５】以下、第３実施例に係るＳＰ８Ｔスイッチ
の回路動作について説明する。
の回路動作について説明する。
【００７６】例えば、入力端子３１と出力端子３２1 と
の間をＯＮにする場合を考える。この場合、ＳＰＳＴス
イッチ３０1 とＳＰＳＴスイッチ３６1 のみをＯＮと
し、それ以外のＳＰＳＴスイッチ３０2 〜３０8 及び３
６2 をＯＦＦとする。
の間をＯＮにする場合を考える。この場合、ＳＰＳＴス
イッチ３０1 とＳＰＳＴスイッチ３６1 のみをＯＮと
し、それ以外のＳＰＳＴスイッチ３０2 〜３０8 及び３
６2 をＯＦＦとする。
【００７７】図６（ａ）は第３実施例に係るＳＰ８Ｔス
イッチにおいて入力端子３１と出力端子３２1 との間が
ＯＮである場合の等価回路を示し、図６（ｂ）は、ＦＥ
ＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合の等価回
路を示している。
イッチにおいて入力端子３１と出力端子３２1 との間が
ＯＮである場合の等価回路を示し、図６（ｂ）は、ＦＥ
ＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合の等価回
路を示している。
【００７８】図６（ｃ）に示すように、入力端子３１と
出力端子３２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は６×Ｃoff である。従来のＳＰ８Ｔスイ
ッチにおいては、入力端子と出力端子との間のＦＥＴの
容量はｎ×Ｃoff 、即ち８×Ｃoff であるので、第３実
施例においては、ＦＥＴの容量が約７５％に低減してい
ることが分かる。
出力端子３２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は６×Ｃoff である。従来のＳＰ８Ｔスイ
ッチにおいては、入力端子と出力端子との間のＦＥＴの
容量はｎ×Ｃoff 、即ち８×Ｃoff であるので、第３実
施例においては、ＦＥＴの容量が約７５％に低減してい
ることが分かる。
【００７９】尚、前記のことは、入力端子３１がいずれ
の出力端子に接続されている場合でも同様である。
の出力端子に接続されている場合でも同様である。
【００８０】（表３）は従来のＳＰ８Ｔスイッチと第３
実施例のＳＰ８Ｔスイッチとのシミュレーション結果の
比較を示す。シミュレーションに用いたＦＥＴは第１実
施例の場合と同様である
実施例のＳＰ８Ｔスイッチとのシミュレーション結果の
比較を示す。シミュレーションに用いたＦＥＴは第１実
施例の場合と同様である
【表３】
【００８１】（表３）に示すように、従来例では−４．
１ｄＢであったリターンロスが−６．５ｄＢに、２．６
ｄＢであった挿入損失が２．０ｄＢにそれぞれ向上して
いる。このことから、ＳＰ８Ｔスイッチにおいて、入力
端子に接続されるスルーＦＥＴをＳＰＳＴスイッチに変
更しても同様の改善効果が得られることが分かる。
１ｄＢであったリターンロスが−６．５ｄＢに、２．６
ｄＢであった挿入損失が２．０ｄＢにそれぞれ向上して
いる。このことから、ＳＰ８Ｔスイッチにおいて、入力
端子に接続されるスルーＦＥＴをＳＰＳＴスイッチに変
更しても同様の改善効果が得られることが分かる。
【００８２】以下、本発明の第４実施例に係るＳＰ８Ｔ
スイッチについて図７及び図８（ａ），（ｂ）を参照し
ながら説明する。
スイッチについて図７及び図８（ａ），（ｂ）を参照し
ながら説明する。
【００８３】図７は、第４実施例に係るＳＰ８Ｔスイッ
チの回路図を示しており、図７において、４０1 ，４０
2 ，……，４０8 はＳＰＳＴスイッチ、４１は入力端
子、４２1 ，４２2 ，……，４２8 は出力端子、４３1
はＳＰＳＴスイッチ４０1 ，４０2 の入力側に共通に接
続されたスルーＦＥＴ、４３2 はＳＰＳＴスイッチ４０
3 ，４０4 の入力側に共通に接続されたスルーＦＥＴ、
４３3 はＳＰＳＴスイッチ４０5 ，４０6 の入力側に共
通に接続されたスルーＦＥＴ、４３4 はＳＰＳＴスイッ
チ４０7 ，４０8 の入力側に共通に接続されたスルーＦ
ＥＴ、４４1 はスルーＦＥＴ４３1 のゲートに接続され
たバイアス抵抗、４４2 はスルーＦＥＴ４３2 のゲート
に接続されたバイアス抵抗、４４3 はスルーＦＥＴ４３
3 のゲートに接続されたバイアス抵抗、４４4 はスルー
ＦＥＴ４３4 のゲートに接続されたバイアス抵抗、４５
1 はスルーＦＥＴ４３1 をＯＮ・ＯＦＦするためのバイ
アス電圧を印加するコントロール電圧端子、４５2 はス
ルーＦＥＴ４３2 をＯＮ・ＯＦＦするためのバイアス電
圧を印加するコントロール電圧端子、４５3 はスルーＦ
ＥＴ４３3 をＯＮ・ＯＦＦするためのバイアス電圧を印
加するコントロール電圧端子、４５4 はスルーＦＥＴ４
３4 をＯＮ・ＯＦＦするためのバイアス電圧を印加する
コントロール電圧端子、４７1 はスルーＦＥＴ４３1 及
び４３2 の入力側に共通に接続されたスルーＦＥＴ、４
７2 はスルーＦＥＴ４３3 及び４３4 の入力側に共通に
接続されたスルーＦＥＴ、４８1 はスルーＦＥＴ４７1
のゲートに接続されたバイアス抵抗、４８2 はスルーＦ
ＥＴ４７2 のゲートに接続されたバイアス抵抗、４９1
はスルーＦＥＴ４７1 をＯＮ・ＯＦＦするためのバイア
ス電圧を印加するコントロール電圧端子、４９2 はスル
ーＦＥＴ４７2 をＯＮ・ＯＦＦするためのバイアス電圧
を印加するコントロール電圧端子である。
チの回路図を示しており、図７において、４０1 ，４０
2 ，……，４０8 はＳＰＳＴスイッチ、４１は入力端
子、４２1 ，４２2 ，……，４２8 は出力端子、４３1
はＳＰＳＴスイッチ４０1 ，４０2 の入力側に共通に接
続されたスルーＦＥＴ、４３2 はＳＰＳＴスイッチ４０
3 ，４０4 の入力側に共通に接続されたスルーＦＥＴ、
４３3 はＳＰＳＴスイッチ４０5 ，４０6 の入力側に共
通に接続されたスルーＦＥＴ、４３4 はＳＰＳＴスイッ
チ４０7 ，４０8 の入力側に共通に接続されたスルーＦ
ＥＴ、４４1 はスルーＦＥＴ４３1 のゲートに接続され
たバイアス抵抗、４４2 はスルーＦＥＴ４３2 のゲート
に接続されたバイアス抵抗、４４3 はスルーＦＥＴ４３
3 のゲートに接続されたバイアス抵抗、４４4 はスルー
ＦＥＴ４３4 のゲートに接続されたバイアス抵抗、４５
1 はスルーＦＥＴ４３1 をＯＮ・ＯＦＦするためのバイ
アス電圧を印加するコントロール電圧端子、４５2 はス
ルーＦＥＴ４３2 をＯＮ・ＯＦＦするためのバイアス電
圧を印加するコントロール電圧端子、４５3 はスルーＦ
ＥＴ４３3 をＯＮ・ＯＦＦするためのバイアス電圧を印
加するコントロール電圧端子、４５4 はスルーＦＥＴ４
３4 をＯＮ・ＯＦＦするためのバイアス電圧を印加する
コントロール電圧端子、４７1 はスルーＦＥＴ４３1 及
び４３2 の入力側に共通に接続されたスルーＦＥＴ、４
７2 はスルーＦＥＴ４３3 及び４３4 の入力側に共通に
接続されたスルーＦＥＴ、４８1 はスルーＦＥＴ４７1
のゲートに接続されたバイアス抵抗、４８2 はスルーＦ
ＥＴ４７2 のゲートに接続されたバイアス抵抗、４９1
はスルーＦＥＴ４７1 をＯＮ・ＯＦＦするためのバイア
ス電圧を印加するコントロール電圧端子、４９2 はスル
ーＦＥＴ４７2 をＯＮ・ＯＦＦするためのバイアス電圧
を印加するコントロール電圧端子である。
【００８４】以下、第４実施例に係るＳＰ８Ｔスイッチ
の回路動作について説明する。
の回路動作について説明する。
【００８５】例えば、入力端子４１と出力端子４２1 と
の間をＯＮにする場合を考える。この場合、スルーＦＥ
Ｔ４３1 及び４７1 がＯＮになるようにコントロール電
圧端子４５1 及び４９1 に０Ｖを印加し、その他のスル
ーＦＥＴ４３2 〜４３4 及び４７2 がＯＦＦになるよう
にコントロール電圧端子４５2 〜４５4 及び４９2 にＶ
ｔｈ以下の電圧を印加する。また、ＳＰＳＴスイッチ４
０1 のみをＯＮとし、それ以外のＳＰＳＴスイッチ４０
2 〜４０8 をＯＦＦとする。
の間をＯＮにする場合を考える。この場合、スルーＦＥ
Ｔ４３1 及び４７1 がＯＮになるようにコントロール電
圧端子４５1 及び４９1 に０Ｖを印加し、その他のスル
ーＦＥＴ４３2 〜４３4 及び４７2 がＯＦＦになるよう
にコントロール電圧端子４５2 〜４５4 及び４９2 にＶ
ｔｈ以下の電圧を印加する。また、ＳＰＳＴスイッチ４
０1 のみをＯＮとし、それ以外のＳＰＳＴスイッチ４０
2 〜４０8 をＯＦＦとする。
【００８６】図８（ａ）は、第４実施例に係るＳＰ８Ｔ
スイッチにおいて入力端子４１と出力端子４２1 との間
がＯＮである場合の等価回路を示し、図８（ｂ）はＦＥ
ＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合の等価回
路を示している。
スイッチにおいて入力端子４１と出力端子４２1 との間
がＯＮである場合の等価回路を示し、図８（ｂ）はＦＥ
ＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合の等価回
路を示している。
【００８７】図８（ｂ）に示すように、入力端子４１と
出力端子４２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は３．４７×Ｃoff である。従来のＳＰ８
Ｔスイッチにおいては入力端子と出力端子との間の容量
はｎ×Ｃoff 、即ち８×Ｃof f であるので、第４実施例
においては、ＦＥＴの容量が約４３％に低減しているこ
とが分かる。
出力端子４２1 との間に接続されるＯＦＦ状態のＦＥＴ
からなる容量は３．４７×Ｃoff である。従来のＳＰ８
Ｔスイッチにおいては入力端子と出力端子との間の容量
はｎ×Ｃoff 、即ち８×Ｃof f であるので、第４実施例
においては、ＦＥＴの容量が約４３％に低減しているこ
とが分かる。
【００８８】尚、前記のことは、入力端子４１がいずれ
の出力端子に接続されている場合でも同様である。
の出力端子に接続されている場合でも同様である。
【００８９】（表４）は従来のＳＰ８Ｔスイッチと第４
実施例のＳＰ８Ｔスイッチとのシミュレーション結果の
比較を示している。シミュレーションに用いたＦＥＴは
第１実施例の場合と同様である
実施例のＳＰ８Ｔスイッチとのシミュレーション結果の
比較を示している。シミュレーションに用いたＦＥＴは
第１実施例の場合と同様である
【表４】
【００９０】（表４）に示すように、従来例では−４．
１ｄＢであったリターンロスが−１１．９ｄＢに、２．
６ｄＢであった挿入損失が１．４ｄＢにそれぞれ向上し
ている。このことから、ＳＰ８Ｔスイッチにおいては、
第４実施例のような回路構成により、入力端子と出力端
子との間に接続されるＯＦＦ状態のＦＥＴの容量を最小
にできることが分かる。
１ｄＢであったリターンロスが−１１．９ｄＢに、２．
６ｄＢであった挿入損失が１．４ｄＢにそれぞれ向上し
ている。このことから、ＳＰ８Ｔスイッチにおいては、
第４実施例のような回路構成により、入力端子と出力端
子との間に接続されるＯＦＦ状態のＦＥＴの容量を最小
にできることが分かる。
【００９１】前記第１〜第４実施例においては、１入力
多出力スイッチについて説明したが、以下の各実施例は
ＳＰＳＴスイッチが並列に接続された多入力１出力スイ
ッチ（以下、ｎＰＳＴスイッチと称する。）である。
多出力スイッチについて説明したが、以下の各実施例は
ＳＰＳＴスイッチが並列に接続された多入力１出力スイ
ッチ（以下、ｎＰＳＴスイッチと称する。）である。
【００９２】ＳＰｎＴスイッチの入力と出力とを入れ替
えることにより、ｎＰＳＴスイッチを構成できるが、単
に入れ替えただけでは、ＯＦＦ状態であるＳＰＳＴスイ
ッチのシャントＦＥＴが、ＯＦＦ状態の入力端子をショ
ートさせてしまう。そこで、本発明におけるｎＰＳＴス
イッチにおいては、以下のような回路構成をとる。
えることにより、ｎＰＳＴスイッチを構成できるが、単
に入れ替えただけでは、ＯＦＦ状態であるＳＰＳＴスイ
ッチのシャントＦＥＴが、ＯＦＦ状態の入力端子をショ
ートさせてしまう。そこで、本発明におけるｎＰＳＴス
イッチにおいては、以下のような回路構成をとる。
【００９３】以下、本発明の第５実施例に係る４ＰＳＴ
スイッチについて図９及び図１０（ａ），（ｂ）を参照
しながら説明する。
スイッチについて図９及び図１０（ａ），（ｂ）を参照
しながら説明する。
【００９４】図９は第５実施例に係る４ＰＳＴスイッチ
の回路図を示しており、図９において、５０1 ，５
０2 ，５０3 ，５０4 はＳＰＳＴスイッチ、５１1 ，５
１2 ，５１3 ，５１4 は入力端子、５２は出力端子、５
３1 はＳＰＳＴスイッチ５０1 の出力側に接続されたス
ルーＦＥＴ、５３2 はＳＰＳＴスイッチ５０2 の出力側
に接続されたスルーＦＥＴ、５３3 はＳＰＳＴスイッチ
５０3 の出力側に接続されたスルーＦＥＴ、５３4 はＳ
ＰＳＴスイッチ５０4 の出力側に接続されたスルーＦＥ
Ｔ、５４1 はスルーＦＥＴ５３1 のゲートに接続された
バイアス抵抗、５４2 はスルーＦＥＴ５３2 のゲートに
接続されたバイアス抵抗、５４3 はスルーＦＥＴ５３3
のゲートに接続されたバイアス抵抗、５４4 はスルーＦ
ＥＴ５３4 のゲートに接続されたバイアス抵抗、５５1
はスルーＦＥＴ５３1 をＯＮ・ＯＦＦするためのバイア
ス電圧を印加するコントロール電圧端子、５５2 はスル
ーＦＥＴ５３2 をＯＮ・ＯＦＦするためのバイアス電圧
を印加するコントロール電圧端子、５５3 はスルーＦＥ
Ｔ５３3 をＯＮ・ＯＦＦするためのバイアス電圧を印加
するコントロール電圧端子、５５4 はスルーＦＥＴ５３
4 をＯＮ・ＯＦＦするためのバイアス電圧を印加するコ
ントロール電圧端子である。
の回路図を示しており、図９において、５０1 ，５
０2 ，５０3 ，５０4 はＳＰＳＴスイッチ、５１1 ，５
１2 ，５１3 ，５１4 は入力端子、５２は出力端子、５
３1 はＳＰＳＴスイッチ５０1 の出力側に接続されたス
ルーＦＥＴ、５３2 はＳＰＳＴスイッチ５０2 の出力側
に接続されたスルーＦＥＴ、５３3 はＳＰＳＴスイッチ
５０3 の出力側に接続されたスルーＦＥＴ、５３4 はＳ
ＰＳＴスイッチ５０4 の出力側に接続されたスルーＦＥ
Ｔ、５４1 はスルーＦＥＴ５３1 のゲートに接続された
バイアス抵抗、５４2 はスルーＦＥＴ５３2 のゲートに
接続されたバイアス抵抗、５４3 はスルーＦＥＴ５３3
のゲートに接続されたバイアス抵抗、５４4 はスルーＦ
ＥＴ５３4 のゲートに接続されたバイアス抵抗、５５1
はスルーＦＥＴ５３1 をＯＮ・ＯＦＦするためのバイア
ス電圧を印加するコントロール電圧端子、５５2 はスル
ーＦＥＴ５３2 をＯＮ・ＯＦＦするためのバイアス電圧
を印加するコントロール電圧端子、５５3 はスルーＦＥ
Ｔ５３3 をＯＮ・ＯＦＦするためのバイアス電圧を印加
するコントロール電圧端子、５５4 はスルーＦＥＴ５３
4 をＯＮ・ＯＦＦするためのバイアス電圧を印加するコ
ントロール電圧端子である。
【００９５】以下、第５実施例に係る４ＰＳＴスイッチ
の回路動作について説明する。
の回路動作について説明する。
【００９６】例えば、入力端子５１1 と出力端子５２と
の間をＯＮにする場合を考える。この場合、スルーＦＥ
Ｔ５３1 がＯＮになるようにコントロール電圧端子５５
1 に０Ｖを印加し、その他のスルーＦＥＴ５３2 〜５３
4 がＯＦＦになるようにコントロール電圧端子５５2 〜
５５4 にＶｔｈ以下の電圧を印加する。また、ＳＰＳＴ
スイッチ５０1 のみをＯＮにし、それ以外のＳＰＳＴス
イッチ５０2 〜５０4をＯＦＦとする。
の間をＯＮにする場合を考える。この場合、スルーＦＥ
Ｔ５３1 がＯＮになるようにコントロール電圧端子５５
1 に０Ｖを印加し、その他のスルーＦＥＴ５３2 〜５３
4 がＯＦＦになるようにコントロール電圧端子５５2 〜
５５4 にＶｔｈ以下の電圧を印加する。また、ＳＰＳＴ
スイッチ５０1 のみをＯＮにし、それ以外のＳＰＳＴス
イッチ５０2 〜５０4をＯＦＦとする。
【００９７】ここで、スルーＦＥＴ５３1 〜５３4 の役
割について説明する。
割について説明する。
【００９８】図１０（ａ）は、第５実施例に係る４ＰＳ
Ｔスイッチにおいて入力端子５１1と出力端子５２との
間がＯＮである場合の等価回路である。図１０（ａ）に
示すように、ＯＦＦである入力端子５１2 〜５１4 はオ
ープンとなっており、前述の不都合が解消されているこ
とが分かる。即ち、スルーＦＥＴ５３1 〜５３4 は、Ｏ
ＦＦである入力端子がショートとなるのを防ぐ役割を果
たしている。
Ｔスイッチにおいて入力端子５１1と出力端子５２との
間がＯＮである場合の等価回路である。図１０（ａ）に
示すように、ＯＦＦである入力端子５１2 〜５１4 はオ
ープンとなっており、前述の不都合が解消されているこ
とが分かる。即ち、スルーＦＥＴ５３1 〜５３4 は、Ｏ
ＦＦである入力端子がショートとなるのを防ぐ役割を果
たしている。
【００９９】図１０（ｂ）は、ＦＥＴのＯＮ抵抗Ｒonが
０Ωであると仮定した場合の等価回路を示している。こ
の場合、入力端子５１1 と出力端子５２との間には、Ｓ
Ｐ４Ｔスイッチと同様、容量４×Ｃoff が並列に接続さ
れていると考えることができる。また、一般的にｎＰＳ
Ｔスイッチの場合、入力端子と出力端子との間に並列に
接続される容量はｎ×Ｃoff であることが分かる。
０Ωであると仮定した場合の等価回路を示している。こ
の場合、入力端子５１1 と出力端子５２との間には、Ｓ
Ｐ４Ｔスイッチと同様、容量４×Ｃoff が並列に接続さ
れていると考えることができる。また、一般的にｎＰＳ
Ｔスイッチの場合、入力端子と出力端子との間に並列に
接続される容量はｎ×Ｃoff であることが分かる。
【０１００】尚、前記のことは、いずれの入力端子が出
力端子５２に接続されている場合でも同様である。
力端子５２に接続されている場合でも同様である。
【０１０１】以下、本発明の第６実施例に係る４ＰＳＴ
スイッチについて図１１及び図１２（ａ），（ｂ）を参
照しながら説明する。
スイッチについて図１１及び図１２（ａ），（ｂ）を参
照しながら説明する。
【０１０２】図１１は第６実施例に係る４ＰＳＴスイッ
チの回路図を示しており、図１１において、６０1 ，６
０2 ，６０3 ，６０4 はＳＰＳＴスイッチ、６１1 ，６
１2，６１3 ，６１4 は入力端子、６２は出力端子、６
３1 はＳＰＳＴスイッチ６０1 の出力側に接続されたス
ルーＦＥＴ、６３2 はＳＰＳＴスイッチ６０2 の出力側
に接続されたスルーＦＥＴ、６３3 はＳＰＳＴスイッチ
６０3 の出力側に接続されたスルーＦＥＴ、６３4 はＳ
ＰＳＴスイッチ６０4 の出力側に接続されたスルーＦＥ
Ｔ、６４1 はスルーＦＥＴ６３1 のゲートに接続された
バイアス抵抗、６４2 はスルーＦＥＴ６３2 のゲートに
接続されたバイアス抵抗、６４3 はスルーＦＥＴ６３3
のゲートに接続されたバイアス抵抗、６４4 はスルーＦ
ＥＴ６３4 のゲートに接続されたバイアス抵抗、６５1
はスルーＦＥＴ６３1 をＯＮ・ＯＦＦするためのバイア
ス電圧を印加するコントロール電圧端子、６５2 はスル
ーＦＥＴ６３2 をＯＮ・ＯＦＦするためのバイアス電圧
を印加するコントロール電圧端子、６５3 はスルーＦＥ
Ｔ６３3 をＯＮ・ＯＦＦするためのバイアス電圧を印加
するコントロール電圧端子、６５4 はスルーＦＥＴ６３
4 をＯＮ・ＯＦＦするためのバイアス電圧を印加するコ
ントロール電圧端子、６７1 はスルーＦＥＴ６３1 及び
スルーＦＥＴ６３2 の出力側に共通に接続されたスルー
ＦＥＴ、６７2 はスルーＦＥＴ６３3 及びスルーＦＥＴ
６３4 の出力側に共通に接続されたスルーＦＥＴ、６８
1 はスルーＦＥＴ６７1 のゲートに接続されたバイアス
抵抗、６８2 はスルーＦＥＴ６７2 のゲートに接続され
たバイアス抵抗、６９1 はスルーＦＥＴ６７1 をＯＮ・
ＯＦＦするためのバイアス電圧を印加するコントロール
電圧端子、６９2 はスルーＦＥＴ６７2 をＯＮ・ＯＦＦ
するためのバイアス電圧を印加するコントロール電圧端
子である。
チの回路図を示しており、図１１において、６０1 ，６
０2 ，６０3 ，６０4 はＳＰＳＴスイッチ、６１1 ，６
１2，６１3 ，６１4 は入力端子、６２は出力端子、６
３1 はＳＰＳＴスイッチ６０1 の出力側に接続されたス
ルーＦＥＴ、６３2 はＳＰＳＴスイッチ６０2 の出力側
に接続されたスルーＦＥＴ、６３3 はＳＰＳＴスイッチ
６０3 の出力側に接続されたスルーＦＥＴ、６３4 はＳ
ＰＳＴスイッチ６０4 の出力側に接続されたスルーＦＥ
Ｔ、６４1 はスルーＦＥＴ６３1 のゲートに接続された
バイアス抵抗、６４2 はスルーＦＥＴ６３2 のゲートに
接続されたバイアス抵抗、６４3 はスルーＦＥＴ６３3
のゲートに接続されたバイアス抵抗、６４4 はスルーＦ
ＥＴ６３4 のゲートに接続されたバイアス抵抗、６５1
はスルーＦＥＴ６３1 をＯＮ・ＯＦＦするためのバイア
ス電圧を印加するコントロール電圧端子、６５2 はスル
ーＦＥＴ６３2 をＯＮ・ＯＦＦするためのバイアス電圧
を印加するコントロール電圧端子、６５3 はスルーＦＥ
Ｔ６３3 をＯＮ・ＯＦＦするためのバイアス電圧を印加
するコントロール電圧端子、６５4 はスルーＦＥＴ６３
4 をＯＮ・ＯＦＦするためのバイアス電圧を印加するコ
ントロール電圧端子、６７1 はスルーＦＥＴ６３1 及び
スルーＦＥＴ６３2 の出力側に共通に接続されたスルー
ＦＥＴ、６７2 はスルーＦＥＴ６３3 及びスルーＦＥＴ
６３4 の出力側に共通に接続されたスルーＦＥＴ、６８
1 はスルーＦＥＴ６７1 のゲートに接続されたバイアス
抵抗、６８2 はスルーＦＥＴ６７2 のゲートに接続され
たバイアス抵抗、６９1 はスルーＦＥＴ６７1 をＯＮ・
ＯＦＦするためのバイアス電圧を印加するコントロール
電圧端子、６９2 はスルーＦＥＴ６７2 をＯＮ・ＯＦＦ
するためのバイアス電圧を印加するコントロール電圧端
子である。
【０１０３】以下、第６実施例に係る４ＰＳＴスイッチ
の回路動作について説明する。例えば、入力端子６１1
と出力端子６２との間をＯＮにする場合を考える。この
場合、スルーＦＥＴ６３1 及び６７1 がＯＮになるよう
にコントロール電圧端子６５1 及び６９1 に０Ｖの電圧
を印加し、その他のスルーＦＥＴ６３2 〜６３4 及び６
７2 がＯＦＦになるようにコントロール電圧端子６５2
〜６５4 及び６９2 にＶｔｈ以下の電圧を印加する。ま
た、ＳＰＳＴスイッチ６０1 のみをＯＮにし、それ以外
のＳＰＳＴスイッチ６０2 〜６０4 をＯＦＦとする。
の回路動作について説明する。例えば、入力端子６１1
と出力端子６２との間をＯＮにする場合を考える。この
場合、スルーＦＥＴ６３1 及び６７1 がＯＮになるよう
にコントロール電圧端子６５1 及び６９1 に０Ｖの電圧
を印加し、その他のスルーＦＥＴ６３2 〜６３4 及び６
７2 がＯＦＦになるようにコントロール電圧端子６５2
〜６５4 及び６９2 にＶｔｈ以下の電圧を印加する。ま
た、ＳＰＳＴスイッチ６０1 のみをＯＮにし、それ以外
のＳＰＳＴスイッチ６０2 〜６０4 をＯＦＦとする。
【０１０４】図１２（ａ）は、第６実施例に係る４ＰＳ
Ｔスイッチにおいて入力端子６１1と出力端子６２との
間がＯＮである場合の等価回路を示し、図１２（ｂ）
は、ＦＥＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合
の等価回路を示している。この場合、入力端子６１1 と
出力端子６２との間には、ＳＰ４Ｔスイッチと同様、容
量２．６６×Ｃoff が並列に接続されていると考えるこ
とができ、第５実施例の４×Ｃoff に比べて約６７％に
低減している。このように、ｎＰＳＴスイッチにおいて
もＳＰｎＴスイッチの場合と全く同様の効果が得られる
ことが分かる。
Ｔスイッチにおいて入力端子６１1と出力端子６２との
間がＯＮである場合の等価回路を示し、図１２（ｂ）
は、ＦＥＴのＯＮ抵抗Ｒonが０Ωであると仮定した場合
の等価回路を示している。この場合、入力端子６１1 と
出力端子６２との間には、ＳＰ４Ｔスイッチと同様、容
量２．６６×Ｃoff が並列に接続されていると考えるこ
とができ、第５実施例の４×Ｃoff に比べて約６７％に
低減している。このように、ｎＰＳＴスイッチにおいて
もＳＰｎＴスイッチの場合と全く同様の効果が得られる
ことが分かる。
【０１０５】尚、前記のことは、いずれの入力端子が出
力端子６２に接続されている場合でも同様である。
力端子６２に接続されている場合でも同様である。
【０１０６】（表５）は第５実施例の４ＰＳＴスイッチ
と第６実施例の４ＰＳＴスイッチとのシミュレーション
結果の比較を示している。シミュレーションに用いたＦ
ＥＴは第１実施例の場合と同様である。
と第６実施例の４ＰＳＴスイッチとのシミュレーション
結果の比較を示している。シミュレーションに用いたＦ
ＥＴは第１実施例の場合と同様である。
【０１０７】
【表５】
【０１０８】（表５）に示すように、第５実施例では−
８．９ｄＢであったリターンロスが第６実施例では−１
３．１ｄＢに、第５実施例では１．３ｄＢであった挿入
損失が第６実施例では１．２ｄＢにそれぞれ向上してい
る。
８．９ｄＢであったリターンロスが第６実施例では−１
３．１ｄＢに、第５実施例では１．３ｄＢであった挿入
損失が第６実施例では１．２ｄＢにそれぞれ向上してい
る。
【０１０９】尚、第５及び第６実施例においては、直列
に接続されたＳＰＳＴスイッチ及びスルーＦＥＴの出力
側に接続された出力側スイッチはスルーＦＥＴであった
が、スルーＦＥＴに代えてＳＰＳＴスイッチを用いても
同様の効果が得られる。
に接続されたＳＰＳＴスイッチ及びスルーＦＥＴの出力
側に接続された出力側スイッチはスルーＦＥＴであった
が、スルーＦＥＴに代えてＳＰＳＴスイッチを用いても
同様の効果が得られる。
【０１１０】以下、本発明の第７実施例に係るＳＰ３Ｔ
スイッチについて図１３を参照しながら説明する。
スイッチについて図１３を参照しながら説明する。
【０１１１】図１３は、第７実施例に係るＳＰ３Ｔスイ
ッチの回路図を示しており、図１３において、９０1 ，
９０2 ，９０3 はＳＰＳＴスイッチ、９１は入力端子、
９２1 ，９２2 ，９２3 は出力端子、９３1 ，９３2 ，
９３3 は各出力端子９２1 ，９２2 ，９２3 に接続され
た負荷抵抗である。
ッチの回路図を示しており、図１３において、９０1 ，
９０2 ，９０3 はＳＰＳＴスイッチ、９１は入力端子、
９２1 ，９２2 ，９２3 は出力端子、９３1 ，９３2 ，
９３3 は各出力端子９２1 ，９２2 ，９２3 に接続され
た負荷抵抗である。
【０１１２】図１４は第７実施例に係るＳＰ３Ｔスイッ
チのスルーＦＥＴのゲート幅Ｗｇを変化させたときの入
力端子側及び出力端子側のリターンロスを示し、図１５
は前記スルーＦＥＴのゲート幅Ｗｇを変化させたときの
挿入損失を示している。シミュレーションに用いたスル
ーＦＥＴのしきい値電圧Ｖｔｈは−２．５Ｖであり、コ
ントロール電圧Ｖｃは０／−５．０Ｖである。このと
き、シャントＦＥＴのゲート幅Ｗｇは１２００μｍに固
定とした。
チのスルーＦＥＴのゲート幅Ｗｇを変化させたときの入
力端子側及び出力端子側のリターンロスを示し、図１５
は前記スルーＦＥＴのゲート幅Ｗｇを変化させたときの
挿入損失を示している。シミュレーションに用いたスル
ーＦＥＴのしきい値電圧Ｖｔｈは−２．５Ｖであり、コ
ントロール電圧Ｖｃは０／−５．０Ｖである。このと
き、シャントＦＥＴのゲート幅Ｗｇは１２００μｍに固
定とした。
【０１１３】図１４より、スルーＦＥＴのゲート幅Ｗｇ
が小さくなるほどリターンロスは向上することが分か
る。また、図１５より、スルーＦＥＴのゲート幅Ｗｇ＝
８００μｍのときに挿入損失は最小となり、ゲート幅Ｗ
ｇが８００μｍよりも小さくなると、挿入損失は逆に増
大することが分かる。これは、スルーＦＥＴのＯＮ抵抗
が高くなるためであり、スルーＦＥＴのゲート幅Ｗｇに
は最適値が存在すると言える。
が小さくなるほどリターンロスは向上することが分か
る。また、図１５より、スルーＦＥＴのゲート幅Ｗｇ＝
８００μｍのときに挿入損失は最小となり、ゲート幅Ｗ
ｇが８００μｍよりも小さくなると、挿入損失は逆に増
大することが分かる。これは、スルーＦＥＴのＯＮ抵抗
が高くなるためであり、スルーＦＥＴのゲート幅Ｗｇに
は最適値が存在すると言える。
【０１１４】（表６）は従来のＳＰ３Ｔスイッチと第７
実施例のＳＰ３Ｔスイッチとのシュミレーション結果の
比較を示している。
実施例のＳＰ３Ｔスイッチとのシュミレーション結果の
比較を示している。
【０１１５】
【表６】
【０１１６】（表６）に示すように、スルーＦＥＴのゲ
ート幅Ｗｇ＝１２００μｍのときに、リターンロスが−
１１．２ｄＢであり、挿入損失が０．７５ｄＢであった
が、スルーＦＥＴのゲート幅Ｗｇ＝８００μｍにするこ
とにより、リターンロスが−１３．５ｄＢに、挿入損失
が０．７０ｄＢにそれぞれ改善されている。
ート幅Ｗｇ＝１２００μｍのときに、リターンロスが−
１１．２ｄＢであり、挿入損失が０．７５ｄＢであった
が、スルーＦＥＴのゲート幅Ｗｇ＝８００μｍにするこ
とにより、リターンロスが−１３．５ｄＢに、挿入損失
が０．７０ｄＢにそれぞれ改善されている。
【０１１７】以下、本発明の第８実施例に係るＳＰ８Ｔ
スイッチについて図１６を参照しながら説明する。
スイッチについて図１６を参照しながら説明する。
【０１１８】図１６は、第８実施例に係るＳＰ８Ｔスイ
ッチの回路図を示しており、図１６において、９０1 ，
９０2 ，……９０8 はＳＰＳＴスイッチ、９１は入力端
子、９２1 ，９２2 ，……９２8 は出力端子、９３1 ，
９３2 ，……９３8 は各出力端子９２1 ，９２2 ，……
９２8 に接続された負荷抵抗である。
ッチの回路図を示しており、図１６において、９０1 ，
９０2 ，……９０8 はＳＰＳＴスイッチ、９１は入力端
子、９２1 ，９２2 ，……９２8 は出力端子、９３1 ，
９３2 ，……９３8 は各出力端子９２1 ，９２2 ，……
９２8 に接続された負荷抵抗である。
【０１１９】図１７は第８実施例に係るＳＰ８Ｔスイッ
チのスルーＦＥＴのゲート幅Ｗｇを変化させたときの入
力端子側及び出力端子側のリターンロスを示し、図１８
は前記スルーＦＥＴのゲート幅Ｗｇを変化させたときの
挿入損失を示している。シミュレーションに用いたスル
ーＦＥＴのしきい値電圧Ｖｔｈは−２．５Ｖであり、コ
ントロール電圧Ｖｃは０／−５．０Ｖである。このと
き、シャントＦＥＴのゲート幅Ｗｇは１２００μｍに固
定とした。
チのスルーＦＥＴのゲート幅Ｗｇを変化させたときの入
力端子側及び出力端子側のリターンロスを示し、図１８
は前記スルーＦＥＴのゲート幅Ｗｇを変化させたときの
挿入損失を示している。シミュレーションに用いたスル
ーＦＥＴのしきい値電圧Ｖｔｈは−２．５Ｖであり、コ
ントロール電圧Ｖｃは０／−５．０Ｖである。このと
き、シャントＦＥＴのゲート幅Ｗｇは１２００μｍに固
定とした。
【０１２０】図１７より、ＳＰ８Ｔスイッチにおいて
も、スルーＦＥＴのゲート幅Ｗｇが小さくなるほどリタ
ーンロスは向上することが分かる。また、図１８より、
スルーＦＥＴのゲート幅Ｗｇ＝４００μｍのときに挿入
損失は最小となり、ゲート幅Ｗｇが４００μｍよりも小
さくなると、挿入損失は逆に増大することが分かる。こ
れは、スルーＦＥＴのＯＮ抵抗が高くなるためであり、
スルーＦＥＴのゲート幅Ｗｇには最適値が存在すると言
える。
も、スルーＦＥＴのゲート幅Ｗｇが小さくなるほどリタ
ーンロスは向上することが分かる。また、図１８より、
スルーＦＥＴのゲート幅Ｗｇ＝４００μｍのときに挿入
損失は最小となり、ゲート幅Ｗｇが４００μｍよりも小
さくなると、挿入損失は逆に増大することが分かる。こ
れは、スルーＦＥＴのＯＮ抵抗が高くなるためであり、
スルーＦＥＴのゲート幅Ｗｇには最適値が存在すると言
える。
【０１２１】（表７）は従来のＳＰ８Ｔスイッチと第８
実施例のＳＰ８Ｔスイッチとのシュミレーション結果の
比較を示している。
実施例のＳＰ８Ｔスイッチとのシュミレーション結果の
比較を示している。
【０１２２】
【表７】
【０１２３】（表７）に示すように、スルーＦＥＴのゲ
ート幅Ｗｇ＝１２００μｍのときに、リターンロスが−
４．２ｄＢであり、挿入損失が２．６７ｄＢであった
が、スルーＦＥＴのゲート幅Ｗｇ＝４００μｍにするこ
とにより、リターンロスが−１０．２ｄＢに、挿入損失
が１．３３ｄＢにそれぞれ大きく改善されている。
ート幅Ｗｇ＝１２００μｍのときに、リターンロスが−
４．２ｄＢであり、挿入損失が２．６７ｄＢであった
が、スルーＦＥＴのゲート幅Ｗｇ＝４００μｍにするこ
とにより、リターンロスが−１０．２ｄＢに、挿入損失
が１．３３ｄＢにそれぞれ大きく改善されている。
【０１２４】尚、第７実施例はＳＰ３Ｔであり、第８実
施例はＳＰ８Ｔであったが、ＳＰｎＴにおいてｎが大き
いほど入力側及び出力側のリターンロス及び挿入損失の
改善効果は高くなる。
施例はＳＰ８Ｔであったが、ＳＰｎＴにおいてｎが大き
いほど入力側及び出力側のリターンロス及び挿入損失の
改善効果は高くなる。
【０１２５】また、第７及び第８実施例は１入力多出力
スイッチであったが、多入力１出力スイッチにおいて
も、スルーＦＥＴのゲート幅を小さくすることにより、
入力側及び出力側のリターンロス及び挿入損失を改善す
ることができる。
スイッチであったが、多入力１出力スイッチにおいて
も、スルーＦＥＴのゲート幅を小さくすることにより、
入力側及び出力側のリターンロス及び挿入損失を改善す
ることができる。
【０１２６】
【発明の効果】請求項１の発明に係る１入力多出力スイ
ッチによると、各単位スイッチの入力側に１つの入力側
スイッチが共通に接続されているため、入力端子と出力
端子との間のＦＥＴの合成容量値がｎ×Ｃoff よりも低
減するので、入出力リターンロス及び挿入損失を向上さ
せることができる。
ッチによると、各単位スイッチの入力側に１つの入力側
スイッチが共通に接続されているため、入力端子と出力
端子との間のＦＥＴの合成容量値がｎ×Ｃoff よりも低
減するので、入出力リターンロス及び挿入損失を向上さ
せることができる。
【０１２７】請求項２の発明に係る１入力多出力スイッ
チによると、２つの第１入力側スイッチの入力側に１つ
の第２の入力側スイッチが共通に接続されているため、
入力端子と出力端子との間のＦＥＴの合成容量値はｎ×
Ｃoff よりも一層大きく低減するので、入出力リターン
ロス及び挿入損失を一層大きく向上させることができ
る。
チによると、２つの第１入力側スイッチの入力側に１つ
の第２の入力側スイッチが共通に接続されているため、
入力端子と出力端子との間のＦＥＴの合成容量値はｎ×
Ｃoff よりも一層大きく低減するので、入出力リターン
ロス及び挿入損失を一層大きく向上させることができ
る。
【０１２８】請求項８の発明に係る１入力多出力スイッ
チによると、スルーＦＥＴのゲート幅が小さいため、Ｏ
ＦＦ状態であるＦＥＴの容量Ｃoff を低減することがで
きると共に、シャントＦＥＴのゲート幅が大きいため、
アイソレーションが向上するので、１入力多出力スイッ
チの入出力リターンロス及び挿入損失を改善することが
できる。尚、スルーＦＥＴの数が３以上の場合に、入出
力リターンロス及び挿入損失の改善の効果が確実に発揮
される。
チによると、スルーＦＥＴのゲート幅が小さいため、Ｏ
ＦＦ状態であるＦＥＴの容量Ｃoff を低減することがで
きると共に、シャントＦＥＴのゲート幅が大きいため、
アイソレーションが向上するので、１入力多出力スイッ
チの入出力リターンロス及び挿入損失を改善することが
できる。尚、スルーＦＥＴの数が３以上の場合に、入出
力リターンロス及び挿入損失の改善の効果が確実に発揮
される。
【０１２９】請求項９の発明に係る１入力多出力スイッ
チによると、スルーＦＥＴのゲート幅が４００〜８００
μｍの場合、スルーＦＥＴのオン抵抗の増大よりもＯＦ
Ｆ状態であるＦＥＴの容量Ｃoff の低減の効果が大きい
ため、挿入損失を確実に低減することができる。
チによると、スルーＦＥＴのゲート幅が４００〜８００
μｍの場合、スルーＦＥＴのオン抵抗の増大よりもＯＦ
Ｆ状態であるＦＥＴの容量Ｃoff の低減の効果が大きい
ため、挿入損失を確実に低減することができる。
【０１３０】請求項１０の発明に係る多入力１出力スイ
ッチによると、各単位スイッチの出力側にスルーＦＥＴ
がそれぞれ接続されているため、ＯＦＦとなる各入力端
子と出力端子との間を遮断することができるので、ＯＦ
Ｆとなる各入力端子がショートとなる事態を防止でき
る。
ッチによると、各単位スイッチの出力側にスルーＦＥＴ
がそれぞれ接続されているため、ＯＦＦとなる各入力端
子と出力端子との間を遮断することができるので、ＯＦ
Ｆとなる各入力端子がショートとなる事態を防止でき
る。
【０１３１】請求項１１の発明に係る多入力１出力スイ
ッチによると、各スルーＦＥＴの出力側に１つの出力側
スイッチが共通に接続されているため、入力端子と出力
端子との間のＦＥＴの合成容量値がｎ×Ｃoff よりも低
減するので、入出力リターンロス及び挿入損失を向上さ
せることができる。
ッチによると、各スルーＦＥＴの出力側に１つの出力側
スイッチが共通に接続されているため、入力端子と出力
端子との間のＦＥＴの合成容量値がｎ×Ｃoff よりも低
減するので、入出力リターンロス及び挿入損失を向上さ
せることができる。
【０１３２】請求項１２の発明に係る多入力１出力スイ
ッチによると、２つの第１出力側スイッチの出力側に１
つの第２の出力側スイッチが共通に接続されているた
め、入力端子と出力端子との間のＦＥＴの合成容量値が
ｎ×Ｃoff よりも一層大きく低減するので、入出力リタ
ーンロス及び挿入損失を一層大きく向上させることがで
きる。
ッチによると、２つの第１出力側スイッチの出力側に１
つの第２の出力側スイッチが共通に接続されているた
め、入力端子と出力端子との間のＦＥＴの合成容量値が
ｎ×Ｃoff よりも一層大きく低減するので、入出力リタ
ーンロス及び挿入損失を一層大きく向上させることがで
きる。
【０１３３】請求項１８の発明に係る多入力１出力スイ
ッチによると、スルーＦＥＴのゲート幅が小さいため、
ＯＦＦ状態であるＦＥＴの容量Ｃoff を低減することが
できると共に、シャントＦＥＴのゲート幅が大きいた
め、アイソレーションが向上するので、多入力１出力ス
イッチの入出力リターンロス及び挿入損失を改善するこ
とができる。尚、スルーＦＥＴの数が３以上の場合に、
入出力リターンロス及び挿入損失の改善の効果が確実に
発揮される。
ッチによると、スルーＦＥＴのゲート幅が小さいため、
ＯＦＦ状態であるＦＥＴの容量Ｃoff を低減することが
できると共に、シャントＦＥＴのゲート幅が大きいた
め、アイソレーションが向上するので、多入力１出力ス
イッチの入出力リターンロス及び挿入損失を改善するこ
とができる。尚、スルーＦＥＴの数が３以上の場合に、
入出力リターンロス及び挿入損失の改善の効果が確実に
発揮される。
【０１３４】請求項１９の発明に係る多入力１出力スイ
ッチによると、スルーＦＥＴのゲート幅が４００〜８０
０μｍの場合、スルーＦＥＴのオン抵抗の増大よりもＯ
ＦＦ状態であるＦＥＴの容量Ｃoff の低減の効果が大き
いため、挿入損失を確実に低減することができる。
ッチによると、スルーＦＥＴのゲート幅が４００〜８０
０μｍの場合、スルーＦＥＴのオン抵抗の増大よりもＯ
ＦＦ状態であるＦＥＴの容量Ｃoff の低減の効果が大き
いため、挿入損失を確実に低減することができる。
【図１】本発明の第１実施例に係るＳＰ４Ｔスイッチの
回路図である。
回路図である。
【図２】（ａ）は第１実施例に係るＳＰ４Ｔスイッチに
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
【図３】本発明の第２実施例に係るＳＰ８Ｔスイッチの
回路図である。
回路図である。
【図４】（ａ）は第２実施例に係るＳＰ８Ｔスイッチに
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
【図５】本発明の第３実施例に係るＳＰ８Ｔスイッチの
回路図である。
回路図である。
【図６】（ａ）は第３実施例に係るＳＰ８Ｔスイッチに
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
【図７】本発明の第４実施例に係るＳＰ８Ｔスイッチの
回路図である。
回路図である。
【図８】（ａ）は第４実施例に係るＳＰ８Ｔスイッチに
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
おいて入力端子と１つの出力端子との間がＯＮである場
合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ω
であると仮定した場合の等価回路である。
【図９】本発明の第５実施例に係る４ＰＳＴスイッチの
回路図である。
回路図である。
【図１０】（ａ）は第５実施例に係る４ＰＳＴスイッチ
において１つの入力端子と出力端子との間がＯＮである
場合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０
Ωであると仮定した場合の等価回路である。
において１つの入力端子と出力端子との間がＯＮである
場合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０
Ωであると仮定した場合の等価回路である。
【図１１】本発明の第６実施例に係る４ＰＳＴスイッチ
の回路図である。
の回路図である。
【図１２】（ａ）は第６実施例に係る４ＰＳＴスイッチ
において１つの入力端子と出力端子との間がＯＮである
場合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０
Ωであると仮定した場合の等価回路である。
において１つの入力端子と出力端子との間がＯＮである
場合の等価回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０
Ωであると仮定した場合の等価回路である。
【図１３】本発明の第７実施例に係るＳＰ３Ｔスイッチ
の回路図である。
の回路図である。
【図１４】第７実施例に係るＳＰ３Ｔスイッチのスルー
ＦＥＴのゲート幅Ｗｇと入力端子側及び出力端子側のリ
ターンロスとの関係を示す図である。
ＦＥＴのゲート幅Ｗｇと入力端子側及び出力端子側のリ
ターンロスとの関係を示す図である。
【図１５】第７実施例に係るＳＰ３Ｔスイッチのスルー
ＦＥＴのゲート幅Ｗｇと挿入損失との関係を示す図であ
る。
ＦＥＴのゲート幅Ｗｇと挿入損失との関係を示す図であ
る。
【図１６】本発明の第８実施例に係るＳＰ８Ｔスイッチ
の回路図である。
の回路図である。
【図１７】第８実施例に係るＳＰ８Ｔスイッチのスルー
ＦＥＴのゲート幅Ｗｇと入力端子側及び出力端子側のリ
ターンロスとの関係を示す図である。
ＦＥＴのゲート幅Ｗｇと入力端子側及び出力端子側のリ
ターンロスとの関係を示す図である。
【図１８】第８実施例に係るＳＰ８Ｔスイッチのスルー
ＦＥＴのゲート幅Ｗｇと挿入損失との関係を示す図であ
る。
ＦＥＴのゲート幅Ｗｇと挿入損失との関係を示す図であ
る。
【図１９】（ａ）は従来及び本発明の各実施例に用いる
ＳＰＳＴスイッチの回路図であり、（ｂ）は前記ＳＰＳ
ＴスイッチがＯＮとなる状態を示す等価回路であり、
（ｃ）は前記ＳＰＳＴスイッチがＯＦＦとなる状態を示
す等価回路である。
ＳＰＳＴスイッチの回路図であり、（ｂ）は前記ＳＰＳ
ＴスイッチがＯＮとなる状態を示す等価回路であり、
（ｃ）は前記ＳＰＳＴスイッチがＯＦＦとなる状態を示
す等価回路である。
【図２０】（ａ）は単体ＦＥＴを示す回路図であり、
（ｂ）は前記単体ＦＥＴがＯＮ状態のときの等価回路で
あり、（ｃ）は前記単体ＦＥＴがＯＦＦ状態のときの等
価回路である。
（ｂ）は前記単体ＦＥＴがＯＮ状態のときの等価回路で
あり、（ｃ）は前記単体ＦＥＴがＯＦＦ状態のときの等
価回路である。
【図２１】（ａ）は前記ＳＰＳＴスイッチがＯＮ状態の
ときの等価回路であり、（ｂ）は前記ＳＰＳＴがＯＦＦ
状態のときの等価回路である。
ときの等価回路であり、（ｂ）は前記ＳＰＳＴがＯＦＦ
状態のときの等価回路である。
【図２２】従来のＳＰｎＴスイッチの回路図である。
【図２３】（ａ）は従来のＳＰｎＴスイッチにおいて入
力端子と１つの出力端子との間がＯＮである場合の等価
回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ωであると
仮定した場合の等価回路である。
力端子と１つの出力端子との間がＯＮである場合の等価
回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ωであると
仮定した場合の等価回路である。
【図２４】従来のｎＰＳＴスイッチの回路図である。
【図２５】（ａ）は従来のｎＰＳＴスイッチにおいて１
つの入力端子と出力端子との間がＯＮである場合の等価
回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ωであると
仮定した場合の等価回路である。
つの入力端子と出力端子との間がＯＮである場合の等価
回路であり、（ｂ）はＦＥＴのＯＮ抵抗が０Ωであると
仮定した場合の等価回路である。
【図２６】従来のＳＰＳＴスイッチにおけるスルーＦＥ
Ｔのゲート幅と挿入損失との関係を示す図である。
Ｔのゲート幅と挿入損失との関係を示す図である。
【図２７】従来のＳＰＳＴスイッチにおけるシャントＦ
ＥＴのゲート幅と挿入損失及びアイソレーションとの関
係を示す図である。
ＥＴのゲート幅と挿入損失及びアイソレーションとの関
係を示す図である。
【図２８】従来のＳＰｎＴスイッチにおける入力端子か
らみたリターンロスの値を示すスミスチャートである。
らみたリターンロスの値を示すスミスチャートである。
１０1 ，１０2 ，１０3 ，１０4 ＳＰＳＴスイッチ １１ 入力端子 １２1 ，１２2 ，１２3 ，１２4 出力端子 １３1 ，１３2 スルーＦＥＴ １４1 ，１４2 バイアス抵抗 １５1 ，１５2 コントロール電圧端子 ２０1 ，２０2 ，……，２０8 ＳＰＳＴスイッチ ２１ 入力端子 ２２1 ，２２2 ，……，２２8 出力端子 ２３1 ，２３2 スルーＦＥＴ ２４1 ，２４2 バイアス抵抗 ２５1 ，２５2 コントロール電圧端子 ３０1 ，３０2 ，……，３０8 ＳＰＳＴスイッチ ３１ 入力端子 ３２1 ，３２2 ，……，３２8 出力端子 ３６1 ，３６2 ＳＰＳＴスイッチ ４０1 ，４０2 ，……，４０8 ＳＰＳＴスイッチ ４１ 入力端子 ４２1 ，４２2 ，……，４２8 出力端子 ４３1 ，４３2 ，４３3 ，４３4 スルーＦＥＴ ４４1 ，４４2 ，４４3 ，４４4 バイアス抵抗 ４５1 ，４５2 ，４５3 ，４５4 コントロール電圧端
子 ４７1 ，４７2 スルーＦＥＴ ４８1 ，４８2 バイアス抵抗 ４９1 ，４９2 コントロール電圧端子 ５０1 ，５０2 ，５０3 ，５０4 ＳＰＳＴスイッチ ５１1 ，５１2 ，５１3 ，５１4 入力端子 ５２ 出力端子 ５３1 ，５３2 ，５３3 ，５３4 スルーＦＥＴ ５４1 ，５４2 ，５４3 ，５４4 バイアス抵抗 ５５1 ，５５2 ，５５3 ，５５4 コントロール電圧端
子 ６０1 ，６０2 ，６０3 ，６０4 ＳＰＳＴスイッチ ６１1 ，６１2 ，６１3 ，６１4 入力端子 ６２ 出力端子 ６３1 ，６３2 ，６３3 ，６３4 スルーＦＥＴ ６４1 ，６４2 ，６４3 ，６４4 バイアス抵抗 ６５1 ，６５2 ，６５3 ，６５4 コントロール電圧端
子 ６７1 ，６７2 スルーＦＥＴ ６８1 ，６８2 バイアス抵抗 ６９1 ，６９2 コントロール電圧端子 ９０1 ，９０2 ，９０3 ，……９０8 ＳＰＳＴスイッ
チ ９１ 入力端子 ９２1 ，９２2 ，９２3 ，……９２8 出力端子 ９３1 ，９３2 ，９３3 ，……９３8 負荷抵抗
子 ４７1 ，４７2 スルーＦＥＴ ４８1 ，４８2 バイアス抵抗 ４９1 ，４９2 コントロール電圧端子 ５０1 ，５０2 ，５０3 ，５０4 ＳＰＳＴスイッチ ５１1 ，５１2 ，５１3 ，５１4 入力端子 ５２ 出力端子 ５３1 ，５３2 ，５３3 ，５３4 スルーＦＥＴ ５４1 ，５４2 ，５４3 ，５４4 バイアス抵抗 ５５1 ，５５2 ，５５3 ，５５4 コントロール電圧端
子 ６０1 ，６０2 ，６０3 ，６０4 ＳＰＳＴスイッチ ６１1 ，６１2 ，６１3 ，６１4 入力端子 ６２ 出力端子 ６３1 ，６３2 ，６３3 ，６３4 スルーＦＥＴ ６４1 ，６４2 ，６４3 ，６４4 バイアス抵抗 ６５1 ，６５2 ，６５3 ，６５4 コントロール電圧端
子 ６７1 ，６７2 スルーＦＥＴ ６８1 ，６８2 バイアス抵抗 ６９1 ，６９2 コントロール電圧端子 ９０1 ，９０2 ，９０3 ，……９０8 ＳＰＳＴスイッ
チ ９１ 入力端子 ９２1 ，９２2 ，９２3 ，……９２8 出力端子 ９３1 ，９３2 ，９３3 ，……９３8 負荷抵抗
Claims (19)
- 【請求項１】 信号が入力される１つの入力端子と、 信号が出力される複数の出力端子と、 入力側を共通にして並列に接続された複数の単位スイッ
チよりなる単位スイッチ群と、 前記単位スイッチ群を構成する各単位スイッチの入力側
に共通に接続された１つの入力側スイッチとを備え、 前記単位スイッチ群を構成する各単位スイッチの出力側
に前記出力端子が共通に接続され、 前記入力側スイッチの入力側に前記入力端子が接続され
ていることを特徴とする１入力多出力スイッチ。 - 【請求項２】 信号が入力される１つの入力端子と、 信号が出力される複数の出力端子と、 入力側を共通にして並列に接続された複数の単位スイッ
チよりなる複数の単位スイッチ群と、 前記複数の単位スイッチ群のうちの１つの単位スイッチ
群を構成する各単位スイッチの入力側に共通に接続され
た１つの第１入力側スイッチと、 前記複数の単位スイッチ群のうちの他の１つの単位スイ
ッチ群を構成する各単位スイッチの入力側に共通に接続
された他の１つの第１入力側スイッチと、 前記２つの第１入力側スイッチの入力側に共通に接続さ
れた１つの第２入力側スイッチとを備え、 前記複数の単位スイッチ群を構成する各単位スイッチの
出力側に前記出力端子がそれぞれ接続され、 前記第２入力側スイッチの入力側に前記入力端子が接続
されていることを特徴とする１入力多出力スイッチ。 - 【請求項３】 前記単位スイッチは、トランスファーゲ
ートとして機能するスルーＦＥＴと該スルーＦＥＴと直
列に接続されたソース接地又はドレイン接地のシャント
ＦＥＴとからなるＳＰＳＴスイッチであることを特徴と
する請求項１又は２に記載の１入力多出力スイッチ。 - 【請求項４】 前記入力側スイッチは、トランスファー
ゲートとして機能するスルーＦＥＴであることを特徴と
する請求項１に記載の１入力多出力スイッチ。 - 【請求項５】 前記入力側スイッチは、トランスファー
ゲートとして機能するスルーＦＥＴと該スルーＦＥＴと
直列に接続されたソース接地又はドレイン接地のシャン
トＦＥＴとからなるＳＰＳＴスイッチであることを特徴
とする請求項１に記載の１入力多出力スイッチ。 - 【請求項６】 前記第１入力側スイッチは、トランスフ
ァーゲートとして機能するスルーＦＥＴであることを特
徴とする請求項２に記載の１入力多出力スイッチ。 - 【請求項７】 前記第２入力側スイッチは、トランスフ
ァーゲートとして機能するスルーＦＥＴであることを特
徴とする請求項２に記載の１入力多出力スイッチ。 - 【請求項８】 信号が入力される１つの入力端子と、 信号が出力される３つ以上の出力端子と、 トランスファーゲートとして機能するスルーＦＥＴと該
スルーＦＥＴと直列に接続されたソース接地又はドレイ
ン接地のシャントＦＥＴとからなり、入力側が前記入力
端子に共通に接続され且つ出力側が前記３つ以上の出力
端子にそれぞれ接続された３つ以上のＳＰＳＴスイッチ
とを備えた１入力多出力スイッチにおいて、 前記スルーＦＥＴのゲート幅は前記シャントＦＥＴのゲ
ート幅よりも小さいことを特徴とする１入力多出力スイ
ッチ。 - 【請求項９】 前記スルーＦＥＴのゲート幅は４００〜
８００μｍであることを特徴とする請求項８に記載の１
入力多出力スイッチ。 - 【請求項１０】 信号が入力される複数の入力端子と、 信号が出力される１つの出力端子と、 前記複数の入力端子にそれぞれ接続された複数の単位ス
イッチと、 前記複数の単位スイッチの出力側にそれぞれ接続され、
トランスファーゲートとして機能する複数のスルーＦＥ
Ｔとを備え、 前記複数のスルーＦＥＴの各出力側に前記出力端子が共
通に接続されていることを特徴とする多入力１出力スイ
ッチ。 - 【請求項１１】 信号が入力される複数の入力端子と、 信号が出力される１つの出力端子と、 前記複数の入力端子にそれぞれ接続された複数の単位ス
イッチと、 前記複数の単位スイッチの出力側にそれぞれ接続され、
トランスファーゲートとして機能する複数のスルーＦＥ
ＴよりなるスルーＦＥＴ群と、 前記スルーＦＥＴ群を構成する各スルーＦＥＴの出力側
に共通に接続された１つの出力側スイッチとを備え、 前記出力側スイッチの出力側に前記出力端子が接続され
ていることを特徴とする多入力１出力スイッチ。 - 【請求項１２】 信号が入力される複数の入力端子と、 信号が出力される１つの出力端子と、 前記複数の入力端子にそれぞれ接続された複数の単位ス
イッチと、 前記複数の単位スイッチの出力側にそれぞれ接続され、
トランスファーゲートとして機能する複数のスルーＦＥ
Ｔよりなる複数のスルーＦＥＴ群と、 前記複数のスルーＦＥＴ群のうちの１つのスルーＦＥＴ
群を構成する各スルーＦＥＴの出力側に共通に接続され
た１つの第１出力側スイッチと、 前記複数のスルーＦＥＴ群のうちの他の１つのスルーＦ
ＥＴ群を構成する各スルーＦＥＴの出力側に共通に接続
された他の１つの第１出力側スイッチと、 前記２つの第１出力側スイッチの出力側に共通に接続さ
れた第２出力側スイッチとを備え、 前記第２出力側スイッチの出力側に前記出力端子が接続
されていることを特徴とする多入力１出力スイッチ。 - 【請求項１３】 前記単位スイッチは、トランスファー
ゲートとして機能するスルーＦＥＴと該スルーＦＥＴと
直列に接続されたソース接地又はドレイン接地のシャン
トＦＥＴとからなるＳＰＳＴスイッチであることを特徴
とする請求項１０〜１２のいずれか１項に記載の多入力
１出力スイッチ。 - 【請求項１４】 前記出力側スイッチは、トランスファ
ーゲートとして機能するスルーＦＥＴであることを特徴
とする請求項１１に記載の多入力１出力スイッチ。 - 【請求項１５】 前記出力側スイッチは、トランスファ
ーゲートとして機能するスルーＦＥＴと該スルーＦＥＴ
と直列に接続されたソース接地又はドレイン接地のシャ
ントＦＥＴとからなるＳＰＳＴスイッチであることを特
徴とする請求項１１に記載の多入力１出力スイッチ。 - 【請求項１６】 前記第１出力側スイッチは、トランス
ファーゲートとして機能するスルーＦＥＴであることを
特徴とする請求項１２に記載の多入力１出力スイッチ。 - 【請求項１７】 前記第２出力側スイッチは、トランス
ファーゲートとして機能するスルーＦＥＴであることを
特徴とする請求項１２に記載の多入力１出力スイッチ。 - 【請求項１８】 信号が入力される３つ以上の入力端子
と、 信号が出力される１つの出力端子と、 トランスファーゲートとして機能するスルーＦＥＴと該
スルーＦＥＴと直列に接続されたソース接地又はドレイ
ン接地のシャントＦＥＴとからなり、入力側が前記３つ
以上の入力端子にそれぞれ接続され且つ出力側が前記出
力端子に共通に接続された３つ以上のＳＰＳＴスイッチ
とを備えた多入力１出力スイッチにおいて、 前記スルーＦＥＴのゲート幅は前記シャントＦＥＴのゲ
ート幅よりも小さいことを特徴とする多入力１出力スイ
ッチ。 - 【請求項１９】 前記スルーＦＥＴのゲート幅は４００
〜８００μｍであることを特徴とする請求項１８に記載
の多入力１出力スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064036A JP3040687B2 (ja) | 1994-12-16 | 1995-03-23 | １入力多出力スイッチ及び多入力１出力スイッチ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31299894 | 1994-12-16 | ||
| JP6-312998 | 1994-12-16 | ||
| JP7064036A JP3040687B2 (ja) | 1994-12-16 | 1995-03-23 | １入力多出力スイッチ及び多入力１出力スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223021A true JPH08223021A (ja) | 1996-08-30 |
| JP3040687B2 JP3040687B2 (ja) | 2000-05-15 |
Family
ID=26405169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064036A Expired - Lifetime JP3040687B2 (ja) | 1994-12-16 | 1995-03-23 | １入力多出力スイッチ及び多入力１出力スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3040687B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
| US7148737B2 (en) | 2004-10-19 | 2006-12-12 | Kabushiki Kaisha Toshiba | Semiconductor switching circuit |
| WO2006137114A1 (ja) * | 2005-06-20 | 2006-12-28 | Fujitsu Limited | セレクタ回路及び回路接続方法 |
| US7221207B2 (en) | 2004-06-04 | 2007-05-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor switching circuit for switching the paths of a high frequency signal in a mobile communications unit |
| JP2007129571A (ja) * | 2005-11-04 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路及び半導体装置 |
| JP2009038500A (ja) * | 2007-07-31 | 2009-02-19 | Samsung Electro Mech Co Ltd | スイッチ回路 |
| JP2010074025A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | 多端子半導体スイッチ |
| JP2010074027A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｅｔスイッチ |
| WO2010053131A1 (ja) | 2008-11-05 | 2010-05-14 | 日立金属株式会社 | 高周波回路、高周波部品、及びマルチバンド通信装置 |
| US7904031B2 (en) | 2003-11-11 | 2011-03-08 | Murata Manufacturing Co., Ltd. | High-frequency module for transmitting and receiving transmission-reception signals of at least three communication systems using a single antenna |
| JP2013027035A (ja) * | 2011-07-19 | 2013-02-04 | Samsung Electro-Mechanics Co Ltd | Ｒｆアンテナスイッチ回路、高周波アンテナ部品及び移動通信機器 |
| JP2014165707A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 半導体スイッチ回路 |
| US20150130557A1 (en) * | 2013-10-04 | 2015-05-14 | Peregrine Semiconductor Corporation | Optimized RF Switching Device Architecture for Impedance Control Applications |
| US9209800B2 (en) | 2013-02-01 | 2015-12-08 | Kabushiki Kaisha Toshiba | High freuency semiconductor switch and wireless device |
| CN105322932A (zh) * | 2014-06-23 | 2016-02-10 | 株式会社东芝 | 充电泵、电位转换电路及开关电路 |
| WO2019208657A1 (ja) * | 2018-04-25 | 2019-10-31 | 株式会社村田製作所 | 方向性結合器および方向性結合器モジュール |
-
1995
- 1995-03-23 JP JP7064036A patent/JP3040687B2/ja not_active Expired - Lifetime
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7904031B2 (en) | 2003-11-11 | 2011-03-08 | Murata Manufacturing Co., Ltd. | High-frequency module for transmitting and receiving transmission-reception signals of at least three communication systems using a single antenna |
| US7221207B2 (en) | 2004-06-04 | 2007-05-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor switching circuit for switching the paths of a high frequency signal in a mobile communications unit |
| US7148737B2 (en) | 2004-10-19 | 2006-12-12 | Kabushiki Kaisha Toshiba | Semiconductor switching circuit |
| JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
| WO2006137114A1 (ja) * | 2005-06-20 | 2006-12-28 | Fujitsu Limited | セレクタ回路及び回路接続方法 |
| JP2007129571A (ja) * | 2005-11-04 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路及び半導体装置 |
| JP2009038500A (ja) * | 2007-07-31 | 2009-02-19 | Samsung Electro Mech Co Ltd | スイッチ回路 |
| JP2010074025A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | 多端子半導体スイッチ |
| JP2010074027A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｅｔスイッチ |
| US8803632B2 (en) | 2008-11-05 | 2014-08-12 | Hitachi Metals, Ltd. | High-frequency circuit, high-frequency device, and multiband communications apparatus |
| WO2010053131A1 (ja) | 2008-11-05 | 2010-05-14 | 日立金属株式会社 | 高周波回路、高周波部品、及びマルチバンド通信装置 |
| JP2013027035A (ja) * | 2011-07-19 | 2013-02-04 | Samsung Electro-Mechanics Co Ltd | Ｒｆアンテナスイッチ回路、高周波アンテナ部品及び移動通信機器 |
| US9209800B2 (en) | 2013-02-01 | 2015-12-08 | Kabushiki Kaisha Toshiba | High freuency semiconductor switch and wireless device |
| US9461643B2 (en) | 2013-02-01 | 2016-10-04 | Kabushiki Kaisha Toshiba | High freuency semiconductor switch and wireless device |
| JP2014165707A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 半導体スイッチ回路 |
| US20150130557A1 (en) * | 2013-10-04 | 2015-05-14 | Peregrine Semiconductor Corporation | Optimized RF Switching Device Architecture for Impedance Control Applications |
| US9667246B2 (en) * | 2013-10-04 | 2017-05-30 | Peregrine Semiconductor Corporation | Optimized RF switching device architecture for impedance control applications |
| US10141927B2 (en) | 2013-10-04 | 2018-11-27 | Psemi Corporation | Optimized RF switching device architecture for impedance control applications |
| CN105322932A (zh) * | 2014-06-23 | 2016-02-10 | 株式会社东芝 | 充电泵、电位转换电路及开关电路 |
| WO2019208657A1 (ja) * | 2018-04-25 | 2019-10-31 | 株式会社村田製作所 | 方向性結合器および方向性結合器モジュール |
| CN112005432A (zh) * | 2018-04-25 | 2020-11-27 | 株式会社村田制作所 | 定向耦合器以及定向耦合器模块 |
| US11322817B2 (en) | 2018-04-25 | 2022-05-03 | Murata Manufacturing Co., Ltd. | Directional coupler and directional coupler module |
| CN112005432B (zh) * | 2018-04-25 | 2022-05-27 | 株式会社村田制作所 | 定向耦合器以及定向耦合器模块 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3040687B2 (ja) | 2000-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3040687B2 (ja) | １入力多出力スイッチ及び多入力１出力スイッチ | |
| EP0903855B1 (en) | High frequency switching device | |
| JP3332194B2 (ja) | スイツチ半導体集積回路及び通信端末装置 | |
| JP2964975B2 (ja) | 高周波スイッチ回路 | |
| KR102492079B1 (ko) | 바이패스 토폴로지를 갖는 rf 스위치 | |
| JP2848502B2 (ja) | マイクロ波半導体スイッチ | |
| US7893749B2 (en) | High frequency switch circuit having reduced input power distortion | |
| US6774701B1 (en) | Method and apparatus for electronic switching with low insertion loss and high isolation | |
| CN105049016B (zh) | 单刀单掷射频开关及其构成的单刀双掷射频开关和单刀多掷射频开关 | |
| JP2002314373A (ja) | 可変減衰器 | |
| US20140327495A1 (en) | Spst switch, spdt switch, spmt switch and communication device using the same | |
| JP2000114950A (ja) | Ｓｐｓｔスイッチおよびｓｐｄｔスイッチおよびそれを用いた通信機 | |
| JPH1174703A (ja) | スイッチ回路及び半導体装置 | |
| JPH10308602A (ja) | 高周波スイッチ回路 | |
| JP2007259112A (ja) | 高周波スイッチ回路および半導体装置 | |
| JPH0823270A (ja) | 高周波スイッチ | |
| US7633357B2 (en) | SPST switch, SPDT switch and MPMT switch | |
| WO2005092026A2 (en) | Low quiescent current radio frequency switch decoder | |
| JP3891443B2 (ja) | 高周波スイッチ回路及び半導体装置 | |
| US10622995B2 (en) | Independent control of branch FETs for RF performance improvement | |
| JP6835005B2 (ja) | フロントエンド回路 | |
| JP4842150B2 (ja) | スイッチ装置 | |
| JP2006511180A (ja) | マルチバンドスイッチ用の製造装置、製造方法及び製造物 | |
| JP3989916B2 (ja) | スイッチマトリックス | |
| CN220173218U (zh) | 射频开关电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000215 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080303 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |