WO2006118244A1 - Ｆｅｔ特性測定システム - Google Patents

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Yasushi Okawa
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Agilent Technologies, Inc.
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Definitions

  • the present invention relates to a FET characteristic measurement system that applies a gate voltage based on a set voltage pulse output from a pulse generator to a FET gate, and measures a drain current flowing in the FET along with the gate voltage.
  • the present invention relates to a means for adjusting a set voltage of a pulse generator so that a desired voltage is applied to the gate of the FET.
  • the IV (current-voltage) characteristics of a FET are measured by applying a predetermined DC voltage to the gate of the FET with a predetermined bias voltage applied to the drain of the FET.
  • a predetermined DC voltage applied to the gate of the FET.
  • advanced MOSFETs such as SOI (Silicon On Insulator) MO SFETs, strained silicon MOSFETs, and MOSFETs using high-k (high dielectric constant) gate dielectrics
  • SOI Silicon On Insulator
  • strained silicon MOSFETs strained silicon MOSFETs
  • MOSFETs using high-k (high dielectric constant) gate dielectrics the DC is applied to the gate.
  • Non-Patent Document 1 IEEE ELECTRON DEVICE LETTERS.VOL.16, N0.4, APRIL 1995 K .A Jenkins and J.Y— C. Sun P135-147
  • An output pulse of a pulse generator is input to the gate of the FET.
  • the output voltage value of a pulse generator is guaranteed only for a sufficiently long pulse width, so it is often not stable enough for a pulse width of less than lOOnsec. For this reason, it is desirable to use the pulse generator output as it is in the above IV characteristic measurement method using a pulse with a pulse width of 1 OOnsec or less. Yes.
  • the present invention measures the IV characteristics of advanced FETs such as (SOI) MOSFETs, strained silicon MOSFETs, MOSFETs using high-k (high dielectric constant) gate insulating films with higher accuracy. It aims at providing the FET characteristic measurement system which can do.
  • advanced FETs such as (SOI) MOSFETs, strained silicon MOSFETs, MOSFETs using high-k (high dielectric constant) gate insulating films with higher accuracy. It aims at providing the FET characteristic measurement system which can do.
  • the present invention applies an output pulse of a pulse generator having a voltage based on a set voltage (V_set) to the gate of the FET, and accordingly, drain current flowing through the FET is reduced.
  • a FET characteristic measurement system for measuring wherein a divider that divides a pulse that also outputs the pulse generator force into a first pulse applied to a gate of the FET and a second pulse for voltage measurement, and the second A voltage measuring means for measuring a voltage (Vjneas) of the first pulse, and the pulse generator for applying a pulse of a desired gate applied voltage (V_dut) to the FET based on the voltage (Vjneas) of the second pulse
  • a set voltage adjusting means for adjusting the set voltage (V_set) to the target set voltage so that the voltage of the first pulse becomes the desired gate applied voltage (V_dut);
  • the I have.
  • the set voltage adjusting means includes a termination resistor connected to the transmission path of the first pulse, and the voltage (Vjneas) of the second pulse, the divider Based on the divided impedance (Z_div), the termination resistance impedance (Z_term), and the input impedance (Z_osc) of the voltage measuring means, the voltage (V_out) of the output pulse of the Nord generator is used as the first voltage. Based on the deriving calculation and the first voltage, the voltage (V_out_i) of the output pulse of the pulse generator when a predetermined external impedance is connected to the pulse generator is derived as the second voltage.
  • the correction coefficient is low. It is also possible to derive the correction factor for the pulse in the voltage range and the correction factor for the pulse in the high voltage range.
  • a digital oscilloscope can be applied as the voltage measuring means.
  • the set voltage adjusting means calculates an actual gate applied voltage (V_dut_act) of the FET based on the voltage (Vjneas) of the second pulse, and a voltage (Vjneas) of the second pulse. ) To calculate a difference (dV_dut) between the actual gate applied voltage (V_dut_act) derived based on the desired gate applied voltage (V_dut) and the voltage The target set voltage can be adjusted so that the difference (dV_dut) is equal to or less than a specified value.
  • the voltage of the output pulse of the pulse generator is measured via the divider, and based on the measurement result, a desired value of the gate voltage is applied to the gate of the FET. Since the voltage of the output pulse is adjusted, even if the output voltage of the pulse generator does not match the set voltage, the gate voltage of the desired value can be applied to the gate of the FET to increase the measurement accuracy of the FET characteristics. .
  • FIG. 1 is a block diagram showing an embodiment of an FET characteristic measurement system according to the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of a noisy tee.
  • FIG. 3 A circuit diagram showing the interconnection of a noise generator, divider and oscilloscope.
  • FIG. 1 is a block diagram illustrating the configuration of an FET characteristic measurement system according to the present invention.
  • This FET characteristics measurement system measures the IV (current-voltage) characteristics of FET1 by applying a short pulse (eg, less than lOOnsec) to the FET1.
  • the FET 1 shown in Fig. 1 is a MOSFET manufactured using SOI (Silicon On Insulator) technology or strained silicon formation technology.
  • a pulse generator 3 is connected to the gate of FET1 via a divider 2, and a DC voltage source is connected to the drain of this FET1 via a so-called bias-tee 5.
  • 7 and an oscilloscope (digital 'oscilloscope) 9 are connected (in the example shown in Fig. 1, the connection destination is Sch2).
  • an SMU source “measure” unit
  • Agilent 4156 manufactured by Agilent Technologies, which has a high-precision DC voltage application and current measurement function can be used.
  • FIG. 2 shows the configuration of the bias “tee 5”.
  • This bias tee 5 has a bias output connected to the drain of the FET 1, a DC input connected to the DC voltage source 7, and an AC output connected to the oscilloscope 9.
  • the value of the output voltage of the pulse generator 3 is guaranteed only for a sufficiently long pulse width! Therefore, the pulse width of lOOnsec or less is not sufficiently stable! Many. For this reason, in the measurement system according to this embodiment that uses a pulse having a pulse width equal to or less than lOOnsec, it is undesirable to use the output of the pulse generator 3 based on the set value as it is in order to increase the measurement accuracy.
  • the voltage of the output pulse of the pulse generator 3 is measured via the divider 2, and based on the measurement result, The output pulse voltage of pulse generator 3 is adjusted so that the gate voltage of the desired value is applied to the gate of FET1.
  • the output of the pulse generator 3 is connected to the input of the divider 2.
  • One output of the divider 2 is connected to the terminal 13 to which the gate of the FET 1 is connected, and the other output is connected to the pulse voltage monitor input of the oscilloscope 9 (chl input in the example of FIG. 1).
  • a terminating resistor 15 is connected to the line extending from one output of the divider 2 to the terminal 13.
  • Z_pgu is the output impedance of pulse generator 3
  • Z_div is the impedance of divider 2 (resistor) of divider 2
  • Z_term is the impedance of termination resistor 15
  • Z_osc is the input impedance of oscilloscope 9.
  • the conventional impedance measurement method that measures the input impedance Z_osc using an SMU can only determine the input impedance at DC (direct current). For this reason, if the conventional method is applied to the measurement of the input impedance Z_osc in the IV characteristic measurement system that uses short pulses containing high frequencies, there is a possibility that highly reliable measurement results cannot be obtained. There is.
  • the processor 11 performs the following procedure to adjust the output voltage of the pulse generator 3 so that a pulse of a desired gate voltage is supplied to the gate connection terminal 13 (see FIG. 3) of the FET 1.
  • the total impedance Z_ext when the divider 2 side is viewed from the output terminal of the pulse generator 3 is expressed by the following equation (1).
  • Z-div— Z-term and Z-osc are selected as 5 ⁇ 3 ⁇ , 50 ⁇ , and 50 ⁇ , respectively.
  • Z_ext is 50 ⁇ .
  • the pulse generator 3 is calibrated with respect to an ideal external impedance of 50 ⁇ , and a gain error and an offset error exist in the output itself after the calibration.
  • the external impedance is 50 ⁇ .
  • V_out_i the output voltage of the pulse generator 3
  • V_out_i the output voltage of the pulse generator 3
  • V_source is an output voltage when the output of the pulse generator 3 is open
  • V_set is an instruction value for setting the output of the pulse generator 3 under a 50 ⁇ load condition.
  • the output voltage V_out of the pulse generator 3 is output according to a set value (Z instruction value) V_set given from the processor 11.
  • V— source 2 X V— set
  • the output voltage V_outj of the pulse generator 3 when the external impedance is 50 ⁇ is calculated based on the measured value Vjneas of the oscilloscope 9 and the above formulas (3) and (7)! / The Then, the calculated output voltage V_outj and the voltage V_set set in the pulse generator 3 are linearly approximated by the least square method, and the correction coefficient A and the offset error for the gain error shown in the following equation (8) are obtained.
  • the correction coefficient B is derived.
  • the pulse generator 3 outputs a positive panorace and a negative panorace according to the polarity of the FET 1. Therefore, the correction factors A and B are derived for both positive and negative pulses.
  • the gate voltage V_dut applied to FET1 can be calculated back by the following equation (9).
  • V set I A (1 2)
  • V_set 2 XV_dut (13)
  • the target set voltage V_set that generates the desired gate voltage V_dut is calculated, and this target set voltage V_set is input to the pulse generator 3 when measuring the IV characteristics.
  • the desired gate voltage V_dut can be accurately applied to the gate of FET 1 by inputting the target set voltage V_set. However, if the following processing is performed to remove the influence of other error factors (for example, nonlinear error components and fluctuation due to temperature change), a more appropriate gate voltage V_dut is applied to the gate of FET1. be able to.
  • the actual gate application voltage V_dut_act of FET1 is calculated from the actual measurement value V_meas of the oscilloscope 9 based on the following equation (14).
  • a difference dV_dut (see the following equation (15)) between the calculated actual gate applied voltage V_dut_act and the voltage V_dut calculated using the previous equation (9) is calculated, and this voltage difference dV_dut Adjust the target set voltage V_set so that is below the specified value (eg, ⁇ 1% or less of V_dut or within ⁇ lmV).
  • the processor 11 controls the output voltage of the DC voltage source 7, applies a plurality of drain voltages to the FET1 through the bias tee 5, and The pulse of the voltage adjusted as described above is output from the pulse generator 3. So as a result, the pulse of the desired gate voltage V_dut is applied to the gate of FET1, and thus flows to the drain current force SFET1 corresponding to the plurality of drain voltages.
  • a current corresponding to the drain current of FET1 flows through the DC cut capacitor (see Fig. 2) built in the bias tee 5.
  • the current through the capacitor is converted from the drain of FET1 into a voltage pulse corresponding to the drain current by the impedance seen from the bias tee 5 and oscilloscope 9, and the voltage value of this voltage pulse is measured by the oscilloscope 9 .
  • the drain current is equal to the current flowing through the internal impedance of the oscilloscope 9.
  • the measurement result of the drain current is taken into the processor 11.
  • the voltage of the output pulse of the pulse generator 3 is measured via the divider 2, and the FET 1 gate is measured based on the measurement result.
  • the voltage of the output pulse of the pulse generator 3 is adjusted so that a desired gate voltage is applied. Therefore, even when the output voltage of the pulse generator 3 does not coincide with the set voltage V_set, the gate voltage of a desired value can be applied to the gate of the FET 1 to greatly improve the measurement accuracy of the IV characteristics of the FET 1.
  • the force that sets the output impedance Z_pgu of the pulse generator 3 to a known value of 50 ⁇ can be measured in advance if this output impedance Z_pgu is unknown.
  • the impedance Z_div of the divider element of the divider 2 and the impedance of the termination resistor 15 As an example, the input impedance Z_osc of one dance Z_term and oscilloscope 9 is 50Z3 ⁇ , 50 ⁇ , and 50 ⁇ , respectively.
  • correction coefficients A and B shown in the above equation (8) can be applied to the low-voltage positive / negative pulse correction coefficient and the high-voltage range, if necessary, if there is a problem with the linearity of the output of the noise generator 3. It may be derived separately for positive and negative pulse correction coefficients.

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Description

FET特性測定システム
技術分野
[0001] 本発明は、パルスジェネレータから出力される設定電圧のパルスに基づくゲート電 圧を FETのゲートに印加し、それに伴って FETに流れるドレイン電流を測定する FE T特性測定システムに関し、特に、所望の電圧が前記 FETのゲートに印加されるよう にパルスジェネレータの設定電圧を調整する手段に関するものである。
背景技術
[0002] FETの IV (電流電圧）特性は、この FETのドレインに所定のバイアス電圧を印加し た状態で、該 FETのゲートに所定の DC電圧を印加することによって測定される。 し力し、 SOI (Silicon On Insulator) MO SFET、歪みシリコン MOSFET、 High— k (高誘電率)ゲート絶縁膜を使用した MOSFET等の先進の MOSFETの IV特性を 測定する場合には、ゲートに DC電圧を印加するという上記従来の測定手法では、 F ETの自己発熱現象のために信頼性の高い IV特性の測定結果が得られない。
[0003] そこで、上記 FETのゲートに時間幅の短いパルスを印加する測定方法が提案され ている。この測定法によれば、上記半導体デバイスを発熱させることなく動作させるこ とが可能であるので、発熱の影響を受けない測定結果を得ることができる (例えば、 非特許文献 1参照)。
非特許文献 1 : IEEE ELECTRON DEVICE LETTERS.VOL.16,N0.4,APRIL 1995 K .A Jenkins and J.Y— C.Sun P135〜147
発明の開示
発明が解決しょうとする課題
[0004] 上記 FETのゲートには、パルスジェネレータの出力パルスが入力される。し力し、一 般にパルスジェネレータの出力電圧値は、十分長いパルス幅についてのみ保証され ているので、 lOOnsec以下のパルス幅では十分安定してないことが多い。このため、 1 OOnsec以下のパルス幅のパルスを使用する上記の IV特性測定手法にお!、て、パル スジェネレータの出力をそのまま使用することは、高い測定精度を得る上で望ましくな い。
[0005] そこで、本発明は、（SOI) MOSFET、歪みシリコン MOSFET、 High— k (高誘電 率)ゲート絶縁膜を使用した MOSFET等の先進の FETの IV特性をより高精度に測 定することができる FET特性測定システムを提供することを目的とする。
課題を解決するための手段
[0006] 上記目的を達成するため、本発明は、設定電圧 (V_set)に基づく電圧を有したパル スジェネレータの出力パルスを FETのゲートに印加し、それに伴って該 FETに流れ るドレイン電流を測定する FET特性測定システムであって、前記パルスジェネレータ 力も出力されるパルスを、前記 FETのゲートに印加する第 1のパルスと電圧測定用の 第 2のパルスとに分割するデバイダと、前記第 2のパルスの電圧 (Vjneas)を測定する 電圧測定手段と、前記第 2のパルスの電圧 (Vjneas)に基づいて、前記 FETに所望 のゲート印加電圧（V_dut)のパルスを印加するための前記パルスジェネレータの目標 設定電圧を決定し、前記第 1のパルスの電圧が前記所望のゲート印加電圧 (V_dut) となるように前記設定電圧 (V_set)を前記目標設定電圧に調整する設定電圧調整手 段と、を備えている。
[0007] 本発明の実施形態において、前記設定電圧調整手段は、前記第 1のパルスの伝 送路に接続した終端抵抗を備え、かつ、前記第 2のパルスの電圧 (Vjneas)、前記デ バイダの分割インピーダンス (Z_div)、前記終端抵抗のインピーダンス (Z_term)およ び前記電圧測定手段の入力インピーダンス (Z_osc)に基づいて、前記ノ ルスジエネ レータの出力パルスの電圧 (V_out)を第 1の電圧として導出する演算と、前記第 1の 電圧に基づ 、て、前記パルスジェネレータに所定の外部インピーダンスが接続され ているときの該パルスジェネレータの出力パルスの電圧（V_out_i)を第 2の電圧として 導出する演算と、前記第 2の電圧と前記設定電圧とを一次近似して補正係数を導出 する演算と、前記補正係数、前記デバイダの分割インピーダンス (Z_div)、前記終端 抵抗 (Z_term)および前記電圧測定手段の入力インピーダンス (Z_osc)に基づ ヽて、 前記所望のゲート印加電圧 (V_dut)に対する前記目標設定電圧 (V_set)を導出する 演算と、を実行するように構成されている。
[0008] 前記パルスジェネレータの出力のリニアリティを考慮して、前記補正係数として、低 電圧域のパルスの補正係数と高電圧域のパルスの補正係数を導出することも可能で ある。 また、前記電圧測定手段としては、デジタル 'オシロスコープを適用することが できる。
さらに、前記設定電圧調整手段は、前記第 2のパルスの電圧 (Vjneas)に基づいて 、前記 FETの実際のゲート印加電圧 (V_dut_act)を導出する演算と、前記第 2のパル スの電圧 (Vjneas)に基づ ヽて導出された実際のゲート印加電圧 (V_dut_act)と、前記 所望のゲート印加電圧 (V_dut)との差 (dV_dut)を導出する演算と、を更に実行し、か つ、前記電圧差 (dV_dut)が規定値以下となるように前記目標設定電圧を調整するよ うに構成することができる。
発明の効果
[0009] 本発明によれば、パルスジェネレータの出力パルスの電圧をデバイダを介して測定 し、その測定結果に基づいて、 FETのゲートに所望の値のゲート電圧が印加される ようにパルスジェネレータの出力パルスの電圧が調整されるので、パルスジエネレー タの出力電圧が設定電圧と一致しない場合でも、 FETのゲートに所望の値のゲート 電圧を印カロして該 FETの特性測定精度を高めることができる。
図面の簡単な説明
[0010] [図 1]本発明に係る FET特性測定システムの実施形態を示すブロック図である。
[図 2]ノ ィァス 'ティーの構成を示す回路図である。
[図 3]ノ ルスジェネレータ、デバイダおよびオシロスコープの相互接続関係を示す回 路図である。
発明を実施するための最良の形態
[0011] 図 1は、本発明に係る FET特性測定システムの構成を例示したブロック図である。
この FET特性測定システムは、 FET1に短幅 (例えば、 lOOnsec以下)のパルスを印 カロしてその IV (電流電圧)特性を測定するものである。
図 1に示す FET1は、 SOI (Silicon On Insulator)技術や、歪みシリコン形成技術を 用いて製造された MOSFETである。
[0012] FET1のゲートには、デバイダ 2を介してパルスジェネレータ 3が接続され、また、こ の FET1のドレインには、いわゆるバイアス 'ティー（Bias-Tee) 5を介して直流電圧源 7およびオシロスコープ (デジタル 'オシロスコープ） 9が接続（図 1の例では、接続先 力 Sch2)されている。
上記直流電圧源 7としては、例えば、高精度の直流電圧印加'電流測定機能を有 するアジレント ·テクノロジ一社製 Agilent 4156などの SMU (ソース'メジャ一'ユニット )等を使用することができる。
図 2には、上記バイアス 'ティー 5の構成が示されている。このバイアス 'ティー 5は、 FET1のドレインに接続されるバイアス出力と、直流電圧源 7に接続される DC入力と 、オシロスコープ 9に接続される AC出力とを備えている。
[0013] ところで、一般に、パルスジェネレータ 3の出力電圧の値は、十分長いパルス幅に つ 、てのみ保証されて!、るので、 lOOnsec以下のパルス幅では十分安定してな!、こ とが多い。このため、 lOOnsec以下のパルス幅のパルスを使用するこの実施形態に係 る測定システムにおいて、設定値に基づくパルスジェネレータ 3の出力をそのまま使 用することは、測定精度を高める上で望ましくない。
[0014] そこで、この実施形態に係る FET特性測定システムでは、以下に詳述するように、 パルスジェネレータ 3の出力パルスの電圧を上記デバイダ 2を介して測定し、その測 定結果に基づいて、 FET1のゲートに所望の値のゲート電圧が印加されるようにパル スジェネレータ 3の出力パルスの電圧を調整している。
[0015] 以下、上記パルスジェネレータ 3の設定電圧を調整する手段およびその調整の手 順について説明する。
図 3に示すように、パルスジェネレータ 3の出力は、デバイダ 2の入力に接続されて いる。また、デバイダ 2の一方の出力は、 FET1のゲートが接続される端子 13に接続 され、他方の出力はオシロスコープ 9のパルス電圧モニタ入力 (図 1の例では chl入力 )に接続されている。そして、デバイダ 2の一方の出力から上記端子 13に至る線路に は、終端抵抗 15が接続されている。
図 3において、 Z_pguはパルスジェネレータ 3の出力インピーダンス、 Z_divはデバイ ダ 2の分割素子 (抵抗)のインピーダンス、 Z_termは終端抵抗 15のインピーダンス、 Z_o scはオシロスコープ 9の入力インピーダンスである。
[0016] オシロスコープ 9の入力インピーダンス Z_oscを測定する必要がある場合には、次の ようにして測定することができる。
すなわち、図示して!/、な 、ネットワークアナライザ又はインピーダンス測定器の測定 端子をオシロスコープ 9の使用する入力端子（図 1においては chl)に接続し、 FET1 のゲートに印加されるパルスの周波数をカバーするような複数の周波数にわたって、 該オシロスコープ 9の入力インピーダンスを測定する。そして、この複数周波数につ いての入力インピーダンスの測定結果力 所望の周波数での入力インピーダンスを 補間して求める。
なお、 SMUを使用して上記入力インピーダンス Z_oscを測定する従来のインピーダ ンス測定手法では、 DC (直流）での入力インピーダンスしか求まらない。このため、高 周波が含まれた短パルスを使用する IV特性の測定系における上記入力インピーダ ンス Z_oscの測定に上記従来手法を適用した場合、信頼性の高!ヽ測定結果が得られ ない可能性がある。
[0017] プロセッサ 11は、以下の手順を実行して、 FET1のゲート接続端子 13 (図 3参照） に所望のゲート電圧のパルスが供給されるようにパルスジェネレータ 3の出力電圧を 調整する。
(ステップ 1)
パルスジェネレータ 3の出力端からデバイダ 2側を見た全インピーダンス Z_extは、下 式（1)のように表される。
[0018] [数 1]
Z ext = 7. I (Z_drv + Z_term Z_dxv + Z_oSc)
一 一 (Z _ div + Z _ term) + (Z _ div + Z _ osc) '
[0019] したがって、本実施形態に係る FET特性測定システムで、インピーダンスマツチン グを考慮すると、 Z— divゝ Z— termおよび Z— oscは、それぞれ 5θΖ3 Ω、 50 Ωおよび 50 Ω が選択され、 Z_extは 50 Ωとなる。
一方、パルスジェネレータ 3の出力電圧 V_outとオシロスコープ 9の測定電圧 V_meas との関係は、下式（2)または（3)に示すとおりである。
[数 2] ，, 1 (Z div + Z term)(Z div + Z osc) Z osc .„ .
V _ meas = V _out x x = = — = ( 2 )
Z ext ( . div + Z term) + (Z iv + Z osc) Z osc + Z div ext (Z _ div + Z _term) + (Z div + Z _osc)
osc (Z div + Z term)
[0021] ところで、一般にパルスジェネレータ 3は、理想的な外部インピーダンス 50 Ωに対し て校正され、その校正後の出力自体にはゲイン誤差とオフセット誤差が存在している 上記外部インピーダンスが 50 Ωの時のパルスジェネレータ 3の出力電圧を V_out_iと すると、この出力電圧 V_out_iは次式 (4)のように表される。
[数 3]
y _out _i = - ― V_ source ( 4 )
Z pgu + 50
[0023] ここで、 V_sourceは、パルスジェネレータ 3の出力が開放されている状態での出力電 圧であり、 V_setは 50 Ω負荷の条件下での該パルスジェネレータ 3の出力設定の指示 値である。
パルスジェネレータ 3の出力電圧 V_outは、前記プロセッサ 11から与えられる設定値 (Z指示値) V_setに応じて出力される。パルスジェネレータ 3の出力に 50 Ωの負荷が 接続されているときの出力電圧 V_out_iは、設定値 V_setが V_set=V_outjのときのもの であるので、 V_sourceと V_setの関係は、式（4)において V_outjを V_set、 Z_pguを 50 Ω とすることによって、
V— source = 2 X V— set
と表される。 [0024] 一方、図 3に示すように実際の測定系が接続されたときのパルスジェネレータ 3の出 力電圧 V_outは、前記インピーダンス Z_ext用いて次式（5)のように表される。
[0025] [数 4]
Z ext
V_ source
2 . pg + Z ext
[0026] 上式 (4)、（5)から次式 (6)が得られる。
[0027] [数 5]
50 Δ _ pgu + Z _ ext
pgu + 50 Z ext
[0028] そして、上記式（6)は、 Z_pgu= 50と置くことにより次式 (7)のように表される。なお、 この式 (7)の V_outは、オシロスコープ 9の測定値 V_measと前記式（3)とに基づいて算 出される。
[0029] [数 6] t . 50 + Z ext .. ^
out Ϊ = = V out
一 2Z ext
[0030] そこで、まず上記外部インピーダンスが 50 Ωの時のパルスジェネレータ 3の出力電 圧 V_outjをオシロスコープ 9の測定値 Vjneasと前記式（3)、 (7)とに基づ!/、て算出す る。そして、その算出された出力電圧 V_outjと、パルスジェネレータ 3に設定された電 圧 V_setとを最小二乗法で一次近似して、次式 (8)に示すゲイン誤差についての補正 係数 Aとオフセット誤差についての補正係数 Bを導出する。
[0031] [数 7] V out i = A V set + B ( 8 )
[0032] なお、パルスジェネレータ 3は、 FET1の極'性に応じて正のパノレスと負のパノレスを出 力する。そこで、上記補正係数 Aおよび Bは、正負双方のパルスについて導出される
[0033] (ステップ 2)
FET1に印加されるゲート電圧 V_dutは、次式（9)によって逆算することができる。
[0034] [数 8]
_(Z __div + Z term)(Z div + Z osc) Z term
Figure imgf000010_0001
{Z _div + Z _term) + (Z _div + Z _osc) Z term + Z _
[0035] 上記式（9)は、前記式（7)を用いて次式（10)のように表される。
[0036] [数 9] γ = v out i一 — ext 1 (Z _div + Z term Z div + Z osc) Z term
~ 一 — 50 + Z _ext Z_ext (Z _ div + Z_ term ) + (Z _div + Z _osc) Z _term + Z div
[0037] そこで、上式（10)と前記式 (8)から次式（11)、（12)の関係を得る。
[0038] [数 10]
50 + Z ext (Z div + Z term) + (Z div + Z osc)
22 term (Z div + Z osc)
50 + Z ext (Z div + Z term) + (Z div + Z osc)
V set = I A ( 1 2 )
2Z _term (Z div + Z—osc) 式（12)は、 FET1のゲート印加電圧 V_dutとそれに対応するパルスジヱネレ の設定電圧 V— setとの関係を示して!/ヽる。 なお、式（12)における全てのインピーダンスが理想値（50 Ω )で、かつ、パルスジ工 ネレータ 3の出力に誤差がない (A= l, Β = 0)とすると、この式（12)は以下のように 表される。
V_set = 2 XV_dut (13)
[0040] (ステップ 3)
上記式（12)に基づいて、希望するゲート電圧 V_dutを発生させる目標設定電圧 V_s etを演算し、 IV特性の測定時にこの目標設定電圧 V_setをパルスジェネレータ 3に入 力する。
上記目標設定電圧 V_setの入力によって希望するゲート電圧 V_dutを精度よく FET 1のゲートに印加することができる。しかし、その他の誤差要因（例えば、非線形誤差 成分や、温度変化による変動分)の影響を取り除くための以下のような処理を実行す れば、より適正なゲート電圧 V_dutを FET1のゲートに印加することができる。
すなわち、実際のオシロスコープ 9の測定値 V_measから FET1の実際のゲート印加 電圧 V_dut_actを次式（14)に基づ 、て算出する。
[0041] [数 11]
τ, ハ ^ V _m as χ (Z <Sv + Z term) Z osc ,， ハ
V_dut—act = --^ = —— ^ ί χ = ( 1 4 )
L term Z osc + Z d v
[0042] そして、この算出された実際のゲート印加電圧 V_dut_actと、前式（9)を用いて算出 される電圧 V_dutとの差 dV_dut (下式（15)参照）を演算し、この電圧差 dV_dutが規定 値以下 (例えば、 V_dutの ± 1%以下又は ± lmV以内）となるように上記目標設定電 圧 V_setを調整する。
dV_dut = V_dut_act - V_dut (15)
[0043] FET1の IV特性を測定する場合、プロセッサ 11は、直流電圧源 7の出力電圧を制 御して、複数のドレイン電圧を前記バイアス 'ティー 5を介して FET1に印加し、かつ、 上記のようにして調整された電圧のパルスをパルスジェネレータ 3から出力させる。そ の結果、希望するゲート電圧 V_dutのパルスが FET1のゲートに印加されるので、上 記複数のドレイン電圧に対応するドレイン電流力 SFET1に流れる。
[0044] このとき、バイアス ·ティー 5に内蔵された直流カット用のコンデンサ（図 2参照）に FE T1のドレイン電流に対応する電流が流れる。上記コンデンサを通る電流は、 FET1 のドレインからバイアス 'ティー 5およびオシロスコープ 9を見たインピーダンスによって 上記ドレイン電流に対応する電圧パルスに変換され、この電圧パルスの電圧値がォ シロスコープ 9によって測定される。
[0045] なお、交流的には、実質的にバイアス 'ティー 5のバイアス出力— AC出力間が導通 状態となり、一方、同バイアス出力一 DC入力間は高インピーダンスとなって電流がほ とんど流れない。したがって、ドレイン電流はオシロスコープ 9の内部インピーダンス に流れる電流と等しくなる。もちろん、上記ドレイン電流の測定結果は、プロセッサ 11 に取り込まれる。
[0046] ある希望ゲート電圧 V_dutのパルスに基づく上記複数のドレイン電圧につ!、てのドレ イン電流が測定されると、別の種々の希望ゲート電圧 V_dutのパルスに基づく上記複 数のドレイン電圧についてのドレイン電流が同様に測定され、その結果、上記 FET1 の IV特性が得られる。
[0047] 上記したように、この実施形態に係る FET特性測定システムでは、パルスジエネレ ータ 3の出力パルスの電圧を上記デバイダ 2を介して測定し、その測定結果に基づ いて、 FET1のゲートに所望の値のゲート電圧が印加されるようにパルスジェネレータ 3の出力パルスの電圧を調整している。したがって、パルスジェネレータ 3の出力電圧 が設定電圧 V_setと一致しない場合でも、 FET1のゲートに所望の値のゲート電圧を 印加して該 FET1の IV特性の測定精度を大幅に高めることができる。
[0048] 以上、本発明の実施形態について説明したが、本発明はさまざまな変更が可能で ある。
例えば、前記式（12)では、パルスジェネレータ 3の出力インピーダンス Z_pguを既知 の値 50 Ωとしている力 この出力インピーダンス Z_pguが不明な場合には、予め計測 することができる。
また、前記デバイダ 2の分割素子のインピーダンス Z_div、前記終端抵抗 15のインピ 一ダンス Z_termおよびオシロスコープ 9の入力インピーダンス Z_oscは、一例として、そ れぞれ 50Z3 Ω、 50 Ωおよび 50 Ωのものが使用される。
更に、前記式（8)に示す補正係数 A, Bは、ノ ルスジェネレータ 3の出力のリニアリ ティに問題がある場合、必要に応じて、低電圧域の正負パルスの補正係数と高電圧 域の正負パルスの補正係数とに分けて導出しても良い。

Claims

請求の範囲
[1] 設定電圧（V_set)に基づく電圧を有したパルスジェネレータの出力パルスを FETの ゲートに印加し、それに伴って該 FETに流れるドレイン電流を測定する FET特性測 定システムであって、
前記パルスジェネレータから出力されるパルスを、前記 FETのゲートに印加する第 1のパルスと電圧測定用の第 2のパルスとに分割するデバイダと、
前記第 2のパルスの電圧 (V meas)を測定する電圧測定手段と、
前記第 2のパルスの電圧（Vjneas)に基づいて、前記 FETに所望のゲート印加電 圧 (V_dut)のパルスを印加するための前記パルスジェネレータの目標設定電圧を決 定し、前記第 1のパルスの電圧が前記所望のゲート印加電圧 (V_dut)となるように前 記設定電圧 (V_set)を前記目標設定電圧に調整する設定電圧調整手段と、 を備えることを特徴とする FET特性測定システム。
[2] 前記設定電圧調整手段は、前記第 1のパルスの伝送路に接続した終端抵抗を備 え、かつ、
前記第 2のパルスの電圧 (Vjneas)、前記デバイダの分割インピーダンス (Z_div)、 前記終端抵抗のインピーダンス (Z_term)および前記電圧測定手段の入力インピーダ ンス（Z_osc)に基づいて、前記パルスジェネレータの出力パルスの電圧（V_out)を第 1 の電圧として導出する演算と、
前記第 1の電圧に基づ 、て、前記パルスジェネレータに所定の外部インピーダンス が接続されて ヽるときの該パルスジェネレータの出力パルスの電圧 (V_out_i)を第 2の 電圧として導出する演算と、
前記第 2の電圧と前記設定電圧とを一次近似して補正係数を導出する演算と、前 記補正係数、前記デバイダの分割インピーダンス (Z_div)、前記終端抵抗 (Z_term)お よび前記電圧測定手段の入力インピーダンス (Z_osc)に基づいて、前記所望のゲー ト印加電圧 (V_dut)に対する前記目標設定電圧 (V_set)を導出する演算と、 を実行するように構成されて ヽることを特徴とする請求項 1に記載の FET特性測定シ ステム。
[3] 前記補正係数として、低電圧域のパルスの補正係数と高電圧域のパルスの補正係 数を導出することを特徴とする請求項 2に記載の FET特性測定システム。
[4] 前記電圧測定手段がデジタル 'オシロスコープであることを特徴とする請求項 1に記 載の FET特性測定システム。
[5] 前記設定電圧調整手段は、
前記第 2のパルスの電圧（Vjneas)に基づいて、前記 FETの実際のゲート印加電 圧 (V_dUt_act)を導出する演算と、
前記第 2のパルスの電圧 (Vjneas)に基づ ヽて導出された実際のゲート印加電圧 (
V_dut_act)と、前記所望のゲート印加電圧 (V_dut)との差 (dV_dut)を導出する演算と
、 を更に実行し、かつ、前記電圧差 (dV_dut)が規定値以下となるように前記目標設 定電圧を調整するように構成されて ヽることを特徴とする請求項 1に記載の FET特性 測定システム。
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