WO2006104075A1

WO2006104075A1 - アンプ装置

Info

Publication number: WO2006104075A1
Application number: PCT/JP2006/306091
Authority: WO
Inventors: Yutaka Sasaki
Original assignee: Nec Corporation
Priority date: 2005-03-28
Filing date: 2006-03-27
Publication date: 2006-10-05
Also published as: EP1865597A4; EP1865597B1; US20090022339A1; EP1865597A1; JP2008047945A; CN101151799A

Abstract

　アンプ装置は、入力信号を受けてスピーカ（２３）を駆動するアンプ部（２６）と、該アンプ部に出力電圧を供給する電源回路部（２５）とを備える。アンプ部（２６）は、入力信号をＰＷＭ信号に変換するＰＷＭ信号発生回路（４）と、ＰＷＭ信号に基づいてスピーカを駆動するスピーカ駆動回路（２０）と、ＰＷＭ信号のパルス幅とパルス間隔の差に比例する時間差信号を出力するデューティ検出回路（８）とを備える。前記電源回路部（２５）は、時間差信号に基づいて出力電圧を制御する。アンプ装置は、スピーカ（２３）の音量が大きいときには、スピーカ（２３）の駆動電圧を上げて音量の歪みを抑える。

Description

明細書

アンプ装置

技術分野

[0001] 本発明は、携帯機器等に使用されるアンプ装置に関する。

背景技術

[0002] 電池を使用している携帯機器等において、大きな音を確保するために、電源回路に昇圧用の DDコンバータを使用することが多くなつてきている。このような状況下で、大きな音量を確保しながら音質の確保も、同時に満足していることが求められる。

[0003] 従来、電池を用いた携帯機器にぉ、て、音声の増幅のために、 Dクラスアンプを採用し、電源回路に DDコンバータを使用して電源である電池電圧を昇圧するようにしたアンプ装置は、種々提案されている (例えば、特開平 1— 147907号公報参照)。

[0004] 以下、図 6を参照して、従来の昇圧型の DDコンバータについて説明する。

同図に示すように、従来の昇圧型の DDコンバータ 25では、 DDコンバータの出力電圧 27を基準電圧 17と比較して、その差分が〃 0〃に近づくように、差分増幅器 16を介して PWM (パルス幅変調）制御回路 15でスイッチング素子 13を制御してヽる。

[0005] このような昇圧型の DDコンバータ 25は、入力電圧を Vin、出力電圧を Voutとし、スイッチング素子 13の ON時間を Ton、 OFF時間を Toffとすると、使用する素子の損失を無視すれば、 Vout= (1 +Ton/TolF) XVin、と表せる。出力電圧はコンデンサ 18 で平滑することにより、ある程度はスイッチングによるリプルを軽減することができ、 Vo utは平均電圧として表せる。

[0006] 図 7は、この動作のタイムチャートを示している。図 7の左側から右側に時間が進行し、左側では DDコンバータ 25の定常状態となっている。

[0007] 図 6の DDコンバータ 25の定常状態時間帯では、 DDコンバータ 25の出力電圧 27 を差分増幅器 16で基準電圧 17と比較し、差分が "0 "となるように別に入力されるクロック 28と同期させた PWM制御回路 15によりスイッチング素子 13を制御している。

[0008] 図 7のタイムチャートでは、出力電圧 27が基準電圧 17より低くなつた場合に PWM 信号が正となり、スイッチング素子 13が ONとなる。さらに、次のクロックの立ち上がりで、リセットされ、 PWM信号は負となる。 PWM信号が負になった瞬間、スイッチング素子 13が OFFとなるので、インダクタ 12に蓄えられたエネルギーが逆方向に電流が流れるように放出され、整流素子 14を経て出力電圧として現れる。このため、出力電圧の波形は、クロックの立ち上がりで電圧が高ぐ次のクロックの直前まで電圧が徐々に低下する波形となり、この波形は出力電圧のリプルとして定義される。出力電圧 27 には、コンデンサ 18が接続されるため、変化は一般になだらかである。

[0009] DDコンバータ 25の負荷電流が多くなると、出力電圧 27は次のクロックまでの電圧の降下が急になり、そのため Tonと Toffの比を一定にした場合、出力電圧 27の平均は低下する。この低下した電圧と、基準電圧 17とを差分増幅器 16で比較することで、 Tonと Toffの時間の比を変えて電圧の低下を抑えようとする制御方式が PWMの方式である。すなわち、 PWM方式では、 TonZToffの比を大きくしパルス幅が広くなれば出力電圧 27は上がることになる。

[0010] この逆に、負荷電流が小さくなると出力電圧 27は次のクロックまでの電圧の降下がゆるやかになるため、パルス幅が狭くなる。しかし、負荷電流が急に変化した場合、差分増幅器 16で電圧低下を検出するまでの時間、およびそこ力もスイッチング素子 13を制御するまでの時間などの遅延時間が発生するので、出力電圧 27は、負荷電流が増える場合には一時的に低下することがある。また、負荷電流が急に減る場合には、出力電圧 27は一時的に上昇することがある。

発明の開示

発明が解決しょうとする課題

[0011] 上記のように、従来の DDコンバータ 25の電源回路を使用した場合、 Dクラスアンプの入力信号の急激なレベルの変化で、電源の負荷電流が急激に増えると、 DDコンバータ 25の出力電圧が一時的に低下する。これは、 DDコンバータ 25の差分増幅器 16が電圧の低下を検出して、 PWM制御回路 15のパルス幅を変化させるまでに時間的な遅延があるために発生し、この遅延時間ならびにその過渡応答時間の間、電源の出力電圧は不安定になるためである。特に、 Dクラスアンプの場合は、電源の出力電圧の一時的な低下は、出力の歪を大きくさせてしまい、スピーカから急に大きな音を出すと、出力される大きな音の最初の部分に歪みが増し、耳障りな音になるという問題があった。

[0012] 本発明は、スピーカを駆動するアンプ部の PWM信号のデューティに比例した信号を、電源回路部の PWM信号とすることで、アンプ部が大きな音を出力する場合でも、電源の出力容量を同じタイミングで大きくすることができ、これにより、電源出力電圧の変動を小さくし、音の立ち上がりの歪みを小さくことを可能とするアンプ装置を提供することを目的とする。

課題を解決するための手段

[0013] 本発明は、入力信号を受けてスピーカを駆動するアンプ部と、該アンプ部に出力電圧を供給する電源回路部とを備えたアンプ装置であって、前記アンプ部は、入力信号を PWM信号に変換する PWM信号発生回路と、該 PWM信号に基づヽてスピー力を駆動するスピーカ駆動回路と、前記 PWM信号のパルス幅に依存するパルス幅信号を出力するデューティ検出回路とを備え、前記電源回路部は、前記パルス幅信号に基づいて前記出力電圧を制御する PWM制御回路を備えることを特徴とするァンプ装置を提供する。

発明の効果

[0014] 本発明のアンプ装置によれば、電源回路部の PWM制御回路により、電源回路の出力電圧を、スピーカを駆動するアンプ部の PWM信号のパルス幅に依存するパルス幅信号に基づいて制御することにより、アンプ部が大きな音を出力する場合には、電源回路部の出力電圧を同じタイミングで高くすることができる。このため、電源電圧の変動を小さくし、音の立ち上がりの歪みを小さくすることを可能とする。前記パルス幅信号としては、 PWMパルスのパルス幅と、各パルスと隣接するパルスとの間隔との差に依存する信号、又は、前記パルス幅とパルスの間隔との比であるデューティ比に依存する信号を採用することが好ましい。依存する信号としては、パルス幅信号が示すパルス幅の増大と共に単調に増大する信号、例えば比例する信号が好ましい。図面の簡単な説明

[0015] [図 1]第 1実施形態に係わるアンプ装置のブロック図である。

[図 2]同じぐ Dクラスアンプの PWM信号発生回路の出力動作を示すタイムチャートである。 [図 3]同じぐ Dクラスアンプの低域通過フィルタの出力動作を示すタイムチャートである。

[図 4]同じぐデューティ検出回路のタイムチャートである。

[図 5]第 2実施形態に係わるアンプ装置のブロック図である。

[図 6]従来のアンプ装置の電源回路部である DDコンバータのブロック図である。

[図 7]図 6の DDコンバータの動作を示すタイムチャートである。

発明を実施するための最良の形態

[0016] 以下、本発明の実施形態について、図面を用いて説明する。

図 1は、本発明のアンプ装置の第 1実施形態を示すブロック図である。

[0017] 本発明は、入力信号を受けてスピーカを駆動するアンプ部 26と、このアンプ部 26 に電源電圧を供給する電源回路部 25とを備えたアンプ装置であって、アンプ部 26 は、入力信号を PWM信号に変換する PWM信号発生回路 4と、 PWM信号の時間差成分に比例する信号を出力するデューティ検出回路 8とを備え、前記電源回路部 25は、前記デューティ検出回路 8からの信号が入力され、この信号に基いて電源出力電圧を制御する PWM制御回路 15を備えるように構成される。

[0018] 図 1に示すように、本実施形態のアンプ装置では、スピーカ 23を駆動するアンプ部として PWM方式の Dクラスアンプ 26を用いて!/、る。この Dクラスアンプ 26の入力のァナログ信号 21は差分増幅器 1に入力され、かつ、スピーカ 23に入力される信号もフィードバック制御を行うため差分増幅器 1に入力されている。差分増幅器 1の出力信号は比較器 2に入力され、別に入力されるクロック 22の信号をもとに三角波発生回路 3 において生成される三角波と比較器 2で比較され、比較器 2から PWM信号を発生する。すなわち、比較器 2と三角波発生回路 (三角波発生器 3)とにより PMW信号発生回路 4を構成している。

[0019] 比較器 2から出力される PWM信号は、定電圧スイッチング回路 5、 9を駆動するとともに、その PMW信号は、オンの時間 (Ton)とオフの時間 (Toff)との差分出力に比例した信号を出力するデューティ (Duty)検出回路 8にも入力され、その時間差分に比例した信号に変換される。デューティ検出回路 8からの出力信号は、 Dクラスアンプ 2 6に電源を供給する電源回路部である DDコンバータ 25の PMW制御回路 15の入力信号となり、 DDコンバータ 25の出力電圧を制御している。

[0020] 本実施形態では、一般的に使用されるフルブリッジ接続の PWM方式の Dクラスァンプ 26を用いており、定電圧スイッチング回路 5を駆動する PWM信号は、フルブリツジ方式では 2つに分岐され、片方は位相反転回路 7を通して位相を反転され、定電圧スイッチング回路 9を駆動することで、定電圧スイッチング回路 5、 9はおたがいに逆の位相となっている。それぞれの定電圧スイッチング回路 5、 9の出力は、それぞれ低域通過フィルタ 6、 10に接続されクロック成分などのノイズを除去して、スピーカ 23 を駆動するようになって、る。

[0021] この Dクラスアンプ 26に電源を供給する電源回路部として、 PWM駆動方式の昇圧型 DDコンバータ 25を用いて!/ヽる。

[0022] 電池 11から供給される電源電圧は、インダクタ 12を経てスイッチング素子 13に供給される。 Dクラスアンプ 26で生成した PWM信号は、デューティ検出回路 8で Tonと Toffとの時間の差分出力に比例した信号に変換され、 PWM制御回路 15を経てスィツチング素子 13を駆動する。インダクタ 12の出力側に接続された整流素子 14から出力される電圧は、リプルを含んでいるため、コンデンサ 18で平滑して出力電圧 27としている。

[0023] このようにすると、スピーカ 23を駆動する Dクラスアンプ 26の入力信号のレベルに直接リンクした信号により、電源回路部である DDコンバータ 25を駆動できるので、 D Dコンバータ 25の立ち上がりを早くすることができる。このため、 DDコンバータ 25は、急激な負荷電流の増加に対し電源電圧の降下を改善することができる。

[0024] 次に、上記アンプ装置の動作をさらに詳細に説明する。最初に、アンプ部である D クラスアンプ 26の回路の動作力も説明する。

[0025] 入力のアナログ信号 21は差分増幅器 1に入力され、フィードバック制御信号との差分を PWM信号発生回路 4に渡す。このフィードバック制御により、アンプ回路全体の利得を制御し、歪の発生を小さくするように作用する。

[0026] PWM信号発生回路 4は、比較器 2と三角波発生回路 3とで構成され、図 2に示すようなタイムチャートで PWM信号を出力する。すなわち、クロック 22を基準にして、差分増幅器 1の出力信号であるアナログ入力信号と、三角波発生回路 3の出力信号である三角波信号のレベルを比較する。

[0027] 比較器 2の出力は、アナログ入力信号が三角波信号より大きい場合は〃正〃の信号を、アナログ入力信号が三角波信号より小さい場合は"負〃の信号になる。この信号が、アナログ入力信号の電圧に比例したパルス幅を有する PWM信号である。ここで、クロック 22は、サンプリングクロックとしてアナログ信号の入力の最高周波数に対し、十分高い周波数に設定する。そのクロックをもとに、三角波発生回路 3では、三角波信号を発生させている。

[0028] PWM信号発生回路 4から出力される PWM信号を、位相が 180度ずれた信号を生成する位相反転回路 7を通すものと通さないものに分け、それぞれの信号を定電圧スイッチング回路 5、 9および低域通過フィルタ 6、 10を通過させることにより、アナログ信号に再び変換し、逆の位相でスピーカを駆動している。この動作を、図 3のタイムチヤートに示している。

[0029] 図 3において、クロック 22を基準にした PWM信号力定電圧スイッチング回路 5に入力され、スピーカ 23を駆動する十分な電力を得て、その信号が低域通過フィルタ 6 によりクロック成分を除去されると、パルス幅の時間に比例したアナログ電圧のレベルとなり、入力信号 21にレベルが比例したアナログ信号となる。位相が反転された PW M信号は、定電圧スイッチング回路 9に入力され、スピーカ 23を駆動する十な電力を得て、その信号が低域通過フィルタ 10によりクロック成分を除去されると、入力信号 2 1にレベルが比例し、位相が逆のアナログ信号となる。

[0030] このスピーカ 23の駆動方式は、フルブリッジ接続として一般的に採用されており、低い電源電圧でも大きな出力が期待でき、また電源利用率が高ぐ出力のカップリングコンデンサを省略できるなど利点が多い。但し、スピーカ 23の駆動方式としては、フルブリッジ接続方法以外に、定電圧スイッチング回路が 1組の構成のハーフブリツジ接続も適用可能である。

[0031] 一方、 PWM信号発生回路 4から出力される PWM信号はさらにデューティ検出回路 8にも送られる。この回路では、図 4に示すタイムチャートのように、クロックの立ち上がりから次の立ち上がりまでの時間内で、 PWM信号発生回路 4から出力される P WM信号の Tonと Toffとの時間の差分に比例する信号を出力する。実際には、この信号にさらに係数をつけて、スピーカから出る音が大きいときに、 DDコンバータからの電源電圧が適正な電圧を出力するように調整する必要がある。

[0032] 次に、電源回路部である DDコンバータ 25について説明する。

図 1に示される昇圧型の DDコンバータ 25において、電池 11からの入力電圧は、ィンダクタ 12を通してスイッチング素子 13と整流素子 14に接続され、スイッチング素子 13は PWM制御回路 15により、制御された時間 (Ton)だけインダクタ 12の片方をグランドレベルに接続することで、 DDコンバータ 25は、電池 11からの入力電圧に対してスイッチング素子 13の Tonと Toff〖こ比例した電圧を出力する。出力された電圧は、コンデンサ 18で平滑され、スイッチングによるリプルを軽減され、ほぼ一定の平均電圧を保つように制御される。

[0033] このとき、 Dクラスアンプ 26からの PWM信号でスイッチング素子 13を制御すると、

_DDコンバータ 25の負荷電流が増える際、すなわち Dクラスアンプ 26が大きな音を出すことで消費電流の増える際には、もともと PWM信号のデューティ検出回路 8からの信号のパルス幅が変化して、るので、 DDコンバータ 25の電源出力電圧の低下を抑えることが可能となる。

[0034] DDコンバータ 25は、負荷電流が非常に小さい領域では、デューティを小さくした状態で固定し、制御クロックの周波数を可変する PFM制御方式に自動的に切り替わり、 DDコンバータ 25の効率の低下を防ぐ方法を採用するのが一般的である。なお、 PFM制御方式とは、パルス周波数変調の制御方式のことで、パルスのデューティを変えずに周波数を変える制御方式のことである。

[0035] 図 5は、本発明の第 2実施形態を示している。

図 1に示す第 1実施形態では、アナログ信号を入力としているが、デジタル信号の入力でも PWM信号として変換されていれば、そのまま使用ができる。図 5は、 Dクラスアンプ 26に∑ Δ変調回路 30を採用して、 PWM信号を生成している例を示している。また、デジタル信号が複数ビットで構成されていても、デューティ検出回路 8でその差分を PWM信号に変換すれば、そのまま使用できる。なお、入力信号は、デジタル信号、アナログ信号の!、ずれでも使用可能である。

[0036] 本実施形態のアンプ装置は、 Dクラスアンプ 26を使用してスピーカ 23を駆動する携帯機器にぉ、て、電池 11の電圧を DDコンバータ 25で昇圧してその電源とする装置、例えば、携帯電話機、 PHS、 PDA等の携帯端末装置であって、スピーカから音声を出力する機能を備えたあらゆる装置に適用することができる。

以上、本発明をその好適な実施形態例に基づ！/、て説明したが、本発明のアンプ装置は、上記実施形態例の構成にのみ限定されるものではなぐ上記実施形態例の構成力も種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、上記実施形態形態では、 PWM信号の時間差信号に比例する信号を採用したが、これには限らず、パルス幅信号としては、 PWMパルスの時間差信号の他に PWMパルスのデューティ比でもよぐまた、 PWMパルスのパルス幅の増大と共に単調に増大する信号であれば、特に比例する信号に限らない。

Claims

請求の範囲

[1] 入力信号を受けてスピーカ（23)を駆動するアンプ部（26)と、該アンプ部に出力電圧を供給する電源回路部（25)とを備えたアンプ装置であって、

前記アンプ部（26)は、入力信号を PWM信号に変換する PWM信号発生回路 (4) と、該 PWM信号に基づいてスピーカを駆動するスピーカ駆動回路（20)と、前記 PW M信号のパルス幅に依存するパルス幅信号を出力するデューティ検出回路（8)とを備え、

前記電源回路部（25)は、前記パルス幅号に基づいて前記出力電圧を制御する P WM制御回路（15)を備えたことを特徴とするアンプ装置。

[2] 請求項 1に記載のアンプ装置にお!、て、前記スピーカ駆動回路（20)は、前記 PW M信号を入力する第 1のスイッチング回路と、該第 1のスイッチング回路の出力力所定の周波数成分を除、て前記スピーカの一方の端子に入力する第 1のフィルタ（6) と、前記 PWM信号をの位相を反転する位相反転回路（7)と、該位相反転回路の出力を入力する第 2のスイッチング回路と、該第 2のスイッチング回路の出力力所定の周波数成分を除いて前記スピーカの他方の端子に入力する第 2のフィルタ（10)とを備えることを特徴とするアンプ装置。

[3] 請求項 1に記載のアンプ装置にお!、て、前記スピーカ駆動回路（20)は、前記 PW M信号を入力するスイッチング回路と、該スイッチング回路の出力から所定の周波数成分を除いて前記スピーカに入力するフィルタ（6)と備え、前記スピーカをノヽーフブリッジ接続することを特徴とするアンプ装置。

[4] 請求項 1に記載のアンプ装置にお!、て、前記 PWM信号発生回路が∑ Δ変調回路であることを特徴とするアンプ装置。

[5] 請求項 1に記載のアンプ装置にぉ、て、前記アンプ部（26)が Dクラスアンプであることを特徴とするアンプ装置。

[6] 請求項 1に記載のアンプ装置において、前記電源回路部（25)力 SDDコンバータであり、該 DDコンバータ（25)が前記出力電圧を基準電圧と比較して差分を増幅する差分増幅器（16)を備え、前記 PWM制御回路（15)は、前記差分増幅器（16)の出力に基づ、てスイッチング素子（ 13)をオン一オフ制御することを特徴とするアンプ装置。

[7] 前記パルス幅信号が、前記 PWM信号のパルスのパルス幅と隣接するパルスとの間の間隔との差である時間差に比例する信号である、請求項 1に記載のアンプ装置

[8] 前記パルス幅信号が、前記 PWM信号のデューティ比に比例する信号である、請求項 1に記載のアンプ装置。