WO2006070490A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2006070490A1
WO2006070490A1 PCT/JP2005/004324 JP2005004324W WO2006070490A1 WO 2006070490 A1 WO2006070490 A1 WO 2006070490A1 JP 2005004324 W JP2005004324 W JP 2005004324W WO 2006070490 A1 WO2006070490 A1 WO 2006070490A1
Authority
WO
WIPO (PCT)
Prior art keywords
diffusion layer
transistor
impurity diffusion
concentration impurity
layer
Prior art date
Application number
PCT/JP2005/004324
Other languages
English (en)
French (fr)
Inventor
Sougo Ohta
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/791,701 priority Critical patent/US20080128827A1/en
Priority to EP05720595A priority patent/EP1833087A1/en
Publication of WO2006070490A1 publication Critical patent/WO2006070490A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more specifically to a semiconductor device including a transistor having a silicide layer and a manufacturing method thereof.
  • a silicide layer made of a refractory metal silicide is used as a wiring having high heat resistance and low resistance.
  • a silicon material such as a diffusion layer formed on a silicon substrate or a gate electrode having a polycrystalline silicon force is used, such as titanium (Ti) or cobalt (Co).
  • Ti titanium
  • Co cobalt
  • Patent Document 1 discloses a MOS transistor (hereinafter referred to as a silicidation transistor) in which a silicide layer is formed by salicide technology, and a MOS transistor (hereinafter referred to as a non-silicided transistor) in which no silicide layer is formed.
  • a silicided transistor and a non-silicided transistor can be simultaneously formed on a semiconductor substrate by salicide technology.
  • a semiconductor device including a silicidated transistor when a high voltage is suddenly applied to the transistor from outside, such as noise, the silicide layer is formed and the transistor is destroyed and a leak current is generated immediately. To do. For this reason, as described in Patent Document 1, the use of a semiconductor device provided with a silicided transistor and a non-silicided transistor on the same substrate has recently become widespread.
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device provided with a silicided transistor and a non-silicided transistor on the same substrate.
  • a semiconductor substrate 101 is formed with a silicide MOS transistor TrA and a non-silicide MOS transistor TrB.
  • the silicided MOS transistor TrA constitutes the source and drain diffusion layers.
  • a silicide layer 108 is formed on the surface of the diffusion layer and the gate electrode 102. Further, the surface of the MOS transistor TrB is covered with the CVD oxide film 111, thereby preventing the formation of the silicide layer.
  • the silicide MOS transistor TrA and the non-silicided MOS transistor TrB can be simultaneously formed on the semiconductor substrate 101 by the manufacturing method through the respective steps shown in FIG.
  • a region including a silicide layer is described as a silicided region A
  • a region not including a silicide layer is described as a non-silicided region B.
  • FIG. 8 is a cross-sectional view of the substrate and its upper surface at each stage in the process of manufacturing the semiconductor device shown in FIG.
  • the gate oxide film 103 and the polysilicon for forming the silicide MOS transistor TrA and the non-silicide MOS transistor TrB on the main surface of the semiconductor substrate 101 are formed.
  • the gate electrode 102 is formed on the gate oxide film 103 by patterning both into a desired shape.
  • N-type impurities are introduced into the main surface of the semiconductor substrate 101 so that a high electric field is not applied to the channel region under the gate electrode 102.
  • N-type diffusion layer having a low impurity concentration, which constitutes the source and drain diffusion layers, is formed.
  • this N ⁇ type diffusion layer is referred to as an LDD layer 104.
  • FIG. 8B shows a state in which a side wall 105 is formed on the side wall of the gate electrode 102 for forming the silicided MOS transistor TrA and the non-silicided MOS transistor TrB.
  • the sidewall 105 is formed by the following procedure. First, a CVD oxide film (not shown) is deposited on the entire surface of the semiconductor substrate 101 in the state shown in FIG. 8A. Next, the CVD oxide film is etched back by reactive ion etching until the surface of the semiconductor substrate 101 is exposed. As a result, the sidewall 105 is formed on the side wall of the gate electrode 102 in a self-aligning manner.
  • FIG. 8C shows an N-type (hereinafter referred to as N + type) impurity concentration higher than that in the LDD layer 104 inside the LDD layer 104 for forming the silicided MOS transistor TrA and the non-silicided MOS transistor TrB.
  • N + type N-type impurity concentration higher than that in the LDD layer 104 inside the LDD layer 104 for forming the silicided MOS transistor TrA and the non-silicided MOS transistor TrB.
  • the high-concentration impurity diffusion layer 106 is formed by the self-alignment method using the sidewall 105.
  • the D layer 104 is formed by performing high concentration ion implantation.
  • FIG. 8D shows a state where the CVD oxide film 111 is formed on the main surface of the semiconductor substrate 101.
  • This CVD oxide film 111 is formed so as to cover the entire surface of the semiconductor substrate 101 by the CVD method.
  • the CVD oxide film 111 is used for selectively forming the silicide region A and the non-silicide region B as described later.
  • FIG. 8E shows a state where the CVD oxide film 111 is selectively etched.
  • HF hydrofluoric acid
  • FIG. 8F shows a state in which the refractory metal film 107 is formed on the entire surface of the semiconductor substrate 101.
  • the refractory metal film 107 is obtained by sputtering a refractory metal such as titanium (Ti) or cobalt (Co) over the entire surface of the semiconductor substrate 101.
  • FIG. 8G shows the state of the semiconductor device in which the silicided MOS transistor TrA and the non-silicided MOS transistor TrB are formed.
  • a first heat treatment is performed on the refractory metal film 107 formed in the step shown in FIG. 8F.
  • the silicon material and the refractory metal film 107 are in contact with each other, silicide is formed in the part, and the refractory metal film 107 remains unreacted in the other part.
  • a second heat treatment is performed after removing the refractory metal film 107, which has not reacted in the first heat treatment, by wet etching.
  • the silicide layer 108 is formed in a self-aligned manner only on the surfaces of the source and drain diffusion layers and the gate electrode 102, and the silicide MOS transistor TrA and the non-silicided MOS transistor are formed on the same substrate.
  • Transistor TrB is formed at the same time.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-164355
  • the sidewall of the silicide MOS transistor TrA 105 The film thickness is reduced by the amount of over-etching. Specifically, up to the step shown in FIG. 8D, the bottom of the sidewall 105 is located at the position where it overlaps the surface of the high-concentration impurity diffusion layer 106 when viewed in the principal surface direction of the substrate. After the wet etching, the bottom of the sidewall 105 is in a position that does not overlap with the surface of the high concentration impurity diffusion layer 106 when viewed from the main surface direction of the substrate due to film reduction.
  • the refractory metal film 107 formed in the step shown in FIG. 8F comes into contact with the entire surface of the high concentration impurity diffusion layer 106. Therefore, the silicide layer 108 formed in the step shown in FIG. 8G is formed on the entire surface of the high-concentration impurity diffusion layer 106, and its end portion extends to the LDD layer 104 by thermal diffusion. .
  • FIG. 9 is a schematic diagram showing a state when an electric field is applied to the drain diffusion layer of the silicide MOS transistor TrA in the semiconductor device shown in FIG.
  • a depletion layer 109 is formed at the junction surface between the P-type semiconductor substrate 101 and the N-type LDD layer 104.
  • the depletion layer 109 does not only spread to the semiconductor substrate 101 side but also the L DD layer 104 side depending on the condition of the applied electric field.
  • the depletion layer 109 at this time has a low impurity concentration.
  • it is easy to spread inside the DD layer 104 it has a feature that it is difficult to spread inside the high-concentration impurity diffusion layer 106 although it has a high impurity concentration. For this reason, the depletion layer 109 spreading toward the LDD layer 104 stops growing at the interface between the LDD layer 104 and the high-concentration impurity diffusion layer 106.
  • Such a phenomenon is remarkable in a transistor or the like formed with a recent high-density fine dimension element pattern.
  • the power of the power supply voltage is about 2.5-5 V.
  • the bonding surface force between the LDD layer 10 4 and the semiconductor substrate 101 is also the LDD layer.
  • the horizontal distance to the junction surface between 104 and the high-concentration impurity diffusion layer 106 is 0.1 ⁇ m or less, and the vertical distance is also 0.1 ⁇ m or less. For this reason, the depletion layer 109 is likely to spread over the entire LDD layer 104, and the above-mentioned problems are likely to occur, so that improvement in off-leakage characteristics is required.
  • the sidewall 105 has a two-layer structure of a CVD oxide film and a nitride film, and the nitride film is disposed on the surface side to prevent the sidewall 105 from being reduced.
  • a semiconductor device has been proposed. However, although the semiconductor device having such a configuration can prevent the sidewall 105 from being reduced in thickness, the sidewall 105 must be formed in a laminated structure, and thus the process becomes complicated.
  • an object of the present invention is to provide a semiconductor device that can improve off-leakage characteristics and can simultaneously form a silicided transistor and a non-silicided transistor on the same substrate, and a method for manufacturing the same.
  • the invention for solving the above problems is directed to a semiconductor device having a first transistor in which a silicide layer is formed and a second transistor in which a silicide layer is not formed.
  • the first and second transistors include a gate electrode formed on the main surface of the semiconductor substrate via a gate insulating film, side walls formed on both side walls of the gate electrode, and a main substrate of the semiconductor substrate. And source and drain diffusion layers formed on the surface.
  • the source and drain diffusion layers whose sidewalls are thinner than the sidewalls of the second transistor are formed in the low-concentration impurity diffusion layers and the low-concentration impurity diffusion layers.
  • this low concentration impurity diffusion layer A high-concentration impurity diffusion layer having a high impurity concentration.
  • the surface of the high concentration impurity diffusion layer and the bottom of the sidewall overlap with each other when viewed from the main surface direction of the semiconductor substrate, and the silicide layer is formed only in the high concentration impurity diffusion layer. .
  • the depletion layer generated at the interface between the semiconductor substrate and the low-concentration impurity diffusion layer does not come into contact with the silicide layer, and leakage current is generated. It can be suppressed, and the off-leakage characteristic can be improved.
  • the source and drain diffusion layers in the second transistor may be composed of only the low-concentration impurity diffusion layer, or may be composed of the low-concentration impurity diffusion layer and the high-concentration impurity diffusion layer. OK.
  • the present invention is also directed to a method for manufacturing a semiconductor device having a first transistor in which a silicide layer is formed and a second transistor in which no silicide layer is formed.
  • this manufacturing method first, the gate electrodes of the first and second transistors are formed on the main surface of the semiconductor substrate via the gate insulating film.
  • low-concentration impurity diffusion layers of the first and second transistors are formed on the main surface of the semiconductor substrate using the gate electrode as a mask.
  • sidewalls of the first and second transistors are formed on the sidewalls of the gate electrode.
  • an insulating film covering the entire surface of the semiconductor substrate is formed.
  • the insulating film is selectively etched so as to remove the insulating film covering the first transistor and leave the insulating film covering the first transistor.
  • a high-concentration impurity diffusion layer having an impurity concentration higher than that of the low-concentration impurity diffusion layer is formed inside the low-concentration impurity diffusion layer using the gate electrode and the side mask as a mask.
  • a metal film that covers the first and second transistors is formed on the main surface of the semiconductor substrate, and silicide is formed by reacting the metal film with the semiconductor substrate. Then, by selectively removing the unreacted metal film, a silicide layer formed of silicide is formed only in the high-concentration impurity diffusion layer in the first transistor.
  • the high-concentration impurity diffusion layer is formed using the etched sidewall as a mask, and therefore when viewed from the main surface direction of the semiconductor substrate.
  • the silicide layer can be formed in a state where the surface of the high concentration impurity diffusion layer and the bottom of the sidewall overlap. Formed in this state Since the silicide layer can be formed only in the high-concentration impurity diffusion layer, contact between the silicide layer and the depletion layer can be eliminated, thereby improving off-leakage characteristics.
  • the gate electrode and the sidewall in the second transistor are used as a mask, and the impurity concentration in the low-concentration impurity diffusion layer is higher than that in the low-concentration impurity diffusion layer.
  • a step of forming a high concentration impurity diffusion layer having a high thickness may be further included.
  • the etching process of the insulating film is wet etching.
  • the metal film is preferably selected from titanium, cobalt, and nickel.
  • the silicide layer is formed only in the high concentration impurity diffusion layer constituting the source and drain diffusion layers, the semiconductor substrate and the source and drain diffusions are formed. Even if a depletion layer occurs at the interface with the layer, the contact between the depletion layer and the silicide layer can be eliminated, so that off-leakage characteristics can be improved.
  • the silicide layer is formed only in the high concentration impurity diffusion layer as described above, and thus the non-silicided transistor with improved off-leakage characteristics, Silicided transistors can be formed on the same substrate at the same time.
  • FIG. 1A to FIG. 1C are a cross-sectional view showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention, an enlarged schematic view of a main part, and a cross-section showing a state of a depletion layer FIG.
  • FIG. 2A to FIG. 2G are diagrams for explaining the manufacturing steps of the semiconductor integrated circuit according to the embodiment.
  • FIG. 3 is a cross-sectional view showing a configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 4A to FIG. 4G are diagrams for explaining a method of manufacturing a semiconductor integrated circuit according to the embodiment.
  • FIG. 5 is a cross-sectional view showing a configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
  • FIG. 6A to FIG. 6G are views for explaining a method of manufacturing a semiconductor integrated circuit according to the embodiment. It is.
  • FIG. 7 is a cross-sectional view showing a configuration of a conventional semiconductor integrated circuit.
  • FIG. 8A to FIG. 8G are diagrams for explaining a manufacturing process of a conventional semiconductor integrated circuit.
  • FIG. 9 is a cross-sectional view showing a state of a depletion layer in a conventional semiconductor integrated circuit. Explanation of symbols
  • FIG. 1A is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device includes an integrated circuit including a silicided MOS transistor TrA and a non-silicided MOS transistor TrB on the same substrate, a silicide region A including a silicide layer, and a non-silicided layer not including a silicide layer. Region B is formed.
  • the semiconductor device includes a semiconductor substrate 101, a gate electrode 102, a gate oxide film 103, an LDD layer 104, a side wall 105, a high-concentration impurity diffusion layer 106, a silicide layer 108, and a CVD oxide film. 1 with 11
  • the semiconductor substrate 101 is a silicon substrate made of a P-type semiconductor.
  • the gate electrode 102 is made of polycrystalline polysilicon and is formed on the main surface of the semiconductor substrate 101.
  • the gate oxide film 103 is formed on the main surface of the semiconductor substrate 101, and connects the semiconductor substrate 101 and the gate electrode 102. Insulate.
  • the LDD layer 104 is an N-type diffusion layer formed by introducing an N-type impurity having a conductivity type opposite to that of the semiconductor substrate 101 into the main surface of the semiconductor substrate 101 by an ion implantation method or the like.
  • the high-concentration impurity diffusion layer 106 is formed by introducing an N-type impurity into the LDD layer 104 by ion implantation or the like so that the impurity concentration is higher than the impurity concentration of the LDD layer 104. It is a mold diffusion layer.
  • the side wall 105 is an insulating film formed on the side wall of the gate electrode 102.
  • the silicide layer 108 is formed of silicide formed by reacting a silicon material and a refractory metal.
  • the CVD oxide film 111 is used to form the non-silicide region B and prevents silicide.
  • FIG. 1B is a schematic diagram schematically showing the main part of the silicide MOS transistor TrA.
  • the straight line indicated by the arrow represents the junction position between the high-concentration impurity diffusion layer 106 and the LDD layer 104 as 0, the arrow direction is positive (+), and the opposite direction is negative (one). is there.
  • the overlap between the surface of the high-concentration impurity diffusion layer 106 and the bottom of the sidewall 105 is ⁇ , and ⁇ > 0 Become
  • the bottom of the sidewall 105 overlaps the LDD layer 104 when viewed from the main surface direction of the semiconductor substrate 101. And does not overlap with the surface of the high-concentration impurity diffusion layer 106. Further, when viewed from the main surface direction of the semiconductor substrate 101, the bottom portion of the sidewall 105 overlaps with the high concentration impurity diffusion layer 106, and ⁇ X becomes ⁇ X ⁇ 0.
  • the silicide layer 108 formed in the source and drain diffusion layers of the silicide MOS transistor TrA is formed only in the high-concentration impurity diffusion layer 106. .
  • the silicide layer 108 having such a shape can be realized by a manufacturing method according to this embodiment described later.
  • the semiconductor device has a non-silicide MOS transistor Tr. B is used, for example, in an input / output protection circuit that is easily affected by a surge or the like in a semiconductor integrated circuit.
  • the non-silicide MOS transistor TrB is connected to the silicide MOS transistor TrA by moving the silicide layer 108 formed on the LDD layer 104 away from the gate electrode 102 and the source in the channel portion under the gate electrode 102.
  • FIG. 2 is a cross-sectional view showing the state of the substrate at each step in the process of manufacturing the semiconductor device shown in FIG.
  • FIG. 2A shows an in-process state for forming the silicided MOS transistor TrA and the non-silicided MOS transistor TrB on the main surface of the semiconductor substrate 101.
  • a gate oxide film 103 is formed by depositing a silicon oxide film having a thickness of 90 A on the main surface of the semiconductor substrate 101.
  • a polysilicon film is deposited on the gate oxide film 103 so as to have a thickness of 2000 A.
  • the gate oxide film 103 and the polysilicon film are selectively etched to form the gate electrode 102 patterned in a desired shape.
  • a source and drain diffusion layer is formed on the main surface of the semiconductor substrate 101 by a self-alignment method using the obtained gate electrode 102.
  • an N-type impurity such as phosphorus is ion-implanted toward the main surface of the semiconductor substrate 101 so that a high electric field is not applied to the channel region under the gate electrode 102!
  • the LDD layer 104 constituting the source and drain diffusion layers having an impurity concentration of 5E17 cm- 3 is formed.
  • FIG. 2B shows a state where the sidewall 105 is formed on the sidewall of the gate electrode 102.
  • a CVD oxide film (not shown) having a thickness of 1500 A is deposited on the entire surface of the semiconductor substrate 101 in the state shown in FIG. 2A.
  • this CVD oxide film is etched back by reactive ion etching until the surface of the semiconductor substrate 101 is exposed.
  • a sidewall 105 is formed on the side wall of the gate electrode 102 in a self-aligning manner.
  • the thickness of the sidewall 105 is about lOOnm.
  • FIG. 2C shows a state where a 300 A thick CVD oxide film 111 is formed on the entire surface of the semiconductor substrate 101. Show the state.
  • the CVD oxide film 111 is used to selectively form the silicide region A and the non-silicide region B.
  • FIG. 2D shows a state where the CVD oxide film 111 is selectively etched.
  • the CVD oxide film 111 covering the silicide region A is subjected to HF wet etching.
  • the CVD oxide film 111 covering the silicide region A is selectively removed, and the CVD oxide film 111 covering the non-silicide region B remains as masking for the non-silicide region B.
  • the thickness of the sidewall 105 of the silicided MOS transistor TrA is reduced by the amount corresponding to the over-etching.
  • the etching amount in the wet etching process is set to an amount capable of etching the CVD oxide film 111 by 500 A in consideration of the overetch margin.
  • the thickness of the sidewall 105 in the silicide MOS transistor TrA is reduced by 20 OA, which is the amount of overetching, to about 80 nm.
  • FIG. 2E shows a state in which a high-concentration impurity diffusion layer 106 is formed inside the LDD layer 104 of the silicided MOS transistor TrA.
  • the high-concentration impurity diffusion layer 106 is formed by a self-alignment method using the sidewall 105 whose thickness has been reduced in the process of FIG. 2E described above. Specifically, using the gate electrode 102 and the sidewall 105 as a mask, an N-type impurity such as arsenic is ion-implanted into the semiconductor substrate 101 at a lower dose than that normally performed for the source / drain diffusion layers. It is done.
  • the impurity concentration in the high-concentration impurity diffusion layer 106 is lE19 cm- 3 .
  • FIG. 2F shows a state in which the refractory metal film 107 is formed on the entire surface of the semiconductor substrate 101.
  • the refractory metal film 107 is obtained by sputtering Co, which is a refractory metal, over the entire surface of the semiconductor substrate 101 to a thickness of 200A.
  • FIG. 2G shows a state in which a silicided MOS transistor TrA and a non-silicided MOS transistor TrB are formed on the main surface of the semiconductor substrate 101.
  • the refractory metal film 107 is subjected to a first heat treatment at 500 ° C. for 60 seconds.
  • the main surface of the semiconductor substrate 101 and the gate electrode 102 not covered with the CVD oxide film 111 react with the refractory metal film 107 to form Co silicide.
  • Co silicide is not formed in the non-silicided region B covered with the CVD oxide film 111.
  • the refractory metal film 107 that does not react in the first heat treatment is selectively removed by wet etching.
  • the second heat treatment is performed at 800 ° C for 10 seconds.
  • a silicide layer 108 having a self-aligned Co silicide force is formed only in the high concentration impurity diffusion layer 106 of the silicided MOS transistor TrA and only on the surface of the gate electrode 102.
  • the non-silicide MOS transistor TrB is in a state where the refractory metal film 107 covering the surface is removed and covered with the CVD oxide film 111.
  • an integrated circuit in which the silicided MOS transistor TrA and the non-silicided MOS transistor TrB are formed on the same substrate is obtained, and the silicide region A including the silicide layer and the non-silicided region including the silicide layer are obtained. B is formed.
  • the manufacturing method of the semiconductor device As described above, according to the manufacturing method of the semiconductor device according to the present embodiment, after the CVD oxide film 111 for preventing silicide is selectively removed as shown in the step of FIG. 2E. Then, ion implantation for forming the high-concentration impurity diffusion layer 106 is performed on the silicide MOS transistor TrA. As a result, the high concentration impurity diffusion layer 106 is formed so that the surface thereof overlaps with the lower portion of the sidewall 105 when viewed from the main surface direction of the semiconductor substrate 101.
  • the silicide layer 108 does not protrude into the LDD layer 104 and is in the region of the high concentration impurity diffusion layer 106. It is formed.
  • FIG. 1C shows a state where a depletion layer 109 is generated in the silicided MOS transistor TrA.
  • the depletion layer 109 does not come into contact with the silicide layer 108, so that no leak path occurs and the off-leakage characteristic can be improved.
  • the sidewall 105 has a single-layer structure, the manufacturing process can be simplified as compared with Patent Document 1 described above.
  • the high-concentration impurity diffusion layer 106 is not formed in the non-silicide MOS transistor TrB, but such a non-silicide MOS transistor TrB is not formed. There is no problem if a new circuit is designed for use in a protection circuit, or in a circuit that is used for parts that do not require high speed and high current drive!
  • FIG. 3 is a cross-sectional view showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • the high-concentration impurity diffusion layer 106 is formed inside the LDD layer 104 that constitutes the source and drain diffusion layers of the non-silicided MOS transistor TrB.
  • the configuration is the same as that of the semiconductor device according to the first embodiment. If the semiconductor device includes the non-silicided MOS transistor TrB having such a configuration, the conventional circuit design using the existing circuit protection technology that cannot be applied to the semiconductor device according to the first embodiment. Is possible.
  • FIG. 4 is a cross-sectional view showing the state of the substrate in each process in the process of manufacturing the semiconductor device configured as described above.
  • the steps shown in FIG. 4A and FIG. 4C and FIG. 4G are the same as the steps shown in FIG. 2A and FIG. 2C-FIG.
  • FIG. 4B shows a state in which a sidewall 105 is formed on the sidewall of the gate electrode 102 and a high-concentration impurity diffusion layer 106 is formed in the LDD layer 104 of the non-silicided MOS transistor TrB.
  • the sidewall 105 is formed in a self-aligned manner on the sidewall of the gate electrode 102 of each transistor in the same manner as in the step shown in FIG. 2B.
  • an N-type impurity such as arsenic is applied to the normal source and drain diffusion layers on the main surface of the semiconductor substrate 101 by a self-alignment method using the sidewall 105 on the non-silicide MOS transistor TrB.
  • ion implantation is performed at a low dose to form a high-concentration impurity diffusion layer 106 having an impurity concentration of lE19 cm ⁇ 3 .
  • the silicided MOS transistor TrA is covered with a mask or the like so that ion implantation is not performed!
  • FIG. 5 is a cross-sectional view showing a configuration of a semiconductor device according to the third embodiment of the present invention.
  • the silicide region A is configured in the same manner as in the first and second embodiments.
  • the silicided MOS transistor TrA and the silicided MOS transistor TrC having the same configuration as the conventional one are formed, and the non-silicided region B is configured in the same manner as in the second embodiment.
  • a transistor TrB is formed.
  • the semiconductor device including various transistors can be applied to a wider range of semiconductor devices than the semiconductor device according to the second embodiment.
  • FIG. 6 is a cross-sectional view showing the state of the substrate at each step in the process of manufacturing the semiconductor device shown in FIG.
  • FIG. 6A shows an in-process state for forming silicided MOS transistors TrA and TrC and a non-silicided MOS transistor TrB on the main surface of the semiconductor substrate 101.
  • a gate electrode 102 is formed via a gate oxide film 103 in a region where each transistor is formed in the same manner as the process described in FIG. 2A.
  • an LDD layer 104 serving as a source and drain diffusion layer is formed on the main surface of the semiconductor substrate 101 by a self-alignment method using the obtained gate electrode 102.
  • FIG. 6B shows that in each transistor, a sidewall 105 is formed on the side wall of the gate electrode 102, and a high concentration impurity diffusion layer 106 is formed on the LDD layer 104 of the silicide MOS transistor TrC and the non-silicide MOS transistor TrB.
  • the state which formed is shown.
  • sidewalls 105 are formed on the sidewalls of the gate electrode 102 of each transistor in the same manner as in the step shown in FIG. 2B.
  • FIG. 6C shows a state where the entire surface of the substrate is covered with the CVD oxide film 111.
  • the CVD oxide film 111 is formed by the procedure described in FIG. 2C.
  • FIG. 6D shows a state where the CVD oxide film 111 is selectively etched.
  • the etching process of the CVD oxide film 111 is shown in FIG.
  • HF-based wet etching is performed only on the CVD oxide film 111 covering the silicidation region A, that is, the CVD oxide film 111 covering the silicidation MOS transistors TrA and TrC. Apply processing.
  • the silicided MOS transistors TrA and TrC are exposed, and the non-silicided transistor TrB remains covered with the CVD oxide film 111.
  • the thickness of the sidewall 105 in the silicidated MOS transistors TrA and TrC is reduced by the amount of overetching.
  • FIG. 6E shows a state in which the high-concentration impurity diffusion layer 106 is formed inside the LDD layer 104 of the silicided MOS transistor TrA.
  • the high-concentration impurity diffusion layer 106 is formed by the self-alignment method using the sidewall 105 with a reduced thickness, as in the step shown in FIG. 2E.
  • FIG. 6F shows a state in which the refractory metal film 107 is formed on the entire surface of the semiconductor substrate 101.
  • the refractory metal film 107 is formed in the same manner as the process shown in FIG. 2F.
  • FIG. 6G shows a state in which silicided MOS transistors TrA and TrC and a non-silicided MOS transistor TrB are formed on the main surface of the semiconductor substrate 101.
  • the semiconductor substrate 101 in such a state is formed in the same manner as the process shown in FIG. 2G.
  • various transistors such as silicided MOS transistors TrA and TrC and non-silicided transistor TrB can be simultaneously formed on the same substrate.
  • the force described by taking the MOS transistor in which the silicide layer 108 is formed on the gate electrode 102 as an example is not limited thereto.
  • the surface may not be silicided.
  • Co silicide is taken as an example of the silicide forming the silicide layer 108, but the silicide layer may be formed of Ti silicide, Ni silicide, or the like.
  • the thicknesses, materials, heat treatment conditions, and the like of the gate electrode 102, the sidewall 105, the CVD oxide film 111, and the like given in the above embodiments are examples of the present invention. It is not limited to what was shown by.
  • the power described by taking a transistor in which an N-type impurity layer is formed on a P-type semiconductor substrate as an example is also applicable to a transistor in which a P-type impurity layer is formed on an N-type semiconductor substrate.
  • the semiconductor device and the manufacturing method thereof according to the present invention are characterized in that a silicided transistor with good off-leakage characteristics and a non-silicided transistor can be realized on the same substrate, which is useful for an image sensor, an on-vehicle semiconductor, etc. It is.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　トランジスタＴｒＡのサイドウォール（１０５）の厚みをトランジスタＴｒＢのサイドウォール（１０５）の厚みよりも薄くする。トランジスタＴｒＡにおいて、高濃度不純物拡散層（１０６）の表面とサイドウォール（１０５）の底部とは、基板の主面方向から見たときに重なる位置にある。シリサイド層（１０８）は、高濃度不純物拡散層（１０６）内に限って形成される。これは、トランジスタＴｒＢを覆うＣＶＤ酸化膜（１１１）の形成後で、かつ、シリサイド層（１０８）を形成する前にトランジスタＴｒＡに高濃度不純物拡散層（１０６）を形成することで実現できる。このように、簡易な構成でオフリーク特性の向上が図れ、しかもシリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に同時に形成できる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法に関し、より特定的には、シリサイド層 を有するトランジスタを備えた半導体装置およびその製造方法に関する。
背景技術
[0002] MOSトランジスタ等を備えた半導体装置では、耐熱性が高ぐかつ低抵抗が得ら れる配線として、高融点金属のシリサイドからなるシリサイド層が用いられている。この ようなシリサイド層を形成するための技術の一つとして、シリコン基板に形成された拡 散層や多結晶シリコン力もなるゲート電極といったシリコン材料を、チタン (Ti)ゃコバ ルト (Co)等の高融点金属と反応させることにより高融点金属シリサイド (以下、シリサ イドと称す)を形成し、エッチング処理により未反応の高融点金属を選択的に除去す ることで自己整合的にシリサイド層を残存させる、サリサイド技術がある。
[0003] 例えば、特許文献 1には、サリサイド技術によりシリサイド層が形成された MOSトラ ンジスタ (以下、シリサイド化トランジスタと称す)と、シリサイド層が形成されていない MOSトランジスタ（以下、非シリサイド化トランジスタと称す)とを同一基板上に備えた 半導体装置が提案されている。この半導体装置では、サリサイド技術により、シリサイ ド化トランジスタと非シリサイド化トランジスタとを同時に半導体基板上に形成すること ができる。シリサイド化トランジスタを含む半導体装置では、ノイズ等のように突発的に トランジスタに高電圧が外部から印加された場合に、シリサイド層が形成されているこ とでトランジスタが破壊されやすぐリーク電流が発生する。そのため、特許文献 1〖こ 記載のように、シリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に 備えた半導体装置の利用が、近年、広まっている。
[0004] 図 7は、シリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に備え た半導体装置の構成を示す断面図である。図 7において、半導体基板 101には、シ リサイド化 MOSトランジスタ TrAと非シリサイド化 MOSトランジスタ TrBとが形成され ている。シリサイド化 MOSトランジスタ TrAは、ソースおよびドレイン拡散層を構成す る拡散層並びにゲート電極 102の表面に、シリサイド層 108が形成されている。また、 MOSトランジスタ TrBは、その表面を CVD酸化膜 111で覆われており、これによりシ リサイド層の形成が防止されている。このような構成を有する半導体装置は、図 8に示 す各工程を経た製造方法により、シリサイドィ匕 MOSトランジスタ TrAおよび非シリサイ ド化 MOSトランジスタ TrBを、半導体基板 101上に同時に形成できる。なお、以下の 説明では、シリサイド層を含む領域をシリサイド化領域 A、シリサイド層を含まない領 域を非シリサイド化領域 Bとして説明する。
[0005] 図 8は、図 7に示す半導体装置を製造する過程における各段階での基板およびそ の上面の断面図を示す。図 8Aに示す仕掛状態の半導体装置を得るためには、まず 、半導体基板 101の主面にシリサイドィ匕 MOSトランジスタ TrAおよび非シリサイドィ匕 MOSトランジスタ TrBを形成するためのゲート酸ィ匕膜 103およびポリシリコン膜を堆 積する。次に、両者を所望の形状にパターン形成することにより、ゲート酸ィ匕膜 103 の上にゲート電極 102を形成する。そして、得られたゲート電極 102をマスクとして、 ゲート電極 102下のチャネル領域に高電界が力からないように半導体基板 101の主 面に N型の不純物を導入する。これにより、ソースおよびドレイン拡散層を構成する、 不純物濃度の低い N型（以下、 N—型と標記する）拡散層が形成される。以下、この N —型拡散層を LDD層 104と称す。
[0006] 図 8Bは、シリサイド化 MOSトランジスタ TrAおよび非シリサイド化 MOSトランジスタ TrBを形成するためのゲート電極 102の側壁に、サイドウォール 105を形成した状態 を示す。サイドウォール 105は、以下の手順で形成される。まず、図 8Aに示す状態の 半導体基板 101の全面に CVD酸ィ匕膜 (図示せず)を堆積する。次に、反応性イオン エッチングにより、 CVD酸ィ匕膜を半導体基板 101の表面が露呈されるまでエッチバ ックする。これにより、ゲート電極 102の側壁には、自己整合的にサイドウォール 105 が形成される。
[0007] 図 8Cは、シリサイド化 MOSトランジスタ TrAおよび非シリサイド化 MOSトランジスタ TrBを形成するための LDD層 104の内部に、 LDD層 104よりも不純物濃度の高!ヽ N型 (以下、 N+型と標記する）の高濃度不純物拡散層 106を形成した状態を示す。 高濃度不純物拡散層 106は、サイドウォール 105を利用した自己整合法により、 LD D層 104に高濃度のイオン注入を行うことにより形成される。
[0008] 図 8Dは、半導体基板 101の主面に CVD酸化膜 111を形成した状態を示す。この CVD酸ィ匕膜 111は、 CVD法により半導体基板 101の全面を覆うように形成される。 CVD酸ィ匕膜 111は、後述のように、シリサイドィ匕領域 Aと非シリサイドィ匕領域 Bとを選 択的に形成するために利用されるものである。
[0009] 図 8Eは、 CVD酸ィ匕膜 111を選択的にエッチング処理した状態を示す。このような 状態の CVD酸ィ匕膜 111を得るためには、まず、シリサイド化領域 Aを覆う CVD酸ィ匕 膜 111のみにフッ化水素酸 (HF)系のウエットエッチング処理を施す。これにより、シ リサイド化領域 Aを覆う CVD酸ィ匕膜 111のみが選択的に除去されるとともに、非シリ サイドィ匕領域 Bを覆う CVD酸ィ匕膜 111は、非シリサイドィ匕領域 Bのマスキングとして残 る。なお、ウエットエッチング処理により、シリサイド化 MOSトランジスタ Tr Aのサイドウ オール 105の厚みは、オーバーエッチング分だけ膜減りする。
[0010] 図 8Fは、半導体基板 101の全面に高融点金属膜 107を形成した状態を示す。高 融点金属膜 107は、チタン (Ti)またはコバルト (Co)等の高融点金属を、半導体基板 101の全面にスパッタリングすることにより得られる。
[0011] 図 8Gは、シリサイド化 MOSトランジスタ TrAと非シリサイド化 MOSトランジスタ TrB とが形成された半導体装置の状態を示す。このような集積回路が形成された半導体 基板 101を得るためには、まず、上記図 8Fに示す工程で形成された高融点金属膜 1 07に第 1の熱処理を施す。これにより、シリコン材料と高融点金属膜 107とが接触し て 、る部分ではシリサイドが形成され、それ以外の部分では高融点金属膜 107は未 反応の状態で残る。次に、第 1の熱処理で反応しな力つた高融点金属膜 107をゥェ ットエッチング処理により除去した後、第 2の熱処理を行う。これにより、シリサイド化 M OSトランジスタ TrAにおいて、ソースおよびドレイン拡散層並びにゲート電極 102の 表面にのみ自己整合的にシリサイド層 108が形成され、同一基板上に、シリサイドィ匕 MOSトランジスタ TrAと非シリサイド化 MOSトランジスタ TrBとが同時に形成される。
[0012] 上記のような工程により、シリサイド化領域 Aと非シリサイド化領域 Bとが形成された 半導体基板 101には、引き続き、従来公知の手法により層間絶縁膜や配線等の形 成が行われ、半導体装置となる。 特許文献 1：特開 2002— 164355号公報
発明の開示
発明が解決しょうとする課題
[0013] し力しながら、上記のような工程で製造された半導体装置では、図 8Eに示す工程 において CVD酸ィ匕膜 111をウエットエッチングする際に、シリサイドィ匕 MOSトランジ スタ TrAのサイドウォール 105の膜厚力 オーバーエッチング分だけ膜減りする。具 体的には、図 8Dに示す工程までは、サイドウォール 105の底部は、基板の主面方向 力 見たときに高濃度不純物拡散層 106の表面と重なる位置にあった力 図 8Eに示 すウエットエッチング後には、サイドウォール 105の底部は、膜減りによって基板の主 面方向から見たときに高濃度不純物拡散層 106の表面とは重ならない位置にある。 これにより、図 8Fに示す工程において形成された高融点金属膜 107は、高濃度不 純物拡散層 106の全面と接触するようになる。したがって、図 8Gに示す工程におい て形成されるシリサイド層 108は、高濃度不純物拡散層 106の全面に形成されるとと もに、その端部は熱拡散により LDD層 104にまで延びるようになる。
[0014] このようにシリサイド層 108が高濃度不純物拡散層 106をはみ出して LDD層 104に まで形成された半導体装置では、トランジスタのオフリーク特性が低下しやす 、と 、う 問題がある。この理由について以下に説明する。図 9は、図 7に示す半導体装置に お!、て、シリサイドィ匕 MOSトランジスタ TrAのドレイン拡散層に電界をかけたときの状 態を示す模式図である。図 9において、ドレイン拡散層に電界をかけると、 P型の半導 体基板 101と N—型の LDD層 104との接合面に空乏層 109が形成される。空乏層 10 9は、印加される電界の条件によっては、半導体基板 101の側に広がるだけでなく L DD層 104の側に向けても広がる力 このときの空乏層 109は、不純物濃度の低い L DD層 104の内部では広がりやす 、ものの、不純物濃度の高 、高濃度不純物拡散 層 106の内部では広がり難いという特徴を有する。そのため、 LDD層 104の側に向 力つて広がった空乏層 109は、 LDD層 104と高濃度不純物拡散層 106との界面で その伸びが止まる。
[0015] このような空乏層 109が生じると、図 9に示す半導体装置では、シリサイド層 108が LDD層 104の内部にまではみ出して!/、るため、空乏層 109とシリサイド層 108と力 DD層 104の内部で接触する。空乏層 109とシリサイド層 108との接触が生じると、図 9において矢印 Rで示すように、シリサイド層 108から半導体基板 101の方向に向け てリークパスが発生し、約 ΙρΑΖ m程度のリーク電流が容易に流れる。これにより、 トランジスタのオフリーク特性が劣化するという問題点が生じる。
[0016] このような現象は、最近の高密度微細寸法素子パターンで形成されるトランジスタ 等において顕著である。例えば、 0. 25 m以下のプロセス技術で製造された Nチヤ ンネル MOSトランジスタであれば、電源電圧が 2. 5— 5V程度である力 LDD層 10 4と半導体基板 101との接合面力も LDD層 104と高濃度不純物拡散層 106との接合 面までの水平距離が 0. 1 μ m以下であり、垂直距離も 0. 1 μ m以下である。そのた め、空乏層 109は LDD層 104の全体に広がりやすくなつており、上記した問題が生 じやす 、ことから、オフリーク特性の改善が求められて 、る。
[0017] そこで、特許文献 1には、サイドウォール 105を CVD酸ィ匕膜と窒化膜との 2層構造と するとともに、窒化膜を表面側に配置することでサイドウォール 105の膜減りを防止す るようにした半導体装置が提案されている。し力しながら、このような構成の半導体装 置は、サイドウォール 105の膜減りは防止できるものの、サイドウォール 105を積層構 造としなければならな 、ため、工程が煩雑となる。
[0018] それ故に、本発明は、オフリーク特性の向上が図れ、しかもシリサイド化トランジスタ と非シリサイド化トランジスタとを同一基板上に同時に形成できる半導体装置および その製造方法を提供することを目的とする。
課題を解決するための手段
[0019] 上記の課題を解決する発明は、シリサイド層が形成された第 1のトランジスタとシリサ イド層が形成されていない第 2のトランジスタとを有する半導体装置に向けられている 。この半導体装置において第 1および第 2のトランジスタは、半導体基板の主面にゲ ート絶縁膜を介して形成されたゲート電極、ゲート電極の両側壁に形成されたサイド ウォール、および半導体基板の主面に形成されたソースおよびドレイン拡散層とを備 える。また、第 1のトランジスタにおいて、サイドウォールの厚みは第 2のトランジスタに 係るサイドウォールの厚みよりも薄ぐソースおよびドレイン拡散層は、低濃度不純物 拡散層と、低濃度不純物拡散層の内部に形成され、この低濃度不純物拡散層よりも 不純物濃度の高い高濃度不純物拡散層とを有する。そして、高濃度不純物拡散層 の表面とサイドウォールの底部とは半導体基板の主面方向から見たときに重なる位 置にあり、シリサイド層は、高濃度不純物拡散層内に限って形成されている。
[0020] このような構成を有することにより、第 1のトランジスタにおいて、半導体基板と低濃 度不純物拡散層との界面で発生した空乏層はシリサイド層と接触することがなくなり、 リーク電流の発生を抑制することができ、オフリーク特性の改善が図れる。
[0021] また、第 2のトランジスタにおけるソースおよびドレイン拡散層は、低濃度不純物拡 散層のみで構成されていてもよぐあるいは、低濃度不純物拡散層と高濃度不純物 拡散層とで構成されて 、ても良 、。
[0022] また、本発明は、シリサイド層が形成された第 1のトランジスタとシリサイド層が形成さ れていない第 2のトランジスタとを有する半導体装置の製造方法にも向けられている 。この製造方法では、まず、半導体基板の主面にゲート絶縁膜を介して第 1および第 2のトランジスタのゲート電極を形成する。次に、ゲート電極をマスクとして半導体基板 の主面に第 1および第 2のトランジスタの低濃度不純物拡散層を形成する。次に、ゲ ート電極の側壁に第 1および第 2のトランジスタのサイドウォールを形成する。次に、 半導体基板の全面を覆う絶縁膜を形成する。次に、絶縁膜を、第 1のトランジスタを 覆う絶縁膜を除去するとともに第 1のトランジスタを覆う絶縁膜を残すように選択的に エッチング処理する。次に、第 1のトランジスタにおいて、ゲート電極およびサイドゥォ ールをマスクとして、低濃度不純物拡散層の内部に、この低濃度不純物拡散層よりも 不純物濃度の高い高濃度不純物拡散層を形成する。次に、半導体基板の主面に第 1および第 2のトランジスタを覆う金属膜を形成し、金属膜と半導体基板とを反応させ ることによりシリサイドを形成する。そして、未反応の金属膜を選択的に除去すること により、第 1のトランジスタにおける高濃度不純物拡散層内に限ってシリサイドにて形 成されたシリサイド層を形成する。
[0023] このような製造方法によると、第 1のトランジスタにおいて、エッチング処理後のサイ ドウオールをマスクとして高濃度不純物拡散層を形成して 、るため、半導体基板の主 面方向から見たときに、高濃度不純物拡散層の表面とサイドウォールの底部とが重な る位置にある状態でシリサイド層を形成することができる。このような状態で形成され たシリサイド層は、高濃度不純物拡散層内に限って形成することができるため、シリサ イド層と空乏層との接触を解消でき、これによりオフリーク特性の改善が図れる。
[0024] また、絶縁膜を形成する工程に先立って、第 2のトランジスタにおけるゲート電極お よびサイドウォールをマスクとして、低濃度不純物拡散層の内部に、この低濃度不純 物拡散層よりも不純物濃度の高い高濃度不純物拡散層を形成する工程をさらに含 んでいても良い。また、絶縁膜のエッチング処理は、ウエットエッチングである。さらに 、金属膜は、チタン、コバルト、およびニッケル力 選ばれるいずれかであることが好 ましい。
発明の効果
[0025] 以上のように本発明の半導体装置によれば、シリサイド層がソースおよびドレイン拡 散層を構成する高濃度不純物拡散層内に限って形成されているため、半導体基板 とソースおよびドレイン拡散層との界面で空乏層が生じても、この空乏層とシリサイド 層との接触を解消できるため、オフリーク特性の向上が図れる。また、本発明の半導 体装置の製造方法によれば、上記のようにシリサイド層が高濃度不純物拡散層内に 限って形成されることにより、オフリーク特性が改善されたシリサイド化トランジスタと、 非シリサイド化トランジスタとを、同一基板上に同時に形成することができる。
図面の簡単な説明
[0026] [図 1]図 1A—図 1Cは、本発明の第 1の実施形態に係る半導体集積回路の構成を示 す断面図、要部の拡大模式図、および空乏層の状態を示す断面図である。
[図 2]図 2A—図 2Gは、同実施形態に係る半導体集積回路の製造工程を説明する図 である。
[図 3]図 3は、本発明の第 2の実施形態に係る半導体集積回路の構成を示す断面図 である。
[図 4]図 4A—図 4Gは、同実施形態に係る半導体集積回路の製造方法を説明する図 である。
[図 5]図 5は、本発明の第 3の実施形態に係る半導体集積回路の構成を示す断面図 である。
[図 6]図 6A—図 6Gは、同実施形態に係る半導体集積回路の製造方法を説明する図 である。
[図 7]図 7は、従来の半導体集積回路の構成を示す断面図である。
圆 8]図 8A—図 8Gは、従来の半導体集積回路の製造工程を説明する図である。
[図 9]図 9は、従来の半導体集積回路における空乏層の状態を示す断面図である。 符号の説明
[0027] 101 半導体基板
102 ゲート電極
103 ゲート酸化膜
104 LDD層
105 サイドウォール
106 高濃度不純物拡散層
107 高融点金属膜
108 シリサイド層
109 空乏層
111 CVD酸化膜
発明を実施するための最良の形態
[0028] (第 1の実施形態）
以下に、本発明の第 1の実施形態に係る半導体装置について説明する。図 1Aは、 本実施形態に係る半導体装置の構成を示す断面図である。図 1Aにおいて、半導体 装置は、シリサイド化 MOSトランジスタ TrAと非シリサイド化 MOSトランジスタ TrBと を同一基板上に含む集積回路を備え、シリサイド層を含むシリサイドィ匕領域 Aと、シリ サイド層を含まない非シリサイド化領域 Bとが形成されている。図 1Aにおいて、半導 体装置は、半導体基板 101、ゲート電極 102、ゲート酸ィ匕膜 103、 LDD層 104、サイ ドウオール 105、高濃度不純物拡散層 106、シリサイド層 108、および CVD酸ィ匕膜 1 11を備える。
[0029] 半導体基板 101は、 P型半導体で構成されたシリコン基板である。ゲート電極 102 は、多結晶ポリシリコンカゝらなり、半導体基板 101の主面に形成される。ゲート酸ィ匕膜 103は、半導体基板 101の主面に形成され、半導体基板 101とゲート電極 102とを 絶縁する。 LDD層 104は、半導体基板 101の主面に、半導体基板 101と反対導電 型の N型不純物をイオン注入法等により導入することにより形成された N—型拡散層 である。高濃度不純物拡散層 106は、 LDD層 104の内部に、この LDD層 104の不 純物濃度よりも不純物濃度が高くなるように N型不純物をイオン注入法等により導入 することにより形成された N+型拡散層である。サイドウォール 105は、ゲート電極 102 の側壁に形成された絶縁膜である。シリサイド層 108は、シリコン材料と高融点金属と を反応させることにより形成されたシリサイドにて形成される。 CVD酸ィ匕膜 111は、非 シリサイドィ匕領域 Bを形成するために使用されるものであり、シリサイドィ匕を防止する。
[0030] ここで、本実施形態に係る半導体装置の特徴部分であるシリサイドィ匕 MOSトランジ スタ TrAについて説明する。シリサイドィ匕 MOSトランジスタ TrAにおいて、高濃度不 純物拡散層 106の表面とサイドウォール 105の底部とは、半導体基板 101の主面方 向から見たときに重なる位置にある。この点について、より詳細に説明する。図 1Bは 、シリサイドィ匕 MOSトランジスタ TrAの要部を模式的に示した模式図である。図 1Bに おいて、矢印で示す直線は、高濃度不純物拡散層 106と LDD層 104との接合位置 を 0とし、矢印方向を正（+ )、反対方向を負 (一)で表したものである。本実施形態に 係る半導体装置では、半導体基板 101の主面方向から見たときに、高濃度不純物拡 散層 106の表面とサイドウォール 105の底部との重なりが Δ χだけあり、 Δ χ>0となる
[0031] なお、図 9に示した従来の半導体装置であれば、シリサイド化 MOSトランジスタ Tr Aにおいて、サイドウォール 105の底部は、半導体基板 101の主面方向から見たとき に LDD層 104と重なる位置にあり、高濃度不純物拡散層 106の表面と重なりあうこと はない。また、半導体基板 101の主面方向から見たときに、サイドウォール 105の底 部と高濃度不純物拡散層 106と重なり Δ Xは、 Δ Xく 0となる。
[0032] また、本実施形態に係る半導体装置にぉ 、て、シリサイドィ匕 MOSトランジスタ TrA のソースおよびドレイン拡散層に形成されたシリサイド層 108は、高濃度不純物拡散 層 106内に限って形成される。このような形状のシリサイド層 108は、後述する本実施 形態に係る製造方法により実現できる。
[0033] なお、本実施形態に係る半導体装置にぉ 、て、非シリサイドィ匕 MOSトランジスタ Tr Bは、例えば、半導体集積回路においてサージ等の影響を受けやすい入出力部保 護回路に用いられる。また、非シリサイドィ匕 MOSトランジスタ TrBは、シリサイドィ匕 MO Sトランジスタ TrAにお!/、て、 LDD層 104に形成されたシリサイド層 108をゲート電極 102から遠ざけて、ゲート電極 102下のチャネル部におけるソース'ドレイン拡散層電 極間を高抵抗にし、規定以上の高電流が半導体チップ端子に入力された場合も、ト ランジスタが破壊されないよう半導体基板内部に形成されたメイン回路を保護する目 的にも使用される。
[0034] 以下に、本実施形態に係る半導体装置の製造方法について、具体例を挙げて説 明する。図 2は、図 1に示す半導体装置を製造する過程における各工程での基板の 状態を示す断面図である。図 2Aは、半導体基板 101の主面にシリサイド化 MOSトラ ンジスタ TrAおよび非シリサイド化 MOSトランジスタ TrBを形成するための仕掛状態 を示す。このような仕掛状態の半導体装置を得るためには、まず、半導体基板 101の 主面に、厚み 90Aのシリコン酸ィ匕膜を堆積して、ゲート酸化膜 103を形成する。次に 、ゲート酸ィ匕膜 103の上に、厚み 2000 Aとなるようにポリシリコン膜を堆積する。次に 、ゲート酸ィ匕膜 103およびポリシリコン膜に選択的にエッチング処理を施すことにより 、所望の形状にパターユングされたゲート電極 102を形成する。そして、得られたゲ ート電極 102を利用した自己整合法により、半導体基板 101の主面にソースおよびド レイン拡散層を形成する。具体的には、ゲート電極 102下のチャネル領域に高電界 がかからな!、ように、半導体基板 101の主面に向けてリン等の N型不純物をイオン注 入する。これにより、不純物濃度が 5E17cm— 3である、ソースおよびドレイン拡散層を 構成する LDD層 104が形成される。
[0035] 図 2Bは、ゲート電極 102の側壁にサイドウォール 105を形成した状態を示す。この ような状態のサイドウォール 105を得るためには、まず、図 2Aに示す状態の半導体 基板 101の全面に、厚み 1500Aの CVD酸ィ匕膜 (図示せず)を堆積する。そして、反 応性イオンエッチングにより、この CVD酸ィ匕膜を半導体基板 101の表面が露呈され るまでエッチバックする。これにより、ゲート電極 102の側壁に自己整合的にサイドウ オール 105が形成される。サイドウォール 105の厚みは、約 lOOnmである。
[0036] 図 2Cは、半導体基板 101の全面に、厚み 300 Aの CVD酸ィ匕膜 111を形成した状 態を示す。 CVD酸ィ匕膜 111は、シリサイドィ匕領域 Aと非シリサイド化領域 Bとを選択 的に形成するために利用される。
[0037] 図 2Dは、 CVD酸ィ匕膜 111に選択的にエッチング処理を施した状態を示す。このよ うな状態の CVD酸ィ匕膜 111を得るためには、シリサイドィ匕領域 Aを覆う CVD酸ィ匕膜 1 11のみに HF系のウエットエッチング処理を施す。これにより、シリサイドィ匕領域 Aを 覆う CVD酸ィ匕膜 111のみが選択的に除去されるとともに、非シリサイドィ匕領域 Bを覆 う CVD酸ィ匕膜 111は、非シリサイド化領域 Bのマスキングとして残る。なお、ウエットェ ツチング処理により、シリサイド化 MOSトランジスタ TrAのサイドウォール 105の厚み は、オーバーエッチング分だけ膜減りすることとなる。ここでは、ウエットエッチング処 理におけるエッチング量を、オーバーエッチマージンを考慮して、 CVD酸化膜 111 を 500Aだけエッチングできる量に設定した。これにより、シリサイドィ匕 MOSトランジ スタ TrAにおけるサイドウォール 105は、その膜厚がオーバーエッチング分である 20 OAだけ膜減りして膜厚が約 80nmとなった。
[0038] 図 2Eは、シリサイド化 MOSトランジスタ TrAの LDD層 104の内部に高濃度不純物 拡散層 106を形成した状態を示す。高濃度不純物拡散層 106は、上記した図 2Eの 工程において膜減りしたサイドウォール 105を利用した自己整合法により形成される 。具体的には、ゲート電極 102およびサイドウォール 105をマスクとして、半導体基板 101に、砒素等の N型不純物を通常ソース ·ドレイン拡散層に対して行われるよりも低 ドーズでイオン注入することにより得られる。高濃度不純物拡散層 106における不純 物濃度は、 lE19cm— 3である。
[0039] 図 2Fは、半導体基板 101の全面に高融点金属膜 107を形成した状態を示す。高 融点金属膜 107は、高融点金属である Coを半導体基板 101の全面に厚み 200Aと なるようにスパッタリングすることにより得られる。
[0040] 図 2Gは、半導体基板 101の主面にシリサイド化 MOSトランジスタ TrAおよび非シリ サイド化 MOSトランジスタ TrBが形成された状態を示す。このような状態の半導体基 板 101を得るためには、まず、高融点金属膜 107に、 500°Cで 60秒間の第 1の熱処 理を施す。これにより、 CVD酸ィ匕膜 111で覆われていない半導体基板 101の主面お よびゲート電極 102は高融点金属膜 107と反応して、 Coシリサイドが形成される。一 方、 CVD酸ィ匕膜 111で覆われた非シリサイド化領域 Bにおいては、 Coシリサイドの 形成は行われない。次に、第 1の熱処理において反応しな力つた高融点金属膜 107 をウエットエッチングにより選択的に除去する。そして、 800°Cで 10秒間の第 2の熱処 理を行う。これにより、シリサイド化 MOSトランジスタ TrAの高濃度不純物拡散層 106 の内部およびゲート電極 102の表面にのみ、自己整合的に Coシリサイド力もなるシリ サイド層 108が形成される。また、非シリサイドィ匕 MOSトランジスタ TrBは、表面を覆 う高融点金属膜 107が除去され、 CVD酸ィ匕膜 111で覆われた状態となる。そして、 シリサイド化 MOSトランジスタ TrAおよび非シリサイド化 MOSトランジスタ TrBが同一 基板上に形成された集積回路が得られるとともに、シリサイド層を含むシリサイドィ匕領 域 Aと、シリサイド層を含まな 、非シリサイド化領域 Bとが形成される。
[0041] 以上のように本実施形態に係る半導体装置の製造方法によると、図 2Eの工程に示 したように、シリサイドィ匕を防止するための CVD酸ィ匕膜 111を選択的に除去した後に 、シリサイドィ匕 MOSトランジスタ TrAに対して高濃度不純物拡散層 106を形成するた めのイオン注入が行われる。これにより、高濃度不純物拡散層 106は、半導体基板 1 01の主面方向から見たときに、その表面がサイドウォール 105の低部と重なる位置に あるように形成される。そして、このような状態の半導体基板 101の表面に、自己整合 的にシリサイド層 108を形成することで、シリサイド層 108は、 LDD層 104へはみ出 すことなく高濃度不純物拡散層 106の領域内に形成される。
[0042] 上記のように構成された半導体装置では、シリサイドィ匕 MOSトランジスタ TrAにお けるドレイン拡散層に 3. 3Vを印加し、ゲート電極 102、ソース領域、および半導体基 板 101に 0Vを印加すると、 P型半導体基板 101と LDD層 104との境界に空乏層 10 9が形成され、この空乏層 109は、逆バイアス印加により伸びる。図 1Cは、シリサイド 化 MOSトランジスタ TrAにお!/、て空乏層 109が生じた状態を示す。図 1Cにお!/、て、 空乏層 109は、シリサイド層 108と接触することがないため、リークパスは発生せず、 オフリーク特性を向上することができる。また、サイドウォール 105は、単層構造である ことから、上記した特許文献 1に較べて製造工程の簡易化が図れる。
[0043] なお、上記した製造工程では、非シリサイドィ匕 MOSトランジスタ TrBには高濃度不 純物拡散層 106は形成されないが、このような非シリサイドィ匕 MOSトランジスタ TrB は、保護回路での使用や、高速性や高電流駆動性を要求されない部分に用いる回 路にお 1、て新規に回路設計すれば問題はな!/、。
[0044] (第 2の実施形態）
図 3は、本発明の第 2の実施形態に係る半導体装置の構成を示す断面図である。 図 3に示す半導体装置は、非シリサイド化 MOSトランジスタ TrBのソースおよびドレイ ン拡散層を構成する LDD層 104の内部に高濃度不純物拡散層 106が形成されて いるが、それ以外の構成は、上記第 1の実施形態に係る半導体装置と同様の構成で ある。このような構成を有する非シリサイド化 MOSトランジスタ TrBを備えた半導体装 置であれば、第 1の実施形態に係る半導体装置では適用できなかった、既存の回路 保護技術を用いた従来どおりの回路設計が可能となる。
[0045] 図 4は、上記のように構成された半導体装置を製造する過程における各工程の基 板の状態を示す断面図である。図 4において、図 4A、および図 4C一図 4Gに示すェ 程は、図 2A、および図 2C—図 2Gに示す工程と同様であるのでここでは説明を省略 する。
[0046] 図 4Bは、ゲート電極 102の側壁にサイドウォール 105を形成するとともに、非シリサ イド化 MOSトランジスタ TrBの LDD層 104に、高濃度不純物拡散層 106を形成した 状態を示す。このような状態の基板を得るためには、まず、図 2B示す工程と同様にし て、各トランジスタのゲート電極 102の側壁に自己整合的にサイドウォール 105を形 成する。次に、非シリサイドィ匕 MOSトランジスタ TrBに、サイドウォール 105を利用し た自己整合法により、半導体基板 101の主面に砒素等の N型不純物を通常のソース およびドレイン拡散層に対して行われるよりも低ドーズ量でイオン注入を行 ヽ、不純 物濃度が lE19cm— 3である高濃度不純物拡散層 106を形成する。このとき、シリサイ ド化 MOSトランジスタ TrAは、イオン注入が行われな!/、ようにマスク等で覆っておく。
[0047] その後、図 4C一図 4Gに示す工程において、図 2C—図 2Gに示す工程と同様の処 理を行うことで、本実施形態に係る半導体装置が得られる。
[0048] (第 3の実施形態）
図 5は、本発明の第 3の実施形態に係る半導体装置の構成を示す断面図である。 図 5において、シリサイドィ匕領域 Aには、第 1および第 2の実施形態と同様に構成され たシリサイドィ匕 MOSトランジスタ TrAと、従来と同様の構成を有するシリサイドィ匕 MO Sトランジスタ TrCとが形成されており、非シリサイドィ匕領域 Bには、第 2の実施形態と 同様に構成された非シリサイド化トランジスタ TrBが形成されて ヽる。このように各種 のトランジスタを備えた半導体装置は、第 2の実施形態に係る半導体装置よりもさらに 広い範囲の半導体装置に適用できる。
[0049] 以下に、本実施形態に係る半導体装置の製造方法について、具体例を挙げて説 明する。図 6は、図 5に示す半導体装置を製造する過程における各工程での基板の 状態を示す断面図である。図 6Aは、半導体基板 101の主面にシリサイド化 MOSトラ ンジスタ TrAおよび TrC、並びに非シリサイド化 MOSトランジスタ TrBを形成するた めの仕掛状態を示す。図 6Aに示す仕掛状態の半導体基板を得るためには、図 2A で説明した工程と同様にして、各トランジスタが形成される領域に、ゲート酸ィ匕膜 103 を介してゲート電極 102を形成する。そして、得られたゲート電極 102を利用した自 己整合法により、半導体基板 101の主面にソースおよびドレイン拡散層となる LDD 層 104を形成する。
[0050] 図 6Bは、各トランジスタにおいて、ゲート電極 102の側壁にサイドウォール 105を形 成するとともに、シリサイドィ匕 MOSトランジスタ TrCおよび非シリサイドィ匕 MOSトラン ジスタ TrBの LDD層 104に高濃度不純物拡散層 106を形成した状態を示す。このよ うな状態の基板を得るためには、まず、図 2Bに示す工程と同様にして、各トランジス タのゲート電極 102の側壁にサイドウォール 105を形成する。次に、シリサイド化 MO Sトランジスタ TrCおよび非シリサイド化 MOSトランジスタ TrBの LDD層 104に、サイ ドウオール 105を利用した自己整合法により、半導体基板 101の主面に N型不純物 を通常のソースおよびドレイン拡散層に対して行われるよりも低ドーズ量でイオン注 入を行い、不純物濃度が lE19cm— 3である高濃度不純物拡散層 106を形成する。こ のとき、シリサイド化 MOSトランジスタ TrAは、イオン注入が行われないようにマスク 等で覆っておく。
[0051] 図 6Cは、基板の全面を CVD酸ィ匕膜 111で覆った状態を示す。 CVD酸ィ匕膜 111 は、図 2Cにおいて説明した手順により形成される。図 6Dは、 CVD酸ィ匕膜 111を選 択的にエッチング処理した状態を示す。 CVD酸ィ匕膜 111のエッチング処理は、図 2 Dにおいて説明したものと同様であるが、本実施形態においては、シリサイド化領域 Aを覆う CVD酸化膜 111、すなわち、シリサイド化 MOSトランジスタ TrAおよび TrC を覆う CVD酸化膜 111のみに HF系のウエットエッチング処理を施す。これにより、シ リサイド化 MOSトランジスタ TrAおよび TrCが露出するとともに、非シリサイド化トラン ジスタ TrBは、 CVD酸ィ匕膜 111で覆われたままの状態となる。また、シリサイド化 MO Sトランジスタ TrAおよび TrCにおけるサイドウォール 105の厚みは、オーバーエッチ ング分だけ膜減りする。
[0052] 図 6Eは、シリサイド化 MOSトランジスタ TrAの LDD層 104の内部に高濃度不純物 拡散層 106を形成した状態を示す。高濃度不純物拡散層 106は、図 2Eに示す工程 と同様に、膜減りしたサイドウォール 105を利用した自己整合法により形成される。
[0053] 図 6Fは、半導体基板 101の全面に高融点金属膜 107を形成した状態を示す。高 融点金属膜 107は、図 2Fに示す工程と同様にして形成される。
[0054] 図 6Gは、半導体基板 101の主面にシリサイド化 MOSトランジスタ TrAおよび TrC、 並びに非シリサイドィ匕 MOSトランジスタ TrBが形成された状態を示す。このような状 態の半導体基板 101は、図 2Gに示す工程と同様にして形成される。これにより、シリ サイド化 MOSトランジスタ TrAおよび TrC、並びに非シリサイド化トランジスタ TrBと いう各種のトランジスタを、同一基板上に同時に形成することができる。
[0055] 以上のように、本実施形態に係る半導体装置の製造方法によると、半導体装置に 含まれる複数のトランジスタにおいて、所望のトランジスタにのみオフリーク特性を向 上させることが可會 となる。
[0056] なお、上記各実施形態では、ゲート電極 102の上にシリサイド層 108が形成された MOSトランジスタを例に挙げて説明した力 本発明はこれに限定されるものではなく 、ゲート電極 102の表面はシリサイドィ匕されていなくても良い。また、上記各実施形態 では、シリサイド層 108を形成するシリサイドとして Coシリサイドを例に挙げて説明し たが、シリサイド層は Tiシリサイドや Niシリサイド等で形成されていても良い。また、上 記各実施形態で挙げたゲート電極 102、サイドウォール 105、および CVD酸化膜 11 1等の厚みや材料並びに熱処理条件等は、本発明の一例を示したものであり、上記 各実施形態で示したものに限定されるものではない。さらに、上記各実施形態では、 P型半導体基板に N型不純物層が形成されたトランジスタを例に挙げて説明した力 本発明は、 N型半導体基板に P型不純物層が形成されたトランジスタ等にも適用可 能である。
産業上の利用可能性
本発明の半導体装置およびその製造方法は、オフリーク特性の良いシリサイド化ト ランジスタと、シリサイドィ匕されていないトランジスタとを同一基板上に実現できるという 特徴を有するので、イメージセンサーや車載品半導体等に有用である。

Claims

請求の範囲
[1] シリサイド層が形成された第 1のトランジスタとシリサイド層が形成されていない第 2 のトランジスタとを有する半導体装置であって、
前記第 1および第 2のトランジスタは、
半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の両側壁に形成されたサイドウォールと、
前記半導体基板の主面に形成されたソースおよびドレイン拡散層とを備え、 前記第 1のトランジスタにおいて、
前記サイドウォールの厚みは前記第 2のトランジスタに係るサイドウォールの厚み よりも薄ぐ
前記ソースおよびドレイン拡散層は、低濃度不純物拡散層と、前記低濃度不純物 拡散層の内部に形成され当該低濃度不純物拡散層よりも不純物濃度の高い高濃度 不純物拡散層とを有し、
前記高濃度不純物拡散層の表面と前記サイドウォールの底部とは前記半導体基 板の主面方向力 見たときに重なる位置にあり、
前記シリサイド層は、前記高濃度不純物拡散層内に限って形成されて 、ることを 特徴とする、半導体装置。
[2] 前記第 2のトランジスタにおけるソースおよびドレイン拡散層は、低濃度不純物拡散 層のみで構成されて ヽることを特徴とする、請求項 1に記載の半導体装置。
[3] 前記第 2のトランジスタにおけるソースおよびドレイン拡散層は、低濃度不純物拡散 層および高濃度不純物拡散層で構成されていることを特徴とする、請求項 1に記載 の半導体装置。
[4] シリサイド層が形成された第 1のトランジスタとシリサイド層が形成されていない第 2 のトランジスタとを有する半導体装置の製造方法であって、
半導体基板の主面にゲート絶縁膜を介して前記第 1および第 2のトランジスタのゲ ート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主面に前記第 1および第 2のトラ ンジスタの低濃度不純物拡散層を形成する工程と、 前記ゲート電極の側壁に前記第 1および第 2のトランジスタのサイドウォールを形成 する工程と、
前記半導体基板の全面を覆う絶縁膜を形成する工程と、
前記絶縁膜を、前記第 1のトランジスタを覆う当該絶縁膜を除去するとともに前記第 1のトランジスタを覆う当該絶縁膜を残すように選択的にエッチング処理する工程と、 前記第 1のトランジスタにお 、て、前記ゲート電極および前記サイドウォールをマス クとして、前記低濃度不純物拡散層の内部に当該低濃度不純物拡散層よりも不純物 濃度の高い高濃度不純物拡散層を形成する工程と、
前記半導体基板の主面に前記第 1および第 2のトランジスタを覆う金属膜を形成し 、前記金属膜と前記半導体基板とを反応させることによりシリサイドを形成する工程と 未反応の金属膜を選択的に除去することにより、前記第 1のトランジスタにおける前 記高濃度不純物拡散層内に限って前記シリサイドにて形成されたシリサイド層を形成 する工程とを含むことを特徴とする、半導体装置の製造方法。
[5] 前記絶縁膜を形成する工程に先立って、前記第 2のトランジスタにおける前記ゲー ト電極および前記サイドウォールをマスクとして前記低濃度不純物拡散層の内部に 当該低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層を形成する 工程をさらに含むことを特徴とする、請求項 4に記載の半導体装置の製造方法。
[6] 前記絶縁膜のエッチング処理は、ウエットエッチングであることを特徴とする、請求 項 4に記載の半導体装置の製造方法。
[7] 前記金属膜は、チタン、コバルト、およびニッケル力も選ばれる 、ずれかであること を特徴とする、請求項 4に記載の半導体装置の製造方法。
PCT/JP2005/004324 2004-12-28 2005-03-11 半導体装置およびその製造方法 WO2006070490A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/791,701 US20080128827A1 (en) 2004-12-28 2005-03-11 Semiconductor Device And Method For Manufacturing The Same
EP05720595A EP1833087A1 (en) 2004-12-28 2005-03-11 Semiconductor device and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004379620A JP2006186180A (ja) 2004-12-28 2004-12-28 半導体装置およびその製造方法
JP2004-379620 2004-12-28

Publications (1)

Publication Number Publication Date
WO2006070490A1 true WO2006070490A1 (ja) 2006-07-06

Family

ID=36614617

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/004324 WO2006070490A1 (ja) 2004-12-28 2005-03-11 半導体装置およびその製造方法

Country Status (7)

Country Link
US (1) US20080128827A1 (ja)
EP (1) EP1833087A1 (ja)
JP (1) JP2006186180A (ja)
KR (1) KR20070086148A (ja)
CN (1) CN101080814A (ja)
TW (1) TW200623393A (ja)
WO (1) WO2006070490A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085125A (ja) * 2006-09-28 2008-04-10 Oki Electric Ind Co Ltd Ｅｓｄ保護回路及び半導体集積回路装置
US20080124859A1 (en) 2006-11-27 2008-05-29 Min Chul Sun Methods of Forming CMOS Integrated Circuits Using Gate Sidewall Spacer Reduction Techniques
JP5096055B2 (ja) * 2007-07-02 2012-12-12 ローム株式会社 Ｃｍｏｓ型半導体集積回路の製造方法
KR101669470B1 (ko) 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205865A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体装置の製造方法
JPH06151356A (ja) * 1991-05-21 1994-05-31 Sony Corp 半導体装置及び半導体装置の製造方法
JP2000133720A (ja) * 1998-10-23 2000-05-12 Sony Corp 半導体装置およびその製造方法
JP2000133615A (ja) * 1998-10-23 2000-05-12 Kawasaki Steel Corp 半導体集積回路装置の製造方法
JP2002164355A (ja) * 2000-09-18 2002-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399526A (en) * 1991-06-28 1995-03-21 Sony Corporation Method of manufacturing semiconductor device by forming barrier metal layer between substrate and wiring layer
US6593198B2 (en) * 2000-09-18 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205865A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体装置の製造方法
JPH06151356A (ja) * 1991-05-21 1994-05-31 Sony Corp 半導体装置及び半導体装置の製造方法
JP2000133720A (ja) * 1998-10-23 2000-05-12 Sony Corp 半導体装置およびその製造方法
JP2000133615A (ja) * 1998-10-23 2000-05-12 Kawasaki Steel Corp 半導体集積回路装置の製造方法
JP2002164355A (ja) * 2000-09-18 2002-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080128827A1 (en) 2008-06-05
TW200623393A (en) 2006-07-01
JP2006186180A (ja) 2006-07-13
TWI295103B (ja) 2008-03-21
EP1833087A1 (en) 2007-09-12
CN101080814A (zh) 2007-11-28
KR20070086148A (ko) 2007-08-27

Similar Documents

Publication Publication Date Title
JP4971593B2 (ja) 半導体装置の製造方法
US6720226B2 (en) Semiconductor device and method for facticating the same
US6436754B1 (en) Selective salicide process by reformation of silicon nitride sidewall spacers
JP2715929B2 (ja) 半導体集積回路装置
JP2004071959A (ja) 半導体装置
JP2005109389A (ja) 半導体装置及びその製造方法
WO2006070490A1 (ja) 半導体装置およびその製造方法
US7416934B2 (en) Semiconductor device
US6633059B1 (en) Semiconductor device having MOS transistor
JP3190858B2 (ja) 半導体装置およびその製造方法
JP2000223670A (ja) 電界効果型トランジスタ及びその製造方法
JPH09260656A (ja) 半導体装置の製造方法
JPH07321327A (ja) 半導体装置及びその製造方法
JP2002353330A (ja) 半導体装置及びその製造方法
US6995434B2 (en) Semiconductor device and method of fabricating the same
JPH09172063A (ja) 半導体装置及びその製造方法
JPH0828501B2 (ja) 半導体装置の製造方法
JP2967754B2 (ja) 半導体装置およびその製造方法
JPH07106559A (ja) 半導体装置の製造方法
KR100247811B1 (ko) 반도체장치의 제조방법
KR100552859B1 (ko) 반도체 소자의 제조 방법
JP2004039705A (ja) 半導体装置
KR100437644B1 (ko) 반도체장치의제조방법
JP2004039681A (ja) 半導体装置およびその製造方法
JPH10125915A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005720595

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 11791701

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020077013357

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 200580043444.2

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

WWP Wipo information: published in national office

Ref document number: 2005720595

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 2005720595

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 11791701

Country of ref document: US