JP2000133720A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000133720A JP2000133720A JP10303023A JP30302398A JP2000133720A JP 2000133720 A JP2000133720 A JP 2000133720A JP 10303023 A JP10303023 A JP 10303023A JP 30302398 A JP30302398 A JP 30302398A JP 2000133720 A JP2000133720 A JP 2000133720A
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Abstract
(57)【要約】
【課題】 メモリー回路やロジック回路が混載された半
導体装置において、コンタクトに低抵抗高融点金属シリ
サイドが存在する領域と存在しない領域を形成する。 【解決手段】 高融点金属を全面に堆積した後、必要な
領域のみフォトレジストで覆い、その他の部分を選択的
に除去し、熱処理してソース／ドレイン領域１０７等に
低抵抗高融点金属シリサイド１１０を形成することによ
り、低抵抗高融点金属シリサイド１１０が存在する領域
と存在しない領域を回路特性の要求に応じて形成する。 【効果】 ＭＯＳトランジスタの接合リークを減らすこ
とができ、保護回路などに応用すると静電破壊の耐圧を
劣化させることなく他の回路素子の特性を向上させるこ
とができる。
導体装置において、コンタクトに低抵抗高融点金属シリ
サイドが存在する領域と存在しない領域を形成する。 【解決手段】 高融点金属を全面に堆積した後、必要な
領域のみフォトレジストで覆い、その他の部分を選択的
に除去し、熱処理してソース／ドレイン領域１０７等に
低抵抗高融点金属シリサイド１１０を形成することによ
り、低抵抗高融点金属シリサイド１１０が存在する領域
と存在しない領域を回路特性の要求に応じて形成する。 【効果】 ＭＯＳトランジスタの接合リークを減らすこ
とができ、保護回路などに応用すると静電破壊の耐圧を
劣化させることなく他の回路素子の特性を向上させるこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの半導体装置およびその製造方法に関し、さらに詳し
くは、半導体装置内を少なくとも２つの領域に形成し、
その一方の領域に存在するＭＯＳトランジスタのソース
／ドレイン領域の表面が高融点金属シリサイドで構成さ
れた半導体装置およびその製造方法に関するものであ
る。
タの半導体装置およびその製造方法に関し、さらに詳し
くは、半導体装置内を少なくとも２つの領域に形成し、
その一方の領域に存在するＭＯＳトランジスタのソース
／ドレイン領域の表面が高融点金属シリサイドで構成さ
れた半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】最近の素子の微細化、高速化の要求に伴
い、ゲート電極及びソース／ドレイン領域などの不純物
領域の寄生抵抗を低減する手段として自己整合的に高融
点金属シリサイドを形成するサリサイドＳａｌｉｃｉｄ
ｅ（ Self Aligned Silicide )が広く提案され既に製品
化されている。
い、ゲート電極及びソース／ドレイン領域などの不純物
領域の寄生抵抗を低減する手段として自己整合的に高融
点金属シリサイドを形成するサリサイドＳａｌｉｃｉｄ
ｅ（ Self Aligned Silicide )が広く提案され既に製品
化されている。
【０００３】高融点金属シリサイドにより従来に比べて
不純物領域のシート抵抗は約１／２０に低抵抗化され
る。従来は約１００Ω／□程度であったが、高融点金属
シリサイドの形成により約５Ω／□になった。また、Ｃ
ＭＯＳ（相補型ＭＯＳ）トランジスタで構成する半導体
装置においては、特に外部からの静電気による静電破壊
（ ＥＳＤ：Electro Static Discharge )から半導体装
置を保護するために、保護回路を用いていることも知ら
れている。
不純物領域のシート抵抗は約１／２０に低抵抗化され
る。従来は約１００Ω／□程度であったが、高融点金属
シリサイドの形成により約５Ω／□になった。また、Ｃ
ＭＯＳ（相補型ＭＯＳ）トランジスタで構成する半導体
装置においては、特に外部からの静電気による静電破壊
（ ＥＳＤ：Electro Static Discharge )から半導体装
置を保護するために、保護回路を用いていることも知ら
れている。
【０００４】Ｓａｌｉｃｉｄｅを特に拡散層（不純物領
域とも記載する）に用いた場合、拡散層の抵抗が数Ω／
□まで低抵抗化されているために、保護回路の本来の能
力が失われてしまい、様々な破壊をもたらす。この原因
は保護回路中のＭＯＳトランジスタ（Ｔｒ）のソース／
ドレイン領域の拡散層の抵抗が低いために、外部から印
加される静電気の高電圧に対して、従来は拡散層の抵抗
（〜１００Ω／□）によってある程度”なまらせる”こ
とを目的としていた機能が作用しないことに起因してい
る。
域とも記載する）に用いた場合、拡散層の抵抗が数Ω／
□まで低抵抗化されているために、保護回路の本来の能
力が失われてしまい、様々な破壊をもたらす。この原因
は保護回路中のＭＯＳトランジスタ（Ｔｒ）のソース／
ドレイン領域の拡散層の抵抗が低いために、外部から印
加される静電気の高電圧に対して、従来は拡散層の抵抗
（〜１００Ω／□）によってある程度”なまらせる”こ
とを目的としていた機能が作用しないことに起因してい
る。
【０００５】この問題点を解決するため様々な保護回路
が提案されているが、設計手法が煩雑となる問題があっ
た。また図５、図６と図７にその製造方法を示すよう
に、保護回路部分のみＳａｌｉｃｉｄｅを行わない製造
方法も提案されている。
が提案されているが、設計手法が煩雑となる問題があっ
た。また図５、図６と図７にその製造方法を示すよう
に、保護回路部分のみＳａｌｉｃｉｄｅを行わない製造
方法も提案されている。
【０００６】以下、上述した従来技術、例えばＭＯＳト
ランジスタの半導体装置の製造方法について図を参照し
ながら説明する。図５（ａ）に示すように、Ｓｉ基板２
０１上に素子分離領域２０２、ＭＯＳトランジスタのゲ
ート絶縁膜（酸化膜）２０３，ゲート電極２０４，ＬＤ
Ｄ（ Lightly Doped Drain )領域２０５，ゲート電極側
壁絶縁膜（サイドウォール）２０６，高濃度の不純物領
域（ソース／ドレイン領域）２０７が形成されている。
ここで図５中の左側が上述した高融点金属シリサイドを
形成しないシリサイド無し領域、右側が高融点金属シリ
サイドを形成するシリサイド領域である。
ランジスタの半導体装置の製造方法について図を参照し
ながら説明する。図５（ａ）に示すように、Ｓｉ基板２
０１上に素子分離領域２０２、ＭＯＳトランジスタのゲ
ート絶縁膜（酸化膜）２０３，ゲート電極２０４，ＬＤ
Ｄ（ Lightly Doped Drain )領域２０５，ゲート電極側
壁絶縁膜（サイドウォール）２０６，高濃度の不純物領
域（ソース／ドレイン領域）２０７が形成されている。
ここで図５中の左側が上述した高融点金属シリサイドを
形成しないシリサイド無し領域、右側が高融点金属シリ
サイドを形成するシリサイド領域である。
【０００７】また図５（ｂ）に示すように、高融点金属
シリサイドを形成しない領域（シリサイド無し領域とも
記載する）を形成するため絶縁膜２０８を成膜する。こ
の後の製造工程でフッ酸処理が入ることを考慮すると、
上述した絶縁膜２０８はシリコン窒化膜等のフッ酸耐性
が強い膜種の方が有利である。この状態で高融点金属シ
リサイド無し領域上にフォトレジスト２０９のパターン
を形成する。
シリサイドを形成しない領域（シリサイド無し領域とも
記載する）を形成するため絶縁膜２０８を成膜する。こ
の後の製造工程でフッ酸処理が入ることを考慮すると、
上述した絶縁膜２０８はシリコン窒化膜等のフッ酸耐性
が強い膜種の方が有利である。この状態で高融点金属シ
リサイド無し領域上にフォトレジスト２０９のパターン
を形成する。
【０００８】続いて図５（ｃ）に示すように、ドライエ
ッチングで高融点金属シリサイドを形成する領域（シリ
サイド領域とも記載する）に形成された絶縁膜２０８を
除去し、レジストパターン（２０９）を後処理工程で除
去する。
ッチングで高融点金属シリサイドを形成する領域（シリ
サイド領域とも記載する）に形成された絶縁膜２０８を
除去し、レジストパターン（２０９）を後処理工程で除
去する。
【０００９】次に図６（ｄ）に示すように、フッ酸の溶
液で自然酸化膜を完全に除去した状態で高融点金属２１
０を全面に形成する。ここで高融点金属２１０で形成さ
れる膜は、例えばＴｉを３０ｎｍ程度堆積したものであ
ったり、あるいはＣｏやＣｏとＴｉの複合膜等であって
もよい。
液で自然酸化膜を完全に除去した状態で高融点金属２１
０を全面に形成する。ここで高融点金属２１０で形成さ
れる膜は、例えばＴｉを３０ｎｍ程度堆積したものであ
ったり、あるいはＣｏやＣｏとＴｉの複合膜等であって
もよい。
【００１０】また図６（ｅ）に示すように、この状態で
熱処理を行うことでシリコンと上述の高融点金属２１０
との境界でシリサイド化反応が生じ、高融点金属シリサ
イド２１１ａ〜２１１ｃが形成される。シリコン酸化膜
やフィールド酸化膜２０２等の上には未反応の高融点金
属２１０（及び窒素雰囲気の熱処理では窒素化した高融
点金属）が残る。
熱処理を行うことでシリコンと上述の高融点金属２１０
との境界でシリサイド化反応が生じ、高融点金属シリサ
イド２１１ａ〜２１１ｃが形成される。シリコン酸化膜
やフィールド酸化膜２０２等の上には未反応の高融点金
属２１０（及び窒素雰囲気の熱処理では窒素化した高融
点金属）が残る。
【００１１】図６（ｆ）に示すように、次に未反応の高
融点金属２１０をアンモニア過水等を用いて除去し、再
度熱処理を施すことで低抵抗高融点金属シリサイド２１
１ｄ〜２１１ｆを形成する。ここでは一般的な２ステッ
プのサリサイドプロセスで説明する。
融点金属２１０をアンモニア過水等を用いて除去し、再
度熱処理を施すことで低抵抗高融点金属シリサイド２１
１ｄ〜２１１ｆを形成する。ここでは一般的な２ステッ
プのサリサイドプロセスで説明する。
【００１２】また図７（ｇ）に示すように、その後層間
絶縁膜２１２をＣＶＤ＋ＣＭＰ等のプロセスで形成す
る。
絶縁膜２１２をＣＶＤ＋ＣＭＰ等のプロセスで形成す
る。
【００１３】図７（ｈ）と図８（ｉ）に示すように、上
層配線とソース／ドレイン領域２０７を接続するための
接続孔２１３を、フォトリソグラフィー工程＋ドライエ
ッチング工程を用いて形成する。このようにしてＭＯＳ
トランジスタとその配線が形成される。
層配線とソース／ドレイン領域２０７を接続するための
接続孔２１３を、フォトリソグラフィー工程＋ドライエ
ッチング工程を用いて形成する。このようにしてＭＯＳ
トランジスタとその配線が形成される。
【００１４】しかしながら、問題点として、図６に示し
た高融点金属シリサイドを形成する領域（シリサイド領
域）にドライエッチングを追加するような場合、高融点
金属シリサイド領域上に存在する多結晶シリコン表面部
にエッチングダメージやＣ（カーボン）等が混入し低抵
抗な高融点金属シリサイドの形成が困難になる。このエ
ッチングダメージやコンタミネーションの混入による影
響は広く報告されており、極力避ける必要がある。
た高融点金属シリサイドを形成する領域（シリサイド領
域）にドライエッチングを追加するような場合、高融点
金属シリサイド領域上に存在する多結晶シリコン表面部
にエッチングダメージやＣ（カーボン）等が混入し低抵
抗な高融点金属シリサイドの形成が困難になる。このエ
ッチングダメージやコンタミネーションの混入による影
響は広く報告されており、極力避ける必要がある。
【００１５】また別の問題点として、高融点金属シリサ
イドを形成する領域上に存在する絶縁膜例えばシリコン
窒化膜等を除去する際、当然ながらオーバーエッチング
を行う必要がある。これは段差部分で絶縁膜を完全に除
去することを目的としている。その際、図９に示すよう
に、ゲート電極側壁絶縁膜（サイドウォール）３０６も
同時にエッチングされ、極端な場合はこれが原因でソー
ス／ドレイン領域３０７とゲート電極３０５のショート
を招くおそれがある（図９（ｂ）参照）。これも上記と
同様に高融点金属シリサイドを形成する領域にドライエ
ッチングを追加したために生じる問題点である。
イドを形成する領域上に存在する絶縁膜例えばシリコン
窒化膜等を除去する際、当然ながらオーバーエッチング
を行う必要がある。これは段差部分で絶縁膜を完全に除
去することを目的としている。その際、図９に示すよう
に、ゲート電極側壁絶縁膜（サイドウォール）３０６も
同時にエッチングされ、極端な場合はこれが原因でソー
ス／ドレイン領域３０７とゲート電極３０５のショート
を招くおそれがある（図９（ｂ）参照）。これも上記と
同様に高融点金属シリサイドを形成する領域にドライエ
ッチングを追加したために生じる問題点である。
【００１６】さらに別の問題点として、図７（ｈ）と図
８（ｉ）に示した接続孔２１３形成のドライエッチング
の際にシリサイド領域とシリサイド無し領域を同時に加
工するが、シリサイド無しの領域ではシリコン窒化膜が
存在しているため、ここで一度ドライエッチングのスピ
ードが遅くなる（極端な場合はエッチングが止まってし
まう）。
８（ｉ）に示した接続孔２１３形成のドライエッチング
の際にシリサイド領域とシリサイド無し領域を同時に加
工するが、シリサイド無しの領域ではシリコン窒化膜が
存在しているため、ここで一度ドライエッチングのスピ
ードが遅くなる（極端な場合はエッチングが止まってし
まう）。
【００１７】この現象はＳelf Ａligned Ｃontact(ＳＡ
Ｃ)等の製造工程（プロセス）でエッチングストップに
シリコン窒化膜を用いていることからも明らかである。
ここでシリコン窒化膜をエッチングすると、高融点金属
シリサイドを形成している領域では高融点金属シリサイ
ドに対してエッチングが過剰になり、例えば図１０
（ａ）に示すように接続孔が高融点金属シリサイド中で
止まらずに完全に突き抜けてしまう。この様な構造にな
ると、もはや低抵抗なコンタクトの形成が困難になり、
高融点金属シリサイドを形成した効果が薄れる。
Ｃ)等の製造工程（プロセス）でエッチングストップに
シリコン窒化膜を用いていることからも明らかである。
ここでシリコン窒化膜をエッチングすると、高融点金属
シリサイドを形成している領域では高融点金属シリサイ
ドに対してエッチングが過剰になり、例えば図１０
（ａ）に示すように接続孔が高融点金属シリサイド中で
止まらずに完全に突き抜けてしまう。この様な構造にな
ると、もはや低抵抗なコンタクトの形成が困難になり、
高融点金属シリサイドを形成した効果が薄れる。
【００１８】以上の様に、高融点金属シリサイドが存在
する領域と存在しない領域を同一基板内に形成する場
合、低抵抗な高融点金属シリサイドと、良好なコンタク
トを形成する技術が必要とされていた。
する領域と存在しない領域を同一基板内に形成する場
合、低抵抗な高融点金属シリサイドと、良好なコンタク
トを形成する技術が必要とされていた。
【００１９】
【発明が解決しようとする課題】本発明は上記問題に鑑
みてなされたものであり、高融点金属シリサイドが存在
する領域と高融点金属シリサイドが存在しない領域が同
一基板内に形成された半導体装置に関し、それぞれの領
域に存在するＭＯＳトランジスタの性能を落とさずに形
成された半導体装置およびその製造方法を提供すること
である。
みてなされたものであり、高融点金属シリサイドが存在
する領域と高融点金属シリサイドが存在しない領域が同
一基板内に形成された半導体装置に関し、それぞれの領
域に存在するＭＯＳトランジスタの性能を落とさずに形
成された半導体装置およびその製造方法を提供すること
である。
【００２０】
【課題を解決するための手段】第１の発明は、第１と第
２の領域にそれぞれ形成されたＭＯＳトランジスタを有
する半導体装置において、第１の領域に形成されたＭＯ
Ｓトランジスタのソース／ドレイン領域の表面の高さが
第２の領域に形成されたＭＯＳトランジスタのソース／
ドレイン領域の表面の高さと異なる半導体装置である。
２の領域にそれぞれ形成されたＭＯＳトランジスタを有
する半導体装置において、第１の領域に形成されたＭＯ
Ｓトランジスタのソース／ドレイン領域の表面の高さが
第２の領域に形成されたＭＯＳトランジスタのソース／
ドレイン領域の表面の高さと異なる半導体装置である。
【００２１】第２の発明は、不純物領域上に自己整合的
に形成された高融点金属シリサイドを有する半導体装置
の製造方法において、高融点金属シリサイド形成後に第
１の領域の高融点金属シリサイドを除去し、高融点金属
シリサイドを有する第２の領域の第２の不純物領域と高
融点金属シリサイドを除去した第１の領域の第１の不純
物領域を形成する半導体装置の製造方法である。
に形成された高融点金属シリサイドを有する半導体装置
の製造方法において、高融点金属シリサイド形成後に第
１の領域の高融点金属シリサイドを除去し、高融点金属
シリサイドを有する第２の領域の第２の不純物領域と高
融点金属シリサイドを除去した第１の領域の第１の不純
物領域を形成する半導体装置の製造方法である。
【００２２】第３の発明は、第１と第２の領域にそれぞ
れ構成されたＭＯＳトランジスタを有する半導体装置に
おいて、第１と第２の領域が素子分離され、ＬＤＤ領域
が基板内に構成されると共にこの基板上に構成されたゲ
ート絶縁膜とこのゲート絶縁膜上に構成されたゲート電
極と、ゲート電極の側壁に構成されたサイドウォール
と、基板内に構成されたソース／ドレイン領域と、第１
と第２の領域の少なくともどちらか一方の領域のＭＯＳ
トランジスタのソース／ドレイン領域に構成された高融
点金属シリサイドと、第１と第２の領域のＭＯＳトラン
ジスタのソース／ドレイン領域に接続された電極とを備
えた半導体装置である。
れ構成されたＭＯＳトランジスタを有する半導体装置に
おいて、第１と第２の領域が素子分離され、ＬＤＤ領域
が基板内に構成されると共にこの基板上に構成されたゲ
ート絶縁膜とこのゲート絶縁膜上に構成されたゲート電
極と、ゲート電極の側壁に構成されたサイドウォール
と、基板内に構成されたソース／ドレイン領域と、第１
と第２の領域の少なくともどちらか一方の領域のＭＯＳ
トランジスタのソース／ドレイン領域に構成された高融
点金属シリサイドと、第１と第２の領域のＭＯＳトラン
ジスタのソース／ドレイン領域に接続された電極とを備
えた半導体装置である。
【００２３】第４の発明は、第１と第２の領域にそれぞ
れ構成されたＭＯＳトランジスタを有する半導体装置の
製造方法において、第１と第２の領域を素子分離し、基
板上にゲート絶縁膜とこのゲート絶縁膜の上部にゲート
電極を形成する工程と、ゲート電極をマスクとして基板
内に第１の不純物を導入してＬＤＤ領域を形成する工程
と、ゲート電極の側壁にサイドウォールを形成しこのサ
イドウォールをマスクとして基板内のソース／ドレイン
領域に第２の不純物を導入する工程と、第１と第２の領
域の全面に高融点金属を堆積する工程と、高融点金属を
熱処理して高融点金属シリサイドを形成する工程と、高
融点金属を除去し、第２の領域をマスクで覆い第１の領
域のＭＯＳトランジスタの高融点金属シリサイドを除去
する工程と、第１と第２の領域のＭＯＳトランジスタの
ソース／ドレイン領域にコンタクトを形成し、電極を形
成する工程とを備えた半導体装置の製造方法である。
れ構成されたＭＯＳトランジスタを有する半導体装置の
製造方法において、第１と第２の領域を素子分離し、基
板上にゲート絶縁膜とこのゲート絶縁膜の上部にゲート
電極を形成する工程と、ゲート電極をマスクとして基板
内に第１の不純物を導入してＬＤＤ領域を形成する工程
と、ゲート電極の側壁にサイドウォールを形成しこのサ
イドウォールをマスクとして基板内のソース／ドレイン
領域に第２の不純物を導入する工程と、第１と第２の領
域の全面に高融点金属を堆積する工程と、高融点金属を
熱処理して高融点金属シリサイドを形成する工程と、高
融点金属を除去し、第２の領域をマスクで覆い第１の領
域のＭＯＳトランジスタの高融点金属シリサイドを除去
する工程と、第１と第２の領域のＭＯＳトランジスタの
ソース／ドレイン領域にコンタクトを形成し、電極を形
成する工程とを備えた半導体装置の製造方法である。
【００２４】第５の発明は、第１と第２の領域にそれぞ
れ構成されたＭＯＳトランジスタを有する半導体装置の
製造方法において、第１と第２の領域を素子分離し、基
板上にゲート絶縁膜とゲート電極を形成する工程と、ゲ
ート電極をマスクとして基板内に第１の不純物を導入し
てＬＤＤ領域を形成する工程と、ゲート電極の側壁にサ
イドウォールを形成し、このサイドウォールをマスクと
して基板内のソース／ドレイン領域に第２の不純物を導
入する工程と、第１と第２の領域の全面に高融点金属を
堆積する工程と、高融点金属を熱処理してゲート電極の
上部に高融点金属シリサイドを形成する工程と、高融点
金属を除去し、高融点金属シリサイドを熱処理する工程
と、第２の領域をマスクで覆い第１の領域のＭＯＳトラ
ンジスタの高融点金属シリサイドを除去する工程と、第
１と第２の領域のＭＯＳトランジスタのソース／ドレイ
ン領域にコンタクトを形成し、電極を形成する工程とを
備えた半導体装置の製造方法である。
れ構成されたＭＯＳトランジスタを有する半導体装置の
製造方法において、第１と第２の領域を素子分離し、基
板上にゲート絶縁膜とゲート電極を形成する工程と、ゲ
ート電極をマスクとして基板内に第１の不純物を導入し
てＬＤＤ領域を形成する工程と、ゲート電極の側壁にサ
イドウォールを形成し、このサイドウォールをマスクと
して基板内のソース／ドレイン領域に第２の不純物を導
入する工程と、第１と第２の領域の全面に高融点金属を
堆積する工程と、高融点金属を熱処理してゲート電極の
上部に高融点金属シリサイドを形成する工程と、高融点
金属を除去し、高融点金属シリサイドを熱処理する工程
と、第２の領域をマスクで覆い第１の領域のＭＯＳトラ
ンジスタの高融点金属シリサイドを除去する工程と、第
１と第２の領域のＭＯＳトランジスタのソース／ドレイ
ン領域にコンタクトを形成し、電極を形成する工程とを
備えた半導体装置の製造方法である。
【００２５】したがって、本発明の半導体装置およびそ
の製造方法は、高融点金属シリサイドを形成する際に先
ず全ての領域に高融点金属シリサイドを形成し、その後
高融点金属シリサイドを必要としない領域のみ除去する
ことを特徴とする。
の製造方法は、高融点金属シリサイドを形成する際に先
ず全ての領域に高融点金属シリサイドを形成し、その後
高融点金属シリサイドを必要としない領域のみ除去する
ことを特徴とする。
【００２６】また、高融点金属シリサイドを一部分だけ
除去する際に、高融点金属シリサイドが必要な領域のみ
フォトリソグラフィーによるパターンで覆った状態でフ
ッ酸を含む溶液を用いて高融点金属シリサイドが不要な
領域に存在する高融点金属シリサイドを選択的に除去
（ウエットエッチング）することを特徴とする。
除去する際に、高融点金属シリサイドが必要な領域のみ
フォトリソグラフィーによるパターンで覆った状態でフ
ッ酸を含む溶液を用いて高融点金属シリサイドが不要な
領域に存在する高融点金属シリサイドを選択的に除去
（ウエットエッチング）することを特徴とする。
【００２７】さらに、前記高融点金属シリサイドが不要
な領域（シリサイド無し領域）として半導体装置内の保
護回路であることを特徴とする。
な領域（シリサイド無し領域）として半導体装置内の保
護回路であることを特徴とする。
【００２８】従って、前述したように高融点金属シリサ
イドを形成する領域（シリサイド領域）の多結晶シリコ
ン及びシリコン基板上に追加のドライエッチングによる
エッチングダメージやコンタミネーション（重金属汚染
等）の混入が抑制されるため、低抵抗でシリコンの線幅
に依存しない高融点金属シリサイドの形成が可能にな
る。また高融点金属シリサイドの上部に接続孔を形成す
る際に、高融点金属シリサイド無し領域にのみシリコン
窒化膜等のシリコン酸化膜に比べてエッチングレートが
低い絶縁膜が存在しないため、高融点金属シリサイドで
形成される接続孔（コンタクト）について良好な特性が
得られる。
イドを形成する領域（シリサイド領域）の多結晶シリコ
ン及びシリコン基板上に追加のドライエッチングによる
エッチングダメージやコンタミネーション（重金属汚染
等）の混入が抑制されるため、低抵抗でシリコンの線幅
に依存しない高融点金属シリサイドの形成が可能にな
る。また高融点金属シリサイドの上部に接続孔を形成す
る際に、高融点金属シリサイド無し領域にのみシリコン
窒化膜等のシリコン酸化膜に比べてエッチングレートが
低い絶縁膜が存在しないため、高融点金属シリサイドで
形成される接続孔（コンタクト）について良好な特性が
得られる。
【００２９】また、高融点金属シリサイドを除去する際
フッ酸を含む溶液を用いる為に、高融点金属シリサイド
だけを選択的に除去できる。この高融点金属シリサイド
の選択エッチングについては Silicide for VLSI Appli
cations （ S.P.Murarkaya著 ，Academic Press,INC）
ｐｐ．６６−６７に明記してある通りである。
フッ酸を含む溶液を用いる為に、高融点金属シリサイド
だけを選択的に除去できる。この高融点金属シリサイド
の選択エッチングについては Silicide for VLSI Appli
cations （ S.P.Murarkaya著 ，Academic Press,INC）
ｐｐ．６６−６７に明記してある通りである。
【００３０】さらに、半導体装置内の保護回路に上述し
た技術を用いることで、高融点金属シリサイドの”低抵
抗”の特性により生じる”ＥＳＤ耐性の劣化”が抑制で
き且つ低抵抗な特性を必要とする領域（例えばロジック
回路等）ではコンタクト特性等を良好に形成できる。
た技術を用いることで、高融点金属シリサイドの”低抵
抗”の特性により生じる”ＥＳＤ耐性の劣化”が抑制で
き且つ低抵抗な特性を必要とする領域（例えばロジック
回路等）ではコンタクト特性等を良好に形成できる。
【００３１】これらの技術を例えば、ロジック回路とメ
モリー回路を混載する半導体装置に用いると、高融点金
属シリサイド無し領域をメモリー回路とすることで、良
好なリテンション特性等を得ることが可能となる。これ
は高融点金属シリサイドを不純物領域（ソース／ドレイ
ン領域）に形成すると、基本的に接合リーク特性が劣化
することが要因となっている。この劣化の原因は、ソー
ス／ドレイン領域に高融点金属シリサイドを形成する
と、実質的な接合との距離が短くなり、また実際は部分
的に高融点金属に（高融点金属）シリサイドが厚く形成
されるために接合リークが増大することによる。この接
合リークの増大により例えばメモリー（ＤＲＡＭやＳＲ
ＡＭ）回路等のリテンション特性が気になるデバイスで
は上述した技術を用いると、リークは減少する。
モリー回路を混載する半導体装置に用いると、高融点金
属シリサイド無し領域をメモリー回路とすることで、良
好なリテンション特性等を得ることが可能となる。これ
は高融点金属シリサイドを不純物領域（ソース／ドレイ
ン領域）に形成すると、基本的に接合リーク特性が劣化
することが要因となっている。この劣化の原因は、ソー
ス／ドレイン領域に高融点金属シリサイドを形成する
と、実質的な接合との距離が短くなり、また実際は部分
的に高融点金属に（高融点金属）シリサイドが厚く形成
されるために接合リークが増大することによる。この接
合リークの増大により例えばメモリー（ＤＲＡＭやＳＲ
ＡＭ）回路等のリテンション特性が気になるデバイスで
は上述した技術を用いると、リークは減少する。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。
図面を参照して説明する。
【００３３】図１に示すように、実施の形態に示す例
は、本発明をＭＯＳトランジスタの半導体装置のゲート
電極に適用したものである。第１の領域（シリサイド無
し領域）は高融点金属シリサイドが存在しないＭＯＳト
ランジスタで構成され、第２の領域（シリサイド領域）
は高融点金属シリサイドが存在するＭＯＳトランジスタ
で構成される領域とする。このように構成されたＭＯＳ
トランジスタを有する半導体装置において、第１の領域
に形成されたＭＯＳトランジスタにＬＤＤ領域１０５と
ソース／ドレイン領域１０７が構成され、チャンネル領
域の上部にゲート絶縁膜１０３たとえばシリコン酸化
膜、さらにその上にゲート電極１０４が構成されてい
る。このソース／ドレイン領域１０７に接続孔とこれに
堆積したＷ−ｐｌｕｇ１１３を介して配線層が接続され
ている。
は、本発明をＭＯＳトランジスタの半導体装置のゲート
電極に適用したものである。第１の領域（シリサイド無
し領域）は高融点金属シリサイドが存在しないＭＯＳト
ランジスタで構成され、第２の領域（シリサイド領域）
は高融点金属シリサイドが存在するＭＯＳトランジスタ
で構成される領域とする。このように構成されたＭＯＳ
トランジスタを有する半導体装置において、第１の領域
に形成されたＭＯＳトランジスタにＬＤＤ領域１０５と
ソース／ドレイン領域１０７が構成され、チャンネル領
域の上部にゲート絶縁膜１０３たとえばシリコン酸化
膜、さらにその上にゲート電極１０４が構成されてい
る。このソース／ドレイン領域１０７に接続孔とこれに
堆積したＷ−ｐｌｕｇ１１３を介して配線層が接続され
ている。
【００３４】一方、第２の領域に形成されたＭＯＳトラ
ンジスタは、ＬＤＤ領域１０５とソース／ドレイン領域
１０７が構成され、チャンネル領域の上部にゲート絶縁
膜１０３たとえばシリコン酸化膜、さらにその上にゲー
ト電極１０４が構成されている。またソース／ドレイン
領域１０７とゲート電極１０４の上部が低抵抗高融点金
属シリサイド１１０で構成されている。また上述したソ
ース／ドレイン領域１０７は接続孔１１３を介して配線
層が接続されている。
ンジスタは、ＬＤＤ領域１０５とソース／ドレイン領域
１０７が構成され、チャンネル領域の上部にゲート絶縁
膜１０３たとえばシリコン酸化膜、さらにその上にゲー
ト電極１０４が構成されている。またソース／ドレイン
領域１０７とゲート電極１０４の上部が低抵抗高融点金
属シリサイド１１０で構成されている。また上述したソ
ース／ドレイン領域１０７は接続孔１１３を介して配線
層が接続されている。
【００３５】このように、第１の領域または第２の領域
のどちらか一方の領域に形成されたＭＯＳトランジスタ
のゲート電極１０４とソース／ドレイン領域１０７の表
面が低抵抗高融点金属シリサイド１１０で構成されてい
る。ソース／ドレイン領域１０７の表面の高融点金属シ
リサイド（１１０）は、例えばチタンシリサイドＴｉＳ
ｉ2で構成されて、熱処理を複数回、例えば２回行うこ
とにより、Ｃ４９相からＣ５４相に相転移し低抵抗高融
点金属シリサイド１１０が形成される。この結果、相転
移されたチタンシリサイドＴｉＳｉ2の抵抗は下がり、
高速動作が必要なロジック回路などに用いられるＭＯＳ
トランジスタのソース／ドレイン領域１０７のコンタク
ト抵抗を大幅に減らすことができる。一方、相転移され
たチタンシリサイドＴｉＳｉ2の低抵抗高融点金属シリ
サイド１１０が形成されていない領域では、ＭＯＳトラ
ンジスタのソース／ドレイン領域１０７のリーク電流を
減らすことができ、且つ静電破壊の耐圧劣化を防止でき
る。
のどちらか一方の領域に形成されたＭＯＳトランジスタ
のゲート電極１０４とソース／ドレイン領域１０７の表
面が低抵抗高融点金属シリサイド１１０で構成されてい
る。ソース／ドレイン領域１０７の表面の高融点金属シ
リサイド（１１０）は、例えばチタンシリサイドＴｉＳ
ｉ2で構成されて、熱処理を複数回、例えば２回行うこ
とにより、Ｃ４９相からＣ５４相に相転移し低抵抗高融
点金属シリサイド１１０が形成される。この結果、相転
移されたチタンシリサイドＴｉＳｉ2の抵抗は下がり、
高速動作が必要なロジック回路などに用いられるＭＯＳ
トランジスタのソース／ドレイン領域１０７のコンタク
ト抵抗を大幅に減らすことができる。一方、相転移され
たチタンシリサイドＴｉＳｉ2の低抵抗高融点金属シリ
サイド１１０が形成されていない領域では、ＭＯＳトラ
ンジスタのソース／ドレイン領域１０７のリーク電流を
減らすことができ、且つ静電破壊の耐圧劣化を防止でき
る。
【００３６】実施例１ 次に、本発明の実施例１について図を参照しながら説明
する。図２（ａ）から図２（ｃ）、図３（ｄ）から図３
（ｆ）、図４（ｇ）と図４（ｈ）にＭＯＳトランジスタ
の半導体装置の製造工程を示す。ここでは図１で示した
ソース／ドレイン領域とゲート電極（構造）を有するＭ
ＯＳトランジスタの主要部を形成するための製造工程
（プロセス）を順追って説明する。
する。図２（ａ）から図２（ｃ）、図３（ｄ）から図３
（ｆ）、図４（ｇ）と図４（ｈ）にＭＯＳトランジスタ
の半導体装置の製造工程を示す。ここでは図１で示した
ソース／ドレイン領域とゲート電極（構造）を有するＭ
ＯＳトランジスタの主要部を形成するための製造工程
（プロセス）を順追って説明する。
【００３７】図２（ａ）に示すように、シリコン（Ｓ
ｉ）基板１０１上に素子分離領域１０２を従来のＬＯＣ
ＯＳ（ Local Oxidation of Silicon ）法例えば９５０
℃、ウェット酸化やトレンチ法により形成し、ｗｅｌｌ
領域（図示せず）を形成し、ＭＯＳトランジスタのパン
チスルー抑制を目的とした埋め込み層の形成や、しきい
値電圧Ｖｔｈ調整のためのイオンインプランテーション
などを行う。その後、ＭＯＳトランジスタのゲート絶縁
膜（ゲート酸化膜）１０３を例えばＰｙｒｏｇｅｎｉｃ
酸化８５０℃、Ｈ2／Ｏ2により５ｎｍ程度に形成し、ゲ
ート電極１０４となる多結晶シリコン膜を、例えばＳｉ
Ｈ4を原料として、堆積温度６２０℃の条件で約２００
〜２５０ｎｍ程度成膜する。
ｉ）基板１０１上に素子分離領域１０２を従来のＬＯＣ
ＯＳ（ Local Oxidation of Silicon ）法例えば９５０
℃、ウェット酸化やトレンチ法により形成し、ｗｅｌｌ
領域（図示せず）を形成し、ＭＯＳトランジスタのパン
チスルー抑制を目的とした埋め込み層の形成や、しきい
値電圧Ｖｔｈ調整のためのイオンインプランテーション
などを行う。その後、ＭＯＳトランジスタのゲート絶縁
膜（ゲート酸化膜）１０３を例えばＰｙｒｏｇｅｎｉｃ
酸化８５０℃、Ｈ2／Ｏ2により５ｎｍ程度に形成し、ゲ
ート電極１０４となる多結晶シリコン膜を、例えばＳｉ
Ｈ4を原料として、堆積温度６２０℃の条件で約２００
〜２５０ｎｍ程度成膜する。
【００３８】従来知られているフォトリソグラフィー及
び異方性ドライエッチングを用いて多結晶シリコン膜を
加工し、ゲート電極１０４を形成する。その後、ゲート
電極１０４をマスクにしてイオン注入し（例えばＮチャ
ンネルの場合、砒素Ａｓ+、２０ｋｅｖ、６×１０12／
ｃｍ2で、ｐチャンネルの場合はフッ化ボロンＢＦ2 +、
２０ｋｅｖ、２×１０13／ｃｍ2）、ＬＤＤ領域１０５
を形成する。
び異方性ドライエッチングを用いて多結晶シリコン膜を
加工し、ゲート電極１０４を形成する。その後、ゲート
電極１０４をマスクにしてイオン注入し（例えばＮチャ
ンネルの場合、砒素Ａｓ+、２０ｋｅｖ、６×１０12／
ｃｍ2で、ｐチャンネルの場合はフッ化ボロンＢＦ2 +、
２０ｋｅｖ、２×１０13／ｃｍ2）、ＬＤＤ領域１０５
を形成する。
【００３９】次に、常圧ＣＶＤ法によってＳｉＯ2を、
あるいは減圧ＣＶＤ法により熱分解ＴＥＯＳ（Ｓｉ（Ｏ
Ｃ2Ｈ3）4）によるＳｉＯ2、Ｏ3−ＴＥＯＳによるＮＳ
Ｇ（Non-doped Silicate Glass ）、またはＳｉＮなど
をゲート電極側壁絶縁膜（１０６）として１００〜２０
０ｎｍ程度堆積し、異方性エッチングの通常のエッチバ
ックプロセスを用いてサイドウォール１０６を形成す
る。
あるいは減圧ＣＶＤ法により熱分解ＴＥＯＳ（Ｓｉ（Ｏ
Ｃ2Ｈ3）4）によるＳｉＯ2、Ｏ3−ＴＥＯＳによるＮＳ
Ｇ（Non-doped Silicate Glass ）、またはＳｉＮなど
をゲート電極側壁絶縁膜（１０６）として１００〜２０
０ｎｍ程度堆積し、異方性エッチングの通常のエッチバ
ックプロセスを用いてサイドウォール１０６を形成す
る。
【００４０】上述したサイドウォール１０６をマスクと
して、ＭＯＳトランジスタのソース／ドレイン領域１０
７となる不純物領域をイオン注入を用いて形成する。例
えばｎ型であれば砒素Ａｓ+を６０ｋｅｖ、３〜５×１
０15／ｃｍ2、ｐ型であればフッ化ボロンＢＦ2 +を４０
ｋｅｖ、３×１０15／ｃｍ2程度とする。このイオン注
入後には活性化の熱処理を、例えば１０００℃、１０秒
のＲＴＡ（ Rapid thermal anneal ）プロセス等で行
う。
して、ＭＯＳトランジスタのソース／ドレイン領域１０
７となる不純物領域をイオン注入を用いて形成する。例
えばｎ型であれば砒素Ａｓ+を６０ｋｅｖ、３〜５×１
０15／ｃｍ2、ｐ型であればフッ化ボロンＢＦ2 +を４０
ｋｅｖ、３×１０15／ｃｍ2程度とする。このイオン注
入後には活性化の熱処理を、例えば１０００℃、１０秒
のＲＴＡ（ Rapid thermal anneal ）プロセス等で行
う。
【００４１】次に図２（ｂ）に示すように、高融点金属
１０８をスパッタ法等を用いて成膜する。ここではＴｉ
の場合を例にとって説明する。Ｔｉの場合の膜厚は３０
ｎｍ程度である。高融点金属としてはＴｉの他にＭｏや
Ｐｔなどを用い、高融点金属シリサイド（１０９）を形
成してもよい。
１０８をスパッタ法等を用いて成膜する。ここではＴｉ
の場合を例にとって説明する。Ｔｉの場合の膜厚は３０
ｎｍ程度である。高融点金属としてはＴｉの他にＭｏや
Ｐｔなどを用い、高融点金属シリサイド（１０９）を形
成してもよい。
【００４２】また図２（ｃ）に示すように、１回目の熱
処理を施すことで、Ｓｉと前記Ｔｉとの界面でシリサイ
ド化反応を生じさせ、高抵抗層（Ｃ４９相）のＴｉＳｉ
2（１０９）を形成する。
処理を施すことで、Ｓｉと前記Ｔｉとの界面でシリサイ
ド化反応を生じさせ、高抵抗層（Ｃ４９相）のＴｉＳｉ
2（１０９）を形成する。
【００４３】さらに図３（ｄ）に示すように、フィール
ド酸化膜（１０２）等の絶縁膜上に未反応の状態で残存
したＴｉと、窒素雰囲気中の熱処理で形成した窒化チタ
ン（ＴｉＮ）をアンモニウム過水で除去する。これによ
りＣ４９相のＴｉＳｉ2（１０９）がゲート電極１０４
及び不純物領域（ソース／ドレイン領域１０７）上にの
み残る。これに引き続き２回目の熱処理を施すことで高
抵抗層（Ｃ４９相）のＴｉＳｉ2（１０９）を低抵抗層
（Ｃ５４相）のＴｉＳｉ2（低抵抗高融点金属シリサイ
ド１１０）へ相転移させる。この熱処理は例えば窒素雰
囲気中で８００℃、１０〜３０秒のＲＴＡである。
ド酸化膜（１０２）等の絶縁膜上に未反応の状態で残存
したＴｉと、窒素雰囲気中の熱処理で形成した窒化チタ
ン（ＴｉＮ）をアンモニウム過水で除去する。これによ
りＣ４９相のＴｉＳｉ2（１０９）がゲート電極１０４
及び不純物領域（ソース／ドレイン領域１０７）上にの
み残る。これに引き続き２回目の熱処理を施すことで高
抵抗層（Ｃ４９相）のＴｉＳｉ2（１０９）を低抵抗層
（Ｃ５４相）のＴｉＳｉ2（低抵抗高融点金属シリサイ
ド１１０）へ相転移させる。この熱処理は例えば窒素雰
囲気中で８００℃、１０〜３０秒のＲＴＡである。
【００４４】この熱処理において、フィールド酸化膜１
０２の絶縁膜、サイドウォール（１０６）絶縁膜等のシ
リコン層上にない高融点金属、この場合Ｔｉはシリサイ
ド化反応をしないためそのまま残る。
０２の絶縁膜、サイドウォール（１０６）絶縁膜等のシ
リコン層上にない高融点金属、この場合Ｔｉはシリサイ
ド化反応をしないためそのまま残る。
【００４５】図３（ｅ）に示すように、ここで低抵抗高
融点金属シリサイド１１０を形成する領域（図３中右側
に示すシリサイド領域）のみをフォトレジスト１１１で
覆っておく。低抵抗高融点金属シリサイド１１０を覆い
残しておく領域は、例えば高速ロジック回路とし、低抵
抗高融点金属シリサイド１１０を除去する領域（図３中
左側に示すシリサイド無し領域）は保護回路やメモリー
回路等で構成される。
融点金属シリサイド１１０を形成する領域（図３中右側
に示すシリサイド領域）のみをフォトレジスト１１１で
覆っておく。低抵抗高融点金属シリサイド１１０を覆い
残しておく領域は、例えば高速ロジック回路とし、低抵
抗高融点金属シリサイド１１０を除去する領域（図３中
左側に示すシリサイド無し領域）は保護回路やメモリー
回路等で構成される。
【００４６】続いて図３（ｆ）に示すように、この状態
でフッ酸を含む溶液を用いて低抵抗高融点金属シリサイ
ド１１０を形成しない領域に存在する低抵抗高融点金属
シリサイド１１０をエッチングする。ここで用いるフッ
酸溶液は、ＨＦ、Ｈ2Ｏ、Ｈ2Ｏ2、ＮＨ4Ｆ（フッ化アン
モニウム）、ＨＣｌ等を、低抵抗高融点金属シリサイド
１１０がエッチングできる範囲で任意に選べる。基本的
にＨＦを含む溶液であれば低抵抗高融点金属シリサイド
１１０のエッチングが可能である。またＨＦを含む溶液
は同時にシリコン酸化膜（ＳｉＯ2）もエッチングする
特性もあるが、この低抵抗高融点金属シリサイド１１０
のエッチングレートがシリコン酸化膜と比べて１０倍以
上早いため、シリコン酸化膜との選択性を確保すること
は容易である。一般的に半導体プロセスで用いる１０
０：１の希フッ酸溶液であれば、３０ｎｍのＴｉから形
成されたＴｉＳｉ2を除去するには１５秒程度で除去可
能である。
でフッ酸を含む溶液を用いて低抵抗高融点金属シリサイ
ド１１０を形成しない領域に存在する低抵抗高融点金属
シリサイド１１０をエッチングする。ここで用いるフッ
酸溶液は、ＨＦ、Ｈ2Ｏ、Ｈ2Ｏ2、ＮＨ4Ｆ（フッ化アン
モニウム）、ＨＣｌ等を、低抵抗高融点金属シリサイド
１１０がエッチングできる範囲で任意に選べる。基本的
にＨＦを含む溶液であれば低抵抗高融点金属シリサイド
１１０のエッチングが可能である。またＨＦを含む溶液
は同時にシリコン酸化膜（ＳｉＯ2）もエッチングする
特性もあるが、この低抵抗高融点金属シリサイド１１０
のエッチングレートがシリコン酸化膜と比べて１０倍以
上早いため、シリコン酸化膜との選択性を確保すること
は容易である。一般的に半導体プロセスで用いる１０
０：１の希フッ酸溶液であれば、３０ｎｍのＴｉから形
成されたＴｉＳｉ2を除去するには１５秒程度で除去可
能である。
【００４７】その後、図４（ｇ）に示すように、層間絶
縁膜１１２をＣＶＤ＋ＣＭＰ等のプロセスで形成する。
この層間絶縁膜１１２は例えばＢＰＳＧ（ Boron-doped
Phospho Silicate Glass ）をＣＶＤ（ Chemical Vapo
r Deposition ）法を用いて堆積し、ＣＭＰ（Chemical
Mechanical Polishing ）研磨、リフローまたはエッチ
バックして平坦化し、形成する。上述したＣＭＰ研磨の
条件は例えば、 研磨用スラリー シリカ粒子をアルカリ性溶媒に溶解させたもの テーブル回転数 １０〜２００ｒｐｍ 研磨ヘッド回転数 １０〜２００ｒｐｍ 研磨圧力 ５ｋ〜１００ｋＰａ である。
縁膜１１２をＣＶＤ＋ＣＭＰ等のプロセスで形成する。
この層間絶縁膜１１２は例えばＢＰＳＧ（ Boron-doped
Phospho Silicate Glass ）をＣＶＤ（ Chemical Vapo
r Deposition ）法を用いて堆積し、ＣＭＰ（Chemical
Mechanical Polishing ）研磨、リフローまたはエッチ
バックして平坦化し、形成する。上述したＣＭＰ研磨の
条件は例えば、 研磨用スラリー シリカ粒子をアルカリ性溶媒に溶解させたもの テーブル回転数 １０〜２００ｒｐｍ 研磨ヘッド回転数 １０〜２００ｒｐｍ 研磨圧力 ５ｋ〜１００ｋＰａ である。
【００４８】次に図４（ｈ）に示すように、上層配線と
ソース／ドレイン領域１０７の不純物領域を接続するた
めの接続孔を、フォトリソグラフィー工程＋ドライエッ
チング工程を用いて形成する。その後、Ｗ−ｐｌｕｇ
（１１３）等を用いて上述した接続孔を埋め込み、上層
配線を形成する。
ソース／ドレイン領域１０７の不純物領域を接続するた
めの接続孔を、フォトリソグラフィー工程＋ドライエッ
チング工程を用いて形成する。その後、Ｗ−ｐｌｕｇ
（１１３）等を用いて上述した接続孔を埋め込み、上層
配線を形成する。
【００４９】実施例２ ＩＣ内に保護回路等の比較的高抵抗領域（〜１００Ω／
□）を形成する必要がある場合は上述した実施例１に従
って形成すればよい。この場合、低抵抗高融点金属シリ
サイド１１０を形成してそれを剥離するための当初のシ
リコン基板（１０１）表面付近に、比較的不純物が高濃
度の領域が同時に形成されてしまい、高抵抗の領域が露
出する可能性がある。接合リークだけを抑制する目的で
あれば、図３（ｆ）の状態で、低抵抗高融点金属シリサ
イド１１０を除去した領域のみイオン注入を行ってもよ
い。
□）を形成する必要がある場合は上述した実施例１に従
って形成すればよい。この場合、低抵抗高融点金属シリ
サイド１１０を形成してそれを剥離するための当初のシ
リコン基板（１０１）表面付近に、比較的不純物が高濃
度の領域が同時に形成されてしまい、高抵抗の領域が露
出する可能性がある。接合リークだけを抑制する目的で
あれば、図３（ｆ）の状態で、低抵抗高融点金属シリサ
イド１１０を除去した領域のみイオン注入を行ってもよ
い。
【００５０】実施例３ また、上述した実施例１ではソース／ドレイン領域１０
７の不純物領域とゲート電極１０４の両方に同時に低抵
抗高融点金属シリサイド１１０を形成するＦｕｌｌ Ｓ
ａｌｉｃｉｄｅ製造方法を用いて説明したが、ゲート電
極１０４は多結晶シリコンと金属若しくは金属化合物、
若しくは非結晶シリコンと金属若しくは金属化合物の積
層構造でも構わない。さらに、この構造は不純物領域の
み低抵抗高融点金属シリサイド１１０を形成するＭＯＳ
トランジスタ等の構造にも適用できる。
７の不純物領域とゲート電極１０４の両方に同時に低抵
抗高融点金属シリサイド１１０を形成するＦｕｌｌ Ｓ
ａｌｉｃｉｄｅ製造方法を用いて説明したが、ゲート電
極１０４は多結晶シリコンと金属若しくは金属化合物、
若しくは非結晶シリコンと金属若しくは金属化合物の積
層構造でも構わない。さらに、この構造は不純物領域の
み低抵抗高融点金属シリサイド１１０を形成するＭＯＳ
トランジスタ等の構造にも適用できる。
【００５１】実施例４ さらに、実施例１では、低抵抗高融点金属シリサイド１
１０の除去の際フッ酸を含む溶液を用いて選択的に除去
を行ったが、ドライエッチングを用いても除去すること
ができる。この製造方法を図２、図３と図４を参照しな
がら説明する。図２から図３（ｅ）までは実施例１と同
じ工程であり、図３（ｄ）の製造工程が異なる。例え
ば、ここでドライエッチングを用いて低抵抗高融点金属
シリサイド１１０の不要なシリサイド無し領域の低抵抗
高融点金属シリサイド１１０を除去する。エッチング条
件は例えば、 ｓｃｃｍ; standard cc per minute とした。この条件ではシリコン領域も若干エッチングさ
れるが、例えば保護回路のようなものであれば、問題無
い。またシリコン基板１０１が掘れても、エッチング直
後に補償のためのイオン注入を行えば良い。その後図３
（ｅ）から図４の工程は実施例１と同じである。
１０の除去の際フッ酸を含む溶液を用いて選択的に除去
を行ったが、ドライエッチングを用いても除去すること
ができる。この製造方法を図２、図３と図４を参照しな
がら説明する。図２から図３（ｅ）までは実施例１と同
じ工程であり、図３（ｄ）の製造工程が異なる。例え
ば、ここでドライエッチングを用いて低抵抗高融点金属
シリサイド１１０の不要なシリサイド無し領域の低抵抗
高融点金属シリサイド１１０を除去する。エッチング条
件は例えば、 ｓｃｃｍ; standard cc per minute とした。この条件ではシリコン領域も若干エッチングさ
れるが、例えば保護回路のようなものであれば、問題無
い。またシリコン基板１０１が掘れても、エッチング直
後に補償のためのイオン注入を行えば良い。その後図３
（ｅ）から図４の工程は実施例１と同じである。
【００５２】以上述べたように、本発明の半導体装置お
よびその製造方法は、低抵抗高融点金属シリサイドを形
成する際に先ず全ての領域に低抵抗高融点金属シリサイ
ドを形成し、その後低抵抗高融点金属シリサイドを必要
としないシリサイド無し領域のみを除去する。また低抵
抗高融点金属シリサイドを一部分だけ除去する際に、低
抵抗高融点金属シリサイドを有するシリサイド領域のみ
をフォトリソグラフィー工程を用いてレジストパターン
で覆った状態にし、フッ酸を含む溶液を用いて低抵抗高
融点金属シリサイドが不要な領域に存在する低抵抗高融
点金属シリサイドを選択的に除去する。
よびその製造方法は、低抵抗高融点金属シリサイドを形
成する際に先ず全ての領域に低抵抗高融点金属シリサイ
ドを形成し、その後低抵抗高融点金属シリサイドを必要
としないシリサイド無し領域のみを除去する。また低抵
抗高融点金属シリサイドを一部分だけ除去する際に、低
抵抗高融点金属シリサイドを有するシリサイド領域のみ
をフォトリソグラフィー工程を用いてレジストパターン
で覆った状態にし、フッ酸を含む溶液を用いて低抵抗高
融点金属シリサイドが不要な領域に存在する低抵抗高融
点金属シリサイドを選択的に除去する。
【００５３】
【発明の効果】従って、本発明によると、過剰なエッチ
ングダメージ、コンタミネーション（重金属汚染等）の
混入が制御されるため、低抵抗で安定した低抵抗高融点
金属シリサイドの形成ができる。また、低抵抗高融点金
属シリサイド上に安定した接続孔の形成が可能となり、
プロセスマージンが広がる。さらに保護回路部分の低抵
抗化が回避できるため、複雑な回路技術を用いなくて
も、従来の保護回路を用いて静電破壊などの対策ができ
る。さらに、ロジック回路の高速化のために低抵抗高融
点金属シリサイドを拡散層（不純物領域）に形成して
も、メモリー回路に使用されるＭＯＳトランジスタの接
合リークが制御されるため、ロジック回路と混載するこ
とができる。
ングダメージ、コンタミネーション（重金属汚染等）の
混入が制御されるため、低抵抗で安定した低抵抗高融点
金属シリサイドの形成ができる。また、低抵抗高融点金
属シリサイド上に安定した接続孔の形成が可能となり、
プロセスマージンが広がる。さらに保護回路部分の低抵
抗化が回避できるため、複雑な回路技術を用いなくて
も、従来の保護回路を用いて静電破壊などの対策ができ
る。さらに、ロジック回路の高速化のために低抵抗高融
点金属シリサイドを拡散層（不純物領域）に形成して
も、メモリー回路に使用されるＭＯＳトランジスタの接
合リークが制御されるため、ロジック回路と混載するこ
とができる。
【図１】本発明の実施の形態に係る半導体装置の概略断
面構造図である。
面構造図である。
【図２】本発明の実施例に係るＭＯＳトランジスタの半
導体装置の製造方法を示す概略断面構造図である。
導体装置の製造方法を示す概略断面構造図である。
【図３】本発明の実施例に係るＭＯＳトランジスタの半
導体装置の製造方法を示す概略断面構造図である。
導体装置の製造方法を示す概略断面構造図である。
【図４】本発明の実施例に係るＭＯＳトランジスタの半
導体装置の製造方法を示す概略断面構造図である。
導体装置の製造方法を示す概略断面構造図である。
【図５】従来例のＭＯＳトランジスタの半導体装置の製
造方法を示す概略断面構造図である。
造方法を示す概略断面構造図である。
【図６】従来例のＭＯＳトランジスタの半導体装置の製
造方法を示す概略断面構造図である。
造方法を示す概略断面構造図である。
【図７】従来例のＭＯＳトランジスタの半導体装置の製
造方法を示す概略断面構造図である。
造方法を示す概略断面構造図である。
【図８】従来例のＭＯＳトランジスタの半導体装置の製
造方法を示す概略断面構造図である。
造方法を示す概略断面構造図である。
【図９】従来例のＭＯＳトランジスタの半導体装置の主
要部の概略断面構造図である。
要部の概略断面構造図である。
【図１０】従来例のＭＯＳトランジスタの半導体装置の
主要部の概略断面構造図である。
主要部の概略断面構造図である。
１０１，２０１，３０１…シリコン（Ｓｉ）基板、１０
２，２０２，３０２…フィールド酸化膜（素子分離領
域）、１０３，２０３，３０３…ゲート絶縁膜、１０
４，２０４，３０５…ゲート電極、１０５，２０５，３
０４…ＬＤＤ領域、１０６，２０６，３０６…ゲート電
極側壁絶縁膜（サイドウォール）、１０７，２０７，３
０７…ソース／ドレイン領域（不純物領域）、１０８…
高融点金属、１０９，１１０，２１１ａ〜２１１ｆ，３
０８…（低抵抗）高融点金属シリサイド、１１１，２０
９…フォトレジスト、１１２，２１２…層間絶縁膜、１
１３，２１３…Ｗ−ｐｌｕｇ（接続孔）、２０８…絶縁
膜（シリコン窒化膜）、２１０…（未反応）高融点金属
２，２０２，３０２…フィールド酸化膜（素子分離領
域）、１０３，２０３，３０３…ゲート絶縁膜、１０
４，２０４，３０５…ゲート電極、１０５，２０５，３
０４…ＬＤＤ領域、１０６，２０６，３０６…ゲート電
極側壁絶縁膜（サイドウォール）、１０７，２０７，３
０７…ソース／ドレイン領域（不純物領域）、１０８…
高融点金属、１０９，１１０，２１１ａ〜２１１ｆ，３
０８…（低抵抗）高融点金属シリサイド、１１１，２０
９…フォトレジスト、１１２，２１２…層間絶縁膜、１
１３，２１３…Ｗ−ｐｌｕｇ（接続孔）、２０８…絶縁
膜（シリコン窒化膜）、２１０…（未反応）高融点金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 4M104 AA01 BB14 BB25 CC01 CC05 DD02 DD11 DD43 DD65 DD80 FF14 GG10 HH04 HH05 5F038 BH07 BH12 CD19 DF04 DF05 EZ15 EZ20 5F040 DA20 DA23 DA24 DB03 DC01 EA08 EA09 EC01 EC02 EC09 EC12 EE05 EF02 EF14 EH02 EK01 EL03 EL04 FA07 FB02 FC21 5F048 AA02 AA07 AB01 AB03 AC03 BB05 BB08 BB09 BB12 BB13 BC06 BC18 BD04 BF06 BF07 BF11 BF16 BG12 BG13 CC08 CC19 DA27
Claims (25)
- 【請求項１】 第１と第２の領域にそれぞれ形成された
ＭＯＳトランジスタを有する半導体装置において、 前記第１の領域に形成されたＭＯＳトランジスタのソー
ス／ドレイン領域の表面の高さが前記第２の領域に形成
されたＭＯＳトランジスタのソース／ドレイン領域の表
面の高さと異なることを特徴とする半導体装置。 - 【請求項２】 前記第１の領域または前記第２の領域の
どちらか一方の領域に形成された前記ＭＯＳトランジス
タのソース／ドレイン領域の表面が高融点金属シリサイ
ドで構成されたことを特徴とする請求１項記載の半導体
装置。 - 【請求項３】 前記ソース／ドレイン領域の表面が高融
点金属シリサイドで構成された前記ＭＯＳトランジスタ
のゲートの一部が高融点金属シリサイドで構成されたこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第１と第２の領域のどちらか一方に
メモリー回路用ＭＯＳトランジスタが構成され、他方の
領域にロジック回路用ＭＯＳトランジスタが構成された
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記ロジック回路用ＭＯＳトランジスタ
の前記ソース／ドレイン領域の表面が高融点金属シリサ
イドで構成されたことを特徴とする請求項４記載の半導
体装置。 - 【請求項６】 不純物領域上に自己整合的に形成された
高融点金属シリサイドを有する半導体装置の製造方法に
おいて、 前記高融点金属シリサイド形成後に第１の領域の前記高
融点金属シリサイドを除去し、前記高融点金属シリサイ
ドを有する第２の領域の第２の不純物領域と前記高融点
金属シリサイドを除去した第１の領域の第１の不純物領
域を形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記高融点金属シリサイドを除去する方
法として、前記第２の領域をフォトレジストで覆い前記
第１の領域をフッ酸を含む溶液を用いて除去することを
特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記第１の領域が高融点金属シリサイド
を除去して保護回路が形成されたことを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項９】 前記第１の領域が前記高融点金属シリサ
イドを除去してメモリー回路が形成されたことを特徴と
する請求項６記載の半導体装置の製造方法。 - 【請求項１０】 第１と第２の領域にそれぞれ構成され
たＭＯＳトランジスタを有する半導体装置において、 前記第１と第２の領域が素子分離され、ＬＤＤ領域が基
板内に構成されると共に該基板上に構成されたゲート絶
縁膜と該ゲート絶縁膜上に構成されたゲート電極と、 前記ゲート電極の側壁に構成されたサイドウォールと、 前記基板内に構成されたソース／ドレイン領域と、 前記第１と第２の領域の少なくともどちらか一方の領域
の前記ＭＯＳトランジスタのソース／ドレイン領域に構
成された高融点金属シリサイドと、 前記第１と第２の領域の前記ＭＯＳトランジスタのソー
ス／ドレイン領域に接続された電極とを備えたことを特
徴とする半導体装置。 - 【請求項１１】 前記高融点金属シリサイドは相転移し
た高融点金属シリサイドで構成されたことを特徴とする
請求項１０記載の半導体装置。 - 【請求項１２】 前記高融点金属をチタンＴｉとしたこ
とを特徴とする請求項１０記載の半導体装置。 - 【請求項１３】 第１と第２の領域にそれぞれ構成され
たＭＯＳトランジスタを有する半導体装置の製造方法に
おいて、 前記第１と第２の領域を素子分離し、基板上にゲート絶
縁膜と該ゲート絶縁膜の上部にゲート電極を形成する工
程と、 前記ゲート電極をマスクとして前記基板内に第１の不純
物を導入してＬＤＤ領域を形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成し、該サ
イドウォールをマスクとして前記基板内のソース／ドレ
イン領域に第２の不純物を導入する工程と、 前記第１と第２の領域の全面に高融点金属を堆積する工
程と、 前記高融点金属を熱処理して高融点金属シリサイドを形
成する工程と、 前記高融点金属を除去し、前記第２の領域をマスクで覆
い前記第１の領域のＭＯＳトランジスタの高融点金属シ
リサイドを除去する工程と、 前記第１と第２の領域の前記ＭＯＳトランジスタのソー
ス／ドレイン領域にコンタクトを形成し、電極を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１４】 前記高融点金属シリサイドを除去する
際、フッ酸を含む溶液でウエットエッチングを行うこと
を特徴とする請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記第２の領域をマスクで覆い前記第
１の領域のＭＯＳトランジスタの前記高融点金属シリサ
イドを除去する工程において、アンモニア過水を用いて
除去したことを特徴とする請求項１３記載の半導体装置
の製造方法。 - 【請求項１６】 前記高融点金属シリサイドを熱処理し
て相転移させたことを特徴とする請求項１３記載の半導
体装置の製造方法。 - 【請求項１７】 前記高融点金属をチタンＴｉとしたこ
とを特徴とする請求項１３記載の半導体装置の製造方
法。 - 【請求項１８】 前記高融点金属を窒素雰囲気中で熱処
理することを特徴とする請求項１３記載の半導体装置の
製造方法。 - 【請求項１９】 第１と第２の領域にそれぞれ構成され
たＭＯＳトランジスタを有する半導体装置の製造方法に
おいて、 前記第１と第２の領域を素子分離し、基板上にゲート絶
縁膜とゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記基板内に第１の不純
物を導入してＬＤＤ領域を形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成し、該サ
イドウォールをマスクとして前記基板内のソース／ドレ
イン領域に第２の不純物を導入する工程と、 前記第１と第２の領域の全面に高融点金属を堆積する工
程と、 前記高融点金属を熱処理して前記ゲート電極の上部に高
融点金属シリサイドを形成する工程と、 前記高融点金属を除去し、前記高融点金属シリサイドを
熱処理する工程と、 前記第２の領域をマスクで覆い前記第１の領域のＭＯＳ
トランジスタの前記高融点金属シリサイドを除去する工
程と、 前記第１と第２の領域のＭＯＳトランジスタの前記ソー
ス／ドレイン領域にコンタクトを形成し、電極を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２０】 前記高融点金属の熱処理を窒素雰囲気
中で行うことを特徴とする請求項１９記載の半導体装置
の製造方法。 - 【請求項２１】 前記高融点金属シリサイドを熱処理す
る際、窒素雰囲気中でＲＴＡを用いて熱処理することを
特徴とする請求項１９記載の半導体装置の製造方法。 - 【請求項２２】 前記高融点金属シリサイドを除去する
際、フッ酸を含む溶液を用いてウエットエッチングを行
うことを特徴とする請求項１９記載の半導体装置の製造
方法。 - 【請求項２３】 前記高融点金属を除去し、前記第２の
領域をマスクで覆い前記第１の領域のＭＯＳトランジス
タの前記高融点金属シリサイドを除去する工程におい
て、アンモニア過水を用いて除去したことを特徴とする
請求項１９記載の半導体装置の製造方法。 - 【請求項２４】 前記高融点金属シリサイドを熱処理し
て相転移させたことを特徴とする請求項１９記載の半導
体装置の製造方法。 - 【請求項２５】 前記高融点金属をチタンＴｉとしたこ
とを特徴とする請求項１９記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303023A JP2000133720A (ja) | 1998-10-23 | 1998-10-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303023A JP2000133720A (ja) | 1998-10-23 | 1998-10-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133720A true JP2000133720A (ja) | 2000-05-12 |
Family
ID=17916013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10303023A Pending JP2000133720A (ja) | 1998-10-23 | 1998-10-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070490A1 (ja) * | 2004-12-28 | 2006-07-06 | Matsushita Electric Industrial Co., Ltd. | 半導体装置およびその製造方法 |
| KR100763680B1 (ko) | 2006-08-23 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 소자의 콘택 구조 및 그 제조 방법 |
| WO2008038237A3 (en) * | 2006-09-29 | 2008-06-26 | Nxp Bv | Silicide formation on a wafer |
-
1998
- 1998-10-23 JP JP10303023A patent/JP2000133720A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070490A1 (ja) * | 2004-12-28 | 2006-07-06 | Matsushita Electric Industrial Co., Ltd. | 半導体装置およびその製造方法 |
| KR100763680B1 (ko) | 2006-08-23 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 소자의 콘택 구조 및 그 제조 방법 |
| WO2008038237A3 (en) * | 2006-09-29 | 2008-06-26 | Nxp Bv | Silicide formation on a wafer |
| US9379020B2 (en) | 2006-09-29 | 2016-06-28 | Nxp B.V. | Silicide formation on a wafer |
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