JP2011003737A - 固体撮像素子、撮像装置 - Google Patents
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Abstract
【課題】フォトダイオードの面積を充分に確保して、かつ、グローバルシャッタを実現することが可能な構成の固体撮像素子を提供する。
【解決手段】フォトダイオードPDと、転送ゲート14と、第1導電型のソースS及びドレインDと、第1導電型のチャネル領域18と、ゲート15及びゲート絶縁膜12とから成る増幅トランジスタと、転送ゲート14の下から増幅トランジスタのバックゲート部にまでわたって形成されたn型の半導体領域16とを含み、転送ゲート14によりn型の半導体領域16に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される固体撮像素子を構成する。
【選択図】図1
【解決手段】フォトダイオードPDと、転送ゲート14と、第1導電型のソースS及びドレインDと、第1導電型のチャネル領域18と、ゲート15及びゲート絶縁膜12とから成る増幅トランジスタと、転送ゲート14の下から増幅トランジスタのバックゲート部にまでわたって形成されたn型の半導体領域16とを含み、転送ゲート14によりn型の半導体領域16に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される固体撮像素子を構成する。
【選択図】図1
Description
本発明は、固体撮像素子、並びに、固体撮像素子を備えた撮像装置に係わる。
従来のCMOSイメージセンサは、フォトダイオードで光電変換、蓄積された電荷を、読み出し電極を経由させ、フローティングディフュージョンと呼ばれる電荷−電圧変換アンプに電荷を転送している。
そして、電荷−電圧変換アンプにおいて、その電荷の量を電圧として、行列状に配置された画素の行毎に又は列毎に電圧を出力させることにより、映像信号を出力させている。
即ち、例えば、図7に示すように、1行目からN行目まで、露光(光電変換、電荷蓄積)と信号出力とが1行ずつタイミングがずれて順次行われていく。そして、図7の場合、1フレームの間に全行の信号出力が行われる。
このように、行毎に又は列毎に動作が実行されるため、撮像領域全体では、光電変換と電荷蓄積が同一時刻で行われない。これにより、フォーカルプレーンと呼ばれる画像のゆがみが発生してしまう。
即ち、例えば、図7に示すように、1行目からN行目まで、露光(光電変換、電荷蓄積)と信号出力とが1行ずつタイミングがずれて順次行われていく。そして、図7の場合、1フレームの間に全行の信号出力が行われる。
このように、行毎に又は列毎に動作が実行されるため、撮像領域全体では、光電変換と電荷蓄積が同一時刻で行われない。これにより、フォーカルプレーンと呼ばれる画像のゆがみが発生してしまう。
この問題を根本的に回避するためには、一般的に、各画素内にアナログメモリを設けたグローバルシャッタ構造が採用されている(例えば、特許文献1を参照。)。
アナログメモリを設けてグローバルシャッタ構造としたCMOSイメージセンサの一例の概略断面図を、図8に示す。なお、図8に示す構成は、メモリの位置や画素構造が前記特許文献1に記載された構成とは異なるが、メモリの役割は同様である。
図8に示すように、それぞれ半導体基体51に形成された、フォトダイオードPDとフローティングディフュージョンFDとの間に、第1の転送ゲート52、アナログメモリ54、第2の転送ゲート53が設けられている。フローティングディフュージョンFDの右には、リセットゲート55を介してドレインDが形成されており、その右に増幅トランジスタ(アンプトランジスタ)のドレインD・ゲート56・ソースSが形成されている。フローティングディフュージョンFDは、配線57により増幅トランジスタのゲート56に電気的に接続されている。第1の転送ゲート52、アナログメモリ54、第2の転送ゲート53、フローティングディフュージョンFD、リセットゲート55、ドレインDを覆って、遮光膜58が形成されている。
図8に示すように、それぞれ半導体基体51に形成された、フォトダイオードPDとフローティングディフュージョンFDとの間に、第1の転送ゲート52、アナログメモリ54、第2の転送ゲート53が設けられている。フローティングディフュージョンFDの右には、リセットゲート55を介してドレインDが形成されており、その右に増幅トランジスタ(アンプトランジスタ)のドレインD・ゲート56・ソースSが形成されている。フローティングディフュージョンFDは、配線57により増幅トランジスタのゲート56に電気的に接続されている。第1の転送ゲート52、アナログメモリ54、第2の転送ゲート53、フローティングディフュージョンFD、リセットゲート55、ドレインDを覆って、遮光膜58が形成されている。
このようにアナログメモリ54を設けたことにより、撮像領域の全画素で、光電変換と電荷蓄積を同一時刻で行って、シャッタ動作をCCDイメージセンサと同様に全画素同時に行うグローバルシャッタとすることが可能になる。
即ち、光電変換と電荷蓄積の期間を全画素において同一時刻で行うために、リセットゲート55による電荷の排出と、第1の転送ゲート52によるフォトダイオードPDからアナログメモリ54への電荷の転送は、全画素で同時に行う。そして、アナログメモリ54に転送した電荷の読み出しは、行列状に配置された画素の行毎に又は列毎に行う。
これにより、撮像領域の全画素で、光電変換と電荷蓄積を同一時刻で行うことが可能になり、前述した画像のゆがみの発生を防ぐことができる。そして、電荷の読み出しの動作は、アナログメモリを設けていないCMOSイメージセンサと同様に行うことができる。
即ち、光電変換と電荷蓄積の期間を全画素において同一時刻で行うために、リセットゲート55による電荷の排出と、第1の転送ゲート52によるフォトダイオードPDからアナログメモリ54への電荷の転送は、全画素で同時に行う。そして、アナログメモリ54に転送した電荷の読み出しは、行列状に配置された画素の行毎に又は列毎に行う。
これにより、撮像領域の全画素で、光電変換と電荷蓄積を同一時刻で行うことが可能になり、前述した画像のゆがみの発生を防ぐことができる。そして、電荷の読み出しの動作は、アナログメモリを設けていないCMOSイメージセンサと同様に行うことができる。
この図8に示す構造を、図9に示すグローバルシャッタ構造を採用しない場合の概略断面図と比較すると、転送ゲート52,53が2つあり、2つの転送ゲート52,53の間にアナログメモリ54が設けられている点で異なっている。
グローバルシャッタ構造を採用した場合には、図8に示したように、フォトダイオードPDと電荷電圧変換アンプ(増幅トランジスタ)との間に、アナログメモリ54を設ける必要がある。
図8及び図9は、画素内の各部品の大きさを等しく表示しているため、図8では画素が図9よりも大きくなっている。
図8及び図9は、画素内の各部品の大きさを等しく表示しているため、図8では画素が図9よりも大きくなっている。
しかしながら、実際のCMOSイメージセンサでは、画素数に対応して、1画素のサイズが所定のサイズに決まってしまう。
従って、アナログメモリ54を設けたことにより、1画素内のフォトダイオードPDの面積の比率が減少するので、所定のサイズの画素におけるフォトダイオードの面積が減少する。これにより、受光面積が減少して感度が低下する問題や、電荷蓄積部の面積が減少して飽和電荷量が低下する問題等が発生する。
従って、アナログメモリ54を設けたことにより、1画素内のフォトダイオードPDの面積の比率が減少するので、所定のサイズの画素におけるフォトダイオードの面積が減少する。これにより、受光面積が減少して感度が低下する問題や、電荷蓄積部の面積が減少して飽和電荷量が低下する問題等が発生する。
上述した問題の解決のために、本発明においては、フォトダイオードの面積を充分に確保して、かつ、グローバルシャッタを実現することが可能な構成の固体撮像素子、並びこの固体撮像素子を備えた撮像装置を提供するものである。
本発明の固体撮像素子は、半導体基体内に形成された、光電変換が行われるフォトダイオードと、半導体基体上にゲート絶縁膜を介して形成された、フォトダイオードで発生した電荷を転送するための転送ゲートとを含む。また、第1導電型のソース及びドレインと、第1導電型のチャネル領域と、ゲート及びゲート絶縁膜とから成る増幅トランジスタと、転送ゲートの下から増幅トランジスタのバックゲート部にまでわたって形成された、第1導電型の半導体領域とを含む。さらに、転送ゲートにより第1導電型の半導体領域に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される構成である。
本発明の撮像装置は、入射光を集光する集光光学部と、この集光光学部で集光した入射光を受光して光電変換する固体撮像素子と、この固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む。そして、本発明の撮像装置は、固体撮像素子が前記本発明の固体撮像素子の構成であるものである。
上述の本発明の固体撮像素子の構成によれば、フォトダイオードから転送ゲートによって転送された電荷を、転送ゲートの下から増幅トランジスタのバックゲート部にまでわたって形成された第1導電型の半導体領域に一旦蓄積することができる。
即ち、この第1導電型の半導体領域によって、前述したアナログメモリと同様の機能を実現することができる。
即ち、この第1導電型の半導体領域によって、前述したアナログメモリと同様の機能を実現することができる。
また、転送ゲートにより第1導電型の半導体領域に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される構成である。
これにより、例えば、この閾値の変調による増幅トランジスタのソースの電位の変化を検出することにより、第1導電型の半導体領域に蓄積された電荷の量を検知することができる。
これにより、例えば、この閾値の変調による増幅トランジスタのソースの電位の変化を検出することにより、第1導電型の半導体領域に蓄積された電荷の量を検知することができる。
さらに、増幅トランジスタのソース及びチャネル領域と第1導電型の半導体領域とを上下に配置することができるので、これらの領域が占める面積を低減することができる。
これにより、図8に示したアナログメモリを有する構成と比較して、画素全体の面積を低減することができる。そして、第1導電型の半導体領域に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、同一のキャリア(電子、或いは、正孔)とすることができる。
さらにまた、第1導電型の半導体領域から増幅トランジスタのドレインへ電荷を排出して電荷のリセットを行うことが可能になる。
これにより、図8に示したアナログメモリを有する構成と比較して、画素全体の面積を低減することができる。そして、第1導電型の半導体領域に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、同一のキャリア(電子、或いは、正孔)とすることができる。
さらにまた、第1導電型の半導体領域から増幅トランジスタのドレインへ電荷を排出して電荷のリセットを行うことが可能になる。
上述した各構成を有することにより、転送ゲートによるフォトダイオードからの電荷の転送と、第1導電型の半導体領域からドレインへの電荷の排出(リセット)とを、それぞれ全画素で同一時刻に行えば、グローバルシャッタを実現することができる。
上述の本発明の撮像装置の構成によれば、固体撮像素子が前記本発明の固体撮像素子の構成であるので、アナログメモリを有する構成と比較して、画素全体の面積を低減することができ、かつグローバルシャッタを実現することができる。
上述の本発明によれば、アナログメモリを有する構成と比較して、画素全体の面積を低減することができるため、画素におけるフォトダイオードの面積比率を増やすことができる。これにより、画素サイズが小さくなっても、フォトダイオードの面積を充分に確保して、感度や飽和電荷量を充分に確保することが可能になる。即ち、暗い被写体や明るい被写体に対応することができる。
また、本発明によれば、グローバルシャッタを実現することができるので、フォーカルプレーンと呼ばれる画像のゆがみが発生しない。
従って、本発明により、画質の良好な画像を得ることが可能になる。
また、本発明によれば、グローバルシャッタを実現することができるので、フォーカルプレーンと呼ばれる画像のゆがみが発生しない。
従って、本発明により、画質の良好な画像を得ることが可能になる。
以下、発明を実施するための最良の形態(以下、実施の形態とする)について説明する。
なお、説明は以下の順序で行う。
1.固体撮像素子の実施の形態
2.固体撮像素子の変形例
3.撮像装置の実施の形態
なお、説明は以下の順序で行う。
1.固体撮像素子の実施の形態
2.固体撮像素子の変形例
3.撮像装置の実施の形態
<1.固体撮像素子の実施の形態>
本発明の固体撮像素子の一実施の形態の概略構成図(断面図)を、図1に示す。
本実施の形態は、本発明をCMOSイメージセンサ(CMOS型固体撮像素子)に適用した場合である。
図1は、撮像領域の1画素分の断面図を示している。
本発明の固体撮像素子の一実施の形態の概略構成図(断面図)を、図1に示す。
本実施の形態は、本発明をCMOSイメージセンサ(CMOS型固体撮像素子)に適用した場合である。
図1は、撮像領域の1画素分の断面図を示している。
この固体撮像素子では、半導体基体11に形成されたn型の半導体領域により構成されるフォトダイオードPDによって、受光部が構成されている。
半導体基体11の表面にはゲート絶縁膜12が形成され、フォトダイオードPDの上の半導体基体11の表面付近には、p型の高濃度の(p+の)正電荷蓄積領域13が形成されている。入射光により光電変換がなされて、電子及びホールが発生し、電子はフォトダイオードPDのn型の半導体領域に蓄積され、ホールは表面付近の正電荷蓄積領域13に蓄積される。
フォトダイオードPDの右側には、転送ゲート14が形成されている。
図中右側には増幅トランジスタ(アンプトランジスタ)が形成されている。増幅トランジスタのゲート15は、ゲート絶縁膜12の上に形成されている。増幅トランジスタのソースS及びドレインDは、半導体基体11内のn型の高濃度(n+)の半導体領域により、形成されている。
増幅トランジスタのソースSには、接地電位に接続されている配線19が接続されている。
さらに、フォトダイオードPD以外の部分を覆って、遮光膜20が形成されている。
以上述べた各部品は、図9に示した従来のCMOSイメージセンサと同様の構成になっている。
半導体基体11の表面にはゲート絶縁膜12が形成され、フォトダイオードPDの上の半導体基体11の表面付近には、p型の高濃度の(p+の)正電荷蓄積領域13が形成されている。入射光により光電変換がなされて、電子及びホールが発生し、電子はフォトダイオードPDのn型の半導体領域に蓄積され、ホールは表面付近の正電荷蓄積領域13に蓄積される。
フォトダイオードPDの右側には、転送ゲート14が形成されている。
図中右側には増幅トランジスタ(アンプトランジスタ)が形成されている。増幅トランジスタのゲート15は、ゲート絶縁膜12の上に形成されている。増幅トランジスタのソースS及びドレインDは、半導体基体11内のn型の高濃度(n+)の半導体領域により、形成されている。
増幅トランジスタのソースSには、接地電位に接続されている配線19が接続されている。
さらに、フォトダイオードPD以外の部分を覆って、遮光膜20が形成されている。
以上述べた各部品は、図9に示した従来のCMOSイメージセンサと同様の構成になっている。
半導体基体11としては、シリコン基板等の半導体基板や、半導体基板上の半導体エピタキシャル層や、基板上に形成された半導体層等を使用することができる。
本実施の形態の固体撮像素子においては、特に、転送ゲート14の右側の半導体基体11の表面付近に、バーチャルゲートとして、第2導電型、この場合はp型の高濃度(p+)の半導体領域17が形成されている。このp型の高濃度の半導体領域17は、転送ゲート14の右側の半導体基体11の表面付近(バーチャルゲートとなる部分)から、増幅トランジスタのゲート15の下方にある増幅トランジスタのチャネル領域18の下に延びて形成されている。さらに、このp型の高濃度の半導体領域17は、ドレインDにまで達するように形成されている。
p型の高濃度の半導体領域17の下には、転送ゲート14の下方のチャネル領域から増幅トランジスタのゲート15及びチャネル領域18の下方に延びて、さらにドレインDにまで達するように、第1導電型、この場合はn型の半導体領域16が形成されている。
本実施の形態の構成は、図9に示した従来の構成と比較すると、図9の構成にあった、フローティングディフュージョンFD及びリセットトランジスタのゲート55とドレインDが省略されている。また、本実施の形態では、増幅トランジスタのソースS及びチャネル領域18は、比較的浅く、小さい体積に形成されている。
p型の高濃度の半導体領域17の下には、転送ゲート14の下方のチャネル領域から増幅トランジスタのゲート15及びチャネル領域18の下方に延びて、さらにドレインDにまで達するように、第1導電型、この場合はn型の半導体領域16が形成されている。
本実施の形態の構成は、図9に示した従来の構成と比較すると、図9の構成にあった、フローティングディフュージョンFD及びリセットトランジスタのゲート55とドレインDが省略されている。また、本実施の形態では、増幅トランジスタのソースS及びチャネル領域18は、比較的浅く、小さい体積に形成されている。
本実施の形態では、増幅トランジスタのソースS及びチャネル領域18と、n型の半導体領域16とが、p型の高濃度の半導体領域17によって分離されている。このp型の高濃度の半導体領域17は、固定の電位とされる。
転送ゲート14によってフォトダイオードPDから転送された信号電荷、即ち電子は、n型の半導体領域16に転送される。そして、n型の半導体領域16の増幅トランジスタのチャネル領域18の下方の部分に、転送された信号電荷(電子)が蓄積される。
転送ゲート14によってフォトダイオードPDから転送された信号電荷、即ち電子は、n型の半導体領域16に転送される。そして、n型の半導体領域16の増幅トランジスタのチャネル領域18の下方の部分に、転送された信号電荷(電子)が蓄積される。
さらに、増幅トランジスタのドレインDは、n型の半導体領域16に対応して、比較的半導体基体11の深い位置まで形成されている。これにより、増幅トランジスタのドレインDと、リセット後の信号電荷の排出用のリセットドレインとを兼ねることができる。
リセット動作は、増幅トランジスタのドレインDのドレイン電位VDを変化させて、n型の半導体領域16からドレインDに信号電荷を排出することにより、実行することができる。
リセット動作は、増幅トランジスタのドレインDのドレイン電位VDを変化させて、n型の半導体領域16からドレインDに信号電荷を排出することにより、実行することができる。
図1の構成の固体撮像素子の動作を、図2を参照して説明する。
図2Aは、図1と同じ断面図である。
なお、図1及び図2Aでは簡略化のために図示を省略しているが、実際には、増幅トランジスタのドレインDとn型の半導体領域16との間には、電子に対するバリアを形成するために、p型の半導体領域が形成される。
図2Aは、図1と同じ断面図である。
なお、図1及び図2Aでは簡略化のために図示を省略しているが、実際には、増幅トランジスタのドレインDとn型の半導体領域16との間には、電子に対するバリアを形成するために、p型の半導体領域が形成される。
まず、電荷を蓄積する過程では、図2Bに示すように、転送ゲート14はオフ状態であり、フォトダイオードPDに光電変換により得られた電荷が蓄積される。また、ドレイン電位VDを低い電位とすることにより、ドレインDとn型の半導体領域16との間に、前述したp型の半導体領域によって、バリアが形成されている。
次に、リセット過程では、図2Cに示すように、ドレイン電位VDを上げることにより、ドレインDのポテンシャルが変化して、ドレインDとn型の半導体領域16との間のバリアがなくなる。これにより、n型の半導体領域16にあった電荷がドレインDを通じて画素の外部に排出される。このリセット過程は、全画素で同一時刻に行われる。
次に、プリチャージ過程では、図2Dに示すように、ドレイン電位VDを下げて低い電位に戻すことにより、ドレインDとn型の半導体領域16との間にバリアが形成される。
次に、電荷転送過程では、図2Eに示すように、転送ゲート14がオン状態になり、フォトダイオードPDに蓄積されていた電荷が、n型の半導体領域16に転送される。この電荷転送過程は、全画素で同一時刻に行われる。転送された電荷は、n型の半導体領域16の増幅トランジスタのチャネル領域18の下方の部分に蓄積される。
次に、読み出し過程では、図2Fに示すように、転送ゲート14がオフ状態に戻る。そして、n型の半導体領域16内の信号電荷の量により、増幅トランジスタの閾値が変化するので、これにより、信号電荷の量を検知することができる。即ち、増幅トランジスタと、増幅トランジスタのバックゲート部のn型の半導体領域16によって、CMD(Charge Modulation Device;電荷変調素子)が構成されている。
なお、この読み出し過程は、行列状に配置された画素の行毎に又は列毎に行われる。
読み出し過程が終わると、図2Cに示したリセット過程に戻り、n型の半導体領域16内の信号電荷を排出する。
なお、この読み出し過程は、行列状に配置された画素の行毎に又は列毎に行われる。
読み出し過程が終わると、図2Cに示したリセット過程に戻り、n型の半導体領域16内の信号電荷を排出する。
上述した動作では、リセット過程と電荷転送過程とが、それぞれ全画素で同一時刻に行われるので、露光期間及び電荷の蓄積期間は、全画素で同一期間(開始及び終了が同一時刻)になる。即ち、グローバルシャッタ動作が実現されている。
ところで、図1及び図2Aに示した断面図は、本実施の形態の固体撮像素子の概略断面図であったが、各部品のより詳細な構成の例を、以下、図3〜図5を参照して説明する。
図3は、本実施の形態の固体撮像素子の平面レイアウトの例を示している。また、図3のA−A´における断面図を図4Aに示し、図3のB−B´における断面図を図4Bに示す。
図3の平面図においては、配線やソースS・ドレインD用の電極の図示を省略している。そして、それぞれ略正方形の画素を、縦2画素・横2画素の合計4画素示している。
フォトダイオードPDのn型の半導体領域の周囲には、隣接する画素と電気的に分離するための素子分離領域21が、p型の高濃度(p+)の半導体領域によって形成されている。この素子分離領域21は、図4A及び図4Bの断面図に示すように、フォトダイオードPDと比較して、かなり深いところまで形成されている。
各画素において、図3中左側にフォトダイオードPDが配置され、右側に転送ゲート14や増幅トランジスタが配置されている。転送ゲートの右側で、増幅トランジスタのソースSの手前側には、p型の高濃度(p+)の半導体領域17のうち、半導体基体11の表面付近の部分(バーチャルゲートとなる部分)17Aがある。
そして、図4A及び図4Bに示すように、p型の高濃度(p+)の半導体領域17は、半導体基体11の表面付近の部分17Aと、増幅トランジスタのソースS及びチャネル領域18の下方のある程度の深さにある部分17Bとによって、構成されている。これら2つの部分17A,17Bは接続されている。
また、図3では、増幅トランジスタのソースS及びドレインDにそれぞれ接続される、ソース電極22及びドレイン電極23を、コンタクト部として表示している。
図3の平面図においては、配線やソースS・ドレインD用の電極の図示を省略している。そして、それぞれ略正方形の画素を、縦2画素・横2画素の合計4画素示している。
フォトダイオードPDのn型の半導体領域の周囲には、隣接する画素と電気的に分離するための素子分離領域21が、p型の高濃度(p+)の半導体領域によって形成されている。この素子分離領域21は、図4A及び図4Bの断面図に示すように、フォトダイオードPDと比較して、かなり深いところまで形成されている。
各画素において、図3中左側にフォトダイオードPDが配置され、右側に転送ゲート14や増幅トランジスタが配置されている。転送ゲートの右側で、増幅トランジスタのソースSの手前側には、p型の高濃度(p+)の半導体領域17のうち、半導体基体11の表面付近の部分(バーチャルゲートとなる部分)17Aがある。
そして、図4A及び図4Bに示すように、p型の高濃度(p+)の半導体領域17は、半導体基体11の表面付近の部分17Aと、増幅トランジスタのソースS及びチャネル領域18の下方のある程度の深さにある部分17Bとによって、構成されている。これら2つの部分17A,17Bは接続されている。
また、図3では、増幅トランジスタのソースS及びドレインDにそれぞれ接続される、ソース電極22及びドレイン電極23を、コンタクト部として表示している。
なお、図4Bにおいても図示を省略しているが、実際には、増幅トランジスタのドレインDとn型の半導体領域16との間に、電子に対するバリアを形成するために、p型の半導体領域が形成される。
さらに、増幅トランジスタの部分の詳細な断面図を、図5に示す。
n+のソースSの表面にソース電極22が直接接続され、n+のドレインDの表面にドレイン電極23が直接接続されている。
図5に示す構成では、増幅トランジスタのドレインDが、図1等と比較して、浅く形成されており、このドレインDの下を囲むように、図2B及び図2D〜図2Fに示したバリアを形成するために、p型の半導体領域31が形成されている。
このp型の半導体領域31は、バーチャルゲートのp+の半導体領域17よりも充分に低濃度に形成されている。これにより、ドレインDの電位VGを上げたときに、図2Cに示したように、バリアをなくすことができる。
n+のソースSの表面にソース電極22が直接接続され、n+のドレインDの表面にドレイン電極23が直接接続されている。
図5に示す構成では、増幅トランジスタのドレインDが、図1等と比較して、浅く形成されており、このドレインDの下を囲むように、図2B及び図2D〜図2Fに示したバリアを形成するために、p型の半導体領域31が形成されている。
このp型の半導体領域31は、バーチャルゲートのp+の半導体領域17よりも充分に低濃度に形成されている。これにより、ドレインDの電位VGを上げたときに、図2Cに示したように、バリアをなくすことができる。
なお、p型の半導体領域31の形成位置は、図5の位置に限定されるものではない。
例えば、図4Bの断面図において、ドレインDとn型の半導体領域16との間に、上下方向にp型の半導体領域31を形成することも可能である。
例えば、図4Bの断面図において、ドレインDとn型の半導体領域16との間に、上下方向にp型の半導体領域31を形成することも可能である。
上述の本実施の形態の構成によれば、n型の半導体領域16が、転送ゲート14の下から増幅トランジスタのバックゲート部にまでわたって形成されている。また、p型の高濃度の半導体領域17が、転送ゲート14に隣接する領域の半導体基体11の表面から、増幅トランジスタのチャネル領域18とn型の半導体領域16の間を含んで、増幅トランジスタのドレインDにまで達して形成されている。
これにより、フォトダイオードPDから転送ゲート14によって転送された電荷を、n型の半導体領域16に一旦蓄積することができる。即ち、このn型の半導体領域16によって、前述したアナログメモリと同様の機能を実現することができる。
これにより、フォトダイオードPDから転送ゲート14によって転送された電荷を、n型の半導体領域16に一旦蓄積することができる。即ち、このn型の半導体領域16によって、前述したアナログメモリと同様の機能を実現することができる。
また、p型の高濃度の半導体領域17によって、n型の半導体領域16と、増幅トランジスタのソースS及びチャネル領域18とを電気的に分離することができる。このため、転送ゲート14によって転送した電荷が増幅トランジスタのソースS及びチャネル領域18に入り込まない。そして、n型の半導体領域16に一旦蓄積された電荷によって、増幅トランジスタの閾値を変調することができ、例えば、この閾値の変調によるソースSの電位の変化を検出することにより、n型の半導体領域に蓄積された電荷の量を検知することができる。
しかも、p型の高濃度の半導体領域17を挟んで、増幅トランジスタのソースS及びチャネル領域18とn型の半導体領域16とを上下に配置することができるので、これらの領域S,18,16が占める面積を低減することができる。このため、図8に示したアナログメモリを有する構成と比較して、画素全体の面積を低減することができる。このように画素全体の面積を低減することができるため、画素におけるフォトダイオードPDの面積比率を増やすことができる。これにより、画素サイズが小さくなっても、フォトダイオードPDの面積を充分に確保して、感度や飽和電荷量を充分に確保することが可能になる。即ち、暗い被写体や明るい被写体に対応することができる。
しかも、p型の高濃度の半導体領域17を挟んで、増幅トランジスタのソースS及びチャネル領域18とn型の半導体領域16とを上下に配置することができるので、これらの領域S,18,16が占める面積を低減することができる。このため、図8に示したアナログメモリを有する構成と比較して、画素全体の面積を低減することができる。このように画素全体の面積を低減することができるため、画素におけるフォトダイオードPDの面積比率を増やすことができる。これにより、画素サイズが小さくなっても、フォトダイオードPDの面積を充分に確保して、感度や飽和電荷量を充分に確保することが可能になる。即ち、暗い被写体や明るい被写体に対応することができる。
そして、n型の半導体領域16に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、共に電子として、同一のキャリアとすることができる。
前記特許文献1に記載された構成では、蓄積される電荷は電子となっていて、増幅トランジスタのチャネル領域を通るキャリアは正孔となっていたので、半導体基体の表面の界面準位に起因する暗電流を生じやすくなる。
これに対して、本実施の形態の構成では、n型の半導体領域16に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、共に同一のキャリア(電子)とすることができるので、暗電流を生じない。また、図1〜図5に示したように、増幅トランジスタのドレインDとボディ部のn型の半導体領域16からの電荷排出を行うドレインDとを共通の端子として使用することができる。これにより、さらにフォトダイオードPDの面積拡大が可能になる。
前記特許文献1に記載された構成では、蓄積される電荷は電子となっていて、増幅トランジスタのチャネル領域を通るキャリアは正孔となっていたので、半導体基体の表面の界面準位に起因する暗電流を生じやすくなる。
これに対して、本実施の形態の構成では、n型の半導体領域16に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、共に同一のキャリア(電子)とすることができるので、暗電流を生じない。また、図1〜図5に示したように、増幅トランジスタのドレインDとボディ部のn型の半導体領域16からの電荷排出を行うドレインDとを共通の端子として使用することができる。これにより、さらにフォトダイオードPDの面積拡大が可能になる。
さらに、図5に示したように、n型の半導体領域16と増幅トランジスタのドレインDとの間に、p型の半導体領域31を形成することにより、n型の半導体領域16と増幅トランジスタのドレインDとの間にバリアを形成することができる。そして、p型の半導体領域31は、p型の高濃度の半導体領域17よりも濃度が低いので、増幅トランジスタのドレインDの電位VDを上げることにより、バリアをなくすことができる。これにより、n型の半導体領域16からドレインへ電荷を排出して電荷のリセットを行うことができる。
そして、転送ゲート14によるフォトダイオードPDからの電荷の転送と、n型の半導体領域16からドレインDへの電荷の排出(リセット)とを、それぞれ全画素で同一時刻に行えば、グローバルシャッタを実現することができる。グローバルシャッタを実現することができるので、フォーカルプレーンと呼ばれる画像のゆがみが発生しない。
<2.固体撮像素子の変形例>
画素内における、フォトダイオード、転送ゲート、増幅トランジスタ等、各部の形状や配置は、図1〜図5に示した形状や配置に限定されるものではなく、その他の形状や配置とすることも可能である。
画素内における、フォトダイオード、転送ゲート、増幅トランジスタ等、各部の形状や配置は、図1〜図5に示した形状や配置に限定されるものではなく、その他の形状や配置とすることも可能である。
上述の実施の形態では、フォトダイオードPDの電荷蓄積領域とソースS及びドレインDと電荷の転送先の半導体領域16とをn型領域として、素子分離領域21とバーチャルゲート及びバリアとなる半導体領域17とをp型領域としていた。そして、電子をキャリアとして動作させる構成であった。
本発明では、上述の実施の形態とは各領域の導電型を反対導電型として、ホールをキャリアとして動作させる構成とすることも可能である。
本発明では、上述の実施の形態とは各領域の導電型を反対導電型として、ホールをキャリアとして動作させる構成とすることも可能である。
上述の実施の形態では、増幅トランジスタのソースS及びチャネル領域18とn型の半導体領域16との間に、p型の高濃度の半導体領域17を設けていた。また、n型の半導体領域16と増幅トランジスタのドレインDとの間に、p型の半導体領域31を設けていた。
本発明では、これらのp型の半導体領域17,31は必須の構成ではなく、例えばn型領域の不純物濃度を変えて、増幅トランジスタの下方のポテンシャル分布を調節することによって、p型の半導体領域と同様の作用を実現しても構わない。
本発明では、これらのp型の半導体領域17,31は必須の構成ではなく、例えばn型領域の不純物濃度を変えて、増幅トランジスタの下方のポテンシャル分布を調節することによって、p型の半導体領域と同様の作用を実現しても構わない。
上述の実施の形態では、本発明をCMOSイメージセンサ(CMOS型固体撮像素子)に適用した場合であったが、本発明はその他各種のMOS型の固体撮像素子にも適用することが可能である。
<3.撮像装置の実施の形態>
次に、本発明の撮像装置の実施の形態を説明する。
本発明の撮像装置の一実施の形態の概略構成図(ブロック図)を、図6に示す。
この撮像装置としては、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等が挙げられる。
次に、本発明の撮像装置の実施の形態を説明する。
本発明の撮像装置の一実施の形態の概略構成図(ブロック図)を、図6に示す。
この撮像装置としては、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等が挙げられる。
図6に示すように、撮像装置500は、固体撮像素子(図示せず)を備えた撮像部501を有している。この撮像部501の前段には、入射光を集光して像を結像させる結像光学系502が備えられている。また、撮像部501の後段には、撮像部501を駆動する駆動回路、固体撮像素子で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部503が接続されている。また、信号処理部503によって処理された画像信号は、画像記憶部(図示せず)によって記憶させることができる。
このような撮像装置500において、固体撮像素子として、前述した実施の形態の固体撮像素子等の、本発明の固体撮像素子を用いることができる。
そして、転送ゲートによる電荷転送過程と、増幅トランジスタのバックゲート部の半導体領域に蓄積された電荷のリセット過程とが、それぞれ固体撮像素子の全画素で同一時刻に行われるように、駆動回路によって撮像部501を駆動する。これにより、グローバルシャッタ動作を行うことができる。
そして、転送ゲートによる電荷転送過程と、増幅トランジスタのバックゲート部の半導体領域に蓄積された電荷のリセット過程とが、それぞれ固体撮像素子の全画素で同一時刻に行われるように、駆動回路によって撮像部501を駆動する。これにより、グローバルシャッタ動作を行うことができる。
本実施の形態の撮像装置500によれば、本発明の固体撮像素子、即ち、前述したように、フォトダイオードの面積を減らさずにグローバルシャッタを実現できる固体撮像素子を用いている。これにより、明るい被写体や暗い被写体に対応することができ、比較的暗い所でも撮像を行うことができる、という利点がある。
なお、本発明の撮像装置は、図6に示した構成に限定されることはなく、固体撮像素子を用いる撮像装置であれば、適用することが可能である。
例えば、固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本発明の撮像装置は、例えば、カメラや撮像機能を有する携帯機器等、各種の撮像装置に適用することができる。また、「撮像」の広義の意味として、指紋検出装置等も含む。
例えば、固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本発明の撮像装置は、例えば、カメラや撮像機能を有する携帯機器等、各種の撮像装置に適用することができる。また、「撮像」の広義の意味として、指紋検出装置等も含む。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
11 半導体基体、12 ゲート絶縁膜、13 正電荷蓄積領域、14 転送ゲート、15 増幅トランジスタのゲート、16 n型の半導体領域、17 p型の高濃度の半導体領域、18 (増幅トランジスタの)チャネル領域、20 遮光膜、21 素子分離領域、22 ソース電極、23 ドレイン電極、31 p型の半導体領域、500 撮像装置、501 撮像部、502 結像光学系、503 信号処理部、PD フォトダイオード、S ソース、D ドレイン
Claims (7)
- 半導体基体内に形成された、光電変換が行われるフォトダイオードと、
前記半導体基体上に、ゲート絶縁膜を介して形成された、前記フォトダイオードで発生した電荷を転送するための転送ゲートと、
第1導電型のソース及びドレインと、第1導電型のチャネル領域と、ゲート及びゲート絶縁膜とから成る増幅トランジスタと、
前記転送ゲートの下から、前記増幅トランジスタのバックゲート部にまでわたって形成された、第1導電型の半導体領域とを含み、
前記転送ゲートにより前記第1導電型の半導体領域に転送された電荷によって生じる、前記増幅トランジスタの閾値変調が、電圧として読み出される
固体撮像素子。 - 前記第1導電型がn型であり、前記第2導電型がp型である、請求項1に記載の固体撮像素子。
- 前記転送ゲートに隣接する領域の前記半導体基体の表面から、前記増幅トランジスタの前記チャネル領域と前記第1導電型の半導体領域の間を含み、前記増幅トランジスタの第1導電型のドレインにまで達して形成された、第1の第2導電型の半導体領域と、前記第1導電型の半導体領域と前記増幅トランジスタの前記ドレインとの間に形成され、前記第1の第2導電型の半導体領域よりも濃度の低い、第2の第2導電型の半導体領域とをさらに含む、請求項1に記載の固体撮像素子。
- 入射光を集光する集光光学部と、
半導体基体内に形成された、光電変換が行われるフォトダイオードと、前記半導体基体上に、ゲート絶縁膜を介して形成された、前記フォトダイオードで発生した電荷を転送するための転送ゲートと、第1導電型のソース及びドレインと、第1導電型のチャネル領域と、ゲート及びゲート絶縁膜とから成る増幅トランジスタと、前記転送ゲートの下から、前記増幅トランジスタのバックゲート部にまでわたって形成された、第1導電型の半導体領域とを含み、前記転送ゲートにより前記第1導電型の半導体領域に転送された電荷によって生じる、前記増幅トランジスタの閾値変調が、電圧として読み出される固体撮像素子と、
前記固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む
撮像装置。 - 前記第1導電型がn型であり、前記第2導電型がp型である、請求項4に記載の撮像装置。
- 前記固体撮像素子が前記転送ゲートに隣接する領域の前記半導体基体の表面から、前記増幅トランジスタの前記チャネル領域と前記第1導電型の半導体領域の間を含み、前記増幅トランジスタの第1導電型のドレインにまで達して形成された、第1の第2導電型の半導体領域と、前記第1導電型の半導体領域と前記増幅トランジスタの前記ドレインとの間に形成され、前記第1の第2導電型の半導体領域よりも濃度の低い、第2の第2導電型の半導体領域とをさらに含む、請求項4に記載の撮像装置。
- 前記転送ゲートによる電荷転送過程と、前記第1導電型の半導体領域から前記ドレインへ電荷を排出するリセット過程とが、それぞれ前記固体撮像素子の全画素で同一時刻に行われるように、前記固体撮像素子を駆動する、請求項4に記載の撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009145664A JP2011003737A (ja) | 2009-06-18 | 2009-06-18 | 固体撮像素子、撮像装置 |
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JP2009145664A Pending JP2011003737A (ja) | 2009-06-18 | 2009-06-18 | 固体撮像素子、撮像装置 |
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JP (1) | JP2011003737A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013065569A1 (ja) * | 2011-11-04 | 2013-05-10 | ソニー株式会社 | 固体撮像素子、固体撮像素子の製造方法、及び、電子機器 |
-
2009
- 2009-06-18 JP JP2009145664A patent/JP2011003737A/ja active Pending
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