WO2006035504A1 - レイアウト適性確認装置及び方法並びにプログラム - Google Patents

レイアウト適性確認装置及び方法並びにプログラム Download PDF

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WO2006035504A1
WO2006035504A1 PCT/JP2004/014264 JP2004014264W WO2006035504A1 WO 2006035504 A1 WO2006035504 A1 WO 2006035504A1 JP 2004014264 W JP2004014264 W JP 2004014264W WO 2006035504 A1 WO2006035504 A1 WO 2006035504A1
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WO
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layout
suitability
fan
check
reference circuit
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PCT/JP2004/014264
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English (en)
French (fr)
Inventor
Shiro Hosotani
Osamu Tohyama
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Definitions

  • the present invention relates to a layout suitability confirmation apparatus and layout suitability confirmation method, and a layout suitability confirmation program that determine layout suitability based on design assets for designing a semiconductor integrated circuit.
  • RTL Register Transfer Level
  • Patent Document 1 US Pat. No. 6,145,117
  • the layout design and floor plan design data is used, and the upstream design such as logic synthesis is performed in accordance with the data. It was necessary to change the specifications on the upstream design side, such as logic synthesis conditions, each time.
  • the present invention has been made to solve the above-described problems, and an object thereof is to obtain a layout suitability confirmation apparatus, method, and program capable of confirming layout suitability without depending on layout design.
  • the layout suitability confirmation apparatus includes a layout suitability determination unit that inputs layout design information for layout design and outputs suitability information indicating the suitability of layout based on the information. Is.
  • FIG. 1 is a configuration diagram showing a layout suitability confirmation apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is an explanatory diagram when the layout suitability confirmation apparatus according to the first embodiment of the present invention is applied to layout design.
  • FIG. 3 is a flowchart showing the operation of the layout suitability confirmation apparatus according to embodiment 1 of the present invention.
  • FIG. 4 is an explanatory diagram when the layout suitability confirmation apparatus according to the second embodiment of the present invention is applied to layout design.
  • FIG. 5 is an explanatory diagram showing twist of wiring.
  • FIG. 6 is a circuit diagram of a module in which wiring twist may occur.
  • FIG. 7 is a configuration diagram of a layout suitability confirmation apparatus according to Embodiment 3 of the present invention.
  • FIG. 8 is a flowchart showing the operation of the layout suitability confirmation apparatus according to embodiment 3 of the present invention.
  • FIG. 9 is an explanatory diagram showing layout suitability information of a layout suitability confirmation apparatus according to Embodiment 3 of the present invention.
  • FIG. 10 is a configuration diagram of a layout suitability confirmation apparatus according to Embodiment 4 of the present invention.
  • FIG. 11 is a flowchart showing the operation of the layout suitability confirmation apparatus according to embodiment 4 of the present invention.
  • FIG. 12 is an explanatory diagram of wiring twist in the fifth embodiment of the present invention.
  • FIG. 13 is an explanatory diagram of a specific example of wiring twist in the fifth embodiment of the present invention.
  • FIG. 14 is a configuration diagram of a layout suitability confirmation apparatus according to Embodiment 5 of the present invention.
  • FIG. 15 is a flowchart showing the operation of the layout suitability confirmation apparatus according to embodiment 5 of the present invention.
  • FIG. 1 is a configuration diagram showing a layout suitability confirmation apparatus according to Embodiment 1 of the present invention.
  • the layout suitability determination unit 2 inputs layout design information 3, and based on the layout design information 3, the layout indicating the suitability of the input layout It is configured to output aptitude information 4.
  • the non-layer design information 3 indicates design assets for the non-layer design of the semiconductor integrated circuit.
  • information on logic and circuits such as a hardware description language and a net list, and a logic synthesis execution file Includes groups, synthesis log files, timing reports, wire load models, and more.
  • the layout suitability information 4 is information indicating an improper module, for example, if there is a fear that the module cannot meet the design speed!
  • the layout suitability confirmation device 1 is realized by a computer, and the layout suitability judgment unit 2 is composed of software corresponding to layout suitability judgment processing and hardware such as a CPU and a memory for executing this! RU
  • FIG. 2 is an explanatory diagram when the layout suitability confirmation apparatus according to the first embodiment is applied to layout design.
  • RTL5 is a level description expressed by flip-flops and combinational logic circuits for designing an actual circuit, and corresponds to the layout design information 3 in FIG.
  • the layout suitability determination unit 2 determines the layout suitability based on the information contained in the RTL5 description, the logic synthesis file group 10, the timing report 11, and the netlist 7, and outputs the layout suitability information 4. have.
  • Information included in the logic synthesis file group 10, the timing report 11, and the netlist 7 is also information corresponding to the layout design information 3 in FIG.
  • the logic synthesis tool 6 is a functional unit that converts the netlist 7 that is the level of the actual gate circuit based on the description of the RTL 5 and the logic synthesis execution file group 10.
  • the logic synthesis tool 6 has a function of outputting the timing report 11.
  • the netlist 7 is information representing the connection relation of the circuit in text.
  • the layout tool 8 is a functional unit that arranges circuit components (cells) on a module based on the netlist 7, and the layout data 9 is an output thereof.
  • the logic synthesis execution file group 10 is a group of various files indicating a synthesis script for executing logic synthesis and the restrictions for logic synthesis. Timing Report 11 shows the result of logic synthesis under any condition such as operating frequency. Information.
  • the ratio of the number of ports to the number of gates of the module (PG ratio) can be considered.
  • the ratio of the number of ports to the number of gates in a module is large!
  • the layout of cells included in the module tends to be scattered. This is because when the number of ports is large, there are many cases where the connection modules are diversified. This trend is stronger as the number of gates in the module is smaller.
  • a problem when the layout arrangement is dispersed includes speed degradation. If the arrangement is dispersed, the wiring becomes longer and the load capacity increases. If the timing of a path including a long wiring (flip-flop (hereinafter simply referred to as FF and! And signal path to FF) is critical, the desired speed may not be achieved due to the long wiring. .
  • a module having a large PG ratio and a small number of gates is determined as a layout inappropriate module based on the PG ratio and the number of gates included in the netlist 7.
  • the number of ports indicates the number of input / output terminals of the module.
  • FIG. 3 is a flowchart showing the operation for determining the suitability for layout according to the first embodiment.
  • the layout suitability determination unit 2 reads the PG ratio of the target module based on the layout design information 3. (Step ST101).
  • the PG ratio is greater than or equal to the threshold in step ST102
  • the number of gates is read based on the layout design information 3 (step ST103), and it is determined whether the number of gates is smaller than the predetermined threshold (step ST1 04). If the number of gates is greater than or equal to the threshold value in step ST104, the process is terminated. If the number is smaller than the threshold value, this module is determined as an inappropriate module and output to the inappropriate module list (step ST105).
  • the force is determined first by the PG ratio and then by the number of gates. This order may be reversed. In addition, the determination based on the PG ratio may be sufficient for both the PG ratio and the number of gates.
  • suitability information indicating the suitability of the input layout is input based on the information for layout design. Since the layout suitability determination unit that outputs is provided, the layout suitability can be confirmed without depending on the layout design.
  • the layout suitability determination unit is configured to determine the layout suitability based on the ratio between the circuit scale of the module and the number of ports. Can be extracted easily and reliably.
  • the layout suitability determination unit is configured to determine the layout suitability based on the ratio between the circuit scale of the module and the number of ports and the number of gates. Modules to be extracted as inappropriate modules can be further narrowed down, and inappropriate modules can be extracted more reliably.
  • the layout suitability confirmation method of Embodiment 1 the step of inputting layout design information for layout design, the step of determining the suitability of layout based on the layout design information, And a step of outputting the determination result as suitability information indicating the suitability of the layout, so that a layout suitability confirmation method can be realized without depending on the layout design.
  • the suitability of layout is determined based on the layout design information for layout design input to the computer. Since the step of judging and the step of outputting the judgment result as suitability information indicating the suitability of layout are executed, a device that can check layout suitability without depending on layout design is realized. Can be made.
  • FIG. 4 is an explanatory diagram showing the second embodiment.
  • the layout suitability determination unit 2 shown in FIG. 1 is composed of a first layout suitability determination unit 2a and a second layout suitability determination unit 2b.
  • the first layout suitability determination unit 2a has a function of determining layout suitability based on the information of RTL5 before execution of logic synthesis
  • the second layout suitability determination unit 2b is information after the logic synthesis is executed. It has the function of determining the suitability for layout based on the above.
  • the second layout suitability determination unit 2b has a function of outputting an inappropriate module list based on the PG ratio and the number of gates.
  • the layout suitability is determined based on whether the layout is suitable or not when the module determined as an inappropriate module by the first layout suitability determination unit 2a is given conditions more severe than the target condition. It has a function to do.
  • the logic synthesis tool 6 is configured to give conditions that are stricter than the target conditions, and to determine layout suitability based on the timing report 11 output under these conditions.
  • the clock frequency is increased will be described as an example of conditions that are stricter than the target conditions described above.
  • the design condition is a clock frequency of 50 MHz
  • the logic synthesis tool 6 performs logic synthesis at a clock frequency of 55 MHz, which is 10% higher, and outputs the timing report 11.
  • the second layout suitability determination unit 2b lays out a module improper list indicating that the module does not meet the desired timing. Output as aptitude information 4.
  • the designer changes the synthesis script so as to set, for example, a large wire load model based on the layout suitability information 4, and gives this to the logic synthesis tool 6.
  • the description of RTL5 is changed as in the first embodiment.
  • the case where the clock frequency is increased is described as an example of conditions that are stricter than the target conditions.
  • the present invention is not limited to this.
  • the temperature conditions are stricter.
  • Various methods can be used, such as a large wire load model or lowering the power supply voltage.
  • the layout suitability determination unit gives a condition that is stricter than the target condition
  • the layout suitability is determined based on whether or not the layout has suitability. Since it is configured, it is possible to extract an inappropriate module more reliably, and accordingly, further appropriate correction can be performed.
  • the layout suitability has been confirmed based on the PG ratio or the like, but the layout suitability includes, for example, wiring twist.
  • FIG. 5 is an explanatory diagram showing such twisting of the wiring.
  • FIG. 6 is a circuit diagram of a module in which wiring twisting may occur.
  • the register array section is composed of a path for inputting a register value from an input terminal I from a programmable control circuit (not shown) such as a CPU, and a terminal J for reading out the register value.
  • a programmable control circuit such as a CPU
  • a terminal J for reading out the register value.
  • the tournament-type tree circuit 100 of the selector (MUX) is generated.
  • a module having a possibility of twisting of wiring is determined using a layout suitability confirmation apparatus as described below.
  • FIG. 7 is a configuration diagram of the layout suitability confirmation apparatus according to the third embodiment.
  • a layout suitability determination unit 2c is a functional unit that determines layout suitability based on layout design information 3 and outputs layout suitability information 4 as a result.
  • the layout suitability determination unit 2c includes a first fan inch checking means 21, a list-up means 22, a second fan inch checking means 23, and a port extracting means 24.
  • the first fan inch check means 21 is a functional unit that investigates branching by using a check reference circuit such as FF or the input side of a signal from a port.
  • the list-up means 22 is a functional unit that lists up the check reference circuit that is the starting point of the signal when there is a branch exceeding the specified value.
  • the second fan inch check means 23 is a functional unit that checks the fan-in on the input side with the extracted start point as the end point.
  • the port extraction unit 24 has a function of extracting a port name when the start point is a port in the fan inch check by the second fan inch check means 23.
  • fan inch check means such as the first fan inch check means 21 and the second fan inch check means 23 can be realized by an existing EDA tool.
  • check criteria A circuit is a force that is a reference FF when performing a fan inch check. Any circuit other than a FF can be applied in the same manner as long as it is a reference circuit in such a check process.
  • FIG. 8 is a flowchart showing the operation of the third embodiment.
  • FIG. 9 is an explanatory diagram showing the layout suitability information 4 of the third embodiment.
  • the first fan inch check means 21 extracts all FFs and output ports (step ST201).
  • the first fan inch check means 21 checks the number of fan-ins for each of the extracted FF and output port (step ST202). Note that this is equivalent to extracting the data of the end point name and fan-in number fields in FIG. 9, respectively.
  • list-up means 22 extracts all FFs and output ports whose fan-in number exceeds a specified value (for example, 31), and lists all FF names that are starting points (step ST203). This is equivalent to extracting the data of the starting point name field in FIG. For example, the module shown in Figure 6 is listed because the number of fan-ins from output port J is 32 (FF1—FF32).
  • the port extracting means 24 When the second fan inch check means 23 traces to the fan-in side from the “starting FF” extracted in step ST203 and reaches the port instead of the FF, the port extracting means 24 The port name is extracted (step ST204). Further, the port extracting means 24 extracts the module name of the module connected to the extracted port (step ST205). These processes correspond to data extraction in the fields of “next start point name” and “connection destination module name” in FIG.
  • the layout suitability determination unit 2c outputs a thread file indicating data as shown in FIG.
  • this layout aptitude information 4 it is possible to describe the structure of the selector tree in a way that is conscious of the connection module, and it is possible to reduce wiring congestion.
  • the layout suitability determination unit is directed to the input side of the signal from the check reference circuit or the port to investigate the branch.
  • Fan-in-check means and signal when there is a branch exceeding the specified value A list-up means for listing the check reference circuit that is the starting point of the second, a second fan-in-check means that checks the fan-in on the input side with the extracted start point as the end-point, and a second fan-in-check means It is composed of a port extraction means that extracts the port name when the starting point is a port in Fan Inch, so it is possible to extract modules that may be twisted and contribute to alleviating wiring congestion can do.
  • the fourth embodiment an example in which the FF is first extracted and the port may be extracted suddenly is shown as the fourth embodiment. That is, even in such a selector tree structure, the circuit on the tree is created without considering the layout arrangement. On the other hand, because ports have layout layout constraints that depend on the layout of modules, they become a cause of twisting as in the third embodiment.
  • FIG. 10 is a configuration diagram of the fourth embodiment.
  • the layout suitability determination unit 2d includes a fan inch check unit 25 and a list unit 26.
  • the fan inch check means 25 has the same function as the first fan inch check means 21 in the third embodiment. In other words, it is a functional unit that investigates branching by force toward the input side of the signal from the check reference circuit or port such as FF.
  • the list-up means 26 is a functional unit that, when there is a branch exceeding the specified value in the fan inch check, lists the port that becomes the starting point of the signal and outputs this as layout suitability information 4 .
  • FIG. 11 is a flowchart showing the operation of the fourth embodiment.
  • the fan inch check means 25 extracts all FFs and output ports (step ST 301).
  • the fan inch check means 25 checks the fan-in number for each of the extracted FFs and output ports (step ST302). This is equivalent to extracting the data of the end point name and fan-in number fields in Fig. 9, respectively.
  • the list-up means 26 extracts all FFs and output ports whose fan-in number exceeds a specified value (for example, 31), and lists all the port names that are the starting points (step S). T303). This is equivalent to extracting the data of the next starting point name field in FIG.
  • the list-up means 26 extracts the module name of the module connected to the extracted port (step ST304). This process corresponds to the data extraction of the “connected module name” field in FIG.
  • the layout aptitude determination unit is directed to the check reference circuit or the input side of the signal from the port to check the branch, and the specified value or more.
  • the signal becomes the starting point of the signal! /
  • the list-up means for listing the ports to be listed the possibility of twisting of wiring for various modules with layout layout restrictions It is possible to extract modules that have
  • connection between the cells E—H and the cells A—D is 1: 1, but there may be a plurality of wiring connections between these cells. .
  • FIG. 12 is an explanatory diagram showing such an example.
  • FIG. 13 is a circuit diagram showing a specific example in such a case.
  • the module shown in FIG. 13 is basically the same as that of FIG. 6 in the third embodiment, except that all input ports EH from the external modules are connected to the register FF.
  • a module having a possibility of twisting of wiring is determined using a layout suitability confirmation apparatus as described below.
  • FIG. 14 is a configuration diagram of the layout suitability confirmation apparatus according to the fifth embodiment.
  • a layout suitability determination unit 2e is a functional unit that determines layout suitability based on layout design information 3 and outputs layout suitability information 4 as a result.
  • This layout aptitude determination unit 2e includes a fan inch check means 27, a fan-in list-up means 28, a fan-in appearance frequency counting means 29, a fan-out check frequency means 30, a fan-out list-up means 31, a fan-out appearance frequency counting means 32, Judgment means 33 is provided.
  • the fan inch check unit 27 is a functional unit that investigates a branch by using a check reference circuit such as FF or a signal input side from a port.
  • the fan-in list-up means 28 is a functional unit that lists up the check reference circuit that becomes the starting point of the signal when there is a branch exceeding the specified value in the fan inch check.
  • the fan-in appearance frequency counting means 29 is a function unit that counts the appearance frequency of the check reference circuit extracted as the starting point.
  • the fan-out check means 30 is a functional unit that investigates a branch from the check reference circuit or port toward the output side.
  • the fan-out list-up means 31 is a functional unit that lists up the check reference circuit that is the end point of the signal when there is a branch exceeding the specified level in the fan-out check.
  • the fanout appearance frequency counting unit 32 is a functional unit that counts the appearance frequency of the check reference circuit extracted as the end point.
  • the determination unit 33 is a functional unit that extracts a check reference circuit that exists at both the start point and the end point and has a sum of appearance frequencies of 3 or more.
  • FIG. 15 is a flowchart showing the operation of the fifth embodiment.
  • the fan inch check means 27 extracts all FFs and output ports, and checks the number of fan-ins for each of these FFs and output ports (step ST301).
  • the fan-in list-up means 28 extracts all FFs and output ports whose fan-in number exceeds the specified value, and lists all the FF names that are the starting points (step ST302).
  • the fan-in appearance frequency counting means 29 lists the number of appearances of the “starting FF” extracted in step ST302 (step ST303).
  • fan-out check means 30 extracts all FFs and input ports, and checks the number of fan-outs for each of these FFs and input ports (step ST304).
  • the fan-out list-up means 31 extracts all FFs and input ports whose fan-out number exceeds the specified value, and lists all the FF names that are the end points (step ST305).
  • the fan-out appearance frequency counting means 32 lists the number of appearances of the “end point FF” extracted in step ST305 (step ST306).
  • step ST303 and step ST306 when the appearance frequency of the FF by the fan inch check and the appearance frequency of the FF by the fan-out check are obtained, the determination means 33 FFs that appear in both the fan-in and fan-out, and the number of appearances is 3 or more are extracted and output as a twisted FF file (step ST307). It should be noted that here, it appears in both fan-in and fan-out, and the number of appearances is 3 times or more. In such a case, at least one of the FF input side and output side is 2 minutes. It is the power to become more than a cross.
  • the determination condition of the determination means 33 is a force that appears in both fan-in and fan-out, and the number of appearances is three or more. Fan-in and fan It may be conditional on appearing in both outs. In other words, the number of appearances in this case is 2 or more. Even with such a configuration, it is possible to obtain a certain effect of extracting modules that may cause wiring congestion.
  • the layout aptitude determination unit is directed to the check reference circuit or the input side of the signal from the port, and the fan inch check means for investigating the branch and the specified value or more Fan-in list-up means to list the check reference circuit that becomes the starting point of the signal when there is a branch, and the fan-in appearance frequency count to count the appearance frequency of the check reference circuit extracted as the start point Lists the checkout circuit, the fanout check means that checks the branch from the check reference circuit or port to the output side, and the check reference circuit that is the end point of the signal when there are more branches than specified.
  • Fanout list-up means to count up, and fanout to count the appearance frequency of the check reference circuit extracted as the end point Since it consists of the current frequency counting means and the judgment means that extracts the check reference circuit that exists at both the start and end points and the sum of the appearance frequencies is 3 or more, there are multiple wiring connections between cells in the module. Even in such a case, it is possible to extract modules that may be twisted.
  • the layout suitability determination unit includes a fan inch check means for investigating a branch by force toward the input side of the signal from the check reference circuit or the port, Fan-in list-up means for listing the check reference circuit that becomes the starting point of the signal when there is a branch exceeding the value, and a fan for counting the frequency of occurrence of the check reference circuit extracted as the starting point In-appearance frequency counting means and a fan-out monitor that checks branches from the check reference circuit or port toward the output side
  • the checkout means, the fan-out list-up means that lists the check reference circuit that becomes the end point of the signal when there are more branches than specified, and the appearance frequency of the check reference circuit extracted as the end point Since it consists of a fanout appearance frequency counting means that counts and a judgment means that extracts check reference circuits that exist at both the start and end points, even if there are multiple wiring connections between cells in the module It is possible to extract modules that may be twisted.
  • the layout suitability confirmation apparatus confirms layout suitability based on design assets such as hardware description language, netlist, and other logic and circuits in layout design of semiconductor integrated circuits. It is suitable for use in a semiconductor integrated circuit design apparatus.

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Abstract

 レイアウト適性判定部2は、レイアウト設計のためのハードウェア記述言語やネットリスト等の論理や回路の情報を含むレイアウト設計情報3を入力する。レイアウト適性判定部2は、レイアウト設計情報3に基づいて、モジュールの回路規模とポート数との比率やゲート数に基づいてレイアウト適性を判定する。判定の結果、不適正モジュールであった場合は、レイアウト適性情報4として出力する。

Description

レイアウト適性確認装置及び方法並びにプログラム
技術分野
[0001] この発明は、半導体集積回路の設計を行うための設計資産に基づいて、レイアウト 適性を判定するようにしたレイアウト適性確認装置及びレイアウト適性確認方法並び にレイアウト適性確認プログラムに関するものである。
背景技術
[0002] 半導体集積回路のレイアウト設計では、 RTL (Register Transfer Level)での記述を 論理合成してネットリストを出力し、このネットリストからレイアウトツールを用いてレイァ ゥトデータを得ることで回路設計を行って 、る。
従来、このようなレイアウト設計では、レイアウトツールによって仮配置を行い、この 結果に基づ 1ヽて論理合成条件等を修正して ヽた (例えば、特許文献 1参照)。
[0003] 特許文献 1 :米国特許第 6145117号明細書
[0004] し力しながら、上記従来のレイアウト最適化手法では、レイアウト設計やフロアプラン 設計を行ったデータを用いて、それに合わせた形で論理合成等の上流側の設計を 行うので、レイアウト設計を行う度に論理合成条件といった上流設計側の仕様を変更 する必要があった。
[0005] この発明は上記のような課題を解決するためになされたもので、レイアウト設計に依 存することなくレイアウト適性を確認することのできるレイアウト適性確認装置及び方 法並びにプログラムを得ることを目的とする。
発明の開示
[0006] この発明に係るレイアウト適性確認装置は、レイアウト設計のためのレイアウト設計 情報を入力して、これら情報に基づいて、レイアウトの適性度を示す適性情報を出力 するレイアウト適性判定部を設けたものである。
[0007] このことによって、レイアウト設計に依存することなくレイアウト適性を確認することが できる。
図面の簡単な説明 [0008] [図 1]この発明の実施の形態 1によるレイアウト適性確認装置を示す構成図である。
[図 2]この発明の実施の形態 1によるレイアウト適性確認装置をレイアウト設計に適用 した場合の説明図である。
[図 3]この発明の実施の形態 1によるレイアウト適性確認装置の動作を示すフローチ ヤートである。
[図 4]この発明の実施の形態 2によるレイアウト適性確認装置をレイアウト設計に適用 した場合の説明図である。
[図 5]配線のねじれを示す説明図である。
[図 6]配線のねじれが発生する可能性のあるモジュールの回路図である。
[図 7]この発明の実施の形態 3によるレイアウト適性確認装置の構成図である。
[図 8]この発明の実施の形態 3によるレイアウト適性確認装置の動作を示すフローチ ヤートである。
[図 9]この発明の実施の形態 3によるレイアウト適性確認装置のレイアウト適性情報を 示す説明図である。
[図 10]この発明の実施の形態 4によるレイアウト適性確認装置の構成図である。
[図 11]この発明の実施の形態 4によるレイアウト適性確認装置の動作を示すフローチ ヤートである。
[図 12]この発明の実施の形態 5における配線のねじれの説明図である。
[図 13]この発明の実施の形態 5における配線のねじれの具体例の説明図である。
[図 14]この発明の実施の形態 5によるレイアウト適性確認装置の構成図である。
[図 15]この発明の実施の形態 5によるレイアウト適性確認装置の動作を示すフローチ ヤートである。
発明を実施するための最良の形態
[0009] 以下、この発明をより詳細に説明するために、この発明を実施するための最良の形 態について、添付の図面に従って説明する。
実施の形態 1.
図 1は、この発明の実施の形態 1によるレイアウト適性確認装置を示す構成図であ る。 [0010] 本実施の形態のレイアウト適性確認装置 1は、レイアウト適性判定部 2が、レイアウト 設計情報 3を入力して、このレイアウト設計情報 3に基づき、入力されたレイアウトの適 性度を示すレイアウト適性情報 4を出力するよう構成されている。
ここで、レイァ外設計情報 3とは、半導体集積回路のレイァ外設計のための設計 資産を示し、例えば、ハードウェア記述言語やネットリストなどの論理や回路などの情 報や、論理合成実行ファイル群、合成ログファイル、タイミングレポート、ワイヤロード モデルといったものを含んでいる。また、レイアウト適性情報 4とは、例えば、モジユー ルとして設計上のスピードを満たせな 、恐れがあると!/、つた不適正モジュールを示す 情報である。また、レイアウト適性確認装置 1はコンピュータで実現され、レイアウト適 性判定部 2は、レイアウト適性判定処理に対応したソフトウェアと、これを実行するた めの CPUやメモリ等のハードウェアで構成されて!、る。
[0011] 図 2は、実施の形態 1のレイアウト適性確認装置をレイアウト設計に適用した場合の 説明図である。
図において、 RTL5は、実際の回路を設計するための、フリップフロップや組み合 わせ論理回路で表現したレベルの記述であり、図 1におけるレイアウト設計情報 3に 対応する情報である。レイアウト適性判定部 2は、この RTL5の記述や、論理合成ファ ィル群 10、タイミングレポート 11、ネットリスト 7に含まれる情報に基づいてレイアウト適 性を判定し、レイアウト適性情報 4を出力する機能を有している。また、論理合成ファ ィル群 10、タイミングレポート 11、ネットリスト 7に含まれる情報も図 1におけるレイァゥ ト設計情報 3に対応する情報である。
[0012] 論理合成ツール 6は、 RTL5の記述や論理合成実行ファイル群 10に基づいて実際 のゲート回路のレベルであるネットリスト 7に変換する機能部である。また、論理合成 ツール 6は、タイミングレポート 11を出力する機能を有している。ネットリスト 7は、回路 の接続関係をテキストで表現した情報である。レイアウトツール 8は、ネットリスト 7に基 づいて、モジュール上に回路部品(セル)を配置する機能部であり、レイアウトデータ 9は、その出力である。論理合成実行ファイル群 10は、論理合成を実行するための 合成スクリプトと ヽつた論理合成のための制約を示す各種のファイル群である。タイミ ングレポート 11は、動作周波数といった任意の条件で論理合成を実行した結果を示 す情報である。
[0013] レイアウト設計におけるタイミング収束の問題を考える上での一つのパラメータとし てモジュールのゲート数に対するポート数の比(PG比)が考えられる。昨今の自動レ ィアウトツールでは、あるモジュールにおけるゲート数に対するポート数の比が大き!/ヽ 場合、そのモジュールに含まれるセルのレイアウトが散らばる傾向にある。これはポー ト数が多い場合、接続モジュールが多岐に渡る場合が多いためである。そのモジュ ールのゲート数が小さい程、この傾向は強い。
[0014] レイアウト配置が分散した場合の問題としてはスピードの劣化が挙げられる。配置が 分散すると配線が長くなり負荷容量が大きくなる。長い配線を含むパス (フリップフロ ップ(以下、単に FFと!、う)と FFまでの信号パス)のタイミングがクリティカルであった 場合、配線が長くなることによって所望のスピードが満たせなくなる場合がある。
[0015] そこで、本実施の形態のレイアウト適性判定部 2では、ネットリスト 7に含まれる PG比 およびゲート数に基づき、 PG比が大きぐかつ、ゲート数が小さいモジュールをレイ アウト不適正モジュールとしてレイアウト適性情報 4に出力する。即ち、レイアウト適性 判定部 2は、モジュールの回路規模 (ゲート規模)とポート数との比率およびゲート数 に基づ!/、てレイアウト適性情報 4を出力するよう構成されて 、る。
尚、ここで、ゲート数とは、例えば、 2入力の論理回路をゲート数 = 1として換算した 値であるが、モジュールにおける回路規模を表す値であれば、これ以外の表現によ る値であっても同様に適用可能である。また、ポート数とはモジュールの入出力端子 の数を示している。
[0016] 図 3は、実施の形態 1のレイアウト適性を判定する動作を示すフローチャートである 先ず、レイアウト適性判定部 2は、レイアウト設計情報 3に基づいて、対象となるモジ ユールの PG比を読み込む (ステップ ST101)。次に、読み込んだ PG比が所定の閾 値以上であるかを判定し (ステップ ST102)、閾値より小さい場合は、そのまま終了す る。即ち、不適正モジュールリストは出力しない。一方、ステップ ST102において、 P G比が閾値以上であった場合は、レイアウト設計情報 3に基づいてゲート数を読み込 み (ステップ ST103)、ゲート数が所定の閾値より小さいかを判定する (ステップ ST1 04)。このステップ ST104において、ゲート数が閾値以上であった場合は、そのまま 終了し、閾値より小さい場合は、このモジュールを不適正モジュールとして判定し、不 適正モジュールリストに出力する(ステップ ST105)。
[0017] このようなレイアウト適性情報 4が出力された場合、設計者は適正なタイミングが得ら れるよう RTL5あるいは論理合成実行ファイル群 10を修正する。また、このようなレイ アウト適性情報 4に基づ ヽて、 RTL5や論理合成実行ファイル群 10を自動修正する 機能を付加してもよい。
[0018] 尚、上記実施の形態 1では、最初に PG比による判定を行い、次にゲート数による判 定を行っている力 この順序は逆であってもよい。また、 PG比とゲート数の両方では なぐ PG比による判定のみであってもよい。
[0019] 以上のように、実施の形態 1のレイアウト適性確認装置によれば、レイアウト設計の ための情報を入力して、これら情報に基づいて、入力されたレイアウトの適性度を示 す適性情報を出力するレイアウト適性判定部を設けたので、レイアウト設計に依存す ることなくレイアウト適性を確認することができる。
[0020] また、実施の形態 1のレイアウト適性確認装置によれば、レイアウト適性判定部を、 モジュールの回路規模とポート数との比率に基づいてレイアウト適性を判定するよう 構成したので、不適正モジュールを簡単かつ確実に抽出することができる。
[0021] また、実施の形態 1のレイアウト適性確認装置によれば、レイアウト適性判定部を、 モジュールの回路規模とポート数との比率およびゲート数に基づいてレイアウト適性 を判定するよう構成したので、不適正モジュールとして抽出するモジュールを更に絞 り込むことができ、より、確実に不適正モジュールを抽出することができる。
[0022] また、実施の形態 1のレイアウト適性確認方法によれば、レイアウト設計のためのレ ィアウト設計情報を入力するステップと、レイアウト設計情報に基づいて、レイアウトの 適性度を判定するステップと、判定結果をレイアウトの適性度を示す適性情報として 出力するステップとを備えたので、レイアウト設計に依存することのな 、レイアウト適性 確認方法を実現することができる。
[0023] また、実施の形態 1のレイアウト適性確認プログラムによれば、コンピュータに、入力 されたレイアウト設計のためのレイアウト設計情報に基づいて、レイアウトの適性度を 判定するステップと、当該判定結果をレイアウトの適性度を示す適性情報として出力 させるステップとを実行させるようにしたので、レイアウト設計に依存することなくレイァ ゥト適性を確認することのできる装置を実現させることができる。
[0024] 実施の形態 2.
図 4は、実施の形態 2を示す説明図である。
実施の形態 2では、図 1のレイアウト適性判定部 2を第 1のレイアウト適性判定部 2a と第 2のレイアウト適性判定部 2bで構成している。第 1のレイアウト適性判定部 2aは、 論理合成実行前の RTL5の情報によってレイアウト適性の判定を行う機能を有するも のであり、第 2のレイアウト適性判定部 2bは、論理合成を実行した後の情報に基づい てレイアウト適性の判定を行う機能を有するものである。
[0025] 第 2のレイアウト適性判定部 2bは、実施の形態 1におけるレイアウト適性判定部 2と 同様に、 PG比とゲート数とに基づいて不適正モジュールリストを出力する機能を有す ると共に、第 1のレイアウト適性判定部 2aで不適正モジュールとして判定されたモジュ ールに対し、更に、 目標とする条件よりも厳しい条件を与えた場合に、レイアウトが適 性か否かによりレイアウト適性を判定する機能を有している。即ち、論理合成ツール 6 にて、 目標とする条件よりも厳しい条件を与え、この条件で出力されるタイミングレポ ート 11に基づ!/ヽてレイアウト適性を判定するよう構成されて 、る。
尚、図 4における他の各構成は図 2に示した実施の形態 1と同様であるため、ここで の説明は省略する。
[0026] 上述した目標とする条件よりも厳しい条件の一例として、クロック周波数を高くした場 合を説明する。例えば、設計条件として 50MHzのクロック周波数であった場合、論 理合成ツール 6にて 1割増しの 55MHzのクロック周波数で論理合成を行い、そのタ イミングレポート 11を出力する。第 2のレイアウト適性判定部 2bは、このタイミングレポ ート 11に基づ!/、て、そのモジュールが所望するタイミングを満たさな 、恐れがある場 合は、これを示すモジュール不適正リストをレイアウト適性情報 4として出力する。
[0027] これにより、設計者は、レイアウト適性情報 4に基づいて、例えばワイヤロードモデル を大きなものに設定するよう合成スクリプトを変更し、これを論理合成ツール 6に与え る。または、実施の形態 1と同様に RTL5の記述を変更する。 このような修正を施すことにより、従来のように、例えばレイアウトデータ 9の時点でタ イミングが不適正であることが判明し、 RTL5の記述を変更しなければならない、とい つたレイアウト設計レベルでの修正をほとんどなくすことができる。
また、実施の形態 2においても、合成スクリプトの変更処理を自動修正する機能を 付カロしてちょい。
[0028] 尚、上記実施の形態 2では、目標とする条件よりも厳しい条件の一例として、クロック 周波数を高くした場合を説明したが、これに限定されるものではなぐ例えば温度条 件を厳しくしたり、大きなワイヤロードモデルにしたり、あるいは電源電圧を下げるとい つた種々の方法を用いることができる。
[0029] 以上のように、実施の形態 2によれば、レイアウト適性判定部を、目標とする条件より も厳しい条件を与えた場合に、レイアウトが適性力否かによりレイアウト適性を判定す るよう構成したので、より確実に不適正モジュールを抽出することが可能であり、従つ て、更に適切な修正を行うことができる。
[0030] 実施の形態 3.
上述した実施の形態 1、 2では PG比等に基づいてレイアウト適性を確認したが、レ ィアウト適性としてはこれ以外にも例えば配線のねじれもある。
図 5は、このような配線のねじれを示す説明図である。
(a)に示すように、セル A— Dの出力がトーナメント式に絞られていくような回路が存 在したとする。どのようなトーナメントの組み合わせになるかは論理合成ツールのアル ゴリズムに依存し、例えば、同図のようにねじれたトーナメントになったとする。これが このままの配置関係になるとねじれの部分だけ配線混雑を引き起こす可能性がある 力 実際には (b)に示すように、レイアウトツールが配線混雑を回避するような構成と し、配線混雑は発生しない。
[0031] しかしながら、(c)に示すように、セル A— Dの先に更にセル E— Hのような配置依 存を持つものがあった場合には、レイアウトツールでの対応は困難となる。この場合、 (b)に示す場合と同様に、セル Bとセル Cの出力のねじれを直そうとすると、 (d)に示 すように、今度はセル Fとセル Gの出力がねじれる(ここで、セル E— Hは配置を変更 できないことを想定)。このような場合は、(e)に示すようにセル Bとセル Cの出力のト 一ナメント順を少し変えてやれば配線混雑は起こらない。
[0032] このような事例は、例えば次のような多入力のレジスタアレイモジュールで発生する 図 6は、配線のねじれが発生する可能性があるモジュールの回路図である。
通常、レジスタアレイ部は、 CPU等のプログラマブルな制御回路(図示せず)からの 入力端 Iからレジスタ値を入力するパスと、レジスタ値を読み出す端子 Jカゝら構成され る。読み出しは、必要な情報のみを読み出すためセレクタ (MUX)のトーナメント式ッ リー回路 100が生成される。
このようなレジスタに対して更に他のモジュールからの書き込み端子 E— E があつ
1 32 たとする。これらモジュールはおおむね物理的に固定された位置に配置されるため、 セレクタツリー構造と外部モジュールの配置にねじれ関係があると配線混雑の原因と なる。
[0033] そこで、実施の形態 3では、以下に示すようなレイアウト適性確認装置を用いて、配 線のねじれの可能性のあるモジュールを判定する。
図 7は、実施の形態 3のレイアウト適性確認装置の構成図である。
図において、レイアウト適性判定部 2cは、レイアウト設計情報 3に基づいてレイァゥ ト適性を判定し、その結果であるレイアウト適性情報 4を出力する機能部である。レイ アウト適性判定部 2cは、第 1のファンインチエック手段 21、リストアップ手段 22、第 2の ファンインチエック手段 23、ポート抽出手段 24を備えている。
[0034] 第 1のファンインチエック手段 21は、例えば FFといったチェック基準回路またはポ ートからの信号の入力側に向力つて分岐を調査する機能部である。リストアップ手段 22は、規定値以上の分岐が存在した場合にその信号の始点となっているチェック基 準回路をリストアップする機能部である。第 2のファンインチエック手段 23は、抽出し た始点を終点として、入力側にファンインをチェックする機能部である。ポート抽出手 段 24は、第 2のファンインチエック手段 23によるファンインチエックで始点がポートで あった場合にそのポート名を抽出する機能を有して 、る。
[0035] 尚、第 1のファンインチエック手段 21および第 2のファンインチエック手段 23といった ファンインチエック手段は、既存の EDAツールで実現可能である。また、チェック基準 回路とは、ファンインチエックを行う場合の基準となる FFである力 このようなチェック 処理で基準となる回路であれば FF以外であっても同様に適用可能である。
[0036] 図 8は、実施の形態 3の動作を示すフローチャートである。
図 9は、実施の形態 3のレイアウト適性情報 4を示す説明図である。
先ず、第 1のファンインチエック手段 21は、全ての FFと出力ポートを抽出する (ステ ップ ST201)。次に、第 1のファンインチエック手段 21は、抽出した FFおよび出力ポ ートのそれぞれについてファンイン数をチェックする(ステップ ST202)。尚、これは、 それぞれ、図 9における終点名およびファンイン数のフィールドのデータを抽出するこ とに相当する。
[0037] 次に、リストアップ手段 22は、ファンイン数が規定値 (例えば、 31)を越える FFと出 力ポートを全て抽出し、始点となる FF名を全てリストアップする(ステップ ST203)。こ れは、図 9において、始点名のフィールドのデータを抽出することに相当する。例え ば、図 6に示したモジュールは、出力ポート Jからのファンイン数が 32 (FF1— FF32) であるため、リストアップされる。
次に、第 2のファンインチエック手段 23は、ステップ ST203で抽出された"始点とな る FF"から、ファンイン側にトレースし、 FFではなく、ポートに行き当たる場合、ポート 抽出手段 24によってそのポート名を抽出する (ステップ ST204)。更に、ポート抽出 手段 24は、抽出したポートに接続されるモジュールのモジュール名を抽出する (ステ ップ ST205)。これらの処理は、図 9における「次の始点名」と「接続先モジュール名」 のフィールドのデータ抽出に相当する。
[0038] このような処理により、レイアウト適性判定部 2cは、図 9に示すようなデータを示すね じれファイルをレイアウト適性情報 4として出力する。このレイアウト適性情報 4を用い ることにより、接続モジュールを意識した形でセレクタツリーの構造ィ匕記述が可能とな り、配線混雑を緩和させることができる。また、逆にどういう形で構造ィ匕しているカもレ ィアウト配置はこうあるべきというレイアウト設計に対する指針を出すことも可能となる。
[0039] 以上のように、実施の形態 3のレイアウト適性確認装置によれば、レイアウト適性判 定部を、チェック基準回路またはポートからの信号の入力側に向力つて分岐を調査 する第 1のファンインチエック手段と、規定値以上の分岐が存在した場合にその信号 の始点となっているチェック基準回路をリストアップするリストアップ手段と、抽出した 始点を終点として、入力側にファンインをチェックする第 2のファンインチエック手段と 、第 2のファンインチエック手段によるファンインチエックで始点がポートであった場合 にそのポート名を抽出するポート抽出手段とから構成したので、配線のねじれの可能 性があるモジュールを抽出することが可能となり、配線混雑の緩和に寄与することが できる。
[0040] 実施の形態 4.
実施の形態 3では、最初に FFを抽出した力 いきなりポートを抽出してもよぐこのよ うな例を実施の形態 4として次に示す。即ち、このようなセレクタツリー構造の場合でも 、ツリー上の回路はレイアウト配置を考慮せずに作成される。一方、ポートはモジユー ルの配置に依存したレイアウト配置制約が存在するため、実施の形態 3と同様にねじ れの要因となるからである。
[0041] 図 10は、実施の形態 4の構成図である。
実施の形態 4におけるレイアウト適性判定部 2dは、ファンインチエック手段 25とリスト アップ手段 26を備えている。ファンインチエック手段 25は、実施の形態 3における第 1 のファンインチエック手段 21と同様の機能を有している。即ち、 FFといったチェック基 準回路またはポートからの信号の入力側に向力つて分岐を調査する機能部である。 リストアップ手段 26は、ファンインチエックにおいて、規定値以上の分岐が存在した場 合にその信号の始点となって 、るポートをリストアップし、これをレイアウト適性情報 4 として出力する機能部である。
[0042] 次に、動作について説明する。
図 11は、実施の形態 4の動作を示すフローチャートである。
先ず、ファンインチエック手段 25は、全ての FFと出力ポートを抽出する (ステップ ST 301)。次に、ファンインチエック手段 25は、抽出した FFおよび出力ポートのそれぞ れについてファンイン数をチェックする(ステップ ST302)。これは、それぞれ、図 9に おける終点名およびファンイン数のフィールドのデータを抽出することに相当する。 次に、リストアップ手段 26は、ファンイン数が規定値 (例えば、 31)を越える FFと出 力ポートを全て抽出し、これらの始点となるポート名を全てリストアップする (ステップ S T303)。これは、図 9において、次の始点名のフィールドのデータを抽出することに 相当する。
更に、リストアップ手段 26は、抽出したポートに接続されるモジュールのモジュール 名を抽出する (ステップ ST304)。この処理は、図 9における「接続先モジュール名」 のフィールドのデータ抽出に相当する。
[0043] 以上のように、実施の形態 4によれば、レイアウト適性判定部を、チェック基準回路 またはポートからの信号の入力側に向力つて分岐を調査するファンインチエック手段 と、規定値以上の分岐が存在した場合にその信号の始点となって!/、るポートをリスト アップするリストアップ手段とから構成したので、レイアウト配置制約を有する種々の モジュールに対して、配線のねじれの可能性があるモジュールを抽出することが可能 となる。
[0044] 実施の形態 5.
実施の形態 3では、図 5に示したように、セル E— Hとセル A— Dへの接続が 1対 1で ある場合であつたが、これらセル間の配線接続が複数の場合がある。
図 12は、このような例を示す説明図である。
図示のように、セル E— Hとセル A— Dへの配線接続が複数となって!/、る。 図 13は、このような場合の具体例を示す回路図である。
図 13に示すモジュールは基本的に実施の形態 3における図 6と同様なモジュール であるが、外部モジュールからの入力ポート E— Hが全てレジスタ FFに接続されてい る点が異なる。
[0045] そこで、実施の形態 5では、以下に示すようなレイアウト適性確認装置を用いて、配 線のねじれの可能性のあるモジュールを判定する。
図 14は、実施の形態 5のレイアウト適性確認装置の構成図である。
図において、レイアウト適性判定部 2eは、レイアウト設計情報 3に基づいてレイァゥ ト適性を判定し、その結果であるレイアウト適性情報 4を出力する機能部である。この レイアウト適性判定部 2eは、ファンインチエック手段 27、ファンインリストアップ手段 28 、ファンイン出現頻度カウント手段 29、ファンアウトチェック手段 30、ファンアウトリスト アップ手段 31、ファンアウト出現頻度カウント手段 32、判定手段 33を備えている。 [0046] ファンインチエック手段 27は、 FFといったチェック基準回路やポートからの信号の 入力側に向力つて分岐を調査する機能部である。ファンインリストアップ手段 28は、 ファンインチエックにおいて、規定値以上の分岐が存在した場合にその信号の始点と なって 、るチェック基準回路をリストアップする機能部である。ファンイン出現頻度カウ ント手段 29は、始点として抽出されたチェック基準回路の出現頻度をカウントする機 能部である。ファンアウトチェック手段 30は、チェック基準回路やポートから出力側に 向かって分岐を調査する機能部である。ファンアウトリストアップ手段 31は、ファンァ ゥトチェックにおいて、規定以上の分岐が存在した場合にその信号の終点となってい るチェック基準回路をリストアップする機能部である。ファンアウト出現頻度カウント手 段 32は、終点として抽出されたチ ック基準回路の出現頻度をカウントする機能部で ある。判定手段 33は、始点および終点の両方に存在し、かつ、出現頻度の和が 3以 上となるチェック基準回路を抽出する機能部である。
[0047] 次に、実施の形態 5の動作について説明する。
図 15は、実施の形態 5の動作を示すフローチャートである。
先ず、ファンインチエック手段 27は、全ての FFと出力ポートを抽出し、これらの FF および出力ポートのそれぞれについてファンイン数をチェックする(ステップ ST301) 。次に、ファンインリストアップ手段 28は、ファンイン数が規定値を越える FFと出力ポ ートを全て抽出し、始点となる FF名を全てリストアップする(ステップ ST302)。次に、 ファンイン出現頻度カウント手段 29は、ステップ ST302で抽出された"始点となる FF "の出現回数をリストアップする(ステップ ST303)。
[0048] 一方、ファンアウトチェック手段 30は、全ての FFと入力ポートを抽出し、これらの FF および入力ポートのそれぞれにつ 、てファンアウト数をチェックする(ステップ ST304 )。次に、ファンアウトリストアップ手段 31は、ファンアウト数が規定値を越える FFと入 力ポートを全て抽出し、終点となる FF名を全てリストアップする(ステップ ST305)。次 に、ファンアウト出現頻度カウント手段 32は、ステップ ST305で抽出された"終点とな る FF"の出現回数をリストアップする(ステップ ST306)。
[0049] そして、ステップ ST303およびステップ ST306で、ファンインチエックによる FFの出 現頻度と、ファンアウトチェックによる FFの出現頻度が得られると、判定手段 33は、こ れらファンインおよびファンアウトの両方に出現し、かつ、その出現回数が 3回以上の FFを抽出し、これをねじれ FFファイルとして出力する(ステップ ST307)。尚、ここで 、ファンインおよびファンアウトの両方に出現し、かつ、出現回数が 3回以上としたの は、このような場合は、 FFの入力側あるいは出力側の少なくともいずれか一方が 2分 岐以上となって 、る力 である。
[0050] また、上記実施の形態 5では、判定手段 33の判定条件として、ファンインおよびファ ンアウトの両方に出現し、かつ、出現回数が 3回以上であるとした力 ファンインおよ びファンアウトの両方に出現することのみを条件としてもよい。即ち、この場合の出現 回数は 2回以上となる。このような構成であっても、配線混雑の可能性のあるモジユー ルを抽出することの一定の効果は得られるものである。
[0051] 以上のように、実施の形態 5によれば、レイアウト適性判定部を、チェック基準回路 またはポートからの信号の入力側に向力つて分岐を調査するファンインチエック手段 と、規定値以上の分岐が存在した場合にその信号の始点となって ヽるチェック基準 回路をリストアップするファンインリストアップ手段と、始点として抽出されたチェック基 準回路の出現頻度をカウントするファンイン出現頻度カウント手段と、チェック基準回 路またはポートから出力側に向力つて分岐を調査するファンアウトチェック手段と、規 定以上の分岐が存在した場合にその信号の終点となっているチェック基準回路をリ ストアップするファンアウトリストアップ手段と、終点として抽出されたチェック基準回路 の出現頻度をカウントするファンアウト出現頻度カウント手段と、始点および終点の両 方に存在し、出現頻度の和が 3以上となるチェック基準回路を抽出する判定手段とか ら構成したので、モジュール内でセル間の配線接続が複数となっている場合でも、配 線のねじれの可能性のあるモジュールを抽出することができる。
[0052] また、実施の形態 5のレイアウト適性確認装置によれば、レイアウト適性判定部は、 チェック基準回路またはポートからの信号の入力側に向力つて分岐を調査するファン インチエック手段と、規定値以上の分岐が存在した場合にその信号の始点となって ヽ るチェック基準回路をリストアップするファンインリストアップ手段と、始点として抽出さ れたチ ック基準回路の出現頻度をカウントするファンイン出現頻度カウント手段と、 チェック基準回路またはポートから出力側に向かって分岐を調査するファンアウトチ エック手段と、規定以上の分岐が存在した場合にその信号の終点となって 、るチエツ ク基準回路をリストアップするファンアウトリストアップ手段と、終点として抽出されたチ エック基準回路の出現頻度をカウントするファンアウト出現頻度カウント手段と、始点 および終点の両方に存在するチェック基準回路を抽出する判定手段とから構成した ので、モジュール内でセル間の配線接続が複数となっている場合でも、配線のねじ れの可能性のあるモジュールを抽出することができる。
産業上の利用可能性
以上のように、この発明に係るレイアウト適性確認装置は、半導体集積回路のレイ アウト設計にぉ 、て、ハードウェア記述言語やネットリスト等の論理や回路などの設計 資産に基づいてレイアウト適性を確認するものであり、半導体集積回路の設計装置 などに用いるのに適している。

Claims

請求の範囲
[1] レイアウト設計のためのレイアウト設計情報を入力して、当該レイアウト設計情報に 基づ 、て、レイアウトの適性度を示す適性情報を出力するレイアウト適性判定部を設 けたことを特徴とするレイアウト適性確認装置。
[2] レイアウト適性判定部は、モジュールの回路規模とポート数との比率に基づいてレ ィアウト適性を判定することを特徴とする請求項 1記載のレイアウト適性確認装置。
[3] レイアウト適性判定部は、ゲート数に基づ 、てレイアウト適性を判定することを特徴 とする請求項 2記載のレイアウト適性確認装置。
[4] レイアウト適性判定部は、 目標とする条件よりも厳し 、条件を与えた場合に、レイァ ゥトが適性か否かによりレイアウト適性を判定することを特徴とする請求項 3記載のレ ィアウト適性確認装置。
[5] レイアウト適性判定部は、
チェック基準回路またはポートからの信号の入力側に向力つて分岐を調査する第 1 のファンインチエック手段と、
規定値以上の分岐が存在した場合にその信号の始点となっている前記チェック基 準回路をリストアップするリストアップ手段と、
抽出した始点を終点として、入力側にファンインをチェックする第 2のファンインチェ ック手段と、
前記第 2のファンインチエック手段によるファンインチエックで始点がポートであった 場合にそのポート名を抽出するポート抽出手段とからなることを特徴とする請求項 1 記載のレイアウト適性確認装置。
[6] レイアウト適性判定部は、
チェック基準回路またはポートからの信号の入力側に向力つて分岐を調査するファ ンインチエック手段と、
規定値以上の分岐が存在した場合にその信号の始点となっている前記ポートをリス トアップするリストアップ手段とからなることを特徴とする請求項 1記載のレイアウト適性 確認装置。
[7] レイアウト適性判定部は、 チェック基準回路またはポートからの信号の入力側に向力つて分岐を調査するファ ンインチエック手段と、
規定値以上の分岐が存在した場合にその信号の始点となっているチェック基準回 始点として抽出された前記チェック基準回路の出現頻度をカウントするファンイン出 現頻度カウント手段と、
チェック基準回路またはポートから出力側に向力つて分岐を調査するファンアウトチ エック手段と、
規定以上の分岐が存在した場合にその信号の終点となっているチェック基準回路 をリストアップするファンアウトリストアップ手段と、
終点として抽出された前記チェック基準回路の出現頻度をカウントするファンアウト 出現頻度カウント手段と、
始点および終点の両方に存在し、前記出現頻度の和が 3以上となるチェック基準回 路を抽出する判定手段とからなることを特徴とする請求項 1記載のレイアウト適性確 認装置。
レイアウト適性判定部は、
チェック基準回路またはポートからの信号の入力側に向力つて分岐を調査するファ ンインチエック手段と、
規定値以上の分岐が存在した場合にその信号の始点となっているチェック基準回 始点として抽出された前記チェック基準回路の出現頻度をカウントするファンイン出 現頻度カウント手段と、
チェック基準回路またはポートから出力側に向力つて分岐を調査するファンアウトチ エック手段と、
規定以上の分岐が存在した場合にその信号の終点となっているチェック基準回路 をリストアップするファンアウトリストアップ手段と、
終点として抽出された前記チェック基準回路の出現頻度をカウントするファンアウト 出現頻度カウント手段と、 始点および終点の両方に存在するチェック基準回路を抽出する判定手段とからな ることを特徴とする請求項 1記載のレイアウト適性確認装置。
[9] レイアウト設計のためのレイアウト設計情報を入力するステップと、
当該レイアウト設計情報に基づいて、レイアウトの適性度を判定するステップと、 前記判定結果をレイアウトの適性度を示す適性情報として出力するステップとを備 えたレイアウト適性確認方法。
[10] コンピュータに、入力されたレイアウト設計のためのレイアウト設計情報に基づいて
、レイアウトの適性度を判定するステップと、当該判定結果をレイアウトの適性度を示 す適性情報として出力させるステップとを実行させるためのレイアウト適性確認プログ ラム。
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