JP2003233636A - 回路検証装置 - Google Patents
回路検証装置Info
- Publication number
- JP2003233636A JP2003233636A JP2002029858A JP2002029858A JP2003233636A JP 2003233636 A JP2003233636 A JP 2003233636A JP 2002029858 A JP2002029858 A JP 2002029858A JP 2002029858 A JP2002029858 A JP 2002029858A JP 2003233636 A JP2003233636 A JP 2003233636A
- Authority
- JP
- Japan
- Prior art keywords
- verification
- circuit
- net structure
- structure information
- rule
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】回路のネット構造情報を記述することで、回路
検証を高速に実施する回路検証装置を提供することを目
的とする。 【解決手段】検証回路記憶手段と、設計規約、検証回路
の抽出規則を記憶する検証規約情報記憶手段と、検証回
路等を指定する検証対象指定手段と、検証回路、検証規
約情報を取得する検証対象取得手段と、取得された検証
回路について、マクロ名、ピン名、ネット名、設計規約
を検証する対象の設計規約検証情報を有するネット構造
情報を生成するネット構造情報生成手段と、生成された
ネット構造情報から抽出規則に従って検証対象のネット
構造情報を抽出する検証ネット構造情報抽出手段と、抽
出されたネット構造情報と設計規約とを比較し、設計規
約を充足するか否かを判定する設計規約判定手段と、判
定された結果を出力する判定結果出力手段とを有するこ
とを特徴とする回路検証装置。
検証を高速に実施する回路検証装置を提供することを目
的とする。 【解決手段】検証回路記憶手段と、設計規約、検証回路
の抽出規則を記憶する検証規約情報記憶手段と、検証回
路等を指定する検証対象指定手段と、検証回路、検証規
約情報を取得する検証対象取得手段と、取得された検証
回路について、マクロ名、ピン名、ネット名、設計規約
を検証する対象の設計規約検証情報を有するネット構造
情報を生成するネット構造情報生成手段と、生成された
ネット構造情報から抽出規則に従って検証対象のネット
構造情報を抽出する検証ネット構造情報抽出手段と、抽
出されたネット構造情報と設計規約とを比較し、設計規
約を充足するか否かを判定する設計規約判定手段と、判
定された結果を出力する判定結果出力手段とを有するこ
とを特徴とする回路検証装置。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模LSI 設計分
野の回路検証装置に関する。
野の回路検証装置に関する。
【０００２】
【従来の技術】近年、ＣＡＤ装置（電子計算機を用いた
設計支援装置）を用いてＬＳＩ回路の設計が行われてい
る。ＣＡＤ設計で作成された回路図は、ネットリストと
して出力される。そして、ネットリストは、実装設計フ
ェーズとテストデータ作成フェーズで使用されるが、論
理だけでなく構造が一致した回路を入力する必要があ
る。実装設計では、タイミング調整のためのバッファ挿
入などを行い、論理設計へフィードバックが行われるた
め、このフィードバックや仕様変更などをもとに、回路
図がたびたび変更される。また、回路図をもとに、ファ
ンアウトなどの設計規約の検証も行われるため、そのフ
ィードバックによる回路図修正も行われる。このため、
設計規約の検証や実装設計フェーズとテストデータ作成
フェーズで使用の回路の同一検証および変更内容が正し
いか否かの検証を行うための回路比較検証が行われてい
る。
設計支援装置）を用いてＬＳＩ回路の設計が行われてい
る。ＣＡＤ設計で作成された回路図は、ネットリストと
して出力される。そして、ネットリストは、実装設計フ
ェーズとテストデータ作成フェーズで使用されるが、論
理だけでなく構造が一致した回路を入力する必要があ
る。実装設計では、タイミング調整のためのバッファ挿
入などを行い、論理設計へフィードバックが行われるた
め、このフィードバックや仕様変更などをもとに、回路
図がたびたび変更される。また、回路図をもとに、ファ
ンアウトなどの設計規約の検証も行われるため、そのフ
ィードバックによる回路図修正も行われる。このため、
設計規約の検証や実装設計フェーズとテストデータ作成
フェーズで使用の回路の同一検証および変更内容が正し
いか否かの検証を行うための回路比較検証が行われてい
る。
【０００３】図１６に従来例の回路検証装置の構成図を
示す。まず、入力部２から検証回路記憶部６の回路図を
指定すると、回路検証部１１は、回路図に対応するネッ
トリストを取得し、そのリストからネット名をもとに接
続されている部品やピン名等をもとに接続状態を確認す
る。設計規約検証の場合は、設計規約記憶部１２から設
計規約を取得して回路検証を行う。また回路の一致検証
の場合は、２つのネットリストを取得して、比較回路検
証を行う。このようにして比較した結果は、出力部５に
出力される。
示す。まず、入力部２から検証回路記憶部６の回路図を
指定すると、回路検証部１１は、回路図に対応するネッ
トリストを取得し、そのリストからネット名をもとに接
続されている部品やピン名等をもとに接続状態を確認す
る。設計規約検証の場合は、設計規約記憶部１２から設
計規約を取得して回路検証を行う。また回路の一致検証
の場合は、２つのネットリストを取得して、比較回路検
証を行う。このようにして比較した結果は、出力部５に
出力される。
【０００４】図１６（ｂ）に回路追跡方法を示す。例え
ば、ファンアウトの設計規約検証のときに、ネットの接
続情報を調べるためには、ネットリストのネット名、ピ
ン名等の各テーブル情報間を関連づけながら接続関係を
追跡して分岐数を計算する必要がある。そして、その処
理を例えば図１６（ｂ）に示すように、ｎｅｔ１から順
番に、調査対象の回路全部について回路追跡をしていか
なければならない。
ば、ファンアウトの設計規約検証のときに、ネットの接
続情報を調べるためには、ネットリストのネット名、ピ
ン名等の各テーブル情報間を関連づけながら接続関係を
追跡して分岐数を計算する必要がある。そして、その処
理を例えば図１６（ｂ）に示すように、ｎｅｔ１から順
番に、調査対象の回路全部について回路追跡をしていか
なければならない。
【０００５】
【発明が解決しようとする課題】このような回路追跡に
よるネット接続情報の調査は、論理回路設計やレイアウ
ト設計などによるフィードバックが多くなると、何度も
回路検証を行う必要があるため、繰り返される。また、
設計規約の検証は、ファンアウト検証、クロック回路規
約検証など、複数の規約があるため、同じ回路に対し
て、複数回の実施を行う。これらの検証は、回路の複雑
化、大規模化に伴い、回路を追跡する方式では、検証時
間の著しい増加が問題になるようになった。
よるネット接続情報の調査は、論理回路設計やレイアウ
ト設計などによるフィードバックが多くなると、何度も
回路検証を行う必要があるため、繰り返される。また、
設計規約の検証は、ファンアウト検証、クロック回路規
約検証など、複数の規約があるため、同じ回路に対し
て、複数回の実施を行う。これらの検証は、回路の複雑
化、大規模化に伴い、回路を追跡する方式では、検証時
間の著しい増加が問題になるようになった。
【０００６】本発明は、回路のネット構造情報を記述す
ることで、回路検証を高速に実施する回路検証装置を提
供することを目的とする。
ることで、回路検証を高速に実施する回路検証装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の回路検証装置
は、検証対象の回路を記憶する検証回路記憶手段と、設
計規約、検証回路の抽出規則を記憶する検証規約情報記
憶手段と、検証回路、検証規約情報を指定する検証対象
指定手段と、指定された検証回路、検証規約情報を取得
する検証対象取得手段と、取得された検証回路からマク
ロ名、ピン名、ネット名、設計規約を検証する対象の設
計規約検証対象情報を有するネット構造情報を生成する
ネット構造情報生成手段と、生成されたネット構造情報
から、検証規約情報の検証回路の抽出規則に従って検証
対象のネット構造情報を抽出する検証ネット構造情報抽
出手段と、抽出された検証ネット構造情報と検証規約情
報の設計規約とを比較し、設計規約を充足するか否かを
判定する設計規約判定手段と、判定された結果を出力す
る判定結果出力手段とを有する構成である。
は、検証対象の回路を記憶する検証回路記憶手段と、設
計規約、検証回路の抽出規則を記憶する検証規約情報記
憶手段と、検証回路、検証規約情報を指定する検証対象
指定手段と、指定された検証回路、検証規約情報を取得
する検証対象取得手段と、取得された検証回路からマク
ロ名、ピン名、ネット名、設計規約を検証する対象の設
計規約検証対象情報を有するネット構造情報を生成する
ネット構造情報生成手段と、生成されたネット構造情報
から、検証規約情報の検証回路の抽出規則に従って検証
対象のネット構造情報を抽出する検証ネット構造情報抽
出手段と、抽出された検証ネット構造情報と検証規約情
報の設計規約とを比較し、設計規約を充足するか否かを
判定する設計規約判定手段と、判定された結果を出力す
る判定結果出力手段とを有する構成である。
【０００８】この構成により、マクロ名、ピン名、ネッ
ト名、設計規約検証対象情報を有するネット構造情報を
検証対象の回路から生成し、設計規約と比較して、設計
規約を充足しているか否かをチェックすることができ
る。この結果、検証項目が複数ある場合でも、生成済み
のネット構造情報を利用して、設計規約と検証すること
ができるため、ネットの接続を毎回、回路追跡して検証
する必要が不要となり、高速の検証が可能となる。
ト名、設計規約検証対象情報を有するネット構造情報を
検証対象の回路から生成し、設計規約と比較して、設計
規約を充足しているか否かをチェックすることができ
る。この結果、検証項目が複数ある場合でも、生成済み
のネット構造情報を利用して、設計規約と検証すること
ができるため、ネットの接続を毎回、回路追跡して検証
する必要が不要となり、高速の検証が可能となる。
【０００９】また、検証ネット構造情報抽出手段は、生
成されたネット構造情報から部分回路を抽出する検証回
路の抽出規則により、部分ネット構造情報を抽出する部
分ネット構造情報抽出手段を有する構成である。この構
成により、部分回路を抽出する抽出規則を有すること
で、ネット構造情報から部分情報を簡単に抜き出して設
計規約と比較することができるため、部分回路の検証を
高速に検証することができる。
成されたネット構造情報から部分回路を抽出する検証回
路の抽出規則により、部分ネット構造情報を抽出する部
分ネット構造情報抽出手段を有する構成である。この構
成により、部分回路を抽出する抽出規則を有すること
で、ネット構造情報から部分情報を簡単に抜き出して設
計規約と比較することができるため、部分回路の検証を
高速に検証することができる。
【００１０】また、検証対象の回路を記憶する検証回路
記憶手段と、複数の検証回路を指定する検証対象指定手
段と、指定された検証回路を検証回路記憶手段から取得
する検証対象取得手段と、取得された検証回路につい
て、マクロ名、ピン名、ネット名を有するネット構造情
報を生成するネット構造情報生成手段と、生成された複
数のネット構造情報を比較して、ネット構造情報が一致
するか否かを判定するネット構造情報一致判定手段と、
判定した結果を出力する判定結果出力手段とを有する構
成である。
記憶手段と、複数の検証回路を指定する検証対象指定手
段と、指定された検証回路を検証回路記憶手段から取得
する検証対象取得手段と、取得された検証回路につい
て、マクロ名、ピン名、ネット名を有するネット構造情
報を生成するネット構造情報生成手段と、生成された複
数のネット構造情報を比較して、ネット構造情報が一致
するか否かを判定するネット構造情報一致判定手段と、
判定した結果を出力する判定結果出力手段とを有する構
成である。
【００１１】この構成により、複数の検証回路の一致検
証するのに、ネット構造情報間で相互比較することがで
きるため、複数の回路を回路追跡して比較する必要が不
要となり、高速な検証が可能となる。また、レイアウト
設計とテストデータ設計をするとき回路が同一か否かを
高速に検証できるため、間違った回路を使用することに
よる手戻りを防げる効果もある。
証するのに、ネット構造情報間で相互比較することがで
きるため、複数の回路を回路追跡して比較する必要が不
要となり、高速な検証が可能となる。また、レイアウト
設計とテストデータ設計をするとき回路が同一か否かを
高速に検証できるため、間違った回路を使用することに
よる手戻りを防げる効果もある。
【００１２】また、検証対象の回路を記憶する検証回路
記憶手段と、設計規約を記憶する検証規約情報記憶手段
と、複数の検証回路と検証規約情報を指定する検証対象
指定手段と、指定された検証回路、検証規約情報を取得
する検証対象取得手段と、取得された検証回路からマク
ロ名、ピン名、ネット名、設計規約を検証する対象の設
計規約検証対象情報を有するネット構造情報を生成する
ネット構造情報生成手段と、複数の生成されたネット構
造情報を比較して、ネット構造情報が一致するか否かを
判定するネット構造情報一致判定手段と、判定の結果、
不一致のときには、差分のネット構造情報を抽出する差
分ネット構造情報抽出手段と、抽出された差分ネット構
造情報と検証規約情報の設計規約とを比較し、設計規約
を充足するか否かを判定する設計規約判定手段と、判定
された結果を出力する判定結果出力手段とを有する構成
である。
記憶手段と、設計規約を記憶する検証規約情報記憶手段
と、複数の検証回路と検証規約情報を指定する検証対象
指定手段と、指定された検証回路、検証規約情報を取得
する検証対象取得手段と、取得された検証回路からマク
ロ名、ピン名、ネット名、設計規約を検証する対象の設
計規約検証対象情報を有するネット構造情報を生成する
ネット構造情報生成手段と、複数の生成されたネット構
造情報を比較して、ネット構造情報が一致するか否かを
判定するネット構造情報一致判定手段と、判定の結果、
不一致のときには、差分のネット構造情報を抽出する差
分ネット構造情報抽出手段と、抽出された差分ネット構
造情報と検証規約情報の設計規約とを比較し、設計規約
を充足するか否かを判定する設計規約判定手段と、判定
された結果を出力する判定結果出力手段とを有する構成
である。
【００１３】この構成により、複数の回路の差分を検証
するのに、ネット構造情報間の差分を検証すればよいた
め、高速の検証ができる。例えば、回路変更をしたとき
に、変更部分のみの検証をすることができるため、変更
後の回路検証を高速に実行することができる。
するのに、ネット構造情報間の差分を検証すればよいた
め、高速の検証ができる。例えば、回路変更をしたとき
に、変更部分のみの検証をすることができるため、変更
後の回路検証を高速に実行することができる。
【００１４】
【発明の実施の形態】実施例の回路検証装置の構成図を
図１に示す。回路検証装置１は入力部２、ネット構造情
報生成制御部３、比較制御部４、出力部５、検証回路記
憶部６、検証規約情報記憶部７，ネット構造情報記憶部
８、変換対応ライブラリ９から構成される。
図１に示す。回路検証装置１は入力部２、ネット構造情
報生成制御部３、比較制御部４、出力部５、検証回路記
憶部６、検証規約情報記憶部７，ネット構造情報記憶部
８、変換対応ライブラリ９から構成される。
【００１５】入力部２は、検証回路、検証モード、設計
規約の指定などを行う。ネット構造情報生成制御部３
は、指定された検証回路を検証回路記憶部６から取得し
てネット構造情報を記述し、記述したネット構造情報を
ネット構造情報記憶部８に格納する。比較制御部４は、
設計規約の検証のときは、入力部２により指定された回
路に対応するネット構造情報をネット構造情報記憶部８
から取得する。次に、検証規約情報記憶部７の抽出規則
を参照して、ネット構造情報から抽出規則に従って検証
対象のネット構造情報を抽出する。そして、そのネット
構造情報を検証規約情報記憶部７の設計規約と比較判定
する。また、回路比較の検証のときには、入力部２によ
り指定された２つの回路に対応するネット構造情報記憶
部８から取得して、そのネット構造情報を比較判定す
る。
規約の指定などを行う。ネット構造情報生成制御部３
は、指定された検証回路を検証回路記憶部６から取得し
てネット構造情報を記述し、記述したネット構造情報を
ネット構造情報記憶部８に格納する。比較制御部４は、
設計規約の検証のときは、入力部２により指定された回
路に対応するネット構造情報をネット構造情報記憶部８
から取得する。次に、検証規約情報記憶部７の抽出規則
を参照して、ネット構造情報から抽出規則に従って検証
対象のネット構造情報を抽出する。そして、そのネット
構造情報を検証規約情報記憶部７の設計規約と比較判定
する。また、回路比較の検証のときには、入力部２によ
り指定された２つの回路に対応するネット構造情報記憶
部８から取得して、そのネット構造情報を比較判定す
る。
【００１６】出力部５は、比較結果などを出力表示す
る。検証回路記憶部６は、検証対象の回路を格納してい
る。検証規約情報記憶部７は、設計規約及び検証対象の
ネット構造情報を抽出する抽出規則を記憶する。ネット
構造情報記憶部８は、生成されたネット構造情報を記憶
する。
る。検証回路記憶部６は、検証対象の回路を格納してい
る。検証規約情報記憶部７は、設計規約及び検証対象の
ネット構造情報を抽出する抽出規則を記憶する。ネット
構造情報記憶部８は、生成されたネット構造情報を記憶
する。
【００１７】変換対応ライブラリ９は、同一論理のマク
ログループの総括名称と個別マクロ名の対応、同一論理
マクログループの総括名称とテクノロジ変換後のマクロ
名との対応の各テーブルを備える。図２に、実施例の回
路検証装置の処理の流れ図を示す。まず、処理モードが
選択される（S11 ステップ）。
ログループの総括名称と個別マクロ名の対応、同一論理
マクログループの総括名称とテクノロジ変換後のマクロ
名との対応の各テーブルを備える。図２に、実施例の回
路検証装置の処理の流れ図を示す。まず、処理モードが
選択される（S11 ステップ）。
【００１８】選択された回路検証モードを検出する（S1
2 ステップ）。検出されたモードが設計規約検証モード
の場合は、設計規約検証処理を行う。図３に、設計規約
検証処理の説明図を示す。検証回路と設計規約の規約定
義回路の各ネット構造を記述し、その比較をして、規約
の遵守の有無を確認しその結果を出力する。但し、設計
規約の規約定義回路のネット構造情報は、予め作成され
検証規約情報記憶部７に格納されている。
2 ステップ）。検出されたモードが設計規約検証モード
の場合は、設計規約検証処理を行う。図３に、設計規約
検証処理の説明図を示す。検証回路と設計規約の規約定
義回路の各ネット構造を記述し、その比較をして、規約
の遵守の有無を確認しその結果を出力する。但し、設計
規約の規約定義回路のネット構造情報は、予め作成され
検証規約情報記憶部７に格納されている。
【００１９】図４にネット構造情報記述の説明図を示
す。ネット構造情報とは、回路の構造等をテーブル化し
たものであり、マクロ名、ピン名、ブロック名、ネット
名等の回路構造を表す項目と、設計規約の検証に用いる
分岐数などのネット接続情報、ピンの空きピンに対する
定数設定などのピン接続情報、部分回路の抽出等のため
の抽出規則などを格納するグループ情報等のの回路接続
情報を表す項目をその要素とする。また、同一ネットで
あることをあらわすためにネットＩＤ（Ｉｄｅｎｔｉｆ
ｉｃａｔｉｏｎ：通し番号またはネット名）、同一ブロ
ックであることをあらわすためにブロックＩＤ（通し番
号またはブロック名）、スタートからのネットにレベル
付け等も行う。
す。ネット構造情報とは、回路の構造等をテーブル化し
たものであり、マクロ名、ピン名、ブロック名、ネット
名等の回路構造を表す項目と、設計規約の検証に用いる
分岐数などのネット接続情報、ピンの空きピンに対する
定数設定などのピン接続情報、部分回路の抽出等のため
の抽出規則などを格納するグループ情報等のの回路接続
情報を表す項目をその要素とする。また、同一ネットで
あることをあらわすためにネットＩＤ（Ｉｄｅｎｔｉｆ
ｉｃａｔｉｏｎ：通し番号またはネット名）、同一ブロ
ックであることをあらわすためにブロックＩＤ（通し番
号またはブロック名）、スタートからのネットにレベル
付け等も行う。
【００２０】例えば図４（１）の回路例のネット構造情
報を記述すると、図４（２）のように回路に対応したネ
ット構造を示すテーブルが作成される。次に、図２に沿
って処理の流れを説明する。まず、検証回路、検証規約
を指定する（図２のS13 ステップ）。次に、指定された
検証回路は、検証回路記憶部６から取得される。
報を記述すると、図４（２）のように回路に対応したネ
ット構造を示すテーブルが作成される。次に、図２に沿
って処理の流れを説明する。まず、検証回路、検証規約
を指定する（図２のS13 ステップ）。次に、指定された
検証回路は、検証回路記憶部６から取得される。
【００２１】図５（２）に取得された設計規約チェック
対象回路例を示す。次に、指定された設計規約の規約定
義回路のネット構造情報を検証規約情報記憶部７から取
得する（S14 ステップ）。次に、ネット構造情報生成制
御部３により、その検証回路のネット構造情報が記述さ
れネット構造情報記憶部８に記憶される（図２のS15 ス
テップ）。
対象回路例を示す。次に、指定された設計規約の規約定
義回路のネット構造情報を検証規約情報記憶部７から取
得する（S14 ステップ）。次に、ネット構造情報生成制
御部３により、その検証回路のネット構造情報が記述さ
れネット構造情報記憶部８に記憶される（図２のS15 ス
テップ）。
【００２２】図５（３）に設計規約チェック対象回路の
ネット構造情報記述例を示す。構造記述例としてマクロ
名、ピン名、ブロック名、ネット名、回路接続情報の接
続状態を示す分岐数を項目としている。図５（１）に取
得された設計規約用ネット構造情報記述例を示す。設計
規約用ネット構造情報記述とは、設計規約の回路構造を
テーブル化したものであり、設計規約のファンアウト、
駆動容量制限チェック等のため、マクロ名、ピン名と、
接続状態を示す分岐数などの設計規約などを要素とする
テーブルを作成する。このとき、一般設計ルールなの
で、固有名（ブロック名、ネット名）は設定しない。ま
た、すべてのマクロを検証する場合は、抽出規則は、特
に記述しないものとしている。
ネット構造情報記述例を示す。構造記述例としてマクロ
名、ピン名、ブロック名、ネット名、回路接続情報の接
続状態を示す分岐数を項目としている。図５（１）に取
得された設計規約用ネット構造情報記述例を示す。設計
規約用ネット構造情報記述とは、設計規約の回路構造を
テーブル化したものであり、設計規約のファンアウト、
駆動容量制限チェック等のため、マクロ名、ピン名と、
接続状態を示す分岐数などの設計規約などを要素とする
テーブルを作成する。このとき、一般設計ルールなの
で、固有名（ブロック名、ネット名）は設定しない。ま
た、すべてのマクロを検証する場合は、抽出規則は、特
に記述しないものとしている。
【００２３】次に、検証回路と設計規約の規約定義回路
のネット構造を比較する（S16 ステップ）。図５に示し
た例で比較すると、検証回路ＡＮＤマクロのｎｅｔ１の
分岐数は１５に対して設計規約では１０のため制限値エ
ラーと判断される。またＡＮＤマクロのｎｅｔ２の分岐
数は３に対して、設計規約では１０のため問題なしと判
断される。また、ＢＵＦマクロのｎｅｔ３の分岐数は１
に対して、設計規約では１０のため規約内と判断され
る。この比較結果は、ｎｅｔ１のＡＮＤマクロは、制限
値エラーとディスプレイなどの出力部５に出力される
（S17 ステップ）。
のネット構造を比較する（S16 ステップ）。図５に示し
た例で比較すると、検証回路ＡＮＤマクロのｎｅｔ１の
分岐数は１５に対して設計規約では１０のため制限値エ
ラーと判断される。またＡＮＤマクロのｎｅｔ２の分岐
数は３に対して、設計規約では１０のため問題なしと判
断される。また、ＢＵＦマクロのｎｅｔ３の分岐数は１
に対して、設計規約では１０のため規約内と判断され
る。この比較結果は、ｎｅｔ１のＡＮＤマクロは、制限
値エラーとディスプレイなどの出力部５に出力される
（S17 ステップ）。
【００２４】図６にクロック分配系接続規約の説明図を
示す。設計規約検証の別の実施例である。部分回路とし
ての検証を行う。このため、部分回路を設計規約の規約
定義回路とし、抽出規則を付加して、ネット構造情報化
し、予め検証規約情報記憶部７に登録しておく。図６
（１）に接続規約の回路例のクロック分配回路を示し、
それに対応する接続規約のネット構造情報例を図６
（２）に示す。このときには、抽出規約として、入力マ
クロから３段目までの回路と記述する。
示す。設計規約検証の別の実施例である。部分回路とし
ての検証を行う。このため、部分回路を設計規約の規約
定義回路とし、抽出規則を付加して、ネット構造情報化
し、予め検証規約情報記憶部７に登録しておく。図６
（１）に接続規約の回路例のクロック分配回路を示し、
それに対応する接続規約のネット構造情報例を図６
（２）に示す。このときには、抽出規約として、入力マ
クロから３段目までの回路と記述する。
【００２５】図７は、クロック分配回路検証の説明図１
を示す。まず、指定された検証回路を検証回路記憶部６
から取得する。次に、指定された検証規約情報を検証規
約情報記憶部７から取得する。図７（２）に取得された
クロック分配回路の回路例を示す。３つのクロック分配
回路が含まれる回路例である。
を示す。まず、指定された検証回路を検証回路記憶部６
から取得する。次に、指定された検証規約情報を検証規
約情報記憶部７から取得する。図７（２）に取得された
クロック分配回路の回路例を示す。３つのクロック分配
回路が含まれる回路例である。
【００２６】図８にクロック分配回路検証の説明図２を
示す。まず、回路のネット構造情報全体を記述する。次
に、検証規約情報の中の抽出規則に従ってクロック回路
の入力マクロから３段目までをクロック回路のネット構
造情報記述として抽出する。このとき入力マクロ名の検
出は変換対応ライブラリを参照しながら行う。各マクロ
名の定義は、変換対応ライブラリに指定されている。変
換対応ライブラリを図７（１）に示す。本例では、入力
マクロは、ＩＯ−ＢＵＦ、ＭＹＩＩＣ３である。
示す。まず、回路のネット構造情報全体を記述する。次
に、検証規約情報の中の抽出規則に従ってクロック回路
の入力マクロから３段目までをクロック回路のネット構
造情報記述として抽出する。このとき入力マクロ名の検
出は変換対応ライブラリを参照しながら行う。各マクロ
名の定義は、変換対応ライブラリに指定されている。変
換対応ライブラリを図７（１）に示す。本例では、入力
マクロは、ＩＯ−ＢＵＦ、ＭＹＩＩＣ３である。
【００２７】回路比較を行う場合、２つの回路に、変換
規則がある場合は、変換対応ライブラリを使用し、デー
タの一致を検証する。同じ論理のマクロなどでマクロ名
が異なる場合に有効である。図８（１）〜（３）に抽出
されたネット構造情報１〜３を示す。次に、その回路が
規約を満足するかを図６（２）に示す接続規約のネット
構造情報と比較する。ネット構造情報を比較するときに
は、マクロ名の対応を変換対応ライブラリを参照しなが
ら比較する。
規則がある場合は、変換対応ライブラリを使用し、デー
タの一致を検証する。同じ論理のマクロなどでマクロ名
が異なる場合に有効である。図８（１）〜（３）に抽出
されたネット構造情報１〜３を示す。次に、その回路が
規約を満足するかを図６（２）に示す接続規約のネット
構造情報と比較する。ネット構造情報を比較するときに
は、マクロ名の対応を変換対応ライブラリを参照しなが
ら比較する。
【００２８】比較結果としてマクロ名、ピン名が一致
し、分岐数が所定値内のため、検証回路の設計規約の検
証の結果は、エラーがないとされる。この設計規約検証
の結果、設計データ全体のなかから、部分的な回路に対
する検証を行う場合に、回路追跡をせずに検証するた
め、高速化が可能である。次に、検出されたモードが回
路一致検証モードの場合は、回路一致検証処理を行う。
し、分岐数が所定値内のため、検証回路の設計規約の検
証の結果は、エラーがないとされる。この設計規約検証
の結果、設計データ全体のなかから、部分的な回路に対
する検証を行う場合に、回路追跡をせずに検証するた
め、高速化が可能である。次に、検出されたモードが回
路一致検証モードの場合は、回路一致検証処理を行う。
【００２９】図９に回路一致検証の説明図を示す。図９
を参照しながら、図２に沿って説明を行う。回路一致検
証のときには、２つの比較検証回路を指定する（図２の
S18 ステップ）。次に指定された検証回路について、ネ
ット構造情報を記述する（S19 ステップ）。
を参照しながら、図２に沿って説明を行う。回路一致検
証のときには、２つの比較検証回路を指定する（図２の
S18 ステップ）。次に指定された検証回路について、ネ
ット構造情報を記述する（S19 ステップ）。
【００３０】次に２つのネット構造情報について、一致
検証を行う（S20 ステップ）。一致検証法としては、ネ
ット名でソート後、ネット名が同じものを１つのグルー
プとして片方のネット構造情報の全部と総あたりでチェ
ックしていくことを繰り返す方法や、ネットに対するピ
ン名、マクロ名をひとつのグループとして要素が同じも
のが存在するかを総あたりでチェックしていく方法等が
ある。
検証を行う（S20 ステップ）。一致検証法としては、ネ
ット名でソート後、ネット名が同じものを１つのグルー
プとして片方のネット構造情報の全部と総あたりでチェ
ックしていくことを繰り返す方法や、ネットに対するピ
ン名、マクロ名をひとつのグループとして要素が同じも
のが存在するかを総あたりでチェックしていく方法等が
ある。
【００３１】また、固有名が変わるときには、一致検証
のキーを指定して、固有名をマスクし、一致検証を行
う。このチェック結果は、ディスプレイなどの出力部５
に出力される（S17 ステップ）。図１０は、２つの検証
回路の比較処理の説明図１を示す。図１０は、比較対象
回路の回路例の回路１と回路２のネット構造情報が完全
一致している場合の例であり、回路１と回路２のネット
構造情報を記述して比較すると、マクロ名、ピン名、ブ
ロック名、ネット名で一致している。従って、比較結果
として、回路一致と出力される。
のキーを指定して、固有名をマスクし、一致検証を行
う。このチェック結果は、ディスプレイなどの出力部５
に出力される（S17 ステップ）。図１０は、２つの検証
回路の比較処理の説明図１を示す。図１０は、比較対象
回路の回路例の回路１と回路２のネット構造情報が完全
一致している場合の例であり、回路１と回路２のネット
構造情報を記述して比較すると、マクロ名、ピン名、ブ
ロック名、ネット名で一致している。従って、比較結果
として、回路一致と出力される。
【００３２】図１１は、２つの検証回路の比較処理の説
明図２を示す。図１１は、比較対象回路の回路例の回路
１と回路３のネット構造情報が固有名で不一致の例であ
る。この場合、ネット名ごとにグループ化し、マクロ名
でソート後、２つのネット構造情報を比較する。固有名
（ブロック名、ネット名）不一致ではあるが、ネット単
位でマクロ名、ピン名の構造が一致している例である。
明図２を示す。図１１は、比較対象回路の回路例の回路
１と回路３のネット構造情報が固有名で不一致の例であ
る。この場合、ネット名ごとにグループ化し、マクロ名
でソート後、２つのネット構造情報を比較する。固有名
（ブロック名、ネット名）不一致ではあるが、ネット単
位でマクロ名、ピン名の構造が一致している例である。
【００３３】固有名は、その回路の生成のツールにより
変わるため、その部分をチェックから除くことで、一致
検証を行う。図１１の回路１と回路３のネット構造情報
記述を比較すると、ネット名でソート後、マクロ名、ピ
ン名のグループで一致している。従って、比較結果とし
て、回路一致と出力される。
変わるため、その部分をチェックから除くことで、一致
検証を行う。図１１の回路１と回路３のネット構造情報
記述を比較すると、ネット名でソート後、マクロ名、ピ
ン名のグループで一致している。従って、比較結果とし
て、回路一致と出力される。
【００３４】図１２は、２つの検証回路の比較処理の説
明図３を示す。図１２は、比較対象回路の回路例の回路
１と回路４のネット構造情報が構造不一致の例である。
回路１と回路４の記述されたネット構造情報を比較する
と、回路１のＯＲマクロ（Ｂ４）と回路４のＡＮＤマク
ロ（Ｂ４）がマクロ不一致であり、ｎｅｔ２の部分は、
構造不一致である。従って、比較結果として、回路不一
致と出力される。
明図３を示す。図１２は、比較対象回路の回路例の回路
１と回路４のネット構造情報が構造不一致の例である。
回路１と回路４の記述されたネット構造情報を比較する
と、回路１のＯＲマクロ（Ｂ４）と回路４のＡＮＤマク
ロ（Ｂ４）がマクロ不一致であり、ｎｅｔ２の部分は、
構造不一致である。従って、比較結果として、回路不一
致と出力される。
【００３５】図１３に変換対応ライブラリを適用した回
路の説明図を示す。回路比較を行う場合、２つの回路
に、変換規則がある場合は、変換対応ライブラリを使用
し、データの一致を検証する。テクノロジー変換などマ
クロ名が変わる場合に有効である。ネット構造を比較す
るときに、変換前と変換後のマクロ名の対応関係を変換
対応ライブラリから取得してマクロ名の比較のときに用
いる。図１３（２）の回路例をネット構造情報記述を行
い、そのネット構造情報を比較するとマクロ名が相違す
る。しかし、マクロ名の相違は、変換対応ライブラリで
チェックすると同等のマクロと判断される。従って、こ
の場合、回路１と回路５のマクロ名、ピン名が一致して
いるため比較結果として回路一致と判断される。
路の説明図を示す。回路比較を行う場合、２つの回路
に、変換規則がある場合は、変換対応ライブラリを使用
し、データの一致を検証する。テクノロジー変換などマ
クロ名が変わる場合に有効である。ネット構造を比較す
るときに、変換前と変換後のマクロ名の対応関係を変換
対応ライブラリから取得してマクロ名の比較のときに用
いる。図１３（２）の回路例をネット構造情報記述を行
い、そのネット構造情報を比較するとマクロ名が相違す
る。しかし、マクロ名の相違は、変換対応ライブラリで
チェックすると同等のマクロと判断される。従って、こ
の場合、回路１と回路５のマクロ名、ピン名が一致して
いるため比較結果として回路一致と判断される。
【００３６】これらの回路一致検証の結果、LSI を複数
の設計者がコンカレントに設計する際に互いが使用して
いるNetList が構造的に同じものかどうかの一致を高速
に検証することが可能である。また、構造一致した場
合、論理一致も保証されるため既存の論理検証ツールよ
りも高速な検証が可能である。次に、検出されたモード
が回路差分検証モードの場合は、回路差分検証処理を行
う。
の設計者がコンカレントに設計する際に互いが使用して
いるNetList が構造的に同じものかどうかの一致を高速
に検証することが可能である。また、構造一致した場
合、論理一致も保証されるため既存の論理検証ツールよ
りも高速な検証が可能である。次に、検出されたモード
が回路差分検証モードの場合は、回路差分検証処理を行
う。
【００３７】図１４に設計回路の差分検証の説明図を示
す。図１４を参照しながら、図２の処理の流れ図に沿っ
て説明を行う。まず変更前と変更後の検証回路、検証規
約を指定する。（図２のS21 ステップ）。次に指定され
た検証回路について、ネット構造情報を記述する（図２
のS22 ステップ）。
す。図１４を参照しながら、図２の処理の流れ図に沿っ
て説明を行う。まず変更前と変更後の検証回路、検証規
約を指定する。（図２のS21 ステップ）。次に指定され
た検証回路について、ネット構造情報を記述する（図２
のS22 ステップ）。
【００３８】次に２つのネット構造情報について比較を
行い、差分を抽出する（図２のS23ステップ）。次に抽
出した差分について設計規約検証を行う（図２のS24 ス
テップ）。そのチェック結果をディスプレイなどの出力
部５に出力する（図２のS17 ステップ）。
行い、差分を抽出する（図２のS23ステップ）。次に抽
出した差分について設計規約検証を行う（図２のS24 ス
テップ）。そのチェック結果をディスプレイなどの出力
部５に出力する（図２のS17 ステップ）。
【００３９】図１５に比較回路例の差分検証の説明図を
示す。図１５（１）の回路例の変更前の回路と変更後の
回路を比較すると、変更後の回路のｎｅｔ２にＢＵＦマ
クロが追加された例である。この場合の２つの回路例の
ネット構造情報記述例を図１５（２）に示す。両者を比
較すると、ｎｅｔ２に差分のＢＵＦマクロ、ピンＡが検
出されるので、このｎｅｔ２情報を抽出する。
示す。図１５（１）の回路例の変更前の回路と変更後の
回路を比較すると、変更後の回路のｎｅｔ２にＢＵＦマ
クロが追加された例である。この場合の２つの回路例の
ネット構造情報記述例を図１５（２）に示す。両者を比
較すると、ｎｅｔ２に差分のＢＵＦマクロ、ピンＡが検
出されるので、このｎｅｔ２情報を抽出する。
【００４０】次に、抽出されたｎｅｔ２のネット構造情
報について、その規約検証が行われる。ｎｅｔ２のＡＮ
Ｄマクロの分岐数が３から４に増加しているが、規約分
岐数は図５（１）に示すように、１０のため、規約内で
ある。そして、抽出した差分内容とその規約検証結果が
ディスプレイなどの出力部５に出力される。
報について、その規約検証が行われる。ｎｅｔ２のＡＮ
Ｄマクロの分岐数が３から４に増加しているが、規約分
岐数は図５（１）に示すように、１０のため、規約内で
ある。そして、抽出した差分内容とその規約検証結果が
ディスプレイなどの出力部５に出力される。
【００４１】この結果、変更前と変更後の回路差分を抽
出して、その差分の設定規約検証が行えるため、変更後
の回路をすべて検証する必要がなくなり、回路検証を高
速に行うことができる。また差分の抽出により、回路変
更部分をチェックすることもできる。
出して、その差分の設定規約検証が行えるため、変更後
の回路をすべて検証する必要がなくなり、回路検証を高
速に行うことができる。また差分の抽出により、回路変
更部分をチェックすることもできる。
【００４２】
【発明の効果】本発明により、回路や設計規約のネット
構造情報を生成し、ネット構造情報間での比較を行うた
め、回路検証を高速に行うことができる。
構造情報を生成し、ネット構造情報間での比較を行うた
め、回路検証を高速に行うことができる。
【図１】 実施例の回路検証装置の構成図
【図２】 実施例の回路検証装置の処理の流れ図
【図3 】 設計規約検証の説明図
【図４】 ネット構造情報記述の説明図
【図５】 設計規約と検証回路のネット構造の説明図
【図６】 クロック分配系接続規約の説明図
【図７】 クロック分配回路検証の説明図１
【図８】 クロック分配回路検証の説明図２
【図９】 回路一致検証の説明図
【図１０】２つの検証回路の比較処理の説明図１
【図１１】２つの検証回路の比較処理の説明図２
【図１２】２つの検証回路の比較処理の説明図３
【図１３】変換対応ライブラリを適用した回路の説明図
【図１４】設計回路の差分検証の説明図
【図１５】比較回路例の差分検証の説明図
【図１６】従来例の回路検証装置の構成図
１ 回路検証装置
２ 入力部
３ ネット構造情報生成制御部
４ 比較制御部
５ 出力部
６ 検証回路記憶部
７ 検証規約情報記憶部
８ ネット構造情報記憶部
９ 変換対応ライブラリ
１１ 回路検証部
１２ 設計規約記憶部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木村 俊恵
神奈川県川崎市中原区上小田中４丁目１番
１号 株式会社富士通コンピュータテクノ
ロジ内
Ｆターム(参考） 5B046 AA08 BA03 JA01
5F064 HH06 HH10
Claims (4)
- 【請求項１】検証対象の回路を記憶する検証回路記憶手
段と、 設計規約、検証回路の抽出規則を記憶する検証規約情報
記憶手段と、 検証回路、検証規約情報を指定する検証対象指定手段
と、 指定された検証回路、検証規約情報を取得する検証対象
取得手段と、 取得された検証回路からマクロ名、ピン名、ネット名、
設計規約を検証する対象の設計規約検証情報を有するネ
ット構造情報を生成するネット構造情報生成手段と、 生成されたネット構造情報から、検証規約情報の検証回
路の抽出規則に従って検証対象のネット構造情報を抽出
する検証ネット構造情報抽出手段と、 抽出された検証ネット構造情報と検証規約情報の設計規
約とを比較し、設計規約を充足するか否かを判定する設
計規約判定手段と、 判定された結果を出力する判定結果出力手段とを有する
ことを特徴とする回路検証装置。 - 【請求項２】前記検証ネット構造情報抽出手段は、生成
されたネット構造情報から部分回路を抽出する検証回路
の抽出規則により、部分ネット構造情報を抽出する部分
ネット構造情報抽出手段を有することを特徴とする請求
項１記載の回路検証装置。 - 【請求項３】検証対象の回路を記憶する検証回路記憶手
段と、 複数の検証回路を指定する検証対象指定手段と、 指定された検証回路を検証回路記憶手段から取得する検
証対象取得手段と、 取得された検証回路について、マクロ名、ピン名、ネッ
ト名を有するネット構造情報を生成するネット構造情報
生成手段と、 生成された複数のネット構造情報を比較して、ネット構
造情報が一致するか否かを判定するネット構造情報一致
判定手段と、 判定した結果を出力する判定結果出力手段とを有するこ
とを特徴とする回路検証装置。 - 【請求項４】検証対象の回路を記憶する検証回路記憶手
段と、 設計規約を記憶する検証規約情報記憶手段と、 複数の検証回路と検証規約情報を指定する検証対象指定
手段と、 指定された検証回路、検証規約情報を取得する検証対象
取得手段と、 取得された検証回路からマクロ名、ピン名、ネット名、
設計規約を検証する対象の設計規約検証情報を有するネ
ット構造情報を生成するネット構造情報生成手段と、 複数の生成されたネット構造情報を比較して、ネット構
造情報が一致するか否かを判定するネット構造情報一致
判定手段と、 判定の結果、不一致のときには、差分のネット構造情報
を抽出する差分ネット構造情報抽出手段と、 抽出された差分ネット構造情報と検証規約情報の設計規
約とを比較し、設計規約を充足するか否かを判定する設
計規約判定手段と、 判定された結果を出力する判定結果出力手段とを有する
ことを特徴とする回路検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002029858A JP2003233636A (ja) | 2002-02-06 | 2002-02-06 | 回路検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002029858A JP2003233636A (ja) | 2002-02-06 | 2002-02-06 | 回路検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003233636A true JP2003233636A (ja) | 2003-08-22 |
Family
ID=27773871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002029858A Withdrawn JP2003233636A (ja) | 2002-02-06 | 2002-02-06 | 回路検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003233636A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035504A1 (ja) * | 2004-09-29 | 2006-04-06 | Mitsubishi Denki Kabushiki Kaisha | レイアウト適性確認装置及び方法並びにプログラム |
| JP2008165752A (ja) * | 2006-12-07 | 2008-07-17 | Fujitsu Ltd | 嵌合チェック支援装置および嵌合チェック支援プログラム |
| KR100873885B1 (ko) | 2006-06-28 | 2008-12-15 | 후지쯔 가부시끼가이샤 | 설계 검증 장치, 설계 검증 방법 및 ｃａｄ 시스템 |
| CN100461186C (zh) * | 2003-10-31 | 2009-02-11 | 富士通微电子株式会社 | 验证支持装置、验证支持方法 |
| US8201136B2 (en) | 2006-12-07 | 2012-06-12 | Fujitsu Limited | CAD apparatus, method, and computer product for designing printed circuit board |
| US8510698B2 (en) | 2006-12-07 | 2013-08-13 | Fujitsu Limited | CAD apparatus and check support apparatus |
-
2002
- 2002-02-06 JP JP2002029858A patent/JP2003233636A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461186C (zh) * | 2003-10-31 | 2009-02-11 | 富士通微电子株式会社 | 验证支持装置、验证支持方法 |
| WO2006035504A1 (ja) * | 2004-09-29 | 2006-04-06 | Mitsubishi Denki Kabushiki Kaisha | レイアウト適性確認装置及び方法並びにプログラム |
| KR100873885B1 (ko) | 2006-06-28 | 2008-12-15 | 후지쯔 가부시끼가이샤 | 설계 검증 장치, 설계 검증 방법 및 ｃａｄ 시스템 |
| JP2008165752A (ja) * | 2006-12-07 | 2008-07-17 | Fujitsu Ltd | 嵌合チェック支援装置および嵌合チェック支援プログラム |
| US8201136B2 (en) | 2006-12-07 | 2012-06-12 | Fujitsu Limited | CAD apparatus, method, and computer product for designing printed circuit board |
| US8510698B2 (en) | 2006-12-07 | 2013-08-13 | Fujitsu Limited | CAD apparatus and check support apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107533577B (zh) | 使用电路模板的生成和实例化的集成电路设计 | |
| US8209650B2 (en) | Method and system for entry and verification of parasitic design constraints for analog integrated circuits | |
| TWI423057B (zh) | 佈局對原理圖錯誤系統及方法 | |
| US8762912B2 (en) | Tiered schematic-driven layout synchronization in electronic design automation | |
| US7096447B1 (en) | Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout | |
| US6336206B1 (en) | Method and apparatus for structural input/output matching for design verification | |
| JP2006244073A (ja) | 半導体設計装置 | |
| TW201218001A (en) | Methods, systems, and articles of manufacture for constraint verification for implementing electronic circuit designs with electrical awareness | |
| US9183332B2 (en) | Method for simulation of partial VLSI ASIC design | |
| US20090228848A1 (en) | Circuit verification apparatus, a method of circuit verification and circuit verification program | |
| US9898567B2 (en) | Automatic layout modification tool with non-uniform grids | |
| US8601422B2 (en) | Method and system for schematic-visualization driven topologically-equivalent layout design in RFSiP | |
| US8522182B2 (en) | Generation of an end point report for a timing simulation of an integrated circuit | |
| US7424690B2 (en) | Interconnect integrity verification | |
| US20220075920A1 (en) | Automated Debug of Falsified Power-Aware Formal Properties using Static Checker Results | |
| JP2004102772A (ja) | 設計検証装置 | |
| US7673288B1 (en) | Bypassing execution of a software test using a file cache | |
| JP2003233636A (ja) | 回路検証装置 | |
| US7890902B1 (en) | Methods and apparatus for merging coverage for multiple verification and design scenarios | |
| US10346573B1 (en) | Method and system for performing incremental post layout simulation with layout edits | |
| US20220327269A1 (en) | Computing device and method for detecting clock domain crossing violation in design of memory device | |
| US7275223B2 (en) | Facilitating high-level validation of integrated circuits in parallel with development of blocks in a hierarchical design approach | |
| US10909301B2 (en) | Method and apparatus for determining waiver applicability conditions and applying the conditions to multiple errors or warnings in physical verification tools | |
| US20090064082A1 (en) | Method for custom register circuit design | |
| US7047173B1 (en) | Analog signal verification using digital signatures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040610 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040610 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |