WO2006003940A1

WO2006003940A1 - 半導体装置及びその製造方法

Info

Publication number: WO2006003940A1
Application number: PCT/JP2005/011955
Authority: WO
Inventors: Kouichi Nagai
Original assignee: Fujitsu Limited
Priority date: 2004-07-02
Filing date: 2005-06-29
Publication date: 2006-01-12
Also published as: CN1993828A; CN1993828B; KR20070022797A; WO2006003707A1; KR100985793B1

Abstract

　半導体基板１０上に形成され、下部電極３６と、下部電極３６上に形成された強誘電体膜３８と、強誘電体膜３８上に形成された上部電極４０とを有する強誘電体キャパシタ４２と、半導体基板１０上及び前記強誘電体キャパシタ４２上に形成され、表面が平坦化されたシリコン酸化膜６０と、シリコン酸化膜６０上にシリコン酸化膜６１を介して形成され、水素又は水分の拡散を防止する平坦なバリア膜６２と、バリア膜６２上に形成され、表面が平坦化されたシリコン酸化膜７４と、シリコン酸化膜７４上にシリコン酸化膜７６を介して形成され、水素又は水分の拡散を防止する平坦なバリア膜７８とを有している。

Description

明細書

半導体装置及びその製造方法

技術分野

[0001] 本発明は、半導体装置及びその製造方法に係り、特に強誘電体キャパシタを有する半導体装置及びその製造方法に関する。

背景技術

[0002] 近時、キャパシタの誘電体膜として強誘電体膜を用いることが注目されて、る。このような強誘電体キャパシタを用いた強誘電体メモリ (FeRAM : Ferroelectric Random Access Memory)は、高速動作が可能である、低消費電力である、書き込み Z読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。

[0003] し力しながら、強誘電体キャパシタは、外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。具体的には、 Pt膜よりなる下部電極と、 P ZT膜よりなる強誘電体膜と、 Pt膜よりなる上部電極とが順次積層されてなる標準的な FeRAMの強誘電体キャパシタの場合、水素分圧 40Pa (0. 3Torr)程度の雰囲気にて 200°C程度の温度に基板を加熱すると、 PbZr Ti O膜 (PZT膜)の強誘電

1 -Χ X 3

性はほぼ失われてしまうことが知られている。また、強誘電体キャパシタが水分を吸着した状態、或いは水分が強誘電体キャパシタの近傍に存在する状態にて熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性は、著しく劣化してしまうことが知られている。

[0004] このような強誘電体キャパシタの性質のため、 FeRAMの製造工程においては、強誘電体膜を形成した後のプロセスとして、可能な限り、水分の発生が少なぐ且つ低温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例えば、水素の発生量の比較的少ない原料ガスを用いた CVD (Chemical Vapor Depositio n)法等による成膜プロセスが選択されている。

[0005] さらには、水素や水分による強誘電体膜の劣化を防止する技術として、強誘電体キャパシタを覆うように酸ィ匕アルミニウム膜を形成する技術や、強誘電体キャパシタ上に形成された層間絶縁膜上に酸ィ匕アルミニウム膜を形成する技術が提案されている。酸ィ匕アルミニウム膜は、水素や水分の拡散を防止する機能を有している。このため、提案されて、る技術によれば、水素や水分が強誘電体膜に達するのを防止することができ、水素や水分による強誘電体膜の劣化を防止することが可能となる。このような技術は、例えば特許文献 1〜7に記載されている。

特許文献 1 :特開 2003— 197878号公報

特許文献 2 :特開 2001— 68639号公報

特許文献 3 :特開 2003— 174145号公報

特許文献 4：特開 2002— 176149号公報

特許文献 5 :特開 2003— 100994号公報

特許文献 6 :特開 2001— 36026号公報

特許文献 7 :特開 2001— 15703号公報

発明の開示

発明が解決しょうとする課題

[0006] 上述のように、強誘電体キャパシタは外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。このため、従来の FeRAMは、加速寿命試験の一つである PTHS (Pressure Temperature Humidity Stress)試験について良好な試験結果を得ることが困難であった。

[0007] 通常、 PTHS試験は、 JEDEC (Joint Electron Device Engineering Council)規格等に基づき、例えば温度 135°C、湿度 85%の条件下で行われている。このような PTH S試験では、 FeRAMの水素に対する耐性や耐湿性が充分に確保されてヽな、と、強誘電体キャパシタが劣化し、不良が発生してしまう。

[0008] これまでに、水素や水分による強誘電体膜の劣化を防止する技術が提案されては V、るものの、強誘電体キャパシタを有する FeRAM等の半導体装置の PTHS特性を向上し、 PTHS試験について量産認定レベルを充分に上回るような良好な試験結果を得ることを可能とするには、これまでの技術は充分なものではなかった。

[0009] 本発明の目的は、水素ガスに対する耐性及び耐湿性に優れ、強誘電体キャパシタの特性の劣化を充分に抑制し、 PTHS特性を向上しうる半導体装置及びその製造方法を提供することにある。

課題を解決するための手段

[0010] 本発明の一観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜とを有する半導体装置が提供される。

[0011] また、本発明の他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜とを有するメモリセル部と、ボンディッグパッドが形成されたパッド部とを有し、前記第 1のバリア膜及び前記第 2のノリア膜の少なくとも、ずれかは、前記メモリセル部及び前記パッド部にわたって形成されている半導体装置が提供される。

[0012] また、本発明の更に他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜とを有するチップ領域と、前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、前記第 1のノリア膜及び前記第 2のノリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている半導体装置が提供される。

[0013] また、本発明の更に他の観点によれば、半導体基板上に、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを形成する工程と、前記半導体基板上及び前記強誘電体キャパシタ上に、第 1の絶縁膜を形成する工程と、前記第 1の絶縁膜の表面を平坦化する工程と、前記第 1の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 1 のノリア膜を形成する工程と、前記第 1のバリア膜上に、第 2の絶縁膜を形成するェ程と、前記第 2の絶縁膜の表面を平坦化する工程と、前記第 2の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 2のバリア膜を形成する工程とを有する半導体装置の製造方法が提供される。

[0014] なお、本願明細書において、「基板上」、「強誘電体キャパシタ上」、「絶縁膜上」、「配線層上」等の記載における「上」は、基板等の「直上」のみならず、「上方」をも含むものとする。

発明の効果

[0015] 本発明によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、強誘電体膜上に形成された上部電極とを有する強誘電体キヤパシタを有する半導体装置にぉ、て、半導体基板上及び強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜とが形成されて、るので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタの電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を大幅に向上することができる。

図面の簡単な説明

[0016] [図 1]図 1は、本発明の第 1実施形態による半導体装置のチップ構成を示す平面図である。 [図 2]図 2は、図 2は、本発明の第 1実施形態による半導体装置のチップ表層のエリア構成を示す平面図である。

[図 3]図 3は、本発明の第 1実施形態による半導体装置の構造を示す断面図 (その 1) である。

[図 4]図 4は、本発明の第 1実施形態による半導体装置の構造を示す断面図 (その 2) である。

[図 5]図 5は、本発明の第 1実施形態による半導体装置においてノリア膜が形成されている範囲を示す平面図（その 1)である。

[図 6]図 6は、本発明の第 1実施形態による半導体装置においてノリア膜が形成されて!、る範囲を示す平面図（その 2)である。

[図 7]図 7は、強誘電体キャパシタを埋め込む SOG膜の断面観察の結果を示す透過型電子顕微鏡写真である。

圆 8]図 8は、強誘電体キャパシタによる段差上に形成された酸ィ匕アルミニウム膜の断面観察の結果を示す透過型電子顕微鏡写真である。

圆 9]図 9は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明する工程断面図（その 1)である。

圆 10]図 10は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明するェ程断面図（その 2)である。

[図 11]図 11は、塗布型絶縁膜上にノリア膜を形成した場合の他の不都合を説明する工程断面図（その 1)である。

圆 12]図 12は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その 2)である。

圆 13]図 11は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その 3)である。

圆 14]図 12は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その 4)である。

[図 15]図 15は、昇温離脱分析法によるバリア膜の評価結果を示すグラフである。

[図 16]図 16は、ノリア膜を比較的厚く形成した場合における不都合を説明する図である。

[図 17]図 17は、本発明の第 1実施形態による半導体装置の効果を説明する図 (その

1)である。

[図 18]図 18は、本発明の第 1実施形態による半導体装置の効果を説明する図 (その

2)である。

[図 19]図 19は、本発明の第 1実施形態による半導体装置の効果を説明する図 (その

2)である。

[図 20]図 20は、本発明の第 1実施形態による半導体装置の効果を説明する図 (その

3)である。

[図 21]図 21は、本発明の第 1実施形態による半導体装置の効果を説明する図 (その

4)である。

[図 22]図 22は、ノリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じる欠損を説明する断面図である。

[図 23]図 23は、ノリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。

[図 24]図 24は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 1)である。

[図 25]図 25は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 2)である。

[図 26]図 26は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 3)である。

[図 27]図 27は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 4)である。

[図 28]図 28は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 5)である。

[図 29]図 29は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 6)である。

[図 30]図 30は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 7)である。

[図 31]図 31は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 8)である。

[図 32]図 32は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 9)である。

[図 33]図 33は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 10)である。

[図 34]図 34は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 11)である。

[図 35]図 35は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 12)である。

[図 36]図 36は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 13)である。

[図 37]図 37は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 14)である。

[図 38]図 38は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 15)である。

[図 39]図 39は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 16)である。

[図 40]図 40は、本発明の第 2実施形態による半導体装置の構造を示す断面図（その

1)である。

[図 41]図 41は、本発明の第 2実施形態による半導体装置の構造を示す断面図 (その

2)である。

[図 42]図 42は、本発明の第 2実施形態による半導体装置においてバリア膜が形成されて、る範囲を示す平面図である。

[図 43]図 43は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図（その 1)である。

[図 44]図 44は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図（その 2)である。

[図 45]図 45は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図（その 3)である。

[図 46]図 46は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図（その 4)である。

[図 47]図 47は、本発明の第 3実施形態による半導体装置の構造を示す断面図 (その

1)である。

[図 48]図 48は、本発明の第 3実施形態による半導体装置の構造を示す断面図（その

2)である。

[図 49]図 49は、本発明の第 3実施形態による半導体装置においてバリア膜が形成されて、る範囲を示す平面図である。

[図 50]図 50は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断面図（その 1)である。

[図 51]図 51は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断面図（その 2)である。

[図 52]図 52は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断面図（その 3)である。

[図 53]図 53は、本発明を適用したスタック型セルを有する FeRAM構造の半導体装置の構造を示す断面図（その 1)である。

[図 54]図 54は、本発明を適用したスタック型セルを有する FeRAM構造の半導体装置の構造を示す断面図（その 2)である。

[図 55]図 55は、 Cu配線を用いた場合におけるボンディングパッドの構造を示す断面図である。

符号の説明

10· ··半導体基板

12· ··素子分離領域

14a、 14b…ゥエル

16· ··ゲート絶縁膜 …ゲート電極

…絶縁膜

···サイドウォール絶縁膜···ソース Zドレイン拡散層·· 'トランジスタ〜SiON膜

…シリコン酸ィ匕膜 …層間絶縁膜 …シリコン酸ィ匕膜

···下部電極

a…酸ィ匕アルミニウム膜b- "PtH

…強誘電体膜

···上部電極

a- --IrO膜

X

b- · -IrO膜

Υ

···強誘電体キャパシタ···バリア膜

…バリア膜

…シリコン酸ィ匕膜 …層間絶縁膜

a、 50b…コンタクトホールa、 52b…コンタク卜ホールa、 54b…導体プラグ …第 1金属配線層a、 56b、 56c"'st線···バリア膜

…シリコン酸ィ匕膜 ···シリコン酸ィ匕膜 …バリア膜

…シリコン酸ィ匕膜 …層間絶縁膜

···コンタクトホール …導体プラグ …第 2金属配線層a, 72b…配線 …シリコン酸ィ匕膜 …シリコン酸ィ匕膜 …バリア膜

…シリコン酸ィ匕膜 …層間絶縁膜a、 84b…コンタクトホ、a、 86b…導体プラグ …第 3金属配線層a, 88b…配線 …シリコン酸ィ匕膜 …シリコン窒化膜 …積層膜

…ポリイミド榭脂膜、 96a, 96a…開口部 …フォトレジスト膜0…フォトレジスト膜2…フォトレジスト膜4-"SiONI

6…フォトレジスト膜8···開口部 110…欠陥部分

112…シリコン酸ィ匕膜

114···バリア膜

116···バリア膜

118…シリコン酸ィ匕膜

120a, 120b…コンタクトホーノレ

122-"SiON膜

210…半導体基板

212···素子分離領域

214a, 214b…ウエノレ

216···ゲート絶縁膜

218···ゲー卜電極

219···シリコン酸ィ匕膜

220…サイドウォール絶縁膜

222· ··ソース Zドレイン拡散層

224· "トランジスタ

225〜SiON膜

226···シリコン酸ィ匕膜

227…層間絶縁膜

228…バリア膜

230a, 230b…コンタク卜ホール

232a, 232b…導体プラグ

234-"Ir膜

236…下部電極

238···強誘電体膜

240···上部電極

242…強誘電体キャパシタ

244-"SiON膜 246···バリア膜

248…シリコン酸ィ匕膜

250···バリア膜

252···シリコン酸ィ匕膜

253…層間絶縁膜

254a, 254b…コンタクトホール

256a、 256b…導体プラグ

258a, 258b…配線

260、 260a, 260b—シジ =fン酸ィ匕 H

262…バリア膜

264…シリコン酸ィ匕膜

265…層間絶縁膜

268···コンタクトホーノレ

270…導体プラグ

272…酉己線

274…シリコン酸ィ匕膜

276···バリア膜

278…シリコン酸ィ匕膜

280a, 280b…配線溝

282a、 282b- "Cu配線

284…層間絶縁膜

285…配線溝

286 Cu酉己線

288···シリコン酸ィ匕膜

289···コンタク卜ホーノレ

290…導体プラグ

292…ボンディングパッド

294…シリコン酸ィ匕膜 296· ··シリコン窒化膜

298· ··ポリイミド樹脂膜

299、 299a, 299b…開口部

300·' '·ショット

302·' •FeRAMチップ領域

304·' '·スクライブ部

306·· •FeRAMセル部

308·· •FeRAMの周辺回路部

310·· '·ロジック回路部

312·· '·ロジック回路の周辺回路部

314·· 'パッド部

316·· -スクライブ部'パッド部間境界部

318·· -パッド部 ·回路部間境界部

320·, -回路部 ·回路部間境界部

322·· '耐湿リング

324·· -層間絶縁膜

326·· '配線層

328·· 'バリア膜

330·· -層間絶縁膜

332·· 'コンタクトホール

334·· -導体プラグ

336·· '配線層

338·· '導体プラグの欠損

400·· -層間絶縁膜

402·· -下部電極

404·· -強誘電体膜

406·· -上部電極

408·· '強誘電体キャパシタ 410 SOG膜

412…酉己線

414…酸ィ匕アルミニウム膜

416…層間絶縁膜

418· ··バリア膜

420· ··フォトレジスト膜

422a, 422b…コンタク卜ホーノレ

424…金属膜

426· ··フォトレジスト膜

428a, 428b…配線

430…導体プラグ

432…層間絶縁膜

434…酉己線

436…層間絶縁膜

438· ··バリア膜

440· ··バリア膜

442"· A1酉己線

444· ··導体プラグ

446· ··コンタクトホール

発明を実施するための最良の形態

[0018] [第 1実施形態]

本発明の第 1実施形態による半導体装置及びその製造方法を図 1乃至図 39を用いて説明する。

[0019] (半導体装置）

まず、本実施形態による半導体装置について図 1乃至図 23を用いて説明する。

[0020] はじめに、本実施形態による半導体装置のチップ構成について図 1及び図 2を用いて説明する。図 1は本実施形態による半導体装置のチップ構成を示す平面図、図 2 は本実施形態による半導体装置のチップ表層のエリア構成を示す平面図である。図 1 (b)は 1ショットにおける FeRAMチップ領域を示した平面図であり、図 1 (a)は図 1 ( b)における FeRAMチップ領域を拡大して示した平面図である。図 2 (a)は図 1 (a)の Χ-Χ' 線に沿ったチップ表層のエリア構成を示す平面図であり、図 2 (b)は図 1 (a) Ύ—Ύ' 線に沿ったチップ表層のエリア構成を示す平面図である。

[0021] 図 1に示すように、半導体基板 10には、ショット 300毎に、複数の FeRAMチップ領域 302が形成されている。隣接する FeRAMチップ領域 302間には、各 FeRAMチップ領域 302を FeRAMチップに個片化するための切断領域であるスクライブ部 304 が設けられている。

[0022] FeRAMチップ領域 302には、 FeRAMセルが形成された FeRAMセル部 306、 F eRAMの周辺回路が形成された周辺回路部 308、ロジック回路が形成されたロジック回路部 310、及びロジック回路の周辺回路が形成された周辺回路部 312がそれぞれ設けられている。また、 FeRAMチップ領域 302の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッドが形成されたパッド部 314が設けられている。なお、パッド部 314は、 FeRAMのパッケージの種類等に応じて、四角形状の FeRAMチップ領域 302周縁部のすべての辺にわたって形成されていてもよいし、対向する一組の辺にのみ形成されて、てもよ、。

[0023] 図 1 (a)における X— X' 線に沿ったチップ表層のエリア構成は、図 2 (a)に示すように、 X側から:^ 側に向力つて順に、スクライブ部 304、スクライブ部'パッド部間境界部 316、パッド部 314、パッド部 ·回路部間境界部 318、 FeRAMセル部 306、回路部 ·回路部間境界部 320、ロジック回路部 310、パッド部 ·回路部間境界部 318、パッド部 314、スクライブ部'パッド部間境界部 316、スクライブ部 304となっている。

[0024] 図 1 (a)における Y— 線に沿ったチップ表層のエリア構成は、図 2 (b)に示すように、 Υ側力も側に向力つて順に、スクライブ部 304、スクライブ部'パッド部間境界部 316、パッド部 314、パッド部 ·回路部間境界部 318、 FeRAMセル部 306、回路部 ·回路部間境界部 320、 FeRAMの周辺回路部 308、回路部 ·回路部間境界部 3 20、ロジック回路の周辺回路部 312、パッド部'回路部間境界部 318、パッド部 314、スクライブ部'パッド部間境界部 316、スクライブ部 304となっている。

[0025] 次に、本実施形態による半導体装置の構造について図 3乃至図 6を用いて説明する。図 3及び図 4は、本実施形態による半導体装置の構造を示す断面図、図 5及び図 6は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図である。なお、図 4では、 FeRAMチップ領域 302及びスクライブ部 304にわたる断面構造をそのまま示しているが、図 3では、便宜上、 FeRAMチップ領域 302を構成する FeRAMチップ部 306、周辺回路部 308、パッド部 314をまとめて簡略ィ匕した断面構造を示している。

[0026] 図 3に示すように、例えばシリコンよりなる半導体基板 10上には、素子領域を画定する素子分離領域 12が形成されている。素子分離領域 12が形成された半導体基板 10内には、ゥエル 14a、 14bが形成されている。

[0027] ゥエル 14a、 14bが形成された半導体基板 10上には、ゲート絶縁膜 16を介してゲート電極 (ゲート配線） 18が形成されている。ゲート電極 18は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極 18上には、シリコン酸ィ匕膜よりなる絶縁膜 19が形成されている。ゲート電極 18及び絶縁膜 19の側壁部分には、サイドウォール絶縁膜 20が形成されている。

[0028] サイドウォール絶縁膜 20が形成されたゲート電極 18の両側には、ソース/ドレイン拡散層 22が形成されている。こうして、ゲート電極 18とソース/ドレイン拡散層 22とを有するトランジスタ 24が構成されている。トランジスタ 24のゲート長は、例えば 0. 3 5 /ζ πι、或いは例えば 0. 11〜0. 18 /z mに設定されている。

[0029] トランジスタ 24が形成された半導体基板 10上には、例えば膜厚 200nmの SiON膜 25と、例えば膜厚 600nmのシリコン酸ィ匕膜 26とが順次積層されている。こうして、 Si ON膜 25とシリコン酸ィ匕膜 26とを順次積層してなる層間絶縁膜 27が形成されている。層間絶縁膜 27の表面は平坦化されている。

[0030] 層間絶縁膜 27上には、例えば膜厚 lOOnmのシリコン酸ィ匕膜 34が形成されている。平坦化された層間絶縁膜 27上にシリコン酸ィ匕膜 34が形成されているため、シリコン酸ィ匕膜 34は平坦となっている。

[0031] シリコン酸ィ匕膜 34上には、強誘電体キャパシタ 42の下部電極 36が形成されている。下部電極 36は、例えば、膜厚 20〜50nmの酸化アルミニウム膜 36aと膜厚 100〜 200nmの Pt膜 36bとを順次積層してなる積層膜により構成されている。ここでは、 Pt 膜 36bの膜厚は、 165nmに設定されている。

[0032] 下部電極 36上には、強誘電体キャパシタ 42の強誘電体膜 38が形成されている。

強誘電体膜 38としては、例えば膜厚 100〜250nmの PbZr Ti O膜 (PZT膜）が

1 -X X 3

用いられている。ここでは、強誘電体膜 38には、膜厚 150nmの PZT膜が用いられている。

[0033] 強誘電体膜 38上には、強誘電体キャパシタ 42の上部電極 40が形成されている。

上部電極 40は、例えば膜厚 25〜75nmの IrO膜 40aと、膜厚 150〜250nmの IrO

X

膜 40bとを順次積層してなる積層膜により構成されている。ここでは、 IrO膜 40aの

Y X

膜厚は 50nmに設定され、 IrO膜 40bの膜厚は 200nmに設定されている。なお、 Ir

Y

O膜 40bの酸素の組成比 Yは、 IrO膜 40aの酸素の組成比 Xより高く設定されてい

Y X

る。

[0034] こうして、下部電極 36と強誘電体膜 38と上部電極 40とからなる強誘電体キャパシタ 42が構成されている。

[0035] 強誘電体膜 38上及び上部電極 40上には、強誘電体膜 38及び上部電極 40の上面及び側面を覆うようにバリア膜 44が形成されている。ノリア膜 44としては、例えば 2 0〜100nmの酸化アルミニウム（Al O )膜が用いられている。

2 3

[0036] バリア膜 44は、水素及び水分の拡散を防止する機能を有する膜である。強誘電体キャパシタ 42の強誘電体膜 38に水素や水分が達すると、強誘電体膜 38を構成する金属酸化物が水素や水分により還元されてしまヽ、強誘電体キャパシタ 42の電気特性が劣化してしまう。強誘電体膜 38及び上部電極 40の上面及び側面を覆うようにバリア膜 44を形成することにより、強誘電体膜 38に水素及び水分が達するのが抑制されるため、強誘電体キャパシタ 42の電気的特性の劣化を抑制することが可能となる。

[0037] ノリア膜 44により覆われた強誘電体キャパシタ 42上及びシリコン酸ィ匕膜 34上には、ノリア膜 46が形成されている。ノリア膜 46としては、例えば膜厚 20〜： LOOnmの酸化アルミニウム膜が用いられて、る。

[0038] バリア膜 46は、ノリア膜 44と同様に、水素及び水分の拡散を防止する機能を有する膜である。 [0039] ノリア膜 46上には、例えば膜厚 1500nmのシリコン酸ィ匕膜 48が形成されている。シリコン酸ィ匕膜 48の表面は、平坦化されている。シリコン酸ィ匕膜 48は、例えば CVD 法、 MOCVD法等の気相成長法により形成されたものである。

[0040] シリコン酸ィ匕膜 34、バリア膜 46、及びシリコン酸ィ匕膜 48により層間絶縁膜 49が構成されている。

[0041] シリコン酸ィ匕膜 48、バリア膜 46、シリコン酸ィ匕膜 34、及び層間絶縁膜 27には、ソース Zドレイン拡散層 22に達するコンタクトホール 50a、 50bがそれぞれ形成されている。また、シリコン酸ィ匕膜 48、バリア膜 46、及びバリア膜 44には、上部電極 40に達するコンタクトホール 52aが形成されている。また、シリコン酸ィ匕膜 48、バリア膜 46、及びバリア膜 44には、下部電極 36に達するコンタクトホール 52bが形成されている。

[0042] コンタクトホール 50a、 50b内には、例えば膜厚 20nmの Ti膜と、例えば膜厚 50nm の TiN膜とを順次積層してなるバリアメタル膜 (図示せず)が形成されている。ノリアメタル膜のうち Ti膜はコンタクト抵抗を低減するために形成され、 TiN膜は導体プラグ材料のタングステンの拡散を防止するために形成されている。後述するコンタクトホールのそれぞれに形成されるノリアメタル膜についても、同様の目的で形成されている。

[0043] ノリアメタル膜が形成されたコンタクトホール 50a、 50b内には、タングステンよりなる導体プラグ 54a、 54bがそれぞれ埋め込まれてヽる。

[0044] シリコン酸化膜 48上及びコンタクトホール 52a内には、導体プラグ 54aと上部電極 4 0とに電気的に接続された配線 56aが形成されている。また、シリコン酸ィ匕膜 48上及びコンタクトホール 52b内には、下部電極 36に電気的に接続された配線 56bが形成されている。また、シリコン酸ィ匕膜 48上には、導体プラグ 54bに電気的に接続された配線 56cが形成されている。配線 56a、 56b、 56c (第 1金属配線層 56)は、例えば、膜厚 150nmの TiN膜、膜厚 550nmの AlCu合金膜、膜厚 5nmの Ti膜、及び膜厚 1 50nmの TiN膜を順次積層してなる積層膜により構成されている。

[0045] こうして、トランジスタ 24のソース Zドレイン拡散層 22と強誘電体キャパシタ 42の上部電極 40とが、導体プラグ 54a及び配線 56aを介して電気的に接続され、 1つのトランジスタ 24及び 1つの強誘電体キャパシタ 42とを有する FeRAMの 1T1C型メモリセルが構成されている。実際には、複数のメモリセル力 SFeRAMチップのメモリセル領域に配列されている。

[0046] 酉己線 56a、 56b、 56c力 S形成されたシリコン酸ィ匕膜 48上には、酉己線 56a、 56b、 56c の上面及び側面を覆うように、ノリア膜 58が形成されている。ノリア膜 58としては、例えば 20nmの酸化アルミニウム膜が用いられて!/、る。

[0047] ノリア膜 58は、バリア膜 44、 46と同様に、水素及び水分の拡散を防止する機能を有する膜である。また、バリア膜 58は、プラズマによるダメージを抑えるためにも用いられている。

[0048] ノリア膜 58上には、例えば膜厚 2600nmのシリコン酸ィ匕膜 60が形成されている。

シリコン酸ィ匕膜 60の表面は、平坦化されている。平坦化されたシリコン酸ィ匕膜 60は、酉己線 56a、 56b、 56c上【こ、 f列え i lOOOnmの膜厚で残存して!/ヽる。

[0049] シリコン酸ィ匕膜 60上には、例えば膜厚 lOOnmのシリコン酸ィ匕膜 61が形成されている。平坦化されたシリコン酸ィ匕膜 60上にシリコン酸ィ匕膜 61が形成されているため、シリコン酸ィ匕膜 61は平坦となっている。

[0050] シリコン酸ィ匕膜 61上には、ノリア膜 62が形成されている。ノリア膜 62としては、例えば膜厚 20〜70nmの酸ィ匕アルミニウム膜が用いられている。ここでは、ノリア膜 62 として、膜厚 50nmの酸ィ匕アルミニウム膜が用いられている。平坦なシリコン酸化膜 6 1上にノリア膜 62が形成されているため、バリア膜 62は平坦となっている。

[0051] ノリア膜 62は、バリア膜 44、 46、 58と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜 62は、平坦なシリコン酸化膜 61上に形成されているため平坦となっており、バリア膜 44、 46、 58と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なノリア膜 62により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜 62は、強誘電体キャパシタ 42を有する複数のメモリセルが配列された FeRAMセル部 306のみならず、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されている。この点については後述する。

[0052] ノリア膜 62上には、例えば膜厚 50〜： LOOnmのシリコン酸ィ匕膜 64が形成されている。ここでは、シリコン酸ィ匕膜 64の膜厚は、 lOOnmに設定されている。シリコン酸ィ匕膜 64は、後述する配線 72a、 72bを形成する際のエッチングのストツバ膜として機能する。このシリコン酸ィ匕膜 64によりバリア膜 62が保護され、配線 72a、 72bを形成する際のエッチングによりバリア膜 62の膜厚が減少し或いはノリア膜 62が除去されてしまうのを防止することができる。これにより、ノリア膜 62の水素及び水分の拡散機能が劣化するのを防止することができる。

[0053] こうして、バリア膜 58、シリコン酸ィ匕膜 60、シリコン酸ィ匕膜 61、バリア膜 62、及びシリコン酸ィ匕膜 64により層間絶縁膜 66が構成されている。

[0054] 層間絶縁膜 66には、配線 56cに達するコンタクトホール 68が形成されている。

[0055] コンタクトホール 68内には、例えば膜厚 20nmの Ti膜と、例えば膜厚 50nmの TiN 膜とを順次積層してなるバリアメタル膜 (図示せず)が形成されている。なお、 Ti膜を形成せずに、 TiN膜よりなるバリアメタル膜を形成してもよ、。

[0056] ノリアメタル膜が形成されたコンタクトホール 68内には、タングステンよりなる導体プラグ 70が埋め込まれて、る。

[0057] 層間絶縁膜 66上には、配線 72aが形成されている。また、層間絶縁膜 66上には、導体プラグ 70に電気的に接続された配線 72bが形成されている。配線 72a、 72b (第 2金属配線層 72)は、例えば、膜厚 50nmの TiN膜、膜厚 500nmの AlCu合金膜、膜厚 5nmの Ti膜、及び膜厚 150nmの TiN膜を順次積層してなる積層膜により構成されている。なお、 AlCu合金膜下の TiN膜は形成しなくてもよい。

[0058] 層間絶縁膜 66上及び配線 72a、 72b上には、例えば膜厚 2200nmのシリコン酸ィ匕膜 74が形成されている。シリコン酸ィ匕膜 74の表面は、平坦化されている。

[0059] シリコン酸ィ匕膜 74上には、例えば膜厚 lOOnmのシリコン酸ィ匕膜 76が形成されている。平坦化されたシリコン酸ィ匕膜 74上にシリコン酸ィ匕膜 76が形成されているため、シリコン酸ィ匕膜 76は平坦となって、る。

[0060] シリコン酸ィ匕膜 76上には、ノリア膜 78が形成されている。ノリア膜 78としては、例えば膜厚 20〜： LOOnmの酸ィ匕アルミニウム膜が用いられている。ここでは、バリア膜 7 8として、膜厚 50nmの酸ィ匕アルミニウム膜が用いられている。平坦なシリコン酸化膜 76上にノリア膜 78が形成されているため、バリア膜 78は平坦となっている。 [0061] ノリア膜 78は、バリア膜 44、 46、 58、 62と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、ノリア膜 78は、平坦なシリコン酸化膜 61上に形成されているため平坦となっており、ノリア膜 62と同様に、バリア膜 44、 46、 58と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なノリア膜 6 2により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、ノリア膜 78は、バリア膜 62と同様に、強誘電体キャパシタ 42を有する複数のメモリセルが配列された FeRAMセル部 306のみならず、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302 にまでわたって形成されて、る。この点にっヽては後述する。

[0062] ノリア膜 78上には、例えば膜厚 50〜： LOOnmのシリコン酸ィ匕膜 80が形成されている。ここでは、シリコン酸ィ匕膜 80の膜厚は lOOnmに設定されている。シリコン酸ィ匕膜 80は、後述する配線 88a、 88bを形成する際のエッチングのストッパ膜として機能する。このシリコン酸ィ匕膜 80によりバリア膜 78が保護され、配線 88a、 88bを形成する際のエッチングによりバリア膜 78の膜厚が減少し或いはノリア膜 62が除去されてしまうのを防止することができる。これにより、ノリア膜 78の水素及び水分の拡散機能が劣化するのを防止することができる。

[0063] こうして、シリコン酸ィ匕膜 74、シリコン酸ィ匕膜 76、バリア膜 78、及びシリコン酸化膜 8 0により層間絶縁膜 82が構成されている。

[0064] 層間絶縁膜 82には、配線 72a、 72bに達するコンタクトホール 84a、 84bがそれぞれ形成されている。

[0065] コンタクトホール 84a、 84b内には、例えば膜厚 20nmの Ti膜と、例えば膜厚 50nm の TiN膜とを順次積層してなるバリアメタル膜 (図示せず)が形成されている。なお、 T i膜を形成せずに、 TiN膜よりなるバリアメタル膜を形成してもよ、。

[0066] ノリアメタル膜が形成されたコンタクトホール 84a、 84b内には、タングステンよりなる導体プラグ 86a、 86bがそれぞれ埋め込まれてヽる。

[0067] 導体プラグ 86a、 86bが埋め込まれた層間絶縁膜 82上には、導体プラグ 86aに電気的に接続された配線 88a、及び導体プラグ 86bに電気的に接続された配線 (ボンデイングパッド） 88bが形成されている。配線 88a、 88b (第 3金属配線層 88)は、例えば、膜厚 50nmの TiN膜、膜厚 500nmの AlCu合金膜、及び膜厚 150nmの TiN膜を順次積層してなる積層膜により構成されている。なお、 AlCu合金膜下の TiN膜は形成しなくてもよヽ。

[0068] 層間絶縁膜 82上及び配線 88a、 88b上には、例えば膜厚 100〜300nmのシリコン酸ィ匕膜 90が形成されている。ここでは、シリコン酸ィ匕膜 90の膜厚は、 lOOnmに設定されている。

[0069] シリコン酸ィ匕膜 90上には、例えば膜厚 350nmのシリコン窒化膜 92が形成されている。

[0070] こうして、層間絶縁膜 82上及び配線 88a、 88b上に、シリコン酸ィ匕膜 90とシリコン窒化膜 92とを順次積層してなる積層膜 93が形成されている。

[0071] シリコン窒化膜 92上には、例えば膜厚 2〜6 μ mのポリイミド榭脂膜 94が形成されている。

[0072] ポリイミド榭脂膜 94、シリコン窒化膜 92、及びシリコン酸ィ匕膜 90には、配線 (ボンデイングパッド) 88bに達する開口部 96が形成されている。すなわち、シリコン窒化膜 92 及びシリコン酸ィ匕膜 90には、配線 (ボンディングパッド) 88bに達する開口部 96aが形成されている。ポリイミド榭脂膜 94には、シリコン窒化膜 92及びシリコン酸ィ匕膜 90に形成された開口部 96aを含む領域に、開口部 96bが形成されている。

[0073] 配線 (ボンディングパッド) 88bには、開口部 96を介して、外部回路（図示せず）が電気的に接続される。

[0074] ここで、本実施形態による半導体装置におけるバリア膜 62、 78について図 4乃至図 6を用いて詳述する。図 4は、図 2 (a)に示すエリア構成に対応する本実施形態による半導体装置の構造を示す断面図である。図 5及び図 6はそれぞれ本実施形態による半導体装置においてバリア膜 62、 78が形成されている範囲を示す平面図である

[0075] 図 4に示すように、半導体基板 10上には、 FeRAMセル部 306、ロジック回路部 31

0において、トランジスタ 24が形成されている。

[0076] トランジスタ 24が形成された半導体基板 10上には、全面に、層間絶縁膜 27が形成されている。 [0077] 層間絶縁膜 27上には、 FeRAMセル部 306において、強誘電体キャパシタ 42が形成されている。

[0078] 強誘電体キャパシタ 42が形成された層間絶縁膜 27上には、全面に、層間絶縁膜 4 9が形成されている。

[0079] 層間絶縁膜 49上には、 FeRAMセル部 306、ロジック回路部 310、及びパッド部 3 14において、第 1金属配線層 56が形成されている。 FeRAMセル部 306における第 1金属配線層 56は、導体プラグを介して、強誘電体キャパシタ 42の上部電極 40、下部電極 36、又はトランジスタ 24に適宜電気的に接続されている。ロジック回路部 310 における第 1金属配線層 56は、導体プラグを介して、トランジスタ 24に適宜電気的に接続されている。

[0080] 第 1金属配線層 56が形成された層間絶縁膜 49上には、全面に、層間絶縁膜 66が形成されている。

[0081] 層間絶縁膜 66を構成するノリア膜 62は、図 4及び図 5に示すように、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeR AMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 62は、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310 、ロジック回路の周辺回路部 312、ノッド部 314、これらの境界部であるスクライブ部- パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 320にわたつて形成されている。

[0082] 層間絶縁膜 66上には、 FeRAMセル部 306、ロジック回路部 310、及びパッド部 3 14において、第 2金属配線層 72が形成されている。第 2金属配線層 72は、導体ブラグを介して、適宜電気的に第 1金属配線層 56に電気的に接続されて!ヽる。

[0083] 第 2金属配線層 72が形成された層間絶縁膜 66上には、全面に、層間絶縁膜 82が形成されている。

[0084] 層間絶縁膜 82を構成するノリア膜 78は、図 4及び図 6に示すように、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeR AMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 78は、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310 、ロジック回路の周辺回路部 312、ノッド部 314、これらの境界部であるスクライブ部- パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 320にわたつて形成されている。

[0085] 層間絶縁膜 82上には、 FeRAMセル部 306、ロジック回路部 310、及びパッド部 3 14において、第 3金属配線層 88が形成されている。パッド部 314における第 3金属配線層 88は、ボンディングパッド 88bとなっている。第 3金属配線層 88は、導体ブラグを介して、適宜電気的に第 2金属配線層 72に電気的に接続されて!ヽる。

[0086] 第 3金属配線層 88が形成された層間絶縁膜 82上には、積層膜 93が形成されている。

[0087] 積層膜 93上には、ポリイミド榭脂膜 94が形成されている。

ノッド部 314における積層膜 93及びポリイミド榭脂膜 94には、ボンディングパッド 88 bに達する開口部 96が形成されている。

[0088] スクライブ部'パッド部間境界部 316における層間絶縁膜 27、 49、 66、 82、 93中には、 FeRAMチップへの湿度の影響を抑制するための耐湿リング 322が形成されてヽる。耐、湿リング 322ίま、層絶縁膜 27、 49、 66、 82、 93中【こ形成された金属酉己線層、導体プラグと同様の金属層等により構成されている。耐湿リング 322は、 FeRA Mチップ領域 302における配線等と短絡しな、ように構成されて！、る。

[0089] こうして本実施形態による半導体装置が構成されて!ヽる。

[0090] 本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、ノリア膜 44、 46、 58にカ卩えて、強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56 (配線 56a、 56b、 56c)と第 2金属配線層 72 (配線 72a、 72b)との間に形成された平坦なバリア膜 62と、第 2金属配線層 72 (配線 72a、 72b)と第 3金属配線層 88 (配線 88a、 88b)との間に形成された平坦なノリア膜 78とを有することに主たる特徴がある。

[0091] 強誘電体キャパシタを有する半導体装置において、水素や水分による強誘電体キャパシタの電気的特性の劣化を防止する有効な手段として、強誘電体キャパシタの上方に、水素や水分の拡散を防止する酸ィ匕アルミニウム等よりなるバリア膜を形成することが考免られる。 [0092] ここで、表面に段差や傾斜が生じている層間絶縁膜等の下地上にバリア膜を形成した場合には、ノリア膜の被覆性があまり良好ではないため、ノリア膜において水素や水分の拡散を十分に防止し得な、。水素や水分が強誘電体キャパシタの強誘電体膜に達すると、水素や水分により強誘電体膜の強誘電性が低下或いは消失し、強誘電体キャパシタの電気的特性が劣化してしまうこととなる。

[0093] 表面に段差や傾斜が生じている層間絶縁膜等の下地上にバリア膜を形成した場合の不都合な点について図 7乃至図 16を用いて詳述する。

[0094] 例えば特許文献 1のように有機絶縁膜や SOG (Spin On Glass)膜等の塗布型絶縁膜を、配線層や強誘電体キャパシタ等による凹凸を含む表面上に形成した場合、塗布型絶縁膜の表面を十分に平坦にすることは困難である。このため、塗布型絶縁膜の表面には、段差や傾斜が生じることとなる。

[0095] 図 7は、強誘電体キャパシタを埋め込む SOG膜の断面観察の結果を示す透過型電子顕微鏡写真である。図 7に示す透過型電子顕微鏡写真では、層間絶縁膜 400 上に、下部電極 402と強誘電体膜 404と上部電極 406と力なる強誘電体キャパシタ 408が形成されている。強誘電体キャパシタ 408は、 SOG膜 410により埋め込まれている。 SOG膜 410上〖こは、上部電極 406に電気的に接続された配線 412が形成されている。

[0096] 図 7に示す透過型電子顕微鏡写真力も明らかなように、 SOG膜 410の表面は平坦になっておらず、緩やかな段差が生じている。

[0097] このように表面に段差や傾斜が生じている下地上に酸ィ匕アルミニウム膜等よりなるノリア膜を形成した場合、ノリア膜の膜厚が不均一となる。

[0098] 例えば、図 8は、強誘電体キャパシタによる段差上に形成された酸化アルミニウム膜の断面観察の結果を示す透過型電子顕微鏡写真である。

[0099] 図 8に示す透過型電子顕微鏡写真から明らかなように、上部電極 406のほぼ水平な面上には、 50nmの酸化アルミニウム膜 414がほぼ均一に形成されている。他方、上部電極 406の側端部の傾斜面上では、図中矢印で挟まれた区間において、傾斜面に沿って下方に向かうにつれて酸ィ匕アルミニウム膜 414の膜厚が減少している。

[0100] 上述のように、例えば特許文献 1のように有機絶縁膜や SOG膜等の塗布型絶縁膜上にバリア膜を形成した場合には、ノリア膜の膜厚に厚薄が生じることとなる。このような場合、以下に述べる不都合が生じることとなる。

[0101] 図 9及び図 10は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明する工程断面図である。

[0102] まず、層間絶縁膜 400上に、下部電極 402と強誘電体膜 404と上部電極 406とからなる強誘電体キャパシタ 408を形成する（図 9 (a)参照)。

[0103] 次いで、強誘電体キャパシタ 408が形成された層間絶縁膜 400上に、有機絶縁膜や SOG膜等の塗布型絶縁膜よりなる層間絶縁膜 416を形成する（図 9 (b)参照)。層間絶縁膜 416の表面は十分に平坦にならず、層間絶縁膜 416の表面には段差や傾斜が生じる。

[0104] 次いで、層間絶縁膜 416上に、酸ィ匕アルミニウム膜や酸ィ匕チタン膜等よりなるバリア膜 418を形成する（図 9 (c)参照)。バリア膜 418は、 MOCVD法以外の方法により形成すると、層間絶縁膜 416の水平面と比較して、層間絶縁膜 416の傾斜面において膜厚が薄くなる。

[0105] 次いで、フォトリソグラフィ一により、上部電極 406、下部電極 402に達するコンタクトホールの形成予定領域を露出し、他の領域を覆うフォトレジスト膜 420を形成する（図 9 (d)参照)。

[0106] 次いで、フォトレジスト膜 420をマスクとして、ノリア膜 418及び層間絶縁膜 416をェツチングする。こうして、ノリア膜 418及び層間絶縁膜 416に、上部電極 406に達するコンタクトホール 422a、及び下部電極 402に達するコンタクトホール 422bをそれぞれ形成する（図 10 (a)参照)。

[0107] 次いで、全面に、配線を形成するための金属膜 424を形成する（図 10 (b)参照)。

[0108] 次いで、フォトリソグラフィ一により、上部電極 406、下部電極 402に接続される配線の形成予定領域を覆い、他の領域を露出するフォトレジスト膜 426を形成する（図 10 (c)参照)。

[0109] 次!、で、フォトレジスト膜 426をマスクとして、金属膜 424をエッチングする。こうして、金属膜 424よりなり、上部電極 406に接続された配線 428a、及び金属膜 424よりなり、下部電極 402に接続された配線 428bが形成される（図 10 (d)参照)。 [0110] 配線 428a、 428bを形成するために金属膜 424をエッチングする際には、バリア膜 418は、エッチングのストッパ膜としても利用される。このため、ノリア膜 418もエッチングされ、膜厚が減少する。このとき、下地の段差や傾斜によりバリア膜 418の膜厚に厚薄が生じていると、膜厚の薄い部分では、エッチングにより著しく膜厚が減少し、更にはノリア膜 418が除去されてしまう場合がある。この結果、ノリア膜 418が、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。

[0111] 例えば、ノリア膜の膜厚を lOOnmに設定した場合、水平面上ではエッチングにより 50nmの膜厚分だけ除去されバリア膜の膜厚が 50nmに減少するのに対し、傾斜面上ではエッチングによりバリア膜が除去された欠損が生じる。また、バリア膜の膜厚を 200nmに設定した場合、水平面上ではエッチングにより 50nmの膜厚分だけ除去されバリア膜の膜厚が 150nmに減少するのに対し、傾斜面上ではエッチングにより膜厚が 0〜50nmに減少し、ノリア膜が除去された欠損が一部に生じる。

[0112] また、上述した不都合に加えて、例えば特許文献 1のように有機絶縁膜や SOG膜等の塗布型絶縁膜上にバリア膜を形成した場合には、以下に述べる不都合も生じることとなる。

[0113] 図 11乃至図 14は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図である。図 11及び図 12は膜厚 50nmのノリア膜を形成した場合を示し、図 13及び図 14は膜厚 lOOnmのノリア膜を形成した場合を示している。

[0114] まず、膜厚 50nmのノリア膜を形成した場合について図 11及び図 12を用いて説明する。

[0115] まず、導体プラグ 430が埋め込まれた層間絶縁膜 432上に、配線 434を形成する（図 11 (a)参照)。

[0116] 次いで、配線 434が形成された層間絶縁膜 432上に、有機絶縁膜や SOG膜等の塗布型絶縁膜よりなる層間絶縁膜 436を形成する（図 11 (b)参照)。層間絶縁膜 43 6の表面は十分に平坦にならず、層間絶縁膜 436の表面には段差や傾斜が生じる。

[0117] 次いで、層間絶縁膜 436上に、膜厚 50nmのバリア膜 438を形成する（図 11 (c)参照)。

[0118] 次いで、バリア膜 438上に、層間絶縁膜 440を形成する（図 11 (d)参照)。 [0119] 図 12は、図 11 (c)に示すバリア膜 438を拡大して示した断面図である。図示するように、層間絶縁膜 436の水平面 H上では、ノリア膜 438の膜厚は 50nmとなっている。他方、層間絶縁膜 436の傾斜面 Sにおいては、ノリア膜 438の膜厚は実際には 20 nm以下となってしまっている。このように、膜厚 50nmのバリア膜 438を形成した場合には、被覆性が良好でなくバリア膜 438の膜厚が部分的に薄くなつてしまう。このため、バリア膜 438は、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。

[0120] 次に、膜厚 lOOnmのノリア膜を形成した場合について図 13及び図 14を用いて説明する。

[0121] まず、導体プラグ 430が埋め込まれた層間絶縁膜 432上に、配線 434を形成する（図 13 (a)参照)。

[0122] 次いで、配線 434が形成された層間絶縁膜 432上に、有機絶縁膜や SOG膜等の塗布型絶縁膜よりなる層間絶縁膜 436を形成する（図 13 (b)参照)。層間絶縁膜 43 6の表面は十分に平坦にならず、層間絶縁膜 436の表面には段差や傾斜が生じる。

[0123] 次いで、層間絶縁膜 436上に、膜厚 lOOnmのバリア膜 438を形成する（図 13 (c) 参照)。

[0124] 次いで、バリア膜 438上に、層間絶縁膜 440を形成する（図 13 (d)参照)。

[0125] 図 14は、図 13 (c)に示すバリア膜 438を拡大して示した断面図である。図示するように、層間絶縁膜 436の水平面 H上では、ノリア膜 438の膜厚は lOOnmとなっている。他方、層間絶縁膜 436の傾斜面 Sの大部分においては、バリア膜 438の膜厚は実際には 20〜50nmとなっている。しかし、傾斜面 Sのうち最も急峻な部分においては、バリア膜 438の膜厚は、 20nm以下となっている。

[0126] このように、膜厚 lOOnmのノリア膜 438を形成した場合には、膜厚 50nmの場合と比較して被覆性が良好なものとなる。しかし、ノリア膜 438の膜厚が 20nm以下と膜厚が薄くなつてしまう部分が依然として存在している。このため、ノリア膜 438は、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。

[0127] 上述のようにバリア膜の膜厚を lOOnmに設定した場合、水平面上での膜厚は 100 nmとなるのに対し、傾斜面上ではノリア膜が形成されない欠損が一部に生じる。また、ノリア膜の膜厚を 200nmに設定した場合、水平面上での膜厚は 200nmとなるのに対し、傾斜面上では膜厚が 50〜： LOOnmとなる。

[0128] 表面に緩や力な段差が存在する下地上にバリア膜を形成した場合と表面が平坦な下地上にバリア膜を形成した場合との比較結果について図 15を用いて説明する。図 15は、昇温離脱分析法（Thermal Desorption Spectroscopy, TDS)によるバリア膜の評価結果を示すグラフである。図 15において、横軸は基板温度を示しており、縦軸は試料力もの水素イオンの析出量を示している。なお、図 15 (a)の縦軸の桁と図 15 ( b)の縦軸の桁との違いは、 TDSによる解析を行った試料の面積の広狭によるものである。

[0129] 図 15 (a)は、表面に緩やかな段差が存在している下地上にバリア膜を形成した場合を示している。試料としては、シリコン基板上に、塗布法により SOG膜により形成し、その後、スパッタ法により全面にバリア膜として酸ィ匕アルミニウム膜を形成したものを用いた。図 15 (a)において、參印は、酸ィ匕アルミニウム膜を形成しない場合を示している。△印は、酸ィ匕アルミニウム膜の膜厚が 20nmの場合を示している。口印は、酸化アルミニウム膜の膜厚が 50nmの場合を示している。◊印は、酸ィ匕アルミニウム膜の膜厚が lOOnmの場合を示している。

[0130] 図 15 (b)は、本実施形態による半導体装置におけるバリア膜 62、 78のように、表面が平坦な下地上にバリア膜を形成した場合を示している。試料としては、シリコン基板上に、プラズマ TEOSCVD法によりシリコン酸ィ匕膜を形成し、その後、スパッタ法により全面にバリア膜として酸ィ匕アルミニウム膜を形成したものを用いた。図 15 (b)において、參印は、酸ィ匕アルミニウム膜を形成しない場合を示している。△印は、酸ィ匕アルミ -ゥム膜の膜厚が 10nmの場合を示している。口印は、酸ィ匕アルミニウム膜の膜厚が 20nmの場合を示している。◊印は、酸ィ匕アルミニウム膜の膜厚が 50nmの場合を示している。〇印は、シリコン基板のみの場合を示している。

[0131] 図 15 (a)から明らかなように、表面に緩や力な段差が存在する下地上にバリア膜を形成した場合には、水素に対する十分なノリア性を得ることができず、水素が拡散するのをバリア膜により十分に防止することができないことが分かる。

[0132] これに対し、図 15 (b)から明らかなように、表面が平坦な下地上にバリア膜を形成した場合における水素イオンの析出量は、膜厚 10nm、 20nm、 50nmのいずれの場合も、バリア膜を形成しない場合における水素イオンの析出量に比べて著しく少なくなっていることが分かる。このことから、本実施形態による半導体装置のように表面が平坦な下地上にバリア膜を形成した場合には、水素に対する十分なノリア性を得ることができ、水素が拡散するのをバリア膜により確実に防止することができると、える。

[0133] なお、水分に対するバリア性は、基本的に水素に対するバリア性と連動しており、水素に対するノリア性が得ることができない場合には、水分に対するノリア性もまた得ることはできない。図示しないが、水分に対するノリア性に関して行った TDSによる評価結果についても、上述した水素に対するバリア性に関する評価結果と同様の結果が得られている。なお、物質の大きさという観点力もは、水よりも水素がより小さな物質であるため、水素及び水の両者に対して十分なノリア性を得るためには、十分に平坦な下地上にノリア膜を形成する必要があるといえる。

[0134] 表面に段差や傾斜が生じている下地上にバリア膜を形成した場合において、水素及び水素に対する十分なノリア性を得るためには、バリア膜を比較的厚い膜厚で形成することが考えられる。し力しながら、ノリア膜を例えば膜厚 lOOnm以上のように比較的厚く形成すると、コンタクトホールを形成するためのエッチングが困難になるという不都合が生じる。以下、ノリア膜を比較的厚く形成した場合における不都合について図 16を用いて説明する。

[0135] 図 16 (a)に示すように、強誘電体キャパシタ 408の上部電極 406と A1配線 442とを接続する導体プラグ 444を形成する場合にぉヽて、上部電極 406と A1配線 442との間の層間絶縁膜中に、バリア膜を形成する。このとき、バリア膜の膜厚が比較的厚いと、導体プラグ 444が埋め込まれるコンタクトホール 446を形成するためのエッチングの際に、コンタクトホール 446の底部の幅が狭くなつてしまい、コンタクト抵抗が上昇し、或いはコンタクト不良が発生する。

[0136] 図 16 (b)は導体プラグ 444が埋め込まれたコンタクトホール 446を示す断面図である。 A1配線 442側となるコンタクトホール 446上部の幅を Wとし上部電極 406が露出するコンタクトホール 446底部の幅 Wとし、両者の差 W -Wをエッチシフトと定義す

b t b

る。ノリア膜として膜厚 lOOnmの酸ィ匕アルミニウム膜を形成した場合、エッチシフトは 150nmとなり、コンタクト抵抗は上昇した。また、ノリア膜として膜厚 200nmの酸ィ匕ァルミ-ゥム膜を形成した場合、エッチシフトは 300nm以上となり、コンタクト不良が発生した。

[0137] 以上、詳述したように、例えば特許文献 1のように有機絶縁膜や SOG膜等の塗布型絶縁膜上にバリア膜を形成した場合、すなわち表面に段差や傾斜が生じている下地上にバリア膜を形成した場合には、バリア膜の膜厚を比較的薄くしても比較的厚くしても、異なった不都合が生じてしまっていた。

[0138] さらに、 SOG膜は、一般的に、膜応力は小さいものの、膜中の残留水分が非常に多いことが知られている。このため、層間絶縁膜として SOG膜を用いた場合において、後工程において 250°C以上の熱が加わると、 SOG膜中の水分が強誘電体キャパシタまで到達し、強誘電体キャパシタの特性が劣化してしまうと考えられる。

[0139] このような表面に段差や傾斜が生じている下地上に形成されたバリア膜に対して、本実施形態による半導体装置における平坦化された絶縁膜上に形成された平坦なノリア膜は被覆性が極めて良好である。したがって、このような平坦なノリア膜により水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを防止することができる。

[0140] し力しながら、強誘電体キャパシタの上方に、単に 1層の平坦なバリア膜を形成した場合には、 PTHS試験において不良が発生する等、過酷な環境下において水素に対する耐性や耐湿性を充分に確保することができないことがあった。これは、平坦なノリア膜の下地層となる層間絶縁膜を CMP法等により平坦ィ匕する際に層間絶縁膜の表面に生じたマイクロ 'スクラッチによる段差が影響して、ると考えられる。すなわち、層間絶縁膜の表面に生じたマイクロ 'スクラッチによる段差のために平坦なノリア膜においても被覆性があまり良好でない欠陥部分が生じており、このような欠陥部分が、平坦なバリア膜によっても水素に対する耐性や耐湿性を充分に確保することができない場合がある原因の一つとなっていると考えられる。実際には、マイクロ 'スクラッチによる段差を考慮して、 CMP法等による下地層の平坦化後に、例えば膜厚 lOOnm のシリコン酸ィ匕膜を形成している力このような手法を用いても、マイクロ 'スクラッチによる影響を完全に回避することはできていな力つた。 [0141] 図 17は、強誘電体キャパシタを有する半導体装置において形成された平坦なバリァ膜に生じる欠陥部分を示す断面図である。なお、図 17に示す半導体装置では、本実施形態による半導体装置とは異なり、平坦なバリア膜として 1層のバリア膜 78のみが形成されており、ノリア膜 62は形成されてヽなヽ。

[0142] 図 17に示すように、平坦なノリア膜 78においても、その下層の絶縁膜の表面に生じて、るマイクロ ·スクラッチによる段差等により、被覆性のあまり良好でな、欠陥部分 110が生じて、ると考えられる。

[0143] したがって、半導体装置がおかれる環境下によつては、平坦なノリア膜 78の欠陥部分 110を介して半導体装置の内部に水素や水分が侵入してしまうと考えられる。

[0144] さらに、図 17に示す半導体装置のように、単に 1層の平坦なバリア膜が形成されているのみでは、欠陥部分 110を介して半導体装置の内部に侵入した水素や水分が強誘電体キャパシタ 42に達するのを充分に防止することが困難となる。この結果、平坦なノリア膜が強誘電体キャパシタの上方に形成されている場合であっても、単に 1 層の平坦なバリア膜が形成されて!、るのみでは、強誘電体キャパシタの電気的特性が劣化してしまうことがあると考えられる。

[0145] これに対し、本実施形態による半導体装置では、 2層の平坦なバリア膜、すなわち、強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56と第 2金属配線層 72 との間に形成された平坦なバリア膜 62と、第 2金属配線層 72と第 3金属配線層 88との間に形成された平坦なノリア膜 78とが形成されてヽる。

[0146] 本実施形態による半導体装置においても、図 18及び図 19に示すように、 2層の平坦なバリア膜 62、 78に、被覆性があまり良好でない欠陥部分 110が生じている場合が想定される。なお、図 18は本実施形態による半導体装置の構造を示す断面図であり、図 19 (b)は図 19 (a)に示すパッド部 314を含む領域を拡大して示した平面図である。図 18及び図 19 (b)において、 2層の平坦なバリア膜 62、 78に生じている欠陥部分 110を概略的に示して、る。

[0147] しかし、図 18に示すように、平坦なバリア膜 62、 78において、互いにほぼ同じ平面位置に欠陥部分 110が生じる確率は極めて小さいといえる。したがって、本実施形態による半導体装置では、上層に位置する平坦なバリア膜 78に生じている欠陥部分 1 10を介して水素や水分が半導体装置の内部に侵入したとしても、下層に位置する平坦なバリア膜 62により、侵入した水素や水分が強誘電体キャパシタ 42に達するのを確実に遮断することができる。

[0148] また、詳細なメカニズムは不明である力 2層のバリア膜 62、 78が形成されていることにより、 2層のバリア膜 62、 78の間に、層間絶縁膜中に存在する残留水素が封止され、強誘電体キャパシタ 42上の残留水素が強誘電体キャパシタ 42に達するのが防止されると考えられる。このような他の要因によっても、強誘電体キャパシタ 42の電気的特性の劣化が防止され、 PTHS特性を向上することができると考えられる。

[0149] すなわち、図 20に示すように、平坦なノリア膜として 1層のバリア膜 78のみが形成されており、ノリア膜 62は形成されていない場合においては、強誘電体キャパシタ 4 2上の残留水素が容易に強誘電体キャパシタ 42に達することができる。したがって、この場合には、強誘電体キャパシタ 42の電気的特性の劣化を十分に防止することは困難であると考えられる。

[0150] 他方、図 21に示す本実施形態による半導体装置のように、 2層のバリア膜 62、 78 が形成されている場合、層間絶縁膜中の残留水素は、 2層のノリア膜 62、 78の間に封止されることとなる。このため、強誘電体キャパシタ 42上の残留水素が強誘電体キャパシタ 42に達するのが防止される。この結果、強誘電体キャパシタ 42の電気的特性の劣化が防止され、 PTHS特性を向上することができると考えられる。

[0151] また、本実施形態による半導体装置は、バリア膜 62、 78が、 FeRAMチップ領域 3 02及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されていることにも主たる特徴がある。

[0152] これに対して、例えば特許文献 7に記載された半導体装置にぉ、ては、 FeRAMセル部にのみ水素ノリア層が形成されているだけである。このため、特許文献 7に記載された半導体装置では、 FeRAMセル部の上方或いは側方力水素及び水分が Fe RAMセル部に侵入し、強誘電体キャパシタに達するのを防止することは困難であると考えられる。このため、例えば高湿度の環境下に長時間放置すると、強誘電体キヤパシタの特性は劣化してしまうと考えられる。

[0153] 本実施形態による半導体装置では、バリア膜 62、 78力 FeRAMチップ領域 302 及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されているため、 FeRAMセル部 306の上方或いは側方力水素及び水分力 SFeRAMセル部 306に侵入するのを確実に防止することができる。したがって、例えば高湿度の環境下における長時間放置による強誘電体キャパシタ 42の電気的特性の劣化も確実に防止することができる。

[0154] また、本実施形態による半導体装置では、バリア膜 62、 78の被覆性を確保するためにバリア膜 62、 78を比較的厚く形成する必要がなぐバリア膜 62、 78を比較的薄く形成することができる。したがって、バリア膜 62、 78を含む層間絶縁膜 66、 82にコンタクトホールを形成する際に、 FeRAMチップ領域 306における各部において、ェツチシフトを 70nm以下に抑制することができる。これにより、コンタクト抵抗の上昇を抑制することができる。また、微細なコンタクトホールを確実に形成することを可能とし、半導体装置の微細化に寄与することができる。

[0155] 上述のように、本実施形態による半導体装置では、強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56と第 2金属配線層 72との間に形成された平坦なバリァ膜 62と、第 2金属配線層 72と第 3金属配線層 88との間に形成された平坦なバリア膜 78とが形成されているので、水素及び水分を確実にノリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を大幅に向上することができる。

[0156] さらに、本実施形態による半導体装置では、平坦なバリア膜 62、 78が、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310、口ジック回路の周辺回路部 312、パッド部 314、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 320にわたつて形成されているので、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することができる。

[0157] なお、バリア膜 62、 78の膜厚は、以下に述べる観点から、例えば、 50nm以上 100 nm未満、より好ましくは 50nm以上 80nm以下に設定することが望まし、。 [0158] まず、バリア膜 62、 78の膜厚は、導体プラグに欠損が発生するのを防止する観点からは、例えば、 40nm以上 lOOnm未満、より好ましくは 40nm以上 80nm以下に設定することが望ま U、。この点につ!、て図 22及び図 23を用いて説明する。

[0159] 図 22は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じる欠損を説明する断面図である。図 22 (a)はバリア膜が比較的薄い場合を示し、図 22 (b)はバリァ膜が比較的厚い場合を示している。図 23は、ノリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。

[0160] 図 22 (a)及び図 22 (b)に示すように、層間絶縁膜 324上に、配線層 326が形成されている。配線層 326が形成された層間絶縁膜 324上には、平坦なノリア膜 328を含む層間絶縁膜 330が形成されている。層間絶縁膜 330には、配線層 326に達するコンタクトホール 332が形成されている。コンタクトホール 332内には、タングステンよりなる導体プラグ 334が埋め込まれている。導体プラグ 334が埋め込まれた層間絶縁膜 330上には、配線層 336が形成されている。

[0161] 酸ィ匕アルミニウム膜よりなるノリア膜 328の膜厚が 80nm以下の場合には、図 22 (a )に示すように、導体プラグ 334はコンタクトホール 332内に十分に埋め込まれ、導体プラグ 334に欠損は生じな、。

[0162] 他方、酸ィ匕アルミニウム膜よりなるバリア膜 328の膜厚が 80nmを超えた場合には、図 22 (b)に示すように、導体プラグ 334がコンタクトホール 332内に十分に埋め込まれずに、導体プラグ 334に欠損 338が生じる。図 23 (a)及び図 23 (b)は、それぞれノリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。このような欠損 338は、ノリア膜の膜厚力 SlOOnm以上になると高、頻度で発生することが確認されて、る。

[0163] したがって、バリア膜 62、 78の膜厚は、導体プラグに欠損が発生するのを防止する観点からは、例えば、 40nm以上 lOOnm未満、より好ましくは 40nm以上 80nm以下に設定することが望ましい。

[0164] 他方、バリア膜 62、 78に水素及び水分の拡散防止機能を十分に発揮させるためには、バリア膜 62、 78の膜厚は例えば 50nm以上に設定することが望ましい。

[0165] 以上のことから、バリア膜 62、 78の膜厚は、例えば、 50nm以上 lOOnm未満、より好ましくは 50nm以上 80nm以下に設定することが望ましい。

[0166] (半導体装置の製造方法）

次に、本実施形態による半導体装置の製造方法について図 24乃至図 39を用いて説明する。なお、以下では、基本的に、図 3に示す半導体装置の断面構造に対応する工程断面図を用いて説明する力ロジック回路部 310、周辺回路部 308、 312等におけるトランジスタ、配線等は、通常の半導体装置の製造プロセスを用いて形成することができる。

[0167] まず、例えばシリコンよりなる半導体基板 10に、例えば LOCOS (LOCal Oxidation of Silicon)法により、素子領域を画定する素子分離領域 12を形成する。

[0168] 次いで、イオン注入法により、ドーパント不純物を導入することにより、ゥエル 14a、 1 4bを形成する。

[0169] 次いで、通常のトランジスタの形成方法を用いて、素子領域に、ゲート電極 (ゲート配線） 18とソース Zドレイン拡散層 22とを有するトランジスタ 24を形成する（図 24 (a) を参照)。

[0170] 次!、で、全面に、例えばプラズマ CVD (Chemical Vapor Deposition)法により、例えば膜厚 200nmの SiON膜 25を形成する。

[0171] 次いで、全面に、プラズマ TEOSCVD法により、例えば例えば膜厚 600nmのシリコン酸化膜 26を形成する（図 24 (b)を参照)。

[0172] こうして、 SiON膜 25とシリコン酸ィ匕膜 26とにより層間絶縁膜 27が構成される。

[0173] 次いで、例えば CMP法により、層間絶縁膜 27の表面を平坦ィ匕する（図 24 (c)を参照)。

[0174] 次いで、一酸化二窒素（N O)又は窒素（N )雰囲気にて、例えば 650°C、 30分間

2 2

の熱処理を行う。

[0175] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸化膜 34を形成する（図 25 (a)を参照)。

[0176] 次!、で、 N Oガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 2分間

2

の熱処理を行う。

[0177] 次いで、全面に、例えばスパッタ法又は CVD法により、例えば膜厚 20〜50nmの酸ィ匕アルミニウム膜 36aを形成する。

[0178] 次いで、例えば RTA(Rapid Thermal Annealing)法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば 650°Cとし、熱処理時間は例えば 1〜2分とする。

[0179] 次いで、全面に、例えばスパッタ法により、例えば膜厚 100〜200nmの Pt膜 36bを形成する。

[0180] こうして、酸ィ匕アルミニウム膜 36aと Pt膜 36bとからなる積層膜 36が形成される。積層膜 36は、強誘電体キャパシタ 42の下部電極となるものである。

[0181] 次、で、全面に、例えばスパッタ法により、強誘電体膜 38を形成する。強誘電体膜 38としては、例えば膜厚 100〜250nmの PZT膜を形成する。

[0182] なお、ここでは、強誘電体膜 38をスパッタ法により形成する場合を例に説明したが、強誘電体膜の形成方法はスパッタ法に限定されるものではない。例えば、ゾル 'ゲル法、 MOD (Metal Organic Deposition)法、 MOCVD法等により強誘電体膜を形成してちよい。

[0183] 次、で、例えば RTA法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば 550〜600°Cとし、熱処理時間は例えば 60〜120秒とする。

[0184] 次いで、例えばスパッタ法又は MOCVD法により、例えば膜厚 25〜75nmの IrO

X

膜 40aを形成する。

[0185] 次いで、アルゴン及び酸素雰囲気にて、例えば 600〜800°C、 10〜： LOO秒間の熱処理を行う。

[0186] 次いで、例えばスパッタ法又は MOCVD法により、例えば膜厚 150〜250nmの Ir O膜 40bを形成する。この際、 IrO膜 40bの酸素の組成比 Y力 IrO膜 40aの酸素

Y Y X

の組成比 Xより高くなるように、 IrO膜 40bを形成する。

Y

[0187] こうして、 IrO膜 40aと IrO膜 40bとからなる積層膜 40が形成される（図 25 (b)を参

X Y

照)。積層膜 40は、強誘電体キャパシタ 42の上部電極となるものである。

[0188] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 98を形成する。

[0189] 次いで、フォトリソグラフィ一により、フォトレジスト膜 98を強誘電体キャパシタ 42の上部電極 40の平面形状にパターユングする。

[0190] 次!、で、フォトレジスト膜 98をマスクとして、積層膜 40をエッチングする。エッチングガスとしては、例えば Arガスと C1ガスとを用いる。こうして、積層膜よりなる上部電極 4

2

0が形成される（図 25 (c)を参照)。この後、フォトレジスト膜 98を剥離する。

[0191] 次いで、例えば酸素雰囲気にて、例えば 400〜700°C、 30〜120分間の熱処理を行う。この熱処理は、上部電極 40の表面に異常が生ずるのを防止するためのものである。

[0192] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 100を形成する。

[0193] 次いで、フォトリソグラフィ一により、フォトレジスト膜 100を強誘電体キャパシタ 42の強誘電体膜 38の平面形状にパターユングする。

[0194] 次いで、フォトレジスト膜 100をマスクとして、強誘電体膜 38をエッチングする（図 26

(a)を参照)。この後、フォトレジスト膜 100を剥離する。

[0195] 次いで、酸素雰囲気にて、例えば 300〜400°C、 30〜 120分間の熱処理を行う。

[0196] 次いで、例えばスノッタ法又は CVD法により、ノリア膜 44を形成する（図 26 (b)を参照)。ノリア膜 44としては、例えば膜厚 20〜50nmの酸ィ匕アルミニウム膜を形成する。

[0197] 次いで、酸素雰囲気にて、例えば 400〜600°C、 30〜 120分間の熱処理を行う。

[0198] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 102を形成する。

[0199] 次いで、フォトリソグラフィ一により、フォトレジスト膜 102を強誘電体キャパシタ 42の下部電極 36の平面形状にパターユングする。

[0200] 次、で、フォトレジスト膜 102をマスクとして、ノリア膜 44及び積層膜 36をエツチングする（図 26 (c)を参照)。こうして、積層膜よりなる下部電極 36が形成される。また、ノリア膜 44が、上部電極 40及び強誘電体膜 38を覆うように残存する。この後、フォトレジスト膜 102を剥離する。

[0201] 次いで、酸素雰囲気にて、例えば 400〜600°C、 30〜 120分間の熱処理を行う。

[0202] 次いで、全面に、例えばスパッタ法又は CVD法により、バリア膜 46を形成する。ノリア膜 46としては、例えば膜厚 20〜： LOOnmの酸ィ匕アルミニウム膜を形成する（図 27

(a)を参照)。こうして、バリア膜 44により覆われた強誘電体キャパシタ 42を更に覆うようにノリア膜 46が形成される。

[0203] 次いで、酸素雰囲気にて、例えば 500〜700°C、 30〜 120分間の熱処理を行う。 [0204] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 1500nmのシリコン酸ィ匕膜よりなるシリコン酸ィ匕膜 48を形成する（図 27 (b)を参照)。

[0205] 次いで、例えば CMP法により、シリコン酸ィ匕膜 48の表面を平坦ィ匕する（図 27 (c)を参照)。

[0206] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 48中の水分を除去するとともに、シリコン酸ィ匕膜 48の膜質を変化させ、シリコン酸ィ匕膜 48中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 48の表面は窒化され、シリコン酸ィ匕膜 48の表面には SiON膜 (図示せず)が形成される。

[0207] 次いで、フォトリソグラフィー及びエッチングにより、シリコン酸ィ匕膜 48、バリア膜 46、シリコン酸ィ匕膜 34、及び層間絶縁膜 27に、ソース/ドレイン拡散層 22に達するコンタクトホール 50a、 50bを形成する（図 28 (a)を参照）。

[0208] 次、で、全面に、例えばスパッタ法により、例えば膜厚 20nmの Ti膜を形成する。

続いて、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。こうして、 Ti膜と TiN膜とによりバリアメタル膜 (図示せず)が構成される。

[0209] 次、で、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形成する。

[0210] 次いで、例えば CMP法により、シリコン酸ィ匕膜 48の表面が露出するまで、タンダステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール 50a、 50b内に、タンダステンよりなる導体プラグ 54a、 54bがそれぞれ埋め込まれる（図 28 (b)を参照)。

[0211] 次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ 5 4a、 54b表面に存在する自然酸ィ匕膜等が除去される。

[0212] 次いで、全面に、例えば CVD法により、例えば膜厚 lOOnmの SiON膜 104を形成する。

[0213] 次いで、フォトリソグラフィー及びドライエッチングにより、 SiON膜 104、シリコン酸化膜 48、バリア膜 46、及びバリア膜 44に、強誘電体キャパシタ 42の上部電極 40に達するコンタクトホール 52aと、強誘電体キャパシタ 42の下部電極 36に達するコンタタトホール 52aとを形成する（図 28 (c)を参照)。 [0214] 次いで、酸素雰囲気にて、例えば 400〜600°C、 30〜 120分間の熱処理を行う。この熱処理は、強誘電体キャパシタ 42の強誘電体膜 38に酸素を供給し、強誘電体キャパシタ 42の電気的特性を回復するためのものである。なお、ここでは酸素雰囲気中にて熱処理を行う場合を例に説明したが、オゾン雰囲気中にて熱処理を行ってもよい。オゾン雰囲気中にて熱処理を行った場合にも、キャパシタの強誘電体膜 38に酸素を供給することができ、強誘電体キャパシタ 42の電気的特性を回復することが可能である。

[0215] 次いで、エッチングにより SiON膜 104を除去する。

[0216] 次!、で、全面に、例えば膜厚 150nmの TiN膜と、例えば膜厚 550nmの AlCu合金膜と、例えば膜厚 5nmの Ti膜と、膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と Ti膜と TiN膜とを順次積層してなる導体膜が形成される。

[0217] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする。これにより、第 1金属配線層 56、すなわち強誘電体キャパシタ 42の上部電極 40と導体プラグ 54aとに電気的に接続された配線 56a、強誘電体キャパシタ 42の下部電極 36に電気的に接続された配線 56b、及び導体プラグ 54bに電気的に接続された配線 56cが形成される（図 29 (a)を参照)。

[0218] 次いで、酸素雰囲気にて、例えば 350°C、 30分間の熱処理を行う。

[0219] 次いで、全面に、例えばスパッタ法又は CVD法により、バリア膜 58を形成する。ノリア膜 58としては、例えば膜厚 20〜70nmの酸ィ匕アルミニウム膜を形成する（図 29 ( b)を参照)。ここでは、ノリア膜 58として、膜厚 20nmの酸ィ匕アルミニウム膜を形成する。こうして、配線 56a、 56b、 56cの上面及び側面を覆うようにバリア膜 58が形成される。

[0220] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 2600nmのシリコン酸化膜 60を形成する（図 30 (a)を参照)。

[0221] 次いで、例えば CMP法により、シリコン酸ィ匕膜 60の表面を平坦ィ匕する（図 30 (b)を参照)。

[0222] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 60中の水分を除去するとともに、シリコン酸ィ匕膜 60の膜質を変化させ、シリコン酸ィ匕膜 60中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 60の表面は窒化され、シリコン酸ィ匕膜 60の表面には SiON膜 (図示せず)が形成される。

[0223] 次いで、平坦化されたシリコン酸化膜 60上に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸ィ匕膜 61を形成する。平坦化されたシリコン酸ィ匕膜 60上にシリコン酸ィ匕膜 61を形成するため、シリコン酸ィ匕膜 61は平坦となる。

[0224] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 61中の水分を除去するとともに、シリコン酸ィ匕膜 61の膜質を変化させ、シリコン酸ィ匕膜 61中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 61の表面は窒化され、シリコン酸ィ匕膜 61の表面には SiON膜 (図示せず)が形成される。

[0225] 次いで、平坦なシリコン酸ィ匕膜 61上に、例えばスパッタ法又は CVD法により、バリァ膜 62を形成する。ノリア膜 62としては、例えば膜厚 20〜70nmの酸ィ匕アルミ-ゥム膜を形成する。ここでは、ノリア膜 62として、膜厚 50nmの酸ィ匕アルミニウム膜を形成する。平坦なシリコン酸ィ匕膜 61上にバリア膜 62を形成するため、ノリア膜 62は平坦となる。また、 CMP法により表面が平坦ィ匕されたシリコン酸ィ匕膜 60上にシリコン酸化膜 61を介してノリア膜 62を形成している。このため、マイクロ 'スクラッチによってシリコン酸ィ匕膜 60の表面に生じた段差等によりバリア膜 62に欠陥部分が発生するのを抑帘 Uすることができる。

[0226] ノリア膜 62は、図 31に示すように、 FeRAMチップ領域 302及びスクライブ部 304 にわたつて形成するとともに、隣接する FeRAMチップ領域 302にまでわたって形成する。すなわち、ノリア膜 62は、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310、ロジック回路の周辺回路部 312、ノッド部 31 4、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部，回路部間境界部 318、及び回路部，回路部間境界部 320にわたつて形成する。

[0227] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸化膜 64を形成する（図 32 (a)を参照)。

[0228] こうして、バリア膜 58、シリコン酸ィ匕膜 60、シリコン酸ィ匕膜 61、バリア膜 62、及びシリコン酸ィ匕膜 64により層間絶縁膜 66が構成される。

[0229] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 64中の水分を除去するとともに、シリコン酸ィ匕膜 64の膜質を変化させ、シリコン酸ィ匕膜 64中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 64の表面は窒化され、シリコン酸ィ匕膜 64の表面には SiON膜 (図示せず)が形成される。

[0230] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸ィ匕膜 64、ノリア膜 62、シリコン酸ィ匕膜 61、シリコン酸ィ匕膜 60、及びバリア膜 58に、配線 56cに達するコンタクトホール 68を形成する（図 32 (b)を参照）。

[0231] 次いで、 N雰囲気にて、例えば 350°C、 120分間の熱処理を行う。

2

[0232] 次、で、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。

こうして、 TiN膜によりバリアメタル膜 (図示せず)が構成される。

[0233] 次、で、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形成する。

[0234] 次いで、例えば EB (エッチバック）法により、シリコン酸ィ匕膜 64の表面が露出するまで、タングステン膜をエッチバックする。こうして、コンタクトホール 68内に、タンダステンよりなる導体プラグ 70が埋め込まれる（図 33 (a)を参照)。

[0235] 次、で、全面に、例えば膜厚 500nmの AlCu合金膜と、例えば膜厚 5nmの Ti膜と、例えば膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と T i膜と TiN膜とを順次積層してなる導体膜が形成される。

[0236] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする。これにより、第 2金属配線層 72、すなわち配線 72a、及び導体プラグ 70に電気的に接続された配線 72bが形成される（図 33 (b)を参照)。配線 72a、 72bを形成する際のドライエッチングにおいては、シリコン酸ィ匕膜 64がエッチングのストッパ膜として機能する。このシリコン酸ィ匕膜 64によりバリア膜 62が保護され、配線 72a、 72bを形成する際のエッチングによりバリア膜 62の膜厚が減少し或いはノリア膜 62が除去されてしまうのを防止することができる。これにより、ノリア膜 62の水素及び水分の拡散機能が劣化するのを防止することができる。 [0237] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 2200nmのシリコン酸化膜 74を形成する（図 34 (a)を参照)。

[0238] 次いで、例えば CMP法により、シリコン酸ィ匕膜 74の表面を平坦ィ匕する（図 34 (b)を参照)。

[0239] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 74中の水分を除去するとともに、シリコン酸ィ匕膜 74の膜質を変化させ、シリコン酸ィ匕膜 74中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 74の表面は窒化され、シリコン酸ィ匕膜 74の表面には SiON膜 (図示せず)が形成される。

[0240] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸ィ匕膜 76を形成する。平坦化されたシリコン酸ィ匕膜 74上にシリコン酸ィ匕膜 76を形成するため、シリコン酸ィ匕膜 76は平坦となる。

[0241] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 76中の水分を除去するとともに、シリコン酸ィ匕膜 76の膜質を変化させ、シリコン酸ィ匕膜 76中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 76の表面は窒化され、シリコン酸ィ匕膜 76の表面には SiON膜 (図示せず)が形成される。

[0242] 次いで、平坦なシリコン酸ィ匕膜 76上に、例えばスパッタ法又は CVD法により、バリァ膜 78を形成する。ノリア膜 78としては、例えば膜厚 20〜70nmの酸ィ匕アルミ-ゥム膜を形成する。ここでは、ノリア膜 78として、膜厚 50nmの酸ィ匕アルミニウム膜を形成する。平坦なシリコン酸ィ匕膜 76上にバリア膜 78を形成するため、ノリア膜 78は平坦となる。また、 CMP法により表面が平坦ィ匕されたシリコン酸ィ匕膜 74上にシリコン酸化膜 76を介してノリア膜 78を形成している。このため、マイクロ 'スクラッチによってシリコン酸ィ匕膜 74の表面に生じた段差等によりバリア膜 78に欠陥部分が発生するのを抑帘 Uすることができる。

[0243] ノリア膜 78は、図 35に示すように、 FeRAMチップ領域 302及びスクライブ部 304 にわたつて形成するとともに、隣接する FeRAMチップ領域 302にまでわたって形成する。すなわち、ノリア膜 78は、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310、ロジック回路の周辺回路部 312、パッド部 31 4、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部，回路部間境界部 318、及び回路部，回路部間境界部 320にわたつて形成する。

[0244] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸化膜 80を形成する（図 36 (a)を参照)。

[0245] こうして、シリコン酸ィ匕膜 74、シリコン酸ィ匕膜 76、バリア膜 78、及びシリコン酸化膜 8 0により層間絶縁膜 82が構成される。

[0246] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 80中の水分を除去するとともに、シリコン酸ィ匕膜 76の膜質を変化させ、シリコン酸ィ匕膜 80中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 80の表面は窒化され、シリコン酸ィ匕膜 80の表面には SiON膜 (図示せず)が形成される。

[0247] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸ィ匕膜 80、バリア膜 78、シリコン酸ィ匕膜 76、及びシリコン酸ィ匕膜 74に、配線 72a、 72bに達するコンタタトホール 84a、 84bを形成する（図 36 (b)を参照）。

[0248] 次いで、 N雰囲気にて、例えば 350°C、 120分間の熱処理を行う。

2

[0249] 次、で、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。

[0250] 次、で、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形成する。

[0251] 次いで、例えば EB法により、シリコン酸ィ匕膜 80の表面が露出するまで、タンダステン膜をエッチバックする。こうして、コンタクトホール 84a、 84b内〖こ、タングステンよりなる導体プラグ 86a、 86bがそれぞれ埋め込まれる（図 37 (a)を参照)。

[0252] 次いで、全面に、例えば膜厚 500nmの AlCu合金膜と、例えば膜厚 150nmの TiN 膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と TiN膜とを順次積層してなる導体膜が形成される。

[0253] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする。これにより、第 3金属配線層 88、すなわち導体プラグ 86aに電気的に接続された配線 88a、及び導体プラグ 86bに電気的に接続された配線 88bが形成される（図 37 (b )を参照)。配線 88a、 88bを形成する際のドライエッチングにおいては、シリコン酸ィ匕膜 80がエッチングのストツバ膜として機能する。このシリコン酸ィ匕膜 80によりバリア膜 78が保護され、配線 88a、 88bを形成する際のエッチングによりバリア膜 78の膜厚が減少し或いはノリア膜 78が除去されてしまうのを防止することができる。これにより、ノリア膜 78の水素及び水分の拡散機能が劣化するのを防止することができる。

[0254] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸化膜 90を形成する。

[0255] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 90中の水分を除去するとともに、シリコン酸ィ匕膜 90の膜質を変化させ、シリコン酸ィ匕膜 90中に水分が入りにくくするためのものである。この熱処理により、シリコン酸ィ匕膜 90の表面は窒化され、シリコン酸ィ匕膜 90の表面には SiON膜 (図示せず)が形成される。

[0256] 次いで、例えば CVD法により、例えば膜厚 350nmのシリコン窒化膜 92を形成する

(図 38 (a)を参照)。シリコン窒化膜 92は、水分を遮断し、水分により金属配線層 88、

72、 56等が腐食するのを防止するためのものである。

[0257] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 106を形成する。

[0258] 次いで、フォトリソグラフィ一により、フォトレジスト膜 106に、配線 (ボンディングパッド） 88bに達する開口部をシリコン窒化膜 92及びシリコン酸ィ匕膜 90に形成する領域を露出する開口部 108を形成する。

[0259] 次いで、フォトレジスト膜 106をマスクとして、シリコン窒化膜 92及びシリコン酸ィ匕膜

90をエッチングする。こうして、シリコン窒化膜 92及びシリコン酸ィ匕膜 90に、配線 (ボンデイングパッド) 88bに達する開口部 96aが形成される（図 38 (b)を参照)。この後、フォトレジスト膜 106を剥離する。

[0260] 次、で、例えばスピンコート法により、例えば膜厚 2〜6 μ mのポリイミド榭脂膜 94を形成する（図 39 (a)を参照)。

[0261] 次いで、フォトリソグラフィ一により、ポリイミド榭脂膜 94に、配線 (ボンディングパッド

) 88bに達する開口部 96bを形成する（図 39 (b)を参照)。 [0262] こうして、本実施形態による半導体装置が製造される。

[0263] (評価結果）

本実施形態による半導体装置について PTHS試験を行い、本実施形態による半導体装置の PTHS特性を評価した結果について説明する。

[0264] PTHS試験では、 2気圧、温度 121°C、湿度 100%の条件下で、本実施形態による半導体装置の FeRAMチップを保管し、 168時間、 336時間、 504時間、 504時間、及び 672時間経過した時点のそれぞれにおいて、同一ゥエーハを用いて形成された 5つのチップ試料毎に不良セルの発生の有無を確認した。 PTHS試験を行った本実施形態による半導体装置では、バリア膜 58の膜厚を 20nm、平坦なバリア膜 62の膜厚を 50nm、平坦なバリア膜 78の膜厚を 70nmとした。

[0265] なお、比較例として、平坦なノリア膜 58が形成されていない場合、すなわち平坦なノリア膜が 1層のみ形成されている場合についても上記と同様の PTHS試験を行つた。比較例 1による半導体装置では、バリア膜 58の膜厚を 70nm、平坦なバリア膜 78 の膜厚を 70nmとした。また、比較例 2による半導体装置では、ノリア膜 58の膜厚を 2 Onm、平坦なバリア膜 78の膜厚を 50nmとした。なお、比較例 1、 2による半導体装置の構造は、平坦なバリア膜 58が形成されていない点を除いては、本実施形態による半導体装置と同様にした。

[0266] PTHS試験の結果は以下の通りとなった。

[0267] まず、本実施形態の場合、 5つのチップ試料のすべてについて、 168時間、 336時間、 504時間、 504時間、及び 672時間経過した時点のいずれにおいても、不良セルが発生することはな力つた。

[0268] 一方、比較例 1の場合、 5つのチップ試料のうち、あるチップ試料では、 168時間経過した時点で 1個の不良セルが発生し、 336時間経過した時点で不良セルは 3個となり、 504時間経過した時点で不良セルは 10個となり、 672時間経過した時点で不良セルは 18個となった。また、他のチップ試料では、 168時間及び 336時間経過した時点までは不良セルは発生しなかった力 504時間経過した時点で 1個の不良セルが発生し、 672時間経過した時点で不良セルは 26個となった。更に他のチップ試料では、 168時間及び 336時間経過した時点までは不良セルは発生しなかったが、 504時間経過した時点で 22個の不良セルが発生し、 672時間経過した時点で不良セノレは 62個となった。 5つのチップ試料のうち、 168時間、 336時間、 504時間、 504 時間、及び 672時間経過した時点の!/、ずれにお、ても不良セルが発生しなかったのは、 2つのチップ試料のみであった。

[0269] また、比較例 2の場合、 5つのチップ試料のうち、あるチップ試料では、 168時間経過した時点で 19個の不良セルが発生し、 336時間経過した時点で不良セルは 34個となり、 504時間経過した時点で不良セルは 51個となり、 672時間経過した時点で不良セルは 72個となった。また、他のチップ試料では、 168時間経過した時点では不良セルは発生しなかった力 336時間経過した時点で 3個の不良セルが発生し、 50 4時間経過した時点で不良セルは 5個となり、 672時間経過した時点で不良セルは 7 個となった。更に他のチップ試料では、 168時間経過した時点では不良セルは発生しなかった力 336時間経過した時点で 3個の不良セルが発生し、 504時間経過した時点で不良セルは 113個となり、 672時間経過した時点で不良セルは 811個となつた。更に他のチップ試料では、 168時間経過した時点で 106個の不良セルが発生し、 336時間経過した時点で不良セルは 1690個となり、 504時間経過した時点で不良セルは 3253個となり、 672時間経過した時点で不良セルは 5184個となった。 5つのチップ試料のうち、 168時間、 336時間、 504時間、 504時間、及び 672時間経過した時点のいずれにおいても不良セルが発生しなかったのは、 1つのチップ試料のみであった。

[0270] 上記 PTHS試験の結果から、本実施形態によれば、強誘電体キャパシタを有する半導体装置の PTHS特性を大幅に向上することができ、 FeRAMに関して PTHS試験の量産認定レベルを充分に上回ることができることが確認された。

[0271] また、単に平坦なノリア膜を 1層形成しただけでは、充分な耐湿性を確保することができず、強誘電体キャパシタを有する半導体装置の PTHS特性の向上を実現することが困難であることが確認された。

[0272] また、単に平坦なノリア膜を 1層形成して FeRAM部だけを覆った試料について P THS試験を行ったが、十分な耐湿性を確保することはできな力つた。

[0273] 更に、単に平坦なノリア膜を 1層形成して FeRAM部及びロジック回路部を覆った試料につ、て PTHS試験を行った力十分な耐湿性を確保することはできなカゝつた。

[0274] 更に、単に平坦なノリア膜を 1層形成して FeRAM部、ロジック回路部、及びパッド部を覆った試料について PTHS試験を行った力やや良好になるものの、十分な耐湿性を確保することはできな力つた。

[0275] 更に、単に平坦なノリア膜を 1層形成して FeRAM部、ロジック回路部、パッド部、及びスクライブ部を覆った試料にっ、て PTHS試験を行った力やや良好になるものの、十分な耐湿度性を確保することはできな力つた。

[0276] このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、ノリア膜 44、 46、 58にカ卩えて、強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属配線層 72と第 3金属配線層 88との間に形成された平坦なバリア膜 78とを有するので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を大幅に向上することができる。

[0277] [第 2実施形態]

本発明の第 2実施形態による半導体装置及びその製造方法について図 40乃至図 46を用いて説明する。図 40及び図 41は本実施形態による半導体装置の構造を示す断面図、図 42は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図、図 43乃至図 46は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。

[0278] (半導体装置）

本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、第 3金属配線層 88 (配線 88a、 8 8b)の上方に形成されたバリア膜 114を更に有する点で、第 1実施形態による半導体装置と異なっている。

[0279] すなわち、図 40に示すように、層間絶縁膜 82上及び配線 88a、 88b上には、例えば膜厚 1500nmのシリコン酸ィ匕膜 112が形成されて、る。シリコン酸ィ匕膜 112の表面は、その形成後に例えば CMP法により平坦ィ匕されており、配線 88b上のシリコン酸化膜 112は例えば 350nmの膜厚で残存して、る。

[0280] 平坦化されたシリコン酸ィ匕膜 112上には、ノリア膜 114が形成されている。バリア膜 114としては、例えば膜厚 20〜70nmの酸化アルミニウム膜が用いられている。平坦ィ匕されたシリコン酸ィ匕膜 112上にバリア膜 114が形成されているため、バリア膜 114 は平坦となっている。

[0281] ノリア膜 114は、バリア膜 44、 46、 58、 62、 78と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、ノリア膜 114は、平坦化されたシリコン酸ィ匕膜 112上に形成されているため平坦となっており、バリア膜 62、 78と同様に、ノリア膜 44、 46、 58と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜 114により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、ノリア膜 114は、バリア膜 62、 78と同様に、強誘電体キャパシタ 42を有する複数のメモリセルが配列された FeRAMセル部 306のみならず、 Fe RAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されている。この点については後述する。

[0282] ノリア膜 114上には、例えば膜厚 50〜150nmのシリコン酸ィ匕膜 90が形成されている。シリコン酸ィ匕膜 90は、図示しない配線を形成する際のエッチングのストツバ膜として機能する。このシリコン酸ィ匕膜 90によりバリア膜 114が保護され、配線層を形成する際のエッチングによりバリア膜 114の膜厚が減少し或いはノリア膜 114が除去されてしまうのを防止することができる。これにより、ノリア膜 62の水素及び水分の拡散機能が劣化するのを防止することができる。

[0283] シリコン酸ィ匕膜 90上には、例えば膜厚 350nmのシリコン窒化膜 92が形成されている。

[0284] シリコン窒化膜 92上には、例えば膜厚 3〜6 μ mのポリイミド榭脂膜 94が形成されている。

[0285] ポリイミド榭脂膜 94、シリコン窒化膜 92、シリコン酸ィ匕膜 90、バリア膜 114、及びシリコン酸ィ匕膜 112には、配線 (ボンディングパッド) 88bに達する開口部 96が形成されている。すなわち、シリコン窒化膜 92、シリコン酸ィ匕膜 90、ノリア膜 114、及びシリコン酸ィ匕膜 112には、配線 (ボンディングパッド） 88bに達する開口部 96aが形成されている。ポリイミド榭脂膜 94には、シリコン窒化膜 92、シリコン酸ィ匕膜 90、バリア膜 114 、及びシリコン酸化膜 112に形成された開口部 96aを含む領域に、開口部 96bが形成されている。

[0286] ノリア膜 114は、ノリア膜 62、 78と同様に、図 41及び図 42に示すように、 FeRAM チップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する F eRAMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 114は、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310、ロジック回路の周辺回路部 312、パッド部 314、これらの境界部であるスクライブ部，パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部，回路部間境界部 320にわたつて形成されている。

[0287] このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリァ膜として、バリア膜 44、 46、 58にカ卩えて、強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56 (配線 56a、 56b、 56c)と第 2金属配線層 72 (配線 72a、 72b )との間に形成された平坦なバリア膜 62と、第 2金属配線層 72 (配線 72a、 72b)と第 3金属配線層 88 (配線 88a、 88b)との間に形成された平坦なバリア膜 78と、第 3金属配線層 88 (配線 88a、 88b)の上方に形成された平坦なバリア膜 114とを有することに主たる特徴がある。

[0288] 本実施形態による半導体装置では、第 1実施形態による半導体装置における平坦なノリア膜 62、 78に加えて、第 3金属配線層 88の上方に平坦なノリア膜 114が形成されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を更に大幅に向上することができる。

[0289] さらに、本実施形態による半導体装置では、平坦なバリア膜 62、 78、 114が、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310 、ロジック回路の周辺回路部 312、ノッド部 314、これらの境界部であるスクライブ部- パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 320にわたつて形成されているので、水素及び水分による強誘電体キャパシタ 42 の電気的特性の劣化を更に確実に防止することができる。

[0290] (半導体装置の製造方法）

次に、本実施形態による半導体装置の製造方法について図 43乃至図 46を用いて説明する。

[0291] まず、図 24乃至図 37に示す第 1実施形態による半導体装置の製造方法と同様にして、第 3金属配線層（配線 88a、配線 88b)までを形成する。

[0292] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 1500nmのシリコン酸化膜 112を形成する（図 43 (a)を参照)。

[0293] 次いで、例えば CMP法により、シリコン酸ィ匕膜 112の表面を平坦ィ匕する（図 43 (b) を参照)。

[0294] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 112中の水分を除去するとともに、シリコン酸ィ匕膜 112の膜質を変化させ、シリコン酸ィ匕膜 112中に水分が入りに《するためのものである。この熱処理により、シリコン酸ィ匕膜 112の表面は窒化され、シリコン酸ィ匕膜 112の表面には、 SiON膜 (図示せず)が形成される。

[0295] 次いで、平坦ィ匕されたシリコン酸ィ匕膜 112上に、例えばスパッタ法又は CVD法により、ノリア膜 114を形成する。ノリア膜 114としては、例えば膜厚 20〜70nmの酸ィ匕アルミニウム膜を形成する。平坦化されたシリコン酸化膜 112上にバリア膜 114を形成するため、ノリア膜 114は平坦となる。

[0296] ノリア膜 114は、図 44に示すように、 FeRAMチップ領域 302及びスクライブ部 30 4にわたつて形成するとともに、隣接する FeRAMチップ領域 302にまでわたって形成する。すなわち、ノリア膜 114は、スクライブ部 304、 FeRAMセル部 306、 FeRA Mの周辺回路部 308、ロジック回路部 310、ロジック回路の周辺回路部 312、パッド部 314、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部'回路部間境界部 318、及び回路部，回路部間境界部 320にわたつて形成する。

[0297] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸化膜 90を形成する。

[0298] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

[0299] 次いで、例えば CVD法により、例えば膜厚 350nmのシリコン窒化膜 92を形成する

(図 45 (a)を参照)。シリコン窒化膜 92は、水分を遮断し、水分により金属配線層 88、 72、 56等が腐食するのを防止するためのものである。

[0300] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 106を形成する。

[0301] 次いで、フォトリソグラフィ一により、フォトレジスト膜 106に、配線 (ボンディングパッド） 88bに達する開口部をシリコン窒化膜 92、シリコン酸ィ匕膜 90、ノリア膜 114、及びシリコン酸化膜 112に形成する領域を露出する開口部 108を形成する。

[0302] 次いで、フォトレジスト膜 106をマスクとして、シリコン窒ィ匕膜 92、シリコン酸化膜 90 、ノリア膜 114、及びシリコン酸ィ匕膜 112をエッチングする。こうして、シリコン窒化膜 9 2、シリコン酸ィ匕膜 90、ノリア膜 114、及びシリコン酸ィ匕膜 112に、配線 (ボンディングパッド） 88bに達する開口部 96aが形成される（図 45 (b)を参照）。この後、フォトレジスト膜 106を剥離する。

[0303] 次、で、例えばスピンコート法により、例えば膜厚 3〜6 μ mのポリイミド榭脂膜 94を形成する（図 46 (a)を参照)。

[0304] 次いで、フォトリソグラフィ一により、ポリイミド榭脂膜 94に、開口部 96aを介して配線

(ボンディングパッド) 88bに達する開口部 96bを形成する（図 46 (b)を参照)。

[0305] こうして、本実施形態による半導体装置が製造される。

[0306] このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、ノリア膜 44、 46、 58にカ卩えて、強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属配線層 72と第 3金属配線層 88との間に形成された平坦なバリア膜 78と、第 3金属配線層 88の上方に形成された平坦なノリア膜 114とを有するので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を更に大幅に向上することができる。

[0307] [第 3実施形態]

本発明の第 3実施形態による半導体装置及びその製造方法について図 47乃至図 52を用いて説明する。図 47及び図 48は本実施形態による半導体装置の構造を示す断面図、図 49は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図、図 50乃至図 52は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

[0308] (半導体装置）

本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、強誘電体キャパシタ 42と、第 1金属配線層 56 (配線 56a、 56b、 56c)との間に、平坦なバリア膜 116を更に有する点で、第 1実施形態による半導体装置と異なっている。

[0309] すなわち、図 47に示すように、導体プラグ 50a、 50bが埋め込まれたシリコン酸ィ匕膜 48上に、ノリア膜 116が形成されている。ノリア膜 116としては、例えば膜厚 20〜70 nmの酸ィ匕アルミニウム膜が用いられている。ここで、シリコン酸ィ匕膜 48は平坦ィ匕されており、平坦ィ匕されたシリコン酸ィ匕膜 48上にノリア膜 116が形成されているため、バリア膜 116は平坦となってヽる。

[0310] ノリア膜 116は、バリア膜 44、 46、 58、 62、 78と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、ノリア膜 116は、平坦化されたシリコン酸ィ匕膜 48上に形成されているため平坦となっており、バリア膜 62、 78と同様に、バリア膜 44、 46、 58と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜 116により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、ノリア膜 116は、バリア膜 62、 78と同様に、強誘電体キャパシタ 42を有する複数のメモリセルが配列された FeRAMセル部 306のみならず、 FeRA Mチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されている。この点については後述する

[0311] ノリア膜 116上には、例えば膜厚 lOOnmのシリコン酸ィ匕膜 118が形成されている。

シリコン酸ィ匕膜 118は、後述する配線 56a、 56b, 56cを形成する際のエッチングのストツパ膜として機能する。このシリコン酸ィ匕膜 118によりバリア膜 116が保護され、配線 56a、 56b、 56cを形成する際のエッチングによりバリア膜 116の膜厚が減少し或いはノリア膜 116が除去されてしまうのを防止することができる。これにより、ノリア膜 11 6の水素及び水分の拡散機能が劣化するのを防止することができる。

[0312] シリコン酸ィ匕膜 34、バリア膜 46、シリコン酸ィ匕膜 48、ノリア膜 116、及びシリコン酸化膜 118により層間絶縁膜 49が構成されて、る。

[0313] シリコン酸ィ匕膜 118、ノリア膜 116、シリコン酸ィ匕膜 48、バリア膜 46、及びバリア膜 4 4には、上部電極 40に達するコンタクトホール 52aが形成されている。また、シリコン酸化膜 118、ノリア膜 116、シリコン酸ィ匕膜 48、バリア膜 46、及びバリア膜 44には、下部電極 36に達するコンタクトホール 52bが形成されて!、る。

[0314] さらに、シリコン酸ィ匕膜 118及びバリア膜 116には、導体プラグ 54aに達するコンタタトホール 120aが形成されている。また、シリコン酸ィ匕膜 118及びバリア膜 116には、導体プラグ 54bに達するコンタクトホール 120bが形成されている。

[0315] シリコン酸化膜 118上、コンタクトホール 52a内、及びコンタクトホール 120a内には、導体プラグ 54aと上部電極 40とに電気的に接続された配線 56aが形成されて、る。また、シリコン酸ィ匕膜 118上及びコンタクトホール 52b内には、下部電極 36に電気的に接続された配線 56bが形成されている。また、シリコン酸ィ匕膜 118上及びコンタタトホール 120b内には、導体プラグ 54bに電気的に接続された配線 56cが形成されている。

[0316] ノリア膜 116は、ノリア膜 62、 78と同様に、図 48及び図 49に示すように、 FeRAM チップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する F eRAMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 116は、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310、ロジック回路の周辺回路部 312、パッド部 314、これらの境界部であるスクライブ部，パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部，回路部間境界部 320にわたつて形成されている。

[0317] このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリァ膜として、バリア膜 44、 46、 58にカ卩えて、強誘電体キャパシタ 42と強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56 (配線 56a、 56b、 56c)との間に形成された平坦なノリア膜 116と、第 1金属配線層 56 (配線 56a、 56b、 56c)と第 2金属配線層 72 (配線 72a、 72b)との間に形成された平坦なバリア膜 62と、第 2金属配線層 72 (配線 72a、 72b)と第 3金属配線層 88 (配線 88a、 88b)の間に形成された平坦なノリア膜 78とを有することに主たる特徴がある。

[0318] 本実施形態による半導体装置では、第 1実施形態による半導体装置における平坦なバリア膜 62、 78に加えて、強誘電体キャパシタ 42と強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56との間に平坦なノリア膜 116が形成されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を更に大幅に向上することがでさる。

[0319] さらに、本実施形態による半導体装置では、平坦なバリア膜 62、 78、 116が、スクライブ部 304、 FeRAMセル部 306、 FeRAMの周辺回路部 308、ロジック回路部 310 、ロジック回路の周辺回路部 312、ノッド部 314、これらの境界部であるスクライブ部- パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 320にわたつて形成されているので、水素及び水分による強誘電体キャパシタ 42 の電気的特性の劣化を更に確実に防止することができる。

[0320] (半導体装置の製造方法）

次に、本実施形態による半導体装置の製造方法について図 50乃至図 52を用いて説明する。

まず、図 24乃至図 27、図 28 (a)、及び図 28 (b)に示す第 1実施形態による半導体装置の製造方法と同様にして、導体プラグ 54a、 54bまでを形成する（図 50 (a)を参照)。

[0321] 次、で、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ 5 4a、 54b表面に存在する自然酸ィ匕膜等が除去される。

[0322] 次いで、導体プラグ 54a、 54bが埋め込まれたシリコン酸ィ匕膜 48上に、例えばスパッタ法又は CVD法により、ノリア膜 116を形成する。ノリア膜 114としては、例えば膜厚 20〜70nmの酸ィ匕アルミニウム膜を形成する。シリコン酸ィ匕膜 48は平坦ィ匕されており、平坦化されたシリコン酸ィ匕膜 48上にバリア膜 116を形成するため、バリア膜 11 6は平坦となる。

[0323] ノリア膜 116は、図 51に示すように、 FeRAMチップ領域 302及びスクライブ部 30 4にわたつて形成するとともに、隣接する FeRAMチップ領域 302にまでわたって形成する。すなわち、ノリア膜 116は、スクライブ部 304、 FeRAMセル部 306、 FeRA Mの周辺回路部 308、ロジック回路部 310、ロジック回路の周辺回路部 312、パッド部 314、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部'回路部間境界部 318、及び回路部，回路部間境界部 320にわたつて形成する。

[0324] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリコン酸化膜 118を形成する（図 50 (b)を参照)。

[0325] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸ィ匕膜 118及びバリ膜 116【こ、導体プラグ 54a、 54b【こ達する =3ンタクトホーノレ 120a、 120bを形成する（図 50 (c)を参照)。

[0326] 次いで、全面に、例えば CVD法により、例えば膜厚 lOOnmの SiON膜 122を形成する（図 52 (a)を参照)。

[0327] 次いで、フォトリソグラフィー及びドライエッチングにより、 SiON膜 122、シリコン酸化膜 118、ノリア膜 116、シリコン酸ィ匕膜 48、バリア膜 46、及びバリア膜 44に、強誘電体キャパシタ 42の上部電極 40に達するコンタクトホール 52aと、強誘電体キャパシタ 42の下部電極 36に達するコンタクトホール 52aとを形成する（図 52 (b)を参照）。 [0328] 次いで、酸素雰囲気にて、例えば 500°C、 60分間の熱処理を行う。この熱処理は、強誘電体キャパシタ 42の強誘電体膜 38に酸素を供給し、強誘電体キャパシタ 42の電気的特性を回復するためのものである。

[0329] 次いで、エッチングにより SiON膜 122を除去する。

[0330] 次いで、全面に、例えば膜厚 150nmの TiN膜と、例えば膜厚 550nmの AlCu合金膜と、例えば膜厚 5nmの Ti膜と、例えば膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と Ti膜と TiN膜とを順次積層してなる導体膜が形成される。

[0331] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする。これにより、第 1金属配線層 56、すなわち強誘電体キャパシタ 42の上部電極 40と導体プラグ 54aとに電気的に接続された配線 56a、強誘電体キャパシタ 42の下部電極 36に電気的に接続された配線 56b、及び導体プラグ 54bに電気的に接続された配線 56cが形成される（図 52 (c)を参照)。配線 56a、 56b、 56cを形成する際のドラィエッチングにおいては、シリコン酸ィ匕膜 118がエッチングのストッパ膜として機能する。このシリコン酸ィ匕膜 118によりバリア膜 118が保護され、配線 56a、 56b、 56cを形成する際のエッチングによりバリア膜 118の膜厚が減少し或いはノリア膜 118が除去されてしまうのを防止することができる。これにより、バリア膜 118の水素及び水分の拡散機能が劣化するのを防止することができる。

[0332] この後の工程は、図 29 (b)乃至図 39に示す第 1実施形態による半導体装置の製造方法と同様であるので説明を省略する。

[0333] このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、ノリア膜 44、 46、 58に加えて、強誘電体キャパシタ 42と強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56との間に形成された平坦なバリア膜 116と、第 1金属配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属配線層 72と第 3金属配線層 88の間に形成された平坦なバリア膜 78とを有するので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を更に大幅に向上することがでさる。

[0334] なお、本実施形態では、導体プラグ 54a、 54bを形成した後に、ノリア膜 116を形成する場合について説明したが、導体プラグ 54a、 54bを形成する前に、ノリア膜 11 6を形成してもよい。

[0335] 具体的には、まず、図 24乃至図 27 (c)に示す第 1実施形態による半導体装置の製造方法と同様にして、 CMP法により表面が平坦化されたシリコン酸ィ匕膜 48までを形成する。

[0336] 次いで、 CMP法により表面が平坦ィ匕されたシリコン酸ィ匕膜 48上にノリア膜 116を形成する。

[0337] 次いで、ノリア膜 116上に、例えば膜厚 lOOnmのシリコン酸ィ匕膜を形成する。

[0338] 次いで、ノリア膜 116上のシリコン酸ィ匕膜、ノリア膜 116、シリコン酸ィ匕膜 48、ノリア膜 46、シリコン酸ィ匕膜 34、及び層間絶縁膜 27に、ソース/ドレイン拡散層 22に達するコンタクトホール 50a、 50bを形成する。

[0339] 次いで、コンタクトホール 50a、 50bに埋め込まれた導体プラグ 54a、 54bを形成する。

[0340] このように、導体プラグ 50a、 50bを形成する前に、ノリア膜 116を形成してもよヽ。

[0341] [変形実施形態]

本発明は上記実施形態に限らず種々の変形が可能である。

[0342] 例えば、上記実施形態では、強誘電体膜 38として PZT膜を用いる場合を例に説明したが、強誘電体膜 38は PZT膜に限定されるものではなぐ他のあらゆる強誘電体膜を適宜用いることができる。例えば、強誘電体膜 38として、 Pb La Zr Ti O

1 -X X 1 -Y Y 3 膜 (PLZT膜）、 SrBi (Ta Nb ) O膜、 Bi Ti O 膜等を用いてもよい。

2 X 1 -X 2 9 4 2 12

[0343] また、上記実施形態では、酸ィ匕アルミニウム膜 36aと Pt膜 36bとの積層膜により下部電極 36を構成したが、下部電極 36を構成する導体膜等の材料はカゝかる材料に限定されるものではない。例えば、 Ir膜、 IrO膜、 Ru膜、 RuO膜、 SrRuO (ストロンチ

2 2

ゥムルテニウムオキサイド)膜 (SRO膜)、 Pd膜により下部電極 38を構成してもよい。

[0344] また、上記実施形態では、 IrO膜 40aと IrO膜 40bとの積層膜により上部電極 40 を構成したが、上部電極 40を構成する導体膜の材料はカゝかる材料に限定されるものではない。例えば、 Ir膜、 Ru膜、 RuO膜、 SRO膜、 Pd膜により上部電極 40を構成

2

してちよい。

[0345] また、上記実施形態では、平坦なバリア膜について、第 1実施形態においては第 1 金属配線層 56と第 2金属配線層 72との間にバリア膜 62を形成し、第 2金属配線層⁷ 2と第 3金属配線層 88との間にバリア膜 78を形成する場合について説明し、第 2実施形態においてはノリア膜 62、 78に加えて第 3金属配線層 88の上方にノリア膜 11 4を形成する場合について説明し、第 3実施形態においてはノリア膜 62、 78に加えて強誘電体キャパシタ 42と第 1金属配線層 56との間にバリア膜 116を形成する場合について説明した力形成するバリア膜 62、 78、 114、 116の組合せは、上記実施形態において説明した場合に限定されるものではない。平坦なノリア膜は、バリア膜 62、 78、 114、 116のうちの少なくとも 2層力形成されて!ヽれば、よく、ノリア膜 62、 78 、 114、 116のうちの 3層を形成してちょ!ヽし、或!/、 ίまノリア膜 62、 78、 114、 116の 4 層すベてを形成してもよい。また、半導体基板 10上に形成する金属配線層の層数等に応じて、更に多くの平坦なノリア膜を形成してもよい。この場合において、平坦なバリア膜の膜厚は、第 1実施形態において述べたように、例えば、 50nm以上 lOOnm 未満、より好ましくは 50nm以上 80nm以下に設定することが望ましい。

[0346] なお、強誘電体キャパシタの電気的特性の劣化を効果的に防止する観点からは、ボンディングパッドと、ボンディングパッド下の最上層の金属配線層との間に平坦なノリア膜がまずは形成されており、他の金属配線層の間に他の平坦なバリア膜が形成されて!/、ることが望まし!/、。

[0347] また、上記実施形態では、ノリア膜として酸ィ匕アルミニウム膜を用いる場合を例に説明したが、ノリア膜は酸ィ匕アルミニウム膜に限定されるものではない。水素又は水分の拡散を防止する機能を有する膜を、ノリア膜として適宜用いることができる。ノリア膜としては、例えば金属酸ィ匕物よりなる膜を適宜用いることができる。金属酸化物よりなるバリア膜としては、例えば、タンタル酸ィ匕物やチタン酸ィ匕物等よりなる膜を用いることができる。また、バリア膜は、金属酸ィ匕物よりなる膜に限定されるものではない。例えば、シリコン窒化膜 (Si N膜)やシリコン窒化酸ィ匕膜 (SiON膜)等をバリア膜として用いることもできる。また、塗布型酸化膜、或いはポリイミド、ポリアリーレン、ポリアリーレンエーテル、ベンゾシクロブテン等よりなる榭脂膜のような吸湿性を有する有機膜をノリア膜として用いることができる。

[0348] また、上記実施形態では、形成するバリア膜のすべてに同一材料よりなるバリア膜を用いる場合について説明したが、以下に述べるように、異なる材料よりなるバリア膜を適宜用いることもできる。

[0349] 例えば、第 1又は第 2実施形態による半導体装置において、平坦なバリア膜 62、 78 、 114のうちで最も強誘電体キャパシタ 42側に形成されているノリア膜 62として酸ィ匕アルミニウム膜を用いるとともに、バリア膜 62の上方に形成されているバリア膜 78又はノリア膜 114としてシリコン窒化膜を用いてもよい。また、例えば、酸ィ匕アルミニウム膜上に、酸化チタン膜を形成してもよい。

[0350] また、第 2実施形態による半導体装置において、第 3金属配線層 88の下方に形成されて、る平坦なノリア膜 62、 78として酸ィ匕アルミニウム膜等の金属酸ィ匕物よりなる膜やシリコン窒化膜等の無機膜を用いるとともに、第 3金属配線層 88の上方に形成され、配線 (ボンディングパッド) 88bに達する開口部 96bが形成される平坦なノリア膜 114として、吸湿性を有する有機膜を形成してもよい。

[0351] また、上記実施形態では、層間絶縁膜を構成する絶縁膜として、シリコン酸ィ匕膜を形成する場合を例に説明したが、シリコン酸ィ匕膜に代えて、種々の絶縁膜を形成することがでさる。

[0352] また、上記実施形態では、層間絶縁膜を構成する絶縁膜の表面を平坦化する方法として CMP法を用いる場合を例に説明したが、絶縁膜の表面を平坦ィ匕する方法は、 CMP法に限定されるものではない。例えば、エッチングにより、絶縁膜の表面を平坦化してもよい。エッチングガスとしては、例えば Arガスを用いることができる。

[0353] また、上記実施形態では、第 1金属配線層 56、第 2金属配線層 72、及び第 3金属配線層 88の 3層の金属配線層により半導体基板 10上に回路が構成される場合を例に説明したが、半導体基板 10上の回路を構成する金属配線層の層数は 3層に限定されるものではない。金属配線層の層数は、半導体基板 10上に構成する回路の設計に応じて適宜設定することができる。 [0354] また、上記実施形態では、 1つのトランジスタ 24及び 1つの強誘電体キャパシタ 42 を有する 1T1C型のメモリセルが形成されている場合を例に説明した力メモリセルの構成は 1T1C型に限定されるものではない。メモリセルの構成としては、 1T1C型のほか、例えば 2つのトランジスタ及び 2つの強誘電体キャパシタを有する 2T2C型等の種々の構成を用いることができる。

[0355] また、上記実施形態では、プレーナー型セルを有する FeRAM構造の半導体装置について説明した力本発明の適用範囲はこれに限定されるものではない。例えば、本発明は、スタック型セルを有し、ゲート長が例えば 0. 18 μ mに設定された FeRA M構造の半導体装置にっ、ても適用することができる。

[0356] 図 53は、本発明を適用したスタック型セルを有する FeRAM構造の半導体装置の構造を示す断面図である。なお、図 53においては、 FeRAMセル部 306以外の部分につ、ては、ノリア膜以外の構造を省略して示して、る。

[0357] 図示するように、例えばシリコンよりなる半導体基板 210上には、素子領域を画定する素子分離領域 212が形成されている。素子分離領域 212が形成された半導体基板 210内には、ウエノレ 214a、 214b力 ^形成されている。

[0358] ゥエル 214a、 214bが形成された半導体基板 210上には、ゲート絶縁膜 216を介してゲート電極 (ゲート配線） 218が形成されている。ゲート電極 218は、例えば、ポリシリコン膜上に、トランジスタのゲート長等に応じてコバルトシリサイド膜、ニッケルシリサイド膜、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極 218上には、シリコン酸ィ匕膜 219が形成されている。ゲート電極 218及びシリコン酸ィ匕膜 219の側壁部分には、サイドウォール絶縁膜 220が形成されている。

[0359] サイドウォール絶縁膜 220が形成されたゲート電極 218の両側には、ソース/ドレイン拡散層 222が形成されている。こうして、ゲート電極 218とソース Zドレイン拡散層 2 22とを有するトランジスタ 224が構成されている。トランジスタ 224のゲート長は、例えば 0. 18 mに設定されている。

[0360] トランジスタ 224が形成された半導体基板 210上には、 SiON膜 225と、シリコン酸化膜 226とを順次積層してなる層間絶縁膜 227が形成されている。層間絶縁膜 227 の表面は平坦ィ匕されて、る。

[0361] 層間絶縁膜 227上には、例えば酸ィ匕アルミニウム膜よりなるバリア膜 228が形成されている。

[0362] ノリア膜 228及び層間絶縁膜 227には、ソース/ドレイン拡散層 222に達するコンタク卜ホーノレ 230a、 230b力形成されて!ヽる。

[0363] コンタクトホール 230a、 230bには、 Ti膜と TiN膜とを順次積層してなるバリアメタル膜 (図示せず)が形成されて！ヽる。

[0364] ノリアメタル膜が形成されたコンタクトホール 230a、 230b内には、タングステンよりなる導体プラグ 232a、 232bが埋め込まれて!/、る。

[0365] ノリア膜 228上には、導体プラグ 232aに電気的に接続された Ir膜 234が形成されている。

[0366] Ir膜 234上には、強誘電体キャパシタ 242の下部電極 236が形成されている。

[0367] 下部電極 236上には、強誘電体キャパシタ 242の強誘電体膜 238が形成されている。強誘電体膜 238としては、例えば PZT膜が用いられている。

[0368] 強誘電体膜 238上には、強誘電体キャパシタ 242の上部電極 240が形成されている。

[0369] 積層されている上部電極 240、強誘電体膜 238、下部電極 236、及び Ir膜 234は、エッチングにより一括してパターユングされ、互いにほぼ同じ平面形状を有している。

[0370] こうして、下部電極 236と強誘電体膜 238と上部電極 240とからなる強誘電体キヤパシタ 242が構成されている。強誘電体キャパシタ 242の下部電極 236は、 Ir膜 234 を介して導体プラグ 232aに電気的に接続されている。

[0371] 層間絶縁膜 227の Ir膜 234が形成されていない領域上には、 Ir膜 234と同程度の膜厚或いは Ir膜 234よりも薄い膜厚の SiON膜 244が形成されている。なお、 SiON 膜 244に代えて、シリコン酸ィ匕膜を形成してもよい。

[0372] 強誘電体キャパシタ 242上及び SiON膜 244上には、水素及び水分の拡散を防止する機能を有するバリア膜 246が形成されている。バリア膜 246としては、例えば酸化アルミニウム膜が用いられて、る。

[0373] ノリア膜 246上にはシリコン酸ィ匕膜 248が形成され、シリコン酸ィ匕膜 248により強誘電体キャパシタ 242が埋め込まれて!/、る。シリコン酸化膜 248の表面は平坦ィ匕されている。

[0374] 平坦化されたシリコン酸ィ匕膜 248上には、水素及び水分の拡散を防止する機能を有する平坦なノリア膜 250が形成されている。ノリア膜 250としては、例えば酸化ァルミ-ゥム膜が用いられている。バリア膜 250は、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 250は、スクライブ部 304、 FeRA Mセル部 306、 FeRAMの周辺回路部（図示せず）、ロジック回路部 310、ロジック回路の周辺回路部（図示せず）、パッド部 314、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 3 20にわたつて形成されている。

[0375] ノリア膜 250上には、シリコン酸ィ匕膜 252が形成されている。

[0376] こうして、 SiON膜 244、ノリア膜 246、シリコン酸化膜 248、ノリア膜 250、及びシリコン酸ィ匕膜 252により層間絶縁膜 253が構成されている。

[0377] シリコン酸ィ匕膜 252、ノリア膜 250、シリコン酸ィ匕膜 248及びバリア膜 246には、強誘電体キャパシタ 242の上部電極 240に達するコンタクトホール 254aが形成されている。また、シリコン酸ィ匕膜 252、ノリア膜 250、シリコン酸ィ匕膜 248、ノリア膜 246、及び SiON膜 244には、導体プラグ 232bに達するコンタクトホール 254bが形成されている。

[0378] コンタクトホール 254a、 254b内には、 Ti膜と TiN膜とを順次積層してなるバリアメタル膜 (図示せず)が形成されている。なお、ノリアメタル膜として、 Ti膜を形成せずに

、 TiN膜よりなるバリアメタル膜を形成してもよい。

[0379] ノリアメタル膜が形成されたコンタクトホール 254a、 254b内には、タングステンよりなる導体プラグ 256a、 256bがそれぞれ埋め込まれて!/、る。

[0380] シリコン酸ィ匕膜 252上には、導体プラグ 256aに電気的に接続された配線 258aと、導体プラグ 256bに電気的に接続された配線 258bとが形成されている。

[0381] 配線 258a、 258bが形成されたシリコン酸ィ匕膜 252上にはシリコン酸ィ匕膜 260が形成され、シリコン酸ィ匕膜 260により配線 258a、 258bが埋め込まれている。シリコン酸化膜 260の表面は平坦ィ匕されて、る。

[0382] 平坦化されたシリコン酸ィ匕膜 260上には、水素及び水分の拡散を防止する機能を有する平坦なノリア膜 262が形成されている。ノリア膜 262としては、例えば酸化ァルミ-ゥム膜が用いられている。ノリア膜 262は、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 262は、スクライブ部 304、 FeRA Mセル部 306、 FeRAMの周辺回路部（図示せず）、ロジック回路部 310、ロジック回路の周辺回路部（図示せず）、パッド部 314、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 3 20にわたつて形成されている。

[0383] ノリア膜 262上には、シリコン酸ィ匕膜 264が形成されている。

[0384] こうして、シリコン酸ィ匕膜 260、ノリア膜 262、及びシリコン酸ィ匕膜 264により層間絶縁膜 265が構成されている。

[0385] シリコン酸ィ匕膜 264、ノリア膜 262、及びシリコン酸ィ匕膜 260には、配線 258bに達するコンタクトホール 268が形成されて!、る。

[0386] コンタクトホール 268内には、 Ti膜と TiN膜とを順次積層してなるノリアメタル膜（図示せず）が形成されている。

[0387] ノリアメタル膜が形成されたコンタクトホール 268内には、タングステンよりなる導体プラグ 270が埋め込まれて!/、る。

[0388] シリコン酸ィ匕膜 264上には、導体プラグ 268に電気的に接続された配線 272が形成されている。

[0389] 配線 272が形成されたシリコン酸ィ匕膜 264上にはシリコン酸ィ匕膜 274が形成され、シリコン酸ィ匕膜 274により配線 272が埋め込まれて、る。シリコン酸ィ匕膜 274の表面は平坦ィ匕されている。

[0390] 平坦化されたシリコン酸ィ匕膜 274上には、水素及び水分の拡散を防止する機能を有する平坦なノリア膜 276が形成されている。ノリア膜 276としては、例えば酸化ァルミ-ゥム膜が用いられている。ノリア膜 276は、 FeRAMチップ領域 302及びスクライブ部 304にわたつて形成されているとともに、隣接する FeRAMチップ領域 302にまでわたって形成されている。すなわち、ノリア膜 276は、スクライブ部 304、 FeRA Mセル部 306、 FeRAMの周辺回路部（図示せず）、ロジック回路部 310、ロジック回路の周辺回路部（図示せず）、パッド部 314、これらの境界部であるスクライブ部'パッド部間境界部 316、パッド部 ·回路部間境界部 318、及び回路部 ·回路部間境界部 3 20にわたつて形成されている。

[0391] ノリア膜 276上には、シリコン酸ィ匕膜 278が形成されている。

[0392] なお、シリコン酸ィ匕膜 278から上部は図示しないが、回路設計に応じて、シリコン酸化膜等により構成される層間絶縁膜に埋め込まれた配線が適宜形成されている。

[0393] 上述のように、スタック型セルを有する FeRAM構造の半導体装置にお!、ても、上記実施形態と同様に、水素及び水分の拡散を防止する平坦なバリア膜 250、 262、 276を形成することにより、水素及び水分による強誘電体キャパシタ 242の電気的特性の劣化を確実に防止することができ、 PTHS特性を大幅に向上することができる。なお、この場合においても、水素及び水分の拡散を防止する平坦なノリア膜は、少なくとも 2層形成されていればよぐノリア膜 250、 262、 276の 3層すべてが形成されていなくてもよい。また、必要に応じて、更に多くの平坦なノリア膜を形成してもよい。

[0394] 上記実施形態では、 A1を主体とする配線を形成する場合を例に説明したが、配線は、 A1を主体とする配線に限定されるものではなぐ例えばダマシン法等により Cuを主体とする配線を形成してもよヽ。

[0395] Cuを主体とする配線を用いた場合について図 54及び図 55を用いて説明する。図 54は図 53に示す半導体装置にお、て Cu配線を用 V、た場合の構造を示す断面図、図 55は Cu配線を用いた場合におけるボンディングパッドの構造を示す断面図である。なお、図 54は、図 53と同様に、スタック型セルを有する FeRAM構造の半導体装置の構造を示している。図 53に示す半導体装置と同様の構成要素については同様の符号を付し説明を省略し或いは簡略にする。

[0396] 図 54に示すように、タングステンよりなる導体プラグ 256a、 256bが埋め込まれた層間絶縁膜 253上には、シリコン酸ィ匕膜 260aが形成されている。

[0397] シリコン酸ィ匕膜 260aには、配線溝 280a、 280bが形成されている。

[0398] 配線溝 280aには、導体プラグ 256aに電気的に接続された Cu配線 282aが埋め込まれている。配線溝 280bには、導体プラグ 256bに電気的に接続された Cu配線 282 bが埋め込まれている。

[0399] Cu配線 282a、 282bが埋め込まれたシリコン酸化膜 260a上には、シリコン酸化膜

260bが形成されて!、る。シリコン酸化膜 260bの表面は平坦ィ匕されて!、る。

[0400] 平坦化されたシリコン酸ィ匕膜 260上には、水素及び水分の拡散を防止する機能を有する平坦なノリア膜 262が形成されてヽる。

[0401] ノリア膜 262上には、シリコン酸ィ匕膜 264が形成されている。

[0402] こうして、シリコン酸ィ匕膜 260、ノリア膜 262、及びシリコン酸ィ匕膜 264により層間絶縁膜 265が構成されている。

[0403] シリコン酸ィ匕膜 264、ノリア膜 262、及びシリコン酸ィ匕膜 260bには、 Cu配線 282b に達するコンタクトホール 268が形成されて!、る。

[0404] コンタクトホール 268内には、例えば膜厚 15nmの Ta膜と、例えば膜厚 130nmの C u膜とを順次積層してなる膜が形成されている。こうして、 Ta膜よりなるバリアメタル膜

(図示せず）が形成されたコンタクトホール 268内には、 Cuよりなる導体プラグ 270が埋め込まれている。

[0405] 上述のように Cu配線を用いた場合にぉ、て、ボンディングパッドは、 AlCu合金膜等の A1を主体とする金属膜により構成される。

[0406] 図 55に示すように、シリコン酸ィ匕膜よりなる層間絶縁膜 284には、配線溝 285が形成されている。

[0407] 配線溝 285には、 Cu配線 286が埋め込まれている。

[0408] Cu配線 286が埋め込まれた層間絶縁膜 284上には、シリコン酸ィ匕膜よりなる層間絶縁膜 288が形成されている。層間絶縁膜 288を構成するシリコン酸ィ匕膜は、例えばプラズマ TEOSCVD法により形成されたものである。

[0409] 層間絶縁膜 288には、 Cu配線 286に達するコンタクトホール 289が形成されている

[0410] コンタクトホール 268内には、タングステンよりなる導体プラグ 290が埋め込まれている。

[0411] 導体プラグ 290が埋め込まれた層間絶縁膜 288上には、導体プラグ 290に電気的に接続されたボンディングパッド 292が形成されて!、る。ボンディングパッド 292は、

AlCu合金膜により構成されて、る。

[0412] なお、 Cu配線 286とボンディングパッド 292との間に、水素及び水分の拡散を防止するバリア膜を形成してもよ、。

[0413] 層間絶縁膜 288上及びボンディングパッド 292上には、シリコン酸ィ匕膜 294が形成されている。シリコン酸化膜 294は、例えばプラズマ TEOSCVD法により形成されたものである。

[0414] シリコン酸ィ匕膜 294上には、シリコン窒化膜 296が形成されている。

[0415] シリコン窒化膜 296上には、ポリイミド榭脂膜 298が形成されている。

[0416] ポリイミド榭脂膜 298、シリコン窒化膜 296、及びシリコン酸ィ匕膜 294には、ボンディングパッド 292に達する開口部 299が形成されている。すなわち、シリコン窒化膜 29 6及びシリコン酸ィ匕膜 294には、ボンディングパッド 292に達する開口部 299aが形成されている。ポリイミド榭脂膜 298には、シリコン窒化膜 296及びシリコン酸ィ匕膜 294 に形成された開口部 299aを含む領域に、開口部 299bが形成されている。

[0417] ボンディングパッド 292には、開口部 299を介して、外部回路（図示せず）が電気的に接続される。

[0418] このように、 A1を主体とする配線に代えて Cuを主体とする配線を用いてもょ、。

[0419] 図 53に示すようにスタック型セルを有する FeRAM構造の半導体装置にお、て Cu 配線を用いた場合においては、例えば、強誘電体キャパシタと、強誘電体キャパシタ上の第 1層目の Cu配線との間にまず 1層目の平坦なノリア膜を形成し、ボンディングノッドと、ボンディングパッド下の最上層の Cu配線との間に 2層目の平坦なノリア膜を形成すればよい。このような 2層の平坦なノリア膜に加えて、他の Cu配線の間に平坦なノリア膜を更に形成することにより、耐湿性を更に向上することができる。

産業上の利用可能性

[0420] 本発明による半導体装置及びその製造方法は、強誘電体キャパシタを有する半導体装置の信頼性を向上するのに有用である。

Claims

請求の範囲

[1] 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、

前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、

前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜と

を有することを特徴とする半導体装置。

[2] 請求の範囲第 1項記載の半導体装置において、

前記半導体基板に設けられたチップ領域と、

前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部と、前記チップ領域内に設けられ、前記強誘電体キャパシタを有するメモリセルが形成されたメモリセル部と、

前記チップ領域内に設けられ、ロジック回路が形成されたロジック回路部と、前記チップ領域内に設けられ、ボンディングパッドが形成されたパッド部とを更に有し、

前記第 1のバリア膜及び前記第 2のバリア膜の少なくともいずれかは、前記メモリセル部、前記ロジック回路部、及び前記パッド部にわたって形成されている

ことを特徴とする半導体装置。

[3] 請求の範囲第 2項記載の半導体装置にお、て、

前記前記第 1のバリア膜及び前記第 2のバリア膜の少なくともいずれかは、前記メモリセル部、前記ロジック回路部、前記パッド部、及びスクライブ部にわたって形成されている

ことを特徴とする半導体装置。

[4] 請求の範囲第 1項乃至第 3項のいずれ力 1項に記載の半導体装置において、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第 1の配線と、

前記第 1の配線上に形成された第 2の配線と、

前記第 2の配線上に形成され、外部回路が電気的に接続される第 3の配線とを更に有する

ことを特徴とする半導体装置。

[5] 請求の範囲第 4項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 2の配線と前記第 3の配線との間に形成されている

ことを特徴とする半導体装置。

[6] 請求の範囲第 4項記載の半導体装置において、

前記第 1の絶縁膜及び前記第 1のバリア膜は、前記第 1の配線と前記第 2の配線との間に形成されている

ことを特徴とする半導体装置。

[7] 請求の範囲第 6項記載の半導体装置において、

ことを特徴とする半導体装置。

[8] 請求の範囲第 7項記載の半導体装置において、

前記第 3の配線上に形成され、表面が平坦化された第 3の絶縁膜と、

前記第 3の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 3のバリア膜とを更に有し、

前記第 3の絶縁膜及び前記第 3のバリア膜には、前記第 3の配線に達する開口部が形成されている

ことを特徴とする半導体装置。

[9] 請求の範囲第 6項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 3の配線上に形成されており前記第 2の絶縁膜及び前記第 2のバリア膜には、前記第 3の配線に達する開口部が形成されている

ことを特徴とする半導体装置。

[10] 請求の範囲第 4項記載の半導体装置において、

前記第 1の絶縁膜及び前記第 1のバリア膜は、前記第 2の配線と前記第 3の配線との間に形成されており、

ことを特徴とする半導体装置。

[11] 請求の範囲第 4項記載の半導体装置において、

前記第 1の絶縁膜及び前記第 1のバリア膜は、前記強誘電体キャパシタと前記第 1 の配線との間に形成されている

ことを特徴とする半導体装置。

[12] 請求の範囲第 11項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 1の配線と前記第 2の配線との間に形成されている

ことを特徴とする半導体装置。

[13] 請求の範囲第 12項記載の半導体装置において、

前記第 2の配線と前記第 3の配線との間に形成され、表面が平坦化された第 3の絶縁膜と、

前記第 3の配線下、前記第 3の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 3のバリア膜とを更に有する

ことを特徴とする半導体装置。

[14] 請求の範囲第 13項記載の半導体装置において、

前記第 3の配線上に形成され、表面が平坦化された第 4の絶縁膜と、

前記第 4の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 4のバリア膜とを更に有し、

前記第 4の絶縁膜及び前記第 4のバリア膜には、前記第 3の配線に達する開口部が形成されている

ことを特徴とする半導体装置。

[15] 請求の範囲第 11項記載の半導体装置において、

ことを特徴とする半導体装置。

[16] 請求の範囲第 11項記載の半導体装置において、

ことを特徴とする半導体装置。

[17] 請求の範囲第 1項乃至第 16項のいずれ力 1項に記載の半導体装置において、前記第 1のバリア膜及び前記第 2のバリア膜の少なくともいずれかは、前記半導体基板の全面にわたって形成されている

ことを特徴とする半導体装置。

[18] 請求の範囲第 4項乃至第 16項のいずれ力 1項に記載の半導体装置において、前記第 1の配線を覆うように形成され、水素又は水分の拡散を防止する第 5のバリァ膜を更に有する

ことを特徴とする半導体装置。

[19] 請求の範囲第 1項乃至第 18項のいずれ力 1項に記載の半導体装置において、前記強誘電体キャパシタを覆うように形成され、水素又は水分の拡散を防止する第 6のノリア膜を更に有する

ことを特徴とする半導体装置。

[20] 請求の範囲第 1項乃至第 19項のいずれ力 1項に記載の半導体装置において、前記第 1のバリア膜又は前記第 2のバリア膜は、金属酸化物よりなることを特徴とする半導体装置。

[21] 請求の範囲第 20項記載の半導体装置において、

前記金属酸化物は、酸ィ匕アルミニウム、酸化チタン、又は酸ィ匕タンタルであることを特徴とする半導体装置。

[22] 請求の範囲第 1項乃至第 19項のいずれ力 1項に記載の半導体装置において、前記第 1のノリア膜又は前記第 2のノリア膜は、シリコン窒化膜又はシリコン窒化酸化膜である

ことを特徴とする半導体装置。

[23] 請求の範囲第 1項乃至第 19項のいずれ力 1項に記載の半導体装置において、前記第 1のバリア膜は、酸ィ匕アルミニウム膜であり、

前記第 2のバリア膜は、シリコン窒化膜である

ことを特徴とする半導体装置。

[24] 請求の範囲第 1項乃至第 19項のいずれ力 1項に記載の半導体装置において、前記第 1のバリア膜は、酸ィ匕アルミニウム膜であり、

前記第 2のバリア膜は、吸湿性を有する有機膜である

ことを特徴とする半導体装置。

[25] 請求の範囲第 1項乃至第 24項のいずれ力 1項に記載の半導体装置において、前記第 1のノリア膜の膜厚及び前記第 2のノリア膜の膜厚は、 50nm以上 lOOnm 未満である

ことを特徴とする半導体装置。

[26] 請求の範囲第 25項記載の半導体装置において、

前記第 1のノリア膜の膜厚及び前記第 2のノリア膜の膜厚は、 50nm以上 80nm以下である

ことを特徴とする半導体装置。

[27] 請求の範囲第 1項乃至第 26項のいずれ力 1項に記載の半導体装置において、前記第 1のバリア膜の直上及び前記第 2のバリア膜の直上の少なくともいずれかに形成され、エッチングのストツバとなる絶縁膜を更に有する

ことを特徴とする半導体装置。

[28] 請求の範囲第 1項乃至第 27項のいずれ力 1項に記載の半導体装置において、前記強誘電体膜は、 PbZr Ti O膜、 Pb La Zr Ti O膜、 SrBi (Ta Nb l -X X 3 1 -X X 1 -Y Y 3 2 X 1

) O膜、又は Bi Ti O 膜である

-X 2 9 4 2 12

ことを特徴とする半導体装置。

[29] 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜とを有するメモリセル部と、

ボンディッグパッドが形成されたパッド部とを有し、

前記第 1のバリア膜及び前記第 2のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている

ことを特徴とする半導体装置。

[30] 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第 1の絶縁膜と、前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバリア膜と、前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバリア膜とを有するチップ領域と、

前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、前記第 1のノリア膜及び前記第 2のノリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたつて形成されて、る

ことを特徴とする半導体装置。

[31] 半導体基板上に、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを形成する工程と、

前記半導体基板上及び前記強誘電体キャパシタ上に、第 1の絶縁膜を形成するェ程と、

前記第 1の絶縁膜の表面を平坦化する工程と、

前記第 1の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 1のバリア膜を形成する工程と、

前記第 1のバリア膜上に、第 2の絶縁膜を形成する工程と、

前記第 2の絶縁膜の表面を平坦化する工程と、

前記第 2の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 2のバリア膜を形成する工程と

を有することを特徴とする半導体装置の製造方法。

[32] 請求の範囲第 31項記載の半導体装置の製造方法において、

前記第 1の絶縁膜の表面を平坦化する工程の後、前記第 1のバリア膜を形成する工程の前に、第 1の熱処理を行う工程を更に有する

ことを特徴とする半導体装置の製造方法。

[33] 請求の範囲第 32項記載の半導体装置の製造方法において、

前記第 1の熱処理を行う工程では、少なくとも窒素ガスを用いて発生させたプラズマ雰囲気にて第 1の熱処理を行うことにより、前記第 1の絶縁膜の表面を窒化することを特徴とする半導体装置の製造方法。

[34] 請求の範囲第 31項乃至第 33項のいずれか 1項に記載の半導体装置の製造方法において、

前記第 2の絶縁膜の表面を平坦化する工程の後、前記第 2のバリア膜を形成する工程の前に、第 2の熱処理を行う工程を更に有する

ことを特徴とする半導体装置の製造方法。

[35] 請求の範囲第 34項記載の半導体装置の製造方法において、

前記第 2の熱処理を行う工程では、少なくとも窒素ガスを用いて発生させたプラズマ雰囲気にて第 2の熱処理を行うことにより、前記第 2の絶縁膜の表面を窒化することを特徴とする半導体装置の製造方法。

[36] 請求の範囲第 31項乃至第 35項のいずれか 1項に記載の半導体装置の製造方法において、

前記第 1の絶縁膜の表面を平坦化する工程では、 CMP法により前記第 1の絶縁膜の表面を研磨することにより、前記第 1の絶縁膜の表面を平坦化する

ことを特徴とする半導体装置の製造方法。

[37] 請求の範囲第 36項記載の半導体装置の製造方法において、

前記第 1の絶縁膜の表面を平坦化する工程の後、前記第 1のバリア膜を形成する工程の前に、平坦化された前記第 1の絶縁膜の直上に、平坦な第 3の絶縁膜を形成する工程を更に有し、

前記第 1のバリア膜を形成する工程では、前記第 3の絶縁膜上に前記第 1のバリア膜を形成する

ことを特徴とする半導体装置の製造方法。

[38] 請求の範囲第 31項乃至第 37項のいずれか 1項に記載の半導体装置の製造方法において、

前記第 2の絶縁膜の表面を平坦化する工程では、 CMP法により前記第 2の絶縁膜の表面を研磨することにより、前記第 2の絶縁膜の表面を平坦化する

ことを特徴とする半導体装置の製造方法。

[39] 請求の範囲第 38項記載の半導体装置の製造方法において、

前記第 2の絶縁膜の表面を平坦化する工程の後、前記第 2のバリア膜を形成する工程の前に、平坦化された前記第 2の絶縁膜の直上に、平坦な第 4の絶縁膜を形成する工程を更に有し、

前記第 2のバリア膜を形成する工程では、前記第 4の絶縁膜上に前記第 2のバリア膜を形成する

ことを特徴とする半導体装置の製造方法。

[40] 請求の範囲第 31項乃至第 39項のいずれか 1項に記載の半導体装置の製造方法において、

前記第 1のノリア膜を形成する工程の後、前記第 1のノリア膜上に、エッチングのストツパ膜となる第 5の絶縁膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。

請求の範囲第 31項乃至第 40項のいずれか 1項に記載の半導体装置の製造方法において、

前記第 2のノリア膜を形成する工程の後、前記第 2のノリア膜上に、エッチングのストツパ膜となる第 6の絶縁膜を形成する工程を更に有する

ことを特徴とする半導体装置の製造方法。