CN1993828A - 半导体装置及其制造方法 - Google Patents
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Abstract
具有：铁电电容器42，其形成在半导体基板10上，且具有下部电极36、形成在下部电极36上的铁电膜38、形成在铁电膜38上的上部电极40；氧化硅膜60，其形成在半导体基板10上及上述铁电电容器42上，且表面被平坦化；平坦的阻挡膜62，其中间夹着氧化硅膜61而形成在氧化硅膜60上，来防止氢或水分的扩散；氧化硅膜74，其形成在阻挡膜62上，且表面被平坦化；平坦的阻挡膜78，其中间夹着氧化硅膜76而形成在氧化硅膜74上，来防止氢或水分的扩散。
Description
技术领域
本发明涉及一种半导体装置及其制造方法，尤其是涉及一种具有铁电电容器的半导体装置及其制造方法。
背景技术
近年来，作为电容器的电介质膜而使用铁电膜(ferroelectric film)倍受注目。使用了这种铁电电容器的铁电存储器(FeRAM：Ferroelectric RandomAccess Memory：铁电随机存储器)是一种具有能够进行高速动作、消耗功率低、写入/读取耐久性出众等特征的非易失性存储器，而预测今后会有进一步的发展。
但是，铁电电容器具有其特性容易被来自外部的氢气及水分劣化的性质。具体地说，对于依次层积由Pt膜而成的下部电极、由PZT膜而成的铁电膜、由Pt膜而成的上部电极而构成的标准的FeRAM的铁电电容器，众所周知，若在氢气分压为40Pa(0.3Torr)左右的环境中，将基板加热到200℃左右的温度，则几乎丧失PbZr1-XTiXO3膜(PZT膜)的强介电性。另外，众所周知，若在铁电电容器吸附水分的状态、或水分存在于铁电电容器的附近的状态下进行热处理，则铁电电容器的铁电膜的强介电性被显著劣化。
由于铁电电容器具有这种性质，因此，在FeRAM的制造工序中，作为形成了铁电电容器之后的工艺，尽可能选择水分少产生、且低温的工艺。另外，作为对层间绝缘膜进行成膜的工艺，而选择利用例如使用了氢的产生量相对少的原料气体的CVD(Chemical Vapor Deposition：化学气相沉积)法等的成膜工艺。
进而，作为防止铁电膜被氢及水分劣化的技术而提出有：以覆盖铁电电容器的方式形成氧化铝膜的技术；在形成于铁电电容器上的层间绝缘膜上形成氧化铝膜的技术。氧化铝膜具有防止氢及水分的扩散的功能。因此，若根据提出的技术，则能够防止氢及水分到达铁电膜，从而能够防止铁电电容器被氢及水分劣化。这种技术记载于例如专利文献1～7中。
专利文献1：JP特开2003-197878号公报
专利文献2：JP特开2001-68639号公报
专利文献3：JP特开2003-174145号公报
专利文献4：JP特开2002-176149号公报
专利文献5：JP特开2003-100994号公报
专利文献6：JP特开2001-36026号公报
专利文献7：JP特开2001-15703号公报
发明的公开
如上所述，铁电电容器具有其特性容易被来自外部的氢及水分劣化的性质。因此，在作为加速寿命试验之一的PTHS(Pressure Temperature HumidityStress)试验中，以往的FeRAM很难获得良好的试验结果。
通常，PTHS试验基于JEDEC(Joint Electron Device Engineering Council：美国电子工程设计发展联合协会)规格等，而在例如温度为135℃、湿度为85％的条件下进行。在这种PTHS试验中，若没充分确保FeRAM相对氢的耐性以及耐湿性，则铁电电容器被劣化而发生不良。
到目前为止，虽提出有防止铁电电容器被氢及水分的劣化的技术，但想要提高具有铁电电容器的FeRAM等的半导体装置的PTHS特性、且在PTHS试验中获得充分高于大量生产认定标准的良好的试验结果，则由目前的技术还不够充分。
本发明的目的在于，提供一种对氢气的耐性以及耐湿性出众而能够充分地抑制铁电电容器特性的劣化、且能够提高PTHS特性的半导体装置及其制造方法。
若根据本发明的一个观点，则提供一种半导体装置，其具有：铁电电容器，其形成在半导体基板上，且具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极；第一绝缘膜，其形成在上述半导体基板上及上述铁电电容器上，且表面被平坦化；平坦的第一阻挡膜，其形成在上述第一绝缘膜上，来防止氢或水分的扩散；第二绝缘膜，其形成在上述第一阻挡膜上，且表面被平坦化；平坦的第二阻挡膜，其形成在上述第二绝缘膜上，来防止氢或水分的扩散。
另外，若根据本发明的其他观点，则提供一种半导体装置，其具有：存储单元部，该存储单元部具有：铁电电容器，其形成在半导体基板上，且具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极；第一绝缘膜，其形成在上述半导体基板上及上述铁电电容器上，且表面被平坦化；平坦的第一阻挡膜，其形成在上述第一绝缘膜上，来防止氢或水分的扩散；第二绝缘膜，其形成在上述第一阻挡膜上，且表面被平坦化；平坦的第二阻挡膜，其形成在上述第二绝缘膜上，来防止氢或水分的扩散，垫部，其形成有接合垫，在上述第一阻挡膜及上述第二阻挡膜中的至少一个，形成在上述存储单元部及上述垫部。
另外，若根据本发明的另外的其他观点，则提供一种半导体装置，其具有：芯片区域，该芯片区域具有：铁电电容器，其形成在半导体基板上，且具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极；第一绝缘膜，其形成在上述半导体基板上及上述铁电电容器上，且表面被平坦化；平坦的第一阻挡膜，其形成在上述第一绝缘膜上，来防止氢或水分的扩散；第二绝缘膜，其形成在上述第一阻挡膜上，且表面被平坦化；平坦的第二阻挡膜，其形成在上述第二绝缘膜上，来防止氢或水分的扩散，划片部，其相邻上述芯片区域而设置于上述半导体基板，在上述第一阻挡膜及上述第二阻挡膜中的至少一个，形成在上述芯片区域及上述划片部。
另外，若根据本发明的另外的其他观点，则提供一种半导体装置的制造方法，其具有：在半导体基板上形成具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极的铁电电容器的工序；在上述半导体基板上及上述铁电电容器上形成第一绝缘膜的工序；对上述第一绝缘膜的表面进行平坦化的工序；在上述第一绝缘膜上形成防止氢或水分的扩散的平坦的第一阻挡膜的工序；在上述第一阻挡膜上形成第二绝缘膜的工序；对上述第二绝缘膜的表面进行平坦化的工序；在上述第二绝缘膜上形成防止氢或水分的扩散的平坦的第二阻挡膜的的工序。
此外，在本申请的说明书中所记载的“基板上”、“铁电电容器上”、“绝缘膜上”、“配线层上”等中“上”，除了“正上方”的意思以外，还包括“上方”的意思。
若根据本发明，则在具有形成在半导体基板上、且具有下部电极、形成在上述下部电极上的铁电膜、形成在铁电膜上的上部电极的铁电电容器的半导体装置中，形成有：第一绝缘膜，其形成在半导体基板上及铁电电容器上，且表面被平坦化；平坦的第一阻挡膜，其形成在第一绝缘膜上，且防止氢或水分的扩散；第二绝缘膜，其形成在第一阻挡膜上，且表面被平坦化；平坦的第二阻挡膜，其形成在第二绝缘膜上，且防止氢或水分的扩散，因此，能够可靠地阻挡氢及水分，从而能够可靠地防止氢及水分到达铁电电容器的铁电膜。由此，能够可靠地防止由氢及水分所导致的铁电电容器的电气特性的劣化，从而能够大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
附图的简单说明
图1是表示本发明的第一实施方式的半导体装置的芯片结构的俯视图。
图2是表示本发明的第一实施方式的半导体装置的芯片表层的区域结构的俯视图。
图3是表示本发明的第一实施方式的半导体装置的结构的剖视图(其一)。
图4是表示本发明的第一实施方式的半导体装置的结构的剖视图(其二)。
图5是表示本发明的第一实施方式的半导体装置中形成有阻挡膜的范围的俯视图(其一)。
图6是表示本发明的第一实施方式的半导体装置中形成有阻挡膜的范围的俯视图(其二)。
图7是表示埋置铁电电容器的SOG膜剖面的观察结果的透射型电子显微镜照片。
图8是表示形成在由铁电电容器所产生的段差上的氧化铝膜剖面的观察结果的透射型电子显微镜照片。
图9是对于在涂敷型绝缘膜上形成了阻挡膜时的缺陷进行说明的工序剖视图(其一)。
图10是对于在涂敷型绝缘膜上形成了阻挡膜时的缺陷进行说明的工序剖视图(其二)。
图11是对于在涂敷型绝缘膜上形成了阻挡膜时的其他缺陷进行说明的工序剖视图(其一)。
图12是对于在涂敷型绝缘膜上形成了阻挡膜时的其他缺陷进行说明的工序剖视图(其二)。
图11是对于在涂敷型绝缘膜上形成了阻挡膜时的其他缺陷进行说明的工序剖视图(其三)。
图12是对于在涂敷型绝缘膜上形成了阻挡膜时的其他缺陷进行说明的工序剖视图(其四)。
图15是表示通过热脱附分析(Thermal Desorption Spectroscopy)法的阻挡膜的评价结果的曲线图。
图16是对于在以相对厚的方式形成阻挡膜时的缺陷进行说明的图。
图17是对于本发明的第一实施方式的半导体装置的效果进行说明的图(其一)。
图18是对于本发明的第一实施方式的半导体装置的效果进行说明的图(其二)。
图19是对于本发明的第一实施方式的半导体装置的效果进行说明的图(其二)。
图20是对于本发明的第一实施方式的半导体装置的效果进行说明的图(其三)。
图21是对于本发明的第一实施方式的半导体装置的效果进行说明的图(其四)。
图22是对于埋置在包括阻挡膜的层间绝缘膜中的导体插件上所发生的缺损进行说明的剖视图。
图23是对于埋置在包括阻挡膜的层间绝缘膜中的导体插件上所发生的缺损进行观察的透射型电子显微镜照片。
图24是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其一)。
图25是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其二)。
图26是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其三)。
图27是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其四)。
图28是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其五)。
图29是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其六)。
图30是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其七)。
图31是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其八)。
图32是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其九)。
图33是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十)。
图34是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十一)。
图35是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十二)。
图36是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十三)。
图37是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十四)。
图38是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十五)。
图39是表示本发明的第一实施方式的半导体装置的制造方法的工序剖视图(其十六)。
图40是表示本发明的第二实施方式的半导体装置的结构的剖视图(其一)。
图41是表示本发明的第二实施方式的半导体装置的结构的剖视图(其二)。
图42是表示本发明的第二实施方式的半导体装置中形成有阻挡膜的范围的俯视图。
图43是表示本发明的第二实施方式的半导体装置的制造方法的工序剖视图(其一)。
图44是表示本发明的第二实施方式的半导体装置的制造方法的工序剖视图(其二)。
图45是表示本发明的第二实施方式的半导体装置的制造方法的工序剖视图(其三)。
图46是表示本发明的第二实施方式的半导体装置的制造方法的工序剖视图(其四)。
图47是表示本发明的第三实施方式的半导体装置的结构的剖视图(其一)。
图48是表示本发明的第三实施方式的半导体装置的结构的剖视图(其二)。
图49是表示本发明的第三实施方式的半导体装置中形成有阻挡膜的范围的俯视图。
图50是表示本发明的第三实施方式的半导体装置的制造方法的工序剖视图(其一)。
图51是表示本发明的第三实施方式的半导体装置的制造方法的工序剖视图(其二)。
图52是表示本发明的第三实施方式的半导体装置的制造方法的工序剖视图(其三)。
图53是表示具有适用了本发明的堆叠型(stack-type)单元的FeRAM结构的半导体装置的结构的剖视图(其一)。
图54是表示具有适用了本发明的堆叠型单元的FeRAM结构的半导体装置的结构的剖视图(其二)。
图55是表示在使用了Cu配线时的接合垫(Bonding pad)的结构的剖视图。
附图标记的说明
10：半导体基板
12：元件分离区域
14a、14b：阱
16：栅极绝缘膜
18：栅电极
19：绝缘膜
20：侧壁绝缘膜
22：源极/漏极扩散层
24：晶体管
25：SiON膜
26：氧化硅膜
27：层间绝缘膜
34：氧化硅膜
36：下部电极
36a：氧化铝膜
36b：Pt膜
38：铁电膜
40：上部电极
40a：IrOX膜
40b：IrOY膜
42：铁电电容器
44：阻挡膜
46：阻挡膜
48：氧化硅膜
49：层间绝缘膜
50a、50b：接触孔
52a、52b：接触孔
54a、54b：导体插件
56：第一金属配线层
56a、56b、56c：配线
58：阻挡膜
60：氧化硅膜
61：氧化硅膜
62：阻挡膜
64：氧化硅膜
66：层间绝缘膜
68：接触孔
70：导体插件
72：第二金属配线层
72a、72b：配线
74：氧化硅膜
76：氧化硅膜
78：阻挡膜
80：氧化硅膜
82：层间绝缘膜
84a、84b：接触孔
86a、86b：导体插件
88：第三金属配线层
88a、88b：配线
90：氧化硅膜
92：氮化硅膜
93：层叠膜
94：聚酰亚胺树脂膜
96、96a、96a：开口部
98：光致抗蚀膜
100：光致抗蚀膜
102：光致抗蚀膜
104：SiON膜
106：光致抗蚀膜
108：开口部
110：缺陷部分
112：氧化硅膜
114：阻挡膜
116：阻挡膜
118：氧化硅膜
120a、120b：接触孔
122：SiON膜
210：半导体基板
212：元件分离区域
214a、214b：阱
216：栅极绝缘膜
218：栅电极
219：氧化硅膜
220：侧壁绝缘膜
222：源极/漏极扩散层
224：晶体管
225：SiON膜
226：氧化硅膜
227：层间绝缘膜
228：阻挡膜
230a、230b：接触孔
232a、232b：导体插件
234：Ir膜
236：下部电极
238：铁电膜
240：上部电极
242：铁电电容器
244：SiON膜
246：阻挡膜
248：氧化硅膜
250：阻挡膜
252：氧化硅膜
253：层间绝缘膜
254a、54b：接触孔
256a、256b：导体插件
258a、258b：配线
260、 260a、260b：氧化硅膜
262：阻挡膜
264：氧化硅膜
265：层间绝缘膜
268：接触孔
270：导体插件
272：配线
274：氧化硅膜
276：阻挡膜
278：氧化硅膜
280a、280b：配线槽
282a、282b：Cu配线
284：层间绝缘膜
285：配线槽
286：Cu配线
288：氧化硅膜
289：接触孔
290：导体插件
292：接合垫
294：氧化硅膜
296：氮化硅膜
298：聚酰亚胺树脂膜
299、299a、299b：开口部
300：单次曝光区域(Shot)
302：FeRAM芯片区域
304：划片(scribe)部
306：FeRAM单元部
308：FeRAM的周边电路部
310：逻辑电路部
312：逻辑电路的周边电路部
314：垫(pad)部
316：划片部及垫部间边界部
318：垫部及电路部间边界部
320：电路部及电路部间边界部
322：耐湿环
324：层间绝缘膜
326：配线层
328：阻挡膜
330：层间绝缘膜
332：接触孔
334：导体插件
336：配线层
338：导体插件的缺损部
400：层间绝缘膜
402：下部电极
404：铁电膜
406：上部电极
408：铁电电容器
410：SOG膜
412：配线
414：氧化铝膜
416：层间绝缘膜
418：阻挡膜
420：光致抗蚀膜
422a、422b：接触孔
424：金属膜
426：光致抗蚀膜
428a、428b：配线
430：导体插件
432：层间绝缘膜
434：配线
436：层间绝缘膜
438：阻挡膜
440：阻挡膜
442：Al配线
444：导体插件
446：接触孔
用于实施发明的最佳方式
[第一实施方式]
利用图1至图39，对本发明的第一实施方式的半导体装置及其制造方法进行说明。
(半导体装置)
首先，利用图1至图23，对本实施方式的半导体装置进行说明。
首先，针对本实施方式的半导体装置的芯片结构，利用图1及图2进行说明。图1是表示本实施方式的半导体装置的芯片结构的俯视图，图2是表示本实施方式的半导体装置的芯片表层的区域结构的俯视图。图1(b)是表示1个单次曝光区域中的FeRAM芯片区域的俯视图，图1(a)是放大表示图1(b)中的FeRAM芯片区域的俯视图。图2(a)是表示沿着图1(a)的X-X’线的芯片表层的区域结构的俯视图，图2(b)是表示沿着图1(a)的Y-Y’线的芯片表层的区域结构的俯视图。
如图1所示，在半导体基板10上，对每个单次曝光区域300形成有多个FeRAM芯片区域302。在相邻的FeRAM芯片区域302之间设置有划片部304，该划片部304是一种用于将各FeRAM芯片区域302划分成分别独立的FeRAM芯片的切断区域。
在FeRAM芯片区域302中，分别设置有形成有FeRAM单元的FeRAM单元部306、形成有FeRAM的周边电路的周边电路部308、形成有逻辑电路的逻辑电路部310、以及形成有逻辑电路的周边电路的周边电路部312。另外，在FeRAM芯片区域302的周缘部设置有形成有用于连接芯片电路与外部电路的接合垫(Bonding Pad)的垫部314。此外，根据FeRAM的封装的种类等，可以将垫部314沿着四方形形状的FeRAM芯片区域302周缘部的所有的边形成，也可以只形成在相对向的一组边上。
如图2(a)所示，沿着图1(a)中的X-X’线的芯片表层的区域结构是：从X侧向X’侧依次为划片部304、划片部及垫部间边界部316、垫部314、垫部及电路部间边界部318、FeRAM单元部306、电路部及电路部间边界部320、逻辑电路部310、垫部及电路部间边界部318、垫部314、划片部及垫部间边界部316、划片部304。
如图2(b)所示，沿着图1(a)中的Y-Y’线的芯片表层的区域结构是：从Y侧向Y’侧依次为划片部304、划片部及垫部间边界部316、垫部314、垫部及电路部间边界部318、FeRAM单元部306、电路部及电路部间边界部320、FeRAM的周边电路部308、电路部及电路部间边界部320、逻辑电路的周边电路部312、垫部及电路部间边界部318、垫部314、划片部及垫部间边界部316、划片部304。
接着，针对本实施方式的半导体装置的结构，利用图3至图6进行说明。图3及图4是表示本实施方式的半导体装置的结构的剖视图，图5及图6是表示本实施方式的半导体装置中形成有阻挡膜的范围的俯视图。此外，在图4中，直接表示了FeRAM芯片区域302及划片部304的整个剖面结构，但在图3中，为了便于说明，集中表示了对构成FeRAM芯片区域302的FeRAM芯片部306、周边电路部308、垫部314进行简略化了的剖面结构。
如图3所示，在由例如硅构成的半导体基板10上形成有划分元件区域的元件分离区域12。在形成有元件分离区域12的半导体基板10内，形成有阱14a、14b。
在形成有阱14a、14b的半导体基板10上，夹着栅极绝缘膜16而形成有栅电极(栅极配线)18。栅电极18具有例如在多晶硅膜上层积有硅化钨(tungsten silicide)膜等金属硅化物膜的多晶金属硅化物(Polycide)结构。在栅电极18上形成有由氧化硅膜而成的绝缘膜19。在栅电极18及绝缘膜19的侧壁部分形成有侧壁绝缘膜20。
在形成有侧壁绝缘膜20的栅电极18的两侧，形成有源极/漏极扩散层22。如此构成具有栅电极18和源极/漏极扩散层22的晶体管24。晶体管24的栅极长例如被设定为0.35μm，或例如被设定为0.11～0.18μm。
在形成有晶体管24的半导体基板10上，依次层积有例如膜厚为200nm的SiON膜25与例如膜厚为600nm的氧化硅膜26。如此形成有依次层积SiON膜25与氧化硅膜26而成的层间绝缘膜27。层间绝缘膜27的表面已被平坦化。
在层间绝缘膜27上形成有例如膜厚为100nm的氧化硅膜34。由于被平坦化的层间绝缘膜27上形成有氧化硅膜34，因此氧化硅膜34变为平坦。
在氧化硅膜34上形成有铁电电容器42的下部电极36。下部电极36由依次层积例如膜厚为20～50nm氧化铝膜36a与膜厚为100～200nm的Pt膜36b而成的层叠膜构成。在此，Pt膜36b的膜厚被设定为165nm。
在下部电极36上形成有铁电电容器42的铁电膜38。作为铁电膜38而采用例如膜厚为100～250nm的PbZr1-XTiXO3膜(PZT膜)。在此，铁电膜38采用膜厚为150nm的PZT膜。
在铁电膜38上形成有铁电电容器42的上部电极40。上部电极40由依次层积例如膜厚为25～75nm的IrOX膜40a和膜厚为150～250nm的IrOY膜40b而成的层叠膜构成。此处，IrOX膜40a的膜厚被设定为50nm，IrOY膜40b的膜厚被设定为200nm。此外，IrOY膜40b的氧的组成比Y被设定为比IrOX膜40a的组成比X更高。
如此构成了由下部电极36、铁电膜38、上部电极40而成的铁电电容器42。
在铁电膜38上以及上部电极40上，以覆盖铁电膜38及上部电极40的上表面以及侧面的方式形成有阻挡膜44。作为阻挡膜44，例如可采用20～100nm的氧化铝(Al2O3)膜。
阻挡膜44是具有防止氢及水分的扩散的功能的膜。若氢及水分到达铁电电容器42的铁电膜38，则构成铁电膜38的金属氧化物将被氢及水分还原，而导致铁电膜电容器42的电气特性被劣化。通过以覆盖铁电膜38及上部电极40的上表面及侧面的方式形成阻挡膜44，而能够抑制氢及水分到达铁电膜38，从而能够抑制铁电电容器42的电气特性的劣化。
在由阻挡膜44所覆盖的铁电电容器42上及氧化硅膜34上，形成有阻挡膜46。作为阻挡膜46而采用例如膜厚为20～100nm的氧化铝膜。
阻挡膜46是一种与阻挡膜44同样地具有防止氢及水分的扩散的功能的膜。
在阻挡膜46上形成有例如膜厚为1500nm的氧化硅膜48。氧化硅膜48的表面被平坦化。氧化硅膜48是例如由CVD法、MOCVD法等气相成长法所形成的膜。
由氧化硅膜34、阻挡膜46、及氧化硅膜48构成有层间绝缘膜49。
在氧化硅膜48、阻挡膜46、氧化硅膜34、及层间绝缘膜27，分别形成有延伸到源极/漏极扩散层22的接触孔50a、50b。另外，在氧化硅膜48、阻挡膜46、及阻挡膜44，形成有延伸到上部电极40的接触孔52a。另外，在氧化硅膜48、阻挡膜46、及阻挡膜44，形成有延伸到下部电极36的接触孔52b。
在接触孔50a、50b内，形成有依次层积例如膜厚为20nm的Ti膜与、例如膜厚为50nm的TiN膜而成的阻挡金属膜(未图示)。在阻挡金属膜中，Ti膜是为了降低接触电阻而被形成，TiN膜是为了防止导体插件材料的钨的扩散而被形成。形成在后述的各接触孔的阻挡金属膜，也为了同样的目的而被形成。
在形成有阻挡金属膜的接触孔50a、50b内，分别埋置有由钨构成的导体插件54a、54b。
在氧化硅膜48上及接触孔52a内，形成有与导体插件54a及上部电极40电连接的配线56a。另外，在氧化硅膜48上及接触孔52b内，形成有与下部电极36电连接的配线56b。另外，在氧化硅膜48上，形成有与导体插件54b电连接的配线56c。配线56a、56b、56c(第一金属配线层56)例如由依次层积膜厚为150nm的TiN膜、膜厚为550nm的AlCu合金膜、膜厚为5nm的Ti膜、以及膜厚为150nm的TiN膜而成的层叠膜构成。
如此，晶体管24的源极/漏极扩散层22与铁电电容器42的上部电极40，通过导体插件54a及配线56a而相电连接，从而构成具有一个晶体管24及一个铁电电容器42的FeRAM的1T1C型存储单元。实际上，多个存储单元被排列在FeRAM芯片的存储单元区域中。
在形成有配线56a、56b、56c的氧化硅膜48上，以覆盖配线56a、56b、56c的上表面及侧面的方式形成有阻挡膜58。作为阻挡膜58而采用例如20nm的氧化铝膜。
阻挡膜58是一种与阻挡膜44、46同样地具有防止氢及水分的扩散的功能的膜。另外，阻挡膜58也用来抑制由等离子所造成的损伤。
在阻挡膜58上形成有例如膜厚为2600nm的氧化硅膜60。
氧化硅膜60的表面被平坦化。被平坦化了的氧化硅膜60以例如1000nm的膜厚残留在配线56a、56b、56c上。
在氧化硅膜60上形成有例如膜厚为100nm的氧化硅膜61。由于氧化硅膜61形成在被平坦化了的氧化硅膜60上，因此氧化硅膜61变为平坦。
在氧化硅膜61上形成有阻挡膜62。作为阻挡膜62而采用例如膜厚为20～70nm的氧化铝膜。在此，作为阻挡膜62而采用膜厚为50nm的氧化铝膜。由于阻挡膜62形成在平坦的氧化硅膜61上，因此阻挡膜62变为平坦。
阻挡膜62是一种与阻挡膜44、46、58同样地具有防止氢及水分的扩散的功能的膜。进而，由于阻挡膜62形成在平坦的氧化硅膜61上而变为平坦，从而与阻挡膜44、46、58相比，以极其良好的覆盖性而被形成。因此，通过这种平坦的阻挡膜62，能够更加可靠地防止氢及水分的扩散。此外，实际上，阻挡膜62不仅形成在配列了具有铁电电容器42的多个存储单元的FeRAM单元部306，也形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。对于这一点，以后再叙述。
在阻挡膜62上形成有例如膜厚为50～100nm的氧化硅膜64。在此，氧化硅膜64的膜厚设定为100nm。氧化硅膜64作为形成后述的配线72a、72b时的蚀刻阻止(stopper)膜而发挥功能。阻挡膜62受到该氧化硅膜64的保护，而能够防止由形成配线72a、72b时的蚀刻而导致阻挡膜62的膜厚减少、或阻挡膜62被除去。由此，能够防止阻挡膜62的氢及水分的扩散功能劣化。
如此，由阻挡膜58、氧化硅膜60、氧化硅膜61、阻挡膜62、以及氧化硅膜64构成层间绝缘膜66。
在层间绝缘膜66形成有延伸到配线56c的接触孔68。
在接触孔68内，形成有依次层积例如膜厚为20nm的Ti膜与、例如膜厚为50nm的TiN膜而成的阻挡金属膜(未图示)。此外，不形成Ti膜而形成由TiN膜而成的阻挡金属膜也可。
在形成有阻挡金属膜的接触孔68内，埋置有由钨构成的导体插件70。
在层间绝缘膜66上形成有配线72a。另外，层间绝缘膜66上形成有与导体插件70电连接的配线72b。配线72a、72b(第二金属配线层72)由依次层积例如膜厚为50nm的TiN膜、膜厚为500nm的AlCu合金膜、膜厚为5nm的Ti膜、以及膜厚为150nm的TiN膜而成的层叠膜构成。也可以不形成AlCu合金膜下的TiN膜。
在层间绝缘膜66上以及配线72a、72b上，形成有例如膜厚为2200nm的氧化硅膜74。氧化硅膜74的表面被平坦化。
在氧化硅膜74上形成有例如膜厚为100nm的氧化硅膜76。由于在被平坦化的氧化硅膜74上形成有氧化硅膜76，因此氧化硅膜76变为平坦。
在氧化硅膜76上形成有阻挡膜78。作为阻挡膜78而采用例如膜厚为20～100nm的氧化铝膜。在此，作为阻挡膜78而采用膜厚为50nm的氧化铝膜。由于阻挡膜78形成在平坦的氧化硅膜76上，因此阻挡膜78变为平坦。
阻挡膜78是一种与阻挡膜44、46、58、62同样地具有防止氢及水分的扩散的功能的膜。进而，由于阻挡膜78形成在平坦的氧化硅膜61上而变为平坦，从而，与阻挡膜62同样地，与阻挡膜44、46、58相比，以极其良好的覆盖性而被形成。从而，通过这种平坦的阻挡膜62，能够更加可靠地防止氢及水分的扩散。此外，实际上，阻挡膜78与阻挡膜62同样，不仅形成在配列了具有铁电电容器42的多个存储单元的FeRAM单元部306，也形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。对于这一点，以后再叙述。
在阻挡膜78上形成有例如膜厚为50～100nm的氧化硅膜80。在此，氧化硅膜80的膜厚设定为100nm。氧化硅膜80作为形成后述的配线88a、88b时的蚀刻阻止膜而发挥功能。阻挡膜78受到该氧化硅膜80的保护，而能够防止由形成配线88a、88b时的蚀刻而导致阻挡膜78减少、或阻挡膜62被除去。由此，能够防止阻挡膜78的氢及水分的扩散功能劣化。
如此，由氧化硅膜74、氧化硅膜76、阻挡膜78、以及氧化硅膜80构成层间绝缘膜82。
在层间绝缘膜82，分别形成有延伸到配线72a、72b的接触孔84a、84b。
在接触孔84a、84b内，形成有依次层积例如膜厚为20nm的Ti膜与、例如膜厚为50nm的TiN膜而成的阻挡金属膜(未图示)。此外，不形成Ti膜而形成由TiN膜而成的阻挡金属膜也可。
在形成有阻挡金属膜的接触孔84a、84b内，分布埋置有由钨构成的导体插件86a、86b。
在埋置有导体插件86a、86b的层间绝缘膜82上。形成有与导体插件86a电连接的配线88a、以及与导体插件86b电连接的配线(接合垫)88b。配线88a、88b(第三金属配线层88)由依次层积例如膜厚为50nm的TiN膜、膜厚为500nm的AlCu合金膜、以及膜厚为150nm的TiN膜而成的层叠膜构成。此外，也可以不形成AlCu合金膜下的TiN膜。
在层间绝缘膜88上以及配线88a、88b上，形成有例如膜厚为100～300nm的氧化硅膜90。在此，氧化硅膜90的膜厚设定为100nm。
在氧化硅膜90上形成有例如膜厚为350nm的氮化硅膜92。
如此，在层间绝缘膜82上以及配线88a、88b上，形成有依次层积氧化硅膜90与氮化硅膜92而成的层叠膜93。
在氮化硅膜92上形成有例如膜厚为2～6μm的聚酰亚胺树脂膜94。
在聚酰亚胺树脂膜94、氮化硅膜92、以及氧化硅膜90上，形成有延伸到配线(接合垫)88b的开口部96。即，在氮化硅膜92及氧化硅膜90形成有延伸到配线(接合垫)88b的开口部96a。在聚酰亚胺树脂膜94的包括形成于氮化硅膜92及氧化硅膜90的开口部96a的区域，形成有开口部96b。
在配线(接合垫)88b，通过开口部96而电连接有外部电路(未图示)。
在此，针对本实施方式的半导体装置中的阻挡膜62、78，利用图4至图6来详细叙述。图4是表示与图2(a)所示的区域结构对应的、本实施方式的半导体装置的结构的剖视图。图5以及图6分别是表示本实施方式的半导体装置中形成有阻挡膜62、78的范围的俯视图。
如图4所示，在半导体基板10上且在FeRAM单元部306、逻辑电路部310，形成有晶体管24。
在形成有晶体管24的半导体基板10上全面地形成有层间绝缘膜27。
在层间绝缘膜27上且在FeRAM单元部306形成有铁电电容器42。
在形成有铁电电容器42的层间绝缘膜27上全面地形成有层间绝缘膜49。
在层间绝缘膜49上且在FeRAM单元部306、逻辑电路部310、以及垫部314形成有第一金属配线层56。FeRAM单元部306中的第一金属配线层56，通过导体插件而适当地与铁电电容器42的上部电极40、下部电极36、或晶体管24电连接。逻辑电路部310中的第一金属配线层56，通过导体插件而适当地与晶体管24电连接。
在形成有第一金属配线层56的层间绝缘膜49上全面地形成有层间绝缘膜66。
如图4及图5所示，构成层间绝缘膜66的阻挡膜62形成在FeRAM芯片区域302及划片部304的同时，也形成在相邻的FeRAM芯片区域302。即，阻挡膜62形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
在层间绝缘膜66上且在FeRAM单元部306、逻辑电路部310、以及垫部3 14中，形成有第二金属配线层72。第二金属配线层72通过导体插件而适当与第一金属配线层56电连接。
在形成有第二金属配线层72的层间绝缘膜66上，全面地形成有层间绝缘膜82。
如图4及图6所示，构成层间绝缘膜82的阻挡膜78形成在FeRAM芯片区域302以及划片部304的同时，也形成在相邻的FeRAM芯片区域302。即，阻挡膜78形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
在层间绝缘膜82上且在FeRAM单元部306、逻辑电路部310、以及垫部314中，形成有第三金属配线层88。垫部314中的第三金属配线层88为接合垫88b。第三金属配线层88通过导体插件而适当地与第二金属配线层72电连接。
在形成有第三金属配线层88的层间绝缘膜82上，形成有层叠膜93。
在层叠膜93上形成有聚酰亚胺树脂膜94。
在垫部314中的层叠膜93以及聚酰亚胺树脂膜94，形成有延伸到接合垫88b的开口部96。
在划片部及垫部间边界部316的层间绝缘膜27、49、66、82、93中，形成有用于抑制湿度对FeRAM芯片的影响的耐湿环322。耐湿环322由形成在层间绝缘膜27、49、82、93中的金属配线层、与导体插件同样的金属层等构成。耐湿环322是以与FeRAM芯片区域302中的配线等不短路的方式而构成的。
如此构成本实施方式的半导体装置。
本实施方式的半导体装置，其主要特征在于，作为防止氢及水分的扩散的阻挡膜，除了阻挡膜44、46、58之外，还具有：在形成于铁电电容器42的上方的第一金属配线层56(配线56a、56b、56c)与第二金属配线层72(配线72a、72b)之间所形成的平坦的阻挡膜62；在第二金属配线层72(配线72a、72b)与第三金属配线层88(配线88a、88b)之间所形成的平坦的阻挡膜78。
在具有铁电电容器的半导体装置中，作为防止由氢及水分所导致的铁电电容器的电气特性的劣化的有效手段，而可想到在铁电电容器的上方形成由防止氢及水分的扩散的氧化铝等构成的阻挡膜。
在此，在表面上发生有段差或倾斜的层间绝缘膜等基底上形成了阻挡膜时，由于阻挡膜的覆盖性并不太好，所以无法利用阻挡膜来充分防止氢及水分的扩散。若氢及水分到达铁电电容器的铁电膜，则因氢及水分而使铁电膜的强介电性降低或消失，从而导致铁电电容器的电气特性被劣化。
针对在表面上发生有段差或倾斜的层间绝缘膜的基底上形成有阻挡膜时的缺陷，利用图7至图16来详细说明。
例如，如专利文献1所述，在包括由于配线层及铁电电容器等而产生的凹凸的表面上，形成了有机绝缘膜或SOG(Spin On Glass：旋转涂敷玻璃)膜等涂敷型绝缘膜时，很难使涂敷型绝缘膜的表面变得平坦。因此，在涂敷型绝缘膜的表面会发生有段差及倾斜。
图7是表示埋置铁电电容器的SOG膜剖面的观察结果的透射型电子显微镜照片。在图7所示的透射型电子显微镜照片的层间绝缘膜400上，形成有由下部电极402、铁电膜404、上部电极406构成的铁电电容器408。铁电电容器408埋置于SOG膜410。在SOG膜410上形成有与上部电极406电连接的配线412。
从图7所示的透射型电子显微镜照片可明确地知道，SOG膜410的表面不平坦，而发生有缓和的段差。
如此，在表面发生有段差或倾斜的基底上形成了由氧化铝膜构成的阻挡膜时，阻挡膜的膜厚变得不均匀。
例如，图8是表示形成在由铁电电容器所产生的段差上的、氧化铝膜剖面的观察结果的透射型电子显微镜照片。
在图8所示的透射型电子显微镜照片可明确地知道，在上部电极406大致水平的面上，大致均匀地形成有50nm的氧化铝膜414。另一方面，在上部电极406的侧端部的倾斜面上的、图中以箭头所夹住的区间，沿着倾斜面越到下方，氧化铝膜414的膜厚变得越薄。
如上所述，例如如专利文献1所述那样在有机绝缘膜或SOG膜等涂敷型绝缘膜上形成了阻挡膜时，在阻挡膜的膜厚上发生厚薄的不均。在这种情况下，会发生以下所述的缺陷。
图9及图10是对于在涂敷型绝缘膜上形成了阻挡膜时的缺陷进行说明的工序剖视图。
首先，在层间绝缘膜400上形成由下部电极402、铁电膜404、上部电极406构成的铁电电容器408(参照图9(a))。
接着，在形成有铁电电容器408的层间绝缘膜400上，形成由有机绝缘膜及SOG膜等涂敷型绝缘膜构成的层间绝缘膜416(参照图9(b))。层间绝缘膜416不够平坦，而在层间绝缘膜416的表面发生有段差或倾斜。
接着，在层间绝缘膜416上形成由氧化铝膜或氧化钛膜等构成的阻挡膜418(参照图9(c))。若阻挡膜418通过MOCVD法以外的方法来形成，则与层间绝缘膜416的水平面相比较，在层间绝缘膜416的倾斜面处的阻挡膜418的膜厚变薄。
接着，通过光刻法来形成露出延伸到上部电极406、下部电极402的接触孔的形成预定区域、且覆盖其他区域的光致抗蚀膜420(参照图9(d))。
接着，将光致抗蚀膜420作为掩模，而对阻挡膜418以及层间绝缘膜416进行蚀刻。如此，在阻挡膜418以及层间绝缘膜416，分别形成延伸到上部电极406的接触孔422a、以及延伸到下部电极402的接触孔422b(参照图10(a))。
接着，在整个面上形成用于形成配线的金属膜424(参照图10(b))。
接着，通过光刻法来形成覆盖与上部电极406、下部电极402相连接的配线的形成预定区域、且露出其他区域的光致抗蚀膜426(参照图9(c))。
接着，将光致抗蚀膜426作为掩模，而对金属膜424进行蚀刻。如此形成：由金属膜424构成且与上部电极406相连接的配线428a；以及由金属膜424构成且与下部电极402相连接的配线428b(参照图10(d))。
为了形成配线428a、428b而对金属膜424进行蚀刻时，阻挡膜418也作为蚀刻阻止膜而被利用。因此，阻挡膜418也被蚀刻，而其膜厚会减少。此时，若由于基底的段差或倾斜而在阻挡膜418的膜厚上发生有厚薄不均，则在膜厚薄的部分，通过蚀刻而使其膜厚显著变薄，进而会发生阻挡膜418被除去的情况。其结果，阻挡膜418无法充分发挥防止氢及水分的扩散的功能。
例如，将阻挡膜的膜厚设定为100nm时，在水平面上，通过蚀刻而被除去了50nm的膜厚，从而阻挡膜的膜厚减少到50nm，与此相对，在倾斜面上发生阻挡膜通过蚀刻而被除去了的缺损。另外，将阻挡膜的厚度设定为200nm时，在水平面上，通过蚀刻而被除去了50nm的膜厚，从而阻挡膜的膜厚减少到150nm，与此相对，在倾斜面上，通过蚀刻而膜厚减少到0～50nm，从而局部发生阻挡膜被除去了的缺损。
另外，除了上述的缺陷以外，例如如专利文献1所述那样，在有机绝缘膜或SOG膜等涂敷型绝缘膜上形成了阻挡膜时，也会发生以下所述的缺陷。
图11至图14是对于在涂敷型绝缘膜上形成了阻挡膜时的其他缺陷进行说明的工序剖视图。图11及图12表示形成了膜厚为50nm的阻挡膜的情况，图13及图14表示形成了膜厚为100nm的阻挡膜的情况。
首先，针对形成了膜厚为50nm的阻挡膜的情况，利用图11及图12进行说明。
首先，在埋置有导体插件430的层间绝缘膜432上形成配线434(参照图11(a))。
接着，在形成有配线434的层间绝缘膜432上，形成由有机绝缘膜或SOG膜等涂敷型绝缘膜构成的层间绝缘膜436(参照图11(b))。层间绝缘膜436的表面不够平坦，从而在层间绝缘膜436的表面发生段差或倾斜。
接着，在层间绝缘膜436上形成膜厚为50nm的阻挡膜438(参照图11(c))。
接着，在阻挡层438上形成层间绝缘膜440(参照图11(d))。
图12是放大表示图11(c)所示的阻挡膜438的剖视图。如图所示，在层间绝缘膜436的水平面H上，阻挡膜438的膜厚为50nm。另一方面，在层间绝缘膜436的倾斜面S，阻挡膜438的膜厚实际上变为20nm以下。如此，当形成了膜厚为50nm的阻挡膜438时，覆盖性变差，从而阻挡膜438的膜厚变得会局部变薄。因此，阻挡膜438无法充分发挥防止氢及水分的扩散的功能。
接着，针对形成了膜厚为100nm的阻挡膜的情况，利用图13及图14进行说明。
首先，在埋置有导体插件430的层间绝缘膜432上形成配线434(参照图13(a))。
接着，在形成有配线434的层间绝缘膜432上，形成由有机绝缘膜或SOG膜等涂敷型绝缘膜构成的层间绝缘膜436(参照图13(b))。层间绝缘膜436的表面不够平坦，从而在层间绝缘膜436的表面发生有段差或倾斜。
接着，在层间绝缘膜436上形成膜厚为100nm的阻挡膜438(参照图13(c))。
接着，在阻挡层438上形成层间绝缘膜440(参照图13(d))。
图14是放大表示图13(c)所示的阻挡膜438的剖视图。如图所示，在层间绝缘膜436的水平面H上，阻挡膜438的膜厚为100nm。另一方面，在层间绝缘膜436的倾斜面S的大部分，阻挡膜438的膜厚实际上变为20～50nm。但是，在倾斜面S中最陡峭的部分，阻挡膜438的膜厚变为20nm以下。
如此，当形成了膜厚为100nm的阻挡膜438时，与膜厚为50nm的情况相比，覆盖性变为良好。但是，依然存在阻挡膜438的膜厚变为20nm以下的、膜厚变薄的部分。因此，阻挡膜438无法充分发挥防止氢及水分的扩散的功能。
如上所述，若将阻挡膜的膜厚设定为100nm，则虽水平面上的膜厚为100nm，但在倾斜面上的局部发生没形成阻挡膜的缺损。另外，若将阻挡膜的膜厚设定为200nm，则虽水平面上的膜厚为200nm，但在倾斜面上的膜厚变为50～100nm。
针对在表面上存在缓和的段差的基底上形成了阻挡膜的情况、与在表面平坦的基底上形成了阻挡膜的情况之间的比较结果，利用图15进行说明。图15是表示通过热脱附分析(Thermal Desorption Spectroscopy、TDS)法的阻挡膜的评价结果的曲线图。在图15中，横轴表示基板温度，纵轴表示来自试料的氢离子的析出量。此外，图15(a)的纵轴的位数与图15(b)的纵轴的位数的不同是由于通过TDS而进行解析的试料的面积的大小而导致的。
图15(a)表示在表面上存在缓和的段差的基底上形成了阻挡膜的情况。作为试料而采用经过如下步骤的试料：在硅基板上通过涂敷法形成SOG膜，然后通过溅射法，在整个面上作为阻挡膜而形成氧化铝膜。在图15(a)中，记号●表示没有形成氧化铝膜的情况。记号△表示氧化铝膜的膜厚为20nm的情况。记号□表示氧化铝膜的膜厚为50nm的情况。记号◇表示氧化铝膜的膜厚为100nm的情况。
图15(b)表示如本实施方式的半导体装置中的阻挡层62、78那样、在表面平坦的基底上形成了阻挡膜的情况。作为试料而采用经过如下步骤的试料：在硅基板上通过等离子TEOSCVD法来形成氧化硅膜，然后通过溅射法，在整个面上作为阻挡膜而形成氧化铝膜。在图15(b)中，记号●表示没有形成氧化铝膜的情况。记号△表示氧化铝膜的膜厚为10nm的情况。记号□表示氧化铝膜的膜厚为20nm的情况。记号◇表示氧化铝膜的膜厚为50nm的情况。记号○表示只有硅基板的情况。
从图15(a)可明确地知道，在表面上存在缓和的段差的基底上形成了阻挡膜时，无法获得对氢的充分的阻挡特性，从而无法利用阻挡膜来防止氢的扩散。
与此相对，从图15(b)可明确地知道，在表面平坦的基底上形成了阻挡膜时，在膜厚为10nm、20nm、50nm的任一情况下的氢离子的析出量均显著少于没有形成阻挡膜时的氢离子的析出量。由此可知，在如本实施方式的半导体装置那样在表面平坦的基底上形成了阻挡膜时，能够获得对氢的充分的阻挡特性，从而能够利用阻挡膜来可靠地防止氢的扩散
此外，对水分的阻挡特性基本上与对氢的阻挡特性联动，在无法获得对氢的阻挡特性的情况下，进而也无法获得对水分的阻挡特性。虽未图示，但针对通过TDS的、关于对水分的阻挡特性所进行的评价结果，也得到了与上述关于对氢的阻挡特性的评价结果同样的结果。此外，从物质的大小的观点上看，则由于氢是比水更小的物质，因此，为了对氢及水分两者均得到充分的阻挡特性，而需要在充分平坦的基底上形成阻挡膜。
在表面上发生段差或倾斜的基底上形成了阻挡膜时，为了得到对氢及氢的充分的阻挡特性，而需要以相对厚的膜厚形成阻挡膜。但是，若将阻挡膜形成得相对厚，例如膜厚为100nm以上，则会发生用于形成接触孔的蚀刻变得困难的缺陷。以下，利用图16来说明将阻挡膜形成得相对厚的情况下的缺陷。
如图16(a)所示，在形成对铁电电容器408的上部电极406与Al配线442进行连接的导体插件444时，在上部电极406与Al配线442之间的层间绝缘膜中形成阻挡膜。此时，若阻挡膜的膜厚相对厚，则进行用于形成埋置导体插件444的接触孔446的蚀刻时，接触孔446的底部的宽度变窄，从而接触电阻上升、或发生接触不良。
图16(b)是表示埋置有导体插件444的接触孔446的剖视图。将Al配线442侧的接触孔446上部的宽度设为Wt，将上部电极406所露出的接触孔446底部的宽度设为Wb，将两者的差Wt-Wb定义为蚀刻偏移(etch-shift)。作为阻挡膜而形成了膜厚为100nm的氧化铝膜时，蚀刻偏移变为150nm，而接触电阻上升。另外，作为阻挡膜而形成了膜厚为200nm的氧化铝膜时，蚀刻偏移变为300nm，而发生了接触不良。
如以上所详细叙述，例如如专利文献1所述那样，在有机绝缘膜或SOG膜等涂敷型绝缘膜上形成了阻挡膜时，即在表面上发生段差或倾斜的基底上形成了阻挡膜时，无论是使阻挡膜的膜厚相对薄或相对厚，均都发生了不同的缺陷。
进而，众所周知，通常，SOG膜的膜应力小，但膜中的残留水分非常多。因此，作为层间绝缘膜而采用SOG膜时，若在后工序中施加250℃以上的热，则SOG膜中的水分到达铁电电容器，从而使铁电电容器的特性劣化。
相对于这种在表面上发生段差或倾斜的基底上所形成的阻挡膜，本实施方式的半导体装置中的、在被平坦化的绝缘膜上所形成的阻挡膜的覆盖性极其良好。从而，利用这种平坦的阻挡膜来可靠地阻挡氢及水分，从而能够防止氢及水分到达铁电电容器的铁电膜。
但是，在铁电电容器的上方仅形成了一层的平坦的阻挡膜时，如在PTHS试验中发生不良等，在恶劣的环境中有时无法充分确保对氢的耐性及耐湿性。认为这是因为：通过CMP(Chemical Mechanical Polishing：化学机械研磨)法等来对成为平坦的阻挡膜的基底层的层间绝缘膜进行平坦化时，受到由于层间绝缘膜的表面上所发生的微划痕(micro scratch)而发生的段差的影响。即，因为由发生在层间绝缘膜的表面上的微划痕所导致的段差，所以在平坦的阻挡膜上也会发生有覆盖性不太良好的缺陷部分，认为这种缺陷部分就成为即便是利用平坦的阻挡膜也有时也无法充分地确保对氢的耐性及耐湿性的原因之一。实际上，考虑由微划痕所导致的段差，而在通过CMP法等对基底层进行平坦化之后形成例如膜厚为100nm的氧化硅膜，但是，即使采用这种方法，也无法完全回避由微划痕所导致的影响。
图17是表示具有铁电电容器的半导体装置中所形成的平坦的阻挡膜上所发生的缺陷部分的剖视图。此外，与本实施方式的半导体装置不同，在图17所示的半导体装置中，作为平坦的阻挡膜而仅形成有一层的阻挡膜78，而没有形成阻挡膜62。
如图17所示，在平坦的阻挡膜78上，也因为由在其下层的绝缘膜的表面所发生的微划痕所导致的段差等，而发生有覆盖性不太良好的缺陷部分110。
从而，根据半导体装置所处的环境，氢及水分经由平坦的阻挡膜78缺陷部分110而侵入到半导体装置的内部。
进而，如图17所示的半导体装置，若单纯仅形成有一层平坦的阻挡膜，则很难充分地防止经由缺陷部分110而侵入到半导体装置的内部的氢及水分到达铁电电容器42。其结果，即使平坦的阻挡膜形成在铁电电容器的上方的情况下，若单纯仅形成有一层平坦的阻挡膜，则铁电电容器的电气特性也会劣化。
与此相对，在本实施方式的半导体装置中，形成有两层的平坦的阻挡膜，即：在形成于铁电电容器42的上方的第一金属配线层56与第二金属配线层72之间所形成的平坦的阻挡膜62；在第二金属配线层72与第三金属配线层88之间所形成的平坦的阻挡膜88。
如图18及图19所示，假定在本实施方式的半导体装置中也有在两层的平坦的阻挡膜62、78发生覆盖性不太良好的缺陷部分110的情况。此外，图18是表示本实施方式的半导体装置的结构的剖视图，图19(b)是放大表示包括图19(a)所示的垫部314的区域的俯视图。在图18及图19(b)示意性地表示在两层的平坦的阻挡膜62、78所发生的缺陷部分110。
但是，如图18所示，在平坦的阻挡膜62、78的相互大致相同的平面位置上发生缺陷部分110的几率极小。因此，在本实施方式的半导体装置中，即使氢及水分经由发生在位于上层的平坦的阻挡膜78的缺陷部分110而侵入到半导体装置的内部，也能够利用位于下层的平坦的阻挡膜62来可靠地遮断所侵入的氢及水分到达铁电电容器42。
另外，虽详细的机理不明，但认为：通过形成有两层的阻挡膜62、78，从而存在于层间绝缘膜中的残留氢被封闭在两层的阻挡层62、78之间，而可防止铁电电容器42上的残留氢到达铁电电容器42。通过这种其它的重要原因，也可防止铁电电容器42的电气特性的劣化，从而能够提高PTHS特性。
即，如图20所示，作为平坦的阻挡膜而仅形成有一层的阻挡膜78、且没有形成阻挡膜62时，铁电电容器42上的残留氢能够容易到达铁电电容器42。从而，此时很难充分地防止铁电电容器42的电气特性的劣化。
另一方面，如图21中所示的本实施方式的半导体装置那样形成有两层的阻挡膜62、78时，层间绝缘膜中的残留氢封闭在两层的阻挡膜62、78之间。因此，可防止铁电电容器42上的残留氢到达铁电电容器42。其结果，可防止铁电电容器42的电气特性的劣化，从而能够提高PTHS特性。
另外，本实施方式的半导体装置的主要特征在于，阻挡膜62、78不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。
与此相对，在如专利文献7中所记载的半导体装置中，仅在FeRAM单元部形成有氢阻挡层。因此，在专利文献7中所记载的半导体装置中，很难防止氢及水分从FeRAM单元部的上方或侧方侵入到FeRAM单元部而到达铁电电容器。因此，若在例如高湿度的环境中长时间放置，则铁电电容器的特性被劣化。
在本实施方式的半导体装置中，阻挡膜62、78不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302，因此能够可靠地防止氢及水分从FeRAM单元部306的上方或侧方侵入到FeRAM单元部306。从而，也能够可靠地防止由于在例如高湿度的环境中长时间放置而导致的铁电电容器42的电气特性的劣化。
另外，在本实施方式的半导体装置中，不需为了确保阻挡膜62、78的覆盖性而相对厚地形成阻挡膜62、78，而能够相对薄地形成阻挡膜62、78。从而，在包括阻挡膜62、78的层间绝缘膜66、82形成接触孔时，能够在FeRAM芯片区域306的各部分将蚀刻偏移抑制到70nm以下。由此，能够抑制接触电阻的上升。另外，将微细的接触孔的可靠形成变为可能，从而能够为半导体装置的微细化做贡献。
如上所述，在本实施方式的半导体装置中，由于形成有在形成于铁电电容器42的上方的第一金属配线层56与第二金属配线层72之间所形成的平坦的阻挡膜62、和在第二金属配线层72与第三金属配线层88之间所形成的平坦的阻挡膜78，因此能够可靠地阻挡氢及水分，从而能够可靠地防止氢及水分到达铁电电容器42的铁电膜38。由此，能够可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化，从而能够大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
进而，在本实施方式的半导体装置中，由于平坦的阻挡膜62、78形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320，因此能够更加可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化。
此外，从以下所述的观点来看，阻挡膜62、78的膜厚应设定为例如50nm以上且小于100nm，优选设定为50nm以上且80nm以下。
首先，从防止在导体插件发生缺损的观点来看，阻挡膜62、78的膜厚应设定为例如40nm以上且小于100nm，优选设定为40nm以上且80nm以下。针对这一点，利用图22及图23来进行说明。
图22是对于埋置在包括阻挡膜的层间绝缘膜中的导体插件上所发生的缺损进行说明的剖视图。图22(a)表示阻挡膜相对薄的情况，图22(b)表示阻挡膜相对厚的情况。图23是对于埋置在包括阻挡膜的层间绝缘膜中的导体插件上所发生的缺损进行观察的透射型电子显微镜照片。
如图22(a)及图22(b)所示，在层间绝缘膜324上形成有配线层326。在形成有配线层326的层间绝缘膜324上，形成有包括平坦的阻挡膜328的层间绝缘膜330。在层间绝缘膜330形成有延伸到配线层326接触孔332。在接触孔332内埋置有由钨构成的导体插件334。在埋置有导体插件334的层间绝缘膜330上形成有配线层336。
在由氧化铝膜构成的阻挡膜328的膜厚为80nm以下的情况下，如图22(a)所示，导体插件334被充分地埋置在接触孔332内，从而在导体插件334不会发生缺损。
另一方面，在由氧化铝膜构成的阻挡膜328的膜厚超过80nm的情况下，如图22(b)所示，导体插件334没有被充分地埋置在接触孔332内，从而在导体插件334发生缺损。图23(a)及图23(b)分别是对于埋置在包括阻挡膜的层间绝缘膜中的导体插件上所发生的缺损进行观察的透射型电子显微镜照片。确认到如下情况：若阻挡膜的膜厚变为100nm以上，则以高频度发生有这种缺损部338。
因此，从防止在导体插件发生缺损的观点来看，阻挡膜62、78的膜厚应设定为例如40nm以上且小于100nm，优选设定为40nm以上且80nm以下。
另一方面，为了使阻挡膜62、78充分发挥防止氢及水分的扩散的功能，优选将阻挡膜62、78的膜厚设定为例如50nm以上。
从以上可知，阻挡膜62、78的膜厚应设定为例如50nm以上且小于100nm，优选设定为50nm以上且80nm以下。
(半导体装置的制造方法)
接着，针对本实施方式的半导体装置的制造方法，利用图24至图39来进行说明。此外，下面基本上利用与图3所示的半导体装置的剖面结构对应的工序剖视图来进行说明，但也可以利用通常的半导体装置的制造工艺来形成在逻辑电路图310、周边电路图308、312等中的晶体管、配线等。
首先，通过例如LOCOS(LOCal Oxidation of Silicon：硅的局部氧化)法，在由例如硅构成的半导体基板10上形成划分元件区域的元件分离区域12。
接着，通过离子注入法来导入掺杂剂杂质，从而形成阱14a、14b。
接着，通过通常的晶体管的形成方法，在元件区域上形成具有栅电极(栅极配线)18及源极/漏极扩散层22的晶体管24(参照图24(a))。
接着，例如通过等离子CVD(Chemical Vapor Deposition：化学气相沉积)法，在整个面上形成例如膜厚为200nm的SiON膜25。
接着，通过等离子TEOSCVD法，在整个面上形成例如膜厚为600nm的氧化硅膜26(参照图24(b))。
如此，由SiON膜25与氧化硅膜26构成层间绝缘膜27。
接着，通过例如CMP法，对层间绝缘膜27的表面进行平坦化(参照图24(c))。
接着，在一氧化二氮(N2O)或氮(N2)的环境中进行例如650℃、30分钟的热处理。
接着，通过例如等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜34(参照图25(a))。
接着，在采用N2O气体来生成的等离子的环境中，进行例如350℃、2分钟的热处理。
接着，通过例如溅射法或CVD法，在整个面上形成例如膜厚为20～50nm的氧化铝膜36a。
接着，通过例如RTA(Rapid Thermal Annealing：快速热退火)法，在氧气环境中进行热处理。热处理温度例如设为650℃，热处理时间例如设为1～2分钟。
接着，通过例如溅射法，在整个面上形成例如膜厚为100～200nm的Pt膜36b。
如此，形成由氧化铝膜36a与Pt膜36b构成的层叠膜36。层叠膜36将成为铁电电容器42的下部电极。
接着，通过例如溅射法，在整个面上形成铁电膜38。作为铁电膜38而形成例如膜厚为100～250nm的PZT膜。
此外，在此举例说明了通过溅射法来形成铁电膜38的情况，但是，铁电膜的形成方法并不仅限定于溅射法。例如，也可以通过溶胶-凝胶法(sol-gelmethod)、MOD(Metal Organic Deposition)法、MOCVD法等来形成铁电膜。
接着，通过例如RTA法，在氧气环境中进行热处理。热处理温度例如设为550～600℃，热处理时间例如设为60～120秒钟。
接着，例如通过溅射法或MOCVD法，形成例如膜厚为25～75nm的IrOX膜40a。
接着，在氩及氧气环境中进行例如600～800℃、10～100秒钟的热处理。
接着，例如通过溅射法或MOCVD法，形成例如膜厚为150～250nm的IrOY膜40b。此时，以IrOY膜40b的氧的组成比Y高于IrOX膜40a的氧的组成比X的方式形成IrOY膜40b。
如此，形成由IrOX膜40a与IrOY膜40b构成的层叠膜40(参照图25(b))。层叠膜40将成为铁电电容器42的上部电极。
接着，例如通过旋涂法，在整个面上例如形成光致抗蚀膜98。
接着，通过光刻法，将光致抗蚀膜98刻画成铁电电容器42的上部电极40的平面形状。
接着，将光致抗蚀膜98作为掩膜，对层叠膜40进行蚀刻。作为蚀刻气体，例如采用Ar气体与Cl2气体。如此形成由层叠膜构成的上部电极40(参照图25(c))。然后，剥离光致抗蚀膜98。
接着，例如在氧气环境中进行例如400～700℃、30～120分钟的热处理。该热处理是用于防止在上部电极40的表面发生异常的热处理。
接着，例如通过旋涂法，在整个面上形成光致抗蚀膜100。
接着，通过光刻法，将光致抗蚀膜100刻画成铁电电容器42的铁电膜38的平面形状。
接着，将光致抗蚀膜100作为掩膜，对铁电膜38进行蚀刻(参照图26(a))。然后，剥离光致抗蚀膜100。
接着，在氧气环境中进行例如300～400℃、30～120分钟的热处理。
接着，例如通过溅射法或CVD法来形成阻挡膜44(图26(b))。作为阻挡膜44而形成例如膜厚为20～50nm的氧化铝膜。
接着，在氧气环境中进行例如400～600℃、30～120分钟的热处理。
接着，例如通过旋涂法，在整个面上形成光致抗蚀膜102。
接着，通过光刻法，将光致抗蚀膜102刻画成铁电电容器42的下部电极36的平面形状。
接着，将光致抗蚀膜102作为掩膜，对层叠膜44及层叠膜36进行蚀刻(图26(c))。如此形成由层叠膜构成的下部电极36。另外，阻挡膜44以覆盖上部电极40及铁电膜38的方式残留下来。然后，剥离光致抗蚀膜102。
接着，在氧气环境中进行例如400～600℃、30～120分钟的热处理。
接着，例如通过溅射法或CVD法，在整个面上形成阻挡膜46。作为阻挡膜46而形成例如膜厚为20～100nm的氧化铝膜(参照27(a))。如此，以进一步覆盖由阻挡膜44所覆盖的铁电电容器42的方式形成阻挡膜46。
接着，在氧气环境中进行例如500～700℃、30～120分钟的热处理。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为1500nm的由氧化硅膜构成的氧化硅膜48(参照图27(b))。
接着，例如通过CMP法，对氧化硅膜48的表面进行平坦化(参照图27(c))。
接着，在使用N2O气体或N2气体发生的等离子的环境中进行例如350℃、2分钟的热处理。该热处理是一种用于除去氧化硅膜48中的水分的同时、使氧化硅膜48的膜质变化而不易使水分进入到氧化硅膜48中的处理。通过该热处理，氧化硅膜48的表面被氮化，从而在氧化硅膜48的表面上形成了SiON膜(未图示)。
接着，在氧化硅膜48、阻挡膜46、氧化硅膜34、以及层间绝缘膜27，通过光刻法及蚀刻来形成延伸到源极/漏极扩散层22的接触孔50a、50b(参照图28(a))。
接着，例如通过溅射法，在整个面上形成例如膜厚为20nm的Ti膜。紧接着，例如通过溅射法，在整个面上形成例如膜厚为50nm的TiN膜。如此，由Ti膜与TiN膜构成阻挡金属膜(未图示)。
接着，例如通过CVD法，在整个面上形成例如膜厚为500nm的钨膜。
接着，例如通过CMP法，对钨膜及阻挡金属膜进行研磨，直到露出氧化硅膜48的表面为止。如此，由钨构成的导体插件54a、54b分别被埋置于接触孔50a、50b内(参照图28(b))。
接着，例如利用氩气来进行等离子清洗。如此，除去存在于导体插件54a、54b表面上的自然氧化膜等。
接着，例如通过CVD法，在整个面上形成例如膜厚为100nm的SiON膜104。
接着，通过光刻法及干蚀刻，在SiON膜104、氧化硅膜48、阻挡膜46、以及阻挡膜44形成延伸到铁电电容器42的上部电极40的接触孔52a、和延伸到铁电电容器42的下部电极36的接触孔52a(参照图28(c))。
接着，在氧气环境中进行例如400～600℃、30～120分钟的热处理。该热处理是一种用于给铁电电容器42的铁电膜38供给氧气而恢复铁电电容器42的电气特性的处理。此外，虽在此举例说明了在氧气环境中进行热处理的情况，但也可以在臭氧环境中进行热处理。在臭氧环境中进行热处理的下，也能够给电容器的铁电膜38供给氧气，从而能够恢复铁电电容器42的电气特性。
接着，通过蚀刻而除去SiON膜104。
接着，在整个面上依次层积例如膜厚为150nm的TiN膜、例如膜厚为550nm的AlCu合金膜、例如膜厚为5nm的Ti膜、膜厚为150nm的TiN膜。如此，形成依次层积TiN膜、AlCu合金膜、Ti膜、TiN膜而成的导体膜。
接着，通过光刻法及干蚀刻，对导体膜进行刻画。如此形成第一金属配线层56、即与铁电电容器42的上部电极40及导体插件54a电连接的配线56a、与铁电电容器42的下部电极36电连接的配线56b、以及与导体插件54b电连接的配线56c(参照图29(a))。
接着，在氧气环境中进行例如350℃、30分钟的热处理。
接着，例如通过溅射法或CVD法，在整个面上形成阻挡膜58。作为阻挡膜58而形成例如膜厚为20～70nm的氧化铝膜(参照29(b))。在此，作为阻挡膜58而形成膜厚为20nm的氧化铝膜。如此，以覆盖配线56a、56b、56c的上表面及侧面的方式形成阻挡膜58。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为2600nm的氧化硅膜60(参照图30(a))。
接着，例如通过CMP法，对氧化硅膜60的表面进行平坦化(参照图30(b))。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、4分钟的热处理。该热处理是一种用于除去氧化硅膜60中的水分的同时、使氧化硅膜60的膜质变化而不易使水分进入到氧化硅膜60中的处理。通过该热处理，氧化硅膜60的表面被氮化，从而在氧化硅膜60的表面上形成了SiON膜(未图示)。
接着，例如通过等离子TEOSCVD法，在被平坦化的氧化硅膜60上形成例如膜厚为100nm的氧化硅膜61。由于将氧化硅膜61形成在被平坦化了的氧化硅膜60上，因此氧化硅膜61变为平坦。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、2分钟的热处理。该热处理是一种用于除去氧化硅膜61中的水分的同时、使氧化硅膜61的膜质变化而不易使水分进入到氧化硅膜61中的处理。通过该热处理，氧化硅膜61的表面被氮化，从而在氧化硅膜61的表面上形成了SiON膜(未图示)。
接着，例如通过溅射法或CVD法，在平坦的氧化硅膜61上形成阻挡膜62。作为阻挡膜62而形成例如膜厚为20～70nm的氧化铝膜。在此，作为阻挡膜62而形成膜厚为50nm的氧化铝膜。由于将阻挡膜62形成在平坦的氧化硅膜61上，因此阻挡膜62变为平坦。另外，在通过CMP法而表面被平坦化了的氧化硅膜60上，中间夹着氧化硅膜61而形成阻挡膜62。从而，能够抑制：因为由微划痕而发生在氧化硅膜60的表面上的段差等，而在阻挡膜62发生缺陷部分。
如图31所示，阻挡膜62不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。即，阻挡膜62形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜64(参照图32(a))。
如此，由阻挡膜58、氧化硅膜60、氧化硅膜61、阻挡膜62、以及氧化硅膜64构成层间绝缘膜66。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、4分钟的热处理。该热处理是一种用于除去氧化硅膜64中的水分的同时、使氧化硅膜64的膜质变化而不易使水分进入到氧化硅膜64中的处理。通过该热处理，氧化硅膜64的表面被氮化，从而在氧化硅膜64的表面上形成了SiON膜(未图示)。
接着，通过光刻法及干蚀刻，在氧化硅膜64、阻挡膜62、氧化硅膜61、氧化硅膜60、以及阻挡膜58，形成延伸到配线56c的接触孔68(参照图32(b))。
接着，在N2环境中进行例如350℃、120分钟的热处理。
接着，例如通过溅射法，在整个面上形成例如膜厚为50nm的TiN膜。如此，由TiN膜构成阻挡金属膜(未图示)。
接着，例如通过CVD法，在整个面上形成例如膜厚为500nm的钨膜。
接着，例如通过EB(Etch Back：回蚀)法来对钨膜进行蚀刻，直到露出氧化硅膜64的表面为止。如此，由钨构成的导体插件70被埋置于接触孔68内(参照图33(a))。
接着，在整个面上依次层积例如膜厚为500nm的AlCu合金膜、例如膜厚为5nm的Ti膜、例如膜厚为150nm的TiN膜。如此，形成依次层积TiN膜、AlCu合金膜、Ti膜、TiN膜而成的导体膜。
接着，通过光刻法及干蚀刻，对导体膜进行刻画。由此，形成第二金属配线层72、即配线72a及与导体插件70电连接的配线72b(参照图33(b))。在进行形成配线72a、72b时的干蚀刻中，氧化硅膜64作为蚀刻阻止膜而发挥功能。阻挡膜62受到该氧化硅膜64的保护，而能够防止由于形成配线72a、72b时的蚀刻而使阻挡膜62的膜厚减少、或阻挡膜62被除去。由此，能够防止阻挡膜62的氢及水分的扩散功能劣化。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为2200nm的氧化硅膜74(参照图34(a))。
接着，例如通过CMP法，对氧化硅膜74的表面进行平坦化(参照图34(b))。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、4分钟的热处理。该热处理是一种用于除去氧化硅膜74中的水分的同时、使氧化硅膜74的膜质变化而不易使水分进入到氧化硅膜74中的处理。通过该热处理，氧化硅膜74的表面被氮化，从而在氧化硅膜74的表面上形成了SiON膜(未图示)。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜76。由于将氧化硅膜76形成在被平坦化了的氧化硅膜74上，因此氧化硅膜76变为平坦。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、2分钟的热处理。该热处理是一种用于除去氧化硅膜76中的水分的同时、使氧化硅膜76的膜质变化而不易使水分进入到氧化硅膜76中的处理。通过该热处理，氧化硅膜76的表面被氮化，从而在氧化硅膜76的表面上形成了SiON膜(未图示)。
接着，例如通过溅射法或CVD法，在平坦的氧化硅膜76上形成阻挡膜78。作为阻挡膜78而形成例如膜厚为20～70nm的氧化铝膜。在此，作为阻挡膜78而形成膜厚为50nm的氧化铝膜。由于将阻挡层78形成在平坦的氧化硅膜76上，因此阻挡膜78变为平坦。另外，在通过CMP法而表面被平坦化了的氧化硅膜74上，中间夹着氧化硅膜76而形成阻挡膜78。从而，能够抑制：因为由于微划痕而发生在氧化硅膜74的表面上的段差等，而在阻挡膜78发生缺陷部分。
如图35所示，阻挡膜78不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。即，阻挡膜78形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜80(参照图36(a))。
如此，由氧化硅膜74、氧化硅膜76、阻挡膜78、以及氧化硅膜80构成层间绝缘膜82。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、2分钟的热处理。该热处理是一种用于除去氧化硅膜80中的水分的同时、使氧化硅膜76的膜质变化而不易使水分进入到氧化硅膜80中的膜。通过该热处理，氧化硅膜80的表面被氮化，从而在氧化硅膜80的表面上形成了SiON膜(未图示)。
接着，通过光刻法及干蚀刻，在氧化硅膜80、阻挡膜78、氧化硅膜76、以及氧化硅膜74，形成延伸到配线72a、72b的接触孔84a、84b(参照图36(b))。
接着，在N2环境中进行例如350℃、120分钟的热处理。
接着，例如通过溅射法，在整个面上形成例如膜厚为50nm的TiN膜。如此，由TiN膜构成阻挡金属膜(未图示)。
接着，例如通过CVD法，在整个面上形成例如膜厚为500nm的钨膜。
接着，例如通过EB法来对钨膜进行蚀刻，直到露出氧化硅膜80的表面为止。如此，由钨构成的导体插件86a、86b分别被埋置于接触孔84a、84b内(参照图37(a))。
接着，在整个面上依次层积例如膜厚为500nm的AlCu合金膜、例如膜厚为150nm的TiN膜。如此，形成依次层积TiN膜、AlCu合金膜、TiN膜而成的导体膜。
接着，通过光刻法及干蚀刻，对导体膜进行刻画。由此，形成第三金属配线层88、即与导体插件86a电连接的配线88a、以及与导体插件86b电连接的配线88b(参照图37(b))。在进行形成配线88a、88b时的干蚀刻中，氧化硅膜80作为蚀刻阻止膜而发挥功能。阻挡膜78受到该氧化硅膜80的保护，而能够防止由于形成配线88a、88b时的蚀刻而使阻挡膜78的膜厚减少、或阻挡膜78被除去。由此，能够防止阻挡膜78的氢及水分的扩散功能劣化。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜90。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、2分钟的热处理。该热处理是一种用于除去氧化硅膜90中的水分的同时、使氧化硅膜90的膜质变化而不易使水分进入到氧化硅膜90中的处理。通过该热处理，氧化硅膜90的表面被氮化，从而在氧化硅膜90的表面上形成了SiON膜(未图示)。
接着，例如通过CVD法，形成例如膜厚为350nm的氮化硅膜92(参照图38(a))。氮化硅膜92是一种用于阻断水分而防止金属配线层88、72、56等被水分腐蚀的膜。
接着，例如通过旋涂法，在整个面上形成光致抗蚀膜106。
接着，通过光刻法，在光致抗蚀膜106上形成开口部108，该开口部108用于露出在氮化硅膜92及氧化硅膜90形成延伸到配线(接合垫)88b的开口部的区域。
接着，将光致抗蚀膜106作为掩膜，对氮化硅膜92及氧化硅膜90进行蚀刻。如此，在氮化硅膜92及氧化硅膜90形成延伸到配线(接合垫)88b的开口部96a(参照图38(b))。然后，剥离光致抗蚀膜106。
接着，例如通过旋涂法来形成例如膜厚为2～6μm的聚酰亚胺树脂膜94(参照图39(a))。
接着，通过光刻法，在聚酰亚胺树脂膜94上形成延伸到配线(接合垫)88b的开口部96b(参照图39(b))。
如此，制造本实施方式的半导体装置。
(评价结果)
针对对本实施方式的半导体装置进行PTHS试验、而评价了本实施方式的半导体装置的PTHS特性的结果，进行说明。
在PTHS试验中，在两个大气压、121℃的温度、100％的湿度的条件下保管本实施方式的半导体装置的FeRAM芯片，并在经过了168小时、336小时、504小时、504小时、以及672小时的各时间点，对每个利用相同的晶片所形成的5个芯片试料确认有无发生不良单元。在进行了PTHS试验的本实施方式的半导体装置中，将阻挡膜58的膜厚设为20nm，将平坦的阻挡膜62的膜厚设为50nm，将平坦的阻挡膜78的膜厚设为70nm。
此外，作为比较例，对于没有形成平坦的阻挡膜58的情况、即对于仅形成有一层平坦的阻挡膜的情况，也进行了和上述同样的PTHS试验。在第一比较例的半导体装置中，将阻挡膜58的膜厚设为70nm，将平坦的阻挡膜78的膜厚设为70nm。另外，在第二比较例的半导体装置中，将阻挡膜58的膜厚设为20nm，将平坦的阻挡膜78的膜厚设为50nm。此外，第一比较例1、2中的半导体装置的结构，除了没有形成平坦的阻挡膜58的这一点以外，与本实施方式的半导体装置相同。
PTHS试验的结果如下。
首先，在本实施方式的5个所有的芯片试料中，对于经过了168小时、336小时、504小时、504小时、以及672小时的任意试料，均没有发生不良单元。
另一方面，在第一比较例的5个芯片试料中的某一芯片试料中，在经过了168小时的时间点发生了1个不良单元，在经过了336小时的时间点，不良单元变为3个，在经过了504小时的时间点，不良单元变为10个，在经过了672小时的时间点，不良单元变为18个。另外，在其它的芯片试料中，在经过了168小时及336小时的时间点没有发生不良单元，但是，在经过了504小时的时间点发生了1个不良单元，在经过了672小时的时间点，不良单元变为26个。在另外其它的芯片试料中，在到经过了168小时及336小时的时间点没有发生不良单元，但是，在经过了504小时的时间点发生了22个不良单元，在经过了672小时的时间点，不良单元变为62个。在5个芯片试料中，即使经过了168小时、336小时、504小时、504小时、以及672小时均没有发生不良单元的芯片试料只有两个。
另外，在第二比较例的5个芯片试料中的某一芯片试料中，在经过了168小时的时间点发生了19个不良单元，在经过了336小时的时间点，不良单元变为34个，在经过了504小时的时间点，不良单元变为51个，在经过了672小时的时间点，不良单元变为72个。另外，在其它的芯片试料中，在经过了168小时的时间点没有发生不良单元，但是，在经过了336小时的时间点发生了3个不良单元，在经过了504小时的时间点，不良单元变为5个，在经过了672小时的时间点，不良单元变为7个。在另外其它的芯片试料中，在经过了168小时没有发生不良单元，但是，在经过了336小时的时间点发生了3个不良单元，在经过了504小时的时间点，不良单元变为113个，在经过了672小时的时间点，不良单元变为811个。在另外其它的芯片试料中，在经过了168小时的时间点发生了106个不良单元，在经过了336小时的时间点，不良单元变为1690个，在经过了504小时的时间点，不良单元变为3253个，在经过了672小时的时间点，不良单元变为5184个。在5个芯片试料中，即使经过了168小时、336小时、504小时、504小时、以及672小时均没有发生不良单元的芯片试料只有1个。
从上述PTHS试验的结果可确认到：若根据本实施方式，则能够大幅度提高具有铁电电容器的半导体装置的PTHS特性，从而关于FeRAM能够充分高于PTHS试验的大量生产认定标准。
另外确认到：若仅形成一层平坦的阻挡膜，则无法确保充分的耐湿性，从而很难实现具有铁电电容器的半导体装置的PTHS特性的提高。
另外，对于仅形成一层平坦的阻挡膜而只覆盖FeRAM部的试料进行了PTHS试验，其结果，其没能确保充分的耐湿性。
进而，对于仅形成一层平坦的阻挡膜而覆盖FeRAM部及逻辑电路部的试料进行了PTHS试验，其结果，其没能确保充分的耐湿性。
进而，对于仅形成一层平坦的阻挡膜而覆盖FeRAM部、逻辑电路部、以及垫部的试料进行了PTHS试验，其结果，虽稍微变为良好，但其没能确保充分的耐湿性。
进而，对于仅形成一层平坦的阻挡膜而覆盖FeRAM部、逻辑电路部、垫部、以及划片部的试料进行了PTHS试验，其结果，虽稍微变为良好，但其没能确保充分的耐湿性。
如此，若根据本实施方式，则作为防止氢及水分的扩散的阻挡膜，除了阻挡膜44、46、58之外，还具有：在形成于铁电电容器42的上方的第一金属配线层56与第二金属配线层72之间所形成的平坦的阻挡膜62；在第二金属配线层72与第三金属配线层88之间所形成的平坦的阻挡膜78，因此，能够可靠地阻挡氢及水分，从而能够可靠地防止氢及水分到达铁电电容器42的铁电膜38。由此，能够可靠地防止由氢及水分所导致的铁电电容器42的电气特性的劣化，从而能够大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
[第二实施方式]
针对本发明的第二实施方式的半导体装置及其制造方法，利用图40至图46来进行说明。图40及图41是表示本实施方式的半导体装置的结构的剖视图，图42是表示本实施方式的半导体装置中形成有阻挡膜的范围的俯视图，图43至图46是表示本实施方式的半导体装置的制造方法的工序剖视图。此外，对于与第一实施方式的半导体装置及其制造方法同样的构成要素标上相同的附图标记，并省略或简略其说明。
(半导体装置)
本实施方式的半导体装置的基本结构与第一实施方式的半导体装置大致相同。本实施方式的半导体装置与第一实施方式的半导体装置在如下的点不同：本实施方式的半导体装置还具有在第三金属配线层88(配线88a、88b)的上方所形成的阻挡膜114。
即，如图40所示，在层间绝缘膜82上及配线88a、88b上，形成有例如膜厚为1500nm的氧化硅膜112。氧化硅膜112的表面在其形成之后，例如通过CMP法来被平坦化，在配线88b上的氧化硅膜112例如残留350nm的膜厚。
在被平坦化了的氧化硅膜112上形成有阻挡膜114。作为阻挡膜114而采用例如膜厚为20～70nm的氧化铝膜。由于阻挡膜114形成在被平坦化了的氧化硅膜112上，故阻挡膜114变为平坦。
与阻挡膜44、46、58、62、78同样，阻挡膜114是一种具有防止氢及水分的扩散的功能的膜。进而，阻挡膜114由于形成在被平坦化了的氧化硅膜112上而变为平坦，与阻挡膜62、78同样，和阻挡膜44、46、58相比较，以极其良好的覆盖性所形成。从而，利用这种平坦的阻挡膜114而能够更加可靠地防止氢及水分的扩散。此外，实际上，阻挡膜114与阻挡膜62、78同样，不仅形成在配列了具有铁电电容器42的多个存储单元的FeRAM单元部306，而且形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。对于这一点，以后再叙述。
在阻挡膜114上形成有例如膜厚为50～150nm的氧化硅膜90。氧化硅膜90作为形成未图示的配线时的蚀刻阻止膜而发挥功能。阻挡膜114受到该氧化硅膜90的保护，而能够防止由于形成配线时的蚀刻而使阻挡膜114的膜厚减少、或阻挡膜114被除去。由此，能够防止阻挡膜62的氢及水分的扩散功能劣化。
在氧化硅膜90上形成有例如膜厚为350nm的氮化硅膜92。
在氮化硅膜92上形成有例如膜厚为3～6μm的聚酰亚胺树脂膜94。
在聚酰亚胺树脂膜94、氮化硅膜92、氧化硅膜90、阻挡膜114、以及氧化硅膜112，形成有延伸到配线(接合垫)88b的开口部96。即，在氮化硅膜92、氧化硅膜90、阻挡膜114、以及氧化硅膜112，形成有延伸到配线(接合垫)88b的开口部96a。在聚酰亚胺树脂膜94的包括形成于氮化硅膜92、氧化硅膜90、阻挡膜114、以及氧化硅膜112的开口部96a的区域，形成有开口部96b。
如图41及图42所示，阻挡膜114与阻挡膜62、78同样，不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。即，阻挡膜114形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
如此，本实施方式的半导体装置，其主要特征在于，作为防止氢及水分的扩散的阻挡膜，除了阻挡膜44、46、58之外，还具有：在形成于铁电电容器42的上方的第一金属配线层56(配线56a、56b、56c)与第二金属配线层72(配线72a、72b)之间所形成的平坦的阻挡膜62；在第二金属配线层72(配线72a、72b)与第三金属配线层88(配线88a、88b)之间所形成的平坦的阻挡膜78；在第三金属配线层88(配线88a、88b)的上方所形成的平坦的阻挡膜114。
在本实施方式的半导体装置中，除了形成有在第一实施方式的半导体装置中的平坦的阻挡膜62、78之外上，还在第三金属配线层88的上方形成有平坦的阻挡膜114，因此能够更加可靠地阻挡氢及水分，从而能够更加可靠地防止氢及水分到达铁电电容器42的铁电膜38。由此，能够更加可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化，从而能够大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
进而，在本实施方式的半导体装置中，由于平坦的阻挡膜62、78、114形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320，因此能够更加可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化。
(半导体装置的制造方法)
接着，针对本实施方式的半导体装置的制造方法，利用图43至图46来进行说明。
首先，以与图24至图37所示的第一实施方式的半导体装置的制造方法同样的方式进行，来形成到第三金属配线层(配线88a、88b)为止的结构。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为1500nm的氧化硅膜112(参照图43(a))。
接着，例如通过CMP法，对氧化硅膜112的表面进行平坦化(参照图43(b))。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、4分钟的热处理。该热处理是一种用于除去氧化硅膜112中的水分的同时、使氧化硅膜112的膜质变化而不易使水分进入到氧化硅膜112中的处理。通过该热处理，氧化硅膜112的表面被氮化，从而在氧化硅膜112的表面上形成了SiON膜(未图示)。
接着，例如通过溅射法或CVD法，在被平坦化了的氧化硅膜112上形成阻挡膜114。作为阻挡膜114而形成例如膜厚为20～70nm的氧化铝膜。由于将阻挡膜114形成在被平坦化了的氧化硅膜112上，因此阻挡膜114变为平坦。
如图44所示，阻挡膜114不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。即，阻挡膜114形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜90。
接着，在使用N2O气体或N2气体发生的等离子环境中进行例如350℃、2分钟的热处理。该热处理是一种用于除去氧化硅膜90中的水分的同时、使氧化硅膜90的膜质变化而不易使水分进入到氧化硅膜90中的处理。通过该热处理，氧化硅膜90的表面被氮化，从而在氧化硅膜90的表面上形成了SiON膜(未图示)。
接着，例如通过CVD法，形成例如膜厚为350nm的氮化硅膜92(参照图45(a))。氮化硅膜92是一种用于阻断水分而防止金属配线层88、72、56等被水分腐蚀的膜。
接着，例如通过旋涂法，在整个面上例如形成光致抗蚀膜106。
接着，通过光刻法，在光致抗蚀膜106上形成开口部108，该开口部108用于露出在氮化硅膜92、氧化硅膜90、阻挡膜114、以及氧化硅膜112形成延伸到配线(接合垫)88b的开口部的区域。
接着，将光致抗蚀膜106作为掩膜，对氮化硅膜92、氧化硅膜90、阻挡膜114、以及氧化硅膜112进行蚀刻。如此，在氮化硅膜92、氧化硅膜90、阻挡膜114、以及氧化硅膜112形成延伸到配线(接合垫)88b的开口部96a(参照图45(b))。然后，剥离光致抗蚀膜106。
接着，例如通过旋涂法，形成例如膜厚为3～6μm的聚酰亚胺树脂膜94(参照图46(a))。
接着，通过光刻法，在聚酰亚胺树脂膜94上形成经由开口部96a而延伸到配线(接合垫)88b的开口部96b(参照图46(b))。
如此，制造本实施方式所述的半导体装置。
如此，若根据本实施方式，则作为防止氢及水分的扩散的阻挡膜，除了阻挡膜44、46、58之外，还具有：在形成于铁电电容器42的上方的第一金属配线层56与第二金属配线层72之间所形成的平坦的阻挡膜62；在第二金属配线层72与第三金属配线层88之间所形成的平坦的阻挡膜78；在第三金属配线层88的上方所形成的平坦的阻挡膜114，因此，能够更加可靠地阻挡氢及水分，从而能够可靠地防止氢及水分到达铁电电容器42的铁电膜38。由此，能够更加可靠地防止由氢及水分所导致的铁电电容器42的电气特性的劣化，从而能够更加大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
[第三实施方式]
针对本发明的第三实施方式的半导体装置及其制造方法，利用图47至图52来进行说明。图47及图48是表示本实施方式的半导体装置的结构的剖视图，图49是表示本实施方式的半导体装置中形成有阻挡膜的范围的俯视图，图50至图52是表示本实施方式的半导体装置的制造方法的工序剖视图。此外，对于与第一实施方式的半导体装置及其制造方法同样的构成要素标上相同的附图标记，并省略或简略其说明。
(半导体装置)
本实施方式的半导体装置的基本结构与第一实施方式的半导体装置大致相同。本实施方式的半导体装置与第一实施方式的半导体装置在如下的点不同：在铁电电容器42与第一金属配线层56(配线56a、56b、56c)之间，本实施方式的半导体装置还具有平坦的阻挡膜116。
即，如图47所示，在埋置有导体插件50a、50b的氧化硅膜48上，形成有阻挡膜1 16。作为阻挡膜116而采用例如膜厚为20～70nm的氧化铝膜。在此，氧化硅膜48被平坦化，且阻挡膜116形成在被平坦化了的氧化硅膜48上，因此阻挡膜116变为平坦。
与阻挡膜44、46、58、62、78同样，阻挡膜116是一种具有防止氢及水分的扩散的功能的膜。进而，阻挡膜116由于形成在被平坦化了的氧化硅膜48上而变为平坦，因此，与阻挡膜62、78同样，和阻挡膜44、46、58相比较，以极其良好的覆盖性被形成。从而，利用这种平坦的阻挡膜116来能够更加可靠地防止氢及水分的扩散。此外，实际上，阻挡膜116与阻挡膜62、78同样，不仅形成在配列了具有铁电电容器42的多个存储单元的FeRAM单元部306，而且形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。对于这一点，以后再叙述。
在阻挡膜116上形成有例如膜厚为100nm的氧化硅膜118。氧化硅膜118作为形成后述的配线56a、56b、56c时的蚀刻阻止膜而发挥功能。阻挡膜116受到该氧化硅膜118的保护，而能够防止由于形成配线56a、56b、56c时的蚀刻而使阻挡膜116的膜厚减少、或阻挡膜116被除去。由此，能够防止阻挡膜116的氢及水分的扩散功能劣化。
由氧化硅膜34、阻挡膜46、及氧化硅膜48、阻挡膜116、以及氧化硅膜118构成了层间绝缘膜49。
在氧化硅膜118、阻挡膜116、氧化硅膜48、阻挡膜46、以及阻挡膜44，形成有延伸到上部电极40的接触孔52a。另外，在氧化硅膜118、阻挡膜116、氧化硅膜48、阻挡膜46、及阻挡膜44，形成有延伸到下部电极36的接触孔52b。
进而，在氧化硅膜118及阻挡膜116，形成有延伸到导体插件54a的接触孔120a。另外，在氧化硅膜118及阻挡膜116，形成有延伸到导体插件54b的接触孔120b。
在氧化硅膜118上及接触孔52a内、以及接触孔120a内，形成有与导体插件54a及上部电极40电连接的配线56a。另外，在氧化硅膜118上及接触孔52b内，形成有与下部电极36电连接的配线56b。另外，在氧化硅膜118上及接触孔120b内，形成有与导体插件54b电连接的配线56c。
如图48及图49所示，阻挡膜116与阻挡膜62、78同样，不仅形成在FeRAM芯片区域302及划片部304的同时，还形成在相邻的FeRAM芯片区域302。即，阻挡膜116形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部3 16、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
如此，本实施方式的半导体装置，其主要特征在于，作为防止氢及水分的扩散的阻挡膜，除了阻挡膜44、46、58之外，还具有：在铁电电容器42与形成于铁电电容器42的上方的第一金属配线层56(配线56a、56b、56c)之间所形成的平坦的阻挡膜116；在第一金属配线层56(配线56a、56b、56c)与第二金属配线层72(配线72a、72b)之间所形成的平坦的阻挡膜62；在第二金属配线层72(配线72a、72b)与第三金属配线层88(配线88a、88b)之间所形成的平坦的阻挡膜78。
在本实施方式的半导体装置中，除了形成有第一实施方式的半导体装置中的平坦的阻挡膜62、78之外，还在铁电电容器42与形成于铁电电容器42的上方的第一金属配线层56之间形成有平坦的阻挡膜116，因此，能够更加可靠地阻挡氢及水分，从而能够更加可靠地防止氢及水分到达铁电电容器42的铁电膜38。由此，能够更加可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化，从而能够更加大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
进而，在本实施方式的半导体装置中，由于平坦的阻挡膜62、78、116形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320，因此能够更加可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化。
(半导体装置的制造方法)
接着，针对本实施方式的半导体装置的制造方法，利用图50至图52来进行说明。
首先，以与图24至图27、图28(a)、以及图28(b)所示的第一实施方式的半导体装置的制造方法同样的方式进行，来形成到导体插件54a、54b为止的结构(参照图50(a))。
接着，例如利用氩气来进行等离子清洗。如此，除去存在于导体插件54a、54b表面上的自然氧化膜等。
接着，例如通过溅射法或CVD法，在埋置有导体插件54a、54b的氧化硅膜48上形成阻挡膜116。作为阻挡膜114而形成例如膜厚为20～70nm的氧化铝膜。氧化硅膜48被平坦化，而将阻挡膜116形成在被平坦化了的氧化硅膜48上，因此阻挡膜116变为平坦。
如图51所示，阻挡膜116不仅形成在FeRAM芯片区域302及划片部304，同时也形成在相邻的FeRAM芯片区域302。即，阻挡膜116形成在划片部304、FeRAM单元部306、FeRAM的周边电路部308、逻辑电路部310、逻辑电路的周边电路部312、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
接着，例如通过等离子TEOSCVD法，在整个面上形成例如膜厚为100nm的氧化硅膜118(参照图50(b))。
接着，通过光刻法及干蚀刻，在氧化硅膜118及阻挡膜116形成延伸到导体插件54a、54b的接触孔120a、120b(参照图50(c))。
接着，例如通过CVD法，在整个面上形成例如膜厚为100nm的SiON膜122(参照图52(a))。
接着，通过光刻法及干蚀刻，在SiON膜122、氧化硅膜118、阻挡膜116、氧化硅膜48、阻挡膜46、以及阻挡膜44形成延伸到铁电电容器42的上部电极40的接触孔52a、和延伸到铁电电容器42的下部电极36的接触孔52a(参照图52(b))。
接着，在氧气环境中进行例如500℃、60分钟的热处理。该热处理是一种用于给铁电电容器42的铁电膜38供给氧气而恢复铁电电容器42的电气特性的处理。
接着，通过蚀刻而除去SiON膜122。
接着，在整个面上依次层积例如膜厚为150nm的TiN膜、例如膜厚为550nm的AlCu合金膜、例如膜厚为5nm的Ti膜、例如膜厚为150nm的TiN膜。如此，形成依次层积TiN膜、AlCu合金膜、Ti膜、TiN膜而成的导体膜。
接着，通过光刻法及干蚀刻，对导体膜进行刻画。如此形成第一金属配线层56、即与铁电电容器42的上部电极40及导体插件54a电连接的配线56a、与铁电电容器42的下部电极36电连接的配线56b、以及与导体插件54b电连接的配线56c(参照图52(c))。在形成配线56a、56b、56c时的干蚀刻中，氧化硅膜118作为蚀刻阻止膜而发挥功能。阻挡膜118受到该氧化硅膜118的保护，而能够防止由于形成配线56a、56b、56c时的蚀刻而使阻挡膜118的膜厚减少、或阻挡膜118被除去。由此，能够防止阻挡膜118的氢及水分的扩散功能劣化。
此后的工序与图29(b)至图39所示的第一实施方式的半导体装置的制造方法相同，因此省略其说明。
如此，若根据本实施方式，则作为防止氢及水分的扩散的阻挡膜，除了阻挡膜44、46、58之外，还具有：在铁电电容器42与形成于铁电电容器42的上方的第一金属配线层56之间所形成的平坦的阻挡膜116；在第一金属配线层56与第二金属配线层72之间所形成的平坦的阻挡膜62；在第二金属配线层72与第三金属配线层88之间所形成的平坦的阻挡膜78，因此，能够更加可靠地阻挡氢及水分，从而能够更加可靠地防止氢及水分到达铁电电容器42的铁电膜38。由此，能够更加可靠地防止由氢及水分所造成的铁电电容器42的电气特性的劣化，从而能够更加大幅度地提高具有铁电电容器的半导体装置的PTHS特性。
此外，在本实施方式中，说明了在形成导体插件54a、54b之后再形成阻挡膜116的情况，但也可以在形成导体插件54a、54b之前形成阻挡膜116。
具体地说，首先，以与图24至图27(c)所示的第一实施方式的半导体装置的制造方法同样的方式，形成到通过CMP法而表面被平坦化了的氧化硅膜48为止的结构。
接着，在通过CMP法而表面被平坦化了的氧化硅膜48上形成阻挡膜116。
接着，在阻挡膜116上形成例如膜厚为100nm的氧化硅膜。
接着，在阻挡膜116上的氧化硅膜、阻挡膜116、氧化硅膜48、阻挡膜46、氧化硅膜34、以及层间绝缘膜27上，形成延伸到源极/漏极扩散层22的接触孔50a、50b。
接着，形成埋置于接触孔50a、50b的导体插件54a、54b。
如此，可以在形成导体插件50a、50b之前，形成阻挡膜116。
[变形实施方式]
本发明并不仅限定于上述实施方式，而可以进行各种变形。
例如，在上述实施方式中，举例说明了作为铁电膜38而采用PZT膜的情况，但铁电膜38并不仅限定于PZT膜，而也可以适当采用其它所有的铁电膜。例如，作为铁电膜38，也可以采用Pb1-XLaXZr1-YTiYO3膜(PLZT膜)、SrBi2(TaXNb1-X)2O9膜、Bi4Ti2O12膜等。
另外，在上述实施方式中，由氧化铝膜36a和Pt膜36b的层叠膜来构成下部电极36，但构成下部电极36的导体模等的材料并不仅限定于这种材料。例如，也可以由Ir膜、IrO2膜、Ru膜、RuO2膜、SrRuO(Strontium RutheniumOxide)膜(SRO膜)、Pd膜构成下部电极38。
另外，在上述实施方式中，虽然由IrOX膜40a和IrOY膜40b的层叠膜构成上部电极40，但构成上部电极40的导体模的材料并不仅限定于这种材料。例如，也可以由Ir膜、Ru膜、RuO2膜、SRO膜、Pd膜构成上部电极40。
另外，在上述实施方式中，关于平坦的阻挡膜，在第一实施方式中，针对在第一金属配线层56与第二金属配线层72之间形成阻挡膜62，且在第二金属配线层72与第三金属配线层88之间形成阻挡膜78的情况进行了说明，而且，在第二实施方式中，针对除了阻挡膜62、78之外还在第三金属配线层88的上方形成阻挡膜114的情况进行了说明，而且，在第三实施方式中，除了阻挡膜62、78之外还在铁电电容器42与第一金属配线层56之间形成阻挡膜116的情况进行了说明，但是，所形成的阻挡膜62、78、114、116的组合，并不仅限定于在上述实施方式中所说明的情况。关于平坦的阻挡膜，只要形成有阻挡膜62、78、114、116中的至少两层即可，也可以形成阻挡膜62、78、114、116中的3层，或形成阻挡膜62、78、114、116中的所有的4层。另外，也可以根据在半导体基板10上所形成的金属配线层的层数等，而形成更多的平坦的阻挡膜。此时，如在第一实施方式中所述，平坦的阻挡膜的膜厚要设定为例如50nm以上且小于100nm，优选设定为50nm以上且80nm以下。
此外，从有效地防止铁电电容器的电气特性的劣化的观点来看，优选地，首先应在接合垫与接合垫下的最上层的金属配线层之间形成有平坦的阻挡膜，并在其他金属配线层之间形成有其他的平坦的阻挡膜。
另外，在上述实施方式中，举例说明了作为阻挡膜而采用氧化铝膜的情况，但阻挡膜并不仅限定于氧化铝膜。可以适当采用具有防止氢或水分的扩散的功能的膜而作为阻挡膜。作为阻挡膜，可以适当采用例如由金属氧化物构成的膜。作为由金属氧化物构成的阻挡膜，可以采用例如由氧化钽或氧化钛等构成的膜。另外，阻挡膜并不仅限定于由金属氧化物构成的膜。例如，也可以采用氮化硅膜(Si3N4膜)或氮氧化硅膜(SiON膜)等而作为阻挡膜。另外，也可以采用具有吸湿性的有机膜而作为阻挡膜，如涂敷型氧化膜、或由聚酰亚胺、聚亚芳香基(PolyArylene)、聚芳醚(PolyArylene Ethers)、苯并环丁烯等构成的树脂膜。
另外，在上述实施方式中，说明了所形成的所有阻挡膜采用由相同材料构成的阻挡膜的情况，但如下所述，也可以适当采用由不同材料所构成的阻挡膜。
例如，在第一或第二实施方式的半导体装置中，作为在平坦的阻挡膜62、78、114中最靠近铁电电容器42侧而形成的阻挡膜62，而可以采用氧化铝膜的同时，作为在阻挡膜62的上方所形成的阻挡膜78或阻挡膜114，而也可以采用氮化硅膜。另外，也可以例如在氧化铝膜上形成氧化钛膜。
另外，在第二实施方式的半导体装置中，作为在第三金属配线层88的下方所形成的平坦的阻挡膜62、78，而可以采用由氧化铝膜等金属氧化物构成的膜或氮化硅膜等无机膜的同时，作为形成在第三金属配线层88的上方、且形成有延伸到配线(接合垫)88b的开口部96b的平坦的阻挡膜114，而也可以采用具有吸湿性的有机膜。
另外，在上述实施方式中，举例说明了作为构成层间绝缘膜的绝缘膜而形成氧化硅膜的情况，但是，也可以取代氧化硅膜而形成各种绝缘膜。
另外，在上述实施方式中，举例说明了作为对构成层间绝缘膜的绝缘膜的表面进行平坦化的方法而利用CMP法的情况，但是，对绝缘膜的表面进行平坦化的方法，并不仅限定于CMP法。例如，也可以通过蚀刻来对绝缘膜的表面进行平坦化。作为蚀刻气体，可以采用例如Ar气体。
另外，在上述实施方式中，举例说明了利用第一金属配线层56、第二金属配线层72、以及第三金属配线层88的3层金属配线层来在半导体基板10上构成电路的情况，但是，构成半导体基板10上的电路的金属配线层的层数并不仅限定于3层。根据在半导体基板10上构成的电路的设计，也可以适当设定金属配线层的层数。
另外，在上述实施方式中，举例说明了形成有具有一个晶体管24及一个铁电电容器42的1T1C型的存储单元的情况，但是存储单元的结构并不仅限定于1T1C型。作为存储单元的结构，除了1T1C型之外，还可以采用例如具有两个晶体管及两个铁电电容器的2T2C型等的各种结构。
另外，在上述实施方式中，说明了具有平面型单元的FeRAM结构的半导体装置，但是本发明的适用范围并不限定于此。例如，本发明也可以适用于具有堆叠型单元、且栅极长例如被设定为0.18μm的FeRAM结构的半导体装置。
图53是表示适用了本发明的、具有堆叠型单元的FeRAM结构的半导体装置的结构的剖视图。此外，在图53中，对于FeRAM单元部306以外的部分，省略表示阻挡膜以外的结构。
如图所示，在由例如硅构成的半导体基板210上，形成有划分元件区域的元件分离区域212。在形成有元件分离区域212的半导体基板210内，形成有阱214a、214b。
在形成有阱214a、214b的半导体基板210上，中间夹着栅极绝缘膜216而形成有栅电极(栅极配线)218。栅电极218具有例如根据晶体管的栅极长等而在多晶硅膜上层积有硅化钴膜、硅化镍膜、硅化钨膜等金属硅化物膜的多晶金属硅化物结构。在栅电极218上形成有氧化硅膜219。在栅电极218及氧化硅膜219的侧壁部分形成有侧壁绝缘膜220。
在形成有侧壁绝缘膜220的栅电极218的两侧，形成有源极/漏极扩散层222。如此构成具有栅电极218和源极/漏极扩散层222的晶体管224。晶体管224的栅极长例如被设定为0.18μm。
在形成有晶体管224的半导体基板210上，形成有依次层积SiON膜225与氧化硅膜226而成的层间绝缘膜227。层间绝缘膜227的表面已被平坦化。
在层间绝缘膜227上形成有由例如氧化铝膜构成的阻挡膜228。
在阻挡膜228及层间绝缘膜227，形成有延伸到源极/漏极扩散层222的接触孔230a、230b。
在接触孔230a、230b，形成有依次层积Ti膜与TiN膜而成的阻挡金属膜(未图示)。
在形成有阻挡金属膜的接触孔230a、230b内，埋置有由钨构成的导体插件232a、232b。
在阻挡膜228上，形成有与导体插件232a电连接的Ir膜234。
在Ir膜234上形成有铁电电容器242的下部电极236。
在下部电极236上形成有铁电电容器242的铁电膜238。作为铁电膜238而采用例如PZT膜。
在铁电膜238上形成有铁电电容器242的上部电极240。
所层积的上部电极240、铁电膜238、下部电极236、以及Ir膜234，通过蚀刻而一次性地被刻画，从而具有相互大致相同的平面形状。
如此构成由下部电极236、铁电膜238、上部电极240而成的铁电电容器242。铁电电容器242的下部电极236通过Ir膜234而与导体插件232a电连接。
在没有形成层间绝缘膜227的Ir膜234的区域上，形成有具有与Ir膜234相同程度的膜厚或比Ir膜234更薄的膜厚的SiON膜244。此外，也可以取代SiON膜244而形成氧化硅膜。
在铁电电容器242上及SiON膜244上，形成有具有防止氢及水分的扩散的功能的阻挡膜246。作为阻挡膜246而采用有例如氧化铝膜。
在阻挡膜246上形成有氧化硅膜248，铁电电容器242埋置于氧化硅膜248。氧化硅膜248的表面被平坦化。
在被平坦化了的氧化硅膜248上，形成有具有防止氢及水分的扩散的功能的平坦的阻挡膜250。作为阻挡膜250而采用有例如氧化铝膜。阻挡膜250形成在FeRAM芯片区域302及划片部304的同时，也形成在相邻的FeRAM芯片区域302。即，阻挡膜250形成在划片部304、FeRAM单元部306、FeRAM的周边电路部(未图示)、逻辑电路部310、逻辑电路的周边电路部(未图示)、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
在阻挡膜250上形成有氧化硅膜252。
如此，由SiON膜244、阻挡膜246、氧化硅膜248、阻挡膜250、以及氧化硅膜252形成有层间绝缘膜253。
在氧化硅膜252、阻挡膜250、氧化硅膜248及阻挡膜246，形成有延伸到铁电电容器242的上部电极240的接触孔254a。另外，在氧化硅膜252、阻挡膜250、氧化硅膜248、阻挡膜246、及SiON膜244，形成有延伸到导体插件232b的接触孔254b。
在接触孔254a、254b内，形成有依次层积Ti膜与TiN膜而成的阻挡金属膜(未图示)。此外，作为阻挡金属膜，不形成Ti膜而形成由TiN膜构成的阻挡金属膜也可。
在形成有阻挡金属膜的接触孔254a、254b内，分别埋置有由钨构成的导体插件256a、256b。
在氧化硅膜252上，形成有与导体插件256a电连接的配线258a、和与导体插件256b电连接的配线258b。
在形成有配线258a、258b的氧化硅膜252上，形成有氧化硅膜260，配线258a、258b埋置于氧化硅膜260。氧化硅膜260的表面被平坦化。
在被平坦化了的氧化硅膜260上，形成有具有防止氢及水分的扩散的功能的平坦的阻挡膜262。作为阻挡膜262而采用有例如氧化铝膜。阻挡膜262形成在FeRAM芯片区域302及划片部304的同时，也形成在相邻的FeRAM芯片区域302。即，阻挡膜262形成在划片部304、FeRAM单元部306、FeRAM的周边电路部(未图示)、逻辑电路部310、逻辑电路的周边电路部(未图示)、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
在阻挡膜262上形成有氧化硅膜264。
如此，由氧化硅膜260、阻挡膜262、以及氧化硅膜264构成有层间绝缘膜265。
在氧化硅膜264、阻挡膜262、以及氧化硅膜260，形成有延伸到配线258b的接触孔268。
在接触孔268内，形成有依次层积Ti膜与TiN膜而成的阻挡金属膜(未图示)。
在形成有阻挡金属膜的接触孔268内，埋置有由钨构成的导体插件270。
在氧化硅膜264上，形成有与导体插件268电连接的配线272。
在形成有配线272的氧化硅膜264上，形成有氧化硅膜274，配线272埋置于氧化硅膜274。氧化硅膜274的表面被平坦化。
在被平坦化了的氧化硅膜274上，形成有具有防止氢及水分的扩散的功能的平坦的阻挡膜276。作为阻挡膜276而采用有例如氧化铝膜。阻挡膜276形成在FeRAM芯片区域302及划片部304的同时，也形成在相邻的FeRAM芯片区域302。即，阻挡膜276形成在划片部304、FeRAM单元部306、FeRAM的周边电路部(未图示)、逻辑电路部310、逻辑电路的周边电路部(未图示)、垫部314、作为它们的边界部的划片部及垫部间边界部316、垫部及电路部间边界部318、以及电路部及电路部间边界部320。
在阻挡膜276上形成有氧化硅膜278。
此外，虽从氧化硅膜278至上部没有图示，但根据电路设计而适当形成有埋置于由氧化硅膜等构成的层间绝缘膜中的配线。
如上所述，在具有堆叠型单元的FeRAM结构的半导体装置中，也与上述实施方式同样，通过形成可防止氢及水分的扩散的平坦的阻挡膜250、262、276，而能够可靠地防止由氢及水分所导致的铁电电容器242的电气特性的劣化，从而能够大幅度地提高PTHS特性。此外，此时，关于防止氢及水分的扩散的平坦的阻挡膜，也只要形成有至少两层就可，而没有形成阻挡膜250、262、276的所有3层也可。另外，也可以根据需要而形成更多的平坦的阻挡膜。
在上述实施方式中，举例说明了形成以Al为主体的配线的情况，但配线并不仅限定于以Al为主体的配线，而例如也可以通过嵌入(damascene)法等来形成以Cu为主体的配线。
针对采用以Cu为主体的配线的情况，利用图54及55来进行说明。图54是表示图53所示的半导体装置中使用了Cu配线的情况的结构的剖视图，图55是表示在使用了Cu配线时的接合垫的结构的剖视图。图54与图53同样，表示具有堆叠型单元的FeRAM结构的半导体装置的结构。对于与图53所示的半导体装置同样的构成要素标上相同的附图标记，并省略或简略其说明。
如图54所示，在埋置有由钨构成的导体插件256a、256b的层间绝缘膜253上，形成有氧化硅膜260a。
在氧化硅膜260a形成有配线槽280a、280b。
在配线槽280a埋置有与导体插件256a电连接的Cu配线282a。在配线槽280b埋置有与导体插件256b电连接的Cu配线282b。
在埋置有Cu配线282a、282b的氧化硅膜260a上，形成有氧化硅膜260b。氧化硅膜260b的表面被平坦化。
在被平坦化了的氧化硅膜260上，形成有具有防止氢及水分的扩散的功能的平坦的阻挡膜262。
在阻挡膜262上形成有氧化硅膜264。
如此，由氧化硅膜260、阻挡膜262、以及氧化硅膜264构成层间绝缘膜265。
在氧化硅膜264、阻挡膜262、以及氧化硅膜260b，形成有延伸到Cu配线282b的接触孔268。
在接触孔268内，形成有依次层积例如膜厚为15nm的Ta膜与、例如膜厚为130nm的Cu膜而成的膜。如此，在形成有由Ta膜构成的阻挡金属膜(未图示)的接触孔268内，埋置有由Cu构成的导体插件270。
如上所述，在采用Cu配线时，接合垫由AlCu合金膜等以Al为主体的金属膜构成。
如图55所示，在由氧化硅膜构成的层间绝缘膜284形成有配线槽285。
在配线槽285埋置有Cu配线286。
在埋置有Cu配线286的层间绝缘膜284上，形成有由氧化硅膜构成的层间绝缘膜288。构成层间绝缘膜288的氧化硅膜是一种例如通过等离子TEOSCVD法所形成的膜。
在层间绝缘膜288形成有延伸到Cu配线286的接触孔289。
在接触孔268内，埋置有由钨构成的导体插件290。
在埋置有导体插件290的层间绝缘膜288上，形成有与导体插件290电连接的接合垫292。接合垫292由AlCu合金膜构成。
此外，在Cu配线286与接合垫292之间，形成防止氢及水分的扩散的阻挡膜也可。
在层间绝缘膜288上以及接合垫292上，形成有氧化硅膜294。氧化硅膜294是一种例如通过TEOSCVD法所形成的膜。
在氧化硅膜294上形成有氮化硅膜296。
在氮化硅膜296上形成有聚酰亚胺树脂膜298。
在聚酰亚胺树脂膜298、氮化硅膜296、以及氧化硅膜294，形成有延伸到接合垫292的开口部299。即，在氮化硅膜296及氧化硅膜294，形成有延伸到接合垫292的开口部299a。在聚酰亚胺树脂膜298的包括形成于氮化硅膜296及氧化硅膜294的开口部299a的区域，形成有开口部299b。
在接合垫292，通过开口部299而电连接有外部电路(未图示)。
如此，也可以取代以Al为主体的配线而采用以Cu为主体的配线。
如图53所示，在具有堆叠型单元的FeRAM结构的半导体装置中采用Cu配线时，例如，首先在铁电电容器与铁电电容器上的第一层Cu配线之间形成第一层平坦的阻挡膜，然后在接合垫与接合垫下的最下层的Cu配线之间形成第二层平坦的阻挡膜也可。除了这种两层的平坦的阻挡膜之外，还在其它的Cu配线之间再形成平坦的阻挡膜，从而能够更加提高耐湿性。
工业上的可利用性
本发明的半导体装置及其制造方法有利于提高具有铁电电容器的半导体装置的可靠性。
Claims (41)
1.一种半导体装置，其特征在于，具有：
铁电电容器，其形成在半导体基板上，且具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极；
第一绝缘膜，其形成在上述半导体基板上及上述铁电电容器上，且表面被平坦化；
平坦的第一阻挡膜，其形成在上述第一绝缘膜上，来防止氢或水分的扩散；
第二绝缘膜，其形成在上述第一阻挡膜上，且表面被平坦化；
平坦的第二阻挡膜，其形成在上述第二绝缘膜上，来防止氢或水分的扩散。
2.如权利要求1所述的半导体装置，其特征在于，还具有：
芯片区域，其设置于上述半导体基板；
划片部，其相邻上述芯片区域而设置于上述半导体基板；
存储单元部，其设置在上述芯片区域内，且形成有具有上述铁电电容器的存储单元；
逻辑电路部，其设置在上述芯片区域内，且形成有逻辑电路；
垫部，其设置在上述芯片区域内，且形成有接合垫，
上述第一阻挡膜以及上述第二阻挡膜中的至少一个，形成在上述存储单元部、上述逻辑电路部、以及上述垫部。
3.如权利要求2所述的半导体装置，其特征在于，
上述第一阻挡膜及上述第二阻挡膜中的至少一个，形成在上述存储单元部、上述逻辑电路部、上述垫部、以及划片部。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，还具有：
第一配线，其与上述铁电电容器的上述下部电极或上述上部电极电连接；
第二配线，其形成在上述第一配线上；
第三配线，其形成在上述第二配线上，且与外部电路电连接。
5.如权利要求4所述的半导体装置，其特征在于，
上述第二绝缘膜及上述第二阻挡膜形成在上述第二配线与上述第三配线之间。
6.如权利要求4所述的半导体装置，其特征在于，
上述第一绝缘膜及上述第一阻挡膜形成在上述第一配线与上述第二配线之间。
7.如权利要求6所述的半导体装置，其特征在于，
上述第二绝缘膜及上述第二阻挡膜形成在上述第二配线与上述第三配线之间。
8.如权利要求7所述的半导体装置，其特征在于，还具有：
第三绝缘膜，其形成在上述第三配线上，且表面被平坦化；
平坦的第三阻挡膜，其形成在上述第三绝缘膜上，来防止氢或水分的扩散，
在上述第三绝缘膜及上述第三阻挡膜，形成有延伸到上述第三配线的开口部。
9.如权利要求6所述的半导体装置，其特征在于，
上述第二绝缘膜及上述第二阻挡膜形成在上述第三配线上，
在上述第二绝缘膜及上述第二阻挡膜，形成有延伸到上述第三配线的开口部。
10.如权利要求4所述的半导体装置，其特征在于，
上述第一绝缘膜及上述第一阻挡膜形成在上述第二配线与上述第三配线之间，
上述第二绝缘膜及上述第二阻挡膜形成在上述第三配线上，
在上述第二绝缘膜及上述第二阻挡膜，形成有延伸到上述第三配线的开口部。
11.如权利要求4所述的半导体装置，其特征在于，
上述第一绝缘膜及上述第一阻挡膜形成在上述铁电电容器与上述第一配线之间。
12.如权利要求11所述的半导体装置，其特征在于，
上述第二绝缘膜及上述第二阻挡膜形成在上述第一配线与上述第二配线之间。
13.如权利要求12所述的半导体装置，其特征在于，还具有：
第三绝缘膜，其形成在上述第二配线与上述第三配线之间，且表面被平坦化；
平坦的第三阻挡膜，其形成在上述第三配线下、上述第三绝缘膜上，来防止氢或水分的扩散。
14.如权利要求13所述的半导体装置，其特征在于，还具有：
第四绝缘膜，其形成在上述第三配线上，且表面被平坦化；
平坦的第四阻挡膜，其形成在上述第四绝缘膜上，来防止氢或水分的扩散，
在上述第四绝缘膜及上述第四阻挡膜，形成有延伸到上述第三配线的开口部。
15.如权利要求11所述的半导体装置，其特征在于，
上述第二绝缘膜及上述第二阻挡膜形成在上述第二配线与上述第三配线之间。
16.如权利要求11所述的半导体装置，其特征在于，
上述第二绝缘膜及上述第二阻挡膜形成在上述第三配线上，
在上述第二绝缘膜及上述第二阻挡膜，形成有延伸到上述第三配线的开口部。
17.如权利要求1～16中任一项所述的半导体装置，其特征在于，
上述第一阻挡膜及上述第二阻挡膜中的至少一个，形成在上述半导体基板的整个面上。
18.如权利要求4～16中任一项所述的半导体装置，其特征在于，
还具有第五阻挡膜，该第五阻挡膜以覆盖上述第一配线的方式形成，来防止氢或水分的扩散。
19.如权利要求1～18中任一项所述的半导体装置，其特征在于，
还具有第六阻挡膜，该第六阻挡膜以覆盖上述铁电电容器的方式形成，来防止氢或水分的扩散。
20.如权利要求1～19中任一项所述的半导体装置，其特征在于，
上述第一阻挡膜或上述第二阻挡膜由金属氧化物构成。
21.如权利要求20所述的半导体装置，其特征在于，
上述金属氧化物为氧化铝、氧化钛、或氧化钽。
22.如权利要求1～19中任一项所述的半导体装置，其特征在于，
上述第一阻挡膜或上述第二阻挡膜为氮化硅膜或氮氧化硅膜。
23.如权利要求1～19中任一项所述的半导体装置，其特征在于，
上述第一阻挡膜为氧化铝膜，
上述第二阻挡膜为氮化硅膜。
24.如权利要求1～19中任一项所述的半导体装置，其特征在于，
上述第一阻挡膜为氧化铝膜，
上述第二阻挡膜为具有吸湿性的有机膜。
25.如权利要求1～24中任一项所述的半导体装置，其特征在于，
上述第一阻挡膜的膜厚以及上述第二阻挡膜的膜厚为50nm以上且小于100nm。
26.如权利要求25所述的半导体装置，其特征在于，
上述第一阻挡膜的膜厚以及上述第二阻挡膜的膜厚为50nm以上且80nm以下。
27.如权利要求1～26中任一项所述的半导体装置，其特征在于，
还具有绝缘膜，该绝缘膜形成在上述第一阻挡膜的正上方以及上述第二阻挡膜的正上方中的至少一方，且成为蚀刻的阻止膜。
28.如权利要求1～27中任一项所述的半导体装置，其特征在于，
上述铁电膜为PbZr1-XTiXO3膜、Pb1-XLaXZr1-YTiYO3膜、SrBi2(TaXNb1-X)2O9膜、或Bi4Ti2O12膜。
29.一种半导体装置，其特征在于，具有：
存储单元部，该存储单元部具有：铁电电容器，其形成在半导体基板上，且具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极；第一绝缘膜，其形成在上述半导体基板上及上述铁电电容器上，且表面被平坦化；平坦的第一阻挡膜，其形成在上述第一绝缘膜上，来防止氢或水分的扩散；第二绝缘膜，其形成在上述第一阻挡膜上，且表面被平坦化；平坦的第二阻挡膜，其形成在上述第二绝缘膜上，来防止氢或水分的扩散；
垫部，其形成有接合垫，
上述第一阻挡膜及上述第二阻挡膜中的至少一个，形成在上述存储单元部及上述垫部。
30.一种半导体装置，其特征在于，具有：
芯片区域，该芯片区域具有：铁电电容器，其形成在半导体基板上，且具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极；第一绝缘膜，其形成在上述半导体基板上及上述铁电电容器上，且表面被平坦化；平坦的第一阻挡膜，其形成在上述第一绝缘膜上，来防止氢或水分的扩散；第二绝缘膜，其形成在上述第一阻挡膜上，且表面被平坦化；平坦的第二阻挡膜，其形成在上述第二绝缘膜上，来防止氢或水分的扩散；
划片部，其相邻上述芯片区域而设置于上述半导体基板，
上述第一阻挡膜及上述第二阻挡膜中的至少一个，形成在上述芯片区域及上述划片部。
31.一种半导体装置的制造方法，其特征在于，具有：
在半导体基板上形成具有下部电极、形成在上述下部电极上的铁电膜、形成在上述铁电膜上的上部电极的铁电电容器的工序；
在上述半导体基板上及上述铁电电容器上形成第一绝缘膜的工序；
对上述第一绝缘膜的表面进行平坦化的工序；
在上述第一绝缘膜上形成防止氢或水分的扩散的平坦的第一阻挡膜的工序；
在上述第一阻挡膜上形成第二绝缘膜的工序；
对上述第二绝缘膜的表面进行平坦化的工序；
在上述第二绝缘膜上形成防止氢或水分的扩散的平坦的第二阻挡膜的工序。
32.如权利要求31所述的半导体装置的制造方法，其特征在于，
在对上述第一绝缘膜的表面进行平坦化的工序之后、且在形成上述第一阻挡膜的工序之前，还具有进行第一热处理的工序。
33.如权利要求32所述的半导体装置的制造方法，其特征在于，
在进行上述第一热处理的工序中，在至少使用氮气产生的等离子环境中进行第一热处理，从而对上述第一绝缘膜的表面进行氮化。
34.如权利要求31～33中任一项所述的半导体装置的制造方法，其特征在于，
在对上述第二绝缘膜的表面进行平坦化的工序之后、且在形成上述第二阻挡膜的工序之前，还具有进行第二热处理的工序。
35.如权利要求34所述的半导体装置的制造方法，其特征在于，
在进行上述第二热处理的工序中，在至少使用氮气产生的等离子环境中进行第二热处理，从而对上述第二绝缘膜的表面进行氮化。
36.如权利要求31～35中任一项所述的半导体装置的制造方法，其特征在于，
在对上述第一绝缘膜的表面进行平坦化的工序中，通过化学机械研磨法来对上述第一绝缘膜的表面进行研磨，从而对上述第一绝缘膜的表面进行平坦化。
37.如权利要求36所述的半导体装置的制造方法，其特征在于，
在对上述第一绝缘膜的表面进行平坦化的工序之后、且在形成上述第一阻挡膜的工序之前，还具有在被平坦化了的上述第一绝缘膜的正上方形成平坦的第三绝缘膜的工序，
在形成上述第一阻挡膜的工序中，在上述第三绝缘膜上形成上述第一阻挡膜。
38.如权利要求31～37中任一项所述的半导体装置的制造方法，其特征在于，
在对上述第二绝缘膜的表面进行平坦化的工序中，通过化学机械研磨法来对上述第二绝缘膜的表面进行研磨，从而对上述第二绝缘膜的表面进行平坦化。
39.如权利要求38所述的半导体装置的制造方法，其特征在于，
在对上述第二绝缘膜的表面进行平坦化的工序之后、且在形成上述第二阻挡膜的工序之前，还具有在被平坦化了的上述第二绝缘膜的正上方形成平坦的第四绝缘膜的工序，
在形成上述第二阻挡膜的工序中，在上述第四绝缘膜上形成上述第二阻挡膜。
40.如权利要求31～39中任一项所述的半导体装置的制造方法，其特征在于，
在形成上述第一阻挡膜的工序之后，还具有在上述第一阻挡膜上形成成为蚀刻的阻止膜的第五绝缘膜的工序。
41.如权利要求31～40中任一项所述的半导体装置的制造方法，其特征在于，
在形成上述第二阻挡膜的工序之后，还具有在上述第二阻挡膜上形成成为蚀刻的阻止膜的第六绝缘膜的工序。
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