WO2005067054A1 - Procede de fabrication de puces electroniques en silicium aminci - Google Patents

Procede de fabrication de puces electroniques en silicium aminci Download PDF

Info

Publication number
WO2005067054A1
WO2005067054A1 PCT/EP2004/053003 EP2004053003W WO2005067054A1 WO 2005067054 A1 WO2005067054 A1 WO 2005067054A1 EP 2004053003 W EP2004053003 W EP 2004053003W WO 2005067054 A1 WO2005067054 A1 WO 2005067054A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
wafer
trenches
front face
silicon
Prior art date
Application number
PCT/EP2004/053003
Other languages
English (en)
Inventor
Pierre Blanchard
Original Assignee
Atmel Grenoble
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Grenoble filed Critical Atmel Grenoble
Priority to EP04820955A priority Critical patent/EP1700343A1/fr
Priority to CA002546310A priority patent/CA2546310A1/fr
Priority to JP2006543528A priority patent/JP4863214B2/ja
Priority to US10/582,711 priority patent/US20070166956A1/en
Publication of WO2005067054A1 publication Critical patent/WO2005067054A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Definitions

  • the invention relates mainly to the manufacture of color image sensors produced on a thinned silicon substrate.
  • the thinning of the silicon on which the image sensor is made is a technique making it possible to improve the colorimetry by minimizing the interference between neighboring image points corresponding to different colors; the interference is reduced thanks to the fact that the colored filters which are used to separate the primary components of the light can be deposited on the rear face and not on the front face of a silicon wafer and they are therefore closer to the photosensitive areas formed in silicon; the front face is that on which the deposition and etching operations of the layers forming the essential part of the photodetector array and of its control circuits are made.
  • a color image sensor on thinned silicon can be produced in the following manner: one starts from a semiconductor wafer (silicon in principle) on the front face of which masking operations, implantation of impurities are carried out , depositing various temporary or permanent composition layers, etchings of these layers, heat treatments, etc.
  • the filters are placed below the photosensitive zones, opposite the insulating and conductive layers which are then on the other side of the photosensitive zones. This means that when using the sensor in a camera, the light will come from the rear side of the sensor, pass through the color filters and directly reach the photosensitive areas without having to pass through the stack of insulating and conductive layers. It is this proximity between the photosensitive zones and the color filters which ensures good colorimetry, provided that the thinning is very pronounced: the residual thickness of silicon after thinning is approximately 5 to 20 micrometers.
  • the first problem is a problem of electrical contact between the outside of the sensor and the circuitry which has been etched on the front face of the semiconductor wafer, front face which is no longer accessible a once the semiconductor wafer has been transferred onto a transfer substrate; it is therefore necessary that manufacturing steps are provided to make this access possible despite the postponement operation and these manufacturing steps must be industrially economical and efficient;
  • the second problem is a problem of alignment precision of the engravings which are made on the rear face with respect to the circuit patterns which may have been engraved, before this transfer operation, on the front face: the alignment of patterns on the successive layers of the same face is classic; aligning patterns on two different sides, one of which is no longer accessible, is a more difficult problem.
  • the object of the present invention is to propose a manufacturing method which makes it possible to provide a solution to these two problems at the same time.
  • This method is particularly advantageously applicable to the manufacture of color image sensors, but it is more generally applicable to the manufacture of all kinds of electronic chips produced from thinned silicon wafers.
  • a method of manufacturing electronic chips is proposed from a semiconductor wafer having on its face before a thin active layer of semiconductor material, this process comprising the production of etched layers on the active layer, the transfer of the wafer by its front face on a transfer substrate, the thinning of the semiconductor wafer by its rear face, then depositing and etching layers of material on the rear face thus thinned, process characterized in that narrow vertical trenches are dug in the wafer by its front face, before the transfer operation, these trenches extending to the inside the wafer to a depth approximately equal to the residual thickness of semiconductor wafer which will remain after the thinning operation, the trenches being filled with a conductive material isolated from the material of the active layer and constituting conductive vias between the front face and the rear face of the thinned edge.
  • narrow vertical trenches is meant trenches with parallel vertical sides whose width is several times smaller than the depth and the length.
  • filled with a conductive material is meant the fact that the conductive material is not only deposited on the walls of the trench but that it fills the open space during the construction of the trench.
  • These vertical trenches which therefore extend approximately to the future rear face of the wafer, can also serve as optical alignment marks for the photo-engravings on the rear face; in fact, they are positioned precisely with respect to the front face patterns, they are vertical, and, thanks to the differences in optical index between the semiconductor material and the materials which constitute the conductive vias, they are visible on the rear face after thinning because they lead directly to this rear face or else they approach at a very short distance from this rear face.
  • the trenches which serve as alignment marks are in principle non-functional with regard to the electronic circuitry: they are located outside this circuitry, or even sometimes outside the surface reserved for the chips on the wafer.
  • trenches which have a functional role of establishing electrical connections between the front face and the rear face. It is during the same photogravure operation that the trenches intended to serve as marks are engraved on the one hand and the trenches on the other hand intended to serve as conductive vias, and the operations of isolating the walls of the trenches and filling the trenches are also simultaneous for the alignment marks and the functional vias used to establish contacts between front face and rear face.
  • FIG. 1 represents a semiconductor wafer, in principle entirely made of silicon although this is not necessarily the case, on which a set of individual image sensor chips will be produced.
  • the wafer will be cut into individual chips at the end of the manufacturing process.
  • Each sensor comprises a rectangular matrix of photosensitive zones, and the associated circuits making it possible to collect the photogenerated charges in each pixel of the matrix and to establish an electronic signal representing the image received by the sensor.
  • the sensor manufacturing technology is preferably but not necessarily a CMOS (Complementary Metal Oxide Semiconductor) technology.
  • the semiconductor wafer of Figure 1 is preferably constituted by a silicon substrate 10, heavily p-type doped, on the front face of which is formed an epitaxial layer 12, also p-type but much less doped.
  • the epitaxial layer is the active layer in which the photosensitive areas are formed.
  • the substrate has a thickness of a few hundred micrometers and the epitaxial layer only about ten micrometers (preferably between 5 and 10 micrometers but possibly up to 30 micrometers). So general, the scales are not respected in the figures for greater readability.
  • Manufacturing involves on the one hand various diffusions and implantations in silicon from the upper face or front face of the wafer, in particular to form the photosensitive zones, and on the other hand successive deposits and etchings of conductive and insulating layers . Before carrying out these deposits and etching of electrically functional layers, steps specific to the present invention will be carried out.
  • FIG. 2 shows by way of illustration, four openings 20,
  • openings 22 and 24 are intended to form electrical contacts
  • aperture 26 furthest to the right can have other functions (insulation between different silicon zones). They are carried out in the same manufacturing step.
  • the openings are in principle in the form of narrow vertical trenches, that is to say essentially deeper than wide. The narrowness is necessary insofar as it will be seen that these trenches are filled later and that it is easier to fill a narrow trench than a wide opening.
  • the width of the trench is for example of the order of 1 to 4 micrometers for a depth of 5 to 30 micrometers.
  • the length of the trenches depends on the function of the trenches; it can typically be several tens of micrometers as required, either in terms of optical visibility (for alignment marks), either in terms of the need for contact surface (for contact openings).
  • the depth of the trenches is equal to the depth of the epitaxial layer, or slightly higher or slightly lower.
  • the trenches are shown as having exactly the depth of the epitaxial layer.
  • the formation of the trenches at the desired location is preferably done by surface oxidation of the epitaxial layer, therefore creation of an oxide layer 27 then masking with a resin, photogravure of the resin, etching of the silicon oxide in the openings of the resin, elimination of the resin, and etching of the silicon by anisotropic reactive ion etching where the silicon is not protected by the oxide.
  • the preferred solution (FIG. 3) then consists first of all in surface oxidation of the wafer so as to cover its surface and the walls of the trenches with a thin film (a few tens of nanometers thick) of insulating silicon oxide 28, then to deposit a highly doped polycrystal ⁇ n 30 silicon, therefore conductive.
  • the deposit fills the narrow trenches and covers the surface of the wafer. Silicon doped polycrystalline is then eliminated over a vertical thickness which corresponds to the thickness deposited on the wafer.
  • the silicon remains in the trenches ( Figure 4) and constitutes conductive vias 20 '22', 24 ', 26' between the front face of the active epitaxial layer 12 and the rear face of this layer.
  • These vias will effectively have a function of conducting vias for establishing electrical contacts with regard to the openings 22 and 24 but not necessarily with regard to the openings 20 and 26.
  • the steps of manufacturing the image sensor are then carried out. proper with its associated circuits, that is to say the doping stages, the implantations in the epitaxial layer, the heat treatments, the deposits of conductive and insulating layers, the photogravures necessary each time, etc. We will not go into the details of this manufacture which is now classic. FIG.
  • insulating layer 31 which covers the surface of the wafer and which is open locally to ensure contacts, in particular above the conductive vias 22 'and 24';
  • a conductive layer 32 of highly doped polycrystalline metal or silicon, which serves to establish interconnections in the circuit and which comes in particular, through the insulating layer 31, with the conductive vias 22 'and 24';
  • a layer 34 a stack of multiple insulating and conductive layers photo-etched according to the appropriate patterns to constitute the sensor and its associated circuits.
  • the trenches 20, filled with polycrystalline silicon 30 isolated by the insulating layer 28 and transformed into vias 20 ′ serve as optical alignment marks for the photogravure operations which follow the realization of these trenches. All the etching patterns made by the front face of the semiconductor wafer are therefore gradually aligned one on the other, taking the initial trenches 20 as an initial reference.
  • the conductive vias 20 ′ are visible due to the differences in index between the silicon materials , polycrystalline silicon, and silicon oxide which compose them.
  • the end of the deposition and etching process of the layers on the front face in principle comprises a planarization step, that is to say a layer deposition step which bridges the differences in level of relief due to the successive steps of deposition and of engraving.
  • the upper part of the layer 34 is a flat surface, for example produced using a deposit of silicon oxide or planarizing polyimide.
  • the processing of the front face of the semiconductor wafer is now complete.
  • the wafer is then transferred onto a transfer substrate 40 (FIG. 6).
  • This transfer is made by the front face of the wafer, that is to say that it is the planarized front face which is bonded to a flat face of the transfer substrate.
  • the wafer 10 with its epitaxial layer 12 and its photo-etched layers 34 is therefore shown turned upside down, front face down, in FIG. 6 and the following figures.
  • the transfer of the silicon wafer can be done by several means, the simplest means being bonding by molecular adhesion, the great flatness of the surfaces in contact generating very high contact forces. Bonding with bonding material is also possible.
  • the optical marks formed by the bottom flush with vias 20 ′ formed in the trenches 20 This bottom is visible even if there remains a thin layer of insulator 28; it would be visible even if a thickness of 1 or 2 micrometers of epitaxial silicon remained between the bottom of the via and the rear face of the wafer.
  • the optical marks thus formed are well positioned relative to the patterns on the front face since the trenches are vertical.
  • an insulating layer 42 (FIG. 8) open locally at the location of the vias 22 'and 24'.
  • this insulating layer When this insulating layer is opened, the insulating bottom of the vias is also opened (layer 28). If the trenches were dug to a depth slightly less than that of the epitaxial layer, additional steps of etching the epitaxial layer would be provided to complete the formation of the conductive vias.
  • conductive layer 44 preferably metallic (aluminum in particular) which will be used in particular to form interconnections and to form contact pads intended to ensure the connection with the outside of the chip after the end of manufacture.
  • this layer can also serve as a masking layer to protect from light the sensor areas (inside the pixel matrix or in the peripheral circuits) which, due to the fact that silicon is inherently photosensitive, can be disturbed by light.
  • This interconnection layer 44 has been shown not only in the form of a contact pad 44 'which comes into direct contact with the vias 22' and 24 ', but also in the form of periodic patterns 44 "for masking inside. an area corresponding to the pixel matrix of the image sensor (left part of FIG. 8).
  • the contact pad 44 ′ may serve as a solder pad for a wired connection, or else be connected by an interconnection of layer 44 has a wire connection solder pad located not above vias 22 'and 24' but at another location (the pads are in principle at the periphery of the chip); it is however easier to plan that the solder pads are located directly above the vias which are then at the periphery of the chip.
  • the deposition and etching operations on the rear face include in particular the deposit and successive engraving of tr three layers of filters colors arranged in a matrix to define juxtaposed pixels corresponding to the primary colors of light.
  • the process for depositing the colored filters is as follows: depositing a first planarization layer 46 above the entire rear face of the wafer. Filing and photoengraving of a first color of filters, then a second and then a third. These filter layers are symbolized in FIG. 9 by a layer 48 above an area considered to be the image taking area of the sensor. Figure 10 shows the completed section.
  • the filter layer depositing a first planarization layer 46 above the entire rear face of the wafer. Filing and photoengraving of a first color of filters, then a second and then a third.
  • FIGS. 11 and 12 show a detail of an external connection contact pad 44 ′ connected by conductive vias to a conductive area 32 which was produced during the manufacturing steps, before transfer to the substrate 40, on the front side of the edge.
  • the pad is constituted by a rectangular surface which covers two groups of trenches: the first group is constituted by a series of parallel trenches made up of conductive vias 22 'which all come into contact at the bottom with the zone 32 and at the top with the pad 44 '; the second group is an insulation trench 26 'which surrounds the entire epitaxial layer zone located under the external connection pad 44'.
  • This isolation trench is constituted exactly like the conductive vias 22 'but it is not connected to an upper conductor and a lower conductor. Its function is to electrically isolate from the rest of the epitaxial layer the entire epitaxial layer zone located under the contact pad 44 '.
  • Such isolation trenches could be provided to electrically isolate from each other different epitaxial layer zones.
  • a trench could isolate from the rest of the layer both a contact pad and an amplifier whose pad constitutes the output.
  • the width of the trenches is here about 1 micrometer
  • the thickness of the epitaxial layer therefore the depth of the trenches is about 6 micrometers
  • the lateral dimensions of the stud are of the order of 100 micrometers.
  • a layer of thermal silicon oxide 52 to show that the steps performed on the front face can of course include conventional thermal oxidation steps.
  • An important variant of the invention can be envisaged. In fact, in what has just been described, it is considered that the image sensor chip finally produced has contact pads on the face which receives light, the face which has been called the rear face of the semiconductor wafer. .
  • the wafer is again glued to another transfer substrate 60, transparent, made of glass or quartz. Light then arrives through this glass or quartz substrate.
  • the transfer substrate 40 becomes superfluous, the glass or quartz substrate ensuring the mechanical strength of the wafer.
  • the transfer substrate 40 is then removed or removed, by mechanical and / or chemical machining, until the upper part of the set of layers 34 is flush or almost flush.
  • These layers comprise in particular interconnection layers and they may in particular comprise a final metal layer comprising contact pads for soldering connection wires. In this case, it is not the pads 44 'which are used for contact with the outside since they are no longer accessible because of the glass or quartz transfer substrate. However, these are the studs of the assembly 34.
  • FIG. 13 represents the constitution of a sensor chip thus produced, on which appear, in addition to the elements already mentioned with reference to FIGS.
  • the transparent substrate 60 an external solder pad 62, connected through the layers of the assembly 34 to the conductive layer 32 and therefore to the layer 44, and a passivation and protection layer 64 open at the location of the pad 62.
  • the pad 62 is produced at the end of the step shown in FIG. 5 .

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

L’invention concerne la fabrication de capteurs d’image en couleur réalisés sur un substrat de silicium aminci. On fabrique le capteur à partir d’une tranche semiconductrice (10) comportant sur sa face avant une couche active mince (12) en matériau semiconducteur, et pour cela on réalise des couches gravées sur la couche active, le report de la tranche par sa face avant sur un substrat de report (40), l’amincissement de la tranche semiconductrice par sa face arrière, puis le dépôt, et la gravure de couches de matériaux sur la face arrière ainsi amincie. On prévoit également que des tranchées verticales étroites (20, 22, 24, 26) son creusées dans la tranche par sa face avant, avant l’operation de report, ces tranchées s’étendant à l’intérieur de la tranche sur une profondeur à peu près égale à l’épaisseur résiduelle de tranche semiconductrice qui subsistera après l’operation d’amincissement, les tranchées étant remplies d’un matériau conducteur isolé de la couche active et constituant des vias conducteurs (20’, 22’, 24’, 26’) entre la face avant et la face arrière de la couche amincie. Les tranchées servent à établir des connexions électriques entre la face avant et la face arrière de la tranche amincie. Elles peuvent aussi servir de marques d’alignement des motifs de la face avant sur ceux de la face arrière. Elles peuvent enfin servir à isoler électriquement des zones de couches actives les unes par rapport aux autres.

Description

PROCEDE DE FABRICATION DE PUCES ELECTRONIQUES EN SILICIUM AMINCI
L'invention concerne principalement la fabrication de capteurs d'image en couleur réalisés sur un substrat de silicium aminci. L'amincissement du silicium sur lequel est fait le capteur d'image est une technique permettant d'améliorer la colorimétrie en minimisant les interférences entre points d'image voisins correspondant à des couleurs différentes ; les interférences sont réduites grâce au fait que les filtres colorés qui servent à séparer les composantes primaires de la lumière peuvent être déposés sur la face arrière et non sur la face avant d'une plaquette de silicium et ils sont dès lors plus proches des zones photosensibles formées dans le silicium ; la face avant est celle sur laquelle sont faites les opérations de dépôt et gravure de couches formant l'essentiel de la matrice de photodétecteurs et de ses circuits de commande. Un capteur d'image en couleur sur silicium aminci peut être réalisé de la manière suivante : on part d'une tranche- semiconductrice (silicium en principe) sur la face avant de laquelle on effectue des opérations de masquage, d'implantation d'impuretés, de dépôt de couches de composition diverses provisoires ou définitives, de gravures de ces couches, de traitements thermiques, etc. ; ces opérations permettent de définir une matrice de pixels photosensibles et des circuits de traitement de signaux électriques associés à ces pixels ; on reporte ensuite la tranche par sa face avant contre la face avant d'un substrat de support ; on élimine la majeure partie de l'épaisseur de la tranche semiconductrice (c'est l'opération d'amincissement), laissant subsister sur le substrat de report une fine couche semiconductrice comprenant les zones photosensibles et les circuits associés ; et, ultérieurement, on dépose et on grave sur la face arrière de la couche semiconductrice ainsi amincie, diverses couches parmi lesquelles par exemple une couche métallique opaque et une couche de filtres de couleur. On comprend qu'avec ce procédé, les filtres de couleur ne se trouvent pas au-dessus d'un empilement de couches isolantes et conductrices qui ont pu être déposées (en technologie CMOS ou une autre technologie) sur les zones photosensibles au cours de la fabrication de la tranche semiconductrice. Bien au contraire, les filtres sont placés au-dessous des zones photosensibles, à l'opposé des couches isolantes et conductrices qui se trouvent alors de l'autre côté des zones photosensibles. Cela veut dire que dans l'utilisation du capteur dans une caméra, la lumière arrivera du côté de la face arrière du capteur, traversera les filtres colorés et atteindra directement les zones photosensibles sans avoir à traverser l'empilement de couches isolantes et conductrices. C'est cette proximité entre les zones photosensibles et les filtres colorés qui permet d'assurer une bonne colorimétrie, pourvu que l'amincissement soit très prononcé : l'épaisseur résiduelle de silicium après amincissement est de 5 à 20 micromètres environ. Ce procédé de fabrication pose deux types de problèmes : le premier problème est un problème de contact électrique entre l'extérieur du capteur et la circuiterie qui a été gravée sur la face avant de la tranche semiconductrice, face avant qui n'est plus accessible une fois que la tranche semiconductrice a été reportée sur un substrat de report ; il faut donc que des étapes de fabrication soient prévues pour rendre cet accès possible malgré l'opération de report et il faut que ces étapes de fabrication soient industriellement économiques et efficaces ; le deuxième problème est un problème de précision d'alignement des gravures qui sont faites sur la face arrière par rapport aux motifs de circuits qui ont pu être gravés, avant cette opération de report, sur la face avant : l'alignement de motifs sur les couches successives d'une même face est classique ; l'alignement de motifs situés sur deux faces différentes dont l'une n'est plus accessible est un problème plus difficile. La présente invention a pour but de proposer un procédé de fabrication qui permet de fournir une solution à ces deux problèmes à la fois. Ce procédé est applicable de manière particulièrement avantageuse à la fabrication de capteurs d'image en couleurs, mais il est applicable plus généralement à la fabrication de toutes sortes de puces électroniques réalisées à partir de tranches de silicium aminci. Selon l'invention, on propose un procédé de fabrication de puces électroniques à partir d'une tranche semiconductrice comportant sur sa face avant une couche active mince en matériau semiconducteur, ce procédé comportant la réalisation de couches gravées sur la couche active, le report de la tranche par sa face avant sur un substrat de report, l'amincissement de la tranche semiconductrice par sa face arrière, puis le dépôt et la gravure de couches de matériaux sur la face arrière ainsi amincie, procédé caractérisé en ce que des tranchées verticales étroites sont creusées dans la tranche par sa face avant, avant l'opération de report, ces tranchées s'étendant à l'intérieur de la tranche sur une profondeur à peu près égale à l'épaisseur résiduelle de tranche semiconductrice qui subsistera après l'opération d'amincissement, les tranchées étant remplies d'un matériau conducteur isolé du matériau de la couche active et constituant des vias conducteurs entre la face avant et la face arrière de la tranche amincie. Par l'expression "tranchées verticales étroites", on entend des tranchées à flancs verticaux parallèles dont la largeur est plusieurs fois plus petite que la profondeur et que la longueur. Par l'expression "remplies d'un matériau conducteur", on entend le fait que le matériau conducteur n'est pas seulement déposé sur les parois de la tranchée mais qu'il comble l'espace ouvert lors de la réalisation de la tranchée. Ces tranchées verticales, qui s'étendent donc à peu près jusqu'à la future face arrière de la tranche, peuvent aussi servir de marques d'alignement optique pour les photogravures sur la face arrière ; en effet, elles sont positionnées précisément par rapport aux motifs de face avant, elles sont verticales, et, grâce aux différences d'indice optique entre le matériau semiconducteur et les matériaux qui constituent les vias conducteurs, elles sont visibles sur la face arrière après amincissement car elles débouchent directement sur cette face arrière ou bien elles s'approchent à une très faible distance de cette face arrière. Les tranchées qui servent de marques d'alignement sont en principe non fonctionnelles en ce qui concerne la circuiterie électronique : elles sont situées en dehors de cette circuiterie, voire même parfois en dehors de la surface réservée aux puces sur la tranche. Mais elles sont constituées comme les tranchées qui ont un rôle fonctionnel d'établissement de connexions électriques entre la face avant et la face arrière. C'est lors d'une même opération de photogravure que sont gravées d'une part les tranchées destinées à servir de marques et d'autre part les tranchées destinées à servir de vias conducteurs, et les opérations d'isolement des parois des tranchées et de remplissage des tranchées sont également simultanées pour les marques d'alignement et les vias fonctionnels servant à établir des contacts entre face avant et face arrière.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - les figures 1 à 9 représentent les étapes successives de fabrication d'une puce de capteur d'image en couleur ; - la figure 10 représente la puce terminée ; - les figures 11 et 12 représentent, respectivement en coupe et en vue de dessus, la constitution d'un plot de contact de la puce. - la figure 13 représente une variante de réalisation.
La figure 1 représente une tranche semiconductrice, en principe entièrement en silicium bien que ce ne soit pas obligatoirement le cas, sur laquelle on va réaliser une ensemble de puces de capteurs d'image individuels. La tranche sera découpée en puces individuelles à la fin du processus de fabrication. Chaque capteur comprend une matrice rectangulaire de zones photosensibles, et les circuits associés permettant de recueillir les charges photogénérées en chaque pixel de la matrice et d'établir un signal électronique représentant l'image reçue par le capteur. La technologie de fabrication du capteur est de préférence mais pas obligatoirement une technologie CMOS (Complementary Métal Oxide Semiconductor). La tranche semiconductrice de la figure 1 est de préférence constituée par un substrat de silicium 10, fortement dopé de type p, sur la face avant duquel est formée une couche épitaxiale 12, également de type p mais beaucoup moins dopée. La couche épitaxiale est la couche active dans laquelle sont formées les zones photosensibles. Typiquement, le substrat a une épaisseur de quelques centaines de micromètres et la couche épitaxiale seulement une dizaine de micromètres (de préférence entre 5 et 10 micromètres mais pouvant aller jusqu'à 30 micromètres). De manière générale, les échelles ne sont pas respectées sur les figures pour une plus grande lisibilité. La fabrication implique d'une part des diffusions et implantations diverses dans le silicium à partir de la face supérieure ou face avant de la tranche, pour former notamment les zones photosensibles, et d'autre part des dépôts et gravures successives de couches conductrices et isolantes. Avant de procéder à ces dépôts et gravures de couches électriquement fonctionnelles, on va effectuer des étapes spécifiques à la présente invention. On notera qu'on pourrait aussi envisager de les effectuer après ces dépôts et gravures ou à une étape intermédiaire, mais la réalisation de ces étapes en début de processus est préférée. Ces étapes spécifiques consistent à former des ouvertures profondes verticales, en forme de tranchées étroites dans pratiquement toute l'épaisseur du silicium de la couche épitaxiale 12. La figure 2 représente à titre d'illustration, quatre ouvertures 20,
22, 24, 26 ainsi formées sur la face avant de la tranche. Dans le mode de réalisation décrit, certaines de ces ouvertures (ouverture la plus à gauche 20 sur la figure 2) sont destinées à former des marques d'alignement, d'autres (ouvertures 22 et 24) sont destinées à former des contacts électriques, et d'autres encore (ouverture 26 la plus à droite) peuvent avoir d'autres fonctions (isolation entre différentes zones de silicium). Elles sont réalisées dans une même étape de fabrication. Les ouvertures sont en principe en forme de tranchées verticales étroites, c'est-à-dire essentiellement plus profondes que larges. L'étroitesse est nécessaire dans la mesure où on verra qu'on comble ultérieurement ces tranchées et qu'il est plus facile de combler une tranchée étroite qu'une ouverture large. Ainsi, pour une ouverture de contact électrique devant laisser passer un courant important, on préférera réaliser plusieurs tranchées étroites voisines plutôt qu'une large ouverture, comme on le verra plus loin ; c'est pourquoi on a représenté côte à côte deux ouvertures 22 et 24 qui sont cependant destinées à former un seul contact électrique. La largeur de la tranchée est par exemple de l'ordre de 1 à 4 micromètres pour une profondeur de 5 à 30 micromètres. La longueur des tranchées dépend de la fonction des tranchées ; elle peut typiquement être de plusieurs dizaines de micromètres selon les besoins, soit en termes de visibilité optique (pour les marques d'alignement), soit en termes de besoin de surface de contact (pour les ouvertures de contact). La profondeur des tranchées est égale à la profondeur de la couche épitaxiale ou bien légèrement supérieure ou légèrement inférieure. Pour les marques d'alignement, - ces marques resteront visibles ultérieurement même si les tranchées ne descendent pas jusqu'au fond de la couche épitaxiale : il peut subsister 1 à 3 micromètres de silicium épitaxial entre le fond de la tranchée et le bas de la couche épitaxiale sans que ce soit gênant optiquement (la couche épitaxiale étant relativement transparente). Pour les contacts électriques et l'isolation, on a avantage à faire descendre les tranchées jusqu'à la limite entre la couche épitaxiale 10 et le substrat, voire même légèrement au delà, pour ne pas avoir besoin de graver une épaisseur de couche épitaxiale ensuite. Si à la fois des marques d'alignement et des contacts ou des tranchées d'isolation sont prévus, on donnera la même profondeur à toutes les tranchées et cette profondeur sera de préférence égale à la profondeur de la couche épitaxiale. Sur les figures, les tranchées sont représentées comme ayant exactement la profondeur de la couche épitaxiale. La formation des tranchées à l'endroit désiré se fait de préférence par oxydation superficielle de la couche épitaxiale, donc création d'une couche d'oxyde 27 puis masquage par une résine, photogravure de la résine, attaque de l'oxyde de silicium dans les ouvertures de la résine, élimination de la résine, et attaque du silicium par gravure ionique réactive anisotrope là où le silicium n'est pas protégé par l'oxyde. On sait bien aujourd'hui faire des tranchées verticales étroites de 1 à 3 micromètres de large sur une profondeur de 10 micromètres ou plus. On va reboucher les tranchées ainsi formées, d'une part pour planariser la surface en vue des étapes ultérieures de photogravure, d'autre part pour former des vias conducteurs pour les ouvertures de contact. La solution préférée (figure 3) consiste alors d'abord à oxyder superficiellement la tranche de manière à recouvrir sa surface et les parois des tranchées d'une fine pellicule (quelques dizaines de nanomètres d'épaisseur) d'oxyde de silicium isolant 28, puis à effectuer un dépôt de silicium polycristalϋn 30 fortement dopé, donc conducteur. Le dépôt comble les tranchées étroites et recouvre la surface de la tranche. Le silicium polycristallin dopé est alors éliminé sur une épaisseur verticale qui correspond à l'épaisseur déposée sur la tranche. Le silicium subsiste dans les tranchées (figure 4) et constitue des vias conducteurs 20' 22', 24', 26' entre la face avant de la couche active épitaxiale 12 et la face arrière de cette couche. Ces vias auront effectivement une fonction de vias conducteurs pour l'établissement de contacts électriques en ce qui concerne les ouvertures 22 et 24 mais pas nécessairement en ce qui concerne les ouvertures 20 et 26. On effectue alors les étapes de fabrication du capteur d'image proprement dit avec ses circuits associés, c'est-à-dire les étapes de dopage, les implantations dans la couche épitaxiale, les traitements thermiques, les dépôts de couches conductrices et isolantes, les photogravures nécessaires à chaque fois, etc. On n'entrera pas dans le détail de cette fabrication qui est maintenant classique. On a seulement représenté sur la figure 5 : - d'une part une couche isolante 31 qui recouvre la surface de la tranche et qui est ouverte localement pour assurer des contacts, notamment au dessus des vias conducteurs 22' et 24' ; - d'autre part une couche conductrice 32, en métal ou silicium polycristallin fortement dopé, qui sert à établir des interconnexions dans le circuit et qui vient notamment en contact, à travers la couche isolante 31, avec les vias conducteurs 22' et 24' ; - et enfin on a représenté globalement, sous forme d'une couche 34, un empilement de multiples couches isolantes et conductrices photogravées selon les motifs appropriés pour constituer le capteur et ses circuits associés. Lors des étapes de photogravure, les tranchées 20, remplies de silicium polycristallin 30 isolé par la couche isolante 28 et transformées en vias 20', servent de marques optiques d'alignement pour les opérations de photogravure qui suivent la réalisation de ces tranchées. Tous les motifs de gravure effectués par la face avant de la tranche semiconductrice sont donc progressivement alignés les uns sur les autres en prenant pour référence initiale les tranchées 20. Les vias conducteurs 20' sont visibles en raison des différences d'indice entre les matériaux silicium, silicium polycristallin, et oxyde de silicium qui les composent. La fin du processus de dépôt et gravure des couches sur la face avant comprend en principe une étape de planarisation, c'est-à-dire une étape de dépôt de couche qui comble les différences de niveau de relief dues aux étapes successives de dépôt et de gravure. On suppose donc que la partie supérieure de la couche 34 est une surface plane, par exemple réalisé à l'aide d'un dépôt d'oxyde de silicium ou de polyimide planarisant. Le traitement de la face avant de la tranche semiconductrice est maintenant terminé. La tranche est alors reportée sur un substrat de report 40 (figure 6). Ce report se fait par la face avant de la tranche, c'est-à-dire que c'est la face avant, planarisée, qui est collée sur une face plane du substrat de report. La tranche 10 avec sa couche épitaxiale 12 et ses couches photogravées 34 est donc représentée retournée, face avant vers le bas, sur la figure 6 et les figures suivantes. Le report de la tranche de silicium peut se faire par plusieurs moyens, le moyen le plus simple étant un collage par adhérence moléculaire, la grande planéité des surfaces en contact engendrant des forces de contact très élevées. Un collage avec un matériau de collage est également possible.
D'autres méthodes sont encore possibles. Après report de la tranche de silicium par sa face avant sur le substrat de report, on élimine par sa face arrière (en haut sur la figure 6) la majeure partie de l'épaisseur de la tranche de silicium pour ne laisser subsister que la couche active épitaxiale 12 (figure 7). L'opération d'amincissement peut se faire par usinage mécanique terminé par un usinage chimique, ou par usinage mécano-chimique, ou par usinage chimique uniquement, ou par d'autres procédés. L'amincissement fait affleurer le fond des tranchées 20, 22, 24, 26 qui ont été creusées et rebouchées dans les étapes précédentes. La surface de la tranche (appelée encore face arrière par référence à la face avant maintenant collée sur le substrat de report) peut subir maintenant des opérations de dépôt de couches et de gravures de couches. Pour l'alignement des motifs de gravure de ces couches, on utilise les marques optiques constituées par le fond affleurant des vias 20' formés dans les tranchées 20. Ce fond est visible même s'il subsiste une fine couche d'isolant 28 ; il serait d'ailleurs visible même si une épaisseur de 1 ou 2 micromètres de silicium épitaxial subsistait entre le fond du via et la face arrière de la tranche. Les marques optiques ainsi constituées sont bien positionnées par rapport aux motifs de la face avant puisque les tranchées sont verticales. Parmi les couches déposées et photogravées sur la face arrière, il y a en premier lieu une couche isolante 42 (figure 8) ouverte localement à l'endroit des vias 22' et 24'. Lors de l'ouverture de cette couche isolante on ouvre également le fond isolant des vias (couche 28). Si les tranchées étaient creusées à une profondeur légèrement inférieure à celle de la couche épitaxiale, des étapes complémentaires de gravure de la couche épitaxiale seraient prévues pour compléter la formation des vias conducteurs. Il y a aussi au moins une couche conductrice 44, de préférence métallique (aluminium notamment) qui servira notamment à former des interconnexions et à constituer des plots de contact destinés à assurer la connexion avec l'extérieur de la puce après la fin de la fabrication. Dans le cas d'un capteur d'image, cette couche peut aussi servir de couche de masquage pour protéger de la lumière des zones de capteur (à l'intérieur de la matrice de pixels ou dans les circuits périphériques) qui, en raison du fait que le silicium est par nature photosensible, peuvent être perturbées par la lumière. On a représenté cette couche d'interconnexions 44 non seulement sous forme d'un plot de contact 44' qui vient en contact direct avec les vias 22' et 24', mais aussi sous forme de motifs périodiques 44" de masquage à l'intérieur d'une zone correspondant à la matrice de pixels du capteur d'image (partie gauche de la figure 8). Le plot de contact 44' pourra servir de plot de soudure d'une connexion filaire, ou bien être relié par une interconnexion de la couche 44 à un plot de soudure de connexion filaire situé non pas au-dessus des vias 22' et 24' mais à un autre endroit (les plots sont en principe à la périphérie de la puce) ; il est cependant plus simple de prévoir que les plots de soudure sont directement situés au dessus des vias lesquels sont alors à la périphérie de la puce. Pour un capteur d'image en couleurs, outre la couche métallique 44, les opérations de dépôt et gravure sur la face arrière comprennent notamment le dépôt et la gravure successive de trois couches de filtres colorés arrangés matriciellement pour définir des pixels juxtaposés correspondant aux couleurs primaires de la lumière. Le processus de dépôt des filtres colorés est le suivant : dépôt d'une première couche de planarisation 46 au dessus de l'ensemble de la face arrière de la tranche. Dépôt et photogravure d'une première couleur de filtres, puis d'une deuxième puis d'une troisième. Ces couches de filtre sont symbolisées sur la figure 9 par une couche 48 au dessus d'une zone considérée comme la zone de prise d'image du capteur. La figure 10 représente la tranche terminée. La couche de filtres
48 est recouverte d'une dernière couche de planarisation et de protection 50. C'est une couche isolante. Elle est ouverte à l'endroit des plots de soudure 44' de sorte qu'un fil de connexion pourra être soudé entre ce plot et un boîtier dans lequel sera montée la puce. La tranche terminée est découpée classiquement en puces individuelles. Les figures 11 et 12 représentent un détail de réalisation d'un plot de contact de connexion extérieure 44' relié par des vias conducteurs à une zone conductrice 32 qui a été réalisée lors des étapes de fabrication, avant report sur le substrat 40, sur la face avant de la tranche. Le plot est constitué par une surface rectangulaire qui recouvre deux groupes de tranchées : le premier groupe est constitué par une série de tranchées parallèles constituées en vias conducteurs 22' qui viennent tous en contact en bas avec la zone 32 et en haut avec le plot 44' ; le deuxième groupe est une tranchée d'isolation 26' qui entoure toute la zone de couche épitaxiale située sous le plot de connexion extérieure 44'. Cette tranchée d'isolation est constituée exactement comme les vias conducteurs 22' mais elle n'est pas connectée à un conducteur supérieur et un conducteur inférieur. Sa fonction est d'isoler électriquement du reste de la couche épitaxiale toute la zone de couche épitaxiale située sous le plot de contact 44'. De telles tranchées d'isolation pourraient être prévues pour isoler électriquement les unes des autres différentes zones de couche épitaxiale. Par exemple, une tranchée pourrait isoler du reste de la couche à la fois un plot de contact et un amplificateur dont le plot constitue la sortie. La largeur des tranchées est ici d'environ 1 micromètre, l'épaisseur de la couche épitaxiale donc la profondeur des tranchées est d'environ 6 micromètres, les dimensions latérales du plot sont de l'ordre de 100 micromètres. Sur la figure 11 qui est agrandie par rapport aux figures précédentes, on a représenté une couche d'oxyde de silicium thermique 52 pour montrer que les étapes réalisées sur la face avant peuvent bien sûr inclure des étapes d'oxydation thermiques classiques. Une variante importante de l'invention peut être envisagée. En effet, dans ce qui vient d'être décrit, on considère que la puce de capteur d'image finalement réalisée possède des plots de contact sur la face qui reçoit de la lumière, face qu'on a appelée face arrière de la tranche semiconductrice. Mais on peut prévoir aussi qu'après le dépôt de la couche de planarisation finale 50 on colle à nouveau la tranche sur un autre substrat de report 60, transparent, en verre ou quartz. La lumière arrive alors par ce substrat de verre ou de quartz. Le substrat de report 40 devient superflu, le substrat de verre ou quartz assurant la tenue mécanique de la tranche. On supprime ou on enlève alors le substrat de report 40, par usinage mécanique et/ou chimique, jusqu'à faire affleurer ou presque affleurer la partie supérieure de l'ensemble de couches 34. Ces couches comprennent notamment des couches d'interconnexions et elles peuvent en particulier comporter une couche métallique finale comportant des plots de contact pour la soudure de fils de connexion. Dans ce cas, ce ne sont pas les plots 44' qui servent pour le contact avec l'extérieur puisqu'ils ne sont plus accessibles à cause du substrat de report en verre ou quartz. Mais ce sont les plots de l'ensemble 34. Cette solution remet comme face supérieure de la puce la face avant sur laquelle ont été réalisées classiquement les étapes de dépôts implantations, gravures servant à la constitution du capteur d'image. Bien que la face arrière ne soit alors plus accessible, les tranchées faites en début de procédé permettent d'accéder facilement, à travers les plots 44', les vias conducteurs 22', 24', les zones conductrices 32, et d'autres couches conductrices de l'ensemble 34, à la métallisation de masquage de lumière 44 qui serait autrement inaccessible. Ceci est important car il est souhaitable de pouvoir contrôler le potentiel de cette métallisation arrière. La figure 13 représente la constitution d'une puce de capteur ainsi réalisée, sur laquelle apparaissent, outre les éléments déjà mentionnés en référence aux figures 1 à 9, le substrat transparent 60, un plot de soudure extérieure 62, relié à travers les couches de l'ensemble 34 à la couche conductrice 32 et donc à la couche 44, et une couche de passivation et protection 64 ouverte à l'endroit du plot 62. Le plot 62 est réalisé à la fin de l'étape représentée à la figure 5.

Claims

REVENDICATIONS
1. Procédé de fabrication de puces électroniques à partir d'une tranche semiconductrice (10) comportant sur sa face avant une couche active mince (12) en matériau semiconducteur, ce procédé comportant la réalisation de couches gravées sur la couche active, le report de la tranche par sa face avant sur un substrat de report (40), l'amincissement de la tranche semiconductrice par sa face arrière, puis le dépôt et la gravure de couches de matériaux sur la face arrière ainsi amincie, procédé caractérisé en ce que des tranchées verticales étroites (20, 22, 24, 26) sont creusées dans la tranche par sa face avant, avant l'opération de report, ces tranchées s'étendant à l'intérieur de la tranche sur une profondeur à peu près égale à l'épaisseur résiduelle de tranche semiconductrice qui subsistera après l'opération d'amincissement, les tranchées étant remplies d'un matériau conducteur isolé de la couche active et constituant des vias conducteurs (20', 22', 24', 26') entre la face avant et la face arrière de la couche amincie.
2. Procédé selon la revendication 1 , caractérisé en ce que les tranchées sont formées avant d'autres étapes de dépôt et gravure de couches électriquement fonctionnelles sur la face avant de la tranche semiconductrice.
3. Procédé selon la revendication 1 et 2, caractérisé en ce qu'au moins une tranchée est constituée en forme de marque d'alignement visible de la face arrière après amincissement pour permettre un alignement des motifs de gravure des couches de la face arrière par rapport aux motifs de gravure de couches sur la face avant.
4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce qu'au moins une couche métallique (44) est déposée sur la face arrière de la tranche après amincissement, cette couche étant reliée, par des vias conducteurs formés dans au moins une tranchée étroite, à au moins une couche conductrice (32) formée, avant report de la tranche sur le substrat de report, sur la face avant de la tranche.
5. Procédé selon la revendication 4, caractérisé en ce que la couche métallique est une couche de masquage de lumière destinée à empêcher que la lumière ne frappe des parties sensibles à la lumière dans un capteur d'image réalisé sur la tranche.
6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce que des couches de filtres colorés sont déposées sur la face arrière de la tranche après report et amincissement.
7. Procédé selon la revendication , caractérisé en ce que, après dépôt des filtres colorés, on reporte la tranche semiconductrice et son substrat de report sur un autre substrat (60), transparent, et on élimine le substrat de report.
8. Procédé selon l'une des revendications précédentes, caractérisé en ce que les tranchées ont leurs parois internes recouvertes d'oxyde mince de silicium (28) et sont remplies de silicium polycristallin (30) fortement dopé pour être conducteur.
9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce qu'au moins une tranchée sert à isoler latéralement une portion de couche active d'autres portions de couche active, et notamment à isoler une zone de couche active située au dessous d'un plot de connexion extérieure, des zones de couche active voisines.
10. Procédé selon l'une des revendications 1 à 9, caractérisé en ce que la tranche semiconductrice comprend un substrat de silicium fortement dopé recouvert d'une couche épitaxiale plus faiblement dopée constituant la couche active, d'environ 5 à 20 micromètres d'épaisseur, et en ce que la profondeur des tranchées est sensiblement égale à l'épaisseur de la couche épitaxiale.
11. Capteur d'image en couleur comportant - un substrat de report (40, 60), - une couche de silicium de faible épaisseur dans laquelle est réalisée une matrice de zones photosensibles, - des couches gravées sur une face avant de cette couche de silicium, - au moins une couche métallique et des couches de filtres colorés gravées sur l'autre face, arrière, de la couche de silicium, - des tranchées verticales étroites traversant toute la couche de silicium, ayant leurs parois latérales revêtues d'une couche isolante et remplies d'un matériau conducteur.
12. Capteur d'image en couleur selon la revendication 11, caractérisé en ce qu'au moins une tranchée remplie de matériau conducteur constitue un via conducteur en contact d'un côté avec la couche métallique sur la face arrière, et de l'autre avec au moins une couche conductrice sur la face avant.
13. Capteur d'image en couleur selon la revendication 12, caractérisé en ce qu'il comporte une série de tranchées verticales parallèles, disposées sous un même plot de contact de connexion extérieure du capteur d'image et connectées électriquement à ce plot.
14. Capteur d'image en couleur selon l'une des revendications 11 à 13, caractérisé en ce qu'au moins une tranchée verticale constitue une tranchée d'isolation entre deux zones de silicium voisines de la couche de silicium.
15. Capteur d'image en couleur selon la revendication 14, caractérisé en ce que la tranchée qui constitue une tranchée d'isolation entoure complètement une zone de silicium située au dessous d'un plot de contact de connexion extérieure du capteur d'image.
PCT/EP2004/053003 2003-12-12 2004-11-18 Procede de fabrication de puces electroniques en silicium aminci WO2005067054A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP04820955A EP1700343A1 (fr) 2003-12-12 2004-11-18 Procede de fabrication de puces electroniques en silicium aminci
CA002546310A CA2546310A1 (fr) 2003-12-12 2004-11-18 Procede de fabrication de puces electroniques en silicium aminci
JP2006543528A JP4863214B2 (ja) 2003-12-12 2004-11-18 薄膜化シリコンからなる電子チップの製造方法
US10/582,711 US20070166956A1 (en) 2003-12-12 2004-11-18 Method for producing electronic chips consisting of thinned silicon

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR03/14595 2003-12-12
FR0314595A FR2863773B1 (fr) 2003-12-12 2003-12-12 Procede de fabrication de puces electroniques en silicium aminci

Publications (1)

Publication Number Publication Date
WO2005067054A1 true WO2005067054A1 (fr) 2005-07-21

Family

ID=34610613

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2004/053003 WO2005067054A1 (fr) 2003-12-12 2004-11-18 Procede de fabrication de puces electroniques en silicium aminci

Country Status (7)

Country Link
US (1) US20070166956A1 (fr)
EP (1) EP1700343A1 (fr)
JP (1) JP4863214B2 (fr)
CN (1) CN1894797A (fr)
CA (1) CA2546310A1 (fr)
FR (1) FR2863773B1 (fr)
WO (1) WO2005067054A1 (fr)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504277B2 (en) * 2005-10-12 2009-03-17 Raytheon Company Method for fabricating a high performance PIN focal plane structure using three handle wafers
US7749799B2 (en) 2005-11-15 2010-07-06 California Institute Of Technology Back-illuminated imager and method for making electrical and optical connections to same
FR2910705B1 (fr) * 2006-12-20 2009-02-27 E2V Semiconductors Soc Par Act Structure de plots de connexion pour capteur d'image sur substrat aminci
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
US7875948B2 (en) 2008-10-21 2011-01-25 Jaroslav Hynecek Backside illuminated image sensor
JP5682174B2 (ja) * 2010-08-09 2015-03-11 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
KR20130119193A (ko) * 2012-04-23 2013-10-31 주식회사 동부하이텍 후면 수광 이미지 센서와 그 제조방법
US9666523B2 (en) * 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US10043676B2 (en) * 2015-10-15 2018-08-07 Vishay General Semiconductor Llc Local semiconductor wafer thinning
CN108321215A (zh) * 2018-03-07 2018-07-24 苏州晶方半导体科技股份有限公司 光学指纹识别芯片的封装结构及其制作方法
US20230296994A1 (en) * 2022-03-21 2023-09-21 Infineon Technologies Ag Back Side to Front Side Alignment on a Semiconductor Wafer with Special Structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008506A (en) * 1996-04-25 1999-12-28 Nec Corporation SOI optical semiconductor device
US20020043699A1 (en) * 2000-10-18 2002-04-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
FR2829289A1 (fr) * 2001-08-31 2003-03-07 Atmel Grenoble Sa Capteur d'image couleur a colorimetrie amelioree et procede de fabrication
FR2829291A1 (fr) * 2001-08-31 2003-03-07 Atmel Grenoble Sa Procede de fabrication de capteur d'image couleur avec ouvertures de contact creusees avant amincissement

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0777224B2 (ja) * 1988-07-18 1995-08-16 日本電気株式会社 モノリシック集積回路素子の製造方法
JPH08236788A (ja) * 1995-02-28 1996-09-13 Nippon Motorola Ltd 半導体センサの製造方法
JP3426872B2 (ja) * 1996-09-30 2003-07-14 三洋電機株式会社 光半導体集積回路装置およびその製造方法
JPH11274501A (ja) * 1998-03-20 1999-10-08 Denso Corp 半導体装置
JP4250788B2 (ja) * 1998-10-15 2009-04-08 株式会社デンソー 半導体圧力センサの製造方法
JP2000183322A (ja) * 1998-12-15 2000-06-30 Sony Corp カラー固体撮像素子及びその製造方法
US6515317B1 (en) * 2000-09-29 2003-02-04 International Business Machines Corp. Sidewall charge-coupled device with multiple trenches in multiple wells
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
FR2829290B1 (fr) * 2001-08-31 2004-09-17 Atmel Grenoble Sa Capteur d'image couleur sur substrat transparent et procede de fabrication
EP1369929B1 (fr) * 2002-05-27 2016-08-03 STMicroelectronics Srl Procédé de fabrication de détecteurs optiques encapsulés et détecteur optique encapsulé fabriqué en utilisant ce procédé
JP4046069B2 (ja) * 2003-11-17 2008-02-13 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
KR100561004B1 (ko) * 2003-12-30 2006-03-16 동부아남반도체 주식회사 씨모스 이미지 센서 및 그 제조 방법
US7498647B2 (en) * 2004-06-10 2009-03-03 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008506A (en) * 1996-04-25 1999-12-28 Nec Corporation SOI optical semiconductor device
US20020043699A1 (en) * 2000-10-18 2002-04-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
FR2829289A1 (fr) * 2001-08-31 2003-03-07 Atmel Grenoble Sa Capteur d'image couleur a colorimetrie amelioree et procede de fabrication
FR2829291A1 (fr) * 2001-08-31 2003-03-07 Atmel Grenoble Sa Procede de fabrication de capteur d'image couleur avec ouvertures de contact creusees avant amincissement

Also Published As

Publication number Publication date
US20070166956A1 (en) 2007-07-19
CA2546310A1 (fr) 2005-07-21
JP4863214B2 (ja) 2012-01-25
CN1894797A (zh) 2007-01-10
EP1700343A1 (fr) 2006-09-13
FR2863773B1 (fr) 2006-05-19
FR2863773A1 (fr) 2005-06-17
JP2007518253A (ja) 2007-07-05

Similar Documents

Publication Publication Date Title
EP1421623B1 (fr) Capteur d'image couleur a colorimetrie amelioree et procede de fabrication
WO2008074688A1 (fr) Procede de fabrication de capteur d'image a haute densite d'integration
FR2930840A1 (fr) Procede de reprise de contact sur un circuit eclaire par la face arriere
EP2306520A1 (fr) Capteur d'image face arrière
EP1700343A1 (fr) Procede de fabrication de puces electroniques en silicium aminci
WO2006008411A1 (fr) Assemblage par adhesion moleculaire de deux substrats
EP1421624B1 (fr) Procede de fabrication de capteur d'image couleur avec ouvertures de contact creusees avant amincissement
EP1421622B1 (fr) Capteur d'image couleur sur substrat transparent et procede de fabrication
EP1425800B1 (fr) Capteur d'image avec creusement des couches de planarisation et procede de fabrication
FR3123151A1 (fr) Procédé de fabrication d'un dispositif optoélectronique
EP1421625B1 (fr) Procede de fabrication de capteur d'image couleur avec substrat de support soude plot sur plot
EP2092564B1 (fr) Structure de plots de connexion pour capteur d'image sur substrat aminci
FR3074962A1 (fr) Dispositif electronique capteur d'images
WO2006131427A2 (fr) Capteur d'image a substrat semiconducteur aminci avec metallisation arriere
WO2007071491A1 (fr) Capteur d'image aminci a plots de contact isoles par tranchee
FR3059143A1 (fr) Puce de capteur d'image
EP2720083B1 (fr) Procédé amélioré d'interconnexion pour micro-imageur
FR3037720A1 (fr) Composant electronique et son procede de fabrication
EP2246890A1 (fr) Mode de réalisation d'un module de capture d'images

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200480037092.5

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2546310

Country of ref document: CA

REEP Request for entry into the european phase

Ref document number: 2004820955

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2004820955

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2006543528

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2007166956

Country of ref document: US

Ref document number: 10582711

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 2004820955

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 10582711

Country of ref document: US