WO2005034512A1 - 画像投射システム及び画像投射システム用の駆動回路 - Google Patents

画像投射システム及び画像投射システム用の駆動回路 Download PDF

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WO2005034512A1
WO2005034512A1 PCT/JP2004/013959 JP2004013959W WO2005034512A1 WO 2005034512 A1 WO2005034512 A1 WO 2005034512A1 JP 2004013959 W JP2004013959 W JP 2004013959W WO 2005034512 A1 WO2005034512 A1 WO 2005034512A1
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pixel
image
overlapping area
element image
screen
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Application number
PCT/JP2004/013959
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Inventor
Masakazu Aoki
Takashi Hirakawa
Original Assignee
Sony Corporation
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    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03BAPPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
    • G03B37/00Panoramic or wide-screen photography; Photographing extended surfaces, e.g. for surveying; Photographing internal surfaces, e.g. of pipe
    • G03B37/04Panoramic or wide-screen photography; Photographing extended surfaces, e.g. for surveying; Photographing internal surfaces, e.g. of pipe with cameras or projectors providing touching or overlapping fields of view
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03BAPPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
    • G03B21/00Projectors or projection-type viewers; Accessories therefor
    • G03B21/13Projectors for producing special effects at the edges of picture, e.g. blurring
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00Details of colour television systems
    • H04N9/12Picture reproducers
    • H04N9/31Projection devices for colour picture display, e.g. using electronic spatial light modulators [ESLM]
    • H04N9/3141Constructional details thereof
    • H04N9/3147Multi-projection systems

Definitions

  • Image projection system and drive circuit for image projection system are Image projection system and drive circuit for image projection system
  • the present invention relates to an image projection system that displays an image to a user by projecting an image on a screen, and a drive circuit used in the image projection system.
  • a multi-image projection system (multi-projector) that displays an image larger than an image displayed by one projection device on a screen by projecting a plurality of element images arranged on a screen is known.
  • a multi-projector if there is a gap between element images or if there is a large difference in luminance between the element images, the seam becomes conspicuous and the image becomes difficult to see as a whole.
  • the luminance of the overlapping area of the element images can be changed by, for example, providing a filter in each projector that projects each element image.
  • this multi-projector it is necessary to change filters and the like in order to adjust or change the width of the overlapping range, which is complicated.
  • the present invention is an image projection system that displays a composite image larger than one element image on a screen by projecting a plurality of element images on one screen.
  • n (n n X n) element images and scales them up to the specified screen format.
  • the dividing and enlarging means for outputting the n image signals composed of the divided element images and an adjusting section for adjusting the signal level of the image signals are provided by the dividing and enlarging means.
  • the data processing means provided for each of them, and the n image signals whose levels have been adjusted by the data processing means are projected at the positions of the respective elemental images on one screen, and the synthesized image is formed.
  • the dividing and enlarging means constituting this drive circuit generates each element image such that the peripheral portion overlaps with the adjacent element image, and each adjustment unit of the data processing means adjusts the overlapping area on the left side of the element image.
  • Each pixel is multiplied by the pixel position from the left side of the pixel and the reciprocal of the number of pixels in the left overlapping area in the horizontal direction. Multiply the pixel position from the right side and the reciprocal of the number of pixels in the horizontal direction of the overlap area on the right side, and for each pixel in the overlap area on the upper side of the element image, determine the pixel position from the upper side of that pixel and the overlap area on the upper side.
  • the drive circuit according to the present invention is a drive circuit in an image projection system that projects a plurality of element images on one screen to display a composite image larger than one element image on the screen.
  • Dividing and enlarging means for generating an element image and outputting n image signals each having an element image power enlarged to a predetermined screen format and an adjusting unit for adjusting the signal level of the image signal are divided into Data processing means provided corresponding to each of the n image signals output from the enlarging means card, and n image signals whose levels have been adjusted by the data processing means are respectively converted to one screen.
  • the dividing and enlarging means generates each element image such that a peripheral portion overlaps with an adjacent element image. Further, each adjustment unit of the data processing means multiplies each pixel of the left overlapping area of the element image by a pixel position from the left side of the pixel and the reciprocal of the number of pixels in the horizontal direction of the left overlapping area, Each pixel of the overlapping area on the right side of the element image is multiplied by the pixel position from the right side of the pixel and the reciprocal of the number of pixels in the horizontal direction of the overlapping area on the right side, and each pixel of the upper overlapping area of the element image is multiplied.
  • the element is multiplied by the pixel position from the upper side of the pixel and the reciprocal of the number of pixels in the vertical direction of the upper overlapping area. And the reciprocal of the number of pixels in the vertical direction of the lower overlapping area. Further, the reciprocal multiplication is performed by a table for generating a coefficient corresponding to the overlap area width, a multiplier for multiplying the coefficient by the pixel value, and a right shift circuit for shifting the multiplication result by the right bit to the right. , And the multiplication value of the coefficient and the right shift amount is adjusted to be the reciprocal.
  • the gap between the element images is eliminated by generating each element image such that the peripheral portion overlaps with the adjacent element image.
  • each pixel in the overlapping area of the element image is multiplied by the reciprocal of the pixel position from the edge of the pixel and the number of pixels in the overlapping area to adjust the brightness of the pixel.
  • the luminance of the overlapping area of each element image is gradually reduced in the direction toward the periphery, and the element images are smoothly connected to each other.
  • each pixel in the overlapping area of the elemental image is multiplied by the pixel position of the edge force of the pixel and the reciprocal of the number of pixels in the overlapping area. , The brightness of the pixel is adjusted.
  • FIG. 1 is a block diagram showing a multi-projector to which the present invention has been applied.
  • FIG. 2 is a diagram for explaining an image dividing method in a multi-projector.
  • FIG. 3 is a diagram for explaining an image before being divided.
  • FIG. 4 is a diagram for describing an element image after division.
  • FIG. 5 is a diagram for explaining an overlapping area of an element image.
  • FIG. 6 is a block diagram showing an edge portion.
  • FIG. 7 is a diagram for explaining a scanning order in a screen.
  • FIG. 8A to FIG. 8C are diagrams showing an area specifying pulse and a counter value in an overlap area on the left end.
  • FIG. 9A to FIG. 9C are diagrams showing a pulse for specifying an area and a counter value in the overlap area on the right end.
  • FIG. 10 is a diagram showing a multiplication coefficient in the leftmost overlapping region when the width of the overlapping region on the left side is 64 dots.
  • FIG. 11 is a diagram showing a multiplication coefficient in the rightmost overlapping region when the width of the overlapping region on the left side is 64 dots.
  • FIG. 12A to FIG. 12C are diagrams showing an area specifying pulse and a counter value in an overlapping area at the upper end.
  • FIGS. 13A to 13C show a pulse and a count for specifying an area in the overlapping area at the lower end.
  • FIG. 14 is a diagram showing a multiplication coefficient in an upper end overlapping region when the width of the overlapping region on the upper side is 64 dots.
  • FIG. 15 is a diagram showing a multiplication coefficient in a lower overlap region when the width of the overlap region on the upper side is 64 dots.
  • FIG. 16 is a diagram showing an internal configuration of a horizontal processing unit and a vertical processing unit.
  • FIG. 17 is a diagram showing an internal configuration of a left end operation unit, a right end operation unit, an upper end operation unit, and a lower end operation unit.
  • FIG. 18 is a diagram showing coefficients when a multiplication coefficient for an overlap region in the horizontal direction and the vertical direction is obtained at the same time.
  • the multi-projector is a system that displays a plurality of images projected by a plurality of projection devices side by side on one screen and displays a composite image having a size larger than usual on the screen.
  • FIG. 1 shows a block diagram of a multi-projector 10 to which the present invention is applied.
  • the multi-projector 10 shown in FIG. 1 includes a division unit 11 that divides an input image signal, that is, an input image signal Vin into n image signals, and performs signal adjustment on the n divided image signals.
  • An adjustment unit 12 that performs the adjustment
  • a projection unit 13 that projects the n image signals whose signals have been adjusted by the adjustment unit 12 onto the screen 1
  • a control unit 14 that controls each unit.
  • the image G displayed in each divided area is hereinafter referred to as an element image.
  • the division unit 11 extracts an element image from one rectangular area, enlarges the element image into an image of a predetermined screen format (for example, SVGA, XGA, etc.), and generates one image signal.
  • the dividing unit 11 performs the above extraction and Perform enlargement processing for all divided areas! ⁇ Outputs n image signals.
  • the dividing unit 11 generates each element image such that an area (overlap area) that always overlaps with an adjacent element image always occurs.
  • the original image 21 is divided into two in the horizontal direction and two in the vertical direction.
  • the upper left element image 22 has an overlapping region 22R with the upper right element image 23 at the right end and an overlapping region 22B with the lower left element image 24 at the lower end.
  • the lower right corner there is an overlapping area 22M with the upper right, lower left, and lower right element images 23, 24, and 25.
  • the upper right element image 23 has an overlapping area 23L with the upper left element image 22 at the left end, an overlapping area 23B with the lower right element image 25 at the lower end, and an upper left and lower left corner at the lower left corner.
  • an overlapping region 24R with the lower right element image 25 exists at the right end portion
  • an overlapping region 24T with the upper left element image 22 exists at the upper end portion, and the upper right corner and the upper left corner at the upper right corner portion
  • the lower right element image 25 has an overlapping area 25L with the lower left element image 24 at the left end, an overlapping area 25T with the upper right element image 23 at the upper end, and an upper left corner at the upper left corner.
  • the upper right and lower left element images 22, 23 and 24 have an overlapping area 25M.
  • the dividing unit 11 divides the original image so that the adjacent element images 22 to 25 overlap each other, and generates each of the element images 22 to 25.
  • the number of dots in the vertical and horizontal directions is the same in all of the n divided element images.
  • the width of the force overlapping area may be different in each overlapping area. For example, as shown in FIG. 3, the width X dots (length in the horizontal direction) of the overlap region in the vertical direction may be different from the width Y line (length in the vertical direction) of the overlap region in the horizontal direction.
  • the control unit 14 controls the division position, the position and the width of the overlapping area, and the like.
  • the adjustment unit 12 receives n image signals composed of the element image colors output from the division unit 11.
  • the adjusting unit 12 includes n edge cards 15-1-15-n provided corresponding to each of the n image signals.
  • Each edge processing circuit 15-1—15-n has a corresponding one of n element image signals.
  • An element image signal is input.
  • the edge mask circuit 15-1-15-n processes the element image so that the luminance of the overlapping area of the element image gradually decreases in the direction toward the outer periphery. .
  • each element image has a different position and size of the overlapping area according to the position in the original image. For this reason, information indicating the occurrence position and size of the overlapping area of each element image is given from the control unit 14 to each edge controller 15-1-15-n, and the occurrence position and size are specified based on the information. Then, the image processing is performed.
  • the detailed inside of each edge circuit 15-1-15-n will be described later.
  • the projection unit 13 receives the n element image signals output from the adjustment unit 12.
  • the projection unit 13 includes n projection devices 16-1-16-n provided corresponding to each of the n element image signals.
  • One corresponding element image signal is input to each of the projection devices 13-1-13-n.
  • Each of the projection devices 13-1-13-n emits light according to the input element image signal, projects an image on the screen 1, and displays the image on the screen 1.
  • the element image projected by each of the projection devices 13-1—13-n has a different projection position on the screen 1 according to the position of the element image on the original image.
  • the projection angles of the projection devices 13-1 to 13-n with respect to the screen 1 are adjusted according to the position of the element image input thereto on the original image. Therefore, when the element images are projected, all the projection devices 13-1-13-n form one composite image, and the image is displayed to the user as one image on the screen 1.
  • the multi-projector 10 divides an input image to generate a plurality of element images, and projects the generated plurality of element images on one screen 1 using the projection device 13-1—13-n. I do. At this time, images to be projected from the respective projection devices 13-1-13-n are arranged on the screen 1 in the order of arrangement with respect to the original image. As a result, a larger image can be displayed on the screen 1 than when an image is displayed using only one projection device.
  • the multi-projector 10 when the element images projected from the respective projection devices are displayed side by side on the screen 1, an overlapping area is formed between the element images and the overlapping area is formed.
  • the caroage is applied so that the brightness gradually decreases in the direction toward the outer periphery. For this reason, in the multi-projector 10, the connection between the element images The seams can be displayed smoothly.
  • the edge circuits 15-1-15-n are collectively referred to as the edge circuits 15 and will be described together.
  • the scanning order of the image signal within one screen is the same as that of the normal image format. That is, the upper left pixel of the screen is set as a start point Ss, scanning is started in the horizontal direction from the start point S, horizontal scanning is performed from the left end to the right end, and horizontal scanning is performed from the upper end to the lower end. It is assumed that the scan proceeds in the opposite direction, and finally the pixel at the lower right of the screen ends at the end point Se.
  • the edge processing circuit 15 includes a first path 31 that performs signal processing on an area other than the overlapping area (non-overlapping area) in the screen and a second path 31 that performs signal processing on the overlapping area in the screen.
  • the first pass 31 has a gamma correction unit 34 for performing gamma correction on an input image signal.
  • the second pass 32 multiplies the input image signal by a coefficient (horizontal coefficient C or C).
  • HI H2 A horizontal multiplication processing unit 35 for calculating and a coefficient (vertical coefficient C or
  • It has a visual correction section 37 for performing visual correction, and a gain and bright processing section 38 for performing gain and brightness processing on the image signal subjected to visual correction.
  • the edge processing circuit 15 receives a predetermined one of the n element image signals divided by the division unit 11.
  • the input element image signal is supplied to a first path 31 and a second path 32.
  • the gamma correction unit 34 performs gamma correction processing on the input element image signal.
  • the second pass 32 the input element image signal is subjected to signal processing by the horizontal and vertical multiplication processing sections 35 and 36 such that the luminance decreases as the overlapping area of the element image moves toward the outer periphery. After that, the level is adjusted by the visual correction unit 37 and the gain and brightness processing unit 38.
  • selector 33 To output the image signal in the non-overlapping area, select the signal output from the first path 31.To output the image signal in the overlapping area, select the signal output from the second path 32. Then, the selected signal is output to the outside.
  • the edge processing circuit 15 includes a horizontal counter 41, a left end overlapping area specifying circuit 42, a right end overlapping area specifying circuit 43, a left end coefficient counter 44, and a right end coefficient counter 45.
  • the horizontal counter 41 is a counter that counts up an internal count value by one by a signal clock of an input image signal (CLK: a clock generated in a cycle of a pixel (dot) of the image signal).
  • CLK a clock generated in a cycle of a pixel (dot) of the image signal.
  • the internal count value is reset to 0 by the pulse (HSYNC). Therefore, the count value of the horizontal counter 41 indicates the horizontal dot position (pixel position) of the image signal currently being processed.
  • the number of dots XI (width) from the left side of the overlapping area 46 (see FIG. 8A) on the left side of the screen of the element image input to the edge processing circuit 15 is set from the control unit 14 in the left end overlapping area specifying circuit 42.
  • the left end overlapping area specifying circuit 42 refers to the count value of the horizontal counter 41, and if the horizontal dot position of the image signal currently being processed is within the overlapping area 46 on the left end of the screen. Generates a signal that is high, otherwise low.
  • the left end overlapping area specifying circuit 42 generates a flag (left end flag) for specifying the position of the left end overlapping area 46.
  • the left end overlapping area specifying circuit 42 outputs the number of dots X (width) from the left side of the overlapping area 46 on the right side of the screen. If there is no overlapping area 46 on the left end of the screen in the element image input to the edge circuit 15, the left end flag is always low and the left end width value X is set to “0”. Is set.
  • the right end overlapping area specifying circuit 43 the number of dots X (width) from the right side of the overlapping area 47 (see FIG. 9A) on the right end side of the screen of the element image input to the edge processing circuit 15 is set from the control unit 14. Have been.
  • the right end overlapping area specifying circuit 43 refers to the count value of the horizontal counter 41, and if the horizontal dot position of the image signal currently being processed is within the overlapping area 47 on the right end of the screen. Generates a signal that is high, otherwise low. That is, the right end overlap area specifying circuit 43 generates a flag (right end flag) for specifying the position of the right end overlap area 47.
  • the right end overlapping area specifying circuit 43 is provided at the right end of the screen. The number of dots X (width) from the right side of the overlap area 47 on the side is output.
  • the edge force the edge force
  • the right end flag is always low, and the right end width value X is set to "0".
  • the left end coefficient counter 44 is a counter that counts up the internal count value CH1 by a signal clock (CLK), and the count value CH1 is reset to 0 by a horizontal synchronization pulse (HSYNC). Further, the left end coefficient counter 44 is input as a left end flag force enable signal generated from the left end overlap region specifying circuit 42. Therefore, as shown in FIG. 10, the count value of the left end coefficient counter 44 indicates the distance (the number of dots) of the left side force of each dot in the left end overlapping area.
  • the right end coefficient counter 45 is a counter that counts down the internal count value CH2 by the signal clock (CLK), and the count value C is shifted to the right end by the horizontal synchronization pulse (HSYNC).
  • the right end flag generated from the end overlap area specifying circuit 43 is input as an enable signal. Therefore, as shown in FIG. 11, the count value of the right end coefficient counter 45 indicates the distance (the number of dots) of the right side force of each dot in the overlap region on the right end.
  • Counter value C and left edge width value X and counter value C and right edge width value X are for horizontal
  • the edge processing circuit 15 includes a vertical counter 51, an upper end overlapping area specifying circuit 52, a lower end overlapping area specifying circuit 53, an upper coefficient counter 54, and a lower coefficient counter 55.
  • the vertical counter 51 is a counter that counts up the internal count value by one by a horizontal synchronization pulse (HSYNC) of an input image signal, and the internal count value is reset to 0 by a vertical synchronization pulse (VSYNC). Therefore, the count value of the vertical counter 51 indicates the vertical line position (pixel position) of the image signal currently being processed.
  • the number of lines Y (width) of the upper side force of the overlapping area 56 (see FIG. 12A) on the upper end side of the screen of the element image input to the edge processing circuit 15 from the control unit 14 is set. Have been. As shown in FIG.
  • the upper end overlapping area specifying circuit 52 refers to the count value of the vertical force counter 51 and determines the vertical line position of the image signal currently being processed. A high signal is generated if the signal is within the overlapping area 56 on the upper edge of the screen, and a low signal is generated otherwise. That is, the upper end overlapping area specifying circuit 52 generates a flag (upper end flag) for specifying the position of the upper end overlapping area 56. Further, the upper end overlapping area specifying circuit 52 outputs the number of lines Y (width) from the upper side of the overlapping area 56 on the upper end side of the screen. When there is no overlapping area 56 at the upper end of the screen in the element image input to the edge color circuit 15, the upper end flag is always low and the upper end width value Y is set to "0". I have.
  • the lower end overlapping area specifying circuit 53 the number of lines Y (width) of the lower side of the overlapping area 57 (see FIG. 13A) on the lower end side of the screen of the element image input to the edge processing circuit 15 from the control unit 14 is set. Have been.
  • the lower end overlapping area specifying circuit 53 refers to the count value of the vertical force counter 51, and if the vertical line position of the image signal currently being processed is within the overlapping area 57 on the lower end side of the screen. Generates a signal that is high, otherwise low. That is, the lower end overlapping area specifying circuit 53 generates a flag (lower end flag) for specifying the position of the lower end overlapping area 57. Further, the lower end overlapping area specifying circuit 53 outputs the number of lines Y (width) from the lower side of the overlapping area 57 on the lower end side of the screen.
  • the lower end flag When there is no overlap area 57 on the lower end of the screen in the element image input to the circuit 15, the lower end flag is always low, and the lower end width value Y is set to "0".
  • the upper coefficient counter 54 counts the internal count value C by the horizontal synchronization pulse (HSYNC).
  • the upper end coefficient counter 54 is inputted as an upper end flag force enable signal generated from the upper end overlap region specifying circuit 52. Therefore, as shown in FIG. 14, the count value of the upper end coefficient counter 54 indicates the distance (the number of lines) of the upper side force of each line in the overlap region at the upper end!
  • the lower coefficient counter 55 counts the internal count value C by the horizontal synchronization pulse (HSYNC).
  • V2 This is a counter that counts down, and count value C is calculated by vertical sync panel (VSYNC).
  • the lower end flag generated from the lower end overlapping area specifying circuit 53 is input as an enable signal. Therefore, as shown in FIG. 15, the count value of the lower end coefficient counter 55 indicates the distance (the number of lines) of the lower side force of each line in the overlapping area at the lower end.
  • Counter value C and top width value Y and counter value C and bottom width value ⁇ are for vertical
  • the horizontal multiplication processing unit 35 is configured by connecting a left end operation unit 61 and a right end operation unit 62 in series.
  • the counter value C, the left end flag, and the left end width value X output from the left end coefficient counter 44 are input to the left end operation unit 61. Also, the rightmost operation
  • the vertical multiplication unit 36 is configured by connecting an upper end operation unit 63 and a lower end operation unit 64 in series.
  • the counter value C, the upper end flag, and the upper end width value Y output from the upper end coefficient counter 54 are input to the upper end operation unit 63. Also, the lower end operation
  • the left end operation unit 61, the right end operation unit 62, the upper end operation unit 63, and the lower end operation unit 64 all have the same configuration. Specifically, as shown in FIG. 17, a switching switch 65, a multiplier 66, And a divider 67.
  • the pixel value of the preceding stage color element image signal is input to the switching switch 65 for each dot.
  • the switch 65 is switched according to a flag (left end flag, right end flag, upper end flag or lower end flag).
  • the switch 65 supplies the input pixel value to the multiplier 66 when the flag is high, and outputs the input pixel value to the outside without any processing when the flag is low.
  • the multiplier 66 calculates the counter value C (the leftmost counter value C, the rightmost counter value C,
  • the multiplier 66 multiplies the counter value by the pixel value and outputs a weighted pixel value X.
  • the weighted pixel value X is supplied to the divider 67.
  • the divider 67 receives the weighted pixel value X output from the multiplier 66 and the width value (left end width value X, right end width value X, upper end width value Y or lower end width value Y). Divider 67 is weighted
  • the divider 67 includes a table 68 for generating the multiplication coefficient C and a multiplication coefficient C A multiplication circuit 69 for multiplying the pixel value X by the spotting pixel value, and a right bit shift circuit 70 for right bit shifting the multiplication result by the multiplication circuit 69 by the shift amount S.
  • Table 68 shows the entered width values (left edge width value X, right edge width value X, top edge width value Y or
  • the right bit shift circuit 70 is a circuit that performs division processing in powers of two units. In other words, the input value is set to "1Z2" when shifting right by 1 bit, the input value is set to "1Z4" when shifting right by 2 bits, and the input value is shifted when shifting right by 3 bits This is a circuit that is set to "1Z8" and the input value is set to "1Z256" when shifted right by 8 bits.
  • the table 68 stores the optimum coefficient C so that the output result is “1Z width value” in accordance with the right shift amount S. That is, the right bit shift circuit 70 can perform only in powers of two units. Therefore, in the divider 67, the coefficient C is generated from the table 68, and the pixel value is multiplied by the coefficient C by the multiplier 69, so that the “1Z width value” is obtained by multiplying the coefficient C and the right shift amount S. Processing similar to that of.
  • the overlap area is 3 dots or 3 lines.
  • the following coefficient C is realized in order to set the input value to 1Z3.
  • the horizontal multiplication processing unit 35 multiplies the count value C of the left end coefficient counter 44 by the reciprocal of the left end width 1ZX ( The input image signal is multiplied by the horizontal coefficient CH). Further, when the left end flag is low, that is, when the left end is outside the overlapping area, the horizontal multiplication processing unit 35 outputs the input image signal without performing any processing.
  • the horizontal coefficient CH linearly increases with the distance of the left side force for pixels in the leftmost overlapping region, and remains constant at 1 for the other pixels. Function. Therefore, the horizontal multiplication processing unit 35 can gradually decrease the luminance of the overlapping area of each element image in the direction toward the periphery with respect to the leftmost overlapping area, and the element adjacent to the left The seam with the image can be smoothed.
  • the processing unit 35 When the right end flag is low, that is, when the right end flag is outside the overlapping area, the processing unit 35 outputs the input image signal without any processing. That is, as shown in FIG. 9C, the horizontal coefficient CH linearly increases with the distance from the right side for pixels in the rightmost overlapping region, and remains constant at 1 for other pixels. Function. Therefore, the horizontal multiplication processing unit 35 can gradually reduce the luminance of the overlapping area of each element image in the direction toward the periphery with respect to the overlapping area at the right end, and can reduce the luminance of the overlapping area on the right side. The seam with the raw image can be smoothed.
  • the vertical multiplication processing unit 36 calculates a value (vertical coefficient CV) obtained by multiplying the count value CV1 of the upper end coefficient counter 54 by the reciprocal of the upper end width 1ZY (vertical coefficient CV) in the case of the upper end flag, i.e., in the case of the upper end overlap area. , And the input image signal.
  • the vertical multiplication processing unit 36 outputs the input image signal without performing any processing. That is, as shown in Fig. 12C, the vertical coefficient CV increases linearly with the distance from the upper side for the pixels in the upper overlap region, and remains 1 for the other pixels. It is a constant function!
  • the vertical multiplication processing unit 36 can gradually reduce the luminance of the overlapping region of each element image in the direction toward the periphery with respect to the overlapping region at the upper end, and the luminance of the overlapping region with the element image adjacent to the upper side can be reduced.
  • the seam can be smoothed.
  • the vertical multiplication processing unit 36 when the lower end flag is “1”, that is, in the overlapping area at the lower end, the count value CV2 of the lower end coefficient counter 55 and the reciprocal of the lower end width 1ZY
  • the value obtained by multiplying by 2 (vertical coefficient CV) is multiplied to the input image signal.
  • the vertical multiplication processing unit 36 outputs the input image signal without performing any processing.
  • the vertical coefficient CV increases linearly with the distance from the lower side for the pixels in the overlap region at the lower end, and remains constant at 1 for the other pixels. Be a function! Therefore, the vertical multiplication processing unit 36 can gradually decrease the luminance of the overlapping area of each element image in the direction toward the periphery with respect to the overlapping area at the lower end, and reduce the luminance of the overlapping area with the element image adjacent to the lower side. Seams can be smoothed.
  • the edge processing circuit 15 divides the overlapping region of the element image into the horizontal direction and the vertical direction, and multiplies the overlapping region in the horizontal direction by using the horizontal counter 41 indicating the pixel position in the horizontal direction.
  • the coefficient is obtained, and a coefficient for multiplying the vertical overlapping area is obtained using a vertical counter 51 indicating the pixel position in the vertical direction. Therefore, the corner portion Cc where the horizontal overlap region and the vertical overlap region overlap as shown in FIG. 18 can be obtained simply by multiplying the horizontal coefficient and the vertical coefficient. Processing can be performed for all areas.
  • the enable signal is generated from the left end overlapping region specifying circuit 42, the right end overlapping region specifying circuit 43, the upper end overlapping region specifying circuit 52 and the upper end overlapping region specifying circuit 53, and the coefficient counter is generated only in the overlapping region.
  • the counter values of 44, 45, 54 and 55 are operated, and the width of the overlap area (X, X, Y, Y)
  • the visual correction is performed by the visual correction unit 37 after multiplying the overlap area of the element image by the coefficient. Even if the luminance level is changed linearly by multiplying the overlapping area of the element image by a coefficient, the change in the amount of light perceived by the human eye is not linear. For this reason, the visual correction unit 37 adjusts the brightness using a look-up table that indicates the brightness at which the human eye perceives the amount of light linearly with respect to the input brightness. ing.

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Abstract

 本発明は、スクリーン上に画像を投写することによりユーザに映像を表示するマルチプロジェクタ(10)であり、このプロジェクタは、入力画像をn個の要素画像に分割する分割部(11)と、各要素画像のエッジ部分の輝度を加工するn個のエッジ加工部(15)と、n個の投写装置(16)とを備えている。分割部(11)は、隣接する要素画像との間でエッジ部分が重複するように、各要素画像を生成する。エッジ加工部(15)は、水平カウンタ及び垂直カウンタを用いて要素画像の重複領域の画素位置を特定し、そのカウント値を画像信号に乗算する。マルチプロジェクタ(10)は、各要素画像の重複領域の輝度をエッジに向かう方向に徐々に小さくすることができ、要素画像と要素画像とが滑らかに接続されてスクリーン上に表示される。

Description

画像投射システム及び画像投射システム用の駆動回路
技術分野
[0001] 本発明は、スクリーン上に画像を投写することによりユーザに映像を表示する画像 投写システム及びこの画像投射システムに用いられる駆動回路に関する。
本出願は、日本国において 2003年 10月 6日に出願された日本特許出願番号 200 3— 347444を基礎として優先権を主張するものであり、この出願は参照することによ り、本出願に援用される。
背景技術
[0002] 複数の要素画像をスクリーン上に並べて投写することにより、 1つの投写装置で表 示する画像よりも大きな画像をスクリーン上に表示するマルチ画像投写システム (マ ルチプロジェクタ)が知られている。マルチプロジェクタでは、要素画像と要素画像と に隙間があったり、要素画像と要素画像との輝度差が大き力つたりすると、継ぎ目が 目立ってしまい、全体として見づらい画像となってしまう。
このような問題を解決するため、要素画像と要素画像との継ぎ目部分を重複させて スクリーン上に投写し、さらに、各要素画像の重複領域の輝度を周縁に向力 方向に 徐々に小さくすることにより、要素画像と要素画像との継ぎ目を滑らかに表示するマ ルチプロジェクタが提案されて 、る。
従来提案されて ヽるマルチプロジェクタでは、要素画像の重複領域の輝度を変化 させるには、各要素画像を投写する個々のプロジェクタに例えばフィルタを設けたり することにより行うことができる。このマルチプロジェクタでは、重複範囲の幅の調整や 変更を行うには、フィルタ等の変更を行う必要があり煩雑であった。
発明の開示
発明が解決しょうとする課題
[0003] 本発明の目的は、従来の画像投射システムが有する問題点を解消するすることが できる新規な画像投射システム及びこの画像投射システムに用いられる駆動回路を 提供することにある。 本発明の他の目的は、複数の要素画像を 1つのスクリーン上に並べて投写すること により、 1つの要素画像よりも大きい合成画像をスクリーン上に表示する画像投写シス テムにおいて、要素画像と要素画像の重複領域の調整及び変更を簡易に行うことが できる画像投写システム及びその駆動回路を提供することにある。
本発明は、複数の要素画像を 1つのスクリーン上に対して投写することにより、 1つ の要素画像よりも大きい合成画像をスクリーン上に表示する画像投写システムであり
、複数の要素画像を 1つのスクリーン上に対して投写することにより、 1つの要素画像 よりも大きい合成画像をスクリーン上に表示する画像投写システムにおいて、入力画 像に対して水平方向 n (nは自然数。)分割及び垂直方向 n (nは自然数。)分割す
1 2 2
ることにより n (n=n X n )個の要素画像を生成し、所定の画面フォーマットに拡大さ
1 2
れた各要素画像からなる n本の画像信号を出力する分割拡大手段と、画像信号の信 号レベルの調整を行う調整部が、分割拡大手段カゝら出力された n本の画像信号のそ れぞれに対応して設けられたデータ処理手段と、データ処理手段によりレベル調整 がされた n本の画像信号を 1つのスクリーン上のそれぞれの要素画像の位置に投写 して、上記合成画像を上記スクリーン上に表示する投写手段とを有する駆動回路を 備える。
この駆動回路を構成する分割拡大手段は、隣接する要素画像との間で周縁部分 が重複するように各要素画像を生成し、データ処理手段の各調整部は、要素画像の 左側の重複領域の各画素に対して、その画素の左辺からの画素位置及び左側の重 複領域の水平方向の画素数の逆数を乗算し、要素画像の右側の重複領域の各画 素に対して、その画素の右辺からの画素位置及び右側の重複領域の水平方向の画 素数の逆数を乗算し、要素画像の上側の重複領域の各画素に対して、その画素の 上辺からの画素位置及び上側の重複領域の垂直方向の画素数の逆数を乗算し、要 素画像の下側の重複領域の各画素に対して、その画素の下辺からの画素位置及び 下側の重複領域の垂直方向の画素数の逆数を乗算し、この逆数の乗算は、重複領 域幅に対応した係数を発生するテーブルと、係数と画素値とを乗算する乗算器と、こ の乗算器による乗算結果を右ビットシフトする右シフト回路とにより行い、係数と右シ フト量との乗算値が逆数となるように調整されて!、る。 また、本発明に係る駆動回路は、複数の要素画像を 1つのスクリーン上に対して投 写することにより、 1つの要素画像よりも大きい合成画像をスクリーン上に表示する画 像投写システムにおける駆動回路であって、入力画像に対して水平方向 n (nは自 然数。)分割及び垂直方向 n (nは自然数。)分割することにより n (n=n X n )個の
2 2 1 2 要素画像を生成し、所定の画面フォーマットに拡大された各要素画像力もなる n本の 画像信号を出力する分割拡大手段と、画像信号の信号レベルの調整を行う調整部 が、分割拡大手段カゝら出力された n本の画像信号のそれぞれに対応して設けられた データ処理手段と、データ処理手段によりレベル調整がされた n本の画像信号を 1つ のスクリーン上のそれぞれの要素画像の位置に投写して、合成画像をスクリーン上に 表示する投写手段とを備える。
本発明に係る画像投射システムでは、分割拡大手段が、隣接する要素画像との間 で周縁部分が重複するように各要素画像を生成する。さらに、データ処理手段の各 調整部は、要素画像の左側の重複領域の各画素に対して、その画素の左辺からの 画素位置及び左側の重複領域の水平方向の画素数の逆数を乗算し、要素画像の 右側の重複領域の各画素に対して、その画素の右辺からの画素位置及び右側の重 複領域の水平方向の画素数の逆数を乗算し、要素画像の上側の重複領域の各画 素に対して、その画素の上辺からの画素位置及び上側の重複領域の垂直方向の画 素数の逆数を乗算し、要素画像の下側の重複領域の各画素に対して、その画素の 下辺からの画素位置及び下側の重複領域の垂直方向の画素数の逆数を乗算する。 さらに、逆数の乗算は、重複領域幅に対応した係数を発生するテーブルと、係数と 画素値とを乗算する乗算器と、この乗算器による乗算結果を右ビットシフトする右シフ ト回路とにより行い、係数と右シフト量との乗算値が逆数となるように調整されている。 本発明に係る画像投射システムでは、隣接する要素画像との間で周縁部分が重複 するように各要素画像を生成することにより、要素画像と要素画像との隙間をなくして いる。さらに、要素画像の重複領域の各画素に対して、その画素のエッジからの画素 位置及び重複領域の画素数の逆数を乗算して、その画素の輝度調整を行って 、る。 このことにより、各要素画像の重複領域の輝度を周縁に向力う方向に徐々に小さくし 、要素画像と要素画像とを滑らかに接続している。 本発明に係る画像投射システム及びこのシステムを駆動する駆動回路では、要素 画像の重複領域の各画素に対して、その画素のエッジ力 の画素位置及び重複領 域の画素数の逆数を乗算して、その画素の輝度調整を行っている。このため、本発 明に係る画像投射システム及びこのシステムを駆動する駆動回路では、各画素に乗 算する重複範囲の画素数のみを変更すれば、要素画像の重複領域の調整及び変 更を行うことができる。
本発明の更に他の目的、本発明によって得られる具体的な利点は、以下において 図面を参照して説明される実施の形態の説明力 一層明らかにされるであろう。 図面の簡単な説明
[図 1]図 1は、本発明を適用したマルチプロジェクタを示すブロック図である。
[図 2]図 2は、マルチプロジェクタでの画像分割方法について説明をするための図で ある。
[図 3]図 3は、分割される前の画像について説明をするための図である。
[図 4]図 4は、分割された後の要素画像について説明をするための図である。
[図 5]図 5は、要素画像の重複領域について説明をするための図である。
[図 6]図 6は、エッジ力卩ェ部を示すブロック図である。
[図 7]図 7は、画面内の走査順序について説明をするための図である。
[図 8]図 8A乃至図 8Cは、左端の重複領域での領域特定用のパルス及びカウンタ値 を示す図である。
[図 9]図 9A乃至図 9Cは、右端の重複領域での領域特定用のパルス及びカウンタ値 を示す図である。
[図 10]図 10は、左辺側の重複領域の幅が 64ドットであった場合の左端の重複領域 での乗算係数を示す図である。
[図 11]図 11は、左辺側の重複領域の幅が 64ドットであった場合の右端の重複領域 での乗算係数を示す図である。
[図 12]図 12A乃至図 12Cは、上端の重複領域での領域特定用のパルス及びカウン タ値を示す図である。
[図 13]図 13A乃至図 13Cは、下端の重複領域での領域特定用のパルス及びカウン タ値を示す図である。
[図 14]図 14は、上辺側の重複領域の幅が 64ドットであった場合の上端の重複領域 での乗算係数を示す図である。
[図 15]図 15は、上辺側の重複領域の幅が 64ドットであった場合の下端の重複領域 での乗算係数を示す図である。
[図 16]図 16は、水平処理部及び垂直処理部の内部構成について示す図である。
[図 17]図 17は、左端演算部、右端演算部、上端演算部及び下端演算部の内部構成 について示す図である。
[図 18]図 18は、水平方向及び垂直方向の重複領域に対する乗算係数を同時に求 めた場合の係数を示す図である。
発明を実施するための最良の形態
以下、本発明をマルチプロジェクタに適用した例を挙げて説明する。ここで、マルチ プロジェクタとは、複数の投写装置により投写される複数の画像を 1つのスクリーン上 に並べて表示して、通常よりも大きなサイズの合成画像をスクリーン上に表示するシ ステムである。
図 1に、本発明を適用したマルチプロジェクタ 10のブロック構成図を示す。
図 1に示すマルチプロジェクタ 10は、入力された画像信号、すなわち、入力画像信 号 Vinを n本の画像信号に分割する分割部 11と、分割された n本の画像信号に対し て信号調整を行う調整部 12と、調整部 12により信号調整がされた n本の画像信号を スクリーン 1に対して投写する投写部 13と、各部の制御を行う制御部 14とを備えてい る。
分割部 11は、入力画像信号の 1画面を n個の画面に分割し、各分割画面から構成 される画像信号を n本生成する。具体的には、入力画像信号 Vinの画面を、図 2に示 すように、水平方向に nl (nlは自然数。)分割し、垂直方向に n2 (n2は自然数。)分 割し、画面を n (n=nl X n2)個の矩形領域に分割する。分割した個々の領域に表示 されている画像 Gを、以下、要素画像という。分割部 11は、 1つの矩形領域から要素 画像を抽出し、その要素画像を所定の画面フォーマット (例えば、 SVGA, XGA等) の画像に拡大し、 1本の画像信号を生成する。分割部 11は、以上のような抽出及び 拡大処理を全ての分割領域に対して行!ヽ、 n本の画像信号を出力する。
ここで、分割部 11は、図 3及び図 4に示すように、隣接する要素画像との間で必ず 重複した領域 (重複領域)が生じるように、各要素画像を生成して 、る。
例えば、図 3に示すように、元画像 21を水平方向 2分割、垂直方向 2分割し、図 4に 示すように、左上,右上,左下及び右下の 4つの要素画像 22, 23, 24, 25を生成す るとする。この場合、図 4に示すように、左上の要素画像 22には、右端部分に右上の 要素画像 23との重複領域 22Rが存在し、下端部分に左下の要素画像 24との重複 領域 22Bが存在し、右下コーナ部分に右上,左下,右下の要素画像 23, 24, 25と の重複領域 22Mが存在する。右上の要素画像 23には、左端部分に左上の要素画 像 22との重複領域 23Lが存在し、下端部分に右下の要素画像 25との重複領域 23B が存在し、左下コーナ部分に左上,左下,右下の要素画像 22, 24, 25との重複領 域 23Mが存在する。左下の要素画像 24には、右端部分に右下の要素画像 25との 重複領域 24Rが存在し、上端部分に左上の要素画像 22との重複領域 24Tが存在し 、右上コーナ部分に右上,左上,左下の要素画像 22, 23, 25との重複領域 24Mが 存在する。右下の要素画像 25には、左端部分に左下の要素画像 24との重複領域 2 5Lが存在し、上端部分に右上の要素画像 23との重複領域 25Tが存在し、左上コー ナ部分に左上,右上,左下の要素画像 22, 23, 24との重複領域 25Mが存在する。 分割部 11は、以上のように、隣接する要素画像 22乃至 25が重なり合うように元画 像を分割して、各要素画像 22乃至 25を生成している。
なお、縦横のドット数は、分割された n個の要素画像の全てで同一である力 重複 領域の幅はそれぞれの重複領域で異なっていてもよい。例えば、図 3に示すように、 垂直方向の重複領域の幅 Xドット(水平方向の長さ)と、水平方向の重複領域の幅 Y ライン (垂直方向の長さ)が異なっていてもよい。分割位置や重複領域の位置及び幅 等は、制御部 14により制御がされる。
調整部 12には、分割部 11から出力された要素画像カゝら構成された n本の画像信 号が入力される。調整部 12は、 n本の画像信号の各々に対応して設けられた n個の エッジカ卩ェ回路 15- 1— 15- nを備えている。
各エッジ加工回路 15-1— 15-nには、 n本の要素画像信号のうちの対応する 1本の 要素画像信号が入力される。エッジカ卩ェ回路 15- 1— 15- nは、図 5に示すように、要 素画像の重複領域の輝度が外周に向力う方向に徐々に小さくなるように、要素画像 の加工処理を行う。なお、各要素画像は、元画像内での位置に応じて重複領域の位 置及び大きさが異なっている。そのため、各エッジカ卩ェ回路 15-1— 15-nは、各要素 画像の重複領域の発生位置及び大きさを示す情報が制御部 14から与えられ、その 情報に基づき発生位置及び大きさを特定して、上記の画像の加工処理を行う。各ェ ッジカ卩ェ回路 15-1— 15-nの詳細な内部については後述する。
投写部 13には、調整部 12から出力された n本の要素画像信号が入力される。投写 部 13は、 n本の要素画像信号の各々に対応して設けられた n個の投写装置 16-1— 16— nを備えている。
各投写装置 13-1— 13-nには、対応する 1本の要素画像信号が入力される。各投 写装置 13-1— 13-nは、入力された要素画像信号に応じた光を発光し、スクリーン 1 に対して画像を投写し、スクリーン 1上に画像を表示させる。
各投写装置 13-1— 13-nが投写する要素画像は、その要素画像の元画像上での 位置に応じてスクリーン 1に対する投写位置が異なる。各投写装置 13- 1— 13-nは、 自分に入力された要素画像の元画像上での位置に応じて、スクリーン 1に対する投 写角度が調整されている。したがって、全ての各投写装置 13-1— 13-n力も要素画 像が投写されると 1つの合成画像が形成され、ユーザに対して 1つの画像としてスクリ ーン 1に表示される。
以上のようにマルチプロジェクタ 10では、入力画像を分割して複数の要素画像を生 成し、生成した複数の要素画像を 1つのスクリーン 1上に投写装置 13-1— 13-nを用 いて投写する。このとき、各投写装置 13-1— 13-nから投写する画像を、元画像に対 する配置の順にスクリーン 1上に並べる。このことにより、 1つの投写装置のみを用い て画像を表示するよりも、大きい画像をスクリーン 1上に表示することができる。
さらに、マルチプロジェクタ 10では、各投写装置から投写される要素画像をスクリー ン 1上に並べて表示する際に要素画像と要素画像との間に重複領域ができるように しており、その重複領域は、外周に向力う方向に輝度が徐々に小さくなるようにカロェ が施されている。このため、マルチプロジェクタ 10では、要素画像と要素画像との継 ぎ目を滑らかに表示することができる。
次に、エッジカ卩ェ回路 15- 1— 15-nの内部回路について説明をする。
なお、各エッジカ卩ェ回路 15- 1— 15- nの内部構成は全て同一である。そのため、ェ ッジカ卩ェ回路 15-1— 15-nを総称してエッジカ卩ェ回路 15とし、まとめて説明をする。 また、画像信号の 1画面内の信号のスキャン順序は、図 6に示すように、通常の画像 フォーマットと同一である。すなわち、画面の左上の画素を開始点 Ssとし、この開始 点 Sから水平方向にスキャンが開始され、左端側から右端側へ水平方向スキャンされ 、さらに、水平方向のスキャンが上端側から下端側に向かい進んでいき、最後に画面 の右下の画素を終了点 Seとしてスキャンが終了するものとする。
エッジ加工回路 15は、図 7に示すように、画面内の重複領域以外の領域 (非重複 領域)に対する信号処理を行う第 1のパス 31と、画面内の重複領域に対する信号処 理を行う第 2のノ ス 32と、第 1のパス 31により処理された画像信号又は第 2のパス 32 により処理された画像信号のいずれか一方を選択して出力するセレクタ 33とを備え ている。
第 1のパス 31は、入力された画像信号に対してガンマ補正を行うガンマ補正部 34 を有している。
第 2のパス 32は、入力された画像信号に対して係数 (水平係数 C 又は C )を乗
HI H2 算する水平用乗算処理部 35と、入力された画像信号に対して係数 (垂直係数 C 又
VI
はじ )を乗算する垂直用乗算処理部 36と、係数が乗算された画像信号に対して視
V2
覚補正を行う視覚補正部 37と、視覚補正がされた画像信号に対してゲイン及びブラ イト処理を行うゲイン及びブライト処理部 38とを有している。
エッジ加工回路 15には、分割部 11により分割された n本の要素画像信号のうちの 所定の 1本の要素画像信号が入力される。入力された要素画像信号は、第 1のパス 3 1及び第 2のパス 32に供給される。第 1のパス 31では、入力された要素画像信号に 対して、ガンマ補正部 34によりガンマ補正処理を行う。第 2のパス 32では、入力され た要素画像信号に対して、水平用及び垂直用乗算処理部 35, 36により要素画像の 重複領域が外周に向力うほど輝度が減衰するように信号処理を施し、その後、視覚 補正部 37及びゲイン及びブライト処理部 38によりレベル調整を行う。セレクタ 33では 、非重複領域の画像信号を出力する場合には第 1のパス 31から出力された信号を 選択し、重複領域の画像信号を出力する場合には第 2のパス 32から出力された信号 を選択し、選択した信号を外部に出力する。
また、エッジ加工回路 15は、水平カウンタ 41と、左端重複領域特定回路 42と、右 端重複領域特定回路 43と、左端係数カウンタ 44と、右端係数カウンタ 45とを備えて いる。
水平カウンタ 41は、入力された画像信号の信号クロック (CLK:画像信号の画素(ド ット)の周期で発生されるクロック)により内部のカウント値を 1ずつカウントアップする カウンタであり、水平同期パルス(HSYNC)により内部のカウント値が 0にリセットされ る。したがって、水平カウンタ 41のカウント値は、現在処理中の画像信号の水平方向 のドット位置(画素位置)が示されて 、る。
左端重複領域特定回路 42には、制御部 14から、当該エッジ加工回路 15に入力さ れる要素画像の画面左端側の重複領域 46 (図 8A参照)の左辺からのドット数 XI (幅 )が設定されている。左端重複領域特定回路 42は、図 8Bに示すように、水平カウン タ 41のカウント値を参照し、現在処理中の画像信号の水平方向のドット位置が画面 左端側の重複領域 46内であればハイ、それ以外であればローとなるような信号を発 生する。つまり、左端重複領域特定回路 42は、左端側の重複領域 46の位置を特定 するフラグ (左端フラグ)を発生する。また、左端重複領域特定回路 42は、画面右端 側の重複領域 46の左辺からのドット数 X (幅)を出力する。なお、当該エッジ力卩ェ回 路 15に入力される要素画像に画面左端側の重複領域 46が存在しない場合には、 左端フラグは常にローとなっており、左端幅値 Xは" 0"に設定されている。
右端重複領域特定回路 43には、制御部 14から、当該エッジ加工回路 15に入力さ れる要素画像の画面右端側の重複領域 47 (図 9A参照)の右辺からのドット数 X (幅 )が設定されている。右端重複領域特定回路 43は、図 9Bに示すように、水平カウン タ 41のカウント値を参照し、現在処理中の画像信号の水平方向のドット位置が画面 右端側の重複領域 47内であればハイ、それ以外であればローとなるような信号を発 生する。つまり、右端重複領域特定回路 43は、右端側の重複領域 47の位置を特定 するフラグ (右端フラグ)を発生する。また、右端重複領域特定回路 43は、画面右端 側の重複領域 47の右辺からのドット数 X (幅)を出力する。なお、当該エッジ力卩ェ回
2
路 15に入力される要素画像に画面右端側の重複領域 47が存在しない場合には、 右端フラグは常にローとなっており、右端幅値 Xは" 0"に設定されている。
2
左端係数カウンタ 44は、信号クロック (CLK)により内部のカウント値 CH1をカウント アップするカウンタであり、水平同期パルス(HSYNC)によりカウント値 CH1が 0にリ セットされる。また、左端係数カウンタ 44は、左端重複領域特定回路 42から発生され た左端フラグ力 ネーブル信号として入力される。したがって、左端係数カウンタ 44 のカウント値は、図 10に示すように、左端の重複領域内の各ドットの、左辺力もの距 離 (ドット数)を示して 、ることとなる。
右端係数カウンタ 45は、信号クロック (CLK)により内部のカウント値 CH2をカウント ダウンするカウンタであり、水平同期パルス (HSYNC)によりカウント値 C が右端側
H2
の重複領域 47の幅(ドット数: X )にリセットされる。また、右端係数カウンタ 45は、右
2
端重複領域特定回路 43から発生された右端フラグがィネーブル信号として入力され る。したがって、右端係数カウンタ 45のカウント値は、図 11に示すように、右端の重複 領域内の各ドットの右辺力 の距離 (ドット数)を示して 、ることとなる。
カウンタ値 C 及び左端幅値 X並びにカウンタ値 C 及び右端幅値 Xは、水平用
HI 1 H2 2 乗算処理部 35に供給される。
また、エッジ加工回路 15は、垂直カウンタ 51と、上端重複領域特定回路 52と、下 端重複領域特定回路 53と、上端係数カウンタ 54と、下端係数カウンタ 55とを備えて いる。
垂直カウンタ 51は、入力された画像信号の水平同期パルス (HSYNC)により内部 のカウント値を 1ずつカウントアップするカウンタであり、垂直同期パルス(VSYNC) により内部のカウント値が 0にリセットされる。したがって、垂直カウンタ 51のカウント値 は、現在処理中の画像信号の垂直方向のライン位置 (画素位置)が示されている。 上端重複領域特定回路 52には、制御部 14から、当該エッジ加工回路 15に入力さ れる要素画像の画面上端側の重複領域 56 (図 12A参照)の上辺力ものライン数 Y ( 幅)が設定されている。上端重複領域特定回路 52は、図 12Bに示すように、垂直力 ゥンタ 51のカウント値を参照し、現在処理中の画像信号の垂直方向のライン位置が 画面上端側の重複領域 56内であればハイ、それ以外であればローとなるような信号 を発生する。つまり、上端重複領域特定回路 52は、上端側の重複領域 56の位置を 特定するフラグ (上端フラグ)を発生する。また、上端重複領域特定回路 52は、画面 上端側の重複領域 56の上辺からのライン数 Y (幅)を出力する。なお、当該エッジカロ ェ回路 15に入力される要素画像に画面上端側の重複領域 56が存在しない場合に は、上端フラグは常にローとなっており、上端幅値 Yは" 0"に設定されている。
下端重複領域特定回路 53には、制御部 14から、当該エッジ加工回路 15に入力さ れる要素画像の画面下端側の重複領域 57 (図 13A参照)の下辺力ものライン数 Y ( 幅)が設定されている。下端重複領域特定回路 53は、図 13Bに示すように、垂直力 ゥンタ 51のカウント値を参照し、現在処理中の画像信号の垂直方向のライン位置が 画面下端側の重複領域 57内であればハイ、それ以外であればローとなるような信号 を発生する。つまり、下端重複領域特定回路 53は、下端側の重複領域 57の位置を 特定するフラグ (下端フラグ)を発生する。また、下端重複領域特定回路 53は、画面 下端側の重複領域 57の下辺からのライン数 Y (幅)を出力する。なお、当該エッジカロ
2
ェ回路 15に入力される要素画像に画面下端側の重複領域 57が存在しない場合に は、下端フラグは常にローとなっており、下端幅値 Yは" 0"に設定されている。
2
上端係数カウンタ 54は、水平同期パルス (HSYNC)により内部のカウント値 C を
VI
カウントアップするカウンタであり、垂直同期パノレス (VSYNC)によりカウント値 C が
VI
0にリセットされる。また、上端係数カウンタ 54は、上端重複領域特定回路 52から発 生された上端フラグ力 ネーブル信号として入力される。したがって、上端係数カウン タ 54のカウント値は、図 14に示すように、上端の重複領域内の各ラインの上辺力もの 距離 (ライン数)を示して!/、ることとなる。
下端係数カウンタ 55は、水平同期パルス (HSYNC)により内部のカウント値 C を
V2 カウントダウンするカウンタであり、垂直同期パノレス (VSYNC)によりカウント値 C が
H2 下端側の重複領域 57のライン数 (Y )にリセットされる。また、下端係数カウンタ 55は
2
、下端重複領域特定回路 53から発生された下端フラグがィネーブル信号として入力 される。したがって、下端係数カウンタ 55のカウント値は、図 15に示すように、下端の 重複領域の各ラインの下辺力もの距離 (ライン数)を示していることとなる。 カウンタ値 C 及び上端幅値 Y並びにカウンタ値 C 及び下端幅値 Υは、垂直用
VI 1 V2 2
乗算処理部 36に供給される。
水平用乗算処理部 35は、図 16に示すように、左端演算部 61と右端演算部 62とが 直列に接続されて構成されている。左端演算部 61には、左端係数カウンタ 44から出 力されたカウンタ値 C 、左端フラグ及び左端幅値 Xが入力される。また、右端演算
HI 1
部 62には、右端係数カウンタ 45から出力されたカウンタ値 C 、右端フラグ及び右端
H2
幅値 X
2が入力される。
垂直用乗算処理部 36は、図 16に示すように、上端演算部 63と下端演算部 64とが 直列に接続されて構成されている。上端演算部 63には、上端係数カウンタ 54から出 力されたカウンタ値 C 、上端フラグ及び上端幅値 Yが入力される。また、下端演算
VI 1
部 64には、下端係数カウンタ 55から出力されたカウンタ値 C 、下端フラグ及び下端
V2
幅値 Y
2が入力される。
左端演算部 61、右端演算部 62、上端演算部 63及び下端演算部 64は、全て同一 の構成であり、具体的には、図 17に示すように、切換スィッチ 65と、乗算器 66と、除 算器 67とから構成されている。
切換スィッチ 65には、前段カゝら要素画像信号の画素値が 1ドット毎に入力される。 切換スィッチ 65は、フラグ (左端フラグ、右端フラグ、上端フラグ又は下端フラグ)に応 じて切り換えられる。切換スィッチ 65は、フラグがハイのときには入力された画素値を 乗算器 66に供給し、フラグがローのときには入力された画素値をそのまま何ら処理を せず外部に出力する。
乗算器 66は、カウンタ値 C (左端カウンタ値 C 、右端カウンタ値 C 、上端カウンタ
HI H2
値 C 又は下端カウンタ値 C )、切換スィッチ 65を介して入力された画素値とが入
VI V2
力される。乗算器 66は、カウンタ値と画素値とを乗算し、重み付けされた画素値 Xを 出力する。重み付け画素値 Xは、除算器 67に供給される。
除算器 67は、乗算器 66から出力された重み付け画素値 Xと、幅値 (左端幅値 X、 右端幅値 X、上端幅値 Y又は下端幅値 Y )とが入力される。除算器 67は、重み付
2 1 2
け画素値 Xを幅値で除算する。
除算器 67は、具体的には、乗算係数 Cを発生するテーブル 68と、乗算係数 Cと重 み付け画素値 Xとを乗算する乗算回路 69と、乗算回路 69による乗算結果をシフト量 Sだけ右ビットシフトする右ビットシフト回路 70とから構成される。
テーブル 68は、入力された幅値 (左端幅値 X、右端幅値 X、上端幅値 Y又は下
1 2 1 端幅値 Y )に応じて、最適な乗算係数 Cを発生するテーブルである。
2
右ビットシフト回路 70は、 2のべき乗単位で除算処理を行う回路である。つまり、 1ビ ット右シフトをしたときには入力された値を" 1Z2"にし、 2ビット右シフトをしたときには 入力された値を" 1Z4"にし、 3ビット右シフトをしたときには入力された値を" 1Z8"に し、 8ビット右シフトをしたときには入力された値を" 1Z256"にするといつた回路であ る。
ここで、テーブル 68は、右シフト量 Sに合わせて、出力結果が" 1Z幅値"となるよう に最適な係数 Cを格納している。すなわち、右ビットシフト回路 70では、 2のべき乗単 位でしかできない。そのため、除算器 67では、テーブル 68から係数 Cを発生して乗 算器 69により画素値にこの係数 Cを乗算することにより、係数 Cの乗算と右シフト量 S とで、 "1Z幅値"に近い処理を実現している。
例として、重複領域が 3ドット又は 3ラインである場合を考える。この場合、除算器 67 では、入力された値を 1Z3にするため、次のような係数 Cが実現される。
シフト量 S:係数 C :実現される演算:誤差
2bit 1 0.25 0.0833 25%
3bit 3 0.375 0.0416 12.5%
4bit 5 0.3125 0.0208 6.25%
5bit 11 0.34375 0.0104 3.125%
6bit 21 0.328125 0.0052 1.563%
7bit 43 0.3359375 0.0026 0.781%
8bit 85 0.33203125 0.0013 0.391%
上述のようにシフト量 S及び係数 Cを大きくすると誤差率が低くなり、 1Z3に近い処 理をすることができる。
水平用乗算処理部 35は、左端フラグがハイのとき、すなわち、左端の重複領域のと きには、左端係数カウンタ 44のカウント値 C と左端幅の逆数 1ZXとを乗算した値( 水平係数 CH)を、入力された画像信号に対して乗算する。また、水平用乗算処理部 35では、左端フラグがローのとき、すなわち、左端の重複領域以外のときには、入力 された画像信号に対して何ら処理をしないで出力する。つまり、図 8Cに示すように、 水平係数 CHは、左端の重複領域の画素に対しては左辺力 の距離に応じて直線 的に増加し、それ以外の画素に対しては 1のまま一定の関数となっている。したがつ て、水平用乗算処理部 35では、左端の重複領域に対して、各要素画像の重複領域 の輝度を周縁に向力う方向に徐々に小さくすることができ、左側に隣接する要素画像 との継ぎ目を滑らかにすることができる。
水平用乗算処理部 35では、右端フラグカ 、ィのとき、すなわち、右端の重複領域 のときには、右端係数カウンタ 45のカウント値 CH2と右端幅の逆数 1ZX 2とを乗算し た値 (水平係数 c )を、入力された画像信号に対して乗算する。また、水平用乗算処
H
理部 35では、右端フラグがローのとき、すなわち、右端の重複領域以外のときには、 入力された画像信号に対して何ら処理をしないで出力する。すなわち、図 9Cに示す ように、水平係数 CHは、右端の重複領域の画素に対しては右辺からの距離に応じ て直線的に増加し、それ以外の画素に対しては 1のまま一定の関数となっている。し たがって、水平用乗算処理部 35では、右端の重複領域に対して、各要素画像の重 複領域の輝度を周縁に向力う方向に徐々に小さくすることができ、右側に隣接する要 素画像との継ぎ目を滑らかにすることができる。
垂直用乗算処理部 36では、上端フラグカ 、ィのとき、すなわち、上端の重複領域 のときには、上端係数カウンタ 54のカウント値 CV1と上端幅の逆数 1ZYとを乗算し た値 (垂直係数 CV)を、入力された画像信号に対して乗算する。また、垂直用乗算 処理部 36では、上端フラグがローのとき、すなわち、上端の重複領域以外のときには 、入力された画像信号に対して何ら処理をしないで出力する。すなわち、図 12Cに示 すように、垂直係数 CVは、上端の重複領域の画素に対しては上辺からの距離に応 じて直線的に増加し、それ以外の画素に対しては 1のまま一定の関数となって!/、る。 したがって、垂直用乗算処理部 36では、上端の重複領域に対して、各要素画像の 重複領域の輝度を周縁に向力う方向に徐々に小さくすることができ、上側に隣接する 要素画像との継ぎ目を滑らかにすることができる。 垂直用乗算処理部 36では、下端フラグカ 、ィのとき、すなわち、下端の重複領域 のときには、下端係数カウンタ 55のカウント値 CV2と下端幅の逆数 1ZY
2とを乗算し た値 (垂直係数 CV)を、入力された画像信号に対して乗算する。また、垂直用乗算 処理部 36では、下端フラグがローのとき、すなわち、下端の重複領域以外のときには 、入力された画像信号に対しては何ら処理をしないで出力する。すなわち、図 13Cに 示すように、垂直係数 CVは、下端の重複領域の画素に対しては下辺からの距離に 応じて直線的に増加し、それ以外の画素に対しては 1のまま一定の関数となって!/、る 。したがって、垂直用乗算処理部 36では、下端の重複領域に対して、各要素画像の 重複領域の輝度を周縁に向力う方向に徐々に小さくすることができ、下側に隣接する 要素画像との継ぎ目を滑らかにすることができる。
以上のように、エッジ加工回路 15では、要素画像の重複領域を水平方向と垂直方 向とに分け、水平方向の画素位置を示す水平カウンタ 41を利用して水平方向の重 複領域に乗算する係数を求め、垂直方向の画素位置を示す垂直カウンタ 51を利用 して垂直方向の重複領域に乗算する係数を求めている。このため、図 18に示すよう な水平方向の重複領域と垂直方向の重複領域とが重なるコーナ部分 Ccは、水平方 向の係数と垂直方向の係数とを乗算すればよいため、非常に簡単に全領域に対す る処理を行うことができる。
また、エッジ加工回路 15では、左端重複領域特定回路 42、右端重複領域特定回 路 43、上端重複領域特定回路 52及び上端重複領域特定回路 53からィネーブル信 号を発生して重複領域でのみ係数カウンタ 44, 45, 54, 55のカウンタ値の動作をさ せ、さらに、これらカウンタ値に重複領域の幅 (X , X , Y , Y )
1 2 1 2の逆数を乗算するこ とにより、画像信号に乗算する係数を求めているで、重複領域の幅 (X , X , Y , Y )
1 2 1 2 を外部力 任意に変更したとしても、常に正しい演算を行うことができる。
また、エッジ加工回路 15では、要素画像の重複領域に係数を乗算した後に、視覚 補正部 37により、視覚補正を行っている。要素画像の重複領域に係数を乗算するこ とにより、輝度レベルを直線的に変化させたとしても、人間の目が感じる光量の変化 は直線的にはならない。そのため、視覚補正部 37では、入力輝度に対して、人間の 目が線形に光量を感じる輝度を示したルックアップテーブルを用い、輝度調整を行つ ている。
このように視覚補正部 37を用いて視覚補正を行うことにより、非重複領域と重複領 域との境界部分が滑らかに接続されているように人間の目に対して表示させることが できる。
なお、本発明は、図面を参照して説明した上述の実施例に限定されるものではなく
、添付の請求の範囲及びその主旨を逸脱することなぐ様々な変更、置換又はその 同等のものを行うことができることは当業者にとって明らかである。

Claims

請求の範囲
[1] 1.複数の要素画像を 1つのスクリーン上に対して投写することにより、 1つの要素画 像よりも大きい合成画像をスクリーン上に表示する画像投写システムにおいて、 入力画像に対して水平方向 n (nは自然数。)分割及び垂直方向 n (nは自然数。
1 2 2
)分割することにより n (n=n X n )個の要素画像を生成し、所定の画面フォーマット
1 2
に拡大された各要素画像カゝらなる n本の画像信号を出力する分割拡大手段と、 画像信号の信号レベルの調整を行う調整部が、上記分割手段から出力された n本 の画像信号のそれぞれに対応して設けられたデータ処理手段と、
上記データ処理手段によりレベル調整がされた n本の画像信号を 1つのスクリーン 上のそれぞれの要素画像の位置に投写して、上記合成画像を上記スクリーン上に表 示する投写手段とを備え、
上記分割拡大手段は、隣接する要素画像との間で周縁部分が重複するように各要 素画像を生成し、
上記データ処理手段の各調整部は、要素画像の左側の重複領域の各画素に対し て、その画素の左辺力 の画素位置及び左側の重複領域の水平方向の画素数の逆 数を乗算し、要素画像の右側の重複領域の各画素に対して、その画素の右辺からの 画素位置及び右側の重複領域の水平方向の画素数の逆数を乗算し、要素画像の 上側の重複領域の各画素に対して、その画素の上辺からの画素位置及び上側の重 複領域の垂直方向の画素数の逆数を乗算し、要素画像の下側の重複領域の各画 素に対して、その画素の下辺からの画素位置及び下側の重複領域の垂直方向の画 素数の逆数を乗算し、上記逆数の乗算は、重複領域幅に対応した係数を発生する テーブルと、上記係数と画素値とを乗算する乗算器と、当該乗算器による乗算結果 を右ビットシフトする右シフト回路とにより行い、上記係数と右シフト量との乗算値が上 記逆数となるように調整された駆動回路を有することを特徴とする画像投写システム
[2] 2.上記データ処理手段の各調整部は、要素画像の左側の重複領域の各画素に対 して乗算するその画素の左辺からの画素位置を要素画像の左辺の重複領域の画素 を水平方向に 1画素ずつカウントアップすることにより生成し、要素画像の右側の重 複領域の各画素に対して乗算するその画素の右辺からの画素位置を、要素画像の 右辺の重複領域の画素を水平方向に 1画素ずつカウントダウンすることにより生成し
、要素画像の上側の重複領域の各画素に対して乗算するその画素の上辺からの画 素位置を要素画像の上辺の重複領域の画素を垂直方向に 1画素ずつカウントアップ することにより生成し、要素画像の下側の重複領域の各画素に対して乗算するその 画素の下辺力 の画素位置を要素画像の下辺の重複領域の画素を垂直方向に 1画 素ずつカウントダウンすることにより生成することを特徴とする請求の範囲第 1項記載 の画像投射システム。
[3] 3.上記データ処理手段により処理されたデータに対して、人間の目に対して線形と なるように輝度補正を行う輝度補正手段を備えることを特徴とする請求の範囲第 1項 記載の画像投射システム。
[4] 4.複数の要素画像を 1つのスクリーン上に対して投写することにより、 1つの要素画 像よりも大き 、合成画像をスクリーン上に表示する画像投写システムに用いられる駆 動回路において
入力画像に対して水平方向 n (nは自然数。)分割及び垂直方向 n (nは自然数。
1 2 2
)分割することにより n (n=n X n )個の要素画像を生成し、所定の画面フォーマット
1 2
に拡大された各要素画像カゝらなる n本の画像信号を出力する分割拡大手段と、 画像信号の信号レベルの調整を行う調整部が、上記分割拡大手段から出力された n本の画像信号のそれぞれに対応して設けられたデータ処理手段と、
上記データ処理手段によりレベル調整がされた n本の画像信号を 1つのスクリーン 上のそれぞれの要素画像の位置に投写して、上記合成画像を上記スクリーン上に表 示する投写手段とを備え、
上記分割拡大手段は、隣接する要素画像との間で周縁部分が重複するように各要 素画像を生成し、
上記データ処理手段の各調整部は、要素画像の左側の重複領域の各画素に対し て、その画素の左辺力 の画素位置及び左側の重複領域の水平方向の画素数の逆 数を乗算し、要素画像の右側の重複領域の各画素に対して、その画素の右辺からの 画素位置及び右側の重複領域の水平方向の画素数の逆数を乗算し、要素画像の 上側の重複領域の各画素に対して、その画素の上辺からの画素位置及び上側の重 複領域の垂直方向の画素数の逆数を乗算し、要素画像の下側の重複領域の各画 素に対して、その画素の下辺からの画素位置及び下側の重複領域の垂直方向の画 素数の逆数を乗算し、上記逆数の乗算は、重複領域幅に対応した係数を発生する テーブルと、上記係数と画素値とを乗算する乗算器と、当該乗算器による乗算結果 を右ビットシフトする右シフト回路とにより行い、上記係数と右シフト量との乗算値が上 記逆数となるように調整されて 、る
ことを特徴とする駆動回路。
[5] 5.上記データ処理手段の各調整部は、要素画像の左側の重複領域の各画素に対 して乗算するその画素の左辺からの画素位置を要素画像の左辺の重複領域の画素 を水平方向に 1画素ずつカウントアップすることにより生成し、要素画像の右側の重 複領域の各画素に対して乗算するその画素の右辺からの画素位置を、要素画像の 右辺の重複領域の画素を水平方向に 1画素ずつカウントダウンすることにより生成し 、要素画像の上側の重複領域の各画素に対して乗算するその画素の上辺からの画 素位置を要素画像の上辺の重複領域の画素を垂直方向に 1画素ずつカウントアップ することにより生成し、要素画像の下側の重複領域の各画素に対して乗算するその 画素の下辺力 の画素位置を要素画像の下辺の重複領域の画素を垂直方向に 1画 素ずつカウントダウンすることにより生成することを特徴とする請求の範囲第 4項記載 の駆動回路。
[6] 6.上記データ処理手段により処理されたデータに対して、人間の目に対して線形と なるように輝度補正を行う輝度補正手段を備えることを特徴とする請求の範囲第 4項 記載の駆動回路。
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121 Ep: the epo has been informed by wipo that ep was designated in this application
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