WO2005013178A1 - Analoge multiplizierschaltung - Google Patents

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WO2005013178A1
WO2005013178A1 PCT/EP2004/008447 EP2004008447W WO2005013178A1 WO 2005013178 A1 WO2005013178 A1 WO 2005013178A1 EP 2004008447 W EP2004008447 W EP 2004008447W WO 2005013178 A1 WO2005013178 A1 WO 2005013178A1
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field effect
effect transistor
transistor
voltage follower
drain
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PCT/EP2004/008447
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English (en)
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Inventor
Hans Sapotta
Original Assignee
Fachhochschule Karlsruhe
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division

Definitions

  • the present invention relates to an apparatus and a method for analog multiplication of two input signals.
  • Fig. 2 shows the static characteristic of a Gilbert cell with the voltage V m2 as a parameter.
  • the object of the invention is to provide a device and a method for analog multiplication of two input signals with which a formally correct multiplication of two input signals is possible. It is also an object of the invention to provide a device for analog multiplication of two input signals, which has an improved dynamic range and an increased linearity range compared to the previous solutions.
  • a field effect transistor can be shown in a simplified manner in three different working areas, namely in the so-called blocking area, resistance area and saturation area.
  • the drain current ID of the field effect transistor follows the relationship:
  • B 0 denotes the transconductance factor
  • V T H the threshold voltage
  • V G the gate-source voltage
  • VDS the drain-source voltage
  • VDS denotes the drain-source voltage of the first and the second field-effect transistor
  • VQSI the gate-source voltage of the first and VQS ⁇ denote the gate-source voltage of the second field-effect transistor.
  • Equation (2) can be rewritten as follows:
  • the output signal AI D is proportional to the product of the first and second input signals.
  • a formally correct multiplication of two input signals V M and V m2 is thus possible.
  • the current difference formation device preferably comprises at least one voltage follower device with one voltage follower input and two voltage follower outputs, the second input signal V m being able to be applied to the voltage follower input by applying a voltage follower input signal.
  • the voltage follower input signal can be a current or voltage signal which is proportional to V m2 .
  • the voltage follower device preferably comprises a first and a second bipolar transistor, each with an emitter, a base and a collector, wherein the emitter and the collector of the first and the second bipolar transistor have the same conductivity type as that of the first and the second field effect transistor, the emitter of the first bipolar transistor is electrically connected to the drain connection of the first field effect transistor and the emitter of the second bipolar transistor is electrically connected to the drain connection of the second field effect transistor , The base of the first bipolar transistor is electrically connected to the base of the second bipolar transistor and the bases of the bipolar transistors form the voltage follower input.
  • the collector of the first bipolar transistor preferably forms a first output node and the collector connection of the second bipolar transistor forms a second output node, and the current difference forming device is designed to output the output signal M D by forming the difference between a collector-emitter current strength of the first bipolar transistor and a collector-emitter current strength to form the second bipolar transistor.
  • An alternative embodiment of the voltage follower device has field-effect transistors instead of bipolar transistors.
  • the use of field effect transistors enables the preferred device according to the invention to be implemented as a monolithically integrated circuit. In this case, however, the body effect must be taken into account, which can lead to an additional undesirable non-linearity.
  • the voltage follower device preferably comprises a third and a fourth field effect transistor, each with a source, a gate and a drain connection, the third and the fourth field effect transistor having the same conductivity type as that of the first and the second field effect transistor, the source connection of the third field effect transistor the drain connection of the first field effect transistor and the source connection of the fourth Field effect transistor is electrically connected to the drain terminal of the second field effect transistor, the gate terminal of the third field effect transistor is electrically connected to the gate terminal of the fourth field effect transistor and - the gate terminals of the third and fourth field effect transistor form the voltage follower input.
  • the drain connection of the third field effect transistor preferably forms a first output node and the drain connection of the fourth field effect transistor forms a second output node and the current difference forming device is designed to output the output signal M D by forming the difference between a drain-source current strength of the third field effect transistor and a drain-source current strength to form the fourth field effect transistor.
  • the current mirror device is designed to form a mirror current of the same current strength to a current flowing in the second output node of the voltage follower device, which current flows in the first output node of the voltage follower device, the negative output signal M D being tapped off at the first output node.
  • Such current mirror circuits are known in integrated circuit technology.
  • the current mirror device preferably has two field effect transistors with an opposite conductivity type to that of the first and the second field effect transistor.
  • the current mirror device has two bipolar transistors, each with a base, an emitter and a collector, the emitter and the base of the bipolar transistors of the current mirror device having the opposite conductivity type to that of the first and the second field-effect transistor.
  • the current difference formation device comprises at least one transformer with two symmetrical input windings.
  • a device for multiplying two input signals comprising: at least two transistor pairs, each with a first and a second field effect transistor, the field effect transistors of the two transistor pairs having the same conductivity type and an essentially the same transconductance factor and an essentially the same Have threshold voltage and each have a source, a gate and a drain connection, - The source connections of the first and the second free effect transistors of the first and the second transistor pair are electrically connected to each other;
  • the gate connection of the first field effect transistor of the first transistor pair is electrically connected to the gate connection of the first field effect transistor of the second transistor pair and forms the first input node;
  • the gate terminal of the second field effect transistor of the first transistor pair is electrically connected to the gate terminal of the second field effect transistor of the second transistor pair and forms the second input node;
  • ⁇ 1 of the input signals can be applied as a potential difference between the first and the second input node;
  • the Superscript I or II in the designation of the currents indicates whether the transistor is a field effect transistor of the first transistor pair I or of the second transistor pair II.
  • the drain-source voltage V ⁇ s of the first and the second field effect transistor of the first transistor pair is preferably such a voltage sum of the second input signal V m2 with a
  • n-channel field effect transistors is always positive and is always negative when using p-channel field effect transistors.
  • the same DC voltage or offset signal can be applied as the drain-source voltage V " s of the first and the second field effect transistor of the second transistor pair.
  • the input signal V m2 is through
  • the current difference formation device preferably comprises at least two voltage follower devices, each with one voltage follower input and two voltage follower outputs, the second input signal V m2 being able to be applied as a potential difference between the voltage follower input of the first voltage follower device and the voltage follower input of the second voltage follower device by applying a voltage follower input signal.
  • the first and the second voltage follower devices particularly preferably each comprise a first and a second bipolar transistor, each having an emitter, a base and a collector, the emitter and the collector of the first and the second bipolar transistors having the same conductivity type as that of the first and the second field effect transistor the emitter of the first bipolar transistor of the first voltage follower device is electrically connected to the drain terminal of the first field effect transistor of the first transistor pair and the emitter of the second bipolar transistor of the first voltage follower device is electrically connected to the drain terminal of the second field effect transistor of the first transistor pair, the emitter of the first bipolar transistor of the second voltage follower device is electrically connected to the drain terminal of the first field effect transistor of the second transistor pair and the emitter of the second bipolar transistor of the second voltage follower device is electrically connected to the drain terminal of the second field effect transistor of the second transistor pair, the bases of the first and the second bipolar transistor of the first voltage follower device are electrically connected to each other; the bases of the first and second bipolar transistors of
  • the collector of the first bipolar transistor of the first voltage follower device is preferably electrically connected to the collector of the second bipolar transistor of the second voltage follower device; the collector of the second bipolar transistor of the first voltage follower device is electrically connected to the collector of the first bipolar transistor of the second voltage follower device; the current difference generating device is designed, the output signal M D by forming the difference between - the sum of a collector-emitter current of the first bipolar transistor of the first voltage follower device and a collector-emitter current of the second bipolar transistor of the second voltage follower device and - the sum of a collector To form emitter current of the second bipolar transistor of the second voltage follower device and a collector-emitter current of the first bipolar transistor of the first voltage follower device.
  • the first and the second voltage follower device can each comprise a third and a fourth field effect transistor, each with a source, a gate and a drain connection, the third and the fourth field effect transistors having the same conductivity type as that of the first and the second field effect transistor ,
  • the source terminal of the third field effect transistor of the first voltage follower device is electrically connected to the drain terminal of the first field effect transistor of the first transistor pair and the source terminal of the fourth field effect transistor of the first voltage follower device is electrically connected to the drain terminal of the second field effect transistor of the first transistor pair
  • the source terminal of the third field effect transistor of the second voltage follower device is connected to the Drain connection of the first field effect transistor of the second transistor pair and the source connection of the fourth field effect trans transistor of the second voltage follower device is electrically connected to the drain terminal of the second field effect transistor of the first voltage follower device
  • the gate terminal of the third field effect transistor is electrically connected to the gate terminal of the fourth field effect transistor of the first voltage follower device;
  • field effect transistors in particular enables the preferred device according to the invention to be implemented as a monolithically integrated circuit. In this case, however, the body effect must be taken into account, which can create an additional undesirable non-linearity.
  • the current difference formation device preferably comprises at least one current mirror device.
  • the current mirror device can preferably have bipolar or field effect transistors.
  • the current difference formation device can comprise a transformer with two symmetrical input windings.
  • a method for analog multiplication of two input signals comprises the following steps: provision of at least two field effect transistors of the same conductivity type and with essentially the same transconductance factor and essentially the same threshold voltage, the two field effect transistors each having a source and a gate - And have a drain connection and the source connection of the first field effect transistor is electrically connected to the source connection of the second field effect transistor, the gate connection of the first field effect transistor forming a first input node and the gate connection of the second field effect transistor forming a second input node and wherein a first V m - 1 of the input signals represents the potential difference between the first and second input nodes; Operating the two field-effect transistors in the resistance region, the drain-source voltage of the first field-effect transistor being substantially equal to the drain-source voltage of the second field-effect
  • a method for analog multiplication of two input signals is thus also specified, which enables analog, formally correct multiplication of two input signals.
  • Such a correct multiplication of two input signals was previously only possible by digital multiplication methods, which are not suitable for high-frequency applications and are often too expensive and too current-intensive for low-frequency applications.
  • Alternative was conventionally, with circuits based on the Gilbert cell, the multiplication is approximated in a small dynamic range.
  • the devices and methods according to the invention can be used in particular in the mixing stage of circuits of the classic receiver concept, the so-called superhet concept.
  • a simplified receiver implementation can be achieved with a device according to the invention, since so-called broadband regulations upstream of the mixing stage can be dispensed with, or considerably increased performance can be achieved with a given effort.
  • Further applications of the device according to the invention are, for example, in the field of level control, power measurement, effective value formation and vector voltmeter, i.e. wherever correct multiplication of two input signals is required.
  • FIG. 2 shows the static characteristic curve of the Gilbert cell from FIG. 1;
  • Fig. 3 is a schematic representation of a conventional field effect transistor with counting arrows; 4 shows a simplified schematic illustration of an interconnection of two field effect transistors as the basic element of a preferred device according to the invention;
  • 5 shows a schematic illustration of an embodiment of the device according to the invention;
  • FIG. 6 shows the static characteristic curve of the embodiment shown in FIG. 5;
  • FIG. 7 shows a schematic illustration of a further embodiment of the device according to the invention.
  • a first embodiment of the invention is described with reference to FIGS. 3 to 5.
  • the device according to the invention comprises two field effect transistors which have the same conductivity type, essentially the same transconductance factor and essentially the same threshold voltage.
  • Fig. 3 shows a field effect transistor with the associated current and voltage counting arrows.
  • the field effect transistor has a drain terminal D, a source terminal S and a gate terminal G.
  • V G s denotes the gate-source voltage
  • VDS the drain-source voltage and / DS the drain current.
  • the drain current IDS of the field effect transistor follows equation (1).
  • FIG. 4 shows a schematic representation of a pair of transistors with a first T1 (left transistor from FIG. 4) and a second T2 (right transistor from FIG. 4) field-effect transistor, which have an essentially identical transconductance factor ⁇ 0 and an identical threshold voltage VVH.
  • the source terminal S1 of the first field effect transistor T1 is electrically connected to the source terminal S2 of the second field effect transistor T2.
  • the gate-source voltage of the first field effect transistor T1 is referred to as VQSI and the gate-source voltage of the second field effect transistor T2 as VQSQ. Both field effect transistors are operated with an essentially identical drain-source voltage VDS.
  • the drain current of the first field effect transistor T1 is designated II and the drain current of the second field effect transistor T2 is designated I ⁇ .
  • the gate connection G1 of the first field effect transistor T1 forms a first input node E1 and the gate connection G2 of the second T2 field effect transistor forms a second input node E2.
  • the first input signal VM can be applied as a potential difference between the first E1 and the second E2 input node.
  • the second input signal V m - 2 can be applied as the drain-source voltage of the first field-effect transistor T1 and as the drain-source voltage of the second field-effect transistor T2.
  • the difference AI D between the two drain currents l D1 and l D represents the output signal, which is proportional to the product of the two input signals V m - ⁇ and V m2 (cf. equations (2) and (3)). This is a formally correct, analog multiplication of the two input signals V m . and V m2 possible.
  • the two field effect transistors T1 and T2 can in particular be junction FETs, MOS-FETs or GaAs-FETs.
  • FIG. 5 shows a preferred embodiment of a device according to the invention, which essentially comprises three circuit blocks B1-B3.
  • the bottom block B1 shows the transistor pair with the two field-effect transistors T1 and T2 interconnected as described in connection with FIG. 4 in the resistance range.
  • a voltage follower device is provided in the middle circuit block B2, which comprises a first BT1 and a second BT2 bipolar transistor.
  • the voltage follower device enables identical drain-source voltages to be applied to the two field effect transistors TI and T2.
  • the emitter and the collector of the first bipolar transistor BT1 and the emitter and the collector of the second bipolar transistor BT2 have the same conductivity type as that of the first T1 and the second T2 field effect transistor. Furthermore, the emitter of the first bipolar transistor BT1 is electrically connected to the drain connection of the first field effect transistor T1 and the emitter of the second bipolar transistor BT2 is connected to the drain connection of the second field effect transistor T2.
  • the bases of the first bipolar transistor BT1 and the second bipolar transistor BT2 are electrically connected to one another and thus form the voltage follower input SE.
  • the second input signal V m2 can be applied by applying a voltage follower input signal to the voltage follower input SE, wherein the voltage follower input signal can be a current or voltage signal which is proportional to V m ⁇ 2 .
  • the collector of the first Bipolar transistor BT1 forms a first output node A1 and the collector connection of the second bipolar transistor BT2 forms a second output node A2.
  • field effect transistors can also be used.
  • An exemplary embodiment which comprises a voltage follower device with field effect transistors, is constructed similarly to the voltage follower device shown in FIG. 5 with bipolar transistors.
  • the circuit instead of the two bipolar transistors BT1 and BT2, two field effect transistors of the same conductivity type as that of the first and second field effect transistors are used, i.e. in addition to the two field effect transistors T1 and T2 described at the beginning, the circuit also has a third and a fourth field effect transistor, each with a source, a gate and a drain connection.
  • the source terminal of the third field effect transistor is electrically connected to the drain terminal D1 of the first field effect transistor T1 and the source terminal of the fourth field effect transistor is connected to the drain terminal D2 of the second field effect transistor T2.
  • the gate connection of the third field effect transistor is electrically connected to the gate connection of the fourth field effect transistor and forms the voltage follower input SE.
  • the drain connection of the third field effect transistor thus forms the first output node A1 and the drain connection of the fourth field effect transistor forms the second output node A2.
  • the uppermost circuit block B3 in FIG. 5 shows a current mirror device, which in this embodiment comprises two bipolar transistors BT3 and BT4, each with a base, an emitter and a collector, the emitter and the base of the bipolar transistors BT3 and BT4 of the current mirror device having the opposite conductivity type as that of the first T1 and the second T2 field effect transistor.
  • the bases of the two bipolar transistors BT3 and BT4 of the current mirror device are electrically connected to one another and the two bipolar transistors are operated with the same base-emitter voltages.
  • the collector of the first bipolar transistor BT3 of the current mirror device is electrically connected to the first output node A1 and the collector of the second bipolar transistor BT4 to the second output node A2.
  • the current mirror device thus forms, in relation to a current flowing in the first output node A1, a mirror current of the same current strength, which flows in the second output node A2, the output signal AI D being able to be tapped at the second
  • the drain currents IDI and ID of the first T1 and the second T2 field effect transistor are forwarded by the voltage follower device through the first A1 and the second output node A2 into the current mirror device, which the drain current IDI of the first field effect transistor T1 through the left branch of the Current mirror device in the right branch of the current mirror device feeds again. If the node with the designation l 0 ut is loaded with low resistance, l ou t is calculated according to the desired current difference b ⁇ - ID ⁇ according to equations (2) and (3).
  • the current mirror device is designed with bipolar transistors.
  • the current mirror device can also be formed with field effect transistors.
  • the field effect transistors which form the current mirror in this case are field effect transistors with conductivity types opposite to those of the first circuit block B1, i.e. if the first T1 and the second T2 field effect transistor are n-channel field effect transistors, the field effect transistors of the current mirror device are designed as p-channel field effect transistors.
  • the gate connections of the two field effect transistors of the current mirror device are electrically connected to one another, and the two field effect transistors have the same source-gate voltages.
  • the drain connection of the first field effect transistor the current mirror device is electrically connected to the first output node A1 and the drain connection of the second field effect transistor to the second output node A2.
  • the current mirror device thus forms, in relation to a current flowing in the first output node A1, a mirror current of the same current strength, which flows in the second output node A2, the output signal M D being able to be tapped at the second output node A2.
  • FIG. 6 shows the static characteristic curve, ie the profile of an output voltage V ou t as a function of the input signal VM of the embodiment according to the invention shown in FIG. 5.
  • the characteristic curve shown was obtained by numerical simulation of the circuit shown in FIG. 5, a current mirror device being dispensed with. A resistor was used in each case at the output node and the difference in voltage drops across the two resistors, which is designated as V ou t, is plotted in FIG. 6 in a standardized manner.
  • the value "1V” and the smallest occurring voltage difference the value "-1V" was assigned, which is always possible through the correct choice of resistors according to Ohm's law.
  • V ou t is thus proportional to the difference between the two drain currents IDI - ID ⁇ -
  • the input voltage VM is plotted in volts, which is present as the differential voltage VQSI - VGS2 between the gate connections of the first and the second field effect transistor.
  • characteristic curve L2 at V m2 1.4 V
  • characteristic curve L3 at V m2 1.2 V
  • characteristic curve L4 at V m - 2 1.0 V
  • characteristic curve L5 at V in2 0.8 V.
  • the static characteristic of the circuit shown in FIG. 5 is obtained by simulating the circuit shown in FIG. 5 with basic JFET models. Another The linear range can be increased by using MOSFETs instead of JFETs.
  • FIG. 7 represents a so-called double-balanced mixer, which essentially comprises two cross-connected circuits according to FIG. 5.
  • the embodiment shown in FIG. 7 comprises two transistor pairs I and II, each with a first T1 and a second T2 field effect transistor.
  • the field effect transistors of the two transistor pairs I and II have the same conductivity type, an essentially the same transconductance factor and an essentially the same threshold voltage.
  • the source connections S1 and S2 of the first T1 and the second T2 field effect transistors of the first I and the second II transistor pair are electrically connected to one another and are preferably set to a predetermined reference potential.
  • the gate connections G1 and G2 of the first field effect transistors T1 of the first I and the second II transistor pair are electrically connected to one another and form the first input node.
  • the gate connections G2 of the second field effect transistors T2 of the first I and the second II transistor pair are likewise electrically connected to one another and form the second input node.
  • the first input signal VM can be applied as a potential difference between the first and the second input node.
  • the first T1 and the second T2 field effect transistor of the first transistor pair I are operated with the same drain-source voltage v £ s .
  • the embodiment shown in FIG. 7 has two voltage follower devices SF1 and SF2, each with a first BT1 and a second BT2 bipolar transistor.
  • the emitter and the collector of the first BT1 and the second BT2 bipolar transistors have the same conductivity type as that of the first T1 and the second T2 field effect transistor.
  • the emitter of the first bipolar transistor BT1 of the first voltage follower device SF1 is electrically connected to the drain terminal D1 of the first field effect transistor T1 of the first transistor pair I and the emitter of the second bipolar transistor BT2 of the first voltage follower device SF1 is electrically connected to the drain terminal D2 of the second field effect transistor T2 of the first transistor pair I.
  • the emitter of the first bipolar transistor BT1 of the second voltage follower device SF2 is electrically connected to the drain terminal D1 of the first field effect transistor T1 of the second transistor pair II, and the emitter of the second bipolar transistor BT2 of the second voltage follower device SF2 is electrically connected to the drain terminal D2 of the second field effect transistor T2 of the second transistor pair II.
  • the bases of the first BT1 and the second BT2 bipolar transistor of the first voltage follower device SF1 are electrically connected to one another and thus form the voltage follower input SE1 of the first voltage follower device SF1.
  • the bases of the first BT1 and the second BT2 bipolar transistor of the second voltage follower device SF2 are electrically connected to one another and thus form the voltage follower input SE2 of the second voltage follower device SF2.
  • the second input signal V in2 can be applied by applying a voltage follower input signal, which can be a current or voltage signal, as a potential difference between the voltage follower input SE1 of the first voltage follower device SF1 and the voltage follower input SE2 of the second voltage follower device SF2. Furthermore, the collector of the first bipolar transistor BT1 of the first voltage follower device SF1 is electrically connected to the collector of the second bipolar transistor BT2 of the second voltage follower device SF2 and forms a first output node A1. The collector of the second bipolar transistor BT2 of the first voltage follower device SF1 is electrically connected to the collector of the first bipolar transistor BT1 of the second voltage follower device SF2 and forms a second output node A2. The first A1 and the second A2 output nodes are connected to the current mirror device.
  • a voltage follower input signal which can be a current or voltage signal
  • the current mirror device of the embodiment shown in FIG. 7 preferably comprises two bipolar transistors BT3 and BT4, each with a base, an emitter and a collector, the emitter and the base of the bipolar transistors BT3 and BT4 of the current mirror device having the opposite conductivity type to that of the first T1 and the have second T2 field effect transistor.
  • the bases of the two bipolar transistors BT3 and BT4 of the current mirror device are electrically connected to one another and the two bipolar transistors BT3 and BT4 are operated with the same base-emitter voltage.
  • the collector of the first bipolar transistor BT3 of the current mirror device is electrically connected to the first output node A1 and the collector of the second bipolar transistor BT4 to the second output node A2.
  • the current mirror device forms a mirror current of the same current strength to a current flowing in the first output node A1, which current flows in the second output node A2, wherein the output signal ⁇ I D can be tapped at the second output node A2.
  • the current mirror device reflects the sum of the drain currents l m '+ I " 2 in the left branch of the current mirror device from above into the right branch of the current mirror device as shown in Fig. 7.
  • l ou t is calculated as (I m r + l " 2 ) - (I D I 2 + I% _) which is required according to equation (9).
  • the current mirror device can furthermore have field-effect transistors instead of bipolar transistors.

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Abstract

Die Erfindung betrifft eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale, umfassend: zumindest einen ersten und zumindest einen zweiten Feldeffekttransistor wobei die beiden Feldeffekttransistoren den gleichen Leitfähigkeitstyp (n-bzw. p-Kanal FET) und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen, wobei der Sourceanschluss des ersten Feldeffekttransistors elektrisch mit dem Sourceanschluss des zweiten Feldeffekttransistors verbunden ist, wobei der Gateanschluss des ersten Feldeffekttransistors einen ersten Eingangsknoten und der Gateanschluss des zweiten Feldeffekttransistors einen zweiten Eingangsknoten bildet und ein erstes Vin1 der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist und ein zweites Vin2 der Eingangssignale als Drain-Source-Spannung des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors anlegbar ist; und zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignal ΔID = ID1 - ID2 durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke ID1 des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke ID2 des zweiten Feldeffekttransistors ausgelegt ist. Ferner betrifft die Erfindung ein Verfahren zum analogen Multiplizieren zweier Eingangssignale.

Description

Beschreibung
Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zum analogen Multiplizieren zweier Eingangssignale.
Eine formal korrekte Multiplikation zweier elektrischer Signale war bisher nur im digitalen Bereich möglich, was einer von vielen Gründen für das Vordringen der digitalen Signalverarbeitung ist. Das Fehlen einer analogen Multiplikation hat zu einer Reihe von Hilfsschaltungen geführt, mit welchen eine Multiplikation angenähert, jedoch nicht formal korrekt ausgeführt werden kann. Am häufigsten eingesetzt werden derartige Schaltungen im klassischen Empfängerkonzept, dem sogenannten Superhetprinzip, wobei in der Mischstufe eine analoge Multiplikation unter der Randbedingung einer extremen Signaldynamik gefordert wird. Es befinden sich weltweit circa 8 Milliarden Empfänger im Einsatz, welche sich auf circa 5 Milliarden Radios, 2 Milliarden Fernsehgeräte und 1 Milliarde Mobiltelefone verteilen. Es besteht daher ein großer Bedarf an Schaltungen, welche eine möglichst korrekte Multiplikation zweier elektrischer Eingangssignale durchführen können.
Brad Gilbert hat in den 60er Jahren eine Schaltung zur analogen Multiplikation zweier Signale vorgeschlagen, welche als sogenannte Gilbert-Zelle in die Literatur Eingang gefunden hat. Innerhalb von 30 Jahren hat sich die Gilbert-Zelle als ein Standard für analoge Multipliziererschaltungen durchgesetzt. Eine einfache schematische Darstellung einer derartigen bekannten Gilbert-Zelle ist in Fig. 1 gezeigt. Die beiden unteren Transistoren bilden einen Differenzverstärker, welcher das Eingangssignal Vinι verstärkt. Mit dem Quartett von vier Schaltertransistoren kann in Abhängigkeit der zweiten Eingangsspannung Vm- 2 der Ausgangsstrom des Differenzverstärkers invertiert werden.
Fig. 2 zeigt die statische Kennlinie einer Gilbert-Zelle mit der Spannung Vm2 als Parameter. Wie aus Fig. 2 ersichtlich, ist der lineare Bereich der Kennlinie auf etwa ±50mV um V/nr=0 beschränkt. Durch Einfügen von Emitterwiderständen im Differenzverstärker ist es möglich, den linearen Bereich auszudehnen, allerdings steigt dann in gleichem Maße die Rauschzahl, so dass eine wesentliche Erweiterung des Dynamikbereichs durch Emitterwiderstände nicht möglich ist.
Aufgabe der Erfindung ist es, eine Vorrichtung und ein Verfahren zum analogen Multiplizieren zweier Eingangssignale bereitzustellen, mit welchen eine formal korrekte Multiplikation zweier Eingangssignale möglich ist. Ferner ist es Aufgabe der Erfindung, eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale bereitzustellen, welche gegenüber den bisherigen Lösungen einen verbesserten Dynamikbereich und einen gesteigerten Linearitätsbereich aufweist.
Diese Aufgaben werden gemäß der vorliegenden Erfindung durch eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale mit den in Anspruch 1 und Anspruch 13 angegebenen Merkmalen und ein Verfahren zum analogen Multiplizieren zweier Eingangssignale mit den in Anspruch 23 angegebenen Merkmalen gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
Gemäß der Erfindung wird eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale bereitgestellt, umfassend: zumindest einen ersten und zumindest einen zweiten Feldeffekttransistor, wobei die beiden Feldeffekttransistoren den gleichen Leitfähigkeitstyp (n- bzw. p-Kanal FET) und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwelispannung aufweisen und jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen, wobei der Sourceanschluss des ersten Feldeffekttransistors elektrisch mit dem Sourceanschluss des zweiten Feldeffekttransistors verbunden ist, wobei der Gateanschluss des ersten Feldeffekttransistors einen ersten Eingangsknoten und der Gateanschluss des zweiten Feldeffekttransistors einen zweiten Eingangsknoten bildet und ein erstes VM der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist und ein zweites Vjn2 der Eingangssignale als Drain-Source- Spannung des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors anlegbar ist; und zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale \ ,7> Vin2 proportionalem Ausgangssignal MD = Im -ID2 durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke Im des ersten Feldeffekttransistors und einer Drain- Source-Stromstärke ID2 des zweiten Feldeffekttransistors ausgelegt ist.
In dieser Anmeldung werden unter Feldeffekttransistoren mit im wesentlichen gleichen Transkonduktanzfaktor und Schwellspannung insbesondere Feldeffekttransistoren verstanden, deren Transkonduktanzfaktoren und Schwellspannungen im Rahmen von typischen fertigungstechnisch bedingten Abweichungen liegen. Die Feldeffekttransistoren können beispielsweise klassische Junction-FETs oder MOSFETs sein, wie sie in integrierten Schaltungen häufig angewendet werden.
Ein Feldeffekttransistor kann vereinfacht dargestellt in drei unterschiedlichen Arbeitsbereichen betrieben werden, nämlich im sogenannten Sperrbereich, Widerstandsbereich und Sättigungsbereich. Im Widerstandsbereich, welcher auch als Triodenbereich bezeichnet wird, folgt der Drain-Strom ID des Feldeffekttransistors der Beziehung:
Figure imgf000005_0001
wobei B0 der Transkonduktanzfaktor, VTH die Schwellspannung, VGs die Gate- Source- Spannung und VDS die Drain-Source-Spannung bezeichnen.
Für die Differenz der Drain-Ströme des ersten Jnι und des zweiten Iτ Feldeffekttransistors des Transistorpaars gilt dann: MD = I ~ l = Ro • (FGSλ - VGS2) ■ VDS (2)
wobei VDS die Drain-Source-Spannung des ersten und des zweiten Feldeffekttransistors, VQSI die Gate-Source-Spannung des ersten und VQSΣ die Gate- Source-Spannung des zweiten Feldeffekttransistors bezeichnen.
Die Differenz der Gate-Source-Spannungen des ersten und des zweiten Feldeffekttransistors VGsl -VGS2 beziehungsweise die Potenzialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten stellt das erste Eingangssignal Vm1 dar. Das zweite Eingangssignal Vm2 wird durch die Drain-Source-Spannung VDS der beiden Feldeffekttransistoren gegeben. Die Gleichung (2) kann wie folgt umgeschrieben werden:
I AΛI1 D = B -°0 - V y M - V γ i ! (3)
Wie aus Gleichung (3) ersichtlich, ist das Ausgangssignal AID proportional zu dem Produkt des ersten und des zweiten Eingangssignals. Somit ist eine formal korrekte Multiplikation zweier Eingangssignale VM und Vm2 möglich.
Vorzugsweise umfasst die Stromdifferenzbildungseinrichtung zumindest eine Spannungsfolgereinrichtung mit einem Spannungsfolgerein- und zwei Spannungsfolgerausgängen, wobei das zweite Eingangssignal Vm durch Anlegen eines Spannungsfolgereingangssignals an den Spannungsfolgereingang anlegbar ist. Das Spannungsfolgereingangssignal kann dabei Strom- oder Spannungssignal sein, welches proportional zu Vm2 ist.
Ferner umfasst die Spannungsfolgereinrichtung vorzugsweise einen ersten und einen zweiten Bipolartransistor mit jeweils einem Emitter, einer Basis und einem Kollektor, wobei der Emitter und der Kollektor des ersten und des zweiten Bipolartransistors den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen, der Emitter des ersten Bipolartransistors mit dem Drainanschluss des ersten Feldeffekttransistors und der Emitter des zweiten Bipolartransistors mit dem Drainanschluss des zweiten Feldeffekttransistors elektrisch verbunden ist, die Basis des ersten Bipolartransistors mit der Basis des zweiten Bipolartransistors elektrisch verbunden ist und die Basen der Bipolartransistoren den Spannungsfolgereingang bilden.
Vorzugsweise bildet der Kollektor des ersten Bipolartransistors einen ersten Ausgangsknoten und der Kollektoranschluss des zweiten Bipolartransistors einen zweiten Ausgangsknoten und die Stromdifferenzbildungseinrichtung ist ausgelegt, das Ausgangssignal MD durch Bilden der Differenz zwischen einer Kollektor- Emitter-Stromstärke des ersten Bipolartransistors und einer Kollektor-Emitter- Stromstärke des zweiten Bipolartransistors zu bilden.
Eine alternative Ausführungsform der Spannungsfolgereinrichtung weist statt Bipolartransistoren Feldeffekttransistoren auf. Insbesondere ermöglicht der Einsatz von Feldeffekttransistoren, dass die bevorzugte erfindungsgemäße Vorrichtung als monolithisch integrierte Schaltung realisiert werden kann. In diesem Fall muss allerdings der Body-Effekt berücksichtigt werden, welcher zu einer zusätzlichen unerwünschten Nichtlinearität führen kann.
Vorzugsweise umfasst die Spannungsfolgereinrichtung einen dritten und einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss, wobei der dritte und der vierte Feldeffekttransistor den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen, - der Sourceanschluss des dritten Feldeffekttransistors mit dem Drainanschluss des ersten Feldeffekttransistors und der der Sourceanschluss des vierten Feldeffekttransistors mit dem Drainanschluss des zweiten Feldeffekttransistors elektrisch verbunden ist, der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors elektrisch verbunden ist und - die Gateanschlüsse des dritten und vierten Feldeffekttransistors den Spannungsfolgereingang bilden.
Vorzugsweise bildet der Drainanschluss des dritten Feldeffektransistrors einen ersten Ausgangsknoten und der Drainanschluss des vierten Feldeffektransistors einen zweiten Ausgangsknoten und die Stromdifferenzbildungseinrichtung ist ausgelegt, das Ausgangssignal MD durch Bilden der Differenz zwischen einer Drain- Source-Stromstärke des dritten Feldeffekttransistors und einer Drain-Source- Stromstärke des vierten Feldeffekttransistors zu bilden.
Weiter bevorzugt, umfasst die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung. Vorzugsweise ist die Stromspiegeleinrichtung ausgelegt, zu einem in den ersten Ausgangsknoten der Spannungsfolgereinrichtung fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den zweiten Ausgangsknoten der Spannungsfolgereinrichtung fließt, wobei das Ausgangssignal MD an dem zweiten Ausgangsknoten abgreifbar ist.
In einer alternative Ausführungsform ist die Stromspiegeleinrichtung ausgelegt, zu einem in den zweiten Ausgangsknoten der Spannungsfolgereinrichtung fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den ersten Ausgangsknoten der Spannungsfolgereinrichtung fließt, wobei das negative Ausgangssignal MD an dem ersten Ausgangsknoten abgreifbar ist.
Solche Stromspiegelschaltungen sind in der integrierten Schaltungstechnik bekannt.
Eine ausführliche Beschreibung der Stromspiegelschaltungen ist zum Beispiel in dem Buch "Analysis and Design of Analog Integrated Circuits" von Paul R. Gray und
Robert G. Meyer, erschienen 1984 bei John Wiley and Sons, Kapitel 4 zu finden, dessen Offenbarung insoweit als integraler Teil der vorliegenden Anmeldung anzusehen ist.
Vorzugsweise weist die Stromspiegelreinrichtung zwei Feldeffekttransistoren mit entgegengesetztem Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors auf.
Gemäß einer anderen bevorzugten Ausführungsform weist die Stromspiegelreinrichtung zwei Bipolartransistoren mit jeweils einer Basis, einem Emitter und einem Kollektor auf, wobei der Emitter und die Basis der Bipolartransistoren der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen.
Gemäß einer weiteren bevorzugten Ausführungsform umfasst die Stromdifferenzbildungseinrichtung zumindest einen Übertrager mit zwei symmetrischen Eingangswicklungen.
Bei den oben beschriebenen bevorzugten erfindungsgemäßen Vorrichtungen sind für die Drain-Source-Spannung des ersten und des zweiten Feldeffekttransistors nur positive Spannungswerte zugelassen, d.h. das Eingangssignal Vm- 2 darf nur positiv sein.
Gemäß einem weiteren Aspekt der Erfindung wird eine Vorrichtung zur Multiplikation zweier Eingangssignale bereitgestellt, umfassend: zumindest zwei Transistorpaare mit jeweils einem ersten und einem zweiten Feldeffekttransistor, wobei - die Feldeffekttransistoren der beiden Transistorpaare den gleichen Leitfähigkeitstyp und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen, - die Sourceanschlüsse der ersten und der zweiten Feieffekttransistoren des ersten und des zweiten Transistorpaars elektrisch miteinander verbunden sind;
- der Gateanschluss des ersten Feldeffekttransistors des ersten Transistorpaars mit dem Gateanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars elektrisch verbunden ist und den ersten Eingangsknoten bildet;
- der Gateanschluss des zweiten Feldeffekttransistor des ersten Transistorpaars mit dem Gateanschluss des zweiten Feldeffekttransistors des zweiten Transistorpaars elektrisch verbunden ist und den zweiten Eingangsknoten bildet;
- ein erstes V;π1 der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist;
- ein zweites Vm der Eingangssignale als Spannungsunterschied Vm2 zwischen einer Drain-Source-Spannung V^ = V"S +Vin2 des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors des ersten Transistorpaars gegenüber einer Drain-Source-Spannung V"s des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors des zweiten Transistorpaars anlegbar ist; und zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale VM, Vm2 proportionalem Ausgangssignal MD = MD ! -AI% durch Bilden der Differenz zwischen -- einer Differenzstromstärke MD' einer Drain-Source-Stromstärke / . des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke ιD'2 des zweiten Feldeffekttransistors des jeweils ersten Transistorpaars und
- einer Differenzstromstärke AI" einer Drain-Source-Stromstärke ι . des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke ι^2 des zweiten Feldeffekttransistors des jeweils zweiten Transistorpaars ausgelegt ist. Der Superscript I bzw. II bei der Bezeichnung der Ströme gibt hierbei an, ob es sich bei dem Transistor um einen Feldeffekttransistor des ersten Transistorpaars I oder des zweiten Transistorpaars II handelt. Die Drain-Source-Spannung V^s des ersten und des zweiten Feldeffekttransistors des ersten Transistorpaars ist vorzugsweise eine derartige Spannungssumme des zweiten Eingangssignals Vm2 mit einem
Gleichspannungs- bzw. Offsetsignal, dass die Drain-Source-Spannung V^ bei
Verwendung von n-Kanal-Feldeffekttransistoren stets positiv und bei Verwendung von p-Kanal-Feldeffekttransistoren stets negativ ist. Das gleiche Gleichspannungsoder Offsetsignal ist als Drain-Source-Spannung V"s des ersten und des zweiten Feldeffekttransistors des zweiten Transistorpaar anlegbar. Das Eingangssignal Vm2 ist durch
gegeben.
Für die vier Drain-Ströme des jeweils ersten und des jeweils zweiten Feldeffekttransistors der beiden Transistorpaare im Widerstandsbereich gilt:
Figure imgf000011_0001
(5) V DI •"O σsi rm -. " DDΪS (6)
IDl ~ B0 V * G1S\ - V VTH v - (V -Vin2) (7)
Figure imgf000011_0002
(8) Das Ausgangssignal AID wird dann wie folgt berechnet:
Figure imgf000012_0001
Wie aus der Gleichung (9) ersichtlich ist, geht die Offsetspannung V^s nicht in das Ausgangssignal AID ein. Somit können mit einer derartigen erfindungsgemäßen
Vorrichtung auch Wechselspannungssignale korrekt multipliziert werden. Insbesondere können vorteilhafterweise bei einer Vorrichtung gemäß diesem Aspekt der Erfindung auch negative Eingangssignale durch die beschriebene kreuzweise Verschaltung zweier Transistorpaare multipliziert werden.
Vorzugsweise umfasst die Stromdifferenzbildungseinrichtung zumindest zwei Spannungsfolgereinrichtungen mit jeweils einem Spannungsfolgerein- und zwei Spannungsfolgerausgängen, wobei das zweite Eingangssignal Vm2 durch Anlegen eines Spannungsfolgereingangssignals als Potentialdifferenz zwischen dem Spannungsfolgereingang der ersten Spannungsfolgereinrichtung und dem Spannungsfolgereingang der zweiten Spannungsfolgereinrichtung anlegbar ist.
Besonders bevorzugt umfassen die erste und die zweite Spannungsfolgereinrichtung jeweils einen ersten und einen zweiten Bipolartransistor mit jeweils einem Emitter, einer Basis und einem Kollektor, wobei der Emitter und der Kollektor der ersten und der zweiten Bipolartransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen, - der Emitter des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des ersten Transistorpaars und der Emitter des zweiten Bipolartransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des ersten Transistorpaars elektrisch verbunden ist, der Emitter des ersten Bipolartransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars und der Emitter des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des zweiten Transistorpaars elektrisch verbunden ist, die Basen des ersten und des zweiten Bipolartransistors der ersten Spannungsfolgereinrichtung elektrisch miteinander verbunden sind; die Basen des ersten und des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung elektrisch miteinander verbunden sind; und die Basen der Bipolartransistoren der ersten und der zweiten Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge bilden.
Vorzugsweise ist - der Kollektor des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Kollektor des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung verbunden; der Kollektor des zweiten Bipolartransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Kollektor des ersten Bipolartransistors der zweiten Spannungsfolgereinrichtung verbunden; die Stromdifferenzbildungseinrichtung ausgelegt, das Ausgangssignal MD durch Bilden der Differenz zwischen -- der Summe einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung und einer Kollektor-Emitter- Stromstärke des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung und -- der Summe einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung und einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung zu bilden. Die erste und die zweite Spannungsfolgereinrichtung können statt Bipolartransistoren jeweils einen dritten und jeweils einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss umfassen, wobei die dritten und die vierten Feldeffekttransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen, der Sourceanschluss des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des ersten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des ersten Transistorpaars elektrisch verbunden ist, der Sourceanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist, der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist; der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung elektrisch verbunden ist; und die Gateanschlüsse der ersten und der zweiten Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge bilden.
Der Einsatz von Feldeffekttransistoren ermöglicht insbesondere, dass die bevorzugte erfindungsgemäße Vorrichtung als monolithisch integrierte Schaltung realisiert werden kann. In diesem Fall muss allerdings der Body-Effekt berücksichtigt werden, welcher eine zusätzliche unerwünschte Nichtlinearität erzeugen kann.
Vorzugsweise ist der Drainanschluss des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Drainanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung verbunden; der Drainanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Drainanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung verbunden; die Stromdifferenzbildungseinrichtung ausgelegt, das Ausgangssignal MD durch Bilden der Differenz zwischen - der Summe einer Drain-Source-Stromstärke des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung und - der Summe einer Drain-Source-Stromstärke des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung und einer Drain-Source- Stromstärke des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung zu bilden.
Vorzugsweise umfasst die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung. Die Stromspiegeleinrichtung kann vorzugsweise Bipolaroder Feldeffekttransistoren aufweisen. Ferner kann die Stromdifferenzbildungseinrichtung einen Übertrager mit zwei symmetrischen Eingangswicklungen umfassen.
Am meisten bevorzugt ist es, wenn alle Transistoren der Vorrichtung zum analogen Multiplizieren zweier Eingangssignale monolitisch auf einem Kristall realisiert sind.
Weiter bevorzugt sind zumindest der erste und der zweite Feldeffekttransistor Sperrschicht-Feldeffekttransistoren, am meisten bevorzugt Sperrschicht- Feldeffekttransistoren mit elektrisch isoliertem Gate, insbesondere MOS- Transistoren. Ferner wird gemäß der Erfindung ein Verfahren zur analogen Multiplikation zweier Eingangssignale bereitgestellt, welches folgende Schritte umfasst: Bereitstellen von zumindest zwei Feldeffekttransistoren des gleichen Leitfähigkeitstyps und mit im wesentlichen gleichem Transkonduktanzfaktor und im wesentlichen gleicher Schwellspannung, wobei die beiden Feldeffekttransistoren jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen und der Sourceanschluss des ersten Feldeffekttransistors elektrisch mit dem Sourceanschluss des zweiten Feldeffekttransistors verbunden ist, wobei der Gateanschluss des ersten Feldeffekttransistors einen ersten Eingangsknoten und der Gateanschluss des zweiten Feldeffekttransistors einen zweiten Eingangsknoten bilden und wobei ein erstes Vm- 1 der Eingangssignale die Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten darstellt; Betreiben der beiden Feldeffekttransistoren im Widerstandsbereich, wobei die Drain-Source-Spannung des ersten Feldeffekttransistors im wesentlichen gleich zu der Drain-Source-Spannung des zweiten Feldeffekttransistors ist und ein zweites Vm2 der Eingangssignale darstellt; Anlegen des ersten Vmι und des zweiten Vm- 2 der Eingangssignale; Bilden eines dem Produkt VM χ Vin2 der beiden Eingangssignale VMι Vm- 2 proportionalem Ausgangssignal MD durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke Im des ersten Feldeffekttransistors und einer Drain- Source-Stromstärke ID2 des zweiten Feldeffekttransistors; und Ausgeben des Ausgangssignals AID .
Erfindungsgemäß wird somit ferner ein Verfahren zum analogen Multiplizieren zweier Eingangssignale angegeben, welches eine analoge, formal korrekte Multiplikation zweier Eingangssignale ermöglicht. Eine derartige korrekte Multiplikation zweier Eingangssignale war bislang nur durch digitale Multiplikationsverfahren möglich, welche für hochfrequente Anwendungen nicht geeignet und für niederfrequente Anwendungen oftmals zu teuer und zu stromintensiv sind. Alternativ wurde herkömmlicherweise mit Schaltungen auf Basis der Gilbert-Zelle eine Annäherung der Multiplikation in einem kleinen Dynamik-Bereich vorgenommen.
Die erfindugsgemäßen Vorrichtungen und Verfahren können insbesondere Anwendung in der Mischstufe von Schaltungen des klassischen Empfängerkonzepts, dem sogenannten Superhetkonzepts, finden. Insbesondere kann mit einer erfindungsgemäßen Vorrichtung eine vereinfachte Empfängerrealisierung erzielt werden, da auf sogenannte Breitbandregelungen vor der Mischstufe verzichtet werden kann oder aber bei gegebenem Aufwand eine erheblich gesteigerte Performance erreicht werden kann. Weitere Anwendungen der erfindungsgemäßen Vorrichtung liegen beispielsweise im Bereich der Pegelsteller, Leistungsmessung, Effektivwertbildung und Vektorvoltmeter, d.h. überall dort, wo eine korrekte Multiplikation zweier Eingangssignale erforderlich ist.
Die Erfindung wird im folgenden anhand begleitender Zeichnungen bevorzugter Ausführungsformen beispielhaft beschrieben. Es zeigt:
Fig. 1 eine schematische Darstellung einer herkömmlichen Gilbert-Zelle;
Fig. 2 die statische Kennlinie der Gilbert-Zelle von Fig. 1 ; Fig. 3 eine schematische Darstellung eines herkömmlichen Feldeffekttransistors mit Zählpfeilen; Fig. 4 eine vereinfachte schematische Darstellung einer Zusammenschaltung zweier Feldeffekttransistoren als Grundelement einer bevorzugten erfindungsgemäßen Vorrichtung; Fig. 5 eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Vorrichtung; Fig. 6 die statische Kennlinie der in Fig. 5 gezeigte Ausführungsform; und Fig. 7 eine schematische Darstellung einer weiteren Ausführungsform der erfindungsgemäßen Vorrichtung. Eine erste Ausführungsform der Erfindung wird mit Bezug auf Figuren 3 bis 5 beschrieben. Die erfindungsgemäße Vorrichtung umfasst zwei Feldeffekttransistoren, welche den gleichen Leitfähigkeitstyp, im wesentlichen den gleichen Transkonduktanzfaktor und im wesentlichen die gleiche Schwellspannung (Threshold Voltage) aufweisen.
Fig. 3 zeigt einen Feldeffekttransistor mit den zugehörigen Strom- und Spannungszählpfeilen. Der Feldeffekttransistor weist einen Drainanschluss D, einen Sourceanschluss S und einen Gateanschluss G auf. Mit VGs ist die Spannung Gate- Source, mit VDS die Spannung Drain-Source und mit /DS der Drainsrom bezeichnet. Im Widerstandsbereich folgt der Drain-Strom IDS des Feldeffekttransistors der Gleichung (1 ).
Fig. 4 zeigt eine schematische Darstellung eines Transistorpaars mit einem ersten T1 (linker Transitor von Fig. 4) und einem zweiten T2 (rechter Transistor von Fig. 4) Feldeffekttransistor, welche einen im wesentlichen gleichen Transkonduktanzfaktor ß0 und eine gleiche Schwellspannung VVH aufweisen. Der Sourceanschluss S1 des ersten Feldeffekttransistors T1 ist elektrisch mit dem Sourceanschluss S2 des zweiten Feldeffekttransistors T2 verbunden. Die Gate-Source-Spannung des ersten Feldeffekttransistors T1 ist als VQSI und die Gate-Source-Spannung des zweiten Feldeffekttransistors T2 als VQSΣ bezeichnet. Beide Feldeffekttransistoren werden mit im wesentlichen identischer Drain-Source-Spannung VDS betrieben. Der Drain-Strom des ersten Feldeffekttransistors T1 wird mit I I und der Drain-Strom des zweiten Feldeffekttransistors T2 mit I ∑ bezeichnet.
Der Gateanschluss G1 des ersten Feldeffekttransistors T1 bildet einen ersten Eingangsknoten E1 und der Gateanschluss G2 des zweiten T2 Feldeffekttransistors einen zweiten Eingangsknoten E2. Das erste Eingangssignal VM ist als Potentialdifferenz zwischen dem ersten E1 und dem zweiten E2 Eingangsknoten anlegbar. Das zweite Eingangssignal Vm- 2 ist als Drain-Source-Spannung des ersten Feldeffekttransistors T1 und als Drain-Source-Spannung des zweiten Feldeffekttransistors T2 anlegbar. Die Differenz AID beider Drain-Ströme lD1 und lD stellt das Ausgangssignal dar, welches proportional zu dem Produkt der beiden Eingangssignale Vm- ι und Vm2 ist (vgl. Gleichungen (2) und (3)). Somit ist eine formal korrekte, analoge Multiplikation der beiden Eingangssignale Vm. und Vm2 möglich. Die beiden Feldeffekttransistoren T1 und T2 können insbesondere Sperrschicht-FETs, MOS-FETs oder GaAs-FETs sein.
Fig. 5 zeigt eine bevorzugte Ausführungsform einer erfindungsgemäßen Vorrichtung, welche im wesentlichen drei Schaltungsblöcke B1-B3 umfasst. In dem untersten Block B1 ist das Transistorpaar mit den zwei wie im Zusammenhang mit Fig. 4 beschriebenen miteinander verschalteten Feldeffekttransistoren T1 und T2 im Widerstandsbereich gezeigt.
In dem mittleren Schaltungsblock B2 ist eine Spannungsfolgereinrichtung vorgesehen, welche einen ersten BT1 und einen zweiten BT2 Bipolartransitor umfasst. Die Spannungsfolgereinrichtung ermöglicht das Anlegen von identischen Drain-Source-Spannungen an die beiden FeldeffekttransistorenTI und T2 .
Der Emitter und der Kollektor des ersten Bipolarentransistors BT1 und der Emitter und der Kollektor des zweiten Bipolarenransistors BT2 weisen den gleichen Leitfähigkeitstyp wie der des ersten T1 und des zweiten T2 Feldeffekttransistors auf. Ferner ist der Emitter des ersten Bipolartransistors BT1 mit dem Drainanschluss des ersten Feldeffekttransistors T1 und der Emitter des zweiten Bipolartransistors BT2 mit dem Drainanschluss des zweiten Feldeffekttransistors T2 elektrisch verbunden.
Die Basen des ersten Bipolartransistors BT1 und des zweiten Bipolartransistors BT2 sind elektrisch miteinander verbunden und bilden somit den Spannungsfolgereingang SE. Das zweite Eingangssignal Vm2 ist durch Anlegen eines Spannungsfolgereingangssignals an den Spannungsfolgereingang SE anlegbar, wobei das Spannungsfolgereingangssignal ein Strom- oder Spannungssignal sein kann, welches proportional zu Vm- 2 ist. Der Kollektor des ersten Bipolartransistors BT1 bildet einen ersten Ausgangsknoten A1 und der Kollektoranschluss des zweiten Bipolartransistors BT2 einen zweiten Ausgangsknoten A2.
Statt Bipolartansistoren können auch Feldeffekttransistoren eingesetzt werden. Eine beispielhafte Ausführungsform, welche eine Spannungsfolgereinrichtung mit Feldeffekttransistoren umfasst, ist ähnlich zu der in Fig. 5 gezeigten Spannungsfolgereinrichtung mit Bipolartransistoren aufgebaut. Statt der beiden Bipolartransistoren BT1 und BT2 werden zwei Feldeffekttransitoren des gleichen Leitfähigkeitstyps wie der des ersten und des zweiten Feldeffekttransistors eingesetzt, d.h. die Schaltung weist zusätzlich zu den zwei eingangs beschriebenen Feldeffekttransistoren T1 und T2 auch einen dritten und einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss auf.
Der Sourceanschluss des dritten Feldeffekttransistors ist in diesem Fall mit dem Drainanschluss D1 des ersten Feldeffekttransistors T1 und der Sourceanschluss des vierten Feldeffekttransistors mit dem Drainanschluss D2 des zweiten Feldeffekttransistors T2 elektrisch verbunden. Der Gateanschluss des dritten Feldeffekttransistors ist mit dem Gateanschluss des vierten Feldeffekttransistors elektrisch verbunden und bildet den Spannungsfolgereingang SE. Der Drainanschluss des dritten Feldeffekttransistors bildet somit den ersten Ausgangsknoten A1 und der Drainanschluss des vierten Feldeffekttransistors den zweiten Ausgangsknoten A2.
Der oberste Schaltungsblock B3 in Fig. 5 zeigt eine Stromspiegeleinrichtung, welche in dieser Ausführungsform zwei Bipolartransistoren BT3 und BT4 mit jeweils einer Basis, einem Emitter und einem Kollektor umfasst, wobei der Emitter und die Basis der Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten T1 und des zweiten T2 Feldeffekttransistors aufweisen. Die Basen der beiden Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung sind elektrisch miteinander verbunden und die zwei Bipolartransistoren werden mit gleichen Basis-Emitter-Spannungen betrieben. Der Kollektor des ersten Bipolartransistors BT3 der Stromspiegeleinrichtung ist mit dem ersten Ausgangsknoten A1 und der Kollektor des zweiten Bipolartransistors BT4 mit dem zweiten Ausgangsknoten A2 elektrisch verbunden. Somit bildet die Stromspiegeleinrichtung zu einem in den ersten Ausgangsknoten A1 fließenden Strom einen Spiegelstrom gleicher Stromstärke, welcher in den zweiten Ausgangsknoten A2 fließt, wobei das Ausgangssignal AID an dem zweiten Ausgangsknoten A2 abgreifbar ist.
Insbesondere werden die Drain-Ströme IDI und ID des ersten T1 und des zweiten T2 Feldeffekttransistors von der Spannungsfolgereinrichtung durch jeweils den ersten A1 und den zweiten Ausgangsknoten A2 in die Stromspiegeleinrichtung weitergeleitet, welche den Drain-Strom IDI des ersten Feldeffekttransistors T1 durch den linken Zweig der Stromspiegeleinrichtung in den rechten Zweig der Stromspiegeleinrichtung nochmals einspeist. Wenn der Knoten mit der Bezeichnung l0ut niederohmig belastet wird, berechnet sich lout zu der gewünschten Stromdifferenz bι - IDΣ gemäß Gleichungen (2) und (3).
Bei der in Fig. 5 gezeigten Ausführungsform ist die Stromspiegeleinrichtung mit Bipolartransistoren ausgebildet. Die Stromspiegeleinrichtung kann alternativ jedoch auch mit Feldeffekttransistoren ausgebildet werden. Die Feldeffekttransistoren, welche den Stromspiegel bilden, sind in diesem Fall Feldeffekttransistoren mit entgegengesetztem Leitfähigkeitstyp zu denjenigen des ersten Schaltungsblocks B1 , d.h. wenn der erste T1 und der zweite T2 Feldeffekttransistor n-Kanal- Feldeffekttransistoren sind, sind die Feldeffekttransistoren der Stromspiegeleinrichtung als p-Kanal-Feldeffekttransistoren ausgeführt.
Die Gateanschlüsse der zwei Feldeffekttransistoren der Stromspiegeleinrichtung sind elektrisch miteinander verbunden, und die zwei Feldeffekttransistoren weisen gleiche Source-Gate-Spannungen auf. Der Drainanschluss des ersten Feldeffekttransistors der Stromspiegeleinrichtung ist mit dem ersten Ausgangsknoten A1 und der Drainanschluss des zweiten Feldeffekttransistors mit dem zweiten Ausgangsknoten A2 elektrisch verbunden. Somit bildet die Stromspiegeleinrichtung zu einem in den ersten Ausgangsknoten A1 fließenden Strom einen Spiegelstrom gleicher Stromstärke, welcher in den zweiten Ausgangsknoten A2 fließt, wobei das Ausgangssignal MD an dem zweiten Ausgangsknoten A2 abgreifbar ist.
Fig. 6 zeigt die statische Kennlinie, d.h. den Verlauf einer Ausgangsspannung Vout in Abhängigkeit von dem Eingangssignal VM der in die Fig. 5 gezeigten erfindungsgemäßen Ausführungsform. Die gezeigte Kennlinie wurde durch eine numerische Simulation der in Fig. 5 gezeigten Schaltung erhalten, wobei auf eine Stromspiegeleinrichtung verzichtet wurde. An den Ausgangsknoten wurde jeweils ein Widerstand eingesetzt und die Differenz der Spannungsabfälle an beiden Widerständen, welche als Vout bezeichnet ist, in Fig. 6 normiert aufgetragen. Dabei wurde bei der Normierung der größten vorkommenden Spannungsdifferenz der Wert "1V" und der kleinsten vorkommenden Spannungsdifferenz der Wert "-1V" zugewiesen, was durch die richtige Wahl der Widerständen nach dem ohmschen Gesetz immer möglich ist. Vout ist somit proportional zu der Differenz der beiden Drain-Ströme IDI - IDΣ- Auf der Abszisse ist die Eingangsspannung VM in Volt aufgetragen, welche als Differenzspannung VQSI - VGS2 zwischen den Gateanschlüssen des ersten und des zweiten Feldeffekttransistors anliegt.
In Fig. 6 ist eine Serie von Kennlinien L1 bis L5 mit unterschiedlichen Drain-Source Spannungen dargestellt, d.h. Kennlinien für unterschiedliche V!n2. Kennlinie L1 zeigt den Verlauf Vout als Funktion von VM bei Vm2 = 1 ,6 V, Kennlinie L2 bei Vm2 = 1 ,4 V, Kennlinie L3 bei Vm2 = 1 ,2 V, Kennlinie L4 bei Vm- 2 = 1 ,0 V und Kennlinie L5 bei Vin2 = 0,8 V. Wie aus Fig. 6 ersichtlich verläuft die statische Kennlinie als eine lineare Kennlinie in einem Bereich von ±2 V um VM = 0, d.h. einem erheblich größeren Linearitätsbereich gegenüber demjenigen einer herkömmlichen Gilbert-Zelle. . Die statische Kennlinie der in Fig. 5 gezeigten Schaltung ist durch Simulation der in Fig. 5 gezeigten Schaltung mit grundlegenden JFET-Modellen erhalten. Eine weitere Steigerung des linearen Bereichs ist durch Verwendung von MOSFETS statt JFETs möglich.
Wie aus den in Fig. 6 gezeigten Kennlinien ersichtlich ist, ist eine Multiplikation VM χVin2 für positive Werte möglich. Um auch negative Eingangssignale erfassen zu können, kommt vorzugsweise eine bevorzugte Variante einer erfindungsgemäßen Ausführungsform zum Einsatz, welche in Fig. 7 dargestellt ist. Die in Fig. 7 gezeigte Ausführungsform stellt einen sogenannten Double-Balanced-Mixer dar, welcher im wesentlichen zwei kreuzweise verschaltete Schaltungen gemäß Fig. 5 umfasst.
Die in Fig. 7 gezeigte Ausführungsform umfasst zwei Transistorpaare I und II, mit jeweils einem ersten T1 und einem zweiten T2 Feldeffekttransistor. Die Feldeffekttransistoren der beiden Transistorpaare I und II weisen den gleichen Leitfähigkeitstyp, einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung auf.
Die Sourceanschlüsse S1 und S2 der ersten T1 und der zweiten T2 Feldeffekttransistoren des ersten I und des zweiten II Transistorpaars sind elektrisch miteinander verbunden und vorzugsweise auf ein vorbestimmtes Bezugspotential gelegt. Die Gateanschlüsse G1 und G2 der ersten Feldeffekttransistoren T1 des ersten I und des zweiten II Transistorpaars sind miteinander elektrisch verbunden und bilden den ersten Eingangsknoten. Die Gateanschlüsse G2 der zweiten Feldeffekttransistoren T2 des ersten I und des zweiten II Transistorpaars sind ebenfalls elektrisch miteinander verbunden und bilden den zweiten Eingangsknoten. Das erste Eingangssignal VM ist als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar.
Der erste T1 und der zweite T2 Feldeffekttransistor des ersten Transistorpaars I werden mit der gleichen Drain-Source Spannung v£s betrieben. Das gleiche gilt für den ersten T1 und den zweiten T2 Feldeffekttransistor des zweiten Transistorpaars II, welche mit der gleichen Drain-Source-Spannung V"s betrieben werden. Ferner weist die in Fig. 7 gezeigte Ausführungsform zwei Spannungsfolgereinrichtungen SF1 und SF2 mit jeweils einem ersten BT1 und einem zweiten BT2 Bipolartransistor auf. Der Emitter und der Kollektor der ersten BT1 und der zweiten BT2 Bipolartransistoren weisen den gleichen Leitfähigkeitstyp wie derjenige des ersten T1 und des zweiten T2 Feldeffekttransistors auf.
Der Emitter des ersten Bipolartransistors BT1 der ersten Spannungsfolgereinrichtung SF1 ist mit dem Drainanschluss D1 des ersten Feldeffekttransistors T1 des ersten Transistorpaars I und der Emitter des zweiten Bipolartransistors BT2 der ersten Spannungsfolgereinrichtung SF1 ist mit dem Drainanschluss D2 des zweiten Feldeffekttransistors T2 des ersten Transistorpaars I elektrisch verbunden. Der Emitter des ersten Bipolartransistors BT1 der zweiten Spannungsfolgereinrichtung SF2 ist mit dem Drainanschluss D1 des ersten Feldeffekttransistors T1 des zweiten Transistorpaars II und der Emitter des zweiten Bipolartransistors BT2 der zweiten Spannungsfolgereinrichtung SF2 ist mit dem Drainanschluss D2 des zweiten Feldeffekttransistors T2 des zweiten Transistorpaars II elektrisch verbunden. Die Basen des ersten BT1 und des zweiten BT2 Bipolartransistors der ersten Spannungsfolgereinrichtung SF1 sind elektrisch miteinander verbunden und bilden somit den Spannungsfolgereingang SE1 der ersten Spannungsfolgereinrichtung SF1. Die Basen des ersten BT1 und des zweiten BT2 Bipolartransistors der zweiten Spannungsfolgereinrichtung SF2 sind elektrisch miteinander verbunden und bilden somit den Spannungsfolgereingang SE2 der zweiten Spannungsfolgereinrichtung SF2.
Das zweite Eingangssignal Vin2 ist durch Anlegen eines Spannungsfolgereingangssignals, welches ein Strom- oder Spannungssignal sein kann, als Potentialdifferenz zwischen dem Spannungsfolgereingang SE1 der ersten Spannungsfolgereinrichtung SF1 und dem Spannungsfolgereingang SE2 der zweiten Spannungsfolgereinrichtung SF2 anlegbar. Ferner ist der Kollektor des ersten Bipolartransistors BT1 der ersten Spannungsfolgereinrichtung SF1 elektrisch mit dem Kollektor des zweiten Bipolartransistors BT2 der zweiten Spannungsfolgereinrichtung SF2 verbunden und bildet einen ersten Ausgangsknoten A1. Der Kollektor des zweiten Bipolartransistors BT2 der ersten Spannungsfolgereinrichtung SF1 ist elektrisch mit dem Kollektor des ersten Bipolartransistors BT1 der zweiten Spannungsfolgereinrichtung SF2 verbunden und bildet einen zweiten Ausgangsknoten A2. Der erste A1 und der zweite A2 Ausgangsknoten sind an die Stromspiegeleinrichtung angeschlossen.
Die Stromspiegeleinrichtung der in Fig. 7 gezeigten Ausführungsform umfasst vorzugsweise zwei Bipolartransistoren BT3 und BT4 mit jeweils einer Basis, einem Emitter und einem Kollektor, wobei der Emitter und die Basis der Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten T1 und des zweiten T2 Feldeffekttransistors aufweisen.
Die Basen der zwei Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung sind elektrisch miteinander verbunden und die zwei Bipolartransistoren BT3 und BT4 werden mit der gleichen Basis-Emitter-Spannung betrieben. Der Kollektor des ersten Bipolartransistors BT3 der Stromspiegeleinrichtung ist mit dem ersten Ausgangsknoten A1 und der Kollektor des zweiten Bipolartransistors BT4 mit dem zweiten Ausgangsknoten A2 elektrisch verbunden. Somit bildet die Stromspiegeleinrichtung zu einem in den ersten Ausgangsknoten A1 fließenden Strom einen Spiegelstrom gleicher Stromstärke, welcher in den zweiten Ausgangsknoten A2 fließt, wobei das Ausgangssignal ΔID an dem zweiten Ausgangsknoten A2 abgreifbar ist.
Insbesondere wird der Drain-Strom ιm' des ersten Feldeffekttransistors T1 des ersten Transistorpaars I und der Drain-Strom l"2 des zweiten Feldeffekttransistors
T2 des zweiten Transistorpaars II durch den ersten Ausgangsknoten A1 von der Spannungsfolgereinrichtung in die Stromspiegeleinrichtung weitergeleitet. Ferner wird der Drain-Strom ID2 des zweiten Feldeffekttransistors T2 des ersten Transistorpaars I und der Drain-Strom I"x des ersten Feldeffekttransistors T1 des zweiten Transistorpaars II durch den zweiten Ausgangsknoten A2 in die Stromspiegeleinrichtung weitergeleitet.
Die Stromspiegeleinrichtung spiegelt die Summe der Drain-Ströme lm' +I"2 in dem linken Zweig der Stromspiegeleinrichtung wie in Fig. 7 gezeigt, von oben in den rechten Zweig der Stromspiegeleinrichtung nochmals ein. Wenn der mit lout bezeichnete Knoten dann niederohmig belastet wird, berechnet sich lout zu (Im r +l"2) - (ID I 2 +I%_) was nach Gleichung (9) erforderlich ist.
Die Stromspiegeleinrichtung kann ferner wie oben beschrieben Feldeffekttransistoren statt Bipolartransistoren aufweisen.
Bezugszeichenliste
D Drainanschluss G Gatenanschluss
S Sourceanschluss
T1 erster Feldeffekttransistor
D1 Drainanschluss des ersten Feldeffekttransistors
G1 Gatenanschluss des ersten Feldeffekttransistors S1 Sourceanschluss des ersten Feldeffekttransistors
T2 zweiter Feldeffekttransistor
D2 Drainanschluss des zweiten Feldeffekttransistors
G2 Gatenanschluss des zweiten Feldeffekttransistors
S2 Sourceanschluss des zweiten Feldeffekttransistors BT1 - BT4 Bipolartransistoren
E1 erster Eingangsknoten E1 zweiter Eingangsknoten
SF1 , SF2 erste bzw. zweite Spannungsfolgereinrichtung
SE Spannungsfolgereingang
SE1 Spannungsfolgereingang der ersten Spannungsfolgereinrichtung SE2 Spannungsfolgereingang der zweiten Spannungsfolgereinrichtung
A1 erster Ausgangsknoten
A2 zweiter Ausgangsknoten
I erstes Transistorpaar
II zweites Transistorpaar VM erstes Eingangssignal
Vm2 zweites Eingangssignal
IDI Drain-Strom des ersten Feldeffekttransistors
ID2 Drain-Strom des zweiten Feldeffekttransistors
IDI Drain-Strom des ersten Feldeffekttransistors des zweiten Transistorpaars
IDI" Drain-Strom des ersten Feldeffekttransistors des zweiten Transistorpaars
I 2 Drain-Strom des zweiten Feldeffekttransistors des ersten Transistorpaars ID2 Drain-Strom des zweiten Feldeffekttransistors des zweiten Transistorpaars
Vβsi Gate-Source-Spannung des ersten Feldeffekttransistors
VGS2 Gate-Source-Spannung des zweiten Feldeffekttransistors
VDs Drain-Source-Spannung des ersten und des zweiten Feldeffekttransistors
L1 - L5 statische Kennlinien
B1-B3 Schaltungsblöcke

Claims

Ansprüche
1. Vorrichtung zum analogen Multiplizieren zweier Eingangssignale (VM, Vin2), umfassend: - zumindest einen ersten (T1 ) und zumindest einen zweiten (T2) Feldeffekttransistor, wobei die beiden Feldeffekttransistoren (T1 , T2) den gleichen Leitfähigkeitstyp und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source- (S1 , S2), einen Gate- (G1 , G2) und einen Drainanschluss (D1 , D2) aufweisen, wobei der Sourceanschluss (S1) des ersten Feldeffekttransistors (T1 ) elektrisch mit dem Sourceanschluss (S2) des zweiten Feldeffekttransistors (T2) verbunden ist, wobei der Gateanschluss (G1) des ersten Feldeffekttransistors (T1) einen ersten Eingangsknoten (E1) und der Gateanschluss (G2) des zweiten Feldeffekttransistors (T2) einen zweiten Eingangsknoten (E2) bildet und ein erstes V der Eingangssignale als Potentialdifferenz zwischen dem ersten (E1) und dem zweiten (E2) Eingangsknoten anlegbar ist und ein zweites Vm2 der Eingangssignale als Drain-Source-Spannung (VDS) des ersten Feldeffekttransistors (T1) und des zweiten Feldeffekttransistors (T2) anlegbar ist; und - zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale VM, Vjn2 proportionalem Ausgangssignal MD = Im -ID2 durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke Im des ersten Feldeffekttransistors (T1) und einer Drain-Source-Stromstärke ID2 des zweiten Feldeffekttransistors (T2) ausgelegt ist.
2. Vorrichtung nach Anspruch 1 , wobei die Stromdifferenzbildungseinrichtung zumindest eine Spannungsfolgereinrichtung mit einem Spannungsfolgerein- (SE) und zwei Spannungsfolgerausgängen umfasst, wobei das zweite Eingangssignal Vm2 durch Anlegen eines Spannungsfolgereingangssignals an den Spannungsfolgereingang (SE) anlegbar ist.
3. Vorrichtung nach Anspruch 2, wobei - die Spannungsfolgereinrichtung einen ersten (BT1) und einen zweiten Bipolartransistor (BT2) mit jeweils einem Emitter, einer Basis und einem Kollektor umfasst, - der Emitter und der Kollektor des ersten (BT1) und des zweiten Bipolartransistors (BT2) den gleichen Leitfähigkeitstyp wie derjenige des ersten (T1 ) und des zweiten (T2) Feldeffekttransistors aufweisen, - der Emitter des ersten Bipolartransistors (BT1 ) mit dem Drainanschluss (D1 ) des ersten Feldeffekttransistors (T1) und der Emitter des zweiten Bipolartransistors (BT2) mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) elektrisch verbunden ist, - die Basis des ersten Bipolartransistors (BT1 ) mit der Basis des zweiten Bipolartransistors (BT2) elektrisch verbunden ist und - die Basen der Bipolartransistoren (BT1 , BT2) den Spannungsfolgereingang (SE) bilden.
4. Vorrichtung nach Anspruch 3, wobei der Kollektor des ersten Bipolartransistors (BT1) einen ersten Ausgangsknoten (A1) und der Kollektoranschluss des zweiten bipolaren Transistors (BT2) einen zweiten Ausgangsknoten (A2) bildet und die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal MD durch Bilden der Differenz zwischen einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors (BT1) und einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors (BT2) zu bilden.
5. Vorrichtung nach Anspruch 2, wobei - die Spannungsfolgereinrichtung einen dritten und einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss umfasst, - der dritte und der vierte Feldeffekttransistor den gleichen Leitfähigkeitstyp wie derjenige des ersten (T1) und des zweiten (T2) Feldeffekttransistors aufweisen, - der Sourceanschluss des dritten Feldeffekttransistors mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1) und der Sourceanschluss des vierten Feldeffekttransistors mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) elektrisch verbunden ist, - der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors elektrisch verbunden ist und - die Gateanschlüsse des dritten und vierten Feldeffekttransistors den Spannungsfolgereingang (SE) bilden.
6. Vorrichtung nach Anspruch 5, wobei der Drainanschluss des dritten Feldeffektransistrors einen ersten Ausgangsknoten (A1) und der Drainanschluss des vierten Feldeffektransistrors einen zweiten Ausgangsknoten (A2) bildet und die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal AID durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke des dritten Feldeffekttransistors und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors zu bilden.
7. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung umfasst.
8. Vorrichtung nach Anspruch 7 mit Anspruch 4 oder 6, wobei die Stromspiegeleinrichtung ausgelegt ist, zu einem in den ersten Ausgangsknoten (A1) fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den zweiten Ausgangsknoten (A2) fließt, wobei das Ausgangssignal MD an dem zweiten Ausgangsknoten (A2) abgreifbar ist.
9. Vorrichtung nach Anspruch 7 mit Anspruch 4 oder 6, wobei die Stromspiegeleinrichtung ausgelegt ist, zu einem in den zweiten Ausgangsknoten (A2) fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den ersten Ausgangsknoten (A1 ) fließt, wobei das negative Ausgangssignal -AID an dem ersten Ausgangsknoten (A1 ) abgreifbar ist.
10. Vorrichtung nach einem der Ansprüche 7 bis 9, wobei die Stromspiegelreinrichtung zwei Feldeffekttransistoren mit entgegengesetztem Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweist.
11. Vorrichtung nach einem der Ansprüche 7 bis 9, wobei die Stromspiegelreinrichtung zwei Bipolartransistoren (BT3, BT4) mit jeweils einer Basis, Emitter und Kollektor aufweist, wobei der Emitter und die Basis der Bipolartransistoren (BT3, BT4) der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten (T1 ) und des zweiten (T2) Feldeffekttransistors aufweist.
12. Vorrichtung nach einem der Ansprüche 1 bis 6, wobei die Stromdifferenzbildungseinrichtung zumindest einen Übertrager mit zwei symmetrischen Eingangswicklungen umfasst.
13. Vorrichtung zur Multiplikation zweier Eingangssignale (VM, Vm2), umfassend: - zumindest zwei Transistorpaare (I, II) mit jeweils einem ersten (T1) und einem zweiten (T2) Feldeffekttransistor, wobei - die Feldeffekttransistoren (T1 , T2) der beiden Transistorpaare (I, II) den gleichen Leitfähigkeitstyp und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source- (S1 , S2) , einen Gate- (G1 , G2) und einen Drainanschluss (D1 , D2) aufweisen, - die Sourceanschlüsse (S1 , S2) der ersten und der zweiten Feieffekttransistoren des ersten (I) und des zweiten (II) Transistorpaars elektrisch miteinander verbunden sind;
-- der Gateanschluss (G1) des ersten Feldeffekttransistors (T1 ) des ersten Transistorpaars (I) mit dem Gateanschluss (G1) des ersten Feldeffekttransistors (T1) des zweiten Transistorpaars (II) elektrisch verbunden ist und den ersten Eingangsknoten bildet;
~ der Gateanschluss (G2) des zweiten Feldeffekttransistor (T2) des ersten Transistorpaars (I) mit dem Gateanschluss (G2) des zweiten Feldeffekttransistors (T2) des zweiten Transistorpaars (II) elektrisch verbunden ist und den zweiten Eingangsknoten bildet;
- ein erstes VM der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist;
- ein zweites Vm- 2 der Eingangssignale als Spannungsunterschied Vm- 2 zwischen einer Drain-Source-Spannung (V^s = V^I S -Vm. 2) des ersten Feldeffekttransistors (T1) und des zweiten Feldeffekttransistors (T2) des ersten Transistorpaars (I) gegenüber einer Drain-Source- Spannung (V"s ) des ersten Feldeffekttransistors (T1) und des zweiten Feldeffekttransistors (T2) des zweiten Transistorpaars (II) anlegbar ist; und zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale VM, Vm- proportionalem Ausgangssignal MD = AID I -Δ/ durch Bilden der Differenz zwischen
- einer Differenzstromstärke AlD' einer Drain-Source-Stromstärke ιm' des ersten Feldeffekttransistors (T1 ) und einer Drain-Source- Stromstärke lD'2 des zweiten Feldeffekttransistors (T2) des jeweils ersten Transistorpaars (I) und
-- einer Differenzstromstärke AI" einer Drain-Source-Stromstärke ι . des ersten Feldeffekttransistors (T1) und einer Drain-Source- Stromstärke ιg2 des zweiten Feldeffekttransistors (T2) des jeweils zweiten Transistorpaars (II) ausgelegt ist.
14. Vorrichtung nach Anspruch 13, wobei die Stromdifferenzbildungseinrichtung zumindest zwei Spannungsfolgereinrichtungen (SF1 , SF2) mit jeweils einem Spannungsfolgerein- (SE1 , SE2) und zwei Spannungsfolgerausgängen umfasst, wobei das zweite Eingangssignal Vm2 durch Anlegen eines Spannungsfolgereingangssignals als Potentialdifferenz zwischen dem Spannungsfolgereingang (SE1 ) der ersten Spannungsfolgereinrichtung und dem Spannungsfolgereingang (SE2) der zweiten Spannungsfolgereinrichtung anlegbar ist.
15. Vorrichtung nach Anspruch 14, wobei - die erste (SF1) und die zweite (SF2) Spannungsfolgereinrichtung jeweils einen ersten (BT1) und einen zweiten (BT2) Bipolartransistor mit jeweils einem Emitter, einer Basis und einem Kollektor umfassen, - der Emitter und der Kollektor der ersten (BT1) und der zweiten (BT2) Bipolartransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten (T1 ) und des zweiten (T2) Feldeffekttransistors aufweisen, - der Emitter des ersten Bipolartransistors (BT1 ) der ersten Spannungsfolgereinrichtung (SF1) mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1) des ersten Transistorpaars (I) und der Emitter des zweiten Bipolartransistors (BT2) der ersten Spannungsfolgereinrichtung (SF1) mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) des ersten Transistorpaars (I) elektrisch verbunden ist, - der Emitter des ersten Bipolartransistors (BT1) der zweiten Spannungsfolgereinrichtung (SF2) mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1 ) des zweiten Transistorpaars (II) und der Emitter des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) des zweiten Transistorpaars (II) elektrisch verbunden ist, - die Basen des ersten (BT1) und des zweiten (BT2) Bipolartransistors der ersten Spannungsfolgereinrichtung (SF1) elektrisch miteinander verbunden sind; - die Basen des ersten (BT1) und des zweiten (BT2) Bipolartransistors der zweiten Spannungsfolgereinrichtung (SF2) elektrisch miteinander verbunden sind; und - die Basen der Bipolartransistoren der ersten (SF1 ) und der zweiten (SF2) Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge (SE1, SE2) bilden.
16. Vorrichtung nach Anspruch 15, wobei - der Kollektor des ersten Bipolartransistors (BT1 ) der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Kollektor des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist; - der Kollektor des zweiten Bipolartransistors (BT2) der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Kollektor des ersten Bipolartransistors (BT1) der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist; - die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal AID durch Bilden der Differenz zwischen - der Summe einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors (BT1) der ersten Spannungsfolgereinrichtung (SF1) und einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) und - der Summe einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) und einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors (BT1) der ersten Spannungsfolgereinrichtung zu bilden.
17. Vorrichtung nach Anspruch 14, wobei - die erste und die zweite Spannungsfolgereinrichtung jeweils einen dritten und jeweils einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate und einem Drainanschluss umfasst, - die dritten und die vierten Feldeffekttransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen, - der Sourceanschluss des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des ersten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des ersten Transistorpaars elektrisch verbunden ist, - der Sourceanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist, - der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist; - der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung elektrisch verbunden ist; und - die Gateanschlüsse der ersten und der zweiten Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge bilden.
18. Vorrichtung nach Anspruch 17, wobei - der Drainanschluss des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Drainanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist; - der Drainanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Drainanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist; - die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal AID durch Bilden der Differenz zwischen - der Summe einer Drain-Source-Stromstärke des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1 ) und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) und - der Summe einer Drain-Source-Stromstärke des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1 ) zu bilden.
19. Vorrichtung nach einem der Ansprüche 13 bis 18, wobei die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung umfasst.
20. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei alle Transistoren monolitisch auf einem Kristall realisiert sind.
21. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei zumindest der erste (T1) und der zweite (T2) Feldeffekttransistor Sperrschicht- Feldeffekttransistoren sind.
22. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei zumindest der erste (T2) und der zweite (T2) Feldeffekttransistor Sperrschicht- Feldeffekttransistoren mit elektrisch isoliertem Gate, insbesondere MOS- Transistoren sind.
23. Verfahren zur analogen Multiplikation zweier Eingangssignale (VM, Vm2), umfassend folgende Schritte: - Bereitstellen von zumindest zwei Feldeffekttransistoren (T1 , T2) des gleichen Leitfähigkeitstyps und mit im wesentlichen gleichem Transkonduktanzfaktor und im wesentlichen gleicher Schwellspannung, wobei die beiden Feldeffekttransistoren (T1 , T2) jeweils einen Source- (S1 , S2), einen Gate- (G1 , G2) und einen Drainanschluss (D1 , D2) aufweisen und der Sourceanschluss (S1) des ersten Feldeffekttransistors (T1 ) elektrisch mit dem Sourceanschluss (S2) des zweiten Feldeffekttransistors (T2) verbunden ist, wobei der Gateanschluss (G1) des ersten Feldeffekttransistors (T1) einen ersten Eingangsknoten (E1) und der Gateanschluss (G2) des zweiten Feldeffekttransistors (T2) einen zweiten Eingangsknoten (E2) bilden und wobei ein erstes VM der Eingangssignale die Potentialdifferenz zwischen dem ersten (E1 ) und dem zweiten Eingangsknoten (E2) darstellt; - Betreiben der beiden Feldeffekttransistoren (T1 , T2) im Widerstandsbereich, wobei die Drain-Source-Spannung (VDs) des ersten Feldeffekttransistors (T1 ) im wesentlichen gleich zu der Drain-Source- Spannung (VDS) des zweiten Feldeffekttransistors (T2) ist und ein zweites Vm2 der Eingangssignale darstellt; - Anlegen des ersten V und des zweiten Vm2 der Eingangssignale; - Bilden eines dem Produkt Vinl χVln2 der beiden Eingangssignale VM, Vm2 proportionalem Ausgangssignals AID durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke Im des ersten Feldeffekttransistors (T1 ) und einer Drain-Source-Stromstärke ID2 des zweiten Feldeffekttransistors (T2); und - Ausgeben des Ausgangssignals AID .
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