JPH01309409A - Acyclic down-sampling filter - Google Patents

Abstract

PURPOSE:To reduce the circuit scale and to make the filter suitable for LSI by applying product sum calculation in order to a filter coefficient with respect to a filter input signal series in the downsampling period. CONSTITUTION:An input signal is given to product sum arithmetic circuits 100-0, 100-1,...100-(K-1). The output signal of the product sum arithmetic circuit 100-0 is added to the output signal of a delay element 120-1, the result is a filter output signal and the output signal of the product sum arithmetic circuits 100-1, 100-2,..., 100-(K-2) are respectively added to the output signal of delay elements 120-1, 120-2,..., 120-(K-2), and the output signal of the product arithmetic circuit 100-(K-1) is given to the delay element 120-(K-1). Since M-set of filter coefficients are multiplied and addition circuits are realized by one product sum arithmetic circuit, the number of multipliers is reduced to 1/M of a conventional system and number of the delay elements is reduced to 1/M of the conventional system.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デイジタルフルタの出力信号を入力信号のサ
ンプリング周波数のＭ分の１に下げる非巡回形（以下、
ｒ　ＦＩＲ形］と略記）ダウンサンプリングフィルタ回
路に関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention provides an acyclic filter (hereinafter referred to as
(abbreviated as FIR type)) relates to a downsampling filter circuit.

（従来の技術） 従来、Ｍ分の１ダウンサンプリングフイルタをＦＩＲ形
フィルタを用いて実現する場合、例えば第４図に示すよ
うにＦＩＲ形フィルタ４００の出力にＭ分の１ダウンサ
ンプラ４１０を接続した構成が用いられている。(Prior Art) Conventionally, when realizing a 1/M downsampling filter using an FIR filter, for example, as shown in FIG. 4, a 1/M downsampler 410 was connected to the output of the FIR filter 400. configuration is used.

ＦＩＲ形フィルタ４００のフィルタ長はＮ（整数）、フ
ィルタ係数はｈ（０）、　ｈ（１）・・・、ｈ（Ｎ−１
）であり、入力信号は入力端子に対して直列に接続され
た（Ｎ−ｉ）個の遅延素子４２０−１．４２０−２．・
・・、　４２０−（Ｎ−，１）を入力信号のサンプリン
グクロックに従って移動すると共に、乗算器４３０−０
．４３０−１．・・・、　４３０−（Ｎ−１）において
サンプリングクロック毎に遅延素子４２０−１．’４２
０Ｌ２．・・・、　４２０−（Ｎ−１）を移動する人力
遅延信号とフィルタ係数との乗算が行われる。多入力加
算器４４０は乗算器４３０−０．４３０−１．・・・。The filter length of the FIR type filter 400 is N (integer), and the filter coefficients are h(0), h(1)..., h(N-1).
), and the input signal is transmitted through (N-i) delay elements 420-1, 420-2 .・
. . , 420-(N-, 1) is moved according to the sampling clock of the input signal, and the multiplier 430-0
．． 430-1. ..., 430-(N-1), the delay elements 420-1 . '42
0L2. ..., 420-(N-1) is multiplied by the filter coefficient. Multi-input adder 440 includes multipliers 430-0.430-1. ....

４３０−（Ｎ−１）の出力信号の総和を求めＦＩＲ形フ
ィルタの出力信号を出力する。Ｍ分の１ダウンサンプラ
４１０はＦＩＲ形フィルタ４００の出力信号′のＭｉ）
−ンプル毎に１サンプルを出力することにより、Ｍ分の
１ダウンサンプリングフイルタを実現している。The sum of the output signals of 430-(N-1) is calculated and the output signal of the FIR type filter is output. The 1/M down sampler 410 converts the output signal 'Mi) of the FIR type filter 400.
- By outputting one sample for each sample, a 1/M downsampling filter is realized.

（発明が解決しようとする問題点） しかしながら、従来方式では、ＦＩＲ形フィルタは入力
と同じサンプリング周期で信号を出力するので、ダウン
サンプリング出力に必要のないＦＩＲ形フィルタの出力
信号に対しても常にフィルタ演算、をしているために多
くの演算器を必要とし回路規模が大きくなるという欠点
があった。(Problem to be solved by the invention) However, in the conventional method, since the FIR type filter outputs a signal at the same sampling period as the input, even the output signal of the FIR type filter that is not required for downsampling output is always Since it performs filter calculation, it requires many calculation units and has the drawback of increasing the circuit scale.

本発明の目的は、従来技術のこのような欠点を解消し、
ディジタルフィルタの機能を維持しながら必要のない演
算を省いて演算器を減らずと共に、乗算器を多重使用す
ることにより必要な乗算器の数を減らずとともに、遅延
素子数も減らすこ　　　、とによって回路規模を縮小し
たＬＳＩ化に適するＦＩＲ形タウンサンプリングフィル
タを提供することにある。The purpose of the present invention is to overcome these drawbacks of the prior art and to
By not reducing the number of arithmetic units by omitting unnecessary operations while maintaining the function of the digital filter, and by using multiple multipliers without reducing the number of required multipliers, and by reducing the number of delay elements. It is an object of the present invention to provide an FIR type town sampling filter suitable for LSI implementation with a reduced circuit scale.

（問題を）屓決するだめの手段） 本発明は、入力信号の→ノーンプリング周波数に対して
出力信号のサンプリング周波数をＭ分の１に下げるＭ分
の１ダウンサンプリング機能を有するＦＩＲ形ダウンザ
プリンタフィルタにおいて、入力端子に並列に接続され
入力信号とＭ個のフィルタ係数の積和演算を行うと共に
ダウンサブリング周期で積和演算結果を出力し初期化さ
れる複数の積和演算回路と、初段の前記積和演算回路の
出力端子に接続され前記初段の積和演算回路の出力信号
と次段の前記積和演算回路出力に加算器を介して接続さ
れた遅延素子の出力信号を加算して加算結果をフィルタ
の出力信号とする加算器と、中間段の前記積和演算回路
の各出力端子に接続され前記積和演算回路の出力信号と
次段の前記積和演算回路出力に加算器を介して接続され
た遅延素子の出力信号を加算する加算器と、該加算器の
加算結果を入力信号としダウンサンプリング周期で動作
する遅延素子と、最後段の前記積和演算回路の出力端子
に接続されダウンサンプリング周期で動作し出力端子が
前段の前記積和演算回路出力接続された前記加算器の入
力端子に接続された遅延素子とから構成されるＦＩＲ形
ダウンサンプリングフィルタである。(Means for deciding the problem) The present invention provides an FIR type down-the-printer having a 1/M down-sampling function that lowers the sampling frequency of the output signal to 1/M with respect to the non-pulling frequency of the input signal. In the filter, a plurality of product-sum calculation circuits are connected in parallel to the input terminal and perform product-sum calculation of the input signal and M filter coefficients, and are initialized by outputting the product-sum calculation result in a down-subring cycle, and a first stage. adding the output signal of the product-sum calculation circuit of the first stage and the output signal of the delay element connected to the output terminal of the product-sum calculation circuit of the next stage via an adder, which is connected to the output terminal of the product-sum calculation circuit; an adder that uses the addition result as an output signal of a filter; and an adder that is connected to each output terminal of the product-sum calculation circuit in an intermediate stage and connects the output signal of the product-sum calculation circuit and the output of the product-sum calculation circuit in the next stage. an adder that adds the output signals of the delay elements connected through the adder, a delay element that uses the addition result of the adder as an input signal and operates in a downsampling cycle, and is connected to the output terminal of the product-sum calculation circuit at the last stage. and a delay element connected to the input terminal of the adder whose output terminal is connected to the output of the product-sum arithmetic circuit in the preceding stage.

（作用） 第４図において、ＦＩＲ形フィルタ４００のフィルタ長
がＮ（整数）、フィルタ係数がｈ（０）、　ｈ（１）、
・・・、ｈ（Ｎ−１）である場合、 （Ｋ−１）　Ｍ≦Ｎ＜ＫＭ　　　　　’（Ｋは正数）（
１）であるとすると、改めて Ｎ−ＫＭ　　　　　　　　　　　　　　　　　　　　　
（２）とおき、 ｈ（Ｎ）＝ｈ（Ｎ＋１）＝・・・＝ｈ（ＫＭ−１）＝Ｏ
（３）と拡張すれば、拡張後のＦＩＲフィルタは元のＦ
ＩＲフィルタと等価であるので以降の説明ではＮはＭの
整数倍であるとする。　　− 第４図のＦＩＲ形ダウンサンプリングフィルタの２変換
を用いた伝達関数は式（４）となる。式（４）は出力信
号の単位遅延を基準として記述されている。式（４）を
変形すると式（５Ｘ６Ｘ７）のようになる。(Function) In FIG. 4, the filter length of the FIR type filter 400 is N (integer), the filter coefficients are h(0), h(1),
..., h(N-1), (K-1) M≦N<KM' (K is a positive number) (
1), then again N-KM
Given (2), h(N)=h(N+1)=...=h(KM-1)=O
(3), the expanded FIR filter is the original F
Since it is equivalent to an IR filter, in the following description, it is assumed that N is an integral multiple of M. - The transfer function of the FIR type downsampling filter shown in FIG. 4 using two transformations is expressed as equation (4). Equation (4) is written based on the unit delay of the output signal. When formula (4) is transformed, it becomes formula (5X6X7).

１＝Ｏｊす０ ＋＝Ｏｊ＝０ ＝Σｚ−’Ｇ、（ｚ）　　　　　　　　　　　　　　　
　　（７）１＝０ ：Ｇｏ（ｚ）＋ｚ−１（Ｇ１（ｚ）＋ｚ　”（Ｇ２（ｚ
）十・・・＋　ｚ−１（ＧＫ２（Ｚ）　＋　Ｚ−”ＧＫ
　］（Ｚ）　−））　　　　（８）ただし、 ｊ＝０ 式（９）は、入力信号とフィルタ係数のＭ回の積和で、
１ダウンザンプリリング周期で終了することを示してい
る。したがって、式（９）を実現する回路は、ダウンサ
ンプリング周期でフィルタ入力信号系列ｘ（ｋ）、　ｘ
（ｋ　＋１）、　ｘ（ｋ　＋　２）、・・・、ｘ（ｋ十
Ｍ−１）に対してフィルタ係数をｈ（ｉＭ＋（Ｍ−１）
）、　ｈ（ｉＭ＋（Ｍ−２））。1=Ojsu0 +=Oj=0 =Σz−'G, (z)
(7) 1=0 :Go(z)+z−1(G1(z)+z ”(G2(z
) 10...+ z-1 (GK2(Z) + Z-"GK
](Z) −)) (8) However, j=0 Equation (9) is the sum of products of the input signal and the filter coefficient M times,
This indicates that the process ends in one down sample re-ring cycle. Therefore, a circuit that realizes equation (9) has a filter input signal sequence x(k), x
(k + 1), x (k + 2), ..., x (k + M-1), the filter coefficient is h (iM + (M-1)
), h(iM+(M-2)).

ｈ（ｉＭ−（Ｍ−３））、・・・、　ｈ（ｉＭ）の順に
積和演算して結果を出力する構成にすれば入力側に遅延
素子は必要なくなり、乗算器はＭ個のフィルタ係数に対
して１個あればよく、回路規模を大幅に縮小することが
できる。If the configuration is configured to perform product-sum operations in the order of h(iM-(M-3)), . Only one is required for each coefficient, and the circuit scale can be significantly reduced.

Ｍ分の１ダウンサンプリングフイルタは式（８）を実現
する構成にすればよい。ｉ番目の積和演算回路を０１と
すれば、Ｇｉの出力信号とＧｉ＋１の１遅延信号を加算
し、加算器の出力信号に１遅延を与える構成にすればよ
い。このようにすれば、加算器は２人力加算器となり、
ダウンサンプリング周期で動作する遅延素子の総数は（
Ｋ−１）個となるので構成が簡単となる。The 1/M downsampling filter may have a configuration that implements equation (8). If the i-th product-sum operation circuit is set to 01, the configuration may be such that the output signal of Gi and the one-delayed signal of Gi+1 are added to give one delay to the output signal of the adder. In this way, the adder becomes a two-man power adder,
The total number of delay elements operating in the downsampling period is (
K-1), the configuration is simple.

（実施例） 第１図は本発明を実現するだめの実施例である。(Example) FIG. 1 shows a final embodiment of the present invention.

入力信号は積和演算回路１００−０．１００−１．・・
・、　１００−（Ｋ−１）に人力される。積和演算回路
１００−００出力信号は遅延素子１２０−１の出力信号
と加算されてフィルタ出力信号となり、積和演算回路１
００−１．１００−２．・・・。The input signal is the product-sum calculation circuit 100-0.100-1.・・・
・, 100-(K-1) is manually operated. The output signal of the product-sum calculation circuit 100-00 is added to the output signal of the delay element 120-1 to become a filter output signal, and the product-sum calculation circuit 1
00-1.100-2. ....

１００−（Ｋ−２）の出力信号はそれぞれ遅延素子１２
０−２゜１２０−３．・・・、　１２０−（Ｋ−１）の
出力信号と加算されて遅延素子１２０−１．１２０−２
．・・・、　１２０−（Ｋ−２）に入力され、積和演算
回路１００−（Ｋ＝１）の出力信号は遅延素子１２０−
（Ｋ−１）に人力される。The output signals of 100-(K-2) are each outputted by delay element 12.
0-2°120-3. ..., 120-(K-1) is added to the output signal of delay element 120-1.120-2.
．． ..., 120-(K-2), and the output signal of the product-sum calculation circuit 100-(K=1) is input to the delay element 120-(K-2).
(K-1) is manually operated.

第２図（ａ）は、第１図の積和演算回路１００−０．１
００−２、・・・、１００−（Ｋ−１）の第１の実施例
、第２図（ｂ）は主な信号のタイムチャートである。第
１図の入力側からｉ（ｉ　＝　０．１．２．・・・、（
Ｋ−１））番目の積和演算回路の場合について説明する
。乗算器２００は入力信号と係数の乗算を行う。係数選
択回路２１０はｈ（ＫＭ＋（Ｍ−１））。FIG. 2(a) shows the product-sum operation circuit 100-0.1 of FIG.
00-2, . . . , 100-(K-1) in the first embodiment, FIG. 2(b) is a time chart of the main signals. From the input side in Figure 1, i (i = 0.1.2..., (
The case of the K-1)th product-sum calculation circuit will be explained. Multiplier 200 multiplies the input signal by a coefficient. The coefficient selection circuit 210 receives h(KM+(M-1)).

ｈ（Ｋ：Ｍ　＋　（Ｍ　−２））、・・・、　ｈ（ＫＭ
＋　１）、　ｈ（ＫＭ）の順序で１個の入力信号に対し
て１個の係数を出力し、Ｍ個の係数出力が終了すると１
回の積和演算が終了したことになり、再び同様のことを
繰り返す。加算器２２０は乗算結果とアキュムレータ２
３０の内容を加算し、アキュムレータ２３０に出力する
。アキュムレータ２３０はリセットクロックＣＬＫ２に
よって０にリセットされると共に、係数選択回路２１０
が第１番目の係数を選択するように初期化される。第２
図（ｂ）はクロックの立ち上がりで動作する場合の各信
号のタイムチャートである。ＣＬＫＩは入力信号サンプ
リングクロック、ＣＬＫ２はリセットクロック、ＣＬＫ
３はダウンサンプルクロックである。係数は選択する係
数を示している。h(K:M + (M −2)),..., h(KM
+ 1), one coefficient is output for one input signal in the order of h (KM), and when M coefficients have been output, 1
This means that the product-sum operation has been completed, and the same process is repeated again. Adder 220 outputs the multiplication result and accumulator 2
30 is added and output to the accumulator 230. The accumulator 230 is reset to 0 by the reset clock CLK2, and the coefficient selection circuit 210
is initialized to select the first coefficient. Second
Figure (b) is a time chart of each signal when operating at the rising edge of the clock. CLKI is the input signal sampling clock, CLK2 is the reset clock, CLK
3 is a down sample clock. Coefficient indicates the coefficient to be selected.

第３図（ａ）は、積和演算帰路の第２の実施例、第３図
（ｂ）は主な信号のタイムチャートである。乗算器３０
０、係数選択回路３１０、加算器３２０の動作は第３図
と同様である。アキュムレータ３３０はリセットされな
い点を除いてその他の動作は第２図と同様である。マル
チプレクサ３４０はリセットクロックＣＬＫ２がＨｉレ
ベルのときに出力信号をアキュムレータ３３０の出力信
号から０に切り換える。FIG. 3(a) is a second embodiment of the product-sum calculation return path, and FIG. 3(b) is a time chart of the main signals. Multiplier 30
0, the operations of the coefficient selection circuit 310 and the adder 320 are similar to those shown in FIG. Other operations are similar to FIG. 2 except that accumulator 330 is not reset. The multiplexer 340 switches the output signal from the output signal of the accumulator 330 to 0 when the reset clock CLK2 is at Hi level.

（発明の効果） 本発明のＭ分の１ダウンサンプリング用ＦＩＲ形ダウン
サンプリングフイルタ構成によると、Ｍ個のフィルタ係
数との乗算と加算回路が１個の積和演算回路で実現でき
るので、乗算器の数を従来方式のＭ分の１にすることが
でき、遅延素子数も従来のＭ分の１に減らずことができ
る。また、積和演算結果の加算回路も遅延素子と２人力
打算器で構成できるので回路構成を簡単化することがで
きる。(Effects of the Invention) According to the configuration of the FIR type downsampling filter for 1/M downsampling of the present invention, the multiplication and addition circuit for M filter coefficients can be realized by one product-sum operation circuit. The number of delay elements can be reduced to 1/M of the conventional method, and the number of delay elements can also be reduced to 1/M of the conventional method. Furthermore, since the addition circuit for the product-sum calculation results can be constructed from a delay element and a two-manpower calculator, the circuit construction can be simplified.

以上のように、本発明によって容易にＦＩＲ形ダウンサ
ンプリングフィルタの小型化、簡単化が可能となり、そ
の効果は極めて大きい。As described above, according to the present invention, it is possible to easily downsize and simplify the FIR type downsampling filter, and its effects are extremely large.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のＦＩＲ形ダウンサンプリングフィルタ
構成を示すブロック図、第２図（ａ）は第１の積和演算
回路の構成図、第２図（ｂ）は第３図（ａ）のタイムチ
ャー１・、第３図（ａ）は第２の積和演算回路の構成図
、第３図（ｂ）は第３図（ａ）のタイムチャート、第４
図は従来の回路構成の説明図である。 図において、１００−０．１００−１．・・・、　１０
０−（Ｋ−１）は積和演算回路、１１０−０．１１０−
１．・・・、　１１０−（Ｋ−２）は加算器、１２０−
１．１２０−２．・・・、　１２０−（Ｋ−１）は遅延
素子、２００は乗算器、２１０は係数選択器、２２０は
加算器、２３０はリセント能力付きアキュムレータ、３
００は乗算器、３１０は係数選択器、３２０加算器、３
３０はアキュムレータ、３４０はマルチプレクサ、４０
０はＦＩＲ形フィルタ、４１０はＭ分の１ダウンサンプ
ラ、４２０−１．４２０−２．・・・、　４２０−（Ｎ
−１）は単位遅延素子、４３０−０．４３０−１．・・
・、　４３０−（Ｎ−１）は乗算器、４４０は多入力加
算器である。FIG. 1 is a block diagram showing the configuration of the FIR type downsampling filter of the present invention, FIG. 2(a) is a configuration diagram of the first product-sum calculation circuit, and FIG. Time chart 1., Figure 3 (a) is a configuration diagram of the second product-sum operation circuit, Figure 3 (b) is the time chart of Figure 3 (a), Figure 4
The figure is an explanatory diagram of a conventional circuit configuration. In the figure, 100-0.100-1. ..., 10
0-(K-1) is a product-sum calculation circuit, 110-0.110-
1. ..., 110-(K-2) is an adder, 120-
1.120-2. ..., 120-(K-1) is a delay element, 200 is a multiplier, 210 is a coefficient selector, 220 is an adder, 230 is an accumulator with recent ability, 3
00 is a multiplier, 310 is a coefficient selector, 320 is an adder, 3
30 is an accumulator, 340 is a multiplexer, 40
0 is an FIR type filter, 410 is a 1/M down sampler, 420-1.420-2. ..., 420-(N
-1) is a unit delay element, 430-0.430-1.・・・
, 430-(N-1) is a multiplier, and 440 is a multi-input adder.

Claims (1)

【特許請求の範囲】[Claims] 入力信号のサンプリング周波数に対して出力信号のサン
プリング周波数を整数（Ｍ）分の１に下げるＭ分の１ダ
ウンサンプリング機能を有する非巡回形ダウンサンプリ
ングフィルタにおいて、入力端子に並列に接続され入力
信号とＭ個のフィルタ係数の積和演算を行うと共にダウ
ンサンプリング周期で積和演算結果を出力し初期化され
る複数の積和演算回路と、初段の前記積和演算回路の出
力端子に接続され前記初段の積和演算回路の出力信号と
次段の前記積和演算回路出力に加算器を介して接続され
た遅延素子の出力信号を加算して加算結果をフィルタの
出力信号とする加算と、中間段の前記積和演算回路の各
出力端子に接続され前記積和演算回路の出力信号と次段
の前記積和演算回路出力に加算器を介して接続された遅
延素子の出力信号を加算する加算器と、該加算器の加算
結果を入力信号としダウンサンプリング周期で動作する
遅延素子と、最後段の前記積和演算回路の出力端子に接
続されダウンサンプリング周期で動作し出力端子が前段
の前記積和演算回路出力に接続された前記加算器の入力
端子に接続された遅延素子とから構成されることを特徴
とする非巡回形ダウンサンプリングフィルタ。In an acyclic downsampling filter that has a 1/M downsampling function that lowers the sampling frequency of an output signal to 1/an integer (M) with respect to the sampling frequency of an input signal, the filter is connected in parallel to the input terminal and is connected to the input signal. a plurality of product-sum calculation circuits initialized by performing product-sum calculation of M filter coefficients and outputting product-sum calculation results in a downsampling period; The output signal of the product-sum calculation circuit and the output signal of a delay element connected to the output of the product-sum calculation circuit in the next stage via an adder are added, and the addition result is used as the output signal of the filter. an adder that is connected to each output terminal of the product-sum calculation circuit and adds an output signal of the product-sum calculation circuit and an output signal of a delay element connected to the output of the product-sum calculation circuit of the next stage via an adder; a delay element which uses the addition result of the adder as an input signal and operates in a downsampling period; and a delay element which is connected to an output terminal of the product-sum operation circuit in the last stage and operates in a downsampling period, and whose output terminal operates in the down-sampling period. and a delay element connected to an input terminal of the adder connected to an arithmetic circuit output.