WO2004056093A1 - 光検出装置 - Google Patents

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WO2004056093A1
WO2004056093A1 PCT/JP2003/016114 JP0316114W WO2004056093A1 WO 2004056093 A1 WO2004056093 A1 WO 2004056093A1 JP 0316114 W JP0316114 W JP 0316114W WO 2004056093 A1 WO2004056093 A1 WO 2004056093A1
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voltage value
output
photodiodes
integer
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PCT/JP2003/016114
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French (fr)
Inventor
Yasuhiro Suzuki
Seiichiro Mizuno
Original Assignee
Hamamatsu Photonics K.K.
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a photodetector including a plurality of photodiodes arranged.
  • the photodetector is a device including a plurality of photodiodes arranged two-dimensionally or one-dimensionally, and an integrating circuit including an amplifier and an integrating capacitive element.
  • the following signal processing circuit may also be provided (for example, refer to Japanese Patent Application Laid-Open No. Hei 9-270960).
  • this photodetector an amount of electric charge corresponding to the intensity of light incident on each photodiode is output from the photodiode, and the electric charge is accumulated in the integrating capacitance element. The corresponding voltage value is output from the integration circuit.
  • Light incident on the photodetection surface on which the plurality of photodiodes are arranged is detected based on the voltage value output from the integration circuit in accordance with the amount of charge generated in each of the plurality of photodiodes.
  • C d is the sum of the junction capacitance value of the photodiode and the capacitance value of the wiring from the photodiode to the integration circuit.
  • c f is the capacitance value of the integration capacitance element of the integration circuit.
  • k is Boltzmann's constant.
  • T is the temperature.
  • B is the frequency band of the amplifier included in the integration circuit.
  • G m is the input transistor conductance of the amplifier included in the integration circuit. [0105]
  • B and G m can contribute to the reduction of thermal noise.
  • a larger G m is effective in reducing thermal noise, but increases the power consumption of the amplifier.
  • the present invention has been made to solve the above problems, and has as its object to provide a photodetector capable of ensuring both the SZN ratio and the speed.
  • the accumulated charges are sequentially input to and accumulated in one integration circuit, and a voltage value corresponding to the amount of the accumulated charges is output from the integration circuit.
  • the thermal noise component included in the voltage value output from the integrating circuit is reduced by the filter circuit, and the thermal noise component is reduced.
  • the reduced voltage value is output from the filter circuit. Therefore, this photodetector can ensure both the S / N ratio and the speed.
  • a photodetector according to the present invention is provided between an integration circuit and a filter circuit, receives a voltage value output from the integration circuit, and outputs a voltage value representing a change in the voltage value for a certain period of time. It is preferable to further include a CDS circuit that outputs a signal. In this case, the voltage value output from the integration circuit is input to the CDS circuit, and a voltage value representing a change in the voltage value over a certain period of time is output from the CDS circuit. Can be removed by the CDS circuit.
  • the photodetector according to the present invention further includes an AZD conversion circuit that receives a voltage value output from the filter circuit, performs AZD conversion on the voltage value, and outputs a digital value corresponding to the voltage value.
  • an AZD conversion circuit that receives a voltage value output from the filter circuit, performs AZD conversion on the voltage value, and outputs a digital value corresponding to the voltage value.
  • the voltage value output from the filter circuit is input to the A / D conversion circuit, and a digital value corresponding to this voltage value is output from the A / D conversion circuit.
  • CDS and A / D conversion as needed, in addition to charge storage and filtering
  • FIG. 1 is an overall configuration diagram of a photodetector 1 according to the present embodiment.
  • FIG. 2 is a partial configuration diagram of the photodetector 1 according to the present embodiment.
  • FIG. 3 is a circuit diagram of the photodetector 1 according to the present embodiment.
  • FIG. 4 is a timing chart illustrating the operation of the photodetector 1 according to the present embodiment.
  • FIG. 5 is a diagram illustrating another circuit example of the photodetector 1 according to the present embodiment. is there.
  • FIG. 1 is an overall configuration diagram of a photodetector 1 according to the present embodiment.
  • FIG. 2 is a partial configuration diagram of the photodetector 1 according to the present embodiment. The details of the light detection unit 10 shown in FIG. 1 are shown in FIG.
  • the light detecting section 10 the light detecting section 10, (MxN) pieces of the integrating circuit 20i, i ⁇ 2 OM, N, ( MxN) pieces of CD S circuits 30 u ⁇ 30M, It includes N, (MXN) filter circuits 40i ; 1 to 40M, N, (MXN) A / D conversion circuits 50 ⁇ , ⁇ to 5 OM, N, and a control circuit 60.
  • the light detection unit 10 has (KxMxN) photodiodes PD U , I to PDK, M, N and (KxMxN) switches SWi, u to SWSW, ⁇ , ⁇ .
  • ⁇ is an integer of 2 or more
  • ⁇ is an integer of 1 or more
  • ⁇ is an integer of 2 or more
  • k is an integer from 1 to K
  • m is an integer from 1 to M
  • n is an integer from 1 to N.
  • K is 2 and M and N are 4.
  • the photodiode PD k, m, n are those accumulated in the junction capacitance portion occurred charges as much as incident light intensity.
  • the photodiodes PDk, m , n are arranged at the position of the m-th row and the (n + (k-1) N) column.
  • the switches SW k, m, n correspond to the photodiodes PD k , m , n on a one-to-one basis, and are connected between the photodiodes PD k , m , n and the signal US L m , n. Is provided. K photo diodes
  • the CDS (Correlated Double Sampling) circuit 30 m , n inputs the voltage value output from the integrator circuit 20 M , N and calculates the voltage value representing the change of this voltage value over a certain period of time. Output.
  • the filter circuits 40 M and N receive the voltage values output from the CDS circuits 30 M and N , reduce the thermal noise component contained in the voltage values, and The voltage value after noise component reduction is output.
  • the filter circuits 40M , N are preferably single-pass filters having filter characteristics capable of reducing thermal noise components.
  • AZD converter 5 0 M, A is a filter circuit 40 M, inputs the voltage output from the N, this voltage value is converted A / D, the digital value corresponding to the voltage value (analog value) Output.
  • control circuit 6 0, (KxMxN) pieces of switch SWI, I, I ⁇ SWK, M, a control signal for controlling the opening and closing of the N their respective control line CL K, the N Output.
  • the control circuitry 6 the integrating circuit 2 0 M, N, CD S circuit 3 0 M, N and A / D converter circuit 5 0 M, also controls the operation of the N their respective.
  • FIG. 3 is a circuit diagram of the photodetector 1 according to the present embodiment.
  • the photodiodes PD k , m , n switches SW k , m , n , integration circuits 20 M , N , CDS circuits 30 M , N , and filter circuits 40 M , N and one set of the AZD conversion circuit 50 M , N are shown.
  • the integrating circuits 20 m and n have a pump A 20 , an integrating capacitive element C 20, and a switch SW 20 .
  • Input terminal of the amplifier A 20 is the signal, are connected line SL m, the n.
  • An integrating capacitor C 20 and a switch SW 20 are provided in parallel between the input and output terminals of the amplifier A 20 .
  • the switch SW 2 Q is controlled by the control unit 60 to open and close. When the switch SW 2 Q is closed, the integrating capacitance element C 20 is discharged, and the voltage values output from the integrating circuits 20 M and N are initialized.
  • the Rei_03 circuit 30 ⁇ , 11 includes an amplifier A 3 o, integrating capacitor C 31, the coupling capacitance element C 32 and the switch SW 3. have. Input terminal of the amplifier A 30 via the coupling capacitance element C 32, is connected to deca terminal of the integrating circuit 20 m, n of the amplifier A 20.
  • An integrating capacitor C 3 i and a switch SW 30 are provided in parallel between the input and output terminals of the amplifier A 30 .
  • Switch SW 3 Is controlled by the control unit 60 to open and close. When sweep rate Tutsi SW 3 o is closed, the integrating capacitive element C 31 is being discharged, CD S circuit 3 0 m, the voltage value outputted from the n is initialized.
  • the time t when the switch SW 30 is opened More later, the integrating circuit 2 0 m, charges corresponding to the fluctuation of the output voltage value from the n are accumulated in the integrating capacitive element C 31, respond to the amount of charges accumulated in the integrating capacitive element C 3 i Is output from the CDS circuit 30M , N.
  • filter circuit 4 0 M, N has a resistance element R 40 and the capacitor C 40.
  • Fuinoreta circuit 4 0 M This, N is the act as a low pass filter, Contact Keru cut-off frequency to the filter characteristics, the resistance value of the resistance element R 4 Q and is in accordance with the capacitance value of the capacitor C 40.
  • an example of the characteristic value of each element is as follows. Photodiode PD m, the junction capacitance value of n C d and the signal Izumi SL m, the sum of the parasitic capacitance I straight of n is 220 p F, the signal line SL m, the resistance value of n is 1 ⁇ . Integral The circuit 20 m, the capacitance value C f of the integrating capacitor C 2 o of n 1. a 25 p F, the integrating circuit 2 O m, the frequency band B of the n amplifiers A 20 is 1 MHz, the amplifier A 20 Input transistor. Conductance G m is 1 OmS. The temperature T is 27 ° C.
  • the integrating circuit 2 O m, the thermal noise V n generated in the amplifier A 20 of n is Ru 1 21 OPV rms der.
  • the capacitance value of the capacitive element C 40 of the filter circuit 4 O m , n is l OO pF, and the resistance value of the resistance element R 40 of the filter circuit 4 O m , n is 20 ⁇
  • the finalizer circuit 4 O m , n has a cut-off frequency of 0.08 MHz, and the thermal noise component included in the voltage output from the filter circuit 4 O m , n is reduced to 724 ⁇ ⁇ .
  • FIG. 4 is a timing chart illustrating the operation of the photodetector 1 according to the present embodiment.
  • the first row to the ⁇ th row operate in parallel.
  • the operation of the optical detection device 1 eight time you circulation Tw T 1> 2, Ti, 3, T W, T 2, u T 3 ⁇ 42, T 2, 3 and T 2, 4 Ru is divided into.
  • the time T of each of these periods Tk , n is constant.
  • Switch SW lim , l is within the period Closed, switch SWi, m> 2 is closed in a period T 1> 2, switch SWL ⁇ is closed during period 1 3, switch SW, m> 4 is closed during the period Tl, 4, switch Is closed within the period, switch SW 2 , m , 2 is closed during period T 2 , 2 , switch SW 2 , m , 3 is closed within period ⁇ 2 , 3 , switch SW 2> m , 4 is period ⁇ The switch is closed in 2 and 4 , and thereafter the switch is repeatedly opened and closed.
  • the switch SW 1> na closes within the period. Before this period T i , the switch SW 20 of the integration circuit 2 On is closed and then opened, and the output voltage value of the integration circuit 20 m , i is initialized. When switch SWl, na closes, photo diode The electric charge generated in step S1 and accumulated in the junction capacitance section is input to the integration circuit 2 Onu via the switch SWi, m , i and the signal line SL m) 1.
  • the output voltage value of the integration circuit 2 ⁇ is input to the CDS circuit 3 O mil .
  • the CDS circuit 3 O m from i, the period from the period T u ⁇ , voltage value corresponding to the change of the output voltage value of the definitive integrating circuit 20 "a certain time of up to 2 are output.
  • CD S output voltage i straight of the circuit 3 O m, i is a filter circuit 4 O m, the input to the heat ⁇ sound component i is low Gensa. and tooth force, due to the filter characteristics of the filter circuit 40 "u,
  • the output voltage waveform of the filter circuit 4 O m becomes dull compared with the output voltage waveform of the CDS circuit 3 ⁇ .
  • the filter circuit 4 O m the output voltage value of i, that when the value stable A ZD converter 5 O m, is AZD converted by i, the digital values from AZD conversion circuit 50 nu period 1 3 Is output.
  • the digital value output from the AZD conversion circuit 5 O m , i during the period T 1> 3 is transferred from the junction capacitance part of the photodiode PDtnu to the integration capacitance element C 20 of the integration circuit 2 O m , i during the period.
  • the amount corresponding to the amount of transferred charge, That is, photodiode This depends on the intensity of light incident on the light source.
  • the switch SW 2 is closed in the period T 2J.
  • the integration circuit 2 O m switch SW 2 o of i open after closing once, the integration circuit 2
  • the output voltage value of ⁇ has been initialized
  • switch SW 2 , m i is closed, the photodiode In the generated electric charges accumulated in the junction capacitance portion, sweep rate Tutsi SWs,: ⁇ and the signal line SL m, through the i type integrating circuit 2 O m, the i, the integral capacity of the integrating circuits 2 OM j element stored in the C 20, the accumulated voltage value corresponding to the amount of charge has is output from the integrating circuit 20 "alpha.
  • the integrating circuit 2 O m, the output voltage value of i is input CD S circuit 3 O m, to i.
  • the CDS circuit 3 O m , i outputs a voltage value corresponding to the change in the output voltage value of the integrator circuit 2 ⁇ ⁇ during a certain period of time from the period T 2) 1 to the periods ⁇ 2 and 2 .
  • the output voltage value of the CDS circuit 30 was input to the filter circuit 4 O m> 1 to reduce the thermal noise component, but due to the filter characteristics of the filter circuit 4 O m , i, the filter circuit 4
  • the output voltage waveform of i is assumed to dull compared to CDS circuit 3 O m, the output voltage waveform of i.
  • Digital values are output from m and i.
  • the digital value output from the AZD conversion circuit 5 ⁇ during the period T 2 , 3 is obtained from the junction capacitance portion of the photodiode PD, ⁇ during the period ⁇ 2 , ⁇ from the integration circuit 2 O m , i. those corresponding to the amount of charge transferred to C 20, ie, the photodiode This depends on the intensity of light incident on the light source.
  • the switch The operation of the integrating circuit 20 m , u is the same as that of the 03 circuit 30 Bitcoin 1 , 1 , the filter circuit 4 Onu and the A / D conversion circuit 5 ⁇ ⁇ ⁇ ⁇ ⁇ , that is, when ⁇ is 1. ⁇ is 2 to 4. In the case of This is the same, although the operation timing is shifted.
  • a digital value corresponding to the intensity of light incident on the photodiode PD 1> m is output in the period ⁇ , 3, and a digital value corresponding to the intensity of light incident on the photodiode PD 1> m , 2 is output.
  • the value is output during the period T 1> 4
  • a digital value corresponding to the intensity of light incident on the photodiode PDi, m , 3 is output during the period ⁇ 2 ⁇ .
  • a digital value corresponding to the intensity is output in the periods ⁇ 2 and 2
  • a digital value corresponding to the intensity of the light incident on the photodiode is output in the periods ⁇ 2 and 3
  • the light incident on the photodiode PD 3 ⁇ 4m , 2 a digital value corresponding to the intensity of the output in the period T 2, 4
  • the digital value corresponding to the intensity of light incident on the Fotodaio one de PD 2, m, 3 is output to the subsequent period T W, photodiode out PD 2, m, digital value period T 1, 2 in accordance with the intensity of light incident on 4 It is.
  • (KxMxN) photodiodes PD k , m , and n are arranged in the M rows (KxN) columns in the photodetector 10.
  • the thermal noise components included in the voltage values output from the integration circuits 20m , n are reduced by the filter circuits 40m , n . Also, although the voltage value waveform output from the filter circuit 40 m , n becomes dull, the operation from the charge accumulation in the integrator 20 m> a to the AZD conversion in the AZD converter 50 m , n takes time (NxT ), And the voltage value output from the filter circuit 40 m , n is A / D converted by the A / D conversion circuit 50 m , n when the value is stabilized.
  • this photodetector 1 maintains the high speed of photodetection and maintains the SZN ratio of photodetection. Can be improved.
  • the SZN ratio of photodetection can be improved without increasing the input transistor conductance G m of the amplifier A 20 included in the integration circuits 20 m and n, and the power consumption of the amplifier A 20 increases. And the problem of heat generation is reduced.
  • CD S circuit 30 m n is provided, the integrating circuit 20 m, offset variation of n in the amplifier A 20 is removed by the CDS circuit 30 m> n Runode, in this regard, The S / N ratio of light detection is improved.
  • CDS circuit 3 0 m, but the amplifier A 30 is included in n, the thermal noise from the amplifier A 30 is a thermal noise generated by the integrating circuit 20 m, Anpu A 20 included in the n It is slightly in comparison.
  • the A / D conversion circuits 50 m and n are provided, the light detection data obtained by the light detection device 1 is output as digital values. Image processing is easy. Further, AZD converter 5 Om, since demand for high speed processing of pairs n is also alleviated, A / D converter circuit 5 O m, an increase in power consumption in n is suppressed.
  • (KxMxN) photodiodes PDk,! ⁇ Are arranged in M rows (KxN) columns, and the photodiode PDk ⁇ n is arranged in the m-th row and (n + (k ⁇ 1) N) columns. And processing for the photodiodes PDk, m , and n (charge accumulation,
  • CDS, filtering, and AZD conversion are performed in each row and in the order in which the columns are arranged, the storage of the photodetection data obtained by the photodetection device 1 and the image processing are also easy.
  • CDS circuit 30 m in the above embodiment, the filter circuit 40 m downstream of n, is provided with the n, the integrating circuit 20 m, n and CD S circuit 30 m, the filter circuit between the n It may be provided.
  • the filter circuit provided between the integrating circuit 20 m , n and the CDS circuit 30 m , n may have the same configuration as the above-described filter circuit 40 m , n . As shown in (1), it may be composed only of the resistance element R. This resistance element R can also function as a low-pass filter.

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Description

糸田 ¾
光検出装置
技術分野
【0 0 0 1】 本発明は、 配列された複数のフォトダイォードを含む光検出装置 に関するものである。
背景技術
【0 0 0 2】 光検出装置は、 2次元状または 1次元状に配列された複数のフォ トダイオードと、 アンプおよび積分容量素子を含む積分回路とを備えた装置であ り、 また、 さらに以降の信号処理回路をも備える場合がある （例えば、 日本国の 特開平 9一 2 7 0 9 6 0号公報を参照） 。 この光検出装置では、 各フォトダイォ 一ドへの入射光の強度に応じた量の電荷が該フォトダイォードから出力され、 そ の電荷が積分容量素子に蓄積され、 その蓄積された電荷の量に応じた電圧値が積 分回路から出力される。 複数のフォトダイオードそれぞれで発生した電荷の量に 応じて積分回路から出力される電圧値に基づいて、 複数のフォトダイオードが配 列された光検出面へ入射する光が検出される。
発明の開示
【0 0 0 3】 し力 しながら、 このような光検出装置において高速に光検出する 際には、 積分回路に含まれるアンプで生じる熱雑音が大きくなり、 この熱雑音が 光検出の S / N比の劣化の要因となる。 ァンプの熱雑音 Vnは次式で表される。 Vn = …
【0 0 0 4】 ここで、 Cdは、 フォトダイオードの接合容量値と、 フォトダイ オードから積分回路に至るまでの配線の容量値との和である。 cfは、積分回路の 積分容量素子の容量値である。 kは、ボルツマン定数である。 Tは、温度である。 Bは、 積分回路に含まれるアンプの周波数帯域である。 また、 Gmは、 積分回路 に含まれるアンプの入力トランジスタ ·コンダクタンスである。 【0 0 0 5】 上記 (1)式の右辺中に現れるパラメータのうち、熱雑音の低減に寄 与し得るのは、 Bおよび Gmである。 Gmが大きいほど、 熱雑音の低減に有効で はあるが、アンプの消費電力が大きくなる。多数のアンプを集積化する場合には、 アンプの消費電力が大きいと、 発熱の問題が生じる。 したがって、 Gmを大きく するにも限界がある。 また、 Bが小さいほど、 熱雑音の低減に有効ではあるが、 光検出の速度の低下をもたらすことになる。 このように、 光検出の高速化と sZ
N比改善との両立は困難である。
【0 0 0 6】 本発明は、 上記問題点を解消する為になされたものであり、 S Z N比および速度の何れをも確保することができる光検出装置を提供することを目 的とする。
【0 0 0 7】 本発明に係る光検出装置は、 （1) 入射光強度に応じた量の電荷を 各々発生する（KxMxN)個のフォトダイオード P Dk,m,uと (ただし、 Kは 2以上 の整数、 kは 1以上 K以下の各整数、 Mは 1以上の整数、 mは 1以上 M以下の各 整数、 Nは 2以上の整数、 nは 1以上 N以下の各整数）、 （2) (KxMxN)個のフォ トダイオード P Dk^nのうち K個のフォトダイオード P Dk,m,n ( k = 1〜K) に 対応して 1つずつ設けられ、 これら Κ個のフォトダイオード P Dk,m，n ( k = 1〜 K) それぞれで発生した電荷を順次に入力して蓄積し、 この蓄積した電荷の量に 応じた電圧値を出力する (Mx N)個の積分回路と、 （3) (MxN)個の積分回路それぞ れに対応して 1つずつ設けられ、 各々対応する積分回路から出力された電圧値に 含まれる熱雑音成分を低減して、 その熱雑音成分低減後の電圧値を出力する (Mx N)個のフィルタ回路と、 を備えることを特徴とする。
【0 0 0 8】 本発明に係る光検出装置では、 各 m値および各 n値について、 K 個のフォトダイオード P Dk,m,n ( k = l〜K) それぞれにおいて光入射に応じて 発生した電荷は、 順次に、 1個の積分回路に入力して蓄積され、 この蓄積された 電荷の量に応じた電圧値が積分回路から出力される。 そして、 積分回路から出力 された電圧値に含まれる熱雑音成分はフィルタ回路により低減されて、 熱雑音成 分低減後の電圧値がフィルタ回路から出力される。 したがって、 この光検出装置 は、 Sノ N比および速度の何れをも確保することができる。
【0009】 本発明に係る光検出装置は、 積分回路とフィルタ回路との間に設 けられ、 積分回路から出力された電圧値を入力し、 この電圧値の一定時間の変化 分を表す電圧値を出力する CDS回路を更に備えるのが好適である。 この場合、 積分回路から出力された電圧値は CD S回路に入力して、 この電圧値の一定時間 の変化分を表す電圧値が CDS回路から出力されるので、 積分回路のアンプのォ フセットばらつきが CD S回路により除去され得る。
【0010】 本発明に係る光検出装置は、 フィルタ回路から出力された電圧値 を入力し、 この電圧値を AZD変換して、 この電圧値に応じたデジタル値を出力 する AZD変換回路を更に備えるのが好適である。 この場合には、 フィルタ回路 から出力された電圧値は A/D変換回路に入力して、 この電圧値に応じたデジタ ル値が A/D変換回路から出力される。
【0011】 本発明に係る光検出装置は、 （KxMxN)個のフォトダイオード P Dk,m,nが M行 (KxN)列に 2次元状 (M= 2のとき) または 1次元状 (M= 1のと き） に配列されており、 フォトダイオード PDk,m,nが第 m行第（n+(k— 1)N) 列の位置に配置されているのが好適である。 この場合には、 フォトダイオードに ついての処理 （電荷蓄積およびフィルタリングの他、 必要に応じて CDSおよび A/D変換） は、 各行について列の並び順になされ得る。
図面の簡単な説明
【0012】 図 1は、 本実施形態に係る光検出装置 1の全体構成図である。 【0013】 2は、 本実施形態に係る光検出装置 1の一部構成図である。 【0014】 図 3は、 本実施形態に係る光検出装置 1の回路図である。
【0015】 図 4は、 本実施形態に係る光検出装置 1の動作を説明するタイミ ングチヤ一トである。
【0016】 図 5は、 本実施形態に係る光検出装置 1の他の回路例を示す図で ある。
発明を実施するための最良の形態
【001 7】 以下、添付図面を参照して本発明の実施の形態を詳細に説明する。 なお、 図面の説明において同一の要素には同一の符号を付し、 重複する説明を省 略する。
【0018】 図 1は、 本実施形態に係る光検出装置 1の全体構成図である。 図 2は、 本実施形態に係る光検出装置 1の一部構成図である。 図 1で示された光検 出部 10の詳細が図 2に示されている。
【001 9】 これらの図に示される光検出装置 1は、 光検出部 10、 （MxN) 個の積分回路 20i,i〜2 OM,N、 （MxN)個の CD S回路 30 u〜 30M,N、 （MXN) 個のフィルタ回路 40i;1~40M,N、（MXN)個の A/D変換回路 50 ι,ι〜 5 OM,N、 および制御回路 60を備える。 また、 光検出部 10は、 （KxMxN)個のフォトダ ィオード PDU,I〜PDK,M,N、 および、 （KxMxN)個のスィッチ SWi,u〜SW Κ,Μ,Νを有する。 ここで、 Κは 2以上の整数であり、 Μは 1以上の整数であり、 Ν は 2以上の整数である。 また、 以下に現れる k， m, nについては、 kは 1以上 K以下の各整数であり、 mは 1以上 M以下の各整数であり、 nは 1以上 N以下の 各整数である。 なお、 図 1および図 2では、 Kを 2とし、 Mおよび Nを 4として いる。
【0020】 フォトダイオード PDk,m,nは、 入射光強度に応じた量の電荷を発 生して接合容量部に蓄積するものである。 これら（KxMxN)個のフォトダイォー ド P Dk>m,nは、光検出部 10において、 M行 (KxN)列に 2次元状（M= 2のとき) または 1次元状 （M= lのとき） に等間隔に配列されている。 フォトダイオード P Dk,m,nは第 m行第（n+(k— 1)N)列の位置に配置されている。 スィッチ SW k,m,nは、 フォトダイォード P Dk,m,nに対して 1対 1に対応して、 該フォトダイォ —ド PDk,m,nと信号 US Lm,nとの間に設けられている。 K個のフォトダイォード
P Dk>m>11 (k= l〜K) それぞれは、 対応するスィッチ S Wk,m,nを介して、 信号 線 S L„ ^と接続されている。 この信号線 S LM,Nは、 積分回路 2 0M,Nの入力端に 接続されている。 また、 M個のスィッチ SWk,m,n (m=l〜M) は、 制御回路 6 0力 ら制御線 C LK,Nに出力された制御信号により一括して開閉が制御される。
【0 0 2 1】 積分回路 2 0M,Nは、 K個のフォトダイオード PDk,m,n (k = l〜 K)に対応して 1つずつ設けられており、これら Κ個のフォトダイォード PDK,M,N
(k
Figure imgf000007_0001
および信号線 S Lm,n を経て順次に到達した電荷を入力して蓄積し、 この蓄積した電荷の量に応じた電 圧値を出力する。 CD S (Correlated Double Sampling、相関二重サンプリング） 回路 30m,nは、 積分回路 2 0M,Nから出力された電圧値を入力し、 この電圧値の 一定時間の変化分を表す電圧値を出力する。
【0 0 2 2】 フィルタ回路 4 0M,Nは、 CD S回路 3 0M,Nから出力された電圧 値を入力して、 この電圧値に含まれる熱雑音成分を低減して、 その熱雑音成分低 減後の電圧値を出力する。 このフィルタ回路 40M,Nは、熱雑音成分を低減し得る フィルタ特性を有する口一パスフィルタであるのが好適である。 AZD変換回路 5 0M,Aは、 フィルタ回路 40M,Nから出力された電圧値を入力し、 この電圧値を A/D変換して、 この電圧値 （アナログ値） に応じたデジタル値を出力する。
【0 0 2 3】 制御回路 6 0は、 （KxMxN)個のスィッチ SWI,I,I〜SWK,M,Nそ れぞれの開閉を制御する為の制御信号を制御線 C LK,Nに出力する。 また、 制御回 路 6 0は、 積分回路 2 0M,N、 CD S回路 3 0M,Nおよび A/D変換回路 5 0M,Nそ れぞれの動作をも制御する。
【0 0 2 4】 図 3は、 本実施形態に係る光検出装置 1の回路図である。 この図 では、 簡略化の為に、 フォトダイォード P Dk,m,n、 スィッチ S Wk,m,n、 積分回路 2 0M,N、 CD S回路 3 0M,N、 フィルタ回路 4 0M,Nおよび AZD変換回路 5 0M,N が 1組のみ示されている。
【0 0 2 5】 積分回路 2 0 m,nは、 ァンプ A20、 積分容量素子 C 20およびスィッ チ SW20を有している。アンプ A20の入力端子は信号,線 S Lm,nに接続されている。 アンプ A20の入出力端子間に積分容量素子 C20およぴスィツチ SW20が並列的に 設けられている。 スィッチ SW2Qは制御部 6 0により制御されて開閉する。 スィ ツチ SW2Qが閉じているとき、 積分容量素子 C 20は放電されて、 積分回路 2 0M,N から出力される電圧値は初期化される。一方、スィツチ SW20が開いているとき、 信号線 S LM,Nを経て到達した電荷が積分容量素子 C20に蓄積され、この積分容量 素子 C20に蓄積されている電荷の量に応じた電圧値が積分回路 2 OM,Nから出力 される。
【0026】 〇03回路30∞,11は、 アンプ A3o、 積分容量素子 C31、 結合容量 素子 C 32およびスィッチ SW3。を有している。 アンプ A30の入カ端子は、 結合容 量素子 C32を介して、積分回路 20m,nのアンプ A20の出カ端子に接続されている。 アンプ A30の入出力端子間に積分容量素子 C3iおよびスィツチ SW30が並列的に 設けられている。 スィッチ SW3。は制御部 60により制御されて開閉する。 スィ ツチ SW3oが閉じているとき、 積分容量素子 C31は放電されて、 CD S回路 3 0 m,nから出力される電圧値は初期化される。 一方、スィッチ SW30が開いた時刻 t 。より以降、 積分回路 2 0 m,nから出力された電圧値の変動分に応じた電荷が積分 容量素子 C31に蓄積され、 この積分容量素子 C3iに蓄積されている電荷の量に応 じた電圧値が CD S回路 3 0M,Nから出力される。
【0 0 2 7】 フィルタ回路 4 0M,Nは、 抵抗素子 R 40および容量素子 C 40を有し ている。 抵抗素子 R40は、 フィルタ回路 40m,nの入力端と出力端との間に設けら れており、 その出力端は、 容量素子 C40を介して接地電位と接続されている。 こ のフイノレタ回路 4 0M,Nはローパスフィルタとして作用し、そのフィルタ特性にお けるカツトオフ周波数は、 抵抗素子 R4Qの抵抗値および容量素子 C40の容量値に 応じたものである。
【0028】 図 3に示された回路図において、 各素子の特性値の一例は以下の とおりである。フォトダイオード PDm,nの接合容量値 Cdと信号泉 S Lm,nの寄生 容量ィ直との和は 220 p Fであり、信号線 S Lm,nの抵抗値は 1 ΙίΩである。積分 回路 20m,nの積分容量素子 C2oの容量値 Cfは 1. 25 p Fであり、 積分回路 2 Om,nのアンプ A20の周波数帯域 Bは 1MHzであり、 アンプ A20の入力トランジ スタ .コンダクタンス Gmは 1 OmSである。 また、 温度 Tは 27°Cである。 こ のとき、 積分回路 2 Om,nのアンプ A20で生じる熱雑音 Vnは 1 21 OpVrmsであ る。 そして、 フィルタ回路 4 Om,nの容量素子 C40の容量値を l O O p Fとし、 フ ィルタ回路 4 Om,nの抵抗素子 R40の抵抗値を 20 ΙίΩとすると、フイノレタ回路 4 Om,nのフィルタ特性におけるカットオフ周波数は 0. 08 MHzであり、 フィル タ回路 4 Om,nから出力される電圧値に含まれる熱雑音成分は 724 νΓ∞Βまで 低減される。
【0029】 次に、 本実施形態に係る光検出装置 1の動作について説明する。 本実施形態に係る光検出装置 1は、 制御部 60による制御の下に、 以下のように 動作する。 図 4は、 本実施形態に係る光検出装置 1の動作を説明するタイミング チャートである。 この光検出装置 1は、 第 1行〜第 Μ行が並列動作する。
【0030】 この図には、 上から順に、 スィッチ SWi,„uの開閉、 スィッチ S Wi,!^の開閉、 スィッチ SWl,m,3の開閉、 スィッチ SWl,m,4の開閉、 スィッチ S
W nuの開閉、 スィッチ SW2,m,2の開閉、 スィッチ SW2,m,3の開閉、 および、 ス イッチ SW2,m，4の開閉、 が示されている。 さらに続いて、 積分回路 20„uの出力 電圧値、 積分回路 20m,2の出力電圧値、 積分回路 20m,3の出力電圧値、 積分回 路 20m,4の出力電圧値、 フィルタ回路 4 Onuの出力電圧値、 フィルタ回路 40 m,2の出力電圧値、 フィルタ回路 40m,3の出力電圧値、 フィルタ回路 40m,4の出 力電圧値、 A/D変換回路 5 Οπαの出力デジタル値、 AZD変換回路 50m,2の 出力デジタル値、 A/D変換回路 50m,3の出力デジタル値、 および、 AZD変換 回路 5 Om，4の出力デジタノ W直、 が示されている。
【0031】 また、 この図に示されるように、 光検出装置 1の動作は、 循環す る 8つの期間 Tw T1>2、 Ti,3, TW、 T2,u T¾2、 T2,3および T2,4に区分され る。 これらの各期間 Tk,nの時間 Tは一定である。 スィッチ SWlim,lは期間 内 に閉じ、 スィッチ SWi,m>2は期間 T1>2内に閉じ、 スィッチ SWL^は期間 1 3内 に閉じ、 スィッチ SW,m>4は期間 Tl,4内に閉じ、 スィッチ
Figure imgf000010_0001
は期間 内 に閉じ、 スィッチ SW2,m,2は期間 T2,2内に閉じ、 スィッチ SW2,m,3は期間 Τ2,3内 に閉じ、 スィッチ SW2>m,4は期間 Τ2,4内に閉じ、 以降、 このようなスィッチの開 閉が繰り返される。
【0032】 スィッチ SW1>naは期間 内に閉じる。 また、 この期間 Ti 前 に、 積分回路 2 On のスィッチ SW20は一且閉じた後に開き、 積分回路 20m,i の出力電圧値は初期化されている。 スィッチ SWl,naが閉じると、 それまでフォ トダイォード
Figure imgf000010_0002
で発生して接合容量部に蓄積されていた電荷は、 スィツチ SWi,m,iおよび信号線 S Lm)1を経て積分回路 2 Onuに入力し、 この積分回路 2
0 m,iの積分容量素子 C 20に蓄積され、その蓄積された電荷の量に応じた電圧値が 積分回路 2 OnUから出力される。 積分回路 2 OnUの出力電圧値は期間 後も 期間 1 3まで保持され、 期間 T1>4になって、 積分回路 20„uのスィッチ SW20 が閉じると、 積分回路 2 Om,iの出力電圧値が初期化される。
【0033】 積分回路 2 Οηαの出力電圧値は CD S回路 3 Omilに入力する。 この CDS回路 3 Om,iからは、 期間 Tuから期間 Τι,2までのうちの一定時間に おける積分回路 20„ の出力電圧値の変化分に応じた電圧値が出力される。 CD S回路 3 Om,iの出力電圧ィ直は、 フィルタ回路 4 Om,iに入力して熱杂直音成分が低 減される。 し力 し、 フィルタ回路 40„uのフィルタ特性に因り、 フィルタ回路 4 Om, の出力電圧波形は、 CD S回路 3 Οηαの出力電圧波形と比べて鈍ったもの となる。
【0034】 フィルタ回路 4 Om,iの出力電圧値は、その値が安定した時点で A ZD変換回路 5 Om,iにより AZD変換されて、 期間 1 3に AZD変換回路 50 nuからデジタル値が出力される。 ここで、 期間 T1>3に AZD変換回路 5 Om，iか ら出力されるデジタル値は、 期間 にフォトダイオード PDtnuの接合容量部 から積分回路 2 Om,iの積分容量素子 C20に移動した電荷の量に応じたもの、すな わち、 フォトダイオード
Figure imgf000011_0001
への光入射の強度に応じたものである。
【0035】 また、 スィッチ SW2,„ は期間 T2J内に閉じる。 また、 この期間 T2>1前に、積分回路 2 Om,iのスィッチ SW2oは一旦閉じた後に開き、積分回路 2 Οπαの出力電圧値は初期化されている。 スィッチ SW2,m,iが閉じると、 それまで フォトダイォード
Figure imgf000011_0002
で発生して接合容量部に蓄積されていた電荷は、 スィ ツチ SWs,:^および信号線 S Lm,iを経て積分回路 2 Om,iに入力し、 この積分回 路 2 Omjの積分容量素子 C20に蓄積され、その蓄積された電荷の量に応じた電圧 値が積分回路 20„αから出力される。 積分回路 2 Οπ の出力電圧値は期間 Τ2>1 後も期間 Τ2,3まで保持され、 期間 Τ2,4になって、 積分回路 2 Om, のスィツチ S W20が閉じると、 積分回路 2 Onuの出力電圧値が初期化される。
【0036】 積分回路 2 Om,iの出力電圧値は CD S回路 3 Om,iに入力する。 この CDS回路 3 Om,iからは、 期間 T2)1から期間 Τ2,2までのうちの一定時間に おける積分回路 2 Οπ^の出力電圧値の変化分に応じた電圧値が出力される。 CD S回路 30„ の出力電圧値は、 フィルタ回路 4 Om>1に入力して熱雑音成分が低 減される。 しかし、 フィルタ回路 4 Om,iのフィルタ特性に因り、 フィルタ回路 4
Om，iの出力電圧波形は、 CDS回路 3 Om,iの出力電圧波形と比べて鈍ったもの となる。
【0037】 フィルタ回路 4 Οπ の出力電圧値は、その値が安定した時点で A /D変換回路 5 Om,iにより A/D変換されて、 期間 Τ2>3に A/D変換回路 50 m,iからデジタル値が出力される。 ここで、 期間 T2,3に AZD変換回路 5 Οχχαか ら出力されるデジタル値は、 期間 Τ2,ιにフォトダイオード PD ,^の接合容量部 から積分回路 2 Om,iの積分容量素子 C20に移動した電荷の量に応じたもの、すな わち、 フォトダイオード
Figure imgf000011_0003
への光入射の強度に応じたものである。
【0038】 以上では、 スィツチ
Figure imgf000011_0004
積分回路 20 m,u じ03回路30„1,1、 フィルタ回路 4 Onuおよび A/D変換回路 5 Οπαにつ いて、すなわち、 ηが 1の場合について、動作を説明した。 ηが 2〜4の場合も、 動作タイミングがシフトするものの同様である。
【0039】 したがって、 フォトダイオード PD1>m への光入射の強度に応じ たデジタル値が期間 Τι,3に出力され、 フォトダイオード PD1>m,2への光入射の強 度に応じたデジタノレ値が期間 T1>4に出力され、 フォトダイオード PDi,m,3への光 入射の強度に応じたデジタル値が期間 Τ2Λに出力され、 フォトダイオード PD l,m，4への光入射の強度に応じたデジタル値が期間 Τ2,2に出力され、 フォトダイォ 一ド への光入射の強度に応じたデジタル値が期間 Τ2,3に出力され、 フォ トダイォード P D¾m，2への光入射の強度に応じたデジタル値が期間 T2,4に出力さ れ、 フォトダイォ一ド P D2,m,3への光入射の強度に応じたデジタル値がその後の 期間 TWに出力され、 フォトダイオード PD2,m,4への光入射の強度に応じたデジ タル値が期間 T 1,2に出力される。
【0040】 以上のように、 本実施形態に係る光検出装置 1では、 （KxMxN) 個のフォトダイォード PDk,m,nが光検出部 10において M行 (KxN)列に配列さ れていて、 各行の（KxN)個のフォトダイオード PDk,m,n ( k = 1〜K、 η = 1〜 Ν) について順次に時間 Τ毎に処理 （電荷蓄積、 CDS、 フィルタリング、 AZ
D変換） がなされる。 一方、積分回路 20m,nにおける電荷蓄積動作、 CDS回路 30m,nにおける CD S動作、 フィルタ回路 40m,nにおけるフィルタリング動作、 および、 AZD変換回路 50m,nにおける AZD変換動作それぞれは、時間 (NxT) 毎に処理がなされる。
【0041】 本実施形態に係る光検出装置 1では、積分回路 20m,nから出力さ れた電圧値に含まれる熱雑音成分がフィルタ回路 40m,nにより低減される。また、 フィルタ回路 40m,nから出力される電圧値波形は鈍るが、 積分回路 20m>aにお ける電荷蓄積から AZD変換回路 50m,nにおける AZD変換に至る迄の動作は 時間 (NxT)毎に処理がなされ、 フィルタ回路 40m,nから出力される電圧値は、 その値が安定した時点で A/D変換回路 50m,nにより A/D変換される。したが つて、 この光検出装置 1は、 光検出の高速性を維持したまま、 光検出の SZN比 が改善され得る。 また、積分回路 20m,nに含まれるアンプ A20の入カトランジス タ ·コンダクタンス Gmを大きくしなくても、 光検出の SZN比の改善が図られ るので、 アンプ A20の消費電力の増加が抑制され、 発熱の問題が低減される。
【0042】 また、 CD S回路 30m,nが設けられていることにより、積分回路 20m,nのアンプ A20のオフセットばらつきが CDS回路 30m>nにより除去され るので、 この点でも、 光検出の S/N比の改善が図られる。 なお、 CDS回路 3 0m,nにもアンプ A30が含まれているが、 このアンプ A30で生じる熱雑音は、積分 回路 20m,nに含まれているァンプ A20で生じる熱雑音と比べて僅かである。
【0043】 また、 A/D変換回路 50m,nが設けられていることにより、 光検 出装置 1により得られた光検出データはデジタル値として出力されるので、 この 光検出データの記憶や画像処理が容易である。 また、 AZD変換回路 5 Om,nに対 する高速処理の要求も緩和されるので、 A/D変換回路 5 Om,nにおける消費電力 の増加も抑制される。
【0044】 さらに、 （KxMxN)個のフォトダイオード PDk,!^が M行 (KxN) 列に配列されていて、フォトダイオード PDk^nが第 m行第（n+(k— 1)N)列の 位置に配置されており、 フォトダイオード PDk,m,nについての処理 （電荷蓄積、
CDS, フィルタリング、. AZD変換） が各行にっレ、て列の並び順になされるの で、 この点でも、 光検出装置 1により得られた光検出データの記憶や画像処理が 容易である。
【0045】 なお、上記実施形態では C D S回路 30 m,nの後段にフィルタ回路 40m,nを設けたが、積分回路 20m,nと CD S回路 30m,nとの間にフィルタ回路 を設けてもよい。 積分回路 20m,nと CD S回路 30m,nとの間に設けられるフィ ルタ回路は、既述したフィルタ回路 40m,nと同様の構成のものであってもよいが、 図 5中に示されるように抵抗素子 Rのみから構成されるものであってもよい。 こ の抵抗素子 Rもローパスフィルタとして作用し得る。
産業上の利用可能性 【0 0 4 6】 以上、 詳細に説明したとおり、 本発明に係る光検出装置では、 各 m値および各 n値について、 K個のフォトダイオード P Dk,m,n ( k = l〜K) そ れぞれにおいて光入射に応じて発生した電荷は、 順次に、 1個の積分回路に入力 して蓄積され、 この蓄積された電荷の量に応じた電圧値が積分回路から出力され る。 そして、 積分回路から出力された電圧値に含まれる熱雑音成分はフィルタ回 路により低減されて、熱雑音成分低減後の電圧値がフィルタ回路から出力される。 したがって、 この光検出装置は、 S ZN比および速度の何れをも確保することが できる。

Claims

請求の範囲
1. 入射光強度に応じた量の電荷を各々発生する（KxMxN)個のフォトダイ オード PDk,m,nと （ただし、 Kは 2以上の整数、 kは 1以上 K以下の各整数、 M は 1以上の整数、 inは 1以上 M以下の各整数、 Nは 2以上の整数、 nは 1以上 N 以下の各整数)、
前記 (KxMxN)個のフォトダイオード PDk,m,nのうち K個のフォトダイオード PDk，m,n (k = l〜K) に対応して 1つずつ設けられ、 これら K個のフォトダイ ォード P Dk,m,n (k = 1 ~K)それぞれで発生した電荷を順次に入力して蓄積し、 この蓄積した電荷の量に応じた電圧値を出力する (MxN)個の積分回路と、 前記 (Μχ Ν)個の積分回路それぞれに対応して 1つずつ設けられ、各々対応する 積分回路から出力された電圧値に含まれる熱雑音成分を低減して、 その熱雑音成 分低減後の電圧値を出力する (MxN)個のフィルタ回路と、
を備えることを特徴とする光検出装置。
2. 前記積分回路と前記フィルタ回路との間に設けられ、 前記積分回路から 出力された電圧値を入力し、 この電圧値の一定時間の変化分を表す電圧値を出力 する CD S回路を更に備えることを特徴とする請求の範囲第 1項に記載の光検出 装置。
3. 前記フィルタ回路から出力された電圧値を入力し、 この電圧値を AZD 変換して、 この電圧値に応じたデジタル値を出力する A/D変換回路を更に備え ることを特徴とする請求の範囲第 1項に記載の光検出装置。
4. 前記 (KxMxN)個のフォトダイォード P Dk,m,nが M行 (KxN)列に 2次元 状 （M= 2のとき） または 1次元状 （M= lのとき） に配列されており、 フォト ダイォード P Dk,m,nが第 m行第（ n+(k - 1) N)列の位置に配置されている、こと を特徴とする請求の範囲第 1項に記載の光検出装置。
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