WO2004044994A2 - Monolithisch integrierte vertikale pin-fotodiode in bicmos-technologie - Google Patents

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WO2004044994A2
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layer
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Horst Zimmermann
Michael Foertsch
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Definitions

  • the invention relates to an improved vertical pin photodiode monolithically integrated in BiCMOS technology and to a method for its production.
  • CMOS technology cf. Zimmermann et al., IEEE Photonics Technology Letters 11, pp. 254 to 256.
  • the i-zone was realized by a low-doped n-epitaxial layer applied to the n + substrate. An additional mask step was required.
  • the aim of the invention and thus the problem for the invention is to improve vertical photodiodes integrated in BiCMOS technology with regard to their speed and their efficiency, without (significantly) increasing the production outlay.
  • the object is achieved in that the i-zone of the pin diode (or pin photodiode) by combining a p " with a low doping concentration of in particular approx. 10 13 cm “ 3 and up to approx. 15 ⁇ m thick.
  • Epitaxial layer (with a thinner p " epitaxial layer, a higher doping suffices), which is located on the highly doped p + substrate, with an adjacent, preferably with essentially 10 14 cm “ 3 doped n " epitaxial layer, into which the n + Cathode of the pin photodiode is introduced, is formed and the n-epitaxial layer is delimited laterally in the lateral direction by p-well regions (p-wells) and buried p-layers located under the p-well regions in the p - Reach in the epitaxial layer.
  • An anode contact (flat or as a contact) is additionally provided on the underside of the chip in addition to the anode connections via the p-wells used for the lateral insulation of the pin photodiode on the top of the chip.
  • the substrate can be thinned at least in this rear anode region (claim 3).
  • the backside contact can be dispensed with if the series resistance of the photodiode does not become too great when the anode is contacted on the planar front side - in a manner known per se (claim 4). For example, deep trench contacts are attached from above to reduce the series resistance (claim 5).
  • the starting material used for the standard BiCMOS process is a p-type silicon wafer with a specific electrical resistance of, for example, 20 ohm * cm ( ⁇ cm).
  • a specific electrical resistance for example, 20 ohm * cm ( ⁇ cm).
  • an approximately 1 ⁇ m thick, relatively highly doped, for example 10 15 cm "3 doped, n-epitaxial layer is applied.
  • n- and p-wells CMOS wells
  • the n-well is also used for Generation of the doping of the NPN transistor.
  • the doping concentration of the n-well is higher than that of the n-epitaxial layer.
  • Epitaxial layer and a lower dopant concentration of substantially 10 13 cm is used "3 being preferred.
  • the implementation according to the The n-epitaxial layer following the buried layer as standard is deposited with a doping concentration reduced to a range around 10 1 cm "3 . No additional mask is necessary for these two process modifications, since the standard BiCMOS process includes the option to hide the n and p wells as well as the buried p layer from the photodiode region.
  • the p-well used for the lateral insulation of the pin photodiode used as an anode connection, but also a rear-side contact on the underside of the substrate, which may be thinned at least in this area.
  • FIG. 1 illustrates an arrangement of a pin diode in one exemplary embodiment.
  • Tab. 1 shows measurement results and a comparison.
  • FIG. 2 illustrates a construction of a pin photodiode in a second exemplary embodiment.
  • Fig. 3 shows the course of the electric field, as it results in the previous BiCMOS standard process for the pin diode region.
  • Fig. 4 shows the course of the electric field as it occurs for the pin diode region in the structure of Figure 1 or Figure 2 (solid line) and for the case that the doping concentration in the n-epitaxial layer 9 is not to an amount of im substantially 10 14 cm “3 to 10 15 cm “ 3 is reduced (dashed line). It follows that the p " epitaxial layer 10 alone does not solve the problem.
  • Table 1 lists the measurement results of photodiodes implemented in the unmodified and in the modified BiCMOS process. It can be seen that with the modifications according to the invention for an wavelength of 670 nm an integrated photodiode with a quantum efficiency of over 95% can be achieved, the short rise and fall times of which allow a processable bit rate of up to 1 Gbit / s. A low junction capacitance CD enables enlarged photodiode areas, which is another advantage.
  • Figure 1 illustrates the embodiment according to the understanding of claims 20 to 25, taking into account the associated explanations on pages 2 and 3.
  • Figure 2 illustrates a vertical structure of a pin photodiode.
  • the intrinsic I zone is formed by two low-doped, epitaxial layers 9, 10.
  • the layer following the substrate 11 is of the P type.
  • the following layer is of the N type.
  • a standard BiCMOS process with modifications is used.
  • a starting material is used for the standard process, which is based on a P-type wafer with a specific resistance of approx. 20 ⁇ cm.
  • a modified but also commercially available wafer is used which has an epitaxially applied, low-doped P-layer, for example with a thickness of 15 ⁇ m, the doping in the example being 10 13 cm "3 layer 10.
  • a relatively highly doped N layer for example approximately 1 ⁇ m thick, is applied to the substrate.
  • This epitaxial layer 9 can be doped in a range of 10 15 cm "3.
  • N-type and P-type wells are then implanted in the further course of the process, as in a BiCMOS method.
  • the N-well 25 simultaneously serves to generate the collector doping and the connection of a cathode K.
  • the doping of the P-wells engages in the N-layer 9 and extends as far as the buried layers 23, 22.
  • the P-wells 20, 21 carry P-doping zones for receiving the anodes A1, A2.
  • the anode A1, A2 and the cathode and the light-receiving collector zone 25 are provided on the upper side of the silicon wafer formed in this way, which upper side or light side 30 is named. This layer can run essentially straight or even.
  • an underside or opposite side 31 is formed, which follows the substrate 11.
  • This rear side is also covered with an anode A3, which can be designed as a surface anode or as a locally delimited anode. It is referred to as the rear anode and forms an anode connection region of the pin diode on the rear 31, which anode is added to the anodes A1, A2 on the light side (top).
  • the epitaxial layer 9 is delimited at the edge (laterally or laterally) by P regions 20, 21, which are shown in vertical section.
  • the area of the rear anode can be placed higher or lower, which is done by thinning or reducing the thickness of the silicon wafer (not shown).
  • connection is preferably made only from the top 30, with respect to all the anodes A1, A2 and A3 shown.
  • Trench contacts can be provided in order to produce one or more anode connections through these trench contacts, in particular relatively deep trench contacts. These trenches are not shown separately.
  • high or low doped with respect to the grown epitaxial layer 9 mean a doping of approximately 10 14 cm 3.
  • the doping of the first epitaxial layer 10, which has grown on the substrate 11 or is already there, has been preferred low doping concentration in the range of 10 13 cm "3 .
  • the two modifications to the standard manufacturing process of a BiCMOS process are that a P-wafer with an epitaxially applied, low-doped P-layer is used as the starting material. This epitaxial layer is lightly doped.
  • the second modification consists in likewise making the doping concentration of the further epitaxial layer, here the N layer 9, low. For both process modifications, no additional mask is necessary compared to a standard process.
  • the photodiode according to FIG. 2 or one according to FIG. 1 is produced by a starting material, the one P-silicon wafer is, with an essentially max. 15 ⁇ m epitaxially grown layer 10.
  • This has a doping in the aforementioned range, which can be described as low.
  • an N-epitaxial layer 9 which is used as standard, and which is grown.
  • their doping concentration is kept low, in the range around 10 14 cm "3.
  • This growth of the aforementioned epitaxial layer 9 was or is preceded by an implementation of buried layers 22, 23.
  • n and p wells are then introduced in order to be able to contact the anodes. All other standard process steps of the technology mentioned are also carried out.
  • an n + region 25 is introduced into the n " epitaxial layer 9, which serves for contacting the cathode K.
  • This region is denoted by 25 in FIG. 2 and faces the light side, that is, it is the light-receiving or top side 30 Laterally, laterally, this region is delimited by a p-region 20, 21, which is introduced into the epitaxial layer 9 around the cathode region 25 and preferably extends vertically to the buried layer 23, 22.
  • anode A3 is applied to the rear side 31.
  • a conductive adhesive can be applied in order to fix these chips on a lead frame. They can also be attached to a conductive surface of a circuit board in an electrically contacting manner. This occurs when there is insufficient series resistance on the chip.
  • a protective cover of the silicon wafer can be used on the front side, during or before thinning takes place on the rear side 31, at least in the region of the pin photodiode of the silicon crystal shown in FIG.
  • the thinning can be done by grinding or polishing.
  • Another alternative is not to specifically design the anode connection region (the rear anode A3) and, consequently, not to make electrical contact with it.
  • the anode is then connected via the anodes A1, A2 on the top (light side).

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Abstract

Die Erfindung betrift eine monolithisch integrierte vertikale pin-Fotodiode, hergestellt in BiCMOS-Technologie, mit einer planaren, zum Licht (h⋅nu) gewandten Oberfläche (30) und einer Rückseite (31) und mit Anodenanschlüssen (A1, A2) über p-Gebiete (20, 21) auf einer Oberseite der Fotodiode wobei eine i-Zone der pin-Fotodiode gebildet wird durch Kombination einer niedrig dotierten, bis maximal im wesentlichen 15µm dicken ersten p<->-Epitaxieschicht (10,d10) mit einer Dotierungskonzentration unter 5*10<14> cm<-3>, die sich auf einem - insbesonderem hoch-dotierten - p-Substrat (10) befindet, mit einer an die erste Schicht (10) angrenzenden, niedrig dotierten zweiten n<->-Epitaxieschicht (9) mit einer Dotierung in einem Bereich von im wesentlichen 10<14> cm<-3> bis 10<15> cm<-3>, in welche zweite Schicht (9) eine n<+>-Kathode (K) der pin-Fotodiode eingebracht ist und wobei in einer lateralen Richtung p-Gebiete (20, 21) die zweite n-Epitaxieschicht (9) begrenzen und zusätzlich zu den Anodenanschlüssen (A1, A2) ein weiterer Anodenanschlussbereich (A3) der pin-Diode auf der Rückseite (31) vorhanden ist.

Description

Monolithisch integrierte vertikale pin-Fotodiode in BiCMOS-Technologie
Die Erfindung betrifft eine in BiCMOS-Technologie monolithisch integrierte verbesserte vertikale pin-Fotodiode und ein Verfahren zu ihrer Herstellung.
Diskrete pin-Fotodioden mit bis zu einigen 10μm dicker, niedrig dotierter i-Zone in Siliziumtechnologie sind Stand der Technik. Bei monolithisch auf Silizium-Chips integrierten pin-Fotodioden hingegen hat man das Problem zu lösen, daß die Dotierung des Substrats im Bereich von 1015 cm"3 und bei CMOS-Wannen und n- Kollektoren/epitaktischen Schichten bei pnp-Transistoren in Bipolar- und BiCMOS- Technologie weit darüber liegt. Deshalb sind in unmodifizierten SBC-Technologie (Standard-Buried-Collektor-Technologie) basierten Bipolar- und BiCMOS-Prozessen nur pin-Fotodioden mit dünner (ca. 1 μm in moderneren Prozessen) i-Zone möglich, was zu einem niedrigen Wirkungsgrad von ca. 26% bei 650/670nm und zu einem noch niedrigeren bei größeren Wellenlängen (von ca. 10% bei 850nm) führt, wie das z.B. bei Lim et al., Digest Technical Papers ISSCC 1993, pp. 96 bis 97 und bei Kuchta et al., IBM Journal Res. Develop. 39, pp 63 bis 72, 1995 zu entnehmen ist.
Dieses Problem wurde für pin-Dioden, die in bipolaren Schaltkreisen auf Silizium- Substraten integriert sind, mit einem aufwendigen in den Prozeß zusätzlich hineingenommenen Zweischrittepitaxieverfahren gelöst, um eine 15μm dicke, niedrig dotierte i-Zone zu erzeugen, siehe Yamamoto et al., IEEE Trans. Electron Dev. 42 (1), pp. 58 bis 63, 1995. Dazu sind jedoch mindestens drei zusätzliche Maskenschritte notwendig, wodurch sich der Prozeß wesentlich verteuert. Eine andere Lösung sind sogen, laterale Trench-pin-Fotodioden, vgl. Yang et al., IEEE Elektron. Dev. Lett., pp. 395 bis 397, 2002, die jedoch einen noch höheren zusätzlichen Integrationsaufwand erfordern.
In CMOS-Technologie ist die pin-Fotodioden-Integration bereits gelöst worden, vgl. Zimmermann et al., IEEE Photonics Technology Letters 11 , pp.254 bis 256. Hier wurde die i-Zone durch eine auf das n+-Substrat aufgebrachte niedrig dotierte n-Epitaxieschicht realisiert. Ein zusätzlicher Maskenschritt war erforderlich.
Ziel der Erfindung und damit Problemstellung für die Erfindung ist es, in BiCMOS- Technologie integrierte vertikale Fotodioden hinsichtlich ihrer Geschwindigkeit und ihres Wirkungsgrades zu verbessern, ohne den Herstellungsaufwand (wesentlich) zu vergrößern. Mit der Erfindung erreicht werden kann eine Verbesserung der Daten von OEIC's (optoelectronic integrated circuits), basierend auf der BiCMOS-Technologie und damit eine Erweiterung ihres Anwendungsbereichs.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die i-Zone der pin-Diode (oder pin-Fotodiode) durch die Kombination einer mit einer niedrigen Dotierungskonzentration von insbesondere ca. 1013cm"3 versehenen bis zu ca. 15 μm dicken p"-Epitaxieschicht (bei dünnerer p"-Epitaxieschicht genügt eine höhere Dotierung), die sich auf dem hochdotierten p+-Substrat befindet, mit einer an diese angrenzenden, mit bevorzugt im wesentlichen 1014cm"3 dotierten n"-Epitaxieschicht, in die die n+-Kathode der pin-Fotodiode eingebracht ist, gebildet wird und seitlich in lateraler Richtung die n-Epitaxieschicht durch p-Wannen-Gebiete (p-wells) begrenzt wird und unter den p-Wannen-Gebieten befindliche vergrabene p-Schichten in die p- Epitaxieschicht hineingreifen.
Zu den Anodenanschlüssen über die zur lateralen Isolation der pin-Fotodiode verwendeten p-Wannen auf der Oberseite des Chip ist zusätzlich ein Anodenkontakt (flächig oder als Kontakt) auf der Unterseite des Chips vorgesehen. Dazu kann zumindest in diesen rückseitigen Anodenbereich das Substrat abgedünnt werden (Anspruch 3).
Auf den Rückseitenkontakt kann verzichtet werden, wenn der Serienwiderstand der Fotodiode bei auf der planaren Vorderseite - in an sich bekannter Weise - kontaktierten Anode nicht zu groß wird (Anspruch 4). So können z.B. tiefe Grabenkontakte von oben her zur Reduzierung des Serienwiderstandes angebracht werden (Anspruch 5).
Zum besseren Verständnis, wie eine solche Fotodioden-Konstruktion mit einem minimalen technologischen Zusatzaufwand in BiCMOS-Technologie realisiert werden kann, sei kurz auf die hierfür wesentlichen Teile des verwendeten BiCMOS- Standardprozesses eingegangen.
Das für den BiCMOS-Standardprozess verwendete Ausgangsmaterial ist eine p-Siliziumscheibe mit einem spezifischen elektrischen Widerstand von beispielsweise 20 Ohm*cm (Ωcm). Nach der Implementierung einer vergrabenen Schicht wird auf das Substrat eine etwa 1 μm dicke, relativ hoch dotierte, bspw. 1015 cm"3 dotierte, n- Epitaxieschicht aufgebracht. In diese werden im weiteren Prozeßverlauf n- und p- Wannen (CMOS-Wannen) als Gebiete implantiert. Die n-Wanne dient gleichzeitig zur Erzeugung der Kollektordotierung des npn-Transistors. Die Dotierungskonzentration der n-Wanne ist höher als die der n-Epitaxieschicht.
Erfindungsgemäß wird für den Aufbau der pin-Fotodiode so vorgegangen, daß als Ausgangsmaterial eine p+-Siliziumscheibe mit einer ca. 15μm dicken p~- Epitaxieschicht und einer niederen Dotierungskonzentration von bevorzugt im wesentlichen 1013cm"3 eingesetzt wird. Die nach der Implementierung der vergrabenen Schicht standardmäßig folgende n-Epitaxieschicht wird mit einer auf in einen Bereich um 101 cm"3 herabgesetzten Dotierungskonzentration abgeschieden. Für diese beiden Prozeßmodifikationen ist keine zusätzliche Maske notwendig, da der BiCMOS-Standardprozeß die Option zum Ausblenden der n- und p-Wannen sowie der vergrabenen p-Schicht aus dem Fotodiodengebiet standardmäßig enthält.
Um einen zu hohen Serienwiderstand der pin-Fotodoide zu vermeiden, wird nicht nur die zur lateralen Isolation der pin-Fotodiode verwendete p-Wanne als Anodenanschluß verwendet, sondern zusätzlich ein Rückseitenkontakt auf der Unterseite des ggf. zumindest in diesem Bereich abgedünnten Substrats. Es genügt z.B. das Aufbringen des abgedünnten Chip mit einem leitfähigen Kleber auf einen Lead-Frame oder eine leitende Fläche einer Platine.
Die Erfindung wird verdeutlicht anhand schematischer Zeichnungen in Ausführungsbeispielen.
Fig. 1 verdeutlicht in einem Ausführungsbeispiel einen Aufbau einer pin-Diode.
Tab. 1 zeigt Meßergebnisse und einen Vergleich.
Fig. 2 verdeutlicht in einem zweiten Ausführungsbeispiel einen Aufbau einer pin- Fotodiode.
Fig. 3 stellt den Verlauf des elektrischen Feldes dar, wie er sich beim bisherigen BiCMOS-Standardprozeß für das pin-Diodengebiet ergibt.
Fig. 4 zeigt den Verlauf des elektrischen Feldes wie er sich für das pin-Diodengebiet beim Aufbau nach Figur 1 oder Figur 2 einstellt (durchgezogene Linie) und für den Fall, daß die Dotierungskonzentration in der n-Epitaxieschicht 9 nicht auf einen Betrag von im wesentlichen 1014 cm"3 bis 1015 cm"3 herabgesetzt ist (gestrichelte Linie). Daraus geht hervor, daß die p"-Epitaxieschicht 10 allein das Problem nicht löst.
In Tabelle 1 sind die Meßergebnisse von im unmodifizierten und im modifizierten BiCMOS-Prozess implementierten Fotodioden aufgelistet. Es ist ersichtlich, daß mit den erfindungsgemäßen Modifikationen für eine Wellenlänge von 670 nm eine integrierte Fotodiode mit einem Quantenwirkungsgrad von über 95% erzielbar ist, deren geringe Anstiegs- und Abfallzeiten eine verarbeitbare Bitrate von bis zu 1 Gbit/s erlauben. Eine niedrige Sperrschichtkapazität CD macht vergrößerte Fotodiodenflächen möglich, was ein weiterer Vorteil ist.
Figur 1 veranschaulicht das Ausführungsbeispiel nach dem Verständnis der Ansprüche 20 bis 25, unter Berücksichtigung der zugehörigen Erläuterungen auf den Seiten 2 und 3. In einem weiteren Ausführungsbeispiel nach Figur 2 werden vorhandene Schichten und Aufbauten eingehender erläutert. Die Figur 2 veranschaulicht eine vertikale Struktur einer pin-Fotodiode. Die intrinsische I-Zone wird durch zwei jeweils niedrig dotierte, epitaktische aufgebrachte Schichten 9, 10 gebildet. Die auf das Substrat 11 folgende Schicht ist vom P-Typ. Die nochmals folgende Schicht ist vom N-Typ. Um einen solchen Aufbau zu erzielen, wird ein standardmäßiger BiCMOS-Prozess mit Modifikationen verwendet.
Üblicherweise wird für den Standard-Prozess ein Ausgangsmaterial eingesetzt, das von einem P-Typ Wafer ausgeht, mit einem spezifischen Widerstand von ca. 20 Ωcm. Statt dieses Typs wird hier ein modifizierter, aber auch käuflicher Wafer verwendet, der eine epitaktisch aufgebrachte, niedrig dotierte P-Schicht, beispielsweise von einer Dicke von 15 μm aufweist, wobei die Dotierung im Beispiel bei 1013 cm"3 liegen kann. Die ist die Schicht 10.
Im Standardprozess wird nach der Implementierung vergrabener Schichten 23, 22 auf das Substrat eine zum Beispiel etwa 1 μm Dicke, relativ hoch dotierte N-Schicht aufgebracht. Diese epitaktische Schicht 9 kann in einem Bereich von 1015 cm"3 dotiert sein. Es werden dann im weiteren Prozessverlauf N-Typ und P-Typ Wannen implantiert, wie bei einem BiCMOS-Verfahren.
Die N-Wanne 25 dient gleichzeitig der Erzeugung der Kollektordotierung und dem Anschluß einer Kathode K. Die Dotierung der P-Wannen greift in die N-Schicht 9 ein und reicht bis zu den vergrabenen Schichten 23, 22. Die P-Wannen 20, 21 tragen P-Dotierungszonen zur Aufnahme der Anoden A1 , A2.
Auf der Oberseite der so ausgebildeten Siliziumscheibe, welche Oberseite oder Lichtseite 30 benannt ist, sind die Anode A1 , A2 und der Kathoden sowie die Licht aufnehmende Kollektorzone 25 vorgesehen. Diese Schicht kann im wesentlichen gerade oder eben verlaufen.
Auf der anderen Seite der Oberseite ist eine Unterseite oder Gegenseite 31 gebildet, welche dem Substrat 11 nachfolgt. Diese Rückseite ist auch mit einer Anode A3 belegt, welche als Flächenanode oder als lokal begrenzte Anode ausgebildet sein kann. Sie wird als Rückseitenanode bezeichnet und bildet einen Anoden- Anschlußbereich der pin-Diode auf der Rückseite 31 , welche Anode zusätzlich zu den Anoden A1 , A2 auf der Lichtseite (Oberseite) hinzukommt. Die epitaktische Schicht 9 wird randseitig (lateral bzw. seitlich) von P-Gebieten 20, 21 begrenzt, welche im vertikalen Schnitt dargestellt sind.
Strukturell kann der Bereich der Rückseitenanode höher bzw. tiefer gelegt werden, was durch ein nicht dargestelltes Abdünnen oder Reduzieren der Dicke der Siliziumscheibe erfolgt.
Die Anschluß-Kontaktierung erfolgt bevorzugt nur von der Oberseite 30 her, und zwar hinsichtlich aller dargestellter Anoden A1 , A2 und A3.
Es können Grabenkontakte vorgesehen sein, um einen oder mehrere Anodenanschlüsse durch diese Grabenkontakte, insbesondere relativ tiefe Grabenkontakte herzustellen. Diese Graben sind nicht gesondert dargestellt.
Unter den Begriffen hoch- bzw. niedrig-dotiert wird hinsichtlich der aufgewachsenen Epitaxieschicht 9 eine Dotierung von etwa 1014 cm"3 verstanden. Die Dotierung der ersten Epitaxieschicht 10, welche auf das Substrat 11 aufgewachsen ist oder dort schon vorhanden ist, hat eine bevorzugt niedrige Dotierungskonzentration im Bereich von 1013 cm"3.
Wenn die Dotierungskonzentration der obersten Schicht 9 abgesenkt wird, erhält man eine schnelle pin-Fotodiode, was sich durch die in der Tabelle 1 gezeigten geringen Anstiegs-und Abfallzeiten manifestiert. Der Transistor merkt nicht viel von dieser Absenkung der Dotierungskonzentration, d.h. die Transitzeit und der Stromverstärkungs-Faktor werden nur gering oder kaum verändert.
Die zwei Modifikationen zum Standard-Herstellungsprozess eines BiCMOS- Verfahrens liegen darin, dass ein P-Wafer mit einer epitaktisch aufgebrachten, niedrig dotierten P-Schicht als Ausgangsstoff verwendet wird. Diese epitaktische Schicht ist niedrig dotiert. Die zweite Modifikation besteht darin, die Dotierungskonzentration der darauf aufgebrachten weiteren epitaktischen Schicht, hier der N-Schicht 9 ebenfalls niedrig zu gestalten. Für beide Prozessmodifikationen ist gegenüber einem Standardprozess keine zusätzliche Maske notwendig.
Das Herstellverfahren ist somit bereits vollumfänglich beschrieben, mit Bezug auf standardmäßige BiCMOS Herstellungen und zugehörige Abweichungen, im Umfang der oben angegebenen Beschreibung. Das Herstellverfahren soll dennoch zusammengefasst werden. Beispielsweise die Fotodiode nach Figur 2 oder eine solche nach Figur 1 wird hergestellt durch ein Ausgangsmaterial, das eine P-Siliziumscheibe ist, mit einer im wesentlichen maximal 15 μm epitaktisch aufgewachsenen Schicht 10. Diese hat eine Dotierung im vorgenannten Umfang, welche als niedrig bezeichnet werden kann. Es folgt eine standardmäßig verwendete N- Epitaxieschicht 9, welche aufgewachsen wird. Ihrer Dotierungskonzentration wird jedoch niedrig gehalten, im Bereich um 1014 cm"3 Diesem Aufwachsen der genannten epitaktischen Schicht 9 war oder ist vorgelagert eine Implementierung von vergrabenen Schichten 22, 23.
Es werden anschließend die n- und p-Wannen eingebracht, um die Anoden kontaktieren zu können. Es werden auch alle weiteren standardmäßig erfolgenden Prozeßschritte der genannten Technologie ausgeführt. Dabei wird in die n"-Epitaxieschicht 9 ein n+-Gebiet 25 eingebracht, welches der Kontaktierung der Kathode K dient. Dieses Gebiet ist in Figur 2 mit 25 bezeichnet und ist der Lichtseite zugewandt, ist also die Licht aufnehmende, bzw. Oberseite 30. Seitlich, lateral, wird dieses Gebiet durch ein p-Gebiet 20, 21 begrenzt, welche um das Kathodengebiet 25 herum in die Epitaxieschicht 9 eingebracht ist und vertikal bßvorzugt bis zur vergrabenen Schicht 23, 22 reicht.
Zusätzlich zu den genannten Anoden A1 , A2, die in die P-Wannen eingebracht werden, wird eine weitere Anode A3 auf der Rückseite 31 aufgebracht.
In einem Herstellverfahren kann nach einem nicht dargestellten Vereinzeln der vorliegenden Chips, welche im vorgenannten Verfahren entstanden sind, ein leitfähiger Kleber aufgetragen werden, um diese Chips auf einem Lead-Frame zu befestigen. Sie können auch auf eine leitende Fläche einer Platine elektrisch kontaktierend befestigt werden. Diese erfolgt dann, wenn ein nicht ausreichend kleiner Serienwiderstand auf dem Chip vorliegt.
Vorderseitig kann eine Schutzabdeckung der Siliziumscheibe verwendet werden, während oder bevor eine Abdünnung auf der Rückseite 31 erfolgt, zumindest im Bereich der in Figur 2 dargestellten pin-Fotodiode des Siliziumkristalls. Das Ausdünnen kann durch ein Schleifen oder Polieren geschehen.
Eine andere Alternative ist es, den Anoden-Anschlußbereich (die Rückseitenanode A3) nicht speziell auszubilden und demzufolge auch nicht elektrisch zu kontaktieren. Die Anschlüsse der Anode erfolgen dann über die Anoden A1 , A2 auf der Oberseite (Lichtseite).
* * * * *

Claims

Patentansprüche:
1. Monolithisch integrierte vertikale pin-Fotodiode, hergestellt in BiCMOS- Technologie, mit einer im wesentlichen planaren, zum Licht (h-v) gewandten Oberfläche (30) und einer Rückseite (31) und mit Anodenanschlüssen (A1 , A2) über p-Gebiete (20,21) auf einer Oberseite der Fotodiode, wobei eine i-Zone der pin-Fotodiode gebildet wird durch
(a) Kombination einer niedrig dotierten, bis maximal im wesentlichen 15μm dicken ersten p"-Epitaxieschicht (10,dι0) mit einer Dotierungskonzentration unter 5*1014 cm"3, die sich auf einem - insbesondere hoch-dotierten - p-Substrat (10) befindet;
(b) mit einer an die erste Schicht (10) angrenzenden, niedrig dotierten zweiten n"-Epitaxieschicht (9) mit einer Dotierung in einem Bereich von im wesentlichen 1014cm"3 bis 1015 cm"3, in welche zweite Schicht (9) eine n+-Kathode (K) der pin-Fotodiode eingebracht ist; wobei in einer lateralen Richtung p-Gebiete (20,21) die zweite n-Epitaxieschicht (9) begrenzen und zusätzlich zu den Anodenanschlüssen (A1.A2) ein weiterer Anodenanschlußbereich (A3) der pin-Diode auf der Rückseite (31) vorhanden ist.
2. Pin-Fotodiode nach Anspruch 1 , wobei sich unter den - die zweite n- Epitaxieschicht (9) in lateraler Richtung begrenzenden - p-Gebieten (20,21) vergrabene p+-Schichten (22,23) befinden, die in die erste p-Epitaxieschicht (11) hineinreichen.
3. Pin-Fotodiode nach Anspruch 1, wobei zumindest im Bereich des weiteren Anodenanschlussbereichs als Rückseitenanode (A3,31) eine die Fotodiode tragende Siliziumscheibe abgedünnt ist.
4. Pin-Fotodiode nach Anspruch 1 oder 3, wobei die Anoden der pin-Fotodiode ausschließlich von der Vorderseite (30) her elektrisch kontaktiert ist bzw. sind.
5. Pin-Fotodiode nach Anspruch 4, wobei ein oder mehrere Anodenanschlüsse durch tiefe Grabenkontakte hergestellt sind.
6. Pin-Fotodiode nach Anspruch 1 , wobei die niedrig dotierte n"-Epitaxieschicht (9) eine Dotierung um im wesentlichen 1014cm"3 besitzt.
7. Pin-Fotodiode nach Anspruch 1 , wobei die Dotierungskonzentration der ersten Epitaxieschicht (10) im wesentlichen 10+13 cm"3 ist.
8. Pin-Fotodiode nach Anspruch 1 , wobei die p-Gebiete (20,21) in einem vertikalen Schnitt als p-Wannen ausgestaltet sind.
9. Pin-Fotodiode nach Anspruch 8, wobei die Wannen bis an die erste Schicht (10) heranreichen, insbesondere unmittelbar an die vergrabene Schicht (23;22).
10. Pin-Fotodiode nach Anspruch 1 , wobei eine Dotierung der zweiten Schicht (9) geringer ist als eine Dotierung einer n-Wanne (25) in der zweiten Schicht, welche Wanne (25) die Kollektordotierung bildet, zum Anschluss einer Kathode (K).
11. Pin-Fotodiode nach Anspruch 1 , wobei innerhalb und beabstandet von den p-Gebieten (20,21) ein Kathodengebiet (K,25) vorgesehen ist.
12. Verfahren zur Herstellung einer monolithisch integrierten vertikalen pin- Fotodiode, in BiCMOS-Technologie, wobei
(i) als Ausgangsmaterial eine p+-Siliziumscheibe (11) mit einer maximal im wesentlichen 15μm dicken p"-Epitaxieschicht (10) und einer Dotierungskonzentration von ca. 1013cm"3 dient; (ii) nach einer folgenden Implementierung einer vergrabenen
Schicht (22,23) eine (standardmäßig) folgende n-Epitaxieschicht (9) mit einer Dotierungskonzentration im Bereich um 101 cm"3 abgeschieden oder eingebracht wird;
(iii) danach n- und p-Wannen (20,21,25) und weitere standardmäßig folgende Prozeßschritte der Technologie ausgeführt werden, wobei in die n"-Epitaxieschicht (9) eine n+-Kathode der pin-Fotodiode eingebracht wird und (seitlich) in lateraler Richtung p-Gebiete (20,21) die n-Epitaxieschicht (9) begrenzen und zusätzlich zu (den) Anodenanschlüssen (A1 ,A2) über die p- Gebiete (20,21) der planaren Oberseite (30) ein weiterer Anodenanschlussbereich (A3) auf der Rückseite (31) ausgebildet wird.
13. Verfahren nach Anspruch 12, wobei zum Schluß die Siliziumscheibe bei vorderseitiger Schutzabdeckung rückseitig zumindest im Bereich der pin-Diode abgedünnt wird.
14. Verfahren nach Anspruch 12, wobei der Anodenanschlussbereich auf der Rückseite nicht speziell ausgebildet und nicht elektrisch kontaktiert wird.
15. Verfahren nach Anspruch 12, wobei die Rückseitenanode (A3) des nach einem Vereinzeln vorliegenden Chips für den Fall eines nicht ausreichend kleinen Serienwiderstandes durch Aufbringen des Chip mit einem leitfähigen Kleber auf einen Lead-Frame oder eine leitende Fläche einer Platine elektrisch kontaktierbar ist bzw. wird.
16. - 19. leer
20. In BiCMOS-Technologie monolithisch integrierte vertikale pin-Fotodiode, dadurch gekennzeichnet, daß eine i-Zone der pin-Diode durch die Kombination einer niedrig dotierten bis zu im wesentlichen 15μm dicken p"-Epitaxieschicht einer Dotierungskonzentration von unter 5*1014cm"3, die sich auf einem hochdotierten p+-Substrat befindet, mit einer an diese angrenzenden niedrig dotierten n"-Epitaxieschicht im Dotierungsbereich um 1014cm"3, (Dotierungsbereich von <101 cm"3 bis <1015cm"3), in die die n+-Kathode der pin- Fotodiode eingebracht ist, gebildet wird, wobei seitlich in lateraler Richtung p- Gebiete die n-Epitaxie-schicht begrenzen und zusätzlich zu den Anodenanschlüssen über die p-Wannengebiete auf der planaren Oberseite ein weiterer Anodenanschlußbereich der pin-Diode auf der Rückseite vorhanden ist.
21. Monolithisch integrierte vertikale pin-Fotodiode nach Anspruch 20, wobei die Dotierungskonzentration im Bereich von 1013cm"3 liegt.
22. Monolithisch integrierte vertikale pin-Fotodiode nach Anspruch 20, dadurch gekennzeichnet, daß sich unter den seitlich die n-Epitaxieschicht in lateraler Richtung begrenzenden p-Gebiete vergrabene p+-Schichten befinden, die in die p-Epitaxieschicht hineingreifen.
23. Monolithisch integrierte vertikale pin-Fotodiode nach Anspruch 20, dadurch gekennzeichnet, daß zumindest im Bereich der Rückseitenanode die Siliziumscheibe abgedünnt ist.
24. Monolithisch integrierte vertikale pin-Fotodiode nach Anspruch 20, dadurch gekennzeichnet, daß die Anode der pin-Fotodiode ausschließlich von der Vorderseite her elektrisch kontaktiert ist.
25. Monolithisch integrierte vertikale pin-Fotodiode nach Anspruch 24, wobei ein oder mehrere Anodenanschlüsse durch tiefe Grabenkontakte hergestellt sind.
26. Verfahren zur Herstellung einer in BiCMOS-Technologie monolithisch integrierten vertikalen pin-Fotodiode, dadurch gekennzeichnet, daß
(i) als Ausgangsmaterial eine p+-Siliziumscheibe mit einer ca. 15μm dicken p"-Epitaxieschicht und einer Dotierungskonzentration von ca. 1013cm"3 eingesetzt wird,
(ii) nach der dann folgenden Implementierung der vergrabenen Schicht die standardmäßig folgende n-Epitaxieschicht mit einer Dotierungskonzentration im Bereich um 1014cm"3 abgeschieden wird,
(iii) danach die n- und p-Wannen und alle weiteren standardmäßig folgenden Prozeßschritte der Technologie ausgeführt werden, wobei in die n"-Epitaxieschicht die n+-Kathode der pin-Fotodiode eingebracht wird und seitlich in lateraler Richtung p-Gebiete die n-Epitaxieschicht begrenzen und zusätzlich zu den Anodenanschlüssen über die p- Wannengebiete auf der planaren Oberseite ein weiterer Anodenanschlußbereich der pin-Diode auf der Rückseite ausgebildet wird, so daß dieser bei dem nach dem Vereinzeln vorliegenden Chip für den Fall eines nicht ausreichend kleinen Serienwiderstandes durch Aufbringen des Chip mit einem leitfähigen Kleber auf den Lead-Frame oder eine leitende Fläche einer Platine kontaktierbar ist.
27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß zum Schluß die Siliziumscheibe bei vorderseitiger Schutzabdeckung rückseitig zumindest im Bereich der pin-Diode abgedünnt wird.
28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß der Anodenanschlussbereich auf der Rückseite nicht speziell ausgebildet und nicht elektrisch kontaktiert wird.
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