DE2922259A1 - Verfahren zur herstellung einer halbleiteranordnung - Google Patents

Verfahren zur herstellung einer halbleiteranordnung

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DE2922259A1
DE2922259A1 DE19792922259 DE2922259A DE2922259A1 DE 2922259 A1 DE2922259 A1 DE 2922259A1 DE 19792922259 DE19792922259 DE 19792922259 DE 2922259 A DE2922259 A DE 2922259A DE 2922259 A1 DE2922259 A1 DE 2922259A1
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Description

A. GRUf
[W-ING
H. KlNKELDEY
Oft-ING
W. STOCKMAIR K. SCHUMANN P. H. JAKOB G. BEZOLD
Oft RER WT.-CJfV-OEM.
8 MÜNCHEN'22
MAXIMILIANSTRASSE «3
P 13 915
Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiteranordnung, bei der
wenigstens ein Transistor für hohe Leistungen (der
im folgenden, soweit möglich, als "Leistungstransistor" bezeichnet werden soll) und mehrere Transistoren für kleine Signale (die im folgenden, soweit-möglich, als"Kleinsignal-Transistoren" bezeichnet werden
sollen")- auf dem gleichen Halbleitersubstrat ausgebildet werden.
{OB") aOiiROa TELEX 00-00n«0 TtLEONAMM^ MOMAPAT TELEKOP'ERER
θ'9849/0894
2S22259
Um das Verständnis der vorliegenden Erfindung und der damit erreichten Vorteile zu erleichtern, soll zunächst ein herkömmliches Verfahren zur Herstellung einer integrierten Halbleiteranordnung unter Bezugnahme auf Figur 1 beschrieben werden, welche die Struktur einer herkömmlichen Halbleiteranordnung mit drei npn-Transistoren zeigt, die auf einem Halbleitersubstrat vom P+ Typ ausgebildet sind.
Zunächst werden schwebende bzw. erdfreie Kollektorbereiche 2 vom N+ Typ in diskreten Bereichen eines Halbleitersubstrates 1 vom P+ Typ der selektiven Diffusion ausgebildet. Dann wird darauf eine N-Schicht durch epitaxiales Wachstum erzeugt.
Um die Transistoren gegeneinander zu isolieren, werden anschließend isolierende Bereiche 4 vom P+ Typ so ausgebildet, daß jeder Bereich 4 im Kontakt mit der Oberfläche des Halbleitersubstrates 1 vom P+ Typ steht. Als nächstes werden Kollektorwände 5 vom N+ Typ, die im Kontakt mit den erdfreien Kollektorbereichen 2 stehen, jeweils durch Diffusion ausgebildet. Anschließend werden Basisbereiche 6 vom P + Typ-, und ein Emitterbereich 7 vom N+ Typ nacheinander durch Diffusion in den epitaxialen Kollektorbereichen 3 vom N- Typ ausgebildet. Schließlich werden Kollektorelektroden 9, Basiselektroden 1 0, Emitterelektroden 11 und eine geerdete Elektrode 12 des Halbleitersubstrates vom P+ Typ in geeigneter Weise erzeugt.
CDPY 909849/0894
2*22259
Diese herkömmliche Struktur wird in dem Artikel "Bipolar Design Considerations for the Automotive Environment" auf den Seiten 419 bis 427 des· IEEE Journal of solid-state circuits, Vol. SC-8,. Nr. 6, Dezember 1973 beschrieben. Wie darin erläutert wird, wird der sogenannte "parasitische seitliche n-p-n Transistor"(Parasitic lateral n-p-n transistor) so ausgebildet, wie es in Figur 7 dieses Artikels dargestellt ist. Bei einer solchen Anordnung treten jedoch schwerwiegende Probleme mit negativen Spannungsstößen bzw. Spannungsspitzen auf, die an die epitaxiale Schicht von N- Typ angelegt werden, welche die Vorspannung für die N/P Substratfunktion bildet und Elektronen in das Substrat injizieren soll. Um die dadurch entstehenden strukturellen Schwierigkeiten zu vermeiden, werden üblicherweise die epitaxialen "Inseln" vom N- Typ (N- epi islands) mit einem positiven Speiseanschluß verbunden, um eine geeignete Vorspannung zu erreichen. Diese und andere, in dem Artikel erwähnten Techniken dienen dazu, die parasitische Sammlung von substratinjizierten Elektronen zu vermeiden.
Auch bei einer herkömmlichen Halbleiteranordnung mit der oben beschriebenen Struktur ist es jedoch unmöglich, den epitaxialen Kollektorbereich 3 vom N- Typ ausreichend dick zu machen. Es wird deshalb schwierig, mit diesem herkömmlichen Verfahren Transistoren mit hoher Durchbruchspannung herzustellen. Da die Kollektoren in der oberen Oberfläche des Substrates mittels der Kollektorwände 5 vom N + Typ vorgesehen sind, werden die effektiven Flächen der Kollektoren verringert. Damit wird es auch schwierig, mit diesem herkömmlichen Verfahren Transistoren
■ GQPY
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herzustellen, die einen großen elektrischen Strom aufnehmen und. verarbeiten können.
Es ist deshalb ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung einer integrierten Halbleiteranordnung zu schaffen, bei der alle oben erwähnten Nachteile des Verfahrens zur Herstellung von herkömmlichen integrierten Ealbleiteranordnungen vermieden werden.
Weiterhin soll ein Verfahren zur Herstellung einer integrierten Halbleiteranordnung mit wenigstens einem Leistungstransistor mit hoher Durchbruchspannung und mit mehreren Transistoren für kleine Signale vorgeschlagen werden, die auf dem gleichen Halbleitersubstrat ausgebildet sind.
Die spezifischen Merkmale des Verfahrens zur Herstellung einer integrierten Halbleiteranordnung nach der vorliegenden Erfindung liegen in den Schritten, daß ein hochdotiertes Halbleitersubstrat mit einem ■ Leitfähigkeitstyp präpariert und auf einer ganzen Oberfläche dieses Substrates durch epitaxiales Wachstum eine Halbleiterschicht mit einem Leitfähigkeitstyp vorgesehen wird. Diese Halbleiterschicht hat einen hohen spezifischen Widerstand, wodurch wenigstens erste und zweite, hochdotierte Halbleiterbereiche des anderen Leitfähigkeitstyps in dem und um den Oberflächenbereich der Halbleiterschicht gleichzeitig durch Diffusion ausgebildet werden. Ein hochdotierter, dritter Halbleiterbereich des einen Leitfähigkeits-typs in dem ersten, hochdotierten Halbleiterbereich des anderen Leitfähigkeitstyps wird durch Diffusion erzeugt. Gleichzeitig werden mehrere hochdotierte,
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vierte Halbleiterbereiche mit dem einen Leitfähigkeitstyp durch Diffusion in dem zweiten Halbleiterbereich ausgebildet. Ein hochdotierter, fünfter Halbleiterbereich des anderen Leitfähigkeitstyps wird in jedem vierten Halbleiterbereich durch Diffusion erzeugt. Als nächstes wird • ein hochdotierter, sechster Halbleiterbereich des einen Leitfähigkeitstyps in jedem fünften Halbleiterbereich gleichzeitig durch Diffusion ausgebildet; und schließlich werden Elektroden jeweils auf dem Substrat, dem ersten Bereich, dem zweiten Bereich, dem dritten Bereich, den vierten Bereichen, den fünften Bereichen bzw. den sechsten Bereichen erzeugt.
Die Erfindung schafft also ein Verfahren zur Herstellung einer Halbleiteranordnung mit wenigstens einem Leistungstransistor und mit mehreren Kleinsignal-Transistoren, die auf dem gleichen Halbleitersubstrat ausgebildet sind. Zunächst werden ein Basisbereich des Leistungstransistor und ein isolierender Bereich gleichzeitig durch Diffusion in einer Epitaxie-Schicht ' "
auf dem Halbleitersubstrat erzeugt. Als zweites werden ein Emitterbereich des Leistungstransistors und die Kollektorbereiche der Kleinsignal-Transistoren gleichzeitig durch Diffusion ausgebildet; schließlich werden die Basen, und die Emitter der Kleinsignaltransistoren nacheinander durch Diffusion erzeugt.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden, schematischen Zeichnungen näher erläutert. Es zeigen
Fig. 1 einen Schnitt durch die Struktur einer herkömmlichen, integrierten Halbleiteranordnung,
Fig. 2 einen Schnitt durch die Struktur eines Ausführungsbeispiels einer integrierten Halbleiteranordnung—nachde-r -vorliegenden- Erfindung, und
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Fig. 3 ebenfalls einen Schnitt durch die Struktur eines f weiteren Ausführungsbeispiels einer integrierten Halbleiteranordnung nach der vorliegenden Erfindung . -
Die Erfindung wird im folgenden unter Bezugnahme auf bevorzugte Ausführungsformen näher beschrieben.
Fig. 2 zeigt die Struktur eines Ausführungsbeispiels einer integrierten Halbleiteranordnung nach der vorliegenden Erfindung, bei der ein npn-Leistungstransistor und zwei npn-Kleinsignal-Transistoren auf einem Halbleitersubstrat mit einer Schicht vom N+Typ und einer Schicht vom N-Typ ausgebildet werden, die durch epitaxiales Wachstum darauf erzeugt worden sind.
Die in Fig. 2 dargestellte integrierte Halbleiteranordnung wird auf folgende Weise hergestellt:
Zunächst wird eine Schicht 3 vom N-Typ auf einer ganzen Oberfläche eines Halbleitersubstrats 20 vom N+ Typ durch epitaxiales Wachstum ausgebildet. Als nächstes werden sowohl ein Basisbereich 21 vom P+ Typ für den Leistungstransistor und ein Bereich 22 vom P'+ Typ für die Kleinsignaltransistoren gleichzeitig durch Diffusion in der N- Schicht 3 erzeugt, die dazu dient, die Signaltransisto ren gegeneinander zu isolieren. Dann werden ein Emitterbereich 23 vom SF+ Typ für den Leistungstransistor und Kollektorbereiche 24 vom n+ Typ für die Kleinsignal-Transistoren gleichzeitig jeweils durch Diffusion in dem P+ Bereich 21 bzw. dem P+ Bereich 22 erzeugt. Anschließend werden Basisbereiche 6 vom P+ Typ der Kleinsignaltransistoren jeweils in den N+ Bereichen 24 ausgebildet;dann werden Emitterbereiche 7 vom N+ Typ in den P+ Bereichen 6 erzeugt, wobei ebenfalls Didrfusionstechniken verwendet werden. Schließlich werden eine Kollektorelektrode 25, eine Basiselektrode^ 2 6 und eine Emitterelektrode 27 für den Hochleistungstransistor ausgebildet. Elektroden 28 £»ÖPi
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auf dem isolierenden Bereich 22 vom P+ Typ, Kollektorelektroden 9, Basiselektroden 10 und Emitterelektroden 11 füELdie .Kleinsignal-Transistoren werden in geeigneter ." Weise hergestellt, wobei die Trennung zwischen den Elektroden durch eine isolierende Schicht 8 erfolgt.
Dann wird bei der integrierten Halbleiteranordnung nach der vorliegenden Erfindung der Hochleistungstransistorabschnitt durch den N- Bereich 3 von dem Kleinsignaltransistor-Abschnitt getrennt. Der P+ Bereich 22, der die Kleinsignaltransistoren trennt, und der P+ Basisbereich 21 des Hochleistungstransistors werden gleichzeitig ausgebildet, während die Kollektorbereiche 24 vom N+ Typ der Kleinsignaltransistoren und der Emitterbereich 23 von N+ Typ des Hochleistungstransistors gleichzeitig ausgebildet werden. Da die N- Schicht 3 ausreichend dick gemacht werden kann und das N+ Halbleitersubstrat 20 als Kollektor für den Leistungstransistor verwendet wird,' kann die Fläche des Kollektors ausreichend groß gemacht werden. Damit wird es möglich, einen Transistor mit hoher Durchbruch- bzw. Überlastungsspannung sowie mehrere Transistoren für kleine Signale auf ein und demselben Halbleiter Substrat auszubilden .
Obwohl bei der oben beschriebenen Halbleiteranordnung die N- Schicht auf dem N+ Substrat durch Epitaxie ausgebildet wird, ist es auch möglich, die N- Schicht durch Diffusion herzustellen.
Bei der oben beschriebenen Halbleiteranordnung wird die N- Schicht 3 durch epitaxiales Wachstum auf dem N+ Halbleitersubstrat 20 erzeugt; außerdem werden npn-Transistoren hergestellt. Dieses Verfahren kann jedoch auch bei einer integrierten Halbleiteranordnung mit pnp-Transistoren eingesetzt werden.
Ein Beispiel einer solchen integrierten Halbleiteranordnung
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ist in Fig. 3 dargestellt; diese Ausführungsform enthält einen Hochleistungs-pnp-Transistor und zwei pnp-Transistoren für kleine Signale.
Wie sich aus Fig. 3 ergibt, ist auf einem Halbleitersubstrat 120 vom P+ Typ eine Schicht 103 vom P- Typ durch epitaxiales Wachstum ausgebildet worden. Ein Basisbereich 121 vom N+ Typ des Hochleistungstransistors und ein Bereich 122 vom N+ Typ, der die Kleinsignaltransistoren gegeneinander isoliert, werden gleichzeitig durch Diffusion in der Epitaxieschicht 103 vom P- Typ ausgebildet. Dann werden ein Emitterbereich 123 vom P+ Typ für den Hochleistungstransistor und Kollektorbereich 124 vom P+ Typ für die Kleinsignal-Transistoren gleichzeitig jeweils in den N+ Bereichen 121 bzw. 122 durch Diffusion ausgebildet. Anschließend werden Basisbereiche 106 vom N+ Typ für die Kleinsignaltransistoren gleichzeitig jeweils in den P+ Bereichen 124 erzeugt. Dann werden Emitterbereiche 107 vom P+ Typ für jeden Kleinsignaltransistor durch Diffusion ausgebildet. Auf die so gebildete Struktur wird ein Oxidfilm 108 aufgebracht und in geeigneter Weise geätzt, so daß Elektrodenflächen entstehen, auf denen Elektroden 109, 110, 111 und 128 als Kollektor-Basis-Emitter- und Leistungselektroden für die Kleinsignal-Transistoren und Elektroden 126 und 127 als Basis- und Emitter-Elektrode für den Leistungstransistor jeweils ausgebildet werden. Eine Kollektorelektrode der Leistungselektrode 125 ist auf der Oberfläche des Substrates 120 ausgebildet.
Bei der so aufgebauten integrierten Halbleiteranordnung ist die P+ Schicht der Kollektorbereich 124 für den Leistungstransistor. Deshalb wird der Kollektorwiderstand dieses Kollektorbereiches vorteilhafterweise verringert.
Wie sich aus der obigen Beschreibung ergibt, kann mit dem erfindungsgemäßen Verfahren auf dem gleichen Halbleitersubstrat wenigstens ein Hochleistungs-Transistor mit hoher
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Claims (10)

  1. a. grünecker
    opl-ing
    H. KINKELDEY
    DR-JNQ
    W. STOCKMAlR
    O Λ *J «*\ r\ Γ· r\ CJH-ING-AaE(CALTECH)
    ^•ί* * ^- ^ b 9
    K. SCHUMANN
    DR. RER NAT DiPL-PHYS
    P. H. JAKOB
    OPL-INa
    G, BEZOLD
    DR. PfR. NAT- DPL-CHEM.
    8 MÜNCHEN
    MAXlMlUANSTFiASSE
    31- Mai 1979
    ' P 13 915
    MITSUBISHI DEKKI KABUSHIKI KAISHA No. 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo, Japan
    "Verfahren zur Herstellung einer Halbleiteranordnung
    Patentansprüche
    Verfahren zur Herstellung einer Halbleiteranordnung mit wenigstens einem Leistungstransistör und mit mehreren Transistoren für kleine Signale, die auf einem Halbleitersubstrat ausgebildet sind, dadurch gekennzeichnet, daß ein stark dotiertes Halbleiter-Substrat mit einem Leitfähigkeitstyp präpariert wird, daß eine Halbleiterschicht mit "diesem Leitfähigkeitstyp auf einer ganzen Oberfläche des Substrates vorgesehen wird, wobei diese Halbleiterschicht einen hohen spezifischen Widerstand hat, daß gleichzeitig wenigstens ein erster und ein zweiter, hochdotierter Halbleiter-Bereich mit dem anderen Leitfähigkeitstyp in dem und um den Oberflächenbereich der Halbleiterschicht vorgesehen wird, daß ein hochdotierter, dritter Halbleiterbereich dieses Leitfähigkeitstyp in dem ersten, hochdotier ten·. '.Halbleiterbereich des anderen Leitfähig-
    TElEFON (O89) QS QS 63 TELEX 05-29 530 TELEGRAMME MONAPAT TELEKOPIERER
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    keitstyps und gleichzeitig mehrere hochdotierte, vierte Halbleiterbereiche des einen Leitfähigkeitstyps in dem zweiten Halbleiterbereich vorgesehen werden, daß gleichzeitig mindestens ein hochdotierter fünfter Halbleiterbereich des anderen Leitfähigkeitstyps gleichzeitig in jedem vierten Halbleiterbereich vorgesehen wird, daß gleichzeitig ein hochdotierter, sechster Halbleiterbereich des einen Leitfähigkeitstyps in jedem fünften Halbleiter bereich vorgesehen wird, und daß jeweils Elektroden auf dem Substrat, dem ersten Bereich, dem dritten Bereich, den vierten Bereichen, den fünften Bereichen bzw. den sechsten Bereichen vorgesehen werden.
  2. 2. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß es sich bei dem einen Leitfähigkeitstyp um den N-Typ und bei dem anderen Leitfähigkeitstyp um den P-Typ handelt.
  3. 3. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß es sich bei dem einen Leitfähigkeitstyp um den P-Typ und bei dem anderen Leitfähigkeitstyp um den N-Typ handelt.
  4. 4. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiterschicht auf der Oberfläche des Substrates durch Epitaxie-Wachstum erzeugt wird.
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    2522259
  5. 5. Verfahren zur. Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiterschicht auf der Oberfläche des Substrates durch Diffusion erzeugt wird.
  6. 6· Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 5 ,· dadurch gekennzeichnet, daß der erste, zweite, dritte, vierte, fünfte und sechste Bereich durch Diffusion hergestellt werden.
  7. 7. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der erste Bereich und der dritte Bereich jeweils Basis- und Emitterbereiche für den Leistungstransistor bilden.
  8. 8. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der vierte Bereich, die fünften Bereiche und die sechsten Bereiche jeweils Kollektor- und Basis- bzw. Emitter-Bereiche für die Transistoren für die kleinen Signale bilden.
  9. 9. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß ein Oxidfilm vorgesehen wird, und daß dieser Oxidfilm geätzt wird, um Flächen für Elektroden zu bilden. .
    CQPY
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    ■_ 4- 2522259
  10. 10. . Verfahren zur Herstellung einer. Halbleiteranordnung nach einem der Ansprüche 1. bis 9, dadurch gekennzeichnet, daß in dem zweiten Bereich eine Elektrode vorgesehen wird.
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