Beschreibung
MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung
Die vorliegende Erfindung bezieht sich auf MOS-Transistoren und insbesondere auf MOS-Transistoren, die für HF-Leistungsanwendungen geeignet und auf SOI- (Silicon On Isolator = Silizium auf Isolator) Basis aufgebaut sind.
MOS-Transistoren, die für HF-Leistungsanwendungen geeignet sein sollen, müssen niedrige parasitäre Kapazitäten aufweisen, um möglichst wenig Tiefpaßeigenschaften zu besitzen. Eine Reduktion der parasitären Kapazitäten ist durch Aufbau von MOS-Transistoren auf einem SOI-Substrat möglich. Solche SOI- MOS-Transistoren sind beispielsweise in den EP 0562271 AI,
WO99/40614 A2 und W097/24758 AI beschrieben. Problematisch an den dort gezeigten HF-Leistungstransistoren ist, daß einerseits zur Erreichung einer hohen Transistorweite, um als HF- Leistungstransistor geeignet zu sein, der Gesamttransistor in einzelne Transistoren, genannt Finger, unterteilt wird, die üblicherweise parallel zueinander angeordnet sind, und daß es andererseits aber alle Anschlüsse der Transistorfinger, d.h. Drain-, Gate- und Source-Anschluß, auf derselben Halbleiterschicht des SOI-Substrates gebildet sind. Unter diesen Vor- aussetzungen ist es nämlich schwierig, die drei verschiedenen Anschlüsse der parallel zueinander angeordneten Transistorfinger an den nur zwei zur Verfügung stehenden Enden der parallelen Transistorfinger geeignet zusammenzufassen bzw. miteinander zu verbinden. Das Zusammenfassen der Transistorfin- ger führt zu aufwendigeren und größeren Gehäusestrukturen und Verdrahtungen auf der Halbleiterschicht und führt zudem gegebenenfalls zu ungewollten Induktivitäten an den Source- Anschlüssen durch Bonddrähte.
Unter den aufgrund ihrer höheren parasitären Kapazitäten für die HF-Leistungsanwendungen weniger geeigneten, in einem Einfachsubstrat gebildeten MOS-Transistoren, bei denen die
Drain-, Source- und Kanalbereiche in einer epitaktischen Halbleiterschicht eines Halbleitersubstrates gebildet sind, existieren sogenannte LDMOS-Transistoren, bei denen sogenannte Sinker, d.h. eindiffundierte, tiefreichende Gebiete, eine Verbindung zwischen dem Source-Bereich in der epitaktischen Schicht, in der der Transistor gebildet ist, und der Chiprückseite herstellen, indem dieselben in das hochdotierte Halbleitersubstrat hinabreichen, auf welchem sich die epitaktische Schicht befindet. Der Source-Anschluß ist als Metalli- sierung auf der Chiprückseite bzw. auf der Rückseite des
Halbleitersubstrates gebildet. Bei diesen Transistoren können parallel zueinander angeordnete Transistorfinger derart beschaltet werden, daß die Gate- und Drain-Anschlüsse auf gegenüberliegenden Enden der Transistorfinger zusammengefaßt wer- den, während der Source-Anschluß über die Chiprückseite auf beispielsweise Masse geschaltet ist. Zur Verbesserung von beispielsweise dem Transistorfingerwiederholabstand und dem Widerstandswert wird in den US 6,297,533 Bl, US 6,063,678 und WO 98/57379 AI vorgeschlagen, die Sinker-Strukturen durch Durchkontaktierungen verschiedener Art zu ersetzen, die den
Source-Bereich in der Epitaxieschicht mit dem darunterliegenden Halbleitersubstrat verbinden.
Anhand der Fig. 3 wird ein Beispiel eines bekannten HF-LDMOS- Leistungstransistors näher erläutert, der in einer Epitaxieschicht eines Halbleitersubstrates gebildet ist. Der Leistungstransistor umfaßt ein Substrat 100 mit einem aktiven Bereich 102, in dem die Source-, Gate- bzw. Kanal- und Drain- Bereiche des Transistors gebildet sind, wie dies im unteren Abschnitt der Fig. 3 angedeutet ist. Wie aus Fig. 3 zu erkennen ist, ist dort bei dem gezeigten LDMOS-Transistor für HF- Leistungsanwendungen, wie üblich, die gesamte Transistorweite in einzelne Transistorstrukturen bzw. Transistoren (Finger) unterteilt, die entsprechend der allgemeinen üblichen Anord- nung parallel zueinander angeordnet sind.
Der aktive Bereich 102 umfaßt eine Mehrzahl von Transistorstrukturen Ti bis T4. Die erste Transistorstruktur Ti und die zweite Struktur T2 umfassen jeweils einen Source-Bereich Si und S2/ sowie jeweils einen Gate-Bereich Gi und G2. Ferner umfassen die Transistorstrukturen Ti und T2 einen gemeinsamen Drain-Bereich Dι/2, welcher, wie zu sehen ist, zwischen den zwei Gate-Strukturen Gi und G2 angeordnet ist. Ebenso umfassen die Transistorstrukturen T3 und T4 jeweils einen Source- Bereich S2/3 bzw. S4 sowie jeweils einen Gate-Bereich G3 und G4. Ähnlich den Strukturen Ti und T2 umfassen auch die Transistorstrukturen T3 und T4 einen gemeinsamen Drain-Bereich D3/4, der zwischen den Gate-Bereichen G3 und G4 angeordnet ist. Wie zu erkennen ist, sind die einzelnen Transistorstrukturen Ti bis T4 parallel zueinander angeordnet und erstrecken sich von einer ersten Seite 104 des aktiven Bereichs 102 zu einer zweiten Seite 106 des aktiven Bereichs 102, welche der ersten Seite 104 gegenüber liegt.
Auf dem Substrat 100, benachbart zu der ersten Seite 104 des aktiven Bereichs 102, ist ein Gate-Anschluß 110 gebildet, der bei dem in Fig. la dargestellten Ausführungsbeispiel vier fingerförmige Abschnitte 110a bis llOd umfaßt, die sich ausgehend von der zweiten Seite 104 des aktiven Bereichs 102 ü- ber die Gate-Bereiche Gi, G2 G3 und G4 in Richtung der zwei- ten Seite 106 des aktiven Bereichs 102 erstrecken. Ferner ist benachbart zur zweiten Seite 106 des aktiven Bereichs 102 ein Drain-Anschluß 112 gebildet, der zwei fingerförmige Abschnitte 112a und 112b umfaßt, die sich ausgehend von der zweiten Seite 106 des aktiven Bereichs 102 über die Drain-Bereiche Dι/2 und D3/4 erstrecken. Die fingerförmigen Abschnitte 110a bis llOd des Gate-Anschlusses 110 sowie die fingerförmigen Abschnitte 112a und 112b des Drain-Anschlusses 112 sind parallel zueinander angeordnet.
Ferner umfaßt die in Fig. 3 gezeigte Transistorstruktur Gate- Verbindungen 114a und 114b, die auf der zweiten Seite 106 des aktiven Bereichs 102 angeordnet sind, um die Gate-Bereiche
benachbarter Transistorstrukturen elektrisch miteinander zu verbinden. Die Gate-Verbindung 114a ist vorgesehen, um die Finger 110a und 110b des Gate-Anschlusses 110 elektrisch miteinander zu verbinden. Ebenso ist die Gate-Verbindung 114b vorgesehen, um die Finger 110b und llOd des Gate-Anschlusses 110 elektrisch miteinander zu verbinden. Diese elektrische Verbindung der Finger HOa/llOb und 110c und llOd am Fingerende ist vorteilhaft, um eine möglichst gleichmäßige Verteilung eines Eingangssignal, welches am Gate-Anschluß 110 an- liegt, zu erreichen.
Ermöglicht wird die einfache Zusammenfassung der Gate- Anschlüsse und Drain-Anschlüsse der Transistorfinger dadurch, daß die Kontaktierung der Source-Anschlusses über das Halb- leitersubstrat erfolgt, das sich unter der Epitaxieschicht befindet, in der die in Fig. 3 gezeigten Strukturen gebildet sind. Nachteilig an dem HF-Leistungstransistor von Fig. 3 ist jedoch dessen inhärent höhere parasitäre Kapazität aufgrund des Wannenaufbaus in einer epitaktischen Schicht eines Halb- leitersubstrates .
Die US 5,548,150 A beschreibt Bezug nehmend auf die Figuren 12, 39 und 41 einen MOSFET auf SOI-Basis, bei dem eine Grabenstruktur unterhalb der Source-Elektrode gebildet und mit einem leitfähigen Material mit einer hohen thermischen Leitfähigkeit gefüllt ist, wodurch die Source-Elektrode in thermischen Kontakt mit dem Siliziumsubstrat gebracht wird, ein Teil des Siliziumsubstrates ferner als eine Source-Elektrode dient und die Wärmeabfuhrcharakteristika verbessert werden. Obwohl dieser MOSFET-Aufbau einerseits die oben beschriebene leichte Kontaktierbarkeit des Transistors ermöglicht und andererseits zugleich die Vorteile der Nutzung eines SOI- Substrates im Hinblick auf die niedrigeren parasitären Kapazitäten liefert, ist es an demselben nachteilhaft, daß der Aufbau nicht bei jeder Anwendung einsetzbar ist, beispielsweise wenn aufgrund einer zu integrierenden Spule das Halb-
leitersubstrat des SOI-Substrates hochohmig sein muß, so daß dasselbe nicht als Source-Elektrode dienen kann.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen Transistor sowie ein Herstellungsverfahren für einen solchen zu schaffen, so daß derselbe für Hochfrequenzleistungsanwendungen geeignet ist, und eine Verringerung des Layout- Aufwands und/oder der Chipfläche ermöglicht wird, ohne daß das Spektrum von möglichen Anwendungen eingeschränkt wird.
Diese Aufgabe wird durch einen MOS-Transistor gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 6 gelöst.
Bei einem erfindungsgemäßen MOS-Transistor mit einem Source- Bereich, einem Drain-Bereich und einem Kanal-Bereich, die in einer Halbleiterschicht eines SOI-Substrates gebildet sind, das unter der Halbleiterschicht ein Halbleitersubstrat und zwischen Halbleiterschicht und Halbleitersubstrat eine Isolationsschicht aufweist, ist der Drain- oder Source-Bereich mit einem Rückseitenkontakt auf einer der Isolationsschicht abgewandten Seite des Halbleitersubstrates über eine durch das Halbleitersubstrat verlaufende Durchkontaktierung elektrisch verbunden.
Ein erfindungsgemäßes Verfahren zum Herstellen eines MOS- Transistors umfaßt das Bereitstellen eines SOI-Substrates, das eine Halbleiterschicht, ein Halbleitersubstrat und eine unter der Halbleiterschicht, zwischen Halbleiterschicht und Halbleitersubstrat befindliche Isolationsschicht aufweist, das Bilden eines Source-, Drain- und Kanal-Bereiches in der Halbleiterschicht des SOI-Substrates und das Erzeugen einer Durchkontaktierung, die den Source-Bereich oder den Drain- Bereich mit einem Rückseitenkontakt auf einer der Isolationsschicht abgewandten Seite des Halbleitersubstrates elektrisch verbindet.
Der Kerngedanke der vorliegenden Erfindung besteht darin, daß ohne Einschnitte in dem Anwendungsspektrum eine leichte Kontaktierbarkeit eines MOS-Transistors erzielt werden kann, indem eine Durchkontaktierung von entweder dem Source- oder dem Drain-Bereich über sowohl die Isolationsschicht als auch das Halbleitersubstrat hinweg zu einem Rückseitenkontakt geführt wird, um mit demselben elektrisch verbunden zu sein, da sich hierdurch die Anforderungen an die Materialeigenschaften des Halbleitersubstrates, wie z.B. Dotierung bzw. Leitfähigkeit, erübrigen bzw. reduzieren. Im Vergleich zu dem oben beschriebenen MOSFET-Aufbau der US 5,548,150 ergibt sich ein erweitertes Anwendungsspektrum. Bezüglich der üblichen Vorgehensweise der Beschaltung von SOI-MOS-Transistoren, wonach Gate-, Source- und Drain-Anschlüsse von nur einer Seite beschaltet werden, ergibt die Nutzbarmachung des sich unterhalb aller Schichten angeordneten Rückseitenkontaktes als über die Durchkontaktierungen direkt verbundener Source-Anschluß eine bedeutend einfachere Verdrahtung, insbesondere bei Leistungsverstärkern, bei denen eine Mehrzahl von Transistorfingern parallel zueinander angeordnet sind.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. la einen Querschnitt eines Transistors bzw. eines
Transistorfingers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. lb einen Querschnitt eines Transistors bzw. eines
Transistorfingers gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 eine Draufsicht eines Teils eines aus den Transis- toren von Fig. la bestehenden Leistungsverstärkers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 3 eine Draufsicht eines herkömmlichen LDMOS-
Leistungsverstärkers, der in einer Epitaxieschicht auf einem Halbleitersubstrat gebildet ist.
Bezug nehmend auf Fig. la wird zunächst ein Ausführungsbeispiel für eine LDMOS-Transistor gemäß der vorliegenden Erfindung beschrieben. Der Transistor, der allgemein mit 10 angezeigt ist, umfaßt einen Source-Bereich 12 eines ersten Leit- fähigkeitstyps, nämlich vorliegend exemplarisch einen stark n-dotierten "n+"-Source-Bereich, einen Kanal- bzw. Gate- Bereich 14 eines zweiten Leitfähigkeitstyps, vorliegend exemplarisch einen schwach p-dotierten p— Bereich, und einen Drain-Bereich eines ersten Leitfähigkeitstyps, der vorliegend exemplarisch aus einem schwach n-dotierten LDD-Bereich 16a (LDD = lightly doped drain) und einem stark n-dotierten Drain-Kontaktbereich 16b besteht, wobei die Bereiche 12-16 in einer Halbleiterschicht, wie z.B. aus Silizium, 18 gebildet sind. Die Halbleiterschicht 18 ist gegebenenfalls bereits ge- eignet schwach vordotiert. Die Halbleiterschicht 18 ist Teil eines SOI-Substrates 20 und ist über eine vergrabene Isolationsschicht 22, wie z.B. aus Siliziumdioxid, von einem Halbleitersubstrat 24 getrennt, das beispielsweise ebenfalls aus Silizium gebildet ist. Direkt oberhalb des Source-Bereiches 12 befindet sich ein elektrisch mit demselben verbundener
Source-Anschluß 26. Dementsprechend befindet sich ein Drain- Anschluß 28 direkt oberhalb und in elektrischer Verbindung zu dem Drain-Bereich 16b. Ein Gate 30 befindet sich direkt über dem p-Kanal-Bereich 14 und ist von demselben durch eine Iso- lationsschicht 32, wie z.B. Siliziumdioxid, getrennt um mit demselben wirksam gekoppelt zu sein, wobei die Isolationsschicht 32 ferner als Schutzschicht für den gesamten Transistor 10 dient und somit die gesamte Struktur bedeckt. Der Source-Anschluß 26 erstreckt sich in Form einer Durchkontak- tierung 34 durch die Halbleiterschicht 18, die Isolationsschicht 22 und das Halbleitersubstrat 24 nach unten bis zu einer sich auf einer der Halbleiterschicht 18 abgewandten
Seite bzw. Hauptfläche des Halbleitersubstrates 24 befindlichen Metallisierung bzw. einem Rückseitenkontakt, die bzw. der als Source-Anschluß 36 dient. Die Durchkontaktierung 34 ermöglicht folglich eine elektrische Verbindung des Source- Bereiches 12 mit dem Rückseitenkontakt 36.
Zur Herstellung des MOS-Transistors 10 von Fig. la werden beispielsweise ausgehend von dem SOI-Substrat 20, bei dem gegebenenfalls die Halbleiterschicht 18 geeignet vordotiert ist, zunächst die Bereiche 12-16 durch geeignete Dotierverfahren, wie z.B. thermisches Dotieren durch Diffusion oder aber durch andere Dotierverfahren, wie z.B. Ionenimplantation oder dergleichen, in der Halbleiterschicht 18 des SOI- Substrates 20 gebildet.
Nach Bereitstellung des SOI-Substrates 20 sowie der Bildung der Bereiche 12-16 wird dann durch ein geeignetes Verfahren, wie z.B. durch Trocken- oder Naßätzen, vorzugsweise ein anisotropes Ätzverfahren, eine durchgehende Öffnung durch die oben liegende Halbleiterschicht 18, die darunter liegende I- solationsschicht 22 und das Halbleitersubstrat 24 erzeugt, die sich in lateraler Richtung zumindest teilweise in den Source-Bereich hinein erstreckt und sich in vertikaler Richtung folglich von dem Source-Bereich 12 bis zu der der Isola- tionsschicht 22 gegenüberliegenden Seite des Halbleitersubstrates 24 verläuft. Um das Ätzen einer durchgehenden Öffnung bzw. eines Loches zu vermeiden, könnte das SOI-Substrat auf einem Opfer-Substrat aufgebracht sein, welches als Ätzstop beim Ätzen der Öffnung dient. Danach wird in die so erzeugte Öffnung ein leitfähiges Material, wie z.B. Wolfram, durch ein geeignetes Verfahren, wie z.B. ein CVD-Verfahren, eingebracht, wodurch eine elektrische Verbindung mit dem Source- Bereich 12 hergestellt wird. Die optionale Opferschicht könnte danach weggeschliffen oder weggeätzt werden.
Der Prozeßschritt, bei dem die Öffnung mit leitfähigem Material aufgefüllt wird, um die Durchkontaktierung 34 zu bilden,
kann ferner gleichzeitig zur Bildung des Source-Anschlusses 26 auf der Oberfläche der Halbleiterschicht 18 dienen. Andernfalls wird der Source-Anschluß entweder weggelassen oder er wird in einem weiteren, getrennten Prozeßschritt, wie z.B. durch Lithographie, mit dem Drain-Anschluß 28 auf der Oberfläche der Halbleiterschicht 18 gebildet. Aufbringen einer Isolationsschicht auf die sich bis dahin ergebende Struktur, Aufbringen des Gate-Anschlusses 30 und Aufbringen einer weiteren Isolationsschicht auf die bis dahin gebildete Struktur sowie Vorsehen der Metallisierung 36 auf der Rückseite des SOI-Substrates 20 führt dann zu dem in Fig. la gezeigten Transistor 10.
In Fig. 2 ist ein Ausführungsbeispiel für einen HF- Leistungsverstärker bzw. HF-Leistungstransistor gezeigt, bei dem der in Fig. la gezeigte Transistor als ein Transistorfinger unter mehreren dient, wobei in Fig. 2 mit A und A' der in Fig. la gezeigte Querschnitt angezeigt ist. Zur Vermeidung von Wiederholungen werden die gleichen Elemente in Fig. la und 2 mit den gleichen Bezugszeichen versehen, wobei eine wiederholte Beschreibung derselben weggelassen wird.
Wie es in Fig. 2 unten angedeutet ist, besteht der HF- Leistungsverstärker, der allgemein mit 40 angezeigt ist, aus mehreren parallel zueinander angeordneten Transistorfingern 10a und 10b. Jeder Transistorfinger 10a und 10b ist wie in Fig. la aufgebaut und umfaßt einen fingerartigen Source- Anschluß 26, einen fingerartigen Source-Bereich 12, einen fingerartigen Gate-Anschluß 30, einen darunterliegenden, und deshalb nicht sichtbaren, Kanal-Bereich 14, einen Drain- Bereich 16 (16a und 16b) und einen Drain-Anschluß 28, die alle parallel zueinander angeordnet sind. Die Transistorfinger 10a und 10b sind abwechselnd zueinander um 180° zueinander im Ganzen verdreht bzw. abwechselnd spiegelsymmetrisch zueinan- der angeordnet, so daß ihre Source-Anschlüsse 26 und Drain- Anschlüsse 28 nebeneinander liegen und einstückig gebildet sind. Aufgrund der Tatsache, daß die Source-Bereiche 12 über
die Durchkontaktierungen (34 in Fig. la) , die durch die Halbleiterschicht, in der die Transistorfinger gebildet sind, die Isolationsschicht und das Halbleitersubstrat des SOI- Substrates verlaufen, mit dem Source-Anschluß auf der Rück- seite des SOI-Substrates elektrisch verbunden sind, der beispielsweise auf Masse geschaltet ist, ist es möglich, die Gate-Anschlüsse 30 und die Drain-Anschlüsse 28 an gegenüberliegenden Enden derselben zusammenzufassen bzw. miteinander e- lektrisch zu verbinden. So sind die Gate-Anschlüsse 30, wie in Fig. 2 gezeigt, jeweils am von Fig. 2 aus gesehen unteren Ende durch eine senkrecht zur Anordnungsrichtung verlaufende Gate-Anschlußmetallbahn 42 miteinander verbunden, während die Drain-Anschlüsse 28 an den gegenüberliegenden, von Fig. 2 aus gesehen oberen Enden über eine senkrecht zur Anordnungsrich- tung verlaufende Drain-Anschlußmetallbahn 44 miteinander verbunden sind. Wie bereits in der Beschreibungseinleitung beschrieben, können die anderen, d.h. oberen, Enden der Gate- Anschlüsse 30 durch Stege miteinander verbunden sein, die jeweils zwei zu einem Drain-Anschluß 28 benachbarte Gate- Anschlüsse 30 über den jeweiligen Gate-Anschluß hinweg miteinander verbinden (nicht gezeigt in Fig. 2) .
Folglich ermöglicht der obige HL-Leistungsverstärker ein kompaktes Layout unter Verwendung von SOI-LDMOS-Transistoren mit aufgrund der SOI-Technik geringer parasitärer Kapazität, wobei zudem das Anwendungsspektrum nicht durch Materialanforderungen an das Halbleitersubstrat des SOI-Substrates eingeschränkt ist, wie z.B. in dem Fall von SOC-(system on chip) Anwendungen, in denen Spulen integriert sind, die ein hochoh- miges Halbleitersubstrat erfordern.
Bezug nehmend auf die vorhergehende Beschreibung wird darauf hingewiesen, daß die Dotierungsverhältnisse, die im vorhergehenden beschrieben worden sind, umgekehrt werden können. Auch die genaue Art der in der Halbleiterschicht des SOI-Substrates gebildeten Transistoren ist für die vorliegende Erfindung nicht wesentlich, und so kann beispielsweise der LDD-
Bereich des Drain-Bereiches gegebenenfalls auch fehlen, oder der Kanal-Bereich kann einen Dotierungsgradienten aufweisen.
Entgegen der vorhergehenden Beschreibung, bei der die Durch- kontaktierung durch Ätzen eines Loches und anschließendes Auffüllen desselben durch ein leitfähiges Material gebildet wurde, ist es ferner möglich, daß die Durchkontaktierung aus einem sich lediglich bis zum Halbleitersubstrat durch die I- solationsschicht erstreckenden Graben bzw. erstreckendes Loch, welcher bzw. welches mit leitfähigem Material gefüllt ist, und ein von diesem Loch bzw. Graben bis zu dem Rückenseitenkontakt verlaufenden Bereich gebildet wird, bei dem die Leitfähigkeit des Halbleitersubstrates mittels Dotierung signifikant erhöht ist. Exemplarische Dotierungshöhen zur ge- zielten Dotierung der die Durchkontaktierung bildenden Bereiche des Halbleitersubstrates umfassen beispielsweise Dotierungen von etwa 1016 bis mehrere 1020 1/cm3, wobei diese Konzentration von einer Seite des Substrates zur anderen Seite ansteigen kann. Die Grunddotierung des Substrates liegt dann im Bereich von 1012 bis 1016 1/cm3.
Ferner wird darauf hingewiesen, daß sich die vorhergehende Beschreibung lediglich exemplarisch auf den häufig auftretenden Fall bezog, bei dem ein HF-Leistungstransistor in einer integrierten Schaltung im Rahmen einer Source-Schaltung verwendet wird. Die Erfindung kann jedoch gegebenenfalls auch dann nützlich sein, wenn die Drain-Bereiche mit dem Rückseitenkontakt auf der Rückseite des SOI-Substrates verbunden sind.
Zudem könnten als sourceseitige Durchkontaktierung jede Art von Kontaktierung verwendet werden. Obwohl also bei dem Ausführungsbeispiel von Fig. la eine sich mit konstantem Querschnitt senkrecht nach unten erstreckende Durchkontaktierung (Via) verwendet wurde, kann also auch eine nach unten hin enger werdende Durchkontaktierung verwendet werden. Eine solche könnte beispielsweise durch Plasmaätzen eines durch eine pho-
toempfindliche Maske ungeschützten Trenchbereiches, der sich lateral zumindest teilweise in den Source-Bereich und vertikal bis zum Rückseitenkontakt erstreckt, und anschließendes Aufbringen von Metall auf dem hierdurch erzeugten V-förmigen Trenchgraben durch beispielsweise Sputtern erzeugt werden. Eine so entstehender SOI-LDMOS-Transistor, der sich von demjenigen in Fig. la lediglich durch die im vorhergehenden erörterte V-förmige Grabenkontaktierung unterscheidet, ist in Fig. lb gezeigt.
Bezugszeichenliste
10 LDMOS-Transistor
12 Source-Bereich 14 Gate-Bereich
16a LDD-Bereich 16a
16b Drain-Kontaktbereich 16b
18 Halbleiterschicht
20 SOI-Substrates 20 22 Isolationsschicht
24 Halbleitersubstrat
26 Source-Anschluß
28 Drain-Anschluß
30 Gate 32 Isolationsschicht
34 Durchkontaktierung
36 Source-Anschluß
40 HF-Leistungsverstärker
42 Gate-Anschlußmetallbahn 44 Drain-Anschlußmetallbahn
100 Substrat
102 aktiver Bereich
104 erste Seite des aktiven Bereiches
106 zweite Seite des aktiven Bereiches 110 Gate-Anschluß llOa-d fingerförmige Abschnitte
112 Drain-Anschluß
112a, 112b fingerförmige Abschnitte
114a, 114b Gate-Verbindungen Ti - T4 Transistorstrukturen
Sι,S2/3,S4 Source-Bereich
Gi, G2 Gate-Bereich
Di/2, D3/4 Drain-Bereich