WO2004029982A2 - Beschleunigung der programmierung eines speicherbausteins mit hilfe eines boundary scan (bscan)-registers - Google Patents

Beschleunigung der programmierung eines speicherbausteins mit hilfe eines boundary scan (bscan)-registers Download PDF

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WO2004029982A2
WO2004029982A2 PCT/DE2003/002932 DE0302932W WO2004029982A2 WO 2004029982 A2 WO2004029982 A2 WO 2004029982A2 DE 0302932 W DE0302932 W DE 0302932W WO 2004029982 A2 WO2004029982 A2 WO 2004029982A2
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enable signal
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Karlheinz Krause
Elke Tiemeyer
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Siemens Aktiengesellschaft
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    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
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    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Definitions

  • the underlying invention is based on a method and a control unit for programming a memory module by stimulating individual ones of its control signal, data and / or address inputs via internal memory cells of a so-called boundary scan (BSCAN) register, which as an integrated circuit (IC or . ASIC) is realized.
  • BSCAN boundary scan
  • IC or . ASIC integrated circuit
  • Boundary Scan is a joint test access group (JTAG), a consortium founded in 1988 of more than 200 companies in the fields of semiconductor technology, test technology and system integration, standardized procedure for board tests, which was formally established in 1990 as the industry standard IEEE 1149.1 for Test Access Port (TAP) and Boundary Scan (BSCAN) architectures was adopted. All connection tests at board level in the production of complex printed circuit boards (PCBs) are based on this specification. If the test item has its own microprocessor and flash-based program memory, a built-in soap test can be implemented, for example, by loading the flash memory via boundary scan using a self-test program. Test results stored in the memory can be read out again by boundary scan after the end of the test process. IEEE 1149.1 is increasingly replacing conventional in-circuits
  • ICT Invention Test
  • ASICs and FPGAs integrated semiconductor components to be tested
  • FPGAs field-programmable gate arrays
  • PCI Peripheral Component Interconnect
  • PXI PCI Extensions for Instrumentation
  • boundary scan tests Two conditions must be met: At least some of the integrated circuits (ICs) on the board must meet the boundary scan specification. During the test, a BSCAN register is then caused to carry out the desired test with the aid of test vectors. In addition, product developers must provide a scan path between the individual ICs, which is provided by a test access port (TAP) through the ICs back to the TAP, where the data is finally sampled.
  • TAP test access port
  • boundary scan tests are an excellent alternative to in-circuit tests (ICTs). The cost of performing the functional test is low, and due to the increasing integration and miniaturization of devices, the trend is expected to change towards Boundary Scan will continue.
  • boundary scan is also very effective for in-system programming of flash memories and programmable logic device (PLD) modules, such as Field programmable gate arrays (FPGAs) with up to 10,000 logic gates per array or programmable logic arrays (PLAs).
  • FPGAs Field programmable gate arrays
  • PLAs programmable logic arrays
  • Address inputs of a flash memory are stimulated via the BSCAN cells of a BSCAN register that are linked to one another and assigned to these inputs in such a way that a read or write operation is optionally triggered.
  • the data can be output or recorded by the corresponding BSCAN cells.
  • Fig. 3 provides information about the necessary steps that must be triggered by the TAP controller in a write or programming operation.
  • the addresses, data and a Chip Select (CS) signal are output.
  • the WRITE signal is in a second Step activated, whereby nothing changes on the other signals.
  • the WRITE signal is in a third step activated, whereby nothing changes on the other signals.
  • the flash memory can be stimulated directly with the help of an additional signal that goes beyond the TAP controller defined in the IEEE 1149.1 standard.
  • the prerequisite is that the test or programming equipment supports the control of an additional signal and an additional pin on the module is provided for this interface, which is designed as a plug connection.
  • the present invention is dedicated to the task of a method for programming a memory chip by stimulation individual of its control signal and / or address inputs via
  • a method and a control unit for programming a memory module by stimulating individual ones of its control signal, data and / or address inputs via internal memory cells of a boundary scan (BSCAN) register provided, which is implemented as an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • the flash programming can be significantly accelerated without the TAP interface on board and equipment Level to have to expand.
  • Fig. 1 shows the schematic diagram of a circuit arrangement for
  • FIG. 2 shows an expanded schematic diagram of the circuit arrangement for carrying out a BSCAN method for the purpose of programming a programmable flash EPROM according to the prior art with the aid of a test access port (TAP) controller,
  • TAP test access port
  • FIG. 3 shows the instruction sequence of a FLASH WRITE operation for programming a programmable flash EPROM using a BSCAN register without saving time according to the prior art
  • Fig. 4 shows a first variant of the instruction sequence
  • FIG. 5 shows a second variant of the instruction sequence of a FLASH WRITE operation for programming a pro- Gramable Flash EPROMs with the help of a BSCAN register with time saving by access via a fixed (possibly programmable) timing of the TAP controller according to the underlying invention.
  • FIG. 2 An expanded schematic diagram of the circuit arrangement for carrying out a BSCAN method according to this exemplary embodiment of the present invention is shown in FIG. 2.
  • a SET_WR or CLEAR_WR pulse is generated from these two instructions 306 or 308, which either sets or resets the update flip-flop 108 of the BSCAN cell 103 responsible for generating the WRITE_ ENABLE signal 301d .
  • Both instructions are each encoded with, for example, 4 or 8 bits, so that there is a clear speed advantage over conventional solutions according to the prior art, in which the entire BSCAN register 102 has to be reloaded in order to trigger a write operation.
  • the BSCAN register 102 also comprises approximately 60 bits even with a shortened length.
  • FIG. 4 shows a first variant for the instruction sequence 400 of a FLASH WRITE operation for programming a programmable flash EPROM via a BSCAN register with time saving by access via two special instructions.
  • CS chip select
  • i ⁇ s ' m the total length of the instruction sequence when using the first exemplary embodiment of the invention described in section (a)
  • r TM s [ns] the total duration of a FLASH WRITE Cycle at
  • the programming time can be reduced by 60% compared to the prior art programming method shown in FIG. 3.
  • WRITE_ENABLE signals 301d can be generated in any time sequence, this sequence being controllable by the instructions 306 and 308.
  • WRITE pulse is generated at an appropriate time.
  • FIG. 5 shows a second variant for the instruction sequence 500 of a FLASH WRITE operation for programming a programmable flash EPROM 104 via a BSCAN register 102 with time saving by access via a fixed timing of the TAP controller 106.
  • This timing of the TAP controller can possibly be programmable via further registers which can be loaded via further instructions.
  • the TAP controller 106 automatically generates a SET_WR or CLEAR_WR pulse, respectively, which either sets or resets the update flip-flop 108 of the BSCAN cell 103. Since the automatic generation must not take place with every BSCAN instruction EXTEST or SHORTEX, either a separate command (EXFLASH) must be introduced or one gives the TAP controller 106 with an additional instruction ("WR_ON *) before the EXTEST instruction known that a WRITE pulse is to be generated automatically. According to the invention, this function can be reset with the aid of a further instruction (“WR_OFF *).
  • the duration of the WRITE pulse can also be set using a data register that can also be programmed via the TAP interface.
  • Fig. 5 shows the timing. It becomes clear that only one JTAG instruction (EXFLASH) is required. If one disregards the clocks responsible for the state transitions of the WRITE-ENABLE signal 301d, a ratio of
  • ⁇ tot t ns] is the total duration of a FLASH WRITE cycle using traditional BSCAN method according to the prior art
  • r * [ns] is the total duration of a FLASH WRITE cycle at Application of the second embodiment of the invention described in section (b).
  • the programming time can be shortened by about 66.7% since only the loading (SHIFT-DR) of a combined one Address and data blocks of the size of 60 bits are required.

Landscapes

  • Read Only Memory (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

Zur Programmierung eines Speicherbausteins (104) werden einzelne seiner Eingänge (CS, OE, WR, ADDR, DATA) über interne Speicherzellen (103) eines sogenannten Boundary Scan (BSCAN)-Registers (102) stimuliert, welches als IC bzw. ASIC realisiert ist. Zur Aktivierung bzw. Deaktivierung einer Schreiboperation wird dabei ausschließlich der für die Generierung eines WRITE ENABLE-Signals (301d) zuständige Steuersignaleingang (WR) des Speicherbaussteins (104) angesteuert. Das Umschalten des WRITE ENABLE-Signals (301d) von 'LOW'- auf 'HIGH'-Potenzial und umgekehrt erfolgt dabei in Abhängigkeit von zwei JTAG-Instruktionen (WR L, WR H) einer Instruktionssequenz (301a), welche am Setzsignal- bzw. Rücksetzsignaleingang eines Update-Flipflops (108) der für die Generierung des WRITE ENABLE-Signals zuständigen Speicherzelle (103) für die Erzeugung eines 'LOW'- bzw. eines 'HIGH'-Pegels sorgt. Durch eine geeignete Modifikation der Steuereinheit (106) und der BSCAN-Zelle (103), die das WRITE ENABLE-Signal (301d) am WR-Eingang des Speicherbausteins (104) stimuliert, kann die Programmierung beschleunigt werden, ohne die Schnittstelle zwischen Steuereinheit (106) und BSCAN-Register (102) auf Board- und Equipment-Ebene erweitern zu müssen. In einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird von einer Steuereinheit (106) das Umschalten des WRITE ENABLE-Signals (301d) von 'LOW'- auf 'HIGH'-Potenzial bzw. von 'HIGH'- auf 'LOW'-Potenzial zu einem geeigneten, ggf. programmierbaren Zeitpunkt automatisch vorgenommen, indem das Update-Flipflop (108) der für die Erzeugung des WRITE ENABLE-Signals zuständigen Speicherzelle (103) gesetzt bzw. rückgesetzt wird.

Description

Beschreibung
Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSC7AN) -Registers
Die zugrunde liegende Erfindung basiert auf einem Verfahren und einer Steuereinheit zur Programmierung eines Speicherbausteins durch Stimulierung einzelner seiner Steuersignal-, Daten- und/oder Adresseingänge über interne Speicherzellen ei- nes sogenannten Boundary Scan (BSCAN) -Registers, welches als integrierte Schaltung (IC bzw. ASIC) realisiert ist. Zur Aktivierung bzw. Deaktivierung einer Schreiboperation wird dabei ausschließlich der "für die Generierung eines WRITE_EN- ABLE-Signals zuständige Steuersignaleingang des Speicherbaus- steins angesteuert.
Boundary Scan (BSCAN) ist ein von der Joint Test Access Group (JTAG) , einem 1988 ins Leben gerufenen Konsortium von mehr als 200 Unternehmen aus den Bereichen Halbleitertechnik, Prüftechnik und Systemintegration, standardisiertes Verfahren für Boardtests, das 1990 formell als Industriestandard IEEE 1149.1 für Test Access Port (TAP)- und Boundary Scan (BSCAN) - Architekturen verabschiedet wurde. Auf dieser Spezifikation basieren a-lle Verbindungstests auf Boardebene in der Produk- tion von komplexen Printed Circuit Boards (PCBs) . Besitzt der Prüfling einen eigenen Mikroprozessor nebst Flash-basiertem Programmspeicher, kann ein Built-In Seif Test beispielsweise durch Laden des Flash-Speichers via Boundary Scan mit Hilfe eines Selbsttestprogramms implementiert werden. Im Speicher abgelegte Testresultate sind nach Beendigung des Testvorganges wiederum per Boundary Scan auslesbar. IEEE 1149.1 verdrängt heute zunehmend herkömmliche In-Circuit
Test (ICT) -Verfahren, da die Komplexität der zu testenden integrierten Halbleiterbauelemente (ASICs und FPGAs) steigt und demzufolge die Zugriffsmöglichkeit auf diese Komponenten zu Prüfzwecken durch Anbringung zusätzlicher Anschlussflächen (engl.: „Test Pads* ) am Prüfling sich immer schwieriger gestaltet. So konnte bei Mikrochips in den letzten Jahrzehnten ein exponentieller Anstieg der Zahl der Anschlusspins bei immer kleiner werdendem Durchmesser beobachtet werden. Dieser Trend wurde durch die Einführung der Ball Gate Array (BGA)- Technologie, welche die Verlagerung der Anschlusspins auf die Chipunterseite mit sich brachte, noch weiter beschleunigt. Die Lösung bestand darin, herkömmliche Tests an Mikrochips, wie z.B. Unterbrechungs- oder Kurzschlusstests, in die Chips selbst zu integrieren und einen als „Boundary bezeichneten Pfad zum Abtasten („Scannen*) der digitalen Information einzuplanen. Flexible Plattformen nach dem Peripheral Component Interconnect (PCI)- oder PCI Extensions for Instrumentation (PXI) -Standard gestatten heute die Erkennung von BSCAN- Controllern und BSCAN-Software sowie deren Integration in die jeweilige PCI- bzw. PXI-Plattform. Dadurch wird die Entwicklung komplexer Lösungen ermöglicht, die herkömmliche Funktionstests und BSCAN-basierte Tests in einer universellen Prüfplattform' vereinen.
Zur Durchführung von Boundary Scan-Tests müssen zwei Bedingungen erfüllt sein: Zumindest einige der integrierten Schaltungen (ICs) auf der Platine müssen der Boundary Scan- Spezifikation entsprechen. Bei der Prüfung wird dann mit Hil- fe von Testvektoren ein BSCAN-Register dazu veranlasst, den gewünschten Test auszuführen. Darüber hinaus müssen die Produktentwickler einen Scanpfad zwischen den einzelnen ICs zur Verfügung stellen, der von einem Test Access Port (TAP) durch die ICs hindurch wieder zurück zum TAP führt, wo die Daten schließlich abgetastet werden. Beim Prüfen von elektrischen Anschlüssen stellen Boundary Scan-Tests eine ausgezeichnete Alternative zu In-Circuit-Tests (ICTs) dar. Die Kosten für die Durchführung der Funktionsprüfung sind niedrig, und aufgrund der zunehmenden Integration und Miniaturisierung von Geräten ist anzunehmen, dass sich der Trend hin zu Boundary Scan weiter fortsetzen wird.
Wurde das Boundary Scan-Verfahren gemäß IEEE 1149.1 bisher vor allem als innovative Technologie zur Funktionsprüfung integrierter Schaltungen bzw. zur Verifikation und Simulation von Hardwarefehlfunktionen verwendet, zeigen die jüngsten Entwicklungen weitere Einsatzmöglichkeiten dieses Prinzips auf. Neben der Nutzung zu Testzwecken wird Boundary Scan auch sehr effektiv für die In-System-Programmierung von Flash- Speichern sowie Programmable Logic Device (PLD) -Bausteinen, wie z.B. Field Programmable Gate Arrays (FPGAs) mit bis zu 10.000 Logik-Gattern pro Array oder Programmable Logic Arrays (PLAs) , eingesetzt. Dabei werden die einzelnen Steuer- und
Adress-Eingänge eines Flash-Speichers über die diesen Eingängen zugeordneten, miteinander verketteten BSCAN-Zellen eines BSCAN-Registers derart stimuliert, dass wahlweise eine Leseoder Schreiboperation ausgelöst wird. Wie aus der in Fig. 1 abgebildeten Prinzipskizze zu entnehmen ist, können die Daten dabei von den entsprechenden BSCAN-Zellen ausgegeben oder er- fasst werden.
Fig. 3 gibt Aufschluss über die erforderlichen Schritte, die über den TAP-Controller bei einer Schreib- oder Programmieroperation ausgelöst werden müssen. In einem ersten Schritt werden die Adressen, Daten und ein Chip Select (CS) -Signal ausgegeben. Danach wird das WRITE-Signal in einem zweiten Schritt aktiviert, wobei sich an den anderen Signalen nichts ändert. Schließlich wird in einem dritten Schritt das WRITE-
Signal ohne Änderung der restlichen Signale deaktiviert.
Das Problem ist, dass durch dieses Verfahren die Programmierung sehr zeitaufwendig wird, da für eine Schreiboperation drei Zyklen des gesamten BSCAN-Registers erforderlich sind.
Herkömmliche Verfahren nach dem Stand der Technik lösen die- ses Problem entweder durch eine Verkürzung der BSCAN-Kette oder durch direktes Ansteuern des WRITE-Eingangs :
a) Da die Programmierzeit von der Länge der BSCAN-Kette abhängt, kann im ersteren Fall die Programmierung beschleu- nigt werden, indem man die Kette auf die für die Flash- Programmierung erforderlichen BSCAN-Zellen reduziert und mit einer eigenen Instruktion (SHORTEX) anstelle der üblichen Instruktion (EXTEST) aktiviert.
b) Im letzteren Fall kann mit Hilfe eines zusätzlichen Signals, das über den im IEEE 1149.1 Standard definierten TAP-Controller hinausgeht, der Flash-Speicher direkt stimuliert werden. Voraussetzung ist, dass das Test- oder Programmier-Equipment die Ansteuerung eines zusätzlichen Signals unterstützt und ein zusätzlicher Pin auf der Baugruppe für diese als Steckverbindung ausgebildete Schnittstelle vorgeleistet wird.
AUFGABE DER VORLIEGENDEN ERFINDUNG
Ausgehend von dem oben genannten Stand der Technik, widmet sich die vorliegende Erfindung der Aufgabe, ein Verfahren zur Programmierung eines Speicherbausteins durch Stimulierung einzelner seiner Steuersignal- und/oder Adresseingänge über
Speicherzellen eines BSCAN-Registers zwecks Generierung eines
WRITE_ENABLE-Signals zur Aktivierung bzw. Deaktivierung einer
Schreiboperation bereitzustellen, mit dessen Hilfe die für die Programmierung des Speicherbausteins benötigte Zeitdauer entscheidend verkürzt werden kann.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausführungs- beispiele, die den Gedanken der Erfindung weiterbilden, sind in den abhängigen Patentansprüchen definiert.
ZUSAMMENFASSENDE DARSTELLUNG DER VORLIEGENDEN ERFINDUNG
Im Rahmen der erfindungsgemäßen Lösung ist - entsprechend der im vorangehenden Abschnitt definierten Aufgabe - ein Verfahren sowie eine Steuereinheit zur Programmierung eines Speicherbausteins durch Stimulierung einzelner seiner Steuersignal-, Daten- und/oder Adresseingänge über interne Speicher- zellen eines Boundary Scan (BSCAN) -Registers vorgesehen, welches als anwendungsspezifische integrierte Schaltung (ASIC) realisiert ist. Zur Aktivierung bzw. Deaktivierung einer Schreiboperation wird dabei ausschließlich der für die Generierung eines WRITE_ENABLE-Signals zuständige Steuersignal- eingang des Speicherbaussteins angesteuert.
Durch eine Modifikation des TAP-Controllers sowie der BSCAN- Zelle, die das WRITE_ENABLE-Signal am WR-Eingang des Flash- Speichers stimuliert, kann die Flash-Programmierung wesent- lieh beschleunigt werden, ohne dabei die TAP-Schnittstelle auf Board- und Equipment-Ebene erweitern zu müssen. KURZBESCHREIBUNG DER ZEICHNUNGEN
Weitere Eigenschaften, Merkmale, Vorteile und Anwendungen der zugrunde liegenden Erfindung resultieren aus den untergeord- neten abhängigen Patentansprüchen sowie aus der folgenden Beschreibung zweier Ausführungsbeispiele der Erfindung, welche in Fig. 2, 4 und 5 abgebildet sind. Dabei zeigen
Fig. 1 die Prinzipskizze einer Schaltungsanordnung zur
Durchführung eines Boundary Scan (BSCAN) -Verfahrens zwecks Programmierung eines programmierbaren Flash- EPROMs nach dem Stand der Technik,
Fig. 2 eine erweiterte Prinzipskizze der Schaltungsanordnung zur Durchführung eines BSCAN-Verfahrens zwecks Programmierung eines programmierbaren Flash-EPROMs nach dem Stand der Technik mit Hilfe eines Test Access Port (TAP) -Controllers,
Fig. 3 die Instruktionssequenz einer FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash- EPROMs mit Hilfe eines BSCAN-Registers ohne Zeiteinsparung nach dem Stand der Technik,
Fig. 4 eine erste Variante der Instruktionssequenz einer
FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash-EPROMs mit Hilfe eines BSCAN- Registers mit Zeiteinsparung durch Zugriff über zwei spezielle Instruktionen gemäß der zugrunde liegenden Erfindung und
Fig. 5 eine zweite Variante der Instruktionssequenz einer FLASH WRITE-Operation zur Programmierung eines pro- gram ierbaren Flash-EPROMs mit Hilfe eines BSCAN- Registers mit Zeiteinsparung durch Zugriff über ein festes (ggf. programmierbares) Timing des TAP- Controllers gemäß der zugrunde liegenden Erfindung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Im Folgenden soll die Idee der erfindungsgemäßen Lösung an- hand der in Fig. 2, 4 und 5 abgebildeten Ausführungsbeispiele näher erläutert werden. Die Bedeutung der mit Bezugszeichen versehenen Symbole in Fig. 1 bis 4 kann der beigefügten Bezugszeichenliste entnommen werden.
Im Rahmen der vorliegenden Erfindung ist eine Modifikation des TAP-Controllers 106 und der BSCAN-Zelle 103, welche das WRITE_ENABLE-Signal 301d des Flash-Speichers 104 stimuliert, vorgesehen, wodurch die Flash-Programmierung wesentlich beschleunigt werden kann, ohne dass dazu eine Erweiterung der Schnittstelle zwischen TAP-Controller 106 und BSCAN-Register 102 auf Board- und Equipment-Ebene nötig wird. Die Implementierung geschieht stattdessen im BSCAN-Register 102. Dazu gibt es zwei Möglichkeiten, die im Folgendem näher beschrieben werden sollen.
(a) Generierung des WRITE-Impulses über zwei Instruktionen
Damit nicht bei jeder Schreiboperation das komplette BSCAN- Register 102 erneut geladen werden muss, um die BSCAN-Zelle 103, die das WRITE_ENABLE-Signal 301d des Flash-Speichers 104 stimuliert, auf das gewünschte Potenzial zu bringen, wird die betreffende BSCAN-Zelle 103 über zwei spezielle JTAG-Instruk- tionen 306 und 308 gesteuert. Die Instruktion „WR_L* sorgt für ein „LOW*-Potenzial, die Instruktion „WR H* für ein „HIGH*-Potenzial an der betreffenden BSCAN-Zelle 103. Eine erweiterte Prinzipskizze der Schaltungsanordnung zur Durchführung eines BSCAN-Verfahrens nach diesem Ausführungsbei- spiel der vorliegenden Erfindung ist in Fig. 2 dargestellt.
Im TAP-Contoller 106 wird aus diesen beiden Instruktionen 306 bzw. 308 jeweils ein SET_WR- bzw. CLEAR_WR-Impuls generiert, der das Update-Flipflop 108 der für die Erzeugung des WRITE_ ENABLE-Signals 301d zuständigen BSCAN-Zelle 103 entweder setzt oder rücksetzt. Beide Instruktionen sind jeweils mit bspw. 4 oder 8 Bit kodiert, so dass gegenüber herkömmlichen Lösungen nach dem Stand der Technik, bei denen zur Auslösung einer Schreiboperation jeweils das komplette BSCAN-Register 102 neu geladen werden muss, ein deutlicher Geschwindigkeits- vorteil besteht. Das BSCAN-Register 102 umfasst auch bei verkürzter Länge noch etwa 60 Bit.
In Fig. 4 ist eine erste Variante für die Instruktionssequenz 400 einer FLASH WRITE-Operation zur Programmierung eines pro- grammierbaren Flash-EPROMs über ein BSCAN-Register mit Zeiteinsparung durch Zugriff über zwei spezielle Instruktionen dargestellt. Nachdem die Adressen, Daten und das Chip-Select (CS) ausgegeben wurden (ca. 60 Bit) sind nur drei weitere Instruktionen - „WR_L*, „WR_H* und „SHORTEX* - mit jeweils 4 Bit erforderlich. Wenn man die für die Zustandsübergänge des WRITE-ENABLE-Signals 301d erantwortlichen Takte außer Acht lässt, ergibt sich ein Verhältnis von
, Er f. , ÄB2 P, ges L gέs' 1 _ 1 - 60 Bi t + 3 - 4 Bi t , SdT τ τ S SdCffT ~ _ _ _ _ . . = 40
V,geε ges 3 - 60 Bi t
wobei sf ges [Bit] die Gesamtlänge der Instruktionssequenz bei
Anwendung herkömmlicher BSCAN-Verfahren nach dem Stand der Technik bezeichnet, i^s'm [Bit] die Gesamtlänge der Instruktionssequenz bei Anwendung des in Abschnitt (a) beschriebenen ersten Ausführungsbeispiels der Erfindung, r™s [ns] die Gesamtdauer eines FLASH WRITE-Zyklus bei
Anwendung herkömmlicher BSCAN-Verfahren nach dem Stand der Technik und τ ge'_ΑB1 [nsl ie Gesamtdauer eines FLASH WRITE-Zyklus bei
Anwendung des in Abschnitt (a) beschriebenen ersten Ausführungsbeispiels der Erfindung.
Das bedeutet, dass bei diesem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens gegenüber dem in Fig. 3 dargestellten Programmierverfahren nach dem Stand der Technik eine Verkürzung der Programmierzeit um 60 % erzielbar ist.
Ein weiterer Vorteil, der sich aus dieser Lösung ergibt, be- steht darin, dass die „HIGH*- bzw. „LOW* -Pegelwerte des
WRITE_ENABLE-Signals 301d in einer beliebigen zeitlichen Abfolge generiert werden können, wobei diese Reihenfolge durch die Instruktionen 306 und 308 steuerbar ist.
(b) Automatische Generierung des WRITE-Impulses
Damit nicht immer das komplette BSCAN-Register 102 erneut geladen werden muss, um die BSCAN-Zelle 103, welche das WRITE_ ENABLE-Signal 301d des Flash-Speichers 104 stimuliert, auf das gewünschte Potenzial zu bringen, wird die betreffende
BSCAN-Zelle 103 während dem Anlegen der Adressen, Daten und des Chip Select (CS) -Signals am BSCAN-Register 102 durch den TAP-Controller 106 automatisch so angesteuert, dass ein
WRITE-Impuls zu einem geeigneten Zeitpunkt generiert wird.
In Fig. 5 ist eine zweite Variante für die Instruktionsse- quenz 500 einer FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash-EPROMs 104 über ein BSCAN-Register 102 mit Zeiteinsparung durch Zugriff über ein festes Timing des TAP-Controllers 106 dargestellt.
Dieses Timing des TAP-Controllers kann ggf. über weitere Register programmierbar sein, die über weitere Instruktionen geladen werden können.
Der TAP-Controller 106 generiert automatisch jeweils einen SET_WR- bzw. CLEAR_WR-Impuls, der das Update-Flipflop 108 der BSCAN-Zelle 103 entweder setzt oder rücksetzt. Da das automatische Generieren nicht bei jeder BSCAN-Instruktion EXTEST oder SHORTEX erfolgen darf, ist entweder ein eigener Befehl (EXFLASH) einzuführen, oder man gibt vor der EXTEST-Instruk- tion mit einer zusätzlichen Instruktion („WR_ON*) dem TAP- Controller 106 bekannt, dass ein WRITE-Impuls automatisch zu generieren ist. Diese Funktion kann erfindungsgemäß mit Hilfe einer weiteren Instruktion („WR_OFF*) rückgesetzt werden.
Die Dauer des WRITE-Impulses kann auch mittels eines zusätzlich über die TAP-Schnittstelle programmierbaren Datenregisters eingestellt werden. Fig. 5 zeigt den zeitlichen Ablauf. Dabei wird deutlich, dass nur eine JTAG-Instruktion (EXFLASH) erforderlich ist. Wenn man die für die Zustandsübergänge des WRITE-ENABLE-Signals 301d erantwortlichen Takte außer Acht lässt, ergibt sich ein Verhältnis von
Figure imgf000013_0001
wobei
L ι d , T ges [ßit] die Gesamtlänge der Instruktionssequenz bei
Anwendung herkömmlicher BSCAN-Verfahren nach dem Stand der Technik bezeichnet, i^;ω [Bit] die Gesamtlänge der Instruktionssequenz bei
Anwendung des in Abschnitt (b) beschriebenen zweiten Ausführungsbeispiels der Erfindung, τ ges tns] die Gesamtdauer eines FLASH WRITE-Zyklus bei Anwendung herkömmlicher BSCAN-Verfahren nach dem Stand der Technik und r* [ns] die Gesamtdauer eines FLASH WRITE-Zyklus bei Anwendung des in Abschnitt (b) beschriebenen zweiten Ausführungsbeispiels der Erfindung.
Das bedeutet, dass bei diesem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens gegenüber dem in Fig. 3 darge- stellten Programmierverfahren nach dem Stand der Technik eine Verkürzung der Programmierzeit um etwa 66,7 % erzielbar ist, da nur das Laden (SHIFT-DR) eines kombinierten Adress- und Datenblocks der Größe von 60 Bit zum erforderlich ist.

Claims

Patentansprüche
1. Verfahren zur Programmierung eines Speicherbausteins (104) durch Stimulierung einzelner Eingänge (CS, OE, WR, ADDR,
DATA) des Speicherbausteins (104) über mindestens eine Speicherzelle (103) eines Boundary Scan (BSCAN) -Registers (102), gekennzeichnet durch die ausschließliche Ansteuerung des für die Aktivierung bzw. Deaktivierung einer Schreiboperation zuständigen Steuersignaleingangs (WR) des Speicherbausteins (104), wobei das Umschalten eines WRITE_ENABLE-Signals (301d) von „LOW*- auf „HIGH* -Potenzial bzw. von „HIGH*- auf „LOW* -Potenzial in Abhängigkeit von einer Instruktionssequenz (301a) erfolgt, wel- ehe an Eingängen eines Update-Flipflops (108) der für die Generierung des WRITE_ENABLE-Signals zuständigen Speicherzelle (103) für die Erzeugung eines „LOW*- bzw. eines „HIGH* -Pegels sorgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die „LOW*- bzw. „HIGH* -Pegel an den Eingängen des Update- Flipflops (108) der betreffenden Speicherzelle (103) des BSCAN-Registers (102) in einer beliebigen zeitlichen Abfolge generiert werden können.
3. Verfahren nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, dass die zeitliche Abfolge der „LOW*- bzw. „HIGH*-Pegel am Setz- signal- bzw. Rücksetzsignaleingang des Update-Flipflops (108) der betreffenden Speicherzelle (103) des BSCAN-Registers (102) durch die Instruktionssequenz (301a) steuerbar ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Signale für das Update-Flipflop (108) der betreffenden Speicherzelle (103) von einer Steuereinheit (106) in Abhän- gigkeit von der Instruktionssequenz (301a) generiert werden.
5. Verfahren zur Programmierung eines Speicherbausteins (104) durch Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104) über mindestens eine Spei- cherzelle (103) eines BSCAN-Registers (102) zur Generierung eines WRITE_ENABLE-Signals (301d) zwecks Aktivierung bzw. Deaktivierung einer Schreiboperation, gekennzeichnet durch das automatische Umschalten des WRITE_ENABLE-Signals (301d) von „LOW*- auf „HIGH* -Potenzial bzw. von „HIGH*- auf „LOW*- Potenzial von einer Steuereinheit (106) zu einem geeigneten Zeitpunkt, indem ein Update-Flipflop (108) der für die Erzeugung des WRITE_ENABLE-Signals zuständigen Speicherzelle (103) gesetzt bzw. rückgesetzt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die automatische Generierung eines Setzsignals (SET-WR) zur Aktivierung der Schreiboperation durch die Steuereinheit (106) durch einen Programmierbefehl (EXFLASH) aktiviert werden kann.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die automatische Generierung des Setzsignals (SET-WR) bei
Vorliegen bestimmter Instruktionen (EXTEST bzw. SHORTEX) verhindert werden kann.
8. Verfahren nach Anspruch 5, gekennzeichnet durch eine weitere Instruktion (WR_ON) , mit der der Steuereinheit (106) bekannt gegeben wird, dass ein Setzsignal (SET-WR) zur Aktivierung der Schreiboperation automatisch zu generieren ist.
9. Verfahren nach einem der Ansprüche 5 und 8, gekennzeichnet durch eine weitere Instruktion (WR_OFF) , mit der der Steuereinheit (106) bekannt gegeben wird, dass ein Rücksetzsignal (CLEAR_ WR) zur Deaktivierung der Schreiboperation automatisch zu generieren ist.
10. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der geeignete Zeitpunkt zum automatischen Umschalten des
WRITE_ENABLE-Signals (301d) mittels geeigneter Instruktionen programmiert ist.
11. Steuereinheit zur Ansteuerung von einzelnen Speicherzellen (103) eines BSCAN-Registers (102) über eine Programmierschnittstelle, welche beim Programmieren eines Speicherbausteins (104) zur Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104) über mindestens eine
Speicherzelle (103) zwecks Auslösung bzw. Beendigung einer
Schreiboperation dient, dadurch gekennzeichnet, dass sie zur Durchführung eines Verfahrens nach einem der Ansprü- ehe 1 bis 10 ausgelegt ist.
12. Speicherzelle eines BSCAN-Registers (102), welche beim Programmieren eines Speicherbausteins (104) zur Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104) zwecks Auslösung bzw. Beendigung einer Schreiboperation dient, dadurch gekennzeichnet, dass sie zur Durchführung eines Verfahrens nach einem der Ansprüche 1 bis 10 ausgelegt ist.
13. BSCAN-Register, bestehend aus mehreren Speicherzellen (103) zur Ansteuerung eines programmierbaren Speicherbau- steins (104), welches zur Stimulierung einzelner Eingänge
(CS, OE, WR, ADDR, DATA) des Speicherbausteins (104) zwecks Auslösung bzw. Beendigung einer Schreiboperation dient, dadurch gekennzeichnet, dass es zur Durchführung eines Verfahrens nach einem der Ansprüche 1 bis 10 ausgelegt ist.
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