DE10244977A1 - Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers - Google Patents
Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers Download PDFInfo
- Publication number
- DE10244977A1 DE10244977A1 DE10244977A DE10244977A DE10244977A1 DE 10244977 A1 DE10244977 A1 DE 10244977A1 DE 10244977 A DE10244977 A DE 10244977A DE 10244977 A DE10244977 A DE 10244977A DE 10244977 A1 DE10244977 A1 DE 10244977A1
- Authority
- DE
- Germany
- Prior art keywords
- write
- bscan
- programming
- register
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
Landscapes
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Zur Programmierung eines Speicherbausteins (104) werden einzelne seiner Eingänge (CS, OE, WR, ADDR, DATA) über interne Speicherzellen (103) eines sogenannten Boundary Scan(BSCAN)-Registers (102) stimuliert, welches als IC bzw. ASIC realisiert ist. Zur Aktivierung bzw. Deaktivierung einer Schreiboperation wird dabei ausschließlich der für die Generierung eines WRITE_ENABLE-Signals (301d) zuständige Steuersignaleingang (WR) des Speicherbausteins (104) angesteuert. Das Umschalten des WRITE_ENABLE-Signals (301d) von "LOW"- auf "HIGH"-Potenzial und umgekehrt erfolgt dabei in Abhängigkeit von zwei JTAG-Instruktionen (WR_L, WR_H) einer Instruktionssequenz (301a), welche am Setzsignal- bzw. Rücksetzsignaleingang eines Update-Flipflops (108) der für die Generierung des WRITE_ENABLE-Signals zuständigen Speicherzelle (103) für die Erzeugung eines "LOW- bzw. eines "HIGH"-Pegels sorgt. Durch eine geeignete Modifikation der Steuereinheit (106) und der BSCAN-Zelle (103), die das WRITE_ENABLE-Signal (301d) am WR-Eingang des Speicherbausteins (104) stimuliert, kann die Programmierung beschleunigt werden, ohne die Schnittstelle zwischen Steuereinheit (106) und BSCAN-Register (102) auf Board- und Equipment-Ebene erweitern zu müssen. DOLLAR A In einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird von einer Steuereinheit (106) das Umschalten des WRITE_ENABLE-Signals (301d) von "LOW"- auf "HIGH"-Potenzial bzw. von "HIGH"- auf "LOW"-Potenzial zu einem geeigneten, ggf. programmierbaren ...
Description
- Die zugrunde liegende Erfindung basiert auf einem Verfahren und einer Steuereinheit zur Programmierung eines Speicherbausteins durch Stimulierung einzelner seiner Steuersignal-, Daten- und/oder Adresseingänge über interne Speicherzellen eines sogenannten Boundary Scan (BSCAN)-Registers, welches als integrierte Schaltung (IC bzw. ASIC) realisiert ist. Zur Aktivierung bzw. Deaktivierung einer Schreiboperation wird dabei ausschließlich der für die Generierung eines WRITE EN-ABLE-Signals zuständige Steuersignaleingang des Speicherbaussteins angesteuert.
- Boundary Scan (BSCAN) ist ein von der Joint Test Access Group (JTAG), einem 1988 ins Leben gerufenen Konsortium von mehr als 200 Unternehmen aus den Bereichen Halbleitertechnik, Prüftechnik und Systemintegration, standardisiertes Verfahren für Boardtests, das 1990 formell als Industriestandard IEEE 1149.1 für Test Access Port (TAP)- und Boundary Scan (BSCAN)-Architekturen verabschiedet wurde. Auf dieser Spezifikation basieren alle Verbindungstests auf Boardebene in der Produktion von komplexen Printed Circuit Boards (PCBs). Besitzt der Prüfling einen eigenen Mikroprozessor nebst Flash-basiertem Programmspeicher, kann ein Built-In Self Test beispielsweise durch Laden des Flash-Speichers via Boundary Scan mit Hilfe eines Selbsttestprogramms implementiert werden. Im Speicher abgelegte Testresultate sind nach Beendigung des Testvorganges wiederum per Boundary Scan auslesbar.
- IEEE 1149.1 verdrängt heute zunehmend herkömmliche In-Circuit Test (ICT)-Verfahren, da die Komplexität der zu testenden integrierten Halbleiterbauelemente (ASICs und FPGAs) steigt und demzufolge die Zugriffsmöglichkeit auf diese Komponenten zu Prüfzwecken durch Anbringung zusätzlicher Anschlussflächen (engt.: „Test Pads") am Prüfling sich immer schwieriger gestaltet. So konnte bei Mikrochips in den letzten Jahrzehnten ein exponentieller Anstieg der Zahl der Anschlussgins bei immer kleiner werdendem Durchmesser beobachtet werden. Dieser Trend wurde durch die Einführung der Ball Gate Array (BGA)-Technologie, welche die Verlagerung der Anschlussgins auf die Chipunterseite mit sich brachte, noch weiter beschleunigt. Die Lösung bestand darin, herkömmliche Tests an Mikrochips, wie z.B. Unterbrechungs- oder Kurzschlusstests, in die Chips selbst zu integrieren und einen als „Boundary" bezeichneten Pfad zum Abtasten („Scannen") der digitalen Information einzuplanen. Flexible Plattformen nach dem Peripheral Component Interconnect (PCI)- oder PCI Extensions for Instrumentation (PXI)-Standard gestatten heute die Erkennung von BSCAN-Controllern und BSCAN-Software sowie deren Integration in die jeweilige PCI- bzw. PXI-Plattform. Dadurch wird die Entwicklung komplexer Lösungen ermöglicht, die herkömmliche Funktionstests und BSCAN-basierte Tests in einer universellen Prüfplattform vereinen.
- Zur Durchführung von Boundary Scan-Tests müssen zwei Bedingungen erfüllt sein: Zumindest einige der integrierten Schaltungen (ICs) auf der Platine müssen der Boundary Scan-Spezifikation entsprechen. Bei der Prüfung wird dann mit Hilfe von Testvektoren ein BSCAN-Register dazu veranlasst, den gewünschten Test auszuführen. Darüber hinaus müssen die Produktentwickler einen Scanpfad zwischen den einzelnen ICs zur Verfügung stellen, der von einem Test Access Port (TAP) durch die ICs hindurch wieder zurück zum TAP führt, wo die Daten schließlich abgetastet werden. Beim Prüfen von elektrischen Anschlüssen stellen Boundary Scan-Tests eine ausgezeichnete Alternative zu In-Circuit-Tests (ICTs) dar. Die Kosten für die Durchführung der Funktionsprüfung sind niedrig, und aufgrund der zunehmenden Integration und Miniaturisierung von. Geräten ist anzunehmen, dass sich der Trend hin zu Boundary Scan weiter fortsetzen wird.
- Wurde das Boundary Scan-Verfahren gemäß IEEE 1149.1 bisher vor allem als innovative Technologie zur Funktionsprüfung integrierter Schaltungen bzw. zur Verifikation und Simulation von Hardwarefehlfunktionen verwendet, zeigen die jüngsten Entwicklungen weitere Einsatzmöglichkeiten dieses Prinzips auf. Neben der Nutzung zu Testzwecken wird Boundary Scan auch sehr effektiv für die In-System-Programmierung von Flash-Speichern sowie Programmahle Logic Device (PLD)-Bausteinen, wie z.B. Field Programmahle Gate Arrays (FPGAs) mit bis zu 10.000 Logik-Gattern pro Array oder Programmahle Logic Arrays (PLAs), eingesetzt. Dabei werden die einzelnen Steuer- und Adress-Eingänge eines Flash-Speichers über die diesen Eingängen zugeordneten, miteinander verketteten BSCAN-Zellen eines BSCAN-Registers derart stimuliert, dass wahlweise eine Lese- oder Schreiboperation ausgelöst wird. Wie aus der in
1 abgebildeten Prinzipskizze zu entnehmen ist, können die Daten dabei von den entsprechenden BSCAN-Zellen ausgegeben oder erfasst werden. -
3 gibt Aufschluss über die erforderlichen Schritte, die über den TAP-Controller bei einer Schreib- oder Programmier-Operation ausgelöst werden müssen. In einem ersten Schritt werden die Adressen, Daten und ein Chip Select (CS)-Signal ausgegeben. Danach wird das WRITE-Signal in einem zweiten Schritt aktiviert, wobei sich an den anderen Signalen nichts ändert. Schließlich wird in einem dritten Schritt das WRITE-Signal ohne Änderung der restlichen Signale deaktiviert. - Das Problem ist, dass durch dieses Verfahren die Programmierung sehr zeitaufwendig wird, da für eine Schreiboperation drei Zyklen des gesamten BSCAN-Registers erforderlich sind.
- Herkömmliche Verfahren nach dem Stand der Technik lösen dieses Problem entweder durch eine Verkürzung der BSCAN-Kette oder durch direktes Ansteuern des WRITE-Eingangs:
- a) Da die Programmierzeit von der Länge der BSCAN-Kette abhängt, kann im ersteren Fall die Programierung beschleunigt werden, indem man die Kette auf die für die Flash-Programmierung erforderlichen BSCAN-Zellen reduziert und mit einer eigenen Instruktion (SHORTEX) anstelle der üblichen Instruktion (EXTEST) aktiviert.
- b) Im letzteren Fall kann mit Hilfe eines zusätzlichen Signals, das über den im IEEE 1149.1 Standard definierten TAP-Controller hinausgeht, der Flash-Speicher direkt stimuliert werden. Voraussetzung ist, dass das Test- oder Programmier-Equipment die Ansteuerung eines zusätzlichen Signals unterstützt und ein zusätzlicher Pin auf der Baugruppe für diese als Steckverbindung ausgebildete Schnittstelle vorgeleistet wird.
- AUFGABE DER VORLIEGENDEN ERFINDUNG
- Ausgehend von dem oben genannten Stand der Technik, widmet sich die vorliegende Erfindung der Aufgabe, ein Verfahren zur Programmierung eines Speicherbausteins durch Stimulierung einzelner seiner Steuersignal- und/oder Adresseingänge über Speicherzellen eines BSCAN-Registers zwecks Generierung eines WRITE ENABLE-Signals zur Aktivierung bzw. Deaktivierung einer Schreiboperation bereitzustellen, mit dessen Hilfe die für die Programmierung des Speicherbausteins benötigte Zeitdauer entscheidend verkürzt werden kann.
- Diese Aufgabe wird erfindungsgemäß durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausführungsbeispiele, die den Gedanken der Erfindung weiterbilden, sind in den abhängigen Patentansprüchen definiert.
- ZUSAMMENFASSENDE DARSTELLUNG DER VORLIEGENDEN ERFINDUNG
- Im Rahmen der erfindungsgemäßen Lösung ist – entsprechend der im vorangehenden Abschnitt definierten Aufgabe – ein Verfahren sowie eine Steuereinheit zur Programmierung eines Speicherbausteins durch Stimulierung einzelner seiner Steuersignal-, Daten- und/oder Adresseingänge über interne Speicherzellen eines Boundary Scan (BSCAN)-Registers vorgesehen, welches als anwendungsspezifische integrierte Schaltung (ASIC) realisiert ist. Zur Aktivierung bzw. Deaktivierung einer Schreiboperation wird dabei ausschließlich der für die Generierung eines WRITE ENABLE-Signals zuständige Steuersignaleingang des Speicherbaussteins angesteuert.
- Durch eine Modifikation des TAP-Controllers sowie der BSCAN-Zelle, die das WRITE ENABLE-Signal am WR-Eingang des Flash-Speichers stimuliert, kann die Flash-Programmierung wesentlich beschleunigt werden, ohne dabei die TAP-Schnittstelle auf Board- und Equipment-Ebene erweitern zu müssen.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
- Weitere Eigenschaften, Merkmale, Vorteile und Anwendungen der zugrunde liegenden Erfindung resultieren aus den untergeordneten abhängigen Patentansprüchen sowie aus der folgenden Beschreibung zweier Ausführungsbeispiele der Erfindung, welche in
2 ,4 und5 abgebildet sind. Dabei zeigen -
1 die Prinzipskizze einer Schaltungsanordnung zur Durchführung eines Boundary Scan (BSCAN)-Verfahrens zwecks Programmierung eines programmierbaren Flash-EPROMs nach dem Stand der Technik, -
2 eine erweiterte Prinzipskizze der Schaltungsanordnung zur Durchführung eines BSCAN-Verfahrens zwecks Programmierung eines programmierbaren Flash-EPROMs nach dem Stand der Technik mit Hilfe eines Test Access Port (TAP)-Controllers, -
3 die Instruktionssequenz einer FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash-EPROMs mit Hilfe eines BSCAN-Registers ohne Zeiteinsparung nach dem Stand der Technik, -
4 eine erste Variante der Instruktionssequenz einer FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash-EPROMs mit Hilfe eines BSCAN-Registers mit Zeiteinsparung durch Zugriff über zwei spezielle Instruktionen gemäß der zugrunde liegenden Erfindung und -
5 eine zweite Variante der Instruktionssequenz einer FLASH WRITE-Operation zur Programmierung eines pro grammierbaren Flash-EPROMs mit Hilfe eines BSCAN-Registers mit Zeiteinsparung durch Zugriff über ein festes (ggf. programmierbares) Timing des TAP-Controllers gemäß der zugrunde liegenden Erfindung. - DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
- Im Folgenden soll die Idee der erfindungsgemäßen Lösung anhand der in
2 ,4 und5 abgebildeten Ausführungsbeispiele näher erläutert werden. Die Bedeutung der mit Bezugszeichen versehenen Symbole in1 bis4 kann der beigefügten Bezugszeichenliste entnommen werden. - Im Rahmen der vorliegenden Erfindung ist eine Modifikation des TAP-Controllers
106 und der BSCAN-Zelle103 , welche das WRITE ENABLE-Signal301d des Flash-Speichers104 stimuliert, vorgesehen, wodurch die Flash-Programmierung wesentlich beschleunigt werden kann, ohne dass dazu eine Erweiterung der Schnittstelle zwischen TAP-Controller106 und BSCAN-Register102 auf Board- und Equipment-Ebene nötig wird. Die Implementierung geschieht stattdessen im BSCAN-Register102 . Dazu gibt es zwei Möglichkeiten, die im Folgendem näher beschrieben werden sollen. - (a) Generierung des WRITE-Impulses über zwei Instruktionen
- Damit nicht bei jeder Schreiboperation das komplette BSCAN-Register
102 erneut geladen werden muss, um die BSCAN-Zelle103 , die das WRITE_ENABLE-Signal301d des Flash-Speichers104 stimuliert, auf das gewünschte Potenzial zu bringen, wird die betreffende BSCAN-Zelle103 über zwei spezielle JTAG-Instruktionen306 und308 gesteuert. Die Instruktion „WR_L" sorgt für ein „LOW"-Potenzial, die Instruktion „WR_H" für ein „HIGH"-Potenzial an der betreffenden BSCAN-Zelle103 . Eine erweiterte Prinzipskizze der Schaltungsanordnung zur Durchführung eines BSCAN-Verfahrens nach diesem Ausführungsbeispiel der vorliegenden Erfindung ist in2 dargestellt. - Im TAP-Contoller
106 wird aus diesen beiden Instruktionen306 bzw.308 jeweils ein SET_WR- bzw. CLEAR_WR-Impuls generiert, der das Update-Flipflop108 der für die Erzeugung des WRITE_ENABLE-Signals301d zuständigen BSCAN-Zelle103 entweder setzt oder rücksetzt. Beide Instruktionen sind jeweils mit bspw. 4 oder 8 Bit kodiert, so dass gegenüber herkömmlichen Lösungen nach dem Stand der Technik, bei denen zur Auslösung einer Schreiboperation jeweils das komplette BSCAN-Register102 neu geladen werden muss, ein deutlicher Geschwindigkeitsvorteil besteht. Das BSCAN-Register102 umfasst auch bei verkürzter Länge noch etwa 60 Bit. - In
4 ist eine erste Variante für die Instruktionssequenz400 einer FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash-EPROMs über ein BSCAN-Register mit Zeiteinsparung durch Zugriff über zwei spezielle Instruktionen dargestellt. Nachdem die Adressen, Daten und das Chip-Select (CS) ausgegeben wurden (ca. 60 Bit) sind nur drei weitere Instruktionen – „WR_L", „WR_H" und „SHORTEX" – mit jeweils 4 Bit erforderlich. Wenn man die für die Zustandsübergänge des WRITE-ENABLE-Signals301d verantwortlichen Takte außer Acht lässt, ergibt sich ein Verhältnis von - Das bedeutet, dass bei diesem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens gegenüber dem in
3 dargestellten Programmierverfahren nach dem Stand der Technik eine Verkürzung der Programmierzeit um 60 % erzielbar ist. - Ein weiterer Vorteil, der sich aus dieser Lösung ergibt, besteht darin, dass die „HIGH"- bzw. „LOW"-Pegelwerte des WRITE ENABLE-Signals
301d in einer beliebigen zeitlichen Abfolge generiert werden können, wobei diese Reihenfolge durch die Instruktionen306 und308 steuerbar ist. - (b) Automatische Generierung des WRITE-Impulses
- Damit nicht immer das komplette BSCAN-Register
102 erneut geladen werden muss, um die BSCAN-Zelle103 , welche das WRITE_ENABLE-Signal301d des Flash-Speichers104 stimuliert, auf das gewünschte Potenzial zu bringen, wird die betreffende BSCAN-Zelle103 während dem Anlegen der Adressen, Daten und des Chip Select (CS)-Signals am BSCAN-Register102 durch den TAP-Controller106 automatisch so angesteuert, dass ein WRITE-Impuls zu einem geeigneten Zeitpunkt generiert wird. - In
5 ist eine zweite Variante für die Instruktionssequenz500 einer FLASH WRITE-Operation zur Programmierung eines programmierbaren Flash-EPROMs104 über ein BSCAN-Register102 mit Zeiteinsparung durch Zugriff über ein festes Timing des TAP-Controllers106 dargestellt. - Dieses Timing des TAP-Controllers kann ggf. über weitere Register programmierbar sein, die über weitere Instruktionen geladen werden können.
- Der TAP-Controller
106 generiert automatisch jeweils einen SET_WR- bzw. CLEAR_WR-Impuls, der das Update-Flipflop108 der BSCAN-Zelle103 entweder setzt oder rücksetzt. Da das automatische Generieren nicht bei jeder BSCRN-Instruktion EXTEST oder SHORTEX erfolgen darf, ist entweder ein eigener Befehl (EXFLASH) einzuführen, oder man gibt vor der EXTEST-Instruktion mit einer zusätzlichen Instruktion („WR_ON") dem TAP-Controller106 bekannt, dass ein WRITE-Impuls automatisch zu generieren ist. Diese Funktion kann erfindungsgemäß mit Hilfe einer weiteren Instruktion („WR_OFF") rückgesetzt werden. - Die Dauer des WRITE-Impulses kann auch mittels eines zusätzlich über die TAP-Schnittstelle programmierbaren Datenregisters eingestellt werden.
5 zeigt den zeitlichen Ablauf. Dabei wird deutlich, dass nur eine JTAG-Instruktion (EXFLASH) erforderlich ist. Wenn man die für die Zustandsübergänge des WRITE-ENABLE-Signals301d verantwortlichen Takte außer Acht lässt, ergibt sich ein Verhältnis von - Das bedeutet, dass bei diesem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens gegenüber dem in
3 dargestellten Programmierverfahren nach dem Stand der Technik eine Verkürzung der Programmierzeit um etwa 66,7 % erzielbar ist, da nur das Laden (SHIFT-DR) eines kombinierten Adress- und Datenblocks der Größe von 60 Bit zum erforderlich ist.
Claims (13)
- Verfahren zur Programmierung eines Speicherbausteins (
104 ) durch Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104 ) über mindestens eine Speicherzelle (103 ) eines Boundary Scan (BSCAN)-Registers (102 ), gekennzeichnet durch die ausschließliche Ansteuerung des für die Aktivierung bzw. Deaktivierung einer Schreiboperation zuständigen Steuersignaleingangs (WR) des Speicherbausteins (104 ), wobei das Umschalten eines WRITE_ENABLE-Signals (301d ) von „LOW"- auf „HIGH"-Potenzial bzw. von „HIGH"- auf „LOW"-Potenzial in Abhängigkeit von einer Instruktionssequenz (301a ) erfolgt, welche an Eingängen eines Update-Flipflops (108 ) der für die Generierung des WRITE_ENABLE-Signals zuständigen Speicherzelle (103 ) für die Erzeugung eines „LOW"- bzw, eines „HIGH"-Pegels sorgt. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die „LOW"- bzw. „HIGH"-Pegel an den Eingängen des Update-Flipflops (
108 ) der betreffenden Speicherzelle (103 ) des BSCAN-Registers (102 ) in einer beliebigen zeitlichen Abfolge generiert werden können. - Verfahren nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, dass die zeitliche Abfolge der „LOW"- bzw. „HIGH"-Pegel am Setzsignal- bzw. Rücksetzsignaleingang des Update-Flipflops (
108 ) der betreffenden Speicherzelle (103 ) des BSCAN-Registers (102 ) durch die Instruktionssequenz (301a ) steuerbar ist. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Signale für das Update-Flipflop (
108 ) der betreffenden Speicherzelle (103 ) von einer Steuereinheit (106 ) in Abhängigkeit von der Instruktionssequenz (301a ) generiert werden. - Verfahren zur Programmierung eines Speicherbausteins (
104 ) durch Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104 ) über mindestens eine Speicherzelle (103 ) eines BSCAN-Registers (102 ) zur Generierung eines WRITE_ENABLE-Signals (301d ) zwecks Aktivierung bzw. Deaktivierung einer Schreiboperation, gekennzeichnet durch das automatische Umschalten des WRITE_ENABLE-Signals (301d ) von „LOW"- auf „HIGH"-Potenzial bzw. von „HIGH"- auf „LOW"-Potenzial von einer Steuereinheit (106 ) zu einem geeigneten Zeitpunkt, indem ein Update-Flipflop (108 ) der für die Erzeugung des WRITE_ENABLE-Signals zuständigen Speicherzelle (103 ) gesetzt bzw. rückgesetzt wird. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die automatische Generierung eines Setzsignals (SET-WR) zur Aktivierung der Schreiboperation durch die Steuereinheit (
106 ) durch einen Programmierbefehl (EXFLASH) aktiviert werden kann. - Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die automatische Generierung des Setzsignals (SET-WR) bei Vorliegen bestimmter Instruktionen (EXTEST bzw. SHORTEX) verhindert werden kann.
- Verfahren nach Anspruch 5, gekennzeichnet durch eine weitere Instruktion (WR ON), mit der der Steuereinheit (
106 ) bekannt gegeben wird, dass ein Setzsignal (SET-WR) zur Aktivierung der Schreiboperation automatisch zu generieren ist. - Verfahren nach einem der Ansprüche 5 und 8, gekennzeichnet durch eine weitere Instruktion (WR_OFF), mit der der Steuereinheit (
106 ) bekannt gegeben wird, dass ein Rücksetzsignal (CLEAR_WR) zur Deaktivierung der Schreiboperation automatisch zu generieren ist. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der geeignete Zeitpunkt zum automatischen Umschalten des WRITE_ENABLE-Signals (
301d ) mittels geeigneter Instruktionen programmiert ist. - Steuereinheit zur Ansteuerung von einzelnen Speicherzellen (
103 ) eines BSCAN-Registers (102 ) über eine Programmierschnittstelle, welche beim Programmieren eines Speicherbausteins (104 ) zur Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104 ) über mindestens eine Speicherzelle (103 ) zwecks Auslösung bzw. Beendigung einer Schreiboperation dient, dadurch gekennzeichnet, dass sie zur Durchführung eines Verfahrens nach einem der Ansprüche 1 bis 10 ausgelegt ist. - Speicherzelle eines BSCAN-Registers (
102 ), welche beim Programmieren eines Speicherbausteins (104 ) zur Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104 ) zwecks Auslösung bzw. Beendigung einer Schreiboperation dient, dadurch gekennzeichnet, dass sie zur Durchführung eines Verfahrens nach einem der Ansprüche 1 bis 10 ausgelegt ist. - BSCRN=Register, bestehend aus mehreren Speicherzellen (
103 ) zur Ansteuerung eines programmierbaren Speicherbausteins (104 ), welches zur Stimulierung einzelner Eingänge (CS, OE, WR, ADDR, DATA) des Speicherbausteins (104 ) zwecks Auslösung bzw. Beendigung einer Schreiboperation dient, dadurch gekennzeichnet, dass es zur Durchführung eines Verfahrens nach einem der Ansprüche 1 bis 10 ausgelegt ist.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10244977A DE10244977B4 (de) | 2002-09-26 | 2002-09-26 | Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers |
EP03798062A EP1543528A2 (de) | 2002-09-26 | 2003-09-03 | Beschleunigung der programmierung eines speicherbausteins mit hilfe eines boundary scan (bscan)-registers |
US10/529,331 US7173840B2 (en) | 2002-09-26 | 2003-09-03 | Acceleration of the programming of a memory module with the aid of a boundary scan (BSCAN) register |
PCT/DE2003/002932 WO2004029982A2 (de) | 2002-09-26 | 2003-09-03 | Beschleunigung der programmierung eines speicherbausteins mit hilfe eines boundary scan (bscan)-registers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10244977A DE10244977B4 (de) | 2002-09-26 | 2002-09-26 | Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10244977A1 true DE10244977A1 (de) | 2004-04-22 |
DE10244977B4 DE10244977B4 (de) | 2004-08-12 |
Family
ID=32038185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10244977A Expired - Fee Related DE10244977B4 (de) | 2002-09-26 | 2002-09-26 | Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers |
Country Status (4)
Country | Link |
---|---|
US (1) | US7173840B2 (de) |
EP (1) | EP1543528A2 (de) |
DE (1) | DE10244977B4 (de) |
WO (1) | WO2004029982A2 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100591773B1 (ko) * | 2004-12-20 | 2006-06-26 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것을 위한 전압 발생회로 |
US7685380B1 (en) * | 2005-06-29 | 2010-03-23 | Xilinx, Inc. | Method for using configuration memory for data storage and read operations |
KR100746228B1 (ko) * | 2006-01-25 | 2007-08-03 | 삼성전자주식회사 | 반도체 메모리 모듈 및 반도체 메모리 장치 |
KR101593603B1 (ko) * | 2009-01-29 | 2016-02-15 | 삼성전자주식회사 | 반도체 장치의 온도 감지 회로 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19833970A1 (de) * | 1998-07-28 | 1999-12-02 | Siemens Ag | Schnelle Programmierung von Speicherbausteinen über Boundary Scan |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805794A (en) * | 1996-03-28 | 1998-09-08 | Cypress Semiconductor Corp. | CPLD serial programming with extra read register |
US5841867A (en) * | 1996-11-01 | 1998-11-24 | Xilinx, Inc. | On-chip programming verification system for PLDs |
US6304099B1 (en) | 1998-05-21 | 2001-10-16 | Lattice Semiconductor Corporation | Method and structure for dynamic in-system programming |
US7127708B2 (en) * | 2002-03-28 | 2006-10-24 | Lucent Technologies Inc. | Concurrent in-system programming of programmable devices |
DE10244757B3 (de) * | 2002-09-25 | 2004-07-29 | Siemens Ag | Programmierung eines Speicherbausteins über ein Boundary Scan-Register |
-
2002
- 2002-09-26 DE DE10244977A patent/DE10244977B4/de not_active Expired - Fee Related
-
2003
- 2003-09-03 US US10/529,331 patent/US7173840B2/en not_active Expired - Fee Related
- 2003-09-03 EP EP03798062A patent/EP1543528A2/de not_active Withdrawn
- 2003-09-03 WO PCT/DE2003/002932 patent/WO2004029982A2/de not_active Application Discontinuation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19833970A1 (de) * | 1998-07-28 | 1999-12-02 | Siemens Ag | Schnelle Programmierung von Speicherbausteinen über Boundary Scan |
Also Published As
Publication number | Publication date |
---|---|
DE10244977B4 (de) | 2004-08-12 |
WO2004029982A3 (de) | 2004-05-27 |
US20060041801A1 (en) | 2006-02-23 |
EP1543528A2 (de) | 2005-06-22 |
WO2004029982A2 (de) | 2004-04-08 |
US7173840B2 (en) | 2007-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10244757B3 (de) | Programmierung eines Speicherbausteins über ein Boundary Scan-Register | |
EP1097460B1 (de) | Integrierte schaltung mit einer selbsttesteinrichtung zur durchführung eines selbsttests der integrierten schaltung | |
DE102004023407B4 (de) | Testvorrichtung und Verfahren zum Testen eines eingebetteten Speicherkerns sowie zugehöriger Halbleiterchip | |
DE102006009224B4 (de) | Auswahl eines Testalgorithmus in einer Steuerung für eingebauten Speicherselbsttest | |
DE69827159T2 (de) | Boundary-scan-system mit adressabhängingen befehlen | |
DE3702408C2 (de) | ||
DE69912545T2 (de) | Schaltkreis mit einer einheit zum testen von verbindungen und ein verfahren zum testen von verbindungen zwischen einem ersten und zweiten elektronischen schaltkreis | |
EP1178322B1 (de) | Integrierter Schaltkreis mit Selbsttest-Schaltung | |
DE19951534A1 (de) | Integrierte Halbleiterschaltung | |
DE60106300T2 (de) | Eingangs-/ausgangs-durchgangstestmodus-schaltung | |
EP1163680B1 (de) | Vorrichtung und verfahren für den eingebauten selbsttest einer elektronischen schaltung | |
DE10244977B4 (de) | Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers | |
DE10135966B4 (de) | Verfahren und Vorrichtung zum On-Chip-Testen von Speicherzellen einer integrierten Speicherschaltung | |
DE60224107T2 (de) | Verfahren und einheit zur programmierung eines speichers | |
DE10226948A1 (de) | Vorrichtung und Verfahren für eine eingebaute Zufallsmusterselbstprüfung | |
DE60003213T2 (de) | Vorrichtung und verfahren zur programierbaren parametrischen kippprüfung einer cmos digital-leitung | |
DE10000785A1 (de) | Verfahren zum Ansteuern einer JTAG-Schnittstelle eines Mikroprozessors eines Mikrocontrollers auf dem eine JTAG-Schnittstelle implementiert ist und Mikrocontroller | |
DE3718182A1 (de) | Verfahren und anordnung zur ausfuehrung eines selbsttestes eines wortweise organisierten rams | |
DE10112560B4 (de) | Verfahren und Vorrichtung zum Prüfen von Schaltungsmodulen | |
DE19735163A1 (de) | Integrierter elektronischer Baustein mit Hardware-Fehlereinspeisung für Prüfzwecke | |
DE69433618T2 (de) | Gerät zur prüfung der verbindung zwischen dem ausgang einer schaltung mit fester logischer ausgabe und dem eingang eines weiteren schaltkreises | |
DE3241175C2 (de) | ||
DE102004057483B3 (de) | Verfahren zum Testen von Halbleiter-Chips mittels Bitmasken | |
DE102004059505A1 (de) | Anordnung zum Test von eingebetteten Schaltungen mit Hilfe von Testinseln | |
DE102004041553B4 (de) | Testverfahren zum Bestimmen der Verdrahtung von Schaltungsträgern mit darauf angeordneten Bauelementen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: NOKIA SIEMENS NETWORKS GMBH & CO.KG, 81541 MUE, DE |
|
8339 | Ceased/non-payment of the annual fee |