WO2002099870A1 - Production method for semiconductor device - Google Patents

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WO2002099870A1
WO2002099870A1 PCT/JP2002/005515 JP0205515W WO02099870A1 WO 2002099870 A1 WO2002099870 A1 WO 2002099870A1 JP 0205515 W JP0205515 W JP 0205515W WO 02099870 A1 WO02099870 A1 WO 02099870A1
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trench
layer
etching
manufacturing
semiconductor device
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PCT/JP2002/005515
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Inventor
Osamu Kusumoto
Toshiya Yokogawa
Masao Uchida
Kenya Yamashita
Ryoko Miyanaga
Makoto Kitabatake
Kunimasa Takahashi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Filing date
Publication date
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    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Definitions

  • the present invention relates to a semiconductor power device used for high withstand voltage and large current, particularly to a semiconductor power device using a hard semiconductor such as silicon carbide.
  • semiconductor power devices are often used for power transmission, power control, and the like, and there are power semiconductor devices such as power MISFET and IGBT.
  • power semiconductor devices such as power MISFET and IGBT.
  • silicon carbide (SiC) has an order of magnitude higher dielectric breakdown field than silicon
  • semiconductor power devices using silicon carbide are expected to be devices with high withstand voltage and low on-resistance. Is being promoted.
  • FIG. 5 is a cross-sectional view of a conventional MISFET having a trench gate structure (hereinafter, referred to as a trench MISFET). As shown in the figure, this trench MISFET is epitaxially grown on a low-resistance n-type SiC substrate 101 and an n-type SiC substrate 101, A high-resistance layer 102 composed of a SiC layer containing an n-type impurity at a concentration lower than 01, and a SiC layer epitaxially grown on the high-resistance layer 102 and containing a p-type impurity.
  • a trench is formed through the base layer 103 to reach the high-resistance layer 102, and a gate insulating film 109 formed of an oxide film formed along the wall surface of the trench and a gate insulating film 109 are formed.
  • a gate electrode 110 made of polysilicon formed on the film 109 and filling the trench is provided.
  • a source electrode 111 that forms an ohmic junction with the source layer 104 and a drain electrode 111 that forms an ohmic junction with the back surface of the SiC substrate 101 are formed.
  • the source electrode 111 is fixed to the ground potential VSS, and the power supply voltage VDD is applied to the drain electrode 112.
  • VDD power supply voltage
  • a voltage equal to or higher than the threshold voltage Vth is applied to the gate electrode 110, a carrier inversion layer is formed in a region of the base layer 103 in contact with the gate insulating film 109, and the source Current flows between the drain electrodes.
  • the above-mentioned conventional trench MISFET is a type of vertical MISFET and can flow current over a wide area in the thickness direction of the substrate, thus exhibiting excellent performance as a power semiconductor device requiring a large current. be able to.
  • FIGS. 6 (a) to 6 () are cross-sectional views showing a manufacturing process of a conventional trench MISFET.
  • a low resistance n-type SiC substrate 101 is composed of a SiC layer containing an n-type impurity at a lower concentration than the SiC substrate 101.
  • the high resistance layer 102 and the base layer 103 made of the S′iC layer containing the p-type impurity are sequentially grown epitaxially.
  • a SiO 2 mask is formed by depositing a silicon oxide film, photolithography, and dry etching, and the SiO 2 mask is used as an injection mask, and the base layer 1 is formed.
  • a source layer 104 is formed by implanting high-concentration n-type impurity ions into a part of O3.
  • a high concentration p-type impurity is implanted into a region of the base layer 103 located on the side of the source layer 104 to form a P + type contact layer 105.
  • a trench 109 is formed by dry etching using high-density plasma using the Al mask 109 as an etching mask.
  • the source layer 104 and the p + type contact layer 105 are removed from the trench wall by thermal oxidation.
  • Upper surface A gate insulating film 109 made of a silicon oxide film is formed.
  • a p-type polysilicon film is deposited on the gate insulating film 109 and then patterned to form a gate electrode 110 filling the trench. . Further, the gate insulating film 109 is patterned to expose the upper surfaces of the source layer 104 and the p + -type contact layer 105. Thereafter, by depositing a nickel film and patterning the same, a source electrode 111 is formed, which is in homo-junction with the source layer 104 and the p + -type contact layer 105.
  • the conventional trench MISFET has the following disadvantages in the manufacturing process.
  • the process of forming the trench in which the gate electrode is buried is a very important process.
  • the depth of the trench in the trench MISFET varies depending on the required breakdown voltage and the like, but a trench with a breakdown voltage of several hundred V requires a depth of several micrometers.
  • SiC is hardly removed by wet etching because it is composed of a strong bond between silicon atoms and carbon atoms, and dry etching is used exclusively.
  • the etching rate is very low. For example, when parallel plate RIE (reactive ion etching) is used, the etching rate when etching is performed using a mixed gas of CF 4 and O 2 is about 50 nm / min.
  • FIGS. 7A and 7B are a cross-sectional view showing a vertical cross-sectional shape of a trench formed by dry etching using high-density plasma, and a cross-sectional view showing a supply state of fluorine ions to the trench.
  • the gas pressure 0. 6 P a
  • the antenna power 5 0 0 W the bias RF power 2 0
  • trench etching of the SiC layer is performed.
  • a small groove is formed at the bottom edge of the trench 107, which is called a micro-trench 108.
  • the micro-trench 108 Since the micro-trench 108 has a very small radius of curvature, when a voltage is applied between the gate electrode 110 and the SiC substrate 112, an electric field concentrates on the micro-trench 108, and the gate The insulating film 109 tends to cause dielectric breakdown at this portion. Therefore, if this phenomenon called trenching occurs, the breakdown voltage of the trench MISFET may decrease.
  • Etching species are ions or radicals that cause a chemical reaction with atoms of the object to be etched to promote etching.
  • Deposited species are radicals, ions, atoms, molecules, etc. that do not contribute to the chemical reaction of etching and form a deposited film deposited on the surface of the object to be etched.
  • a flon gas such as CF 4 or C 3 F a
  • Edzuchingu species is F
  • deposition species is Cx F y (x, y are arbitrary integers).
  • the etching species F ions or F radicals react with the Si, C atoms of the SiC layer, which is the object to be etched, as follows, whereby the etching proceeds.
  • deposition species polymerize to carbon Flora I de (C x F y: x, y are arbitrary integers) to form a polymer consisting of, the polymer is deposited on the substrate surface.
  • the polymer does not chemically react with the etching species. Therefore, the portion of the SiC layer covered by the polymer is not etched.
  • the table of the SiC layer The polymer deposited on the surface is physically removed by the ions incident on the substrate, so that the atoms in the exposed portion of the SiC layer react with the depot species and the etching proceeds.
  • the etching rate changes according to the relative existence ratio (relative amount) of the deposition species and the etching species on the surface of the SiC layer. That is, in the vicinity of the surface of the SiC layer, the etching progresses more in the portion where the proportion of the etching species relative to the deposition species is large, and conversely, the etching does not proceed much in the portion where the proportion of the etching species relative to the deposition species is small.
  • the etching species 120 is not consumed, so that some of the etching species 120 are It flows into the end of the bottom of the trench 107 through the side wall of 07. Therefore, on the bottom surface of the trench 107, in addition to the etching species directly reaching the bottom surface from above, there are etching species flowing from around the trench 107.
  • the distribution of the etching species on the bottom surface of the trench 107 is larger at the end than in other regions. As described above, where the relative amount of the etching species with respect to the deposition species is large, the progress of etching is promoted, so that the micro-trench 108 is formed at the bottom end of the trench 107.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving a shape abnormality generated at a bottom end portion of a trench while maintaining a time required for an etching process for forming a trench within a range suitable for practical use. Is to do.
  • a first method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device having a semiconductor layer and a trench provided in the semiconductor layer, wherein a trench forming region is formed on the semiconductor layer.
  • step (b) as in conventional dry etching, a shape abnormality called a micro-trench occurs at the end of the bottom of the trench, but in step (d), the radius of curvature of the bottom end is reduced. Rounded to be larger.
  • the reason for this effect is that, in the step (d), the etching seed is consumed even on the exposed surface of the semiconductor layer around the trench, so that the etching seed at the edge of the bottom of the trench is consumed. This is thought to be because the relative abundance ratio for the sedimentary species is lower than in step (b). Therefore, in a semiconductor device using the trench, it is possible to eliminate problems such as concentration of an electric field on the end of the bottom surface of the trench.
  • etching time can be reduced by performing dry etching using high-density plasma.
  • the etching is performed under a more isotropic condition than in the above step (b), whereby the radius of curvature of the microtrench can be effectively enlarged.
  • the step of reaching the semiconductor layer is higher than in the above step (b). It is preferable to perform the etching under the condition that the ion energy of the plasma is small. Since the semiconductor layer is a silicon carbide layer, it is possible to manufacture a power transistor using a silicon carbide wide band gap.
  • step (b) it is preferable to use a gas containing a fluorine atom as the etching gas.
  • the second method of manufacturing a semiconductor device includes a step of forming a high resistance layer containing a first conductivity type impurity at a lower concentration than the semiconductor substrate on an upper surface of the semiconductor substrate containing the first conductivity type impurity.
  • A a step of forming a base layer containing a second conductivity type impurity on the high resistance layer (b), and doping a first conductivity type impurity on the base layer to form a source
  • step (e) forming a trench that reaches the high-resistance layer through the pace layer.
  • the etching mask is removed to remove at least a part of the upper surface of the source layer.
  • the step of exposing (f) (G) etching a region of the source layer and the base layer exposed in at least a part of the trench and the upper surface of the source layer and the base layer with the etching mask removed;
  • step (g) the radius of curvature at the end of the bottom surface of the trench is enlarged, so that the electric field concentration at the lower end of the gate electrode is reduced, and the semiconductor functioning as a high pressure-resistant trench MISFET A device is obtained.
  • the step (g) is performed such that the radius of curvature at the bottom end of the trench is not less than 0.2 ⁇ m.
  • the step (g) is performed such that a radius of curvature at an upper end edge of a side wall of the trench is 0.2 or more.
  • the semiconductor layer is a silicon carbide layer, it functions as a power transistor. A practicable, high withstand voltage semiconductor device can be obtained.
  • the etching time can be shortened as much as possible, and mass productivity can be secured.
  • FIG. 1 is a cross-sectional view of a trench MISFET in the embodiment.
  • 2 (a) to 2 (g) are process diagrams showing a method for manufacturing the trench MISFET according to the embodiment.
  • FIG. 3 is a cross-sectional view for explaining the effect of the trench etching of the embodiment.
  • FIGS. 4 (a) and 4 (b) are views respectively simulating cross-sectional SEM images of a conventional trench MISFET and the trench MISFET of the present embodiment.
  • FIG. 5 is a cross-sectional view of a conventional trench MISFET.
  • 6 (a) to 6 (f) are cross-sectional views showing the steps of manufacturing a conventional trench MISFET.
  • FIGS. 7 (a) and 7 (b) are a cross-sectional view showing a vertical cross-sectional shape of a trench formed by dry etching using high-density plasma, respectively, and a cross-sectional view showing a supply state of fluorine ions to the trench. Best Embodiment
  • FIG. 1 is a cross-sectional view of a MISFET having a trench gate structure (hereinafter, referred to as a trench MISFET) according to the embodiment.
  • this trench MIS FET is epitaxially grown on a low-resistance n-type SiC substrate 1 and an n-type SiC substrate 1 and has a lower concentration than the SiC substrate 1.
  • a high-resistance layer 2 composed of a SiC layer containing n-type impurities, a base layer 3 composed of a SiC layer epitaxially grown on the high-resistance layer 2 and containing a p-type impurity,
  • the source layer 4 formed by implanting high-concentration n-type impurity ions into the surface region of the source layer 3 and the high-concentration P-type impurity ions And a p + -type contact layer 5 formed by injecting P + .
  • a trench is formed through the base layer 3 to reach the high-resistance layer 2, and a gate insulating film 9 made of an oxide film formed along the wall surface of the trench and a trench formed on the gate insulating film 9 are formed.
  • a gate electrode 10 made of polysilicon for filling the trench is provided.
  • a source electrode 11 that makes an ohmic junction with the source layer 4 and a drain electrode 12 that makes an ohmic junction with the back surface of the SoC substrate 1 are provided.
  • the source electrode 11 is fixed to the ground potential V SS, and the power supply voltage VDD is applied to the drain electrode 12.
  • VDD the power supply voltage
  • a voltage equal to or higher than the threshold voltage Vth is applied to the gate electrode 10
  • a carrier inversion layer is formed in a region of the base layer 3 that is in contact with the gate insulating film 9, and the source and drain electrodes are formed. Current flows between them.
  • the trench MISFET of the present embodiment is a type of vertical MISFET, and can flow current over a wide area in the thickness direction of the substrate, and thus exhibits excellent performance as a power semiconductor device requiring a large current. be able to.
  • the feature of the trench MISFET of the present embodiment is that the microtrench at the bottom end of the trench is rounded so as to increase the radius of curvature, and that the corner at the top end of the trench is rounded. It is.
  • a manufacturing process for obtaining such a structure will be described.
  • Figure 2 (a) ⁇ (g) are process diagrams showing a manufacturing how silicon carbide preparative wrench MISP 1 ET of the present embodiment.
  • a low-resistance SiC substrate 1 having an n-type impurity (for example, nitrogen) concentration of about lxl0 18 cm 3 is prepared.
  • an SiC layer having an n-type impurity (eg, nitrogen) concentration of about 3 ⁇ 10 15 cm 3 and a thickness of 10 ⁇ m is formed on the SiC substrate 11 by a thermal CVD method.
  • the high resistance layer 2 is epitaxially grown.
  • a SiC layer having a p-impurity (for example, aluminum, boron, etc.) concentration of about 2 ⁇ 10 16 cm 3 and a thickness of 2.5 ⁇ m is formed on the high-resistance layer 2 by a thermal CVD method.
  • the base layer 3 consisting of layers is epitaxially grown.
  • the thickness of the base layer 3 is set to be 0.5 ⁇ m thicker than that in the conventional process in consideration of the removal by 0.5 ⁇ m in the second etching step at the time of forming the trench. ing.
  • a SiO 2 mask is formed by depositing a silicon oxide film, photolithography, and dry etching, and using the SiO 2 mask as an injection mask, the substrate temperature is reduced. While keeping the temperature at 500 ° C. to 100 ° C., high concentration n-type impurity ions (for example, nitrogen ions) are implanted into a part of the base layer 3 to form the source layer 4. At this time, the doping concentration is about 1 ⁇ 10 19 cm 3 , and the implantation depth is about 800 nm.
  • a high concentration P-type impurity eg, aluminum, boron, etc.
  • the doping concentration is 1 ⁇ 10 18 cm— 3 or more, and the implantation depth is around 800 nm.
  • activation annealing is performed at a temperature of 150 ° C.
  • the implantation depth is set to 0.5 m thicker than the thickness in the conventional step in consideration of the removal of 0.5 ⁇ m in the second etching step when forming the trench. ing.
  • trench etching is performed in the step shown in FIG. First, after depositing a 200-nm-thick A1 film on the substrate, photolithography is used to remove the A1 film in the area where the trench is to be formed by ion milling etching. .
  • the first etching step is performed by using the A1 mask 6 that has been thus patterned.
  • etching was performed using a high-density plasma using an ICP-type dry etching apparatus.
  • the vacuum chamber one (not shown), and the flow rate of 3 2 of CF 4 (m 1 / mi n .), 0 2 of the flow rate and 8 (m 1 / min.) ,
  • the chamber one The pressure is maintained at 0.6 Pa.
  • RF power of 13.56 MHz and 500 W is applied to the antenna coil provided on the vacuum chamber, and RF power of 13.5 MHz and 20 W is applied to the bias electrode below the substrate. Power was turned on.
  • the etching rate of the SiC layer under this condition is 0.06 m / min. Therefore, it takes about 50 minutes to perform a trench etching to a depth of 3 m.
  • the steps so far are performed under substantially the same conditions as in the conventional technique. At this time, when the shape of the trench 7 was confirmed by the cross-sectional SEM, as shown in FIG. 3 ⁇ m. This is also substantially the same as the micro-trench in the prior art.
  • the second Edzuchingu step no state is A 1 mask, that is, in a state where the entire surface of the substrate is exposed, as in the first etching step, using Doraiedzuchingu device I CP method, the flow rate of CF 4 the 3 2 (ml / mi n. ) and were, 0 2 of the flow rate of 8 (ml / min.), the pressure were maintained 0. 6 P a, 1 to the antenna coil 3.
  • the taper angle of the side wall As close as possible to 90 °, so that the RF power below the substrate is increased and the ion energy is increased, but in the entire etching, the micro trench is not used.
  • a 2.5-im thick polysilicon film doped with a high concentration of P-type impurity (boron) is deposited on the gate insulating film 9 by CVD. After that, the polysilicon film is patterned by photolithography and dry etching to form a gate electrode 10 filling the trench.
  • P-type impurity boron
  • a portion of the gate insulating film 9 located in the source electrode formation region is removed by photolithography and wet etching. Then, the source electrode formation region of the source layer 4 and the p + type contact layer 5 is exposed. After that, a 200 nm-thick nickel film is formed on the substrate in the resist film and the source electrode formation region by vapor deposition, and then positioned in the source electrode formation region of the nickel film by a lift-off method. The source electrode 11 is formed leaving only the portion to be formed. Further, a drain electrode 12 made of a nickel film having a thickness of 200 nm is formed on the back surface of the SiC substrate 1 by vapor deposition.
  • FIG. 3 is a cross-sectional view for explaining the effect of the trench etching of the present embodiment.
  • two etchings are performed as the trench etching.
  • the first etching shown in FIG. 2 (c) is performed. Since the first etching is performed under almost the same condition as the conventional trench etching, as shown in the broken line in FIG.
  • Micro-trench 8 is generated at the bottom edge of the. At this time, the depth from the bottom of the microtrench 8 is about 0.5 ⁇ m, and the vertical cross-sectional shape of the microtrench 8 is a sharp wedge with an opening angle of about 5 °.
  • the micro-trench 8 has a shape as shown by the solid line in FIG. At this time, the depth from the bottom surface of the microtrench 8 is about 0.1 m, and the vertical cross-sectional shape of the microtrench 8 is a hemisphere having a radius of curvature of about 0.3 m. In other words, the micro-trench 8 has a shallower depth and a wider width. The edge of the upper end of the side wall of the trench 7 is also rounded, and the radius of curvature is about 0.3 zm.
  • FIGS. 4 (a) and 4 (b) are diagrams in which the cross-sectional SEM images of the conventional trench MIS FET and the trench MISFET of the present embodiment are copied in that order. 4 (a) and 4 (b) are further provided with explanatory diagrams.
  • the SEM image shown in FIG. 4 (b) shows that the second etching time is longer than in the above embodiment. Thus, the micro-trench is almost completely extinguished.
  • the A1 mask did not exist, but this was because it was removed to capture the SEM image. It is done in a state.
  • the etching species such as the area covered by the A1 mask flows into the bottom end, whereas in the first and second etchings, Since the A1 mask has been removed, the etching seeds are also consumed on the substrate surface around the trench.
  • the relative abundance (relative ratio) of the etching species to the deposited species near the bottom edge of the trench is not so high, so that the isotropic etching proceeds, and the top edge of the micro-trench or trench side wall is removed. It is considered to be rounded. It is also considered that the fact that the RF power applied to the via electrode below the substrate is as low as 10 W contributes to the progress of isotropic etching.
  • the micro-trench at the bottom of the trench generated by the first etching is rounded by the second etching, whereby the concentration of the electric field in the trench MISFET can be reduced, and the high withstand voltage can be reduced. Characteristics can be maintained.
  • the leak current sharply increases from the time when a voltage of about 10 V is applied between the gate and the source. In other words, the gate bias that can be applied is limited to about 10 V.
  • the trench MISFE having a high gate-source withstand voltage is provided. It can be seen that T is obtained.
  • the etching time is 50 minutes for the first etching and 10 minutes for the second etching, that is, 60 minutes in total, and the etching time is further increased as compared with the conventional trench etching. None.
  • reducing the RF power during trench etching to reduce the relative proportion of the etching species to the deposition species in the entire chamber. For example, reducing the RF power from 5 0 0 W to 40 0 W, can reduce the ratio of F to dissociate from CF 4. However, in that case, the etching time is considerably increased, so that this is not a very practical means.
  • a mixed gas of CF 4 and O 2 is used as an etching gas.
  • a mixed gas of SF 6 and O 2 higher-speed etching can be performed.
  • the flow rate of SF 6 and 2 0 (m 1 / mi n .), 0 as second flow of 0 ⁇ 2 0 (ml / mi n .), And the pressure in the chamber first and 0. 6 P a When the etching of the SiC layer is performed under the condition that the RF power of the antenna coil is set to 500 W and the RF power of the bias electrode below the substrate is set to 20 W, the etching rate is 0.16 m / min. .
  • CF 4 and SF 6 and 0 2 mixed Further gas may be used with, in the present embodiment, as the material of the etching mask in the trench E Uz quenching has been used A 1, N i (Nidzukeru) May be used.
  • a semiconductor device having a SiC layer as a semiconductor layer has been described as an example.
  • the present invention is not limited to such an embodiment, and GaN, A 1 N, and the like are also used as semiconductor layers. Can be used.
  • the effect of mitigating a microphone opening trench caused by trenching can be reduced. Obtainable.
  • the electric field concentration of the trench MISFET can be reduced and the breakdown voltage characteristics can be maintained high. it can.
  • the radius of curvature at the upper edge of the sidewall of the trench after completion of the second etching is 0.2 ⁇ m or more, the electric field concentration of the trench MISFET is relaxed, and the breakdown voltage characteristic is maintained high. be able to.
  • the trench MIS FET has been described as an example of a semiconductor device.
  • the present invention is not limited to such an embodiment, and particularly, in a semiconductor device requiring a deep trench in general, The shape abnormality at the bottom end of the trench can be improved.
  • the gate insulating film does not necessarily need to be a thermal oxide film, nor does it need to be a silicon oxide film.
  • a silicon nitride film, a tantalum oxide film, etc. can be used as the gate insulating film.
  • the present invention can also be applied to a p-channel trench MISFET.
  • a p-type high resistance layer, an n-type base layer, and a p + -type source layer are formed using the p + -type SiC substrate.
  • etching was performed with the A1 mask removed and the entire surface of the substrate exposed, but it is not always necessary to expose the entire surface, and the source layer 4 and the If at least a part of the p + -type contact layer 5 is exposed, the exposed portion consumes the etching species, so that the basic effects of the present invention can be obtained.
  • the present invention is used for a device such as a vertical MOS FET mounted on an electronic device, particularly for a device that handles a high-frequency signal and a power device.

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Abstract

A p-type high-resistance layer (2) and an n-type base layer (3) are sequentially epitaxial-grown on a p-type SiC substrate (1). After a source layer (4) is formed in the base layer (3) by ion implanting, a trench (7) penetrating the source layer (4) and a base layer (5) and reaching the high-resistance layer (2) is formed by dry etching (first etching) using high-density plasma with an Al mask (6) kept attached. Although a shape abnormality called a micro-trench (8) occurs on the bottom end of the trench (7), the radius of curvature of the micro-trench (8) may be increased by dry-etching the entire surface under a strong isotropy condition after the Al mask (6) is removed.

Description

曰月糸田 ¾  Say 糸
半導体装置の製造方法 技術分野 Manufacturing method of semiconductor device
本発明は、 高耐圧， 大電流用に使用される半導体パワーデバイス， とりわけ炭 化珪素等の硬い半導体を用いた半導体パワーデバイスに関する。 背景技術  The present invention relates to a semiconductor power device used for high withstand voltage and large current, particularly to a semiconductor power device using a hard semiconductor such as silicon carbide. Background art
従来より、 半導体パワーデバイスはィンバ一夕や電力制御などに用いられるこ とが多く、' 半導体パワーデバイスとしてパワー M I S F E Tや I GB Tなどがあ る。 炭化珪素 （S i C) は絶縁破壊電界がシリコンに比べ一桁高いことから、 炭 化珪素を用いた半導体パワーデバイスは、 高耐圧性かつ低オン抵抗性を有するデ バイスとして期待され、 研究開発が進められている。  Conventionally, semiconductor power devices are often used for power transmission, power control, and the like, and there are power semiconductor devices such as power MISFET and IGBT. Since silicon carbide (SiC) has an order of magnitude higher dielectric breakdown field than silicon, semiconductor power devices using silicon carbide are expected to be devices with high withstand voltage and low on-resistance. Is being promoted.
一方、 近年、 パワー M I S FE Tや I GB Tに、 オン抵抗を低減するためにト レンチゲート構造が採用されつつある。  On the other hand, in recent years, a trench gate structure has been adopted in power MISFETs and IGBTs to reduce on-resistance.
図 5は、 従来のトレンチゲ一ト構造を有する M I S F E T (以下、 トレンチ M I S F E Tという） の断面図である。 同図に示すように、 このトレンチ M I S F E Tは、 低抵抗の n型 S i C基板 1 0 1と、 n型 S i C基板 1 0 1の上にェピ夕 キシャル成長され、 S i C基板 1 0 1よりも低濃度の n型不純物を含む S i C層 からなる高抵抗層 1 0 2と、 高抵抗層 1 0 2の上にェピタキシャル成長され、 p 型不純物を含む S i C層からなるベース層 1 0 3と、 ベ一ス層 1 0 3の表面領域 に高濃度の n型不純物イオンを注入して形成されたソース層 1 04と、 ベース層 1 0 3のうちソース層 1 04の側方に位置する領域に高濃度の p型不純物イオン を注入して形成された P+ 型コンタク ト層 1 0 5とを備えている。 また、 ベース 層 1 0 3を貫通して高抵抗層 1 0 2に達する トレンチが形成されており、 トレン チの壁面に沿って形成された酸化膜からなるゲート絶縁膜 1 0 9と、 ゲート絶縁 膜 1 0 9の上に形成されトレンチを埋めるポリシリコンからなるゲート電極 1 1 0とが設けられている。 さらに、 ソース層 1 04にォーミ ヅク接合するソース電 極 1 1 1と、 S i C基板 1 0 1の裏面にォ一ミ ック接合する ドレイン電極 1 1 2 とが設けられている。 FIG. 5 is a cross-sectional view of a conventional MISFET having a trench gate structure (hereinafter, referred to as a trench MISFET). As shown in the figure, this trench MISFET is epitaxially grown on a low-resistance n-type SiC substrate 101 and an n-type SiC substrate 101, A high-resistance layer 102 composed of a SiC layer containing an n-type impurity at a concentration lower than 01, and a SiC layer epitaxially grown on the high-resistance layer 102 and containing a p-type impurity. Base layer 103, source layer 104 formed by implanting high-concentration n-type impurity ions into the surface region of base layer 103, and source layer 104 of base layer 103. And a P + type contact layer 105 formed by implanting high-concentration p-type impurity ions into a region located on the side of the P + type contact layer. In addition, a trench is formed through the base layer 103 to reach the high-resistance layer 102, and a gate insulating film 109 formed of an oxide film formed along the wall surface of the trench and a gate insulating film 109 are formed. A gate electrode 110 made of polysilicon formed on the film 109 and filling the trench is provided. Furthermore, a source electrode 111 that forms an ohmic junction with the source layer 104 and a drain electrode 111 that forms an ohmic junction with the back surface of the SiC substrate 101 are formed. Are provided.
この トレンチ M I S F E Tの使用時には、 ソース電極 1 1 1は接地電位 VSSに 固定され、 ドレイン電極 1 1 2には電源電圧 VDDが印加される。 そして、 ゲート 電極 1 1 0に閾値電圧 Vth以上の電圧が印加されることによって、 ベース層 1 0 3のうちゲート絶縁膜 1 0 9に接する領域にキヤリァの反転層が形成され、 ソ一 ス ' ドレイン電極間に電流が流れる。 上記従来のトレンチ M I S F E Tは、 縦型 M I S F E Tの一種であり、 基板の厚み方向に広い領域に亘つて電流を流すこと ができるので、 大電流を必要とするパワー半導体デバイスとして優れた性能を発 揮することができる。  When using the trench MISFET, the source electrode 111 is fixed to the ground potential VSS, and the power supply voltage VDD is applied to the drain electrode 112. When a voltage equal to or higher than the threshold voltage Vth is applied to the gate electrode 110, a carrier inversion layer is formed in a region of the base layer 103 in contact with the gate insulating film 109, and the source Current flows between the drain electrodes. The above-mentioned conventional trench MISFET is a type of vertical MISFET and can flow current over a wide area in the thickness direction of the substrate, thus exhibiting excellent performance as a power semiconductor device requiring a large current. be able to.
図 6 ( a) 〜 （： ) は、 従来のトレンチ M I S FE Tの製造工程を示す断面図 である。  FIGS. 6 (a) to 6 () are cross-sectional views showing a manufacturing process of a conventional trench MISFET.
まず、 図 6 (a) に示す工程で、 低抵抗の n型 S i C基板 1 0 1上に、 S i C 基板 1 0 1よりも低濃度の n型不純物を含む S i C層からなる高抵抗層 1 0 2と 、 p型不純物を含む S 'i C層からなるベース層 1 0 3とを順次ェピタキシャル成 長させる。  First, in the step shown in FIG. 6 (a), a low resistance n-type SiC substrate 101 is composed of a SiC layer containing an n-type impurity at a lower concentration than the SiC substrate 101. The high resistance layer 102 and the base layer 103 made of the S′iC layer containing the p-type impurity are sequentially grown epitaxially.
次に、 図 6 (b) に示す工程で、 シリコン酸化膜の堆積， フォ トリソグラフィ ―, ドライエッチングにより S i 02 マスクを形成し、 この S i 0 マスクを注 入マスクとして、 ベース層 1 0 3の一部に高濃度の n型不純物イオンを注入して 、 ソース層 1 04を形成する。 さらに、 この S i 02 マスクを除去した後、 シリ コン酸化膜の堆積， フォトリソグラフィ一， ドライエッチングにより別の S i 0 2 マスクを形成し、 別の S i 02 マスクを注入マスクとして、 ベース層 1 0 3の うちソース層 1 04の側方に位置する領域内に高濃度の p型不純物を注入して、 P+ 型コンタク ト層 1 0 5を形成する。 Next, in the step shown in FIG. 6 (b), a SiO 2 mask is formed by depositing a silicon oxide film, photolithography, and dry etching, and the SiO 2 mask is used as an injection mask, and the base layer 1 is formed. A source layer 104 is formed by implanting high-concentration n-type impurity ions into a part of O3. After removing the S i 0 2 mask, deposition of silicon oxide films, photolithography mono-, form another S i 0 2 mask, a different S i 0 2 mask as an implantation mask by dry etching, A high concentration p-type impurity is implanted into a region of the base layer 103 located on the side of the source layer 104 to form a P + type contact layer 105.
次に、 図 6 ( c ) に示す工程で、 ソース層 1 04及び p+ 型コンタク ト層 1 0 5の上に、 A 1膜を形成した後、 これをパ夕一ニングして A 1マスク 1 0 9を形 成し、 この A 1マスク 1 0 9をエッチングマスクとして、 高密度プラズマを用い たドライエッチングにより、 トレンチ 1 0 7を形成する。 Next, in the step shown in FIG. 6 (c), after forming an A1 film on the source layer 104 and the p + -type contact layer 105, this is patterned and the A1 mask is formed. A trench 109 is formed by dry etching using high-density plasma using the Al mask 109 as an etching mask.
次に、 図 6 (d) に示す工程で、 A 1マスク 1 0 9を除去した後、 熱酸化によ り、 トレンチの壁部からソース層 1 04及び p + 型コンタク ト層 1 0 5の上面部 に亘るシリコン酸化膜からなるゲート絶縁膜 1 0 9を形成する。 Next, in the step shown in FIG. 6D, after removing the A1 mask 109, the source layer 104 and the p + type contact layer 105 are removed from the trench wall by thermal oxidation. Upper surface A gate insulating film 109 made of a silicon oxide film is formed.
次に、 図 6 ( e ) に示す工程で、 ゲート絶縁膜 1 0 9の上に、 p型ポリシリコ ン膜を堆積した後、 これをパターニングして、 トレンチを埋めるゲート電極 1 1 0を形成する。 さらに、 ゲート絶縁膜 1 0 9のパ夕一ニングを行なって、 ソース 層 1 0 4及び p + 型コンタク ト層 1 0 5の上面を露出させる。 その後、 ニッケル 膜の堆積とそのパターニングにより、 ソース層 1 0 4及び p + 型コンタク ト層 1 0 5にォ一ミヅ ク接合するソース電極 1 1 1を形成する。 Next, in the step shown in FIG. 6E, a p-type polysilicon film is deposited on the gate insulating film 109 and then patterned to form a gate electrode 110 filling the trench. . Further, the gate insulating film 109 is patterned to expose the upper surfaces of the source layer 104 and the p + -type contact layer 105. Thereafter, by depositing a nickel film and patterning the same, a source electrode 111 is formed, which is in homo-junction with the source layer 104 and the p + -type contact layer 105.
解決課題 Solution issues
ところが、 上記従来のトレンチ M I S F E Tにおいては、 製造工程上、 以下の ような不具合があった。  However, the conventional trench MISFET has the following disadvantages in the manufacturing process.
トレンチ M I S F E Tの製造工程において、 ゲート電極が埋め込まれる トレン チを形成する工程， つまり トレンチエッチングは非常に重要な工程である。 トレ ンチ M I S F E Tにおける トレンチの深さは、 要求される耐圧等によって異なる が、 数百 Vの耐圧が要求されるものでは数〃 mの深さが必要である。 しかしなが ら、 S i Cはシリコン原子と力一ボン原子との強固に結合して構成されているた めに、 ウエッ トエッチングではほとんど除去されず、 もっぱら ドライエッチング を用いているが、 そのエッチングレートはきわめて低い。 例えば、 平行平板方式 の R I E (リアクティブ · イオン · エッチング） を用いた場合、 C F 4 と 0 2 の 混合ガスを用いてエッチングする場合のエッチングレ一トは 5 0 n m/ m i n . 前後である。 In the manufacturing process of trench MISFETs, the process of forming the trench in which the gate electrode is buried, that is, trench etching, is a very important process. The depth of the trench in the trench MISFET varies depending on the required breakdown voltage and the like, but a trench with a breakdown voltage of several hundred V requires a depth of several micrometers. However, SiC is hardly removed by wet etching because it is composed of a strong bond between silicon atoms and carbon atoms, and dry etching is used exclusively. The etching rate is very low. For example, when parallel plate RIE (reactive ion etching) is used, the etching rate when etching is performed using a mixed gas of CF 4 and O 2 is about 50 nm / min.
このため、 近年、 E C R ( Electron Cyclotoron Resonance ) 方式や I C P ( 誘導結合プラズマ） 方式などによる高密度プラズマを用いたドライェヅチングが 行われている。 その場合、 従来の平行平板方式の R I Eに比べてプラズマ密度が 1桁程度高いので、 ェ ヅチングレートを高めることができ、 例えば C F 4 と 0 2 の混合ガスを用いた場合、 エッチングレートを 1 0 0 n m/m i n . 以上にする ことができる。 したがって、 S i C層に トレンチを形成する工程 （図 6 ( c ) に 示す工程） においては、 上述のように、 高密度プラズマを利用したドライェヅチ ングが、 現実には必要となる。 ところが、 高密度プラズマによるェヅチングでは、 トレンチングと呼ばれる形 状異常の問題が生じることがわかっている。 For this reason, in recent years, dry etching using high-density plasma by the ECR (Electron Cyclotoron Resonance) method or the ICP (Inductively Coupled Plasma) method has been performed. In that case, since the plasma density is approximately one order of magnitude higher than the RIE conventional parallel plate type, it is possible to increase the E Dzuchingureto, for example, when using a mixed gas of CF 4 and 0 2, 1 etching rate 0 0 nm / min. or more. Therefore, in the step of forming a trench in the SiC layer (the step shown in FIG. 6C), dry etching using high-density plasma is actually required as described above. However, etching with high-density plasma is known to cause a problem of morphological abnormalities called trenching.
図 7 (a) , (b) は、 それぞれ高密度プラズマを用いたドライエッチングに より形成されたトレンチの縦断面形状を示す断面図、 トレンチへのフッ素イオン の供給状態を示す断面図である。 ここでは、 CF4 と 02 の混合ガス （02 の流 量比 0. 2 ( 2 0 %) ) を用い、 ガス圧 0. 6 P a, アンテナ 電力 5 0 0 W 、 バイアス R F電力 2 0 Wの条件で、 S i C層のトレンチエッチングを行なって いる。 図 7 (a) に示すように、 トレンチ 1 0 7の底面の縁部には、 小さな溝が 形成され、 これはマイクロ トレンチ 1 0 8と呼ばれている。 マイクロ トレンチ 1 0 8は曲率半径が極めて小さいため、 ゲ一ト電極 1 1 0と S i C基板 1 1 2の間 に電圧を印加したとき、 マイクロ トレンチ 1 08に電界が集中し、 ゲ一ト絶縁膜 1 0 9がこの部分で絶縁破壊を起こしやすい。 したがって、 このトレンチングと 呼ばれる現象が発生すると、 トレンチ M I S F E Tの耐圧が低下するおそれがあ つ τこ。 FIGS. 7A and 7B are a cross-sectional view showing a vertical cross-sectional shape of a trench formed by dry etching using high-density plasma, and a cross-sectional view showing a supply state of fluorine ions to the trench. Here, using CF 4 and 0 2 of the gas mixture (0 2 flow amount ratio 0.2 (2 0%)), the gas pressure 0. 6 P a, the antenna power 5 0 0 W, the bias RF power 2 0 Under the condition of W, trench etching of the SiC layer is performed. As shown in FIG. 7 (a), a small groove is formed at the bottom edge of the trench 107, which is called a micro-trench 108. Since the micro-trench 108 has a very small radius of curvature, when a voltage is applied between the gate electrode 110 and the SiC substrate 112, an electric field concentrates on the micro-trench 108, and the gate The insulating film 109 tends to cause dielectric breakdown at this portion. Therefore, if this phenomenon called trenching occurs, the breakdown voltage of the trench MISFET may decrease.
一般に、 ドライエッチング時のプラズマにはエッチング種と堆積種が存在して いる。 エッチング種とは、 被エッチング物の原子と化学反応を起こしエッチング を進行させる役割をするイオンまたはラジカルである。 堆積種とは、 エッチング の化学反応には寄与せず、 被ェツチング物の表面に堆積する堆積膜を形成する役 割をするラジカルやイオン， 原子， 分子などである。 例えば、 CF4 や C3 F a などのフロンガスを用いた場合、 ェヅチング種は Fであり、 堆積種は Cx F y ( x， yは任意の整数） である。 Generally, there are etching species and deposition species in the plasma during dry etching. Etching species are ions or radicals that cause a chemical reaction with atoms of the object to be etched to promote etching. Deposited species are radicals, ions, atoms, molecules, etc. that do not contribute to the chemical reaction of etching and form a deposited film deposited on the surface of the object to be etched. For example, when using a flon gas such as CF 4 or C 3 F a, Edzuchingu species is F, deposition species is Cx F y (x, y are arbitrary integers).
エッチング種の Fイオンまたは Fラジカルは、 被ェヅチング物である S i C層 の S i， C原子と、 以下のように反応し、 これによりエッチングが進行する。  The etching species F ions or F radicals react with the Si, C atoms of the SiC layer, which is the object to be etched, as follows, whereby the etching proceeds.
S i + 4 F→S i F4 S i + 4 F → S i F 4
C + 4 F->C F 4  C + 4 F-> C F 4
また、 堆積種は、 重合してカーボンフロラィ ド （Cx F y :x, yは任意の整数 ) からなるポリマーを形成し、 このポリマーが基板表面に堆積する。 ポリマ一は 、 原則としてエッチング種とは化学反応しない。 したがって、 S i C層のうちポ リマ一によって覆われている部分はエッチングされない。 しかし、 S i C層の表 面に堆積されたポリマーは、 基板に入射するイオンによって物理的に除去される ので、 S i C層の露出している部分の原子とデポ種が反応してエッチングが進行 する。 Further, deposition species polymerize to carbon Flora I de (C x F y: x, y are arbitrary integers) to form a polymer consisting of, the polymer is deposited on the substrate surface. In principle, the polymer does not chemically react with the etching species. Therefore, the portion of the SiC layer covered by the polymer is not etched. However, the table of the SiC layer The polymer deposited on the surface is physically removed by the ions incident on the substrate, so that the atoms in the exposed portion of the SiC layer react with the depot species and the etching proceeds.
以上のように、 エッチングを阻害するポリマ一の堆積， その除去， ェヅチング 種と露出部の原子との反応という一連の過程が繰り返し起こって、 ドライエッチ ングが進行する。 したがって、 S i C層の表面におけるデポ種とェヅチング種の 相対的な存在割合 （相対量） に応じて、 エッチングレートが変化する。 すなわち 、 S i C層の表面付近において、 デポ種に対するエッチング種の存在割合が大き い箇所ではエッチングがよ進行し、 逆にデポ種に対するエッチング種の存在割合 が小さい箇所ではあま りエッチングが進行しない。  As described above, a series of processes such as the deposition of a polymer that inhibits etching, the removal thereof, and the reaction between the etching species and the atoms in the exposed portions occur repeatedly, and dry etching proceeds. Therefore, the etching rate changes according to the relative existence ratio (relative amount) of the deposition species and the etching species on the surface of the SiC layer. That is, in the vicinity of the surface of the SiC layer, the etching progresses more in the portion where the proportion of the etching species relative to the deposition species is large, and conversely, the etching does not proceed much in the portion where the proportion of the etching species relative to the deposition species is small. .
ここで、 発明者は、 上記従来の工程においてトレンチングが起こる原因を以下 のように考えている。  Here, the inventor considers the cause of trenching in the above-described conventional process as follows.
図 7 ( b ) に示すように、 トレンチの周囲で A 1マスク 1 0 6によって覆われ ている領域では、 エッチング種 1 2 0が消費されないので、 一部のェ ヅチング種 1 2 0がトレンチ 1 0 7の側壁をったつてトレンチ 1 0 · 7の底面の端部に流れ込 む。 したがって、 トレンチ 1 0 7の底面においては、 上方から直接底面に達する エッチング種の他に、 トレンチ 1 0 7の周囲から流れ込むエッチング種が存在す ることになる。  As shown in FIG. 7 (b), in the region covered with the A1 mask 106 around the trench, the etching species 120 is not consumed, so that some of the etching species 120 are It flows into the end of the bottom of the trench 107 through the side wall of 07. Therefore, on the bottom surface of the trench 107, in addition to the etching species directly reaching the bottom surface from above, there are etching species flowing from around the trench 107.
トレンチ 1 0 7の底面のエッチング種の分布は、 端部において他の領域よりも 多くなる。 上述のように、 デポ種に対するエッチング種の相対量が大きいところ はェヅチングの進行が促進されるので、 トレンチ 1 0 7の底面端部でマイクロ ト レンチ 1 0 8が形成されることになる。  The distribution of the etching species on the bottom surface of the trench 107 is larger at the end than in other regions. As described above, where the relative amount of the etching species with respect to the deposition species is large, the progress of etching is promoted, so that the micro-trench 108 is formed at the bottom end of the trench 107.
それに対し、 エッチング種に比べてデポ種の相対量がかなり多い場合は、 多少 のエッチング種が存在していても トレンチングは発生しにくい。  On the other hand, when the relative amount of the deposition species is considerably larger than the etching species, trenching is unlikely to occur even if some etching species are present.
一方、 S iデバイスの製造工程においては、 トレンチの側壁の上端エッジへの 電界集中を緩和するために、 ト レンチェツチングの後に犠牲酸化膜を形成するェ 程が行なわれいている。 しかし、 S i Cデバイスの製造工程においては、 熱酸化 速度が 1桁程度遅いために、 犠牲酸化膜を形成する工程を行なうのは、 実際上効 果がない。 発明の開示 On the other hand, in the process of manufacturing Si devices, a process of forming a sacrificial oxide film after the trench cutting is performed in order to reduce the electric field concentration on the upper edge of the sidewall of the trench. However, since the thermal oxidation rate is about an order of magnitude slower in the manufacturing process of the SiC device, performing the step of forming a sacrificial oxide film is practically ineffective. Disclosure of the invention
本発明の目的は、 トレンチ形成のためのエッチング工程に要する時間を実用化 に適した範囲内に保持しつつ、 トレンチの底面端部に発生した形状異常を改善し うる半導体装置の製造方法を提供することにある。  An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving a shape abnormality generated at a bottom end portion of a trench while maintaining a time required for an etching process for forming a trench within a range suitable for practical use. Is to do.
本発明の第 1の半導体装置の製造方法は、 半導体層と、 該半導体層に設けられ たトレンチとを有する半導体装置の製造方法であって、 上記半導体層の上に、 ト レンチ形成領域を開口したエッチングマスクを形成する工程 （a ) と、 上記ェヅ チングマスクを付けた状態で、 プラズマを用いたドライエッチングにより、 上記 半導体層にト レンチを形成する工程 （b ) と、 上記工程 （b ) の後で、 上記エツ チングマスクを除去して、 上記半導体層の上面の少なく とも一部を露出させるェ 程 （ c ) と、 上記エッチングマスクが除去された状態で、 上記半導体層の上記ト レンチ及び上面の少なく とも一部に露出した領域をエッチングする工程 （d ) と を含んでいる。  A first method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device having a semiconductor layer and a trench provided in the semiconductor layer, wherein a trench forming region is formed on the semiconductor layer. A) forming a trench in the semiconductor layer by dry etching using plasma with the etching mask attached (b); and (b) forming a trench in the semiconductor layer with the etching mask attached. (C) removing the etching mask to expose at least a part of the upper surface of the semiconductor layer; and (c) removing the etching mask to remove the etching mask. Etching a wrench and at least a partially exposed area of the upper surface (d).
この方法により、 工程 （b ) では、 従来のドライエッチングにおけると同様に 、 トレンチの底面の端部にマイクロ トレンチと呼ばれる形状異常が生じるが、 ェ 程 （d ) で、 底面端部の曲率半径が大きくなるように丸められる。 このような作 用が生じる理由は、 工程 （d ) では、 ト レンチの周囲の露出している半導体層の 表面においてもエッチング種が消費されることにより、 トレンチの底面の端部に おけるエッチング種の堆積種に対する相対的な存在割合が工程 （b ) よりも低減 されることによると考えられる。 よって、 トレンチを利用した半導体装置におい て、 トレンチの底面の端部への電界集中などの不具合を解消することが可能にな る。  According to this method, in step (b), as in conventional dry etching, a shape abnormality called a micro-trench occurs at the end of the bottom of the trench, but in step (d), the radius of curvature of the bottom end is reduced. Rounded to be larger. The reason for this effect is that, in the step (d), the etching seed is consumed even on the exposed surface of the semiconductor layer around the trench, so that the etching seed at the edge of the bottom of the trench is consumed. This is thought to be because the relative abundance ratio for the sedimentary species is lower than in step (b). Therefore, in a semiconductor device using the trench, it is possible to eliminate problems such as concentration of an electric field on the end of the bottom surface of the trench.
上記工程 （b ) では、 高密度プラズマを用いたドライェヅチングを行なうこと により、 エッチング時間の短縮を図ることができる。  In the above step (b), etching time can be reduced by performing dry etching using high-density plasma.
上記工程 （d ) では、 上記工程 （b ) におけるよりも等方性が強い条件でエツ チングを行なうことにより、 マイクロ トレンチの曲率半径を効果的に拡大するこ とができる。  In the above step (d), the etching is performed under a more isotropic condition than in the above step (b), whereby the radius of curvature of the microtrench can be effectively enlarged.
上記工程 （d ) では、 上記工程 （b ) におけるよりも、 半導体層に到達するプ ラズマのィオンエネルギーが小さい条件でエッチングを行なうことが好ましい。 上記半導体層は、 炭化珪素層であることにより、 炭化珪素のワイ ドバンドギヤ ップを利用したパワートランジス夕などの製造を図ることができる。 In the above step (d), the step of reaching the semiconductor layer is higher than in the above step (b). It is preferable to perform the etching under the condition that the ion energy of the plasma is small. Since the semiconductor layer is a silicon carbide layer, it is possible to manufacture a power transistor using a silicon carbide wide band gap.
上記工程 （b ) では、 エッチングガスとしてフヅ素原子を含むガスを用いるこ とが好ましい。  In the above step (b), it is preferable to use a gas containing a fluorine atom as the etching gas.
本発明の第 2の半導体装置の製造方法は、 第 1導電型不純物を含む半導体基板 の上面上に、 該半導体基板よりも低濃度の第 1導電型不純物を含む高抵抗層を形 成する工程 （a ) と、 上記高抵抗層の上に、 第 2導電型不純物を含むベース層を 形成する工程 （b ) と、 上記ベース層の上部に第 1導電型不純物をド一ブして、 ソース層を形成する工程 （ c ) と、 上記ソース層の一部を開口したエッチングマ スクを形成する工程 ( d ) と、 上記ェヅチングマスクを付けた状態で、 プラズマ を用いたドライエッチングにより、 上記ソース層及びペース層を貫通して上記高 抵抗層に達する トレンチを形成する工程 （ e ) と、 上記工程 （e ) の後で、 上記 エッチングマスクを除去して、 上記ソース層の上面の少なく とも一部を露出させ る工程 （ f ) と、 上記エッチングマスクが除去された状態で、 上記ソース層及び ベース層の上記トレンチ及び上面の少なくとも一部に露出した領域をエッチング する工程 （g ) と、 上記工程 （ g ) の後で、 少なく とも上記トレンチの側壁表面 にゲート絶縁膜を形成する工程 （h ) と、 上記ゲート絶縁膜の上に、 上記トレン チを埋めるゲート電極を形成する工程 （ i ) と、 上記ソース層に接合されるソー ス電極と、 上記半導体基板の裏面上に接合される ドレイン電極とを形成する工程 ( j ) とを含んでいる。  The second method of manufacturing a semiconductor device according to the present invention includes a step of forming a high resistance layer containing a first conductivity type impurity at a lower concentration than the semiconductor substrate on an upper surface of the semiconductor substrate containing the first conductivity type impurity. (A), a step of forming a base layer containing a second conductivity type impurity on the high resistance layer (b), and doping a first conductivity type impurity on the base layer to form a source A step (c) of forming a layer, a step (d) of forming an etching mask in which a part of the source layer is opened, and a dry etching using plasma with the etching mask attached, thereby forming the source layer. And (e) forming a trench that reaches the high-resistance layer through the pace layer. After the step (e), the etching mask is removed to remove at least a part of the upper surface of the source layer. The step of exposing (f) (G) etching a region of the source layer and the base layer exposed in at least a part of the trench and the upper surface of the source layer and the base layer with the etching mask removed; A step (h) of forming a gate insulating film on the side wall surface of the trench, a step (i) of forming a gate electrode filling the trench on the gate insulating film, and a step of bonding to the source layer. Forming a source electrode and a drain electrode joined to the back surface of the semiconductor substrate (j).
この方法により、 工程 （ g ) において、 トレンチの底面の端部における曲率半 径が拡大されるので、 ゲート電極の下面端部における電界集中が緩和された， 耐 圧性の高いトレンチ M I S F E Tとして機能する半導体装置が得られる。  According to this method, in step (g), the radius of curvature at the end of the bottom surface of the trench is enlarged, so that the electric field concentration at the lower end of the gate electrode is reduced, and the semiconductor functioning as a high pressure-resistant trench MISFET A device is obtained.
上記工程 （ g ) は、 上記トレンチの底面端部における曲率半径が 0 · 2〃m以 上になるように行なわれることが好ましい。  Preferably, the step (g) is performed such that the radius of curvature at the bottom end of the trench is not less than 0.2 · m.
上記工程 （g ) は、 上記トレンチの側壁の上端エッジにおける曲率半径が 0 . 2 以上であるように行なわれることが好ましい。  Preferably, the step (g) is performed such that a radius of curvature at an upper end edge of a side wall of the trench is 0.2 or more.
上記半導体層は、 炭化珪素層であることにより、 パワートランジスタとして機 能する， 高耐圧の半導体装置が得られる。 Since the semiconductor layer is a silicon carbide layer, it functions as a power transistor. A practicable, high withstand voltage semiconductor device can be obtained.
その場合、 上記工程 （b) では、 エッチングガスとしてフヅ素原子を含むガス を用いることにより、 エッチング時間をできるだけ短く して、 量産性を確保する ことができる。 図面の簡単な説明  In that case, in the above step (b), by using a gas containing fluorine atoms as the etching gas, the etching time can be shortened as much as possible, and mass productivity can be secured. BRIEF DESCRIPTION OF THE FIGURES
図 1は、 実施形態における トレンチ M I S F E Tの断面図である。  FIG. 1 is a cross-sectional view of a trench MISFET in the embodiment.
図 2 ( a) 〜 （ g) は、 実施形態のト レンチ M I S F E Tの製造方法を示すェ 程図である。  2 (a) to 2 (g) are process diagrams showing a method for manufacturing the trench MISFET according to the embodiment.
図 3は、 実施形態のトレンチエッチングによる効果を説明するための断面図で ある。  FIG. 3 is a cross-sectional view for explaining the effect of the trench etching of the embodiment.
図 4 (a) , (b) は、 それぞれ順に、 従来のトレンチ M I S F E Tと本実施 形態のトレンチ M I S F E Tとの断面 S EM像を模写した図である。  FIGS. 4 (a) and 4 (b) are views respectively simulating cross-sectional SEM images of a conventional trench MISFET and the trench MISFET of the present embodiment.
図 5は、 従来のトレンチ M I S F E Tの断面図である。  FIG. 5 is a cross-sectional view of a conventional trench MISFET.
図 6 (a) 〜 （ f ) は、 従来のトレンチ M I S F E Tの製造工程を示す断面図 である。  6 (a) to 6 (f) are cross-sectional views showing the steps of manufacturing a conventional trench MISFET.
図 7 (a) ， (b) は、 それそれ高密度プラズマを用いたドライェヅチングに より形成されたトレンチの縦断面形状を示す断面図、 トレンチへのフッ素イオン の供給状態を示す断面図である。 最良の実施形態  FIGS. 7 (a) and 7 (b) are a cross-sectional view showing a vertical cross-sectional shape of a trench formed by dry etching using high-density plasma, respectively, and a cross-sectional view showing a supply state of fluorine ions to the trench. Best Embodiment
図 1は、 実施形態における トレンチゲート構造を有する M I S F E T (以下、 トレンチ M I S FE Tという） の断面図である。  FIG. 1 is a cross-sectional view of a MISFET having a trench gate structure (hereinafter, referred to as a trench MISFET) according to the embodiment.
同図に示すように、 このトレンチ M I S FE Tは、 低抵抗の n型 S i C基板 1 と、 n型 S i C基板 1の上にェピタキシャル成長され、 S i C基板 1よりも低濃 度の n型不純物を含む S i C層からなる高抵抗層 2と、 高抵抗層 2の上にェピ夕 キシャル成長され、 p型不純物を含む S i C層からなるベース層 3と、 ベ一ス層 3の表面領域に高濃度の n型不純物イオンを注入して形成されたソース層 4と、 ベース層 3のうちソース層 4の側方に位置する領域に高濃度の P型不純物イオン を注入して形成された p + 型コンタク ト層 5とを備えている。 また、 ベース層 3 を貫通して高抵抗層 2に達する トレンチが形成されており、 トレンチの壁面に沿 つて形成された酸化膜からなるゲート絶縁膜 9と、 ゲート絶縁膜 9の上に形成さ れト レンチを埋めるポリシリコンからなるゲ一ト電極 1 0とが設けられている。 さらに、 ソース層 4にォーミヅク接合するソース電極 1 1 と、 S i C基板 1の裏 面にォ一ミヅク接合する ドレイ ン電極 1 2とが設けられている。 As shown in the figure, this trench MIS FET is epitaxially grown on a low-resistance n-type SiC substrate 1 and an n-type SiC substrate 1 and has a lower concentration than the SiC substrate 1. A high-resistance layer 2 composed of a SiC layer containing n-type impurities, a base layer 3 composed of a SiC layer epitaxially grown on the high-resistance layer 2 and containing a p-type impurity, The source layer 4 formed by implanting high-concentration n-type impurity ions into the surface region of the source layer 3 and the high-concentration P-type impurity ions And a p + -type contact layer 5 formed by injecting P + . Further, a trench is formed through the base layer 3 to reach the high-resistance layer 2, and a gate insulating film 9 made of an oxide film formed along the wall surface of the trench and a trench formed on the gate insulating film 9 are formed. A gate electrode 10 made of polysilicon for filling the trench is provided. Further, a source electrode 11 that makes an ohmic junction with the source layer 4 and a drain electrode 12 that makes an ohmic junction with the back surface of the SoC substrate 1 are provided.
このトレンチ M I S F E Tの使用時には、 ソース電極 1 1は接地電位 V SSに固 定され、 ドレイン電極 1 2には電源電圧 VDDが印加される。 そして、 ゲート電極 1 0に閾値電圧 V th以上の電圧が印加されることによって、 ベース層 3のうちゲ ー ト絶縁膜 9に接する領域にキャ リアの反転層が形成され、 ソース ' ドレイン電 極間に電流が流れる。 本実施形態のトレンチ M I S F E Tは、 縦型 M I S F E T の一種であり、 基板の厚み方向に広い領域に亘つて電流を流すことができるので 、 大電流を必要とするパワー半導体デバイスとして優れた性能を発揮することが できる。  When using this trench MISFET, the source electrode 11 is fixed to the ground potential V SS, and the power supply voltage VDD is applied to the drain electrode 12. When a voltage equal to or higher than the threshold voltage Vth is applied to the gate electrode 10, a carrier inversion layer is formed in a region of the base layer 3 that is in contact with the gate insulating film 9, and the source and drain electrodes are formed. Current flows between them. The trench MISFET of the present embodiment is a type of vertical MISFET, and can flow current over a wide area in the thickness direction of the substrate, and thus exhibits excellent performance as a power semiconductor device requiring a large current. be able to.
ここで、 本実施形態のトレンチ M I S F E Tの特徴は、 トレンチの底面の端部 のマイクロ トレンチの曲率半径が大きくなるように丸められていることと、 トレ ンチの上端部におけるコーナーが丸められていることである。 以下、 このような 構造を得るための製造工程について説明する。  Here, the feature of the trench MISFET of the present embodiment is that the microtrench at the bottom end of the trench is rounded so as to increase the radius of curvature, and that the corner at the top end of the trench is rounded. It is. Hereinafter, a manufacturing process for obtaining such a structure will be described.
図 2 ( a ) 〜 （ g ) は、 本実施形態の炭化珪素ト レンチ M I S P1 E Tの製造方 法を示す工程図である。 Figure 2 (a) ~ (g) are process diagrams showing a manufacturing how silicon carbide preparative wrench MISP 1 ET of the present embodiment.
まず、 図 2 ( a ) に示す工程で、 n型不純物 （例えば窒素） の濃度が約 l x l 0 1 8 c m 3の低抵抗の S i C基板 1を準備する。 そして、 熱 C V D法により、 S i C基板 1 1の上に、 n型不純物 （例えば窒素） の濃度が約 3 X 1 0 1 5 c m 3で 厚みが 1 0〃mの S i C層からなる高抵抗層 2をェピタキシャル成長させる。 さ らに、 熱 C V D法により、 高抵抗層 2の上に、 p不純物 （例えばアルミニウム， ボロンなど） の濃度が約 2 X 1 0 1 6 c m 3で厚みが 2 . 5〃mの S i C層からな るべ一ス層 3をェピタキシャル成長させる。 このとき、 トレンチ形成時の第 2の ェヅチング工程で厚み 0 . 5〃m分だけ除去することを考慮して、 ベース層 3の 厚さを従来の工程における厚みよりも 0 . 5〃m厚く している。 次に、 図 2 (b) に示す工程で、 シリコン酸化膜の堆積， フォトリソグラフィ 一， ドライエッチングにより S i 02 マスクを形成し、 この S i〇2 マスクを注 入マスクとして、 基板温度を 5 0 0 °C〜 1 0 0 0 °Cに保った状態で、 ベース層 3 の一部に高濃度の n型不純物イオン （例えば窒素イオン） を注入して、 ソース層 4を形成する。 このとき、 ドーピング濃度は 1 X 1 019 c m 3前後であり、 注入 深さは 8 0 0 n m前後である。 First, in the step shown in FIG. 2A, a low-resistance SiC substrate 1 having an n-type impurity (for example, nitrogen) concentration of about lxl0 18 cm 3 is prepared. Then, an SiC layer having an n-type impurity (eg, nitrogen) concentration of about 3 × 10 15 cm 3 and a thickness of 10 μm is formed on the SiC substrate 11 by a thermal CVD method. The high resistance layer 2 is epitaxially grown. Furthermore, a SiC layer having a p-impurity (for example, aluminum, boron, etc.) concentration of about 2 × 10 16 cm 3 and a thickness of 2.5 μm is formed on the high-resistance layer 2 by a thermal CVD method. The base layer 3 consisting of layers is epitaxially grown. At this time, the thickness of the base layer 3 is set to be 0.5 μm thicker than that in the conventional process in consideration of the removal by 0.5 μm in the second etching step at the time of forming the trench. ing. Next, in the step shown in FIG. 2 (b), a SiO 2 mask is formed by depositing a silicon oxide film, photolithography, and dry etching, and using the SiO 2 mask as an injection mask, the substrate temperature is reduced. While keeping the temperature at 500 ° C. to 100 ° C., high concentration n-type impurity ions (for example, nitrogen ions) are implanted into a part of the base layer 3 to form the source layer 4. At this time, the doping concentration is about 1 × 10 19 cm 3 , and the implantation depth is about 800 nm.
この S i 02 マスクを除去した後、 シリコン酸化膜の堆積， フォ ト リ ソグラフ ィー， ドライェヅチングにより別の S i 02 マスクを形成し、 別の S i 02 マス クを注入マスクとして、 ベース層 3のうちソース層 4の側方に位置する領域内に 高濃度の P型不純物 （例えばアルミニウム， ボロンなど） を注入して、 p+ 型コ ン夕ク ト層 5を形成する。 このとき、 ドーピング濃度は 1 X 1 018 c m— 3以上で あり、 注入深さは 8 0 0 nm前後である。 その後、 S i 02 マスクを除去してか ら、 アルゴンガスなどの不活性ガスを流した雰囲気下で、 1 5 0 0 °C以上の温度 で活性化ァニールを行なう。 この工程においても、 トレンチ形成時の第 2のェヅ チング工程で厚み 0. 5〃m分だけ除去することを考慮して、 注入深さを従来の 工程における厚みよりも 0. 5 m厚く している。 After removal of the S i 0 2 mask, deposition of a silicon oxide film, the Photo Li Sogurafu I over to form another S i 0 2 mask, a different S i 0 2 mask as an implantation mask by Doraiedzuchingu, A high concentration P-type impurity (eg, aluminum, boron, etc.) is implanted into a region of the base layer 3 located on the side of the source layer 4 to form a p + -type contact layer 5. At this time, the doping concentration is 1 × 10 18 cm— 3 or more, and the implantation depth is around 800 nm. Then, after removing the SiO 2 mask, activation annealing is performed at a temperature of 150 ° C. or more in an atmosphere in which an inert gas such as an argon gas is flown. Also in this step, the implantation depth is set to 0.5 m thicker than the thickness in the conventional step in consideration of the removal of 0.5 μm in the second etching step when forming the trench. ing.
次に、 図 2 ( c ) に示す工程で、 トレンチェヅチングを行う。 まず、 基板上に 厚み 2 0 0 nmの A 1膜を堆積した後、 フォ ト リソグラフィを行ってイオンミ リ ングゃゥヅ トエッチングなどにより、 トレンチを形成しょうとする領域の A 1膜 を除去する。 これによつてパ夕一ニングされた A 1マスク 6を用いて、 第 1のェ ヅチング工程を行なう。 本実施形態では、 I CP方式の ドライエッチング装置を 用い、 高密度プラズマを利用してエッチングを行なった。 その際、 真空チャンバ 一 （図示せず） 中に、 C F 4 の流量を 3 2 (m 1 /m i n. ) とし、 02 の流量 を 8 (m 1 /m i n . ) とし、 チャンバ一内の圧力を 0. 6 P aに保持する。 そ して、 真空チャンバ一上に設けられたアンテナコイルに 1 3. 5 6MH z , 5 0 0Wの R F電力を投入し、 基板下方のバイアス電極に 1 3. 5 6MH z , 2 0 W の RF電力を投入した。 この条件での S i C層のェヅチングレー トは、 0. 0 6 m/m i n. であるので、 深さ 3 mのトレンチエッチングを行うのに約 5 0 分間を要する。 ここまでの工程は、 従来技術と実質的に同じ条件で行なう。 このとき、 断面 S EMにより トレンチ 7の形状を確認すると、 図 2 ( c ) に示 すように、 トレンチ 7の底面の端部にマイクロ トレンチ 8が形成されており、 そ の深さは約 0. 3〃mである。 これも、 従来技術におけるマイクロ トレンチと実 質的に同じである。 Next, trench etching is performed in the step shown in FIG. First, after depositing a 200-nm-thick A1 film on the substrate, photolithography is used to remove the A1 film in the area where the trench is to be formed by ion milling etching. . The first etching step is performed by using the A1 mask 6 that has been thus patterned. In the present embodiment, etching was performed using a high-density plasma using an ICP-type dry etching apparatus. At that time, in the vacuum chamber one (not shown), and the flow rate of 3 2 of CF 4 (m 1 / mi n .), 0 2 of the flow rate and 8 (m 1 / min.) , The chamber one The pressure is maintained at 0.6 Pa. Then, RF power of 13.56 MHz and 500 W is applied to the antenna coil provided on the vacuum chamber, and RF power of 13.5 MHz and 20 W is applied to the bias electrode below the substrate. Power was turned on. The etching rate of the SiC layer under this condition is 0.06 m / min. Therefore, it takes about 50 minutes to perform a trench etching to a depth of 3 m. The steps so far are performed under substantially the same conditions as in the conventional technique. At this time, when the shape of the trench 7 was confirmed by the cross-sectional SEM, as shown in FIG. 3〃m. This is also substantially the same as the micro-trench in the prior art.
次に、 ドライェヅチングが終了してから、 図 2 (d) に示す工程で、 硫酸加水 (H2 S 04 ： H 2 02 = 3 ： 1 ) を用いたウエッ トェヅチングにより、 A 1マ スク 6を除去する。 そして、 第 2のェヅチング工程として、 A 1マスクがない状 態， つまり、 基板の全面が露出した状態で、 第 1のエッチング工程と同様に、 I CP方式のドライェヅチング装置を用い、 C F4 の流量を 3 2 (m l /m i n. ) とし、 02 の流量を 8 (m l/m i n . ) として、 圧力を 0. 6 P aに保持し て、 アンテナコイルに 1 3. 5 6 MH z , 5 0 0 WのRF電カを投入し、 基板下 方のバイアス電極には 1 3. 5 6 MH z , 1 0Wの RF電力を投入した。 この条 件で、 深さ 0. 5〃mだけェヅチングする。 その結果、 図 2 (d) に示すように 、 マイクロ トレンチ 8のコーナ一部が丸められてその曲率半径が拡大する。 Next, after the dry etching is completed, the A1 mask 6 is removed by wet etching using sulfuric acid (H 2 S 04: H 2 02 = 3: 1) in the step shown in FIG. 2 (d). I do. Then, as the second Edzuchingu step, no state is A 1 mask, that is, in a state where the entire surface of the substrate is exposed, as in the first etching step, using Doraiedzuchingu device I CP method, the flow rate of CF 4 the 3 2 (ml / mi n. ) and were, 0 2 of the flow rate of 8 (ml / min.), the pressure were maintained 0. 6 P a, 1 to the antenna coil 3. 5 6 MH z, 5 RF power of 100 W was applied, and RF power of 13.56 MHz, 10 W was applied to the bias electrode below the substrate. Under this condition, only 0.5m depth is etched. As a result, as shown in FIG. 2D, a part of the corner of the microtrench 8 is rounded and its radius of curvature is enlarged.
トレンチエッチングを行なう際には、 側壁のテ一パ角をできるだけ 9 0 ° に近 づけることが好ましいので、 基板下方の R F電力を大きく し、 イオンエネルギー を高くするが、 全面ェヅチングにおいては、 マイクロ トレンチ 8を丸めるために 、 基板下方のバイアス電極の R F電力を低く して、 イオンエネルギーを低くする ことが好ましい。  When performing the trench etching, it is preferable to make the taper angle of the side wall as close as possible to 90 °, so that the RF power below the substrate is increased and the ion energy is increased, but in the entire etching, the micro trench is not used. In order to round 8, it is preferable to lower the RF power of the bias electrode below the substrate to lower the ion energy.
次に、 図 2 ( e ) に示す工程で、 ゥェヅ ト 02 雰囲気中で、 1 1 0 0 °C, 3時 間の熱酸化を行い、 トレンチ 7の側壁部及びソース層 1 0 4及び p+ コンタク ト 層 5の表面部に、 厚み 4 0 nm程度のシリコン酸化膜からなるゲート絶縁膜 9を 形成する。 Next, in the step shown in FIG. 2 (e), in Wedzu preparative 0 2 atmosphere, 1 1 0 0 ° C, thermal oxidation is performed between 3:00, side wall portion and the source layer 1 of the trench 7 0 4 and p On the surface of + contact layer 5, a gate insulating film 9 made of a silicon oxide film having a thickness of about 40 nm is formed.
次に、 図 2 (f ) に示す工程で、 CVDにより、 ゲート絶縁膜 9の上に、 高濃 度の P型不純物 （ボロン） がドープされた厚み 2. 5 imのポリシリコン膜を堆 積した後、 フォト リソグラフィ一及びドライエッチングによりポリシリコン膜を パターニングして、 トレンチを埋めるゲート電極 1 0を形成する。  Next, in the step shown in FIG. 2 (f), a 2.5-im thick polysilicon film doped with a high concentration of P-type impurity (boron) is deposited on the gate insulating film 9 by CVD. After that, the polysilicon film is patterned by photolithography and dry etching to form a gate electrode 10 filling the trench.
次に、 図 2 ( g) に示す工程で、 フォ トリソグラフィ一及びウエッ トエツチン グにより、 ゲート絶縁膜 9のうちソース電極形成領域に位置する部分を除去して 、 ソース層 4及び p+ 型コンタク ト層 5のうちソース電極形成領域を露出させる 。 その後、 蒸着により、 レジス ト膜及びソース電極形成領域の基板上に、 厚み 2 0 0 nmの二ヅケル膜を形成した後、 リフ トオフ法により、 二ヅケル膜のうちソ ース電極形成領域に位置する部分のみを残して、 ソース電極 1 1を形成する。 ま た、 蒸着により、 S i C基板 1の裏面に厚み 2 0 0 nmのニッケル膜からなる ド レイン電極 1 2を形成する。 その後、 ソース電極 1 1と ドレイン電極 1 2とをォ —ミック電極とするために、 アルゴンや窒素などの不活性ガス雰囲気中で、 1 0 0 0°C, 5分間の熱処理を行なう。 . その後の工程の図示は省略するが、 基板上に厚み 1 程度の層間絶縁膜を堆 積した後、 層間絶縁膜を貫通して、 ゲ一ト電極 1 0， ソース電極 1 1にそれぞれ 到達するコンタク トホールを形成した後、 コンタク トホールを埋めるプラグ， 層 間絶縁膜上に延びる配線を形成して、 配線層及び電極パッ ドを形成する。 Next, in a step shown in FIG. 2 (g), a portion of the gate insulating film 9 located in the source electrode formation region is removed by photolithography and wet etching. Then, the source electrode formation region of the source layer 4 and the p + type contact layer 5 is exposed. After that, a 200 nm-thick nickel film is formed on the substrate in the resist film and the source electrode formation region by vapor deposition, and then positioned in the source electrode formation region of the nickel film by a lift-off method. The source electrode 11 is formed leaving only the portion to be formed. Further, a drain electrode 12 made of a nickel film having a thickness of 200 nm is formed on the back surface of the SiC substrate 1 by vapor deposition. Thereafter, in order to make the source electrode 11 and the drain electrode 12 an ohmic electrode, heat treatment is performed at 1000 ° C. for 5 minutes in an atmosphere of an inert gas such as argon or nitrogen. Although illustration of the subsequent steps is omitted, an interlayer insulating film with a thickness of about 1 is deposited on the substrate, and penetrates the interlayer insulating film to reach the gate electrode 10 and the source electrode 11 respectively. After forming the contact hole, a plug that fills the contact hole and a wiring that extends over the inter-layer insulating film are formed to form a wiring layer and an electrode pad.
図 3は、 本実施形態のトレンチエッチングによる効果を説明するための断面図 である。 本実施形態の製造方法では、 トレンチェヅチングとして、 2つのェヅチ ングを行なっている。 まず、 図 2 ( c ) に示す第 1のエッチングを行なうが、 こ の第 1のエッチングは従来のトレンチエッチングとほとんど変わらない条件で行 なわれるので、 図 3の破線に示すように、 トレンチ 7の底面端部にはマイクロ ト レンチ 8が発生する。 この時、 マイクロ トレンチ 8の底面からの深さは、 約 0. 5〃mで、 マイクロ ト レンチ 8の縦断面形状は開き角が約 5 ° の尖ったくさび状 となっている。 ところが、 その後、 図 2 ( d ) に示す第 2のエッチングを行なつ た後においては、 マイクロ トレンチ 8は図 3の実線に示すような形状になる。 こ のとき、 マイクロ トレンチ 8の底面からの深さは約 0. l〃mで、 マイクロ トレ ンチ 8の縦断面形状は曲率半径が約 0. 3〃mの半球状である。 つまり、 マイク ロ トレンチ 8の深さが浅くなり、 かつ、 幅が広くなつている。 また、 トレンチ 7 の側壁の上端部のエッジも丸められ、 曲率半径が約 0. 3 zmである。  FIG. 3 is a cross-sectional view for explaining the effect of the trench etching of the present embodiment. In the manufacturing method of this embodiment, two etchings are performed as the trench etching. First, the first etching shown in FIG. 2 (c) is performed. Since the first etching is performed under almost the same condition as the conventional trench etching, as shown in the broken line in FIG. Micro-trench 8 is generated at the bottom edge of the. At this time, the depth from the bottom of the microtrench 8 is about 0.5 μm, and the vertical cross-sectional shape of the microtrench 8 is a sharp wedge with an opening angle of about 5 °. However, after performing the second etching shown in FIG. 2D, the micro-trench 8 has a shape as shown by the solid line in FIG. At this time, the depth from the bottom surface of the microtrench 8 is about 0.1 m, and the vertical cross-sectional shape of the microtrench 8 is a hemisphere having a radius of curvature of about 0.3 m. In other words, the micro-trench 8 has a shallower depth and a wider width. The edge of the upper end of the side wall of the trench 7 is also rounded, and the radius of curvature is about 0.3 zm.
図 4 ( a) , (b) は、 それそれ順に、 従来のトレンチ M I S FE Tと本実施 形態のトレンチ M I S F E Tとの断面 S EM像を模写した図である。 また、 図 4 (a) ， (b ) の下方には、 それそれその説明図が付加されている。 ただし、 図 4 (b) に示す S EM像は、 上記実施形態よりも第 2のエッチング時間を長く行 なって、 マイクロ トレンチをほぼ消滅させた状態を示している。 また、 図 4 ( a ) に示す S E M像の模写図においては、 A 1マスクは存在していないが、 これは S E M像の撮影のために除去されたからであり、 ェヅチングは A 1マスクをつけ た状態で行なわれている。 FIGS. 4 (a) and 4 (b) are diagrams in which the cross-sectional SEM images of the conventional trench MIS FET and the trench MISFET of the present embodiment are copied in that order. 4 (a) and 4 (b) are further provided with explanatory diagrams. However, the SEM image shown in FIG. 4 (b) shows that the second etching time is longer than in the above embodiment. Thus, the micro-trench is almost completely extinguished. Also, in the copy of the SEM image shown in Fig. 4 (a), the A1 mask did not exist, but this was because it was removed to capture the SEM image. It is done in a state.
図 4 ( a ) に示すように、 従来のトレンチ M I S F E Tにおいては、 先端が鋭 角的なマイクロ トレンチが観察されているのに対し、 本実施形態のト レンチ M I S F E Tにおいては、 マイクロ トレンチがほとんど消滅していることがわかる。 ここで、 本発明者たちは、 以上の効果が得られる理由について、 以下のように 考えている。  As shown in Fig. 4 (a), in the conventional trench MISFET, a micro-trench having a sharp tip is observed, whereas in the trench MISFET of the present embodiment, the micro-trench almost disappears. You can see that it is. Here, the present inventors consider the reason why the above effects can be obtained as follows.
第 1.のトレンチェ ヅチングにおいては、 従来のトレンチエッチングと同様に、 A 1マスクで覆われた領域などのエッチング種が底面端部に流れ込むのに対し、 第 1に、 第 2のエッチングにおいては、 A 1マスクが除去されているので、 トレ ンチの周囲の基板面でもエッチング種が消費される。 その結果、 トレンチの底面 の端部付近におけるエッチング種の堆積種に対する相対的な存在割合 （相対比） がそれほど高くならないために、 等方的なエッチングが進み、 マイクロ トレンチ やトレンチ側壁の上端エッジが丸められるものと考えられる。 また、 基板下方の バイァス電極に印加される R F電力が 1 0 Wと低くなつていることも等方的なェ ツチングを進行させるのに役立っていると考えられる。  In the first trench etching, as in the conventional trench etching, the etching species such as the area covered by the A1 mask flows into the bottom end, whereas in the first and second etchings, Since the A1 mask has been removed, the etching seeds are also consumed on the substrate surface around the trench. As a result, the relative abundance (relative ratio) of the etching species to the deposited species near the bottom edge of the trench is not so high, so that the isotropic etching proceeds, and the top edge of the micro-trench or trench side wall is removed. It is considered to be rounded. It is also considered that the fact that the RF power applied to the via electrode below the substrate is as low as 10 W contributes to the progress of isotropic etching.
その結果、 本実施形態のトレンチ M I S F E Tにおいては、 第 1のエッチング で生じたトレンチ底部のマイクロ トレンチを、 第 2のエッチングによって丸める ことにより、 トレンチ M I S F E Tにおける電界の集中を緩和することができ、 高い耐圧特性を維持することができる。 たとえば、 本実施形態のトレンチ M I S F E Tにおいては、 ゲート · ソース間に電圧を印加し、 ゲート酸化膜のリーク電 流を測定したところ、 ゲート . ソース電圧が 3 0 Vになるまでのリーク電流はほ ぼ一定で、 ゲ一ト · ソース耐圧は 3 0 Vであった。 それに対し、 従来のトレンチ M I S F E Tにおいては、 ゲ一ト · ソ一ス間に 1 0 V程度の電圧を印加した時か ら、 リーク電流が急激に増大することがわかっている。 つまり、 印加しうるゲ一 トバイアスは 1 0 V程度が限度である。  As a result, in the trench MISFET of the present embodiment, the micro-trench at the bottom of the trench generated by the first etching is rounded by the second etching, whereby the concentration of the electric field in the trench MISFET can be reduced, and the high withstand voltage can be reduced. Characteristics can be maintained. For example, in the trench MISFET of the present embodiment, when a voltage is applied between the gate and the source and the leak current of the gate oxide film is measured, the leak current until the gate and source voltages reach 30 V is almost the same. The gate-source breakdown voltage was 30 V. On the other hand, in the conventional trench MISFET, it has been found that the leak current sharply increases from the time when a voltage of about 10 V is applied between the gate and the source. In other words, the gate bias that can be applied is limited to about 10 V.
つま り、 本実施形態により、 ゲ一ト · ソース間耐圧が高いトレンチ M I S F E Tが得られることがわかる。 That is, according to the present embodiment, the trench MISFE having a high gate-source withstand voltage is provided. It can be seen that T is obtained.
また、 ェヅチングにかかる時間も、 第 1のエッチングが 5 0分、 第 2のエッチ ングが 1 0分、 合計 6 0分であり、 従来のトレンチエッチングに比べて、 それほ どェヅチング時間が増大することはない。  In addition, the etching time is 50 minutes for the first etching and 10 minutes for the second etching, that is, 60 minutes in total, and the etching time is further increased as compared with the conventional trench etching. Never.
なお、 マイクロ トレンチの発生自体を抑制するためには、 トレンチエッチング 時の R F電力を低下させて、 チャンバ一全体における堆積種に対するエッチング 種の相対的な存在割合を小さくすることが考えられる。 たとえば、 RF電力を 5 0 0 Wから 40 0 Wに低下させると、 C F 4 から解離する Fの割合を低下させる ことができる。 しかし、 その場合には、 エッチング時間が相当に増大するので、 あまり現実的な手段ではない。 In order to suppress the occurrence of micro-trench itself, it is conceivable to reduce the RF power during trench etching to reduce the relative proportion of the etching species to the deposition species in the entire chamber. For example, reducing the RF power from 5 0 0 W to 40 0 W, can reduce the ratio of F to dissociate from CF 4. However, in that case, the etching time is considerably increased, so that this is not a very practical means.
なお、 本実施形態では、 エッチングガスとして CF4 と 02 との混合ガスを用 いたが、 S F6 と 02 との混合ガスを用いるとさらに高速なエッチングが可能で ある。 例えば、 S F 6 の流量を 2 0 (m 1/m i n. ) とし、 02 の流量を 0〜 2 0 (m l/mi n. ) として、 チャンバ一内の圧力を 0. 6 P aとし、 アンテ ナコイルの RF電力を 5 0 0 Wに、 基板下方のバイアス電極の R F電力を 2 0W とする条件で S i C層のェヅチングを行なうと、 ェヅチングレー トは 0. 1 6 m/m i n . である。 また、 C F4 と S F6 と 02 との混合ガスを用いてもよい また、 本実施形態においては、 トレンチェヅチングにおけるエッチングマスク の材料として、 A 1を用いたが、 N i (ニヅケル） を用いてもよい。 In this embodiment, a mixed gas of CF 4 and O 2 is used as an etching gas. However, if a mixed gas of SF 6 and O 2 is used, higher-speed etching can be performed. For example, the flow rate of SF 6 and 2 0 (m 1 / mi n .), 0 as second flow of 0~ 2 0 (ml / mi n .), And the pressure in the chamber first and 0. 6 P a, When the etching of the SiC layer is performed under the condition that the RF power of the antenna coil is set to 500 W and the RF power of the bias electrode below the substrate is set to 20 W, the etching rate is 0.16 m / min. . Moreover, CF 4 and SF 6 and 0 2 mixed Further gas may be used with, in the present embodiment, as the material of the etching mask in the trench E Uz quenching has been used A 1, N i (Nidzukeru) May be used.
上記実施形態においては、 半導体層として S i C層を有する半導体装置を例に 採って説明したが、 本発明はかかる実施形態に限定されるものではなく、 GaN ， A 1 Nなども半導体層として用いることができる。 つまり、 GaNや A 1 Nを 活性層として有する半導体装置の製造工程において、 トレンチを形成する必要が ある場合に、 本発明を適用することにより、 トレンチングによって生じたマイク 口 トレンチを緩和する効果を得ることができる。  In the above embodiment, a semiconductor device having a SiC layer as a semiconductor layer has been described as an example. However, the present invention is not limited to such an embodiment, and GaN, A 1 N, and the like are also used as semiconductor layers. Can be used. In other words, when a trench needs to be formed in a manufacturing process of a semiconductor device having GaN or A 1 N as an active layer, by applying the present invention, the effect of mitigating a microphone opening trench caused by trenching can be reduced. Obtainable.
その場合、 第 2のェヅチングの終了後における トレンチの底面端部における曲 率半径が 0. 2〃m以上であることにより、 トレンチ M I S F E Tの電界集中を 緩和して、 耐圧特性を高く維持することができる。 また、 第 2のエッチングの終了後における トレンチの側壁の上端エッジにおけ る曲率半径が 0. 2〃m以上であることにより、 トレンチ M I S F E Tの電界集 中を緩和して、 耐圧特性を高く維持することができる。 In this case, since the radius of curvature at the bottom end of the trench after the end of the second etching is 0.2 μm or more, the electric field concentration of the trench MISFET can be reduced and the breakdown voltage characteristics can be maintained high. it can. In addition, since the radius of curvature at the upper edge of the sidewall of the trench after completion of the second etching is 0.2 μm or more, the electric field concentration of the trench MISFET is relaxed, and the breakdown voltage characteristic is maintained high. be able to.
上記実施形態においては、 半導体装置としてトレンチ M I S FE Tを例にとつ て説明したが、 本発明はかかる実施形態に限定されるものではなく、 特に深いト レンチを必要とする半導体装置全般において、 トレンチの底面端部の形状異常を 改善することができる。  In the above embodiment, the trench MIS FET has been described as an example of a semiconductor device. However, the present invention is not limited to such an embodiment, and particularly, in a semiconductor device requiring a deep trench in general, The shape abnormality at the bottom end of the trench can be improved.
なお、 ゲート絶縁膜は必ずしも熱酸化膜である必要はなく、 かつ、 シリコン酸 化膜である必要もない。 例えばシリコン窒化膜， タンタル酸化膜などもゲート絶 縁膜として用いることができる。  Note that the gate insulating film does not necessarily need to be a thermal oxide film, nor does it need to be a silicon oxide film. For example, a silicon nitride film, a tantalum oxide film, etc. can be used as the gate insulating film.
また、 上記実施形態においては、 本発明のトレンチ M I S F E Tを nチャネル 型トレンチ M I S F E Tに適用した例について説朋したが、 本発明は pチャネル 型トレンチ M I S F E Tにも適用することができる。 その場合、 p+ 型 S i C基 板を用いて、 P— 型の高抵抗層， n型のベース層， p+ 型のソース層を形成する ことになる。 Further, in the above embodiment, an example in which the trench MISFET of the present invention is applied to an n-channel trench MISFET has been described, but the present invention can also be applied to a p-channel trench MISFET. In this case, a p-type high resistance layer, an n-type base layer, and a p + -type source layer are formed using the p + -type SiC substrate.
また、 図 2 (d) に示す工程では、 A 1マスクを除去して基板の全面を露出さ せた状態でエッチングを行なったが、 必ずしも全面を露出させておく必要はなく 、 ソース層 4や p+ 型コンタク ト層 5の少なく とも一部が露出していれば、 その 露出部でエッチング種が消費されるので、 本発明の基本的な効果を得ることがで ぎる。 産業上の利用可能性 Further, in the step shown in FIG. 2D, etching was performed with the A1 mask removed and the entire surface of the substrate exposed, but it is not always necessary to expose the entire surface, and the source layer 4 and the If at least a part of the p + -type contact layer 5 is exposed, the exposed portion consumes the etching species, so that the basic effects of the present invention can be obtained. Industrial applicability
本発明は、 電子機器に搭載される縦型 MO S FE Tなどのデバイス、 特に、 高 周波信号を扱うデバイスや、 パワーデバイスに利用される。  INDUSTRIAL APPLICABILITY The present invention is used for a device such as a vertical MOS FET mounted on an electronic device, particularly for a device that handles a high-frequency signal and a power device.

Claims

言青ま の範 囲 Range of words
1 . 半導体層と、 該半導体層に設けられたトレンチとを有する半導体装置の製 造方法であって、 1. A method for manufacturing a semiconductor device having a semiconductor layer and a trench provided in the semiconductor layer,
上記半導体層の上に、 トレンチ形成領域を開口したエッチングマスクを形成す る工程 （a ) と、  Forming (a) an etching mask having an opening in a trench formation region on the semiconductor layer;
上記ェヅチングマスクを付けた状態で、 プラズマを用いたドライェヅチングに より、 上記半導体層に トレンチを形成する工程 （b ) と、  A step (b) of forming a trench in the semiconductor layer by dry etching using plasma with the etching mask attached;
上記工程 （b ) の後で、 上記エッチングマスクを除去して、 上記半導体層の上 面の少なくとも一部を露出させる工程 （ c ) と、  A step (c) of removing the etching mask and exposing at least a part of the upper surface of the semiconductor layer after the step (b);
上記エッチングマスクが除去された状態で、 上記半導体層の上記トレンチ及び 上面の少なくとも一部に露出した領域をエッチングする工程 （d ) と  (D) etching a region of the semiconductor layer exposed in at least a part of the trench and the upper surface in a state where the etching mask is removed;
を含む半導体装置の製造方法。 A method for manufacturing a semiconductor device including:
2 . 請求項 1の半導体装置の製造方法において、 2. The method for manufacturing a semiconductor device according to claim 1,
上記工程 （b ) では、 高密度プラズマを用いたドライエッチングを行なうこと を特徴とする半導体装置の製造方法。  In the above step (b), a method of manufacturing a semiconductor device, wherein dry etching using high-density plasma is performed.
3 . 請求項 1又は 2の半導体装置の製造法において、 3. In the method for manufacturing a semiconductor device according to claim 1 or 2,
上記工程 （d ) では、 上記工程 （b ) におけるよりも等方性が強い条件でエツ チングを行なうことを特徴とする半導体装置の製造方法。  In the above-mentioned step (d), a method of manufacturing a semiconductor device, characterized in that etching is performed under more isotropic conditions than in the above-mentioned step (b).
4 . 請求項 1〜 3のうちいずれか 1つの半導体装置の製造方法において、 上記工程 （d ) では、 上記工程 （b ) におけるよりも、 半導体層に到達するプ ラズマのイオンエネルギーが小さい条件でェヅチングを行なうことを特徴とする 半導体層の製造方法。 4. In the method for manufacturing a semiconductor device according to any one of claims 1 to 3, in the step (d), the ion energy of the plasma reaching the semiconductor layer is smaller than in the step (b). A method for manufacturing a semiconductor layer, comprising performing etching.
5 . 請求項 1〜 4のうちいずれか 1つの半導体装置の製造方法において、 上記半導体層は、 炭化珪素層であることを特徴とする半導体装置の製造方法。 5. The method for manufacturing a semiconductor device according to any one of claims 1 to 4, wherein the semiconductor layer is a silicon carbide layer.
6. 請求項 5の半導体装置の製造方法において、 6. The method for manufacturing a semiconductor device according to claim 5,
上記工程 （b) では、 エッチングガスとしてフヅ素原子を含むガスを用いるこ とを特徴とする半導体装置の製造方法。  In the above step (b), a method for manufacturing a semiconductor device, wherein a gas containing fluorine atoms is used as an etching gas.
7. 第 1導電型不純物を含む半導体基板の上面上に、 該半導体基板よりも低濃 度の第 1導電型不純物を含む高抵抗層を形成する工程 （a) と、 7. forming a high resistance layer containing a first conductivity type impurity at a lower concentration than the semiconductor substrate on an upper surface of the semiconductor substrate containing the first conductivity type impurity;
上記高抵抗層の上に、 第 2導電型不純物を含むベース層を形成する工程 （b) と、  (B) forming a base layer containing a second conductivity type impurity on the high resistance layer;
上記べ一ス層の上部に第 1導電型不純物をドープして、 ソース層を形成するェ 程 （ c) と、  (C) forming a source layer by doping a first conductivity type impurity into an upper portion of the base layer;
上記ソース層の一部を開口したェヅチングマスクを形成する工程 （d) と、 上記ェツチングマスクを付けた状態で、 プラズマを用いたドライエツチングに より、 上記ソース層及びベース層を貫通して上記高抵抗層に達する トレンチを形 成する工程 （ e.) と、  A step (d) of forming an etching mask having an opening in a part of the source layer, and dry etching using a plasma with the etching mask attached, so as to penetrate the source layer and the base layer, and Forming a trench reaching the resistive layer (e.);
上記工程 （ e) の後で、 上記エッチングマスクを除去して、 上記ソース層の上 面の少なくとも一部を露出させる工程 （： ) と、  Removing the etching mask after the step (e) to expose at least a part of the upper surface of the source layer;
上記ェツチングマスクが除去された状態で、 上記ソース層及びベース層の上記 トレンチ及び上面の少なくとも一部に露出した領域をエッチングする工程 （g) と、  (G) etching a region of the source layer and the base layer, which is exposed in at least a part of the trench and the upper surface, with the etching mask removed.
上記工程 （g) の後で、 少なくとも上記ト レンチの側壁表面にゲート絶縁膜を 形成する工程 （h) と、  After the step (g), a step (h) of forming a gate insulating film on at least the side wall surface of the trench;
上記ゲート絶縁膜の上に、 上記トレンチを埋めるゲート電極を形成する工程 （ i ) と、  Forming a gate electrode filling the trench on the gate insulating film (i);
上記ソース層に接合されるソース電極と、 上記半導体基板の裏面上に接合され る ドレイン電極とを形成する工程 （ j ) と  Forming a source electrode joined to the source layer and a drain electrode joined to the back surface of the semiconductor substrate (j).
を含む半導体装置の製造方法。 A method for manufacturing a semiconductor device including:
8. 請求項 7の半導体装置の製造方法において、 8. The method for manufacturing a semiconductor device according to claim 7,
上記工程 （g) は、 上記ト レンチの底面端部における曲率半径が 0. 2〃m以 上になるように行なわれることを特徴とする半導体装置の製造方法。 In the above step (g), the radius of curvature at the bottom end of the above-mentioned trench is 0.2 μm or less. A method for manufacturing a semiconductor device, wherein the method is performed so as to be on top.
9 . 請求項 7又は 8の半導体装置の製造方法において、 9. The method for manufacturing a semiconductor device according to claim 7 or 8,
上記工程 （g ) は、 上記ト レンチの側壁の上端エッジにおける曲率半径が 0 . 2 z m以上であるように行なわれることを特徴とする半導体装置の製造方法。  The method of manufacturing a semiconductor device, wherein the step (g) is performed such that a radius of curvature at an upper end edge of the side wall of the trench is 0.2 zm or more.
1 0 . 請求項 7〜 9のうちいずれか 1つの半導体装置の製造方法において、 上記半導体層は、 炭化珪素層であることを特徴とする半導体装置の製造方法。 10. The method for manufacturing a semiconductor device according to any one of claims 7 to 9, wherein the semiconductor layer is a silicon carbide layer.
1 1 . 請求項 1 0の半導体装置の製造方法において、 11. The method for manufacturing a semiconductor device according to claim 10,
上記工程 （b ) では、 ェヅチングガスとしてフッ素原子を含むガスを用いるこ とを特徴とする半導体装置の製造方法。  In the above step (b), a method for manufacturing a semiconductor device, wherein a gas containing a fluorine atom is used as an etching gas.
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