【０００１】
【発明の属する技術分野】
本発明は、高耐圧、大電流用に使用される半導体パワーデバイス、とりわけ炭化珪素を用いた半導体パワーデバイスに関する。
【０００２】
【従来の技術】
半導体パワーデバイスはインバータや電力制御などに用いられるデバイスで、パワーＭＯＳＦＥＴやＩＧＢＴなどがある。炭化珪素（ＳｉＣ）は絶縁破壊電界がシリコンに比べ一桁高く、炭化珪素半導体のパワーデバイスは高耐圧ながら低オン抵抗を有するデバイスとして期待され、研究開発が進められている。
【０００３】
近年、パワーＭＯＳＦＥＴやＩＧＢＴのオン抵抗を低減するためにトレンチゲートが採用されている。図２はトレンチＭＯＳＦＥＴの構造を示す図である。低抵抗のｎ型炭化珪素基板２１上には低濃度のｐ型炭化珪素のエピ層２２が堆積され、エピ層の一部に高濃度のｎ＋ソース領域２３がイオン注入により形成されている。２５はエピ層２２を貫通し、炭化珪素基板２１の中まで届くトレンチ（溝）である。トレンチ２５の表面にはゲート酸化膜２７が形成され、さらにゲート電極２８がトレンチ２５の内部に形成されている。ソース領域２３にはソース電極２１０が設けられ、また裏面にはドレイン電極２１１が設けられている。通常ソース電極は接地電位とし、ドレイン電極に正の高電圧Ｖを印加する。ゲート電極が接地電位の場合はキャリアが流れるパスがなく、ソース・ドレイン間に電流は流れない。ゲート電極を正の電位にすることによってゲート酸化膜直下のエピ層にキャリアの反転層が形成されソース・ドレイン間に電流が流れる。
【０００４】
トレンチＭＯＳの製造方法においてトレンチエッチングは非常に重要な工程である。トレンチゲートのトレンチの深さは耐圧等によって異なるが数百Ｖの耐圧で数μｍ必要である。しかしながら炭化珪素はシリコン原子とカーボン原子の強固な結合のためウェットエッチングはほとんどできず、もっぱらドライエッチングを用いるがエッチングレートはきわめて低い。例えば平行平板方式のＲＩＥ（リアクティブ・イオン・エッチング）で、ＣＦ４とＯ２の混合ガスを用いてエッチングする場合のエッチングレートは５０ｎｍ／ｍｉｎ．前後である。
【０００５】
このため近年、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｏｒｏｎ ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（誘導結合プラズマ）方式などによる高密度プラズマを用いてドライエッチングが行われている。従来の平行平板方式のＲＩＥにくらべ１桁プラズマ密度が高く、エッチングレートを上げることができ、例えばＣＦ４とＯ２の混合ガスを用いた場合エッチングレートは１００ｎｍ／ｍｉｎ．以上にできる。
【０００６】
ところが高密度プラズマによるエッチングではトレンチングと呼ばれる形状異常の問題が生じる。図４はＣＦ４とＯ２の混合ガス（Ｏ２流量比２０％）を用い、ガス圧０．６Ｐａ、アンテナＲＦ電力５００Ｗ、バイアスＲＦ電力２０Ｗの条件でＳｉＣのトレンチエッチングを行ったときの断面形状を示した図である。図４よりわかるようにトレンチ底面端部には小さな溝が見られ、これはマイクロトレンチと呼ばれる。マイクロトレンチ部は曲率半径が極めて小さいため、ゲート電極とＳｉＣ基板の間に電圧を印加したとき、マイクロトレンチに電界が集中し、ゲート酸化膜はこの部分で絶縁破壊を起こしやすく耐圧低下の原因となる。したがって、トレンチングをなくす必要がある。
【０００７】
トレンチングが起きる原因は以下のとおりである。ドライエッチング時のプラズマにはエッチング種と堆積種が存在する。エッチング種とはエッチングしようとする基板原子と化学反応を起こしエッチングをすすめる役割をするイオンまたはラジカルである。堆積種とはエッチングの化学反応には寄与せず、基板表面に堆積する堆積膜を形成する役割をするラジカルやイオン、原子、分子である。例えばＣＦ４やＣ３Ｆ８などのフロンガスを用いた場合、エッチング種はＦであり、堆積種はＣｘＦｙ（ｘ，ｙは任意の整数）である。
【０００８】
エッチング種のＦイオンまたはＦラジカルは炭化珪素のＳｉ、Ｃ原子と以下のように反応してエッチングが進む。
【０００９】
Ｓｉ＋４Ｆ→ＳｉＦ４
Ｃ＋４Ｆ→ＣＦ４
また、堆積種は重合してカーボンフロライド（ＣｘＦｙ：ｘ，ｙは任意の整数）のポリマーを形成し、このポリマーが基板表面に堆積する。ポリマーはエッチング種とは化学反応はおこさない。したがってポリマーが堆積している基板表面はエッチングされない。
【００１０】
しかしながら堆積したポリマーは基板に入射するイオンによって物理的に除去され、露出したＳｉＣ表面の原子とデポ種が反応してエッチングが進む。エッチングを阻害するポリマーの堆積と除去、エッチング種と表面原子との反応という一連の過程が繰り返し起こって、ドライエッチングが進む。したがって基板表面におけるデポ種とエッチング種の相対比によってエッチングレートが変化する。すなわち、デポ種に対するエッチング種の割合が大きいところではエッチングがよく進み、逆に小さいところではあまり進まない。
【００１１】
トレンチングが起こる原因として発明者は以下のように考えた。図６はトレンチエッチング時のエッチング種の分布を示すトレンチ断面図である。トレンチ横のＡｌマスク領域６１ではエッチング種６２が消費されず、この一部がトレンチ側壁６３をつたってトレンチ底面端部６４に流れ込む。したがってトレンチ底面のエッチング種の分布はトレンチ底面端部において他より若干多くなる。デポ種に対するエッチング種の相対量が大きいところはエッチングがよく進むので、トレンチ底面端部５４でマイクロトレンチができる。エッチング種に比べてデポ種の量がかなり多い場合は多少のエッチング種の分布があってもデポ種に対する相対量の分布としてはそれほど大きくないのでトレンチングはおきにくい。しかしＥＣＲ方式やＩＣＰ方式など効率的に高密度プラズマを発生できる方式ではＣＦ４からのＦの解離がよく進むので、デポ種に比べエッチング種の量が多く、エッチング種の分布がそのまま相対量の分布になり、トレンチングがおきやすい。
【００１２】
したがってトレンチングを防ぐためにはデポ種を多くして、デポ種に対するエッチング種の相対量の分布を小さくするようにすればよい。一般的なトレンチング対策としてはプラズマを発生させるときに必要な電力を下げてガスの解離があまり進まない条件や、分子中のフッ素原子の数に対する炭素原子の数（Ｃ／Ｆ）が多いガスを使う。例えばＣＦ４（Ｃ／Ｆ＝０．２５）よりＣ３Ｆ８（Ｃ／Ｆ＝０．３７５）を用いる。
【００１３】
【発明が解決しようとする課題】
ところが、このような条件では当然エッチングレートが低く、もともとエッチングレートの低いＳｉＣのエッチングではさらに長時間のエッチングが必要となり、デバイス生産のスループットが低下し工業的に問題となる。またデポ種を多くするとポリマーがチャンバー内部にも付着して、プラズマの状態が変化するため、エッチレートが安定しないという問題点があった。本発明の目的はトレンチングがなく、かつ十分なエッチングレートで安定したＳｉＣドライエッチングの方法を提供すること、ならびにこれを用いたＳｉＣパワーデバイスの製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本発明は炭化珪素半導体基板に深いトレンチを形成する方法であって、前記炭化珪素半導体基板上にパターニングしたマスクを形成して前記炭化珪素半導体基板をドライエッチングする第１のエッチング工程と、前記マスクを半導体基板から除去した後、前記炭化珪素半導体基板を等方的にドライエッチングする第２のエッチング工程により炭化珪素半導体基板表面に深いトレンチを設けることを特徴とする炭化珪素半導体デバイスの製造方法である。
【００１５】
より好ましくはフッ化物を含むガスを電離して得られるプラズマを用いてドライエッチングを行い、マスク材料がアルミまたはニッケルを含む材料からなる。
【００１６】
【発明の実施の形態】
以下本発明のいくつかの実施の形態のについて説明する。
【００１７】
（第１の実施の形態）
図３は、従来の炭化珪素トレンチＭＯＳＦＥＴの製造方法を示す工程図である。
【００１８】
不純物濃度が１×１０１８ｃｍ−３の低抵抗ＳｉＣ基板２１上に、熱ＣＶＤ法により不純物濃度２×１０１６ｃｍ−３のＰ型ＳｉＣエピ層２２を厚さ２．５μｍ成長させる。その後図示しないがパターニングしたＳｉＯ２マスクを通して、基板を５００℃〜１０００℃の高温に保った状態で窒素イオンをイオン注入してソース領域２３を形成した。注入ドーズは１×１０１８〜１×１０１９ｃｍ−３である。ＳｉＯ２マスクを除去した後、１５００℃以上の活性化アニールを行う。
【００１９】
次にトレンチエッチングを行う。Ａｌを２００ｎｍ表面に堆積した後、フォトリソグラフィを行ってイオンミリングやウェットエッチングなどでトレンチを形成したい領域のＡｌを除去する。このようにしてパターニングしたＡｌマスク２４を用いてドライエッチングを行った．本実施の形態ではＩＣＰ方式のドライエッチング装置を用いた。図示しない真空チャンバー中にＣＦ４を３２ｓｃｃｍ、Ｏ２を８ｓｃｃｍ流し、圧力を０．６Ｐａに保つ。真空チャンバー上に設けられたアンテナコイルに１３．５６ＭＨｚのＲＦ電力を投入し、基板下のバイアス電極に１３．５６ＭＨｚのＲＦ電力を２０Ｗ投入した。この条件でのＳｉＣエッチングレートは０．０６μｍ／ｍｉｎ．であり、深さ３μｍのトレンチエッチングを行うのに５０分かかった。このときトレンチ２５の形状を断面ＳＥＭで確認したところ、底面の側壁近くのエッジには深さ約０．３μｍのマイクロトレンチ２６ができていることが判明した。ドライエッチング後、Ａｌマスク２４を硫酸加水（Ｈ２ＳＯ４：Ｈ２Ｏ２＝３：１）にてウェットエッチングで除去した。続いてウェットＯ２雰囲気中で１１００℃、３時間の熱酸化を行い、トレンチ２５の表面にゲート酸化膜２７を形成した。
【００２０】
ゲート電極２８としてボロンドープしたＰ型ポリシリコンをＣＶＤ法にて酸化膜２７の表面に堆積し、フォトリソグラフィを行ったのち、ドライエッチングして所望のパターンにパターニングした。続いて層間絶縁膜２８としてＳｉＯ２をＣＶＤ法で０．５μｍ堆積し、ソース電極を形成するためフォトリソグラフィを行ったのち、ドライエッチングして層間絶縁膜２８の一部および熱酸化膜２７の一部を除去した。引き続きソース電極２１０としてニッケルを表面に真空蒸着し、フォトリソグラフィを行いウェットエッチングしてパターニングした。またドレイン電極２１１として裏面全面にニッケルを蒸着し、オーミック特性を得るために１０００℃、５ｍｉｎ．のアニールを行った。
【００２１】
このようにして完成したトレンチＭＯＳＦＥＴのゲート・ソース間に電圧を印加し、ゲート酸化膜のリーク電流を測定したところ、ゲート・ソース電圧が１０Ｖ以上でリーク電流が急激に増加することがわかった。
【００２２】
また完成したトレンチＭＯＳＦＥＴの断面を走査電子顕微鏡（ＳＥＭ）で観察したところ、トレンチ底のエッジ部に深さ約０．３μｍ、上部の幅が約０．３μｍのマイクロトレンチができていることが判明した。
【００２３】
（第２の実施の形態）
本実施の形態は基本的に第１の実施の形態と同じ工程を用いたが、マイクロトレンチが発生しないように、トレンチのドライエッチングの条件を変更した。デポ種に対するエッチング種の比率を下げるため、ＩＣＰ−ＲＩＥ装置のアンテナコイルに投入するＲＦ電力を５００Ｗから４００Ｗに下げた。ＣＦ４からのＦの解離があまり進まない条件とした。その他の工程に関しては第１の実施の形態と何ら変わらない。
【００２４】
アンテナコイルに投入するＲＦ電力を４００Ｗに下げたためエッチングレートは０．０２μｍ／ｍｉｎ．に低下し、深さ３μｍのトレンチエッチングを行うのに１５０分かかった。
【００２５】
完成したトレンチＭＯＳＦＥＴのゲート・ソース間に電圧を印加し、ゲート酸化膜のリーク電流を測定したところ、ゲート・ソース電圧が２５Ｖになるまで急激なリーク電流の増加は見られなかった。
【００２６】
また完成したトレンチＭＯＳＦＥＴの断面を走査電子顕微鏡（ＳＥＭ）で観察したところ、マイクロトレンチは見られなかったが、上部のコーナー部分はとがっていた。
【００２７】
本実施の形態でわかるように一段階のエッチングでもアンテナコイルのＲＦ電力を下げることによってガスの解離が進まずエッチング種の発生を抑制するため、マイクロトレンチはできない。しかしながらエッチング時間は長時間になる。
【００２８】
（第３の実施の形態）
図１は、本発明の炭化珪素トレンチＭＯＳＦＥＴの製造方法を示す工程図である。
【００２９】
不純物濃度が１×１０１８ｃｍ−３の低抵抗ＳｉＣ基板１１上に、熱ＣＶＤ法により不純物濃度２×１０１６ｃｍ−３のＰ型ＳｉＣエピ層１２を厚さ３．５μｍ成長させる。第２のエッチング工程で１μｍの全面エッチングを行う分、第一の実施の形態よりもエピ層の厚さを１μｍ厚くしている。その後図示しないがパターニングしたＳｉＯ２マスクを通して、基板を５００℃〜１０００℃の高温に保った状態で窒素イオンをイオン注入してソース領域１３を形成した。注入ドーズは１×１０１８〜１×１０１９ｃｍ−３である。先と同じ理由で注入深さも第一の実施の形態よりも１μｍ深くする。ＳｉＯ２マスクを除去した後、１５００℃以上の活性化アニールを行う（図１（ａ））。
【００３０】
次にトレンチエッチングを行う。Ａｌを２００ｎｍ表面に堆積した後、フォトリソグラフィを行ってイオンミリングやウットエッチングなどでトレンチを形成したい領域のＡｌを除去する。このようにしてパターニングしたＡｌマスク１４を用いて第１のエッチング工程を行った．本実施の形態ではＩＣＰ方式のドライエッチング装置を用いた。図示しない真空チャンバー中にＣＦ４を３２ｓｃｃｍ、Ｏ２を８ｓｃｃｍ流し、圧力を０．６Ｐａに保つ。真空チャンバー上に設けられたアンテナコイルに１３．５６ＭＨｚのＲＦ電力を投入し、基板下のバイアス電極に１３．５６ＭＨｚのＲＦ電力を２０Ｗ投入した。この条件でのＳｉＣエッチングレートは０．０６μｍ／ｍｉｎ．であり、深さ３μｍのトレンチエッチングを行うのに５０分かかった（図１（ｂ））。
【００３１】
ドライエッチング後、Ａｌマスク１４を硫酸加水（Ｈ２ＳＯ４：Ｈ２Ｏ２＝３：１）にてウェットエッチングで除去した。引き続き第２のエッチング工程としてＡｌマスクのない状態で第１のエッチング工程と同じくＩＣＰ方式のドライエッチング装置を用いて、ＣＦ４を３２ｓｃｃｍ、Ｏ２を８ｓｃｃｍ流し、圧力を０．６Ｐａに保ち、アンテナコイルに１３．５６ＭＨＺをのＲＦ電力を５００Ｗ投入し、バイアス電極には１３．５６ＭＨｚのＲＦ電力を２０Ｗ投入し、１０分間エッチングを行った（図１（ｃ））。
【００３２】
続いてウェットＯ２雰囲気中で１１００℃、３時間の熱酸化を行い、トレンチ１５の表面にげート酸化膜１７を形成した。
【００３３】
ゲート電極１８としてボロンドープしたＰ型ポリシリコンをＣＶＤ法にて酸化膜１７の表面に堆積し、フォトリソグラフィを行ったのち、ドライエッチングして所望のパターンにパターニングした（図１（ｄ））。
【００３４】
続いて層間絶縁膜１８としてＳｉＯ２をＣＶＤ法で０．５μｍ堆積し、ソース電極を形成するためフォトリソグラフィを行ったのち、ドライエッチングして層間絶縁膜１９の一部および熱酸化膜１７の一部を除去した。引き続きソース電極１１０としてニッケルを表面に真空蒸着し、フォトリソグラフィを行いウェットエッチングしてパターニングした。またドレイン電極１１１として裏面全面にニッケルを蒸着し、オーミック特性を得るために１０００℃、５ｍｉｎ．のアニールを行った。
【００３５】
このようにして完成したトレンチＭＯＳＦＥＴのゲート・ソース間に電圧を印加し、ゲート酸化膜のリーク電流を測定したところ、ゲート・ソース電圧が３０Ｖになるまでリーク電流はほぼ一定でゲート・ソース耐圧は３０Ｖであった。
【００３６】
また完成したトレンチＭＯＳＦＥＴの断面を走査電子顕微鏡（ＳＥＭ）で観察したところ、トレンチ底のエッジ部に深さ約０．３μｍ、上部の幅が約０．３μｍのマイクロトレンチができていることが判明した。
【００３７】
第１のエッチング工程終了後および第２のエッチング工程終了後のトレンチ形状を確認するために断面ＳＥＭ観察を行った。図５はその比較を示している。
【００３８】
図５からわかるように第２のエッチング工程終了後のトレンチ形状は、マイクロトレンチの深さは浅く、幅はひろくなり、また上部コーナーの曲率半径も大きくなっている。マスクなしの全面エッチング時にはトレンチ横の表面でもエッチング種が消費されるので、トレンチ底面端部におけるエッチング種の過剰な分布がなくなる。また、バイアス電極に投入しているＲＦ電力が２０Ｗと低く、イオンエネルギーが数ｅＶと低いので等方的なエッチングがすすむため、曲率半径の小さな上部コーナーやマイクロトレンチなどの突起が尖端からもエッチングされ、曲率半径が大きくなり結果としてトレンチングが緩和される。
【００３９】
本実施の形態ではゲート・ソース間耐圧が高いトレンチＭＯＳが得られ、またエッチングにかかる時間も、第一のエッチングが５０分、第２のエッチングが１０分、合計６０分であり、第２の実施の形態の１５０分にくらべ大幅にエッチング時間を削減できる。
【００４０】
なお本実施の形態ではエッチングガスにＣＦ４とＯ２の混合ガスを用いたが、ＳＦ６とＯ２の混合ガスを用いるとさらに高速なエッチングができる。例えばＳＦ６＝２０ｓｃｃｍ、Ｏ２＝０〜２０ｓｃｃｍ、０．６Ｐａ、アンテナコイルのＲＦ５００Ｗ、バイアスのＲＦ２０Ｗの条件でＳｉＣエッチングレートは０．１６μｍ／ｍｉｎ．であった。またマスク材料としてアルミを用いたがニッケルでも良い。
【００４１】
【発明の効果】
以上述べたように本発明は、炭化珪素半導体基板の深いトレンチエッチングの時に生じるマイクロトレンチと呼ばれる形状異常を緩和することができる。その結果トレンチＭＯＳのゲート・ソース間耐圧を向上させることができる。
【００４２】
またエッチング種の量を抑えた条件で一段階でエッチングするよりも本発明の二段階のエッチングのほうが短時間でエッチングできる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すトレンチＭＯＳの製造工程を示す図
【図２】トレンチＭＯＳの構造を示す概略図
【図３】従来のトレンチＭＯＳの製造工程を示す図
【図４】従来のトレンチＭＯＳの製造工程によって得られたトレンチの形状を示す断面図
【図５】本発明の一実施の形態であるトレンチＭＯＳの第一のエッチング工程後と第二のエッチング工程後のトレンチ形状の変化を示す断面図
【図６】トレンチエッチング時のエッチング種の分布を示す図
【符号の説明】
１ 炭化珪素基板
２ エピ層
３ ソース領域
４ Ａｌマスク
５ トレンチ
６ マイクロトレンチ
７ ゲート酸化膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ ドレイン電極
２１ 炭化珪素基板
２２ エピ層
２３ ソース領域
２４ Ａｌマスク
２５ トレンチ
２６ マイクロトレンチ
２７ ゲート酸化膜
２８ ゲート電極
２９ 層間絶縁膜
２１０ ソース電極
２１１ ドレイン電極
４１ マイクロトレンチ
４２ 上部コーナー
５１ 第一のエッチング工程後のトレンチ断面プロファイル
５２ 第二のエッチング工程後のトレンチ断面プロファイル
６１ マスク
６２ エッチング種
６３ トレンチ側壁
６４ トレンチ底面端部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor power device used for high withstand voltage and large current, and more particularly to a semiconductor power device using silicon carbide.
[0002]
[Prior art]
Semiconductor power devices are devices used for inverters and power control, and include power MOSFETs and IGBTs. Silicon carbide (SiC) has a dielectric breakdown electric field that is an order of magnitude higher than that of silicon, and silicon carbide semiconductor power devices are expected to be devices having a low on-resistance while having a high breakdown voltage, and research and development are underway.
[0003]
In recent years, trench gates have been adopted to reduce the on-resistance of power MOSFETs and IGBTs. FIG. 2 is a diagram showing the structure of the trench MOSFET. A low-concentration p-type silicon carbide epilayer 22 is deposited on a low-resistance n-type silicon carbide substrate 21, and a high-concentration n + source region 23 is formed in a part of the epilayer by ion implantation. Reference numeral 25 denotes a trench that penetrates through the epi layer 22 and reaches the silicon carbide substrate 21. A gate oxide film 27 is formed on the surface of the trench 25, and a gate electrode 28 is formed inside the trench 25. A source electrode 210 is provided in the source region 23, and a drain electrode 211 is provided on the back surface. Usually, the source electrode is at ground potential, and a positive high voltage V is applied to the drain electrode. When the gate electrode is at the ground potential, there is no path through which carriers flow, and no current flows between the source and drain. By setting the gate electrode to a positive potential, a carrier inversion layer is formed in the epi layer directly under the gate oxide film, and a current flows between the source and drain.
[0004]
Trench etching is a very important process in the manufacturing method of trench MOS. The depth of the trench of the trench gate varies depending on the withstand voltage and the like, but requires several μm with a withstand voltage of several hundred volts. However, silicon carbide can hardly be wet-etched due to the strong bonding between silicon atoms and carbon atoms, and dry etching is used exclusively, but the etching rate is extremely low. For example, the etching rate when etching using a mixed gas of CF 4 and O 2 in RIE (reactive ion etching) of a parallel plate method is 50 nm / min. Before and after.
[0005]
Therefore, in recent years, dry etching has been performed using high-density plasma by an ECR (Electron Cyclotron Resonance) method, an ICP (Inductively Coupled Plasma) method, or the like. Compared to the conventional parallel plate type RIE, the plasma density is higher by one digit and the etching rate can be increased. For example, when a mixed gas of CF 4 and O 2 is used, the etching rate is 100 nm / min. More than that.
[0006]
However, etching with high-density plasma causes a problem of shape abnormality called trenching. FIG. 4 shows a cross-section when SiC trench etching is performed using a mixed gas of CF 4 and O 2 (O 2 flow ratio 20%) under conditions of gas pressure 0.6 Pa, antenna RF power 500 W, and bias RF power 20 W. It is the figure which showed the shape. As can be seen from FIG. 4, a small groove is seen at the bottom of the trench, which is called a microtrench. Since the micro-trench portion has a very small radius of curvature, when a voltage is applied between the gate electrode and the SiC substrate, the electric field concentrates on the micro-trench, and the gate oxide film is liable to cause dielectric breakdown in this portion, causing the breakdown voltage to decrease. Become. Therefore, it is necessary to eliminate trenching.
[0007]
The cause of the trenching is as follows. There are etching species and deposition species in the plasma during dry etching. The etching species are ions or radicals that cause a chemical reaction with the substrate atoms to be etched and promote etching. Deposition species are radicals, ions, atoms, and molecules that do not contribute to the chemical reaction of etching and play a role in forming a deposited film deposited on the substrate surface. For example, when a Freon gas such as CF 4 or C 3 F 8 is used, the etching species is F and the deposition species is C x F y (x and y are arbitrary integers).
[0008]
Etching species F ions or F radicals react with Si and C atoms of silicon carbide as follows, and etching proceeds.
[0009]
Si + 4F → SiF 4
C + 4F → CF 4
Further, the deposition species are polymerized to form a polymer of carbon fluoride (C x F y : x, y is an arbitrary integer), and this polymer is deposited on the substrate surface. The polymer does not chemically react with the etching species. Therefore, the substrate surface on which the polymer is deposited is not etched.
[0010]
However, the deposited polymer is physically removed by ions incident on the substrate, and the exposed SiC surface atoms react with the deposition species to proceed etching. A series of processes such as deposition and removal of a polymer that inhibits etching and reaction between etching species and surface atoms occur repeatedly, and dry etching proceeds. Therefore, the etching rate varies depending on the relative ratio between the deposition species and the etching species on the substrate surface. That is, the etching proceeds well where the ratio of the etching species to the deposition species is large, and conversely, it does not proceed much when the ratio is small.
[0011]
The inventor considered as the cause of the occurrence of trenching as follows. FIG. 6 is a trench cross-sectional view showing the distribution of etching species during trench etching. In the Al mask region 61 next to the trench, the etching seed 62 is not consumed, and a part of this flows through the trench side wall 63 and flows into the trench bottom end 64. Therefore, the distribution of the etching species on the bottom surface of the trench is slightly larger than the others at the end of the bottom surface of the trench. Since etching proceeds well where the relative amount of the etching species relative to the deposition species is large, a micro-trench can be formed at the trench bottom end 54. When the amount of the deposition species is considerably larger than the etching species, even if there is some distribution of the etching species, the relative amount distribution with respect to the deposition species is not so large, so that trenching is difficult to occur. However, methods that can generate high-density plasma efficiently, such as the ECR method and ICP method, promote the dissociation of F from CF 4, and therefore the amount of etching species is larger than that of the depot species, and the distribution of the etching species remains as is. Distribution and easy to trench.
[0012]
Therefore, in order to prevent trenching, it is only necessary to increase the deposition species and reduce the distribution of the relative amount of etching species relative to the deposition species. As a general countermeasure against trenching, the power required for generating plasma is lowered and gas dissociation does not progress so much, or a gas with a large number of carbon atoms (C / F) relative to the number of fluorine atoms in the molecule. use. For example, C 3 F 8 (C / F = 0.375) is used from CF 4 (C / F = 0.25).
[0013]
[Problems to be solved by the invention]
However, the etching rate is naturally low under such conditions, and the etching of SiC having a low etching rate naturally requires a longer etching time, which lowers the device production throughput and causes an industrial problem. In addition, when the deposition type is increased, the polymer is attached to the inside of the chamber and the state of the plasma is changed, so that the etching rate is not stable. An object of the present invention is to provide a SiC dry etching method that is stable without a trenching and at a sufficient etching rate, and a method for manufacturing a SiC power device using the method.
[0014]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is a method of forming a deep trench in a silicon carbide semiconductor substrate, wherein a patterned mask is formed on the silicon carbide semiconductor substrate, and the silicon carbide semiconductor substrate is dry etched. A deep carbonization is provided on the surface of the silicon carbide semiconductor substrate by a second etching step of removing the mask from the semiconductor substrate and isotropically dry etching the silicon carbide semiconductor substrate after removing the mask from the semiconductor substrate. It is a manufacturing method of a silicon semiconductor device.
[0015]
More preferably, dry etching is performed using plasma obtained by ionizing a gas containing fluoride, and the mask material is made of a material containing aluminum or nickel.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Several embodiments of the present invention will be described below.
[0017]
(First embodiment)
FIG. 3 is a process diagram showing a method of manufacturing a conventional silicon carbide trench MOSFET.
[0018]
A P-type SiC epilayer 22 having an impurity concentration of 2 × 10 16 cm −3 is grown on the low resistance SiC substrate 21 having an impurity concentration of 1 × 10 18 cm −3 by a thickness of 2.5 μm by a thermal CVD method. Thereafter, although not shown, nitrogen ions were implanted through a patterned SiO 2 mask while the substrate was kept at a high temperature of 500 ° C. to 1000 ° C. to form the source region 23. The implantation dose is 1 × 10 18 to 1 × 10 19 cm −3 . After removing the SiO 2 mask, activation annealing at 1500 ° C. or higher is performed.
[0019]
Next, trench etching is performed. After Al is deposited on the surface of 200 nm, photolithography is performed to remove Al in a region where a trench is to be formed by ion milling, wet etching, or the like. Dry etching was performed using the Al mask 24 thus patterned. In this embodiment, an ICP dry etching apparatus is used. CF 4 is flowed at 32 sccm and O 2 is flowed at 8 sccm in a vacuum chamber (not shown), and the pressure is kept at 0.6 Pa. RF power of 13.56 MHz was input to the antenna coil provided on the vacuum chamber, and 20 W of RF power of 13.56 MHz was input to the bias electrode under the substrate. The SiC etching rate under these conditions is 0.06 μm / min. It took 50 minutes to perform the trench etching with a depth of 3 μm. At this time, when the shape of the trench 25 was confirmed by a cross-sectional SEM, it was found that a micro trench 26 having a depth of about 0.3 μm was formed at the edge near the side wall on the bottom surface. After dry etching, the Al mask 24 was removed by wet etching with sulfuric acid (H 2 SO 4 : H 2 O 2 = 3: 1). Subsequently, thermal oxidation was performed at 1100 ° C. for 3 hours in a wet O 2 atmosphere to form a gate oxide film 27 on the surface of the trench 25.
[0020]
Boron-doped P-type polysilicon as the gate electrode 28 was deposited on the surface of the oxide film 27 by the CVD method, and after photolithography, it was dry-etched and patterned into a desired pattern. Subsequently, 0.5 μm of SiO 2 is deposited as an interlayer insulating film 28 by the CVD method, and photolithography is performed to form a source electrode. Then, dry etching is performed and a part of the interlayer insulating film 28 and one of the thermal oxide films 27 are formed. Part was removed. Subsequently, nickel was vacuum-deposited on the surface as the source electrode 210, photolithography was performed, and wet etching was performed for patterning. Further, nickel is deposited on the entire back surface as the drain electrode 211, and 1000 ° C., 5 min. Annealing was performed.
[0021]
When a voltage was applied between the gate and source of the trench MOSFET thus completed and the leakage current of the gate oxide film was measured, it was found that the leakage current increased rapidly when the gate-source voltage was 10 V or more.
[0022]
When the cross section of the completed trench MOSFET was observed with a scanning electron microscope (SEM), it was found that a micro trench having a depth of about 0.3 μm and an upper width of about 0.3 μm was formed at the edge of the trench bottom. did.
[0023]
(Second Embodiment)
This embodiment basically uses the same steps as those in the first embodiment, but the conditions for dry etching of the trench are changed so that micro-trench is not generated. In order to lower the ratio of the etching species to the deposition species, the RF power input to the antenna coil of the ICP-RIE apparatus was lowered from 500 W to 400 W. The conditions were such that the dissociation of F from CF 4 did not progress much. Other processes are the same as those in the first embodiment.
[0024]
Since the RF power input to the antenna coil was lowered to 400 W, the etching rate was 0.02 μm / min. It took 150 minutes to perform trench etching with a depth of 3 μm.
[0025]
When a voltage was applied between the gate and source of the completed trench MOSFET and the leakage current of the gate oxide film was measured, no rapid increase in leakage current was observed until the gate-source voltage reached 25V.
[0026]
Further, when the cross section of the completed trench MOSFET was observed with a scanning electron microscope (SEM), the micro trench was not seen, but the upper corner portion was sharp.
[0027]
As can be seen from this embodiment, microtrenching is not possible because gas dissociation does not proceed by reducing the RF power of the antenna coil even in one-step etching, and generation of etching species is suppressed. However, the etching time is long.
[0028]
(Third embodiment)
FIG. 1 is a process diagram showing a method for manufacturing a silicon carbide trench MOSFET of the present invention.
[0029]
On the low resistance SiC substrate 11 having an impurity concentration of 1 × 10 18 cm −3 , a P-type SiC epi layer 12 having an impurity concentration of 2 × 10 16 cm −3 is grown to a thickness of 3.5 μm by a thermal CVD method. The thickness of the epi layer is 1 μm thicker than that of the first embodiment because the entire etching of 1 μm is performed in the second etching step. Thereafter, although not shown, a source region 13 was formed by ion implantation of nitrogen ions through a patterned SiO 2 mask while maintaining the substrate at a high temperature of 500 ° C. to 1000 ° C. The implantation dose is 1 × 10 18 to 1 × 10 19 cm −3 . For the same reason as described above, the implantation depth is also made 1 μm deeper than in the first embodiment. After removing the SiO 2 mask, activation annealing at 1500 ° C. or higher is performed (FIG. 1A).
[0030]
Next, trench etching is performed. After Al is deposited on the surface of 200 nm, photolithography is performed to remove Al in a region where a trench is to be formed by ion milling, wet etching, or the like. A first etching process was performed using the Al mask 14 thus patterned. In this embodiment, an ICP dry etching apparatus is used. CF 4 is flowed at 32 sccm and O 2 is flowed at 8 sccm in a vacuum chamber (not shown), and the pressure is kept at 0.6 Pa. RF power of 13.56 MHz was input to the antenna coil provided on the vacuum chamber, and 20 W of RF power of 13.56 MHz was input to the bias electrode under the substrate. The SiC etching rate under these conditions is 0.06 μm / min. It took 50 minutes to perform trench etching with a depth of 3 μm (FIG. 1B).
[0031]
After dry etching, the Al mask 14 was removed by wet etching with sulfuric acid (H 2 SO 4 : H 2 O 2 = 3: 1). Subsequently, as the second etching process, using an ICP dry etching apparatus in the same manner as in the first etching process without an Al mask, CF 4 is flowed at 32 sccm, O 2 is flowed at 8 sccm, and the pressure is kept at 0.6 Pa. RF power of 13.56 MHZ was input to the coil at 500 W, and RF power of 13.56 MHz was input to the bias electrode at 20 W, and etching was performed for 10 minutes (FIG. 1C).
[0032]
Subsequently, thermal oxidation was performed at 1100 ° C. for 3 hours in a wet O 2 atmosphere to form a gate oxide film 17 on the surface of the trench 15.
[0033]
Boron-doped P-type polysilicon as the gate electrode 18 was deposited on the surface of the oxide film 17 by the CVD method, photolithography was performed, and then dry etching was performed to form a desired pattern (FIG. 1D).
[0034]
Subsequently, 0.5 μm of SiO 2 is deposited as an interlayer insulating film 18 by a CVD method, and photolithography is performed to form a source electrode. Then, dry etching is performed and a part of the interlayer insulating film 19 and one of the thermal oxide films 17 are formed. Part was removed. Subsequently, nickel was vacuum-deposited on the surface as the source electrode 110, photolithography was performed, and wet etching was performed for patterning. Further, nickel is deposited on the entire back surface as the drain electrode 111, and 1000 ° C., 5 min. Annealing was performed.
[0035]
When a voltage was applied between the gate and source of the trench MOSFET thus completed and the leakage current of the gate oxide film was measured, the leakage current was substantially constant until the gate-source voltage reached 30 V, and the gate-source breakdown voltage was 30V.
[0036]
When the cross section of the completed trench MOSFET was observed with a scanning electron microscope (SEM), it was found that a micro trench having a depth of about 0.3 μm and an upper width of about 0.3 μm was formed at the edge of the trench bottom. did.
[0037]
Cross-sectional SEM observation was performed in order to confirm the trench shape after completion of the first etching step and after completion of the second etching step. FIG. 5 shows the comparison.
[0038]
As can be seen from FIG. 5, in the trench shape after the completion of the second etching step, the depth of the microtrench is shallow, the width is wide, and the curvature radius of the upper corner is also large. Since etching species are consumed on the surface next to the trench when etching the entire surface without a mask, excessive distribution of the etching species at the bottom end of the trench is eliminated. In addition, since the RF power applied to the bias electrode is as low as 20 W and the ion energy is as low as several eV, isotropic etching can be performed, so that the upper corner with a small radius of curvature and protrusions such as micro-trench are also etched from the tip. As a result, the radius of curvature is increased, and as a result, trenching is relaxed.
[0039]
In this embodiment, a trench MOS having a high gate-source breakdown voltage is obtained, and the etching time is 50 minutes for the first etching and 10 minutes for the second etching, which is 60 minutes in total. The etching time can be greatly reduced as compared to 150 minutes in the embodiment.
[0040]
In this embodiment, a mixed gas of CF 4 and O 2 is used as an etching gas. However, if a mixed gas of SF 6 and O 2 is used, etching can be performed at a higher speed. For example, the SiC etching rate is 0.16 μm / min. Under the conditions of SF 6 = 20 sccm, O 2 = 0 to 20 sccm, 0.6 Pa, antenna coil RF 500 W, and bias RF 20 W. Met. Further, although aluminum is used as a mask material, nickel may be used.
[0041]
【The invention's effect】
As described above, the present invention can alleviate a shape abnormality called a micro-trench that occurs during deep trench etching of a silicon carbide semiconductor substrate. As a result, the gate-source breakdown voltage of the trench MOS can be improved.
[0042]
Further, the two-stage etching of the present invention can be performed in a shorter time than the one-stage etching under the condition that the amount of etching species is suppressed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a manufacturing process of a trench MOS according to an embodiment of the present invention. FIG. 2 is a schematic diagram showing a structure of the trench MOS. FIG. 3 is a diagram showing a manufacturing process of a conventional trench MOS. FIG. 5 is a cross-sectional view showing the shape of a trench obtained by a conventional trench MOS manufacturing process. FIG. 5 shows a trench after a first etching process and a second etching process of a trench MOS according to an embodiment of the present invention. FIG. 6 is a cross-sectional view showing the shape change. FIG. 6 is a diagram showing the distribution of etching species during trench etching.
DESCRIPTION OF SYMBOLS 1 Silicon carbide substrate 2 Epi layer 3 Source region 4 Al mask 5 Trench 6 Micro trench 7 Gate oxide film 8 Gate electrode 9 Interlayer insulating film 10 Source electrode 11 Drain electrode 21 Silicon carbide substrate 22 Epi layer 23 Source region 24 Al mask 25 Trench 26 Micro-trench 27 Gate oxide film 28 Gate electrode 29 Interlayer insulating film 210 Source electrode 211 Drain electrode 41 Micro-trench 42 Upper corner 51 Trench cross-sectional profile after the first etching step 52 Trench cross-sectional profile after the second etching step 61 Mask 62 Etching seed 63 Trench sidewall 64 Trench bottom end
