JP2007088168A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
JP2007088168A
JP2007088168A JP2005274295A JP2005274295A JP2007088168A JP 2007088168 A JP2007088168 A JP 2007088168A JP 2005274295 A JP2005274295 A JP 2005274295A JP 2005274295 A JP2005274295 A JP 2005274295A JP 2007088168 A JP2007088168 A JP 2007088168A
Authority
JP
Japan
Prior art keywords
trench
oxide film
etching
manufacturing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005274295A
Other languages
Japanese (ja)
Inventor
Setsuko Wakimoto
節子 脇本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Holdings Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Holdings Ltd filed Critical Fuji Electric Holdings Ltd
Priority to JP2005274295A priority Critical patent/JP2007088168A/en
Publication of JP2007088168A publication Critical patent/JP2007088168A/en
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device having a trench where an aperture ratio is ≥10% and ≤50% and a depth is ≥20 μm and ≤150 μm. <P>SOLUTION: The method includes a process for forming the trench by adopting an oxide film and a metallic film, which are formed in order on the surface of the semiconductor substrate, as a trench mask; and a process for forming a gate oxide film on the surface of the semiconductor substrate after the process. Furthermore, it is preferable that the method includes a process for performing isotropic etching with respect to the inner wall of the trench when the metallic film is removed after the process for forming the trench. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、トレンチを半導体基板に形成する半導体装置の製造方法に関し、特に、ＭＯＳＦＥＴ等の高耐圧デバイスにおいて深く、開口率の大きいトレンチを半導体基板に形成する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device in which a trench is formed in a semiconductor substrate, and more particularly, to a method for manufacturing a semiconductor device in which a deep trench having a large aperture ratio is formed in a semiconductor substrate.

従来から半導体基板の表面にトレンチを形成しＭＯＳＦＥＴ等の高耐圧デバイスを製造する方法が知られている。この製造方法では、トレンチの深さは１０μｍ以下と浅く、半導体基板（ウエハ）の表面におけるトレンチ開口率は１０％より小さいものが主流であった。しかしながら、近年さらに高耐圧、低オン抵抗のデバイスが要求されるようになり、従来より深く、開口率の大きいトレンチを形成する方法が必要になっている。特に、近年実用化が進められている超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を有するＭＯＳＦＥＴ等の半導体装置では、深さが２０〜１５０μｍ、開口率が１０〜５０％のトレンチを形成する必要がある。
深いトレンチをドライエッチングで形成する場合、半導体基板はプラズマ中に長時間曝されることになり、様々な問題が起きる。例えば、従来のように酸化膜をマスクとし、Ｓｉウエハ上にＳＦ６／Ｏ２ガス系プラズマを用いて深さ５０μｍのトレンチをエッチングする場合、マスクとの選択比が３０以上あったとしても酸化膜の厚さは２μｍ以上必要になる。厚い酸化膜を用いると、（１）酸化膜の成膜時間が長くコストが高くなる、（２）酸化膜のエッチング時間が長くコストが高くなる、（３）トレンチの幅のウエハ面内及びロット内での均一性が悪くなる、等の問題が生じる。 Conventionally, a method of manufacturing a high voltage device such as a MOSFET by forming a trench on the surface of a semiconductor substrate is known. In this manufacturing method, the depth of the trench is as shallow as 10 μm or less, and the trench opening ratio on the surface of the semiconductor substrate (wafer) is mainly less than 10%. However, in recent years, a device having a higher breakdown voltage and a lower on-resistance has been demanded, and a method for forming a trench having a deeper and higher aperture ratio than before has been required. In particular, in a semiconductor device such as a MOSFET having a super junction structure that has been put into practical use in recent years, it is necessary to form a trench having a depth of 20 to 150 μm and an aperture ratio of 10 to 50%.
When a deep trench is formed by dry etching, the semiconductor substrate is exposed to plasma for a long time, causing various problems. For example, a conventional mask oxide film as, the oxidation as a case of etching the trench depth 50μm using SF 6 / O 2 gas based plasma on a Si wafer, selectivity to the mask was more than 30 The film thickness needs to be 2 μm or more. When a thick oxide film is used, (1) the oxide film is formed for a long time and the cost is increased. (2) the oxide film is etched for a long time and the cost is increased. The problem that the uniformity in the inside becomes worse occurs.

また、超接合構造、すなわちドリフト層としてｎ型半導体領域とｐ型半導体領域とを交互に並列配置した構造をトレンチエッチングとトレンチ埋め込みエピタキシャル成長で作製すると、トレンチのウエハ面内開口率は例えば５０％程度になる。エッチングされるトレンチの開口率が大きいと、Ｓｉのエッチングレートが落ち、対酸化膜のマスク選択比は更に低くなる。このため、マスクとして更に厚い酸化膜が必要になり、従来は厚さ約２．５μｍの酸化膜を成膜してトレンチマスクとして用いていた。その結果、コストが高くなるだけでなく、非常に厚い酸化膜をエッチングすることになる為、酸化膜にサイドエッチングが生じ、トレンチマスクの幅が本来設計したトレンチ幅より広くなる不具合も生じた。その為、設計値とデバイス性能との間にズレが生じ、デバイス特性にも悪影響を及ぼしていた。   Further, when a super junction structure, that is, a structure in which n-type semiconductor regions and p-type semiconductor regions are alternately arranged in parallel as a drift layer, is produced by trench etching and trench-embedded epitaxial growth, the in-plane opening ratio of the trench is about 50%, for example. become. When the opening ratio of the trench to be etched is large, the etching rate of Si is lowered and the mask selectivity of the oxide film is further lowered. For this reason, a thicker oxide film is required as a mask. Conventionally, an oxide film having a thickness of about 2.5 μm is formed and used as a trench mask. As a result, not only the cost is increased, but also a very thick oxide film is etched, so that side etching occurs in the oxide film, resulting in a problem that the width of the trench mask becomes wider than the originally designed trench width. For this reason, there is a difference between the design value and the device performance, which adversely affects the device characteristics.

以上のように、従来の浅く、開口率の小さいトレンチを形成する場合にはマスクとなる酸化膜の選択比が問題となることはなかったが、近年必要とされるようになった深く、開口率の大きいトレンチを形成する場合には問題となる。
これらの問題を解決するには、トレンチマスクの選択比を大きくする方法が考えられる。特許文献１には、トレンチを形成するマスクとして金属膜を用いる製造方法が開示されている。
特公平６−６５２２１号公報 As described above, in the case of forming a conventional shallow trench with a small aperture ratio, the selection ratio of the oxide film serving as a mask did not become a problem, but the deeper opening that has recently become necessary. This is a problem when a trench with a high rate is formed.
To solve these problems, a method of increasing the selectivity of the trench mask can be considered. Patent Document 1 discloses a manufacturing method using a metal film as a mask for forming a trench.
Japanese Examined Patent Publication No. 6-65221

しかしながら、金属膜をマスクとしてトレンチエッチングを行うと、半導体基板の表面とトレンチ内壁に金属汚染が生じ、この汚染された半導体表面にゲート酸化膜を形成すると、所望のゲート特性を得られない等の不具合が生じる。その為、従来はゲート酸化膜形成前のトレンチエッチング工程で金属膜をマスクとして用いることはなかった。
本発明は、上述の様な深く、開口率の大きいトレンチを形成する場合の問題点を解決するものであり、その目的は、金属汚染によるデバイス特性の劣化がなく、コストの安いトレンチエッチングを実現することが可能な半導体装置の製造方法を提供することにある。 However, if trench etching is performed using a metal film as a mask, metal contamination occurs on the surface of the semiconductor substrate and the inner wall of the trench. If a gate oxide film is formed on the contaminated semiconductor surface, desired gate characteristics cannot be obtained. A malfunction occurs. Therefore, conventionally, the metal film has not been used as a mask in the trench etching process before forming the gate oxide film.
The present invention solves the problems in forming a deep trench with a large aperture ratio as described above, and its purpose is to realize low-cost trench etching without deterioration of device characteristics due to metal contamination. Another object of the present invention is to provide a method of manufacturing a semiconductor device that can be used.

本発明は、ゲート酸化膜を有する半導体装置の製造方法において、半導体基板の表面における開口率が１０％以上５０％以下であり、深さが２０μｍ以上１５０μｍ以下であるトレンチを形成するトレンチマスクとして金属膜を用いることを特徴とする。
すなわち、上記の目的は、半導体基板の表面に順に形成した酸化膜と金属膜とをトレンチマスクとして、開口率が１０％以上５０％以下であり、深さが２０μｍ以上１５０μｍ以下であるトレンチを形成する工程と、この工程の後に半導体基板の表面にゲート酸化膜を形成する工程とを有する半導体装置の製造方法により解決される。金属膜を用いることで酸化膜のみをマスクとする場合よりコストの安いトレンチエッチングを実現することが可能となる。 The present invention provides a method for manufacturing a semiconductor device having a gate oxide film, wherein a metal is used as a trench mask for forming a trench having an aperture ratio of 10% to 50% and a depth of 20 μm to 150 μm on the surface of the semiconductor substrate. It is characterized by using a film.
That is, the above object is to form a trench having an aperture ratio of 10% to 50% and a depth of 20 μm to 150 μm using an oxide film and a metal film sequentially formed on the surface of the semiconductor substrate as a trench mask. And a method of manufacturing a semiconductor device having a step of forming a gate oxide film on the surface of the semiconductor substrate after this step. By using a metal film, trench etching can be realized at a lower cost than when only the oxide film is used as a mask.

また、前記のトレンチを形成する工程の後に、前記金属膜を除去した後、前記トレンチの内壁を等方性エッチングする工程を有することが望ましい。この工程により金属汚染によるデバイス特性劣化をなくすことができる。
なお、ここで「開口率」とは、本発明の方法によりトレンチを形成する半導体基板の面の面積に対するトレンチ開口部の面積の割合をいう。 Preferably, after the step of forming the trench, after the metal film is removed, an inner wall of the trench is isotropically etched. This process can eliminate device characteristic deterioration due to metal contamination.
Here, the “aperture ratio” means the ratio of the area of the trench opening to the area of the surface of the semiconductor substrate on which the trench is formed by the method of the present invention.

上述の様に、金属汚染によるデバイス特性劣化がなく、コストの安いトレンチエッチングを実現することが可能な半導体装置の製造方法を提供することができる。   As described above, it is possible to provide a method for manufacturing a semiconductor device that can realize trench etching at low cost without deterioration of device characteristics due to metal contamination.

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の製造方法を示す模式的断面図である。図１（ａ）に示すように、半導体基板１上にトレンチマスク５となる酸化膜２と金属膜３をこの順に成膜し、さらにこれらをパターニングするためのレジスト４を形成する。半導体基板としては（１００）を主面とする一の導電型を有するＳｉ（シリコン）基板が好適である。超接合構造を形成する場合に、トレンチ内での半導体のエピタキシャル成長を円滑に行なうことができるからである。酸化膜と金属膜の厚さは形成するトレンチの深さにより適宜選択することができる。例えば、酸化膜と金属膜の厚さを夫々３０００Å、５０００Åとするとよい。また、金属膜としてはＡｌ（アルミニウム）膜が好適である。
次に、図１（ｂ）に示すように、金属膜３と酸化膜２をドライエッチングし、レジスト４を剥離して、トレンチマスク５を形成する。ドライエッチングには公知の方法を用いればよい。例えば金属膜がＡｌ膜の場合にはＢＣｌ３とＣｌ２の混合ガスを用いる異方性プラズマエッチングを用いることができる。また、Ｓｉ酸化膜のドライエッチングには、例えばＣＦ４、ＣＨＦ３とＡｒからなる混合ガスを用いた異方性プラズマエッチングを行えば良い。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic cross-sectional view showing the production method of the present invention. As shown in FIG. 1A, an oxide film 2 and a metal film 3 to be a trench mask 5 are formed in this order on a semiconductor substrate 1, and a resist 4 for patterning these is formed. As the semiconductor substrate, a Si (silicon) substrate having one conductivity type with (100) as the main surface is suitable. This is because when the super junction structure is formed, the semiconductor can be epitaxially grown in the trench smoothly. The thicknesses of the oxide film and the metal film can be appropriately selected depending on the depth of the trench to be formed. For example, the thickness of the oxide film and the metal film may be 3000 mm and 5000 mm, respectively. Moreover, an Al (aluminum) film is suitable as the metal film.
Next, as shown in FIG. 1B, the metal film 3 and the oxide film 2 are dry-etched, the resist 4 is peeled off, and a trench mask 5 is formed. A known method may be used for dry etching. For example, when the metal film is an Al film, anisotropic plasma etching using a mixed gas of BCl 3 and Cl 2 can be used. For dry etching of the Si oxide film, anisotropic plasma etching using a mixed gas composed of, for example, CF 4 , CHF 3 and Ar may be performed.

次に、図１（ｃ）に示すように、トレンチマスク５を用いてトレンチ６を形成する。トレンチのエッチングには、例えばＳＦ６（六フッ化硫黄）とＯ２（酸素）の混合ガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ−Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式のプラズマエッチャーを用いれば良い。エッチングの条件はトレンチの深さ等により適宜選択することができる。例えばＳＦ６とＯ２の流量比は約１．０対０．８〜１．０対２．０であり、エッチングチャンバ内の圧力は約１５ｍＴｏｒｒ〜３５ｍＴｏｒｒ（約２Ｐａ〜５Ｐａ）であり、プラズマパワーは４００〜１２００Ｗであり、バイアスパワーは１００〜２００Ｗとするとよい。深さ５０μｍのトレンチを形成する場合には、ＳＦ６とＯ２の流量を夫々１００ｓｃｃｍ（標準状態での流量 ｃｍ３／ｍｉｎ）とし、プラズマパワーを８００Ｗ、バイアスパワーを１００Ｗ、エッチングチャンバ内の圧力を３Ｐａ、エッチング時間を３０分とする条件を用いる。なお、このトレンチのエッチング条件では、ＳＦ６とＯ２の流量比が重要である。Ｏ２の流量が前述の比率より多いとエッチングの際ＳｉＯｘ等のパーティクルが発生してトレンチ内壁に付着し、少ないとトレンチの内壁が荒れるからである。 Next, as shown in FIG. 1C, a trench 6 is formed using the trench mask 5. For the etching of the trench, for example, an ICP (Inductively-Coupled Plasma) plasma etcher using a mixed gas of SF 6 (sulfur hexafluoride) and O 2 (oxygen) may be used. Etching conditions can be appropriately selected depending on the depth of the trench and the like. For example the flow ratio of SF 6 and O 2 is about 1.0 to 0.8 to 1.0 vs 2.0, the pressure in the etch chamber is about 15MTorr～35mTorr (about 2Pa～5Pa), plasma power Is 400 to 1200 W, and the bias power is preferably 100 to 200 W. When a trench having a depth of 50 μm is formed, the flow rates of SF 6 and O 2 are each 100 sccm (flow rate cm 3 / min in the standard state), the plasma power is 800 W, the bias power is 100 W, and the pressure in the etching chamber Is 3 Pa and the etching time is 30 minutes. In this trench etching condition, the flow ratio of SF 6 and O 2 is important. This is because when the flow rate of O 2 is larger than the above-mentioned ratio, particles such as SiOx are generated during the etching and adhere to the inner wall of the trench, and when the flow rate is smaller, the inner wall of the trench becomes rough.

続いて、図１（ｄ）に示すように酸化膜２が残るように金属膜３を除去する。金属膜がＡｌ膜の場合、除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）か、或いは硫酸過水（Ｈ２ＳＯ４とＨ２Ｏ２の混合液）によるウエットエッチングが適している。ウエットエッチングはＣＭＰよりコストが安く済む。しかし、エッチングレートが低い為、Ａｌの残膜厚が厚い場合は、ＣＭＰの方が好適である。ＣＭＰのスラリーとしては、アルミナ砥粒をｐＨ＝４の酸性研磨液に分散したものに酸化剤を加えて用いれば良い。
次にトレンチの側壁及び底面の金属汚染された領域７を除去する。この汚染はトレンチエッチングと金属膜除去の際、金属膜が飛散し、トレンチ内壁に付着することで生じるものである。トレンチ内には、この後、半導体をエピタキシャル成長させるので、このような汚染された領域を除去することが重要である。 Subsequently, the metal film 3 is removed so that the oxide film 2 remains as shown in FIG. In the case where the metal film is an Al film, as a removing method, wet etching using CMP (Chemical Mechanical Polishing) or sulfuric acid / hydrogen peroxide (mixed solution of H 2 SO 4 and H 2 O 2 ) is suitable. Wet etching is less expensive than CMP. However, since the etching rate is low, CMP is preferable when the remaining film thickness of Al is thick. The CMP slurry may be used by adding an oxidizing agent to a dispersion of alumina abrasive grains in an acidic polishing liquid having a pH = 4.
Next, the metal-contaminated region 7 on the side wall and bottom surface of the trench is removed. This contamination is caused by the metal film scattering and adhering to the inner wall of the trench during trench etching and metal film removal. Since the semiconductor is then epitaxially grown in the trench, it is important to remove such contaminated regions.

金属汚染領域７を除去する方法としては、酸化剤により半導体基板１を強制酸化しトレンチ内に酸化膜を形成した後、この酸化膜をＨＦ（フッ酸）で除去する方法か、またはドライエッチング法を用いることができる。
前者の方法で用いる酸化剤は、半導体（シリコン）を酸化することのできるものであれば特に限定されないが、好適にはＳＣ−１（ＮＨ４ＯＨ、Ｈ２Ｏ２とＨ２Ｏの混合液）、Ｈ２Ｏ２や硫酸過水を挙げることができる。
ＳＣ−１の薬液比率はトレンチ内壁の荒れ具合によって調整する必要があるが、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５〜１：２：７の比率とすれば良く、その温度は７０℃以上とすればよい。好適には、その比率を１：１：５とするとよい。また、酸化された領域を除去するには濃度約０．５％のＨＦを用いることができる。 As a method of removing the metal contamination region 7, a method of forcibly oxidizing the semiconductor substrate 1 with an oxidant to form an oxide film in the trench and then removing the oxide film with HF (hydrofluoric acid) or a dry etching method Can be used.
The oxidizing agent used in the former method is not particularly limited as long as it can oxidize a semiconductor (silicon), but preferably SC-1 (mixture of NH 4 OH, H 2 O 2 and H 2 O). ), H 2 O 2 and sulfuric acid / hydrogen peroxide.
The chemical ratio of SC-1 needs to be adjusted depending on the roughness of the inner wall of the trench, but it may be a ratio of NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5 to 1: 2: 7. The temperature may be 70 ° C. or higher. Preferably, the ratio is 1: 1: 5. Further, HF having a concentration of about 0.5% can be used to remove the oxidized region.

後者の方法としてはケミカルドライエッチング（ＣＤＥ）法を用いる。これはトレンチ内壁を等方的にエッチングする必要があるためである。
ＣＤＥの条件として、用いるガスはＣＦ４（四フッ化炭素）とＯ２（酸素）の混合ガスが望ましく、その流量比率は１：０．５から１：１．５の範囲であり、好ましくは１：１である。また、半導体基板の温度は６０℃以上であり、７０℃以上とすることが望ましい。この条件でエッチングを行うと、酸化膜２（ＳｉＯ２）はエッチングされず、半導体（Ｓｉ）のみが等方性エッチングされる。なお、トレンチ内壁には、自然酸化膜など酸化膜系の異物やトレンチエッチングによって付着したＳｉＯｘ系の反応生成物が残存していることがある。これらの異物はマスクとなって等方性エッチングを阻害するので、エッチングを行う直前に、ＨＦで除去しておくことが望ましい。 As the latter method, a chemical dry etching (CDE) method is used. This is because the trench inner wall needs to be isotropically etched.
As a condition for CDE, the gas used is preferably a mixed gas of CF 4 (carbon tetrafluoride) and O 2 (oxygen), and the flow rate ratio is in the range of 1: 0.5 to 1: 1.5, preferably 1: 1. Further, the temperature of the semiconductor substrate is 60 ° C. or higher, and preferably 70 ° C. or higher. When etching is performed under these conditions, the oxide film 2 (SiO 2 ) is not etched, and only the semiconductor (Si) is isotropically etched. In addition, oxide film-based foreign matters such as a natural oxide film or SiOx-based reaction products attached by trench etching may remain on the inner wall of the trench. Since these foreign substances act as a mask and inhibit isotropic etching, it is desirable to remove them with HF immediately before etching.

以上説明した製造方法は、深いトレンチ６内に基板と導電型の異なる半導体をエピタキシャル成長させ超接合構造を形成する方法として好適である。酸化膜２の厚さを薄くすることができるため、基板の製造コストを約２０％削減する事ができるとともに、設計通りの幅のトレンチを形成することができる。また、エピタキシャル成長の際、マスク酸化膜２を残しておけば、トレンチ内部以外の領域に半導体が成長するのを防ぐことができる。
トレンチを形成した後のゲート酸化膜の形成等、半導体装置の製造には従来公知のものを用いることができる。
以上の方法により超接合構造を形成した半導体基板を用いて高耐圧ＭＯＳＦＥＴやＩＧＢＴ等を作製すれば、トレンチ形成後にゲート酸化膜を形成する場合でも、金属汚染によるデバイス特性の劣化を防ぐことができる。 The manufacturing method described above is suitable as a method for forming a superjunction structure by epitaxially growing a semiconductor having a different conductivity type from the substrate in the deep trench 6. Since the thickness of the oxide film 2 can be reduced, the manufacturing cost of the substrate can be reduced by about 20%, and a trench having a width as designed can be formed. Further, if the mask oxide film 2 is left during the epitaxial growth, the semiconductor can be prevented from growing in a region other than the inside of the trench.
A conventionally well-known thing can be used for manufacture of a semiconductor device, such as formation of the gate oxide film after forming a trench.
If a high breakdown voltage MOSFET, IGBT, or the like is manufactured using a semiconductor substrate having a superjunction structure formed by the above method, deterioration of device characteristics due to metal contamination can be prevented even when a gate oxide film is formed after trench formation. .

本発明の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of this invention.

符号の説明Explanation of symbols

１ 半導体基板
２ 酸化膜
３ 金属膜
４ レジスト
５ トレンチマスク
６ トレンチ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Oxide film 3 Metal film 4 Resist 5 Trench mask 6 Trench

Claims (6)

半導体基板の表面に順に形成した酸化膜と金属膜とをトレンチマスクとして、開口率が１０％以上５０％以下であり、深さが２０μｍ以上１５０μｍ以下であるトレンチを形成する工程と、この工程の後に半導体基板の表面にゲート酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 A step of forming a trench having an aperture ratio of 10% to 50% and a depth of 20 μm to 150 μm using an oxide film and a metal film sequentially formed on the surface of the semiconductor substrate as a trench mask; And a step of forming a gate oxide film on the surface of the semiconductor substrate later. 前記のトレンチを形成する工程の後に、前記金属膜を除去した後、前記トレンチの内壁を等方性エッチングする工程を有することを特徴とする請求項１記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of isotropically etching an inner wall of the trench after the metal film is removed after the step of forming the trench. 前記等方性エッチングの方法が、酸化剤による前記トレンチの内壁への酸化膜の形成とＨＦによる酸化膜の除去とからなることを特徴とする請求項１または２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein the isotropic etching method includes formation of an oxide film on an inner wall of the trench with an oxidizing agent and removal of the oxide film with HF. 4. . 前記等方性エッチングの方法が、少なくともＣＦ４ガスとＯ２ガスを用いるケミカルドライエッチング法であることを特徴とする請求項１または２に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the isotropic etching method is a chemical dry etching method using at least CF 4 gas and O 2 gas. 前記等方性エッチングにおいて、ＣＦ４ガスとＯ２ガスの流量比が、１：０．５以上１：１．５以下であり、かつ半導体基板の温度が６０℃以上であることを特徴とする請求項４記載の半導体装置の製造方法。 In the isotropic etching, the flow rate ratio of CF 4 gas and O 2 gas, 1: 0.5 or more 1: 1.5 or less, and the temperature of the semiconductor substrate is characterized in that at 60 ° C. or higher A method for manufacturing a semiconductor device according to claim 4. 前記金属膜がＡｌであることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the metal film is Al.
JP2005274295A 2005-09-21 2005-09-21 Method for manufacturing semiconductor device Withdrawn JP2007088168A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005274295A JP2007088168A (en) 2005-09-21 2005-09-21 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005274295A JP2007088168A (en) 2005-09-21 2005-09-21 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2007088168A true JP2007088168A (en) 2007-04-05

Family

ID=37974861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005274295A Withdrawn JP2007088168A (en) 2005-09-21 2005-09-21 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2007088168A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009147000A (en) * 2007-12-12 2009-07-02 Seiko Instruments Inc Method of manufacturing semiconductor device
JP2011508431A (en) * 2007-12-21 2011-03-10 ラム リサーチ コーポレーション Silicon deep etching with silicon structure fabrication and profile control

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665221B2 (en) * 1984-12-10 1994-08-22 株式会社日立製作所 Method for manufacturing semiconductor device
JP2005056868A (en) * 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd Method of manufacturing silicon carbide semiconductor device
JP2005150399A (en) * 2003-11-14 2005-06-09 Fuji Electric Holdings Co Ltd Manufacturing method of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665221B2 (en) * 1984-12-10 1994-08-22 株式会社日立製作所 Method for manufacturing semiconductor device
JP2005056868A (en) * 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd Method of manufacturing silicon carbide semiconductor device
JP2005150399A (en) * 2003-11-14 2005-06-09 Fuji Electric Holdings Co Ltd Manufacturing method of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009147000A (en) * 2007-12-12 2009-07-02 Seiko Instruments Inc Method of manufacturing semiconductor device
JP2011508431A (en) * 2007-12-21 2011-03-10 ラム リサーチ コーポレーション Silicon deep etching with silicon structure fabrication and profile control
JP2013243379A (en) * 2007-12-21 2013-12-05 Lam Research Corporation Method and apparatus for etching feature on silicon layer

Similar Documents

Publication Publication Date Title
JP4450245B2 (en) Manufacturing method of semiconductor device
JP4961668B2 (en) Manufacturing method of semiconductor device
US6589879B2 (en) Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US8383485B2 (en) Epitaxial process for forming semiconductor devices
KR100799121B1 (en) Method for fabricating the same of semiconductor device with bulb recess gate
JP2007035860A (en) Manufacturing method of semiconductor device
US8507386B2 (en) Lateral uniformity in silicon recess etch
JP2007173383A (en) Method for forming trench element separation region, method for forming silicon nitride film liner, and manufacturing method of semiconductor device
US7462562B2 (en) Fabrication method of semiconductor device
US11127840B2 (en) Method for manufacturing isolation structure for LDMOS
JP2007019468A (en) Manufacturing method of semiconductor device
JP2007184356A (en) Etching method
JP2006066726A (en) Manufacturing method of semiconductor device and semiconductor substrate
JP2008010724A (en) Semiconductor device, and its manufacturing method
JP2008078439A (en) Method of manufacturing semiconductor device
US20080160769A1 (en) Method for fabricating semiconductor device with recess gate
JP2007088168A (en) Method for manufacturing semiconductor device
JP2007036018A (en) Method of manufacturing semiconductor device
JP4182177B2 (en) Manufacturing method of semiconductor device
JP4946017B2 (en) Manufacturing method of semiconductor device
JP2010021240A (en) Manufacturing method of semiconductor device
JP2005136097A (en) Method of manufacturing semiconductor device
JP5012856B2 (en) Manufacturing method of semiconductor device
US20220271149A1 (en) Method of engraving a three-dimensional dielectric layer
KR100912987B1 (en) Method of forming trench of semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080812

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Effective date: 20090219

Free format text: JAPANESE INTERMEDIATE CODE: A7424

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A761 Written withdrawal of application

Effective date: 20100906

Free format text: JAPANESE INTERMEDIATE CODE: A761