WO1985003371A1 - Circuit for calculating finite fields - Google Patents

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WO1985003371A1
WO1985003371A1 PCT/JP1985/000017 JP8500017W WO8503371A1 WO 1985003371 A1 WO1985003371 A1 WO 1985003371A1 JP 8500017 W JP8500017 W JP 8500017W WO 8503371 A1 WO8503371 A1 WO 8503371A1
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finite field
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Katsuya Hori
Tsuneo Furuya
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Sony Corporation
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    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/0307—Logarithmic or exponential functions

Definitions

  • the present invention relates to a finite field arithmetic circuit applied to an encoder and a decoder for an error correction code.
  • a finite field circuit is used as the hardware of the parity generation circuit, the syndrome generation circuit, and the error correction circuit.
  • a finite field is a field with p m elements derived from a primitive polynomial P (X) of degree m. For error-correcting codes, the case of (p-2) is important. The present invention is applied to the finite field of (P-2).
  • a read-solomon code is used as an error correction code for the main channel of a digital audio disc (called a compact disc), and its decoding circuit is a hard-wired system using a TTL circuit.
  • the configuration is as follows.
  • the speed of operation of microprocessors and the increase in storage capacity have been remarkable. If a general-purpose microprocessor can configure a parallel correction circuit, there is no need to design a new L-SI, and low cost can be achieved. It can be achieved.
  • the sub-coding signal of the above-mentioned digital audio disc has a lower data rate than the main channel, and digital data such as video data is recorded using the digital audio disc. In this case, it is possible to temporarily buff the reproduced data, and in these cases, it is possible to realize a decoder of the error correction code by a general-purpose microprocessor.
  • an object of the present invention is to provide a finite field arithmetic circuit in which the required amount of memory such as R ⁇ M and registers is reduced and the surface area scale is reduced.
  • Another object of the present invention is to provide a finite field circuit for reducing the number of steps required by reducing the required number of memories, thereby increasing the processing speed. is there.
  • Still another object of the present invention is to provide a finite field arithmetic circuit capable of performing multiplication or division of any two elements on a finite field by a program-stored method.
  • a still further object of the present invention is to provide a finite field operation HI path suitable for an encoder and a decoder of an error correction code. Disclosure of the invention
  • the present invention provides a finite field arithmetic circuit that performs multiplication or division of an arbitrary element on a finite field with (where or is a root of a primitive polynomial of the finite field)
  • An accumulator that stores the arbitrary element 1 ; an adder that adds the contents of the accumulator and the vector representation of the primitive polynomial (mod. 2); and a bit of the accumulator It is a finite field arithmetic circuit including a shift and a control unit for program-controlling the operation of the Kamino device.
  • the present invention relates to a finite field arithmetic circuit that performs multiplication or division of two elements orj (where or is a root of a primitive polynomial of a finite field) on a finite field,
  • a first table for generating the exponent from the element of the finite field a second table for generating the element of the finite field from the exponent, a binary operator for performing addition and subtraction of the exponent, 'A finite field arithmetic circuit including a control unit for program-controlling the data conversion performed by the second table and the operation of the binary arithmetic unit.
  • FIG. 1 is a block diagram of an embodiment of the present invention
  • FIGS. 2II and 3 are flow charts and diagrams used for explaining a multiplication operation of the embodiment.
  • 4 and 5 are flowcharts and schematic diagrams used to explain the division operation of this embodiment
  • FIG. 6 is a block diagram of another embodiment of the present invention
  • FIG. 7 and 8 are schematic diagrams used to explain the table of the other embodiment
  • FIG. 9 is a flowchart used to explain the multiplication operation of the other embodiment
  • FIG. 10 is another flowchart.
  • Example division operation Fig. 11 is a block diagram of a digital audio disk playback circuit to which the present invention can be applied
  • Fig. 12 is a digital audio disk playback data.
  • FIGS. 13 and 14 are a schematic diagram and a block diagram used for explaining the error correction circuit.
  • 1 indicates a storage unit
  • 2 indicates an accumulator and a performance unit
  • 3 indicates a control unit.
  • G F a primitive polynomial
  • Register 4 of storage unit 1 contains the primitive polynomial P () Stored are 0's (0 1 0 0 0 0 0 1 1) with the 0 added to the top of the vector representation.
  • the storage unit 1 is provided with a program R0M5, a RAM 6, and a determination circuit 7.
  • the program R0M5 is supplied with an address from an address generator (not shown) to which the judgment output of the judgment circuit ⁇ is supplied, and the instructions are generated in a predetermined order from the program R ⁇ M5. .
  • This instruction is supplied to the control unit 3, and the control unit 3 generates a control signal for controlling each of the path 8, the path 9, the accumulator, and the exercise unit 2.
  • the accumulator / arithmetic unit 2 adds (mod. 2) of the contents of the accumulator 10 and the contents of the accumulator 10 and the contents of the register 4 via the path 8, and outputs the added output.
  • An adder 11 is provided to be provided to the accumulator 10.
  • the accumulator 10 is configured to perform an i-bit left shift or a 1-bit right shift operation in response to a control signal from the control unit 3. It is set to 0 by the a force of the head heat register 12 of the section.
  • the Aki Interview beam rater 1 0, with data from 3 AM 6 via Nono 3 scan 9 is Se Tsu bets, the operation output is supplied to the RA. 6 through the path 9.
  • RAM 6 force is read six bit et o 1 Nobeku Torr representation, Bruno, it is stored in the accumulator 1 0 through the 'scan 9.
  • bit 0 force is stored in the 8-bit Aki Interview beam rater 1 0 bit 0 to bit 7, as shown in 3 A view, bit 0 force, until et bit 5, or 1 6 bits (35, 34, 33, 32, 3 ⁇ 3) of the vector representation are stored.
  • accumulator 10 is shifted one bit to the left.
  • the third BU shows a state in which one bit has been lifted to the left.
  • a judgment circuit Checks whether bit 6 of accumulator 10, that is, a 5 ′, is 0.
  • the 6-bit from the bit 0 of the accumulator 1 0 to bit 5 (a *, a 3, a 2, a have a., 0) is (Q ⁇ ⁇ x ), And is output from the accumulator 10 to the RAM 6 via the node 9.
  • this one embodiment ′ can perform the division of (ai ⁇ a).
  • FIG. 4 shows a flowchart of the division operation.
  • vector expressions have been six bits from RAM 6 via the path 9 (a 5 ⁇ a.) Is as shown in 5 A view, bit 5 bit 0 of accumulator array data 1 0 Stored by Next, bit 0 or a. Is determined by the decision circuit 7 as to whether or not is zero.
  • bit 0 0
  • the accumulator 10 is shifted right by one bit, and is in the fifth state.
  • bits 0 to 5 of the accumulator 10 are supplied to RA # 6 via path 9 as divisional calculation power and stored in RAM6.
  • the multiplication of (N 1 ⁇ ») or the division of ( ⁇ ⁇ ⁇ ⁇ ) may be performed by repeating the above-described exercise process ⁇ times.
  • FIG. 6 shows another embodiment of the present invention.
  • the present invention is applied to an arithmetic circuit for multiplying or dividing any two elements on a finite field and as.
  • 21 indicates R0M
  • 22 indicates RAM
  • 23 indicates CPU.
  • the RAM 21 has a memory area 24 to which a program instruction is written, a memory area 25 to which a first table for data conversion is written, and a memory area to which a second table is written. Area
  • the CPU 23 includes a control unit 27, an index register 28, and an arithmetic unit 29 including an accumulator.
  • the index register 28 is coupled to the RA 22 via a node 30, and the arithmetic unit 29 is coupled to the RAM 22 via a path 32. It has been.
  • the contents of the index register 28 are set to the address of the memory area 25 and the memory area 26 of R0M2 "1 through the node 31 and the path register 34.
  • the data output from the memory area 25 and the memory area 26 of R0M21 is supplied to the arithmetic unit 29 via the path 33.
  • the control station 27 receives the instruction read from the memory area 24 of R 0 21, and stores the index register 28, the operation unit 29, and the paths 30, 3 ⁇ , 32, 3. Control signal for controlling 3, 3 4 Occurs.
  • an output of an address counter is supplied to the memory area 24.
  • the vectorized data from RAM 22 is transferred to index register 28 via bus 30. It is checked whether 1 stored in the index register 28 is a zero element. At the time of the zero element, the multiplication output is naturally zero, so the zero element is transferred to the accumulator of the arithmetic unit 29 via the bus 34, and the arithmetic operation ends.
  • the value obtained by adding ⁇ to the contents of the index register 28 is supplied as an address to R0M21 via the path 3i, and the contents of the memory area 25 are stored. According to the table, the exponent i is accessed from R 0 2 1, and the exponent i is stored in the accumulator of the operation unit 29 via the path 33.
  • index register 28 When c i is not a zero element, the contents of index register 28 plus ⁇ are added to R 0 ⁇ 21 via path 31.
  • the exponent j is accessed from R ⁇ 21 by the table in the memory area 25, and the exponent j is supplied to the operation unit 29 via the path 33.
  • (i + j) is added, and the addition result is stored in the accumulator of the operation unit 29.
  • the calculation unit 29 calculates (mod + 63) of (i + j).
  • the value of (i + j) (mod. 63) passes through the path 3 to the index register 28. Is stored.
  • the value obtained by adding m to the contents of the index register 28 is supplied as the address of the ROM 21 via the path 31, and the vector representation value of + is obtained from the table of the memory area 26. It is accessed and stored in the key “5: Murator” of Nobube 29 through “No. 3” and “3”.
  • n to the contents of the index register 2 8 is Kyoawase as add-less in R 0 M 2 1 via a path 3 1 those Camino ', MEMO Li region 2 5 tables, RO Exponent i is accessed from M 21, and exponent i is stored in the accumulator of operation unit 29 via path 33.
  • the value obtained by adding m to the contents of the index register 28 is supplied as the address of the ROM 21 via the path 31, and the table of the memory area 26 is used to express “in vector”.
  • the value is accessed and stored in the accumulator of the operation unit 29 via the node 33.
  • the vector expression value of (o ⁇ ⁇ or j ) is transmitted via the path 32 as necessary.
  • the tangible arithmetic circuit to which the above-mentioned invention is applied is used for a decoder of a color correction code, for example, a lead's solomon code.
  • This error correction code is used to reproduce the digital audio disc playback signal. Used for the sub-coding signal contained in it.
  • Fig. 11 shows the configuration of the playback circuit of an optical digital audio disc (a so-called compact disc), which was read from the disc to the input terminal indicated by 41 by an optical head.
  • the reproduction signal is supplied to the EFM demodulation circuit 42.
  • the digital signal recorded on the disc is EFM modulated.
  • EFM modulation uses an 8-bit data that is a preferred 14-bit (ie, a 14-bit signal with a longer minimum inversion time and less low-frequency content for the modulated signal). This is a method of converting blocks into blocks.
  • the digital audio signal returned to the 8-bit data by the EFM demodulation circuit 42 is supplied to the error correction circuit 43 and error correction is performed.
  • the digital audio signal of one channel of the stereo audio signal output from the error correction circuit 43 is supplied to the D / A converter 44, where it is converted into an analog signal, and the low-pass filter is output. It is taken out to output terminal 4 6 via 4 5.
  • the digital audio signal of the other channel output from the error correction circuit 43 is supplied to a D / A converter 47, converted into an analog signal, and output via a low-pass filter 48. It is taken out.
  • the playback signal from the disc contains a control or display digital signal called a subcoding signal in addition to the stereo audio signal.
  • the sub-coding signal includes eight bits for each frame of the recorded data, and repeats at a cycle of 98 frames.
  • the sub-coding signal is included in the first two frames of every 98 frames.
  • the synchronization signal of the reading signal is inserted.
  • the 8 bits of the 1.4 subcoding signal are distinguished from ( ⁇ , Q, R, S, ⁇ , U, V, W).
  • ⁇ The channel is used to distinguish between the recording section and the recording section of the music signal of the disc.
  • the Q channel is a music number assigned to each of the music signals on the disc, an index that further divides the music, and a time code that increases in the music section and decreases in the pause section.
  • a time code that changes sequentially from the beginning of the program area of the disc, and a control bit that indicates whether or not there is brilliancy.
  • a CRC code for detecting a color is inserted in the 16th frame at the end of the 98 frames. It is possible to perform cueing of specified music using the sub-coding signals of the ⁇ channel and the Q channel.
  • the R channel to W channel are used to display the lyricist, composer, commentary, poetic, etc. of the song recorded on the disc, and to provide audio commentary.
  • 96 frames of data excluding the sync pattern and the ⁇ and Q channels are packetized.
  • a (6 x 96) bit bucket is further divided into four packs of 24 symbols.
  • the first symbol of each pack is a command, the next 19 symbols are data, and the remaining 4 symbols are the parity of the error correction code of each pack.
  • This command is a 6-bit command consisting of a 3-bit mode and a 3-bit item.
  • the data type graphics data, static Image data, sound data, etc.
  • the three bits of the item represent more detailed operation mode information for each mode.
  • the sub-coding signal described above is separated by the EFM demodulation circuit 42 and stored in the memory 50, and the sub-coding signals of the R to W channels are error-corrected by the error correction circuit 51. —It will be corrected.
  • the data of the P channel and the Q channel in the sub-coding signal are supplied to the system controller (not shown).
  • the sub-coding signals of the R to W channels output from the error correction circuit 51 are written to the non-volatile memory 52 in the case of graphic data or still image data, and are stored in the non-volatile memory.
  • the data read from the memory 52 is supplied to the display control circuit 53 and displayed on a display device 54 such as a CRT display.
  • the D / A converter 55 and the rho / no converter is taken out to the output terminal 57 via the filter 56.
  • FIG. 13A shows the symbol clock (7.35 kHz) of the sub-coding signal in the reproduced data
  • Fig. 13B shows the input symbols.
  • the error correction circuit 51 corrects the error one pack at a time as shown in FIG. 13C, and outputs the already decoded packs during this error correction operation as shown in FIG. 13D. .
  • the error correction circuit 51 has a CPU 61, a ROM 62 in which a program is written, and a RAM 63 for a work area.
  • the error correction circuit 51 stores the software memory 50 in the RAM 63, and the like. Huku's 24 symbols are written Input operation, error calculation operation for calculating the syndrome, error location calculation and error correction using the data read from RAM 63, and outputting the data after error correction from RAM 63. Output operation is performed under the control of the CPU 61.
  • Reed-Solomon code is used as an error correction code for a (624) bit pack.
  • the rie de Seo Romo down code, on GF (2 "), those primitive polynomial of (P (X) X 6 + + 1). Burr tee inspection
  • the error checks the magnitude of the error.
  • D BZA.
  • the error pattern obtained for the reproduced error symbol may be added by (mod. 2).
  • the operation time of the finite field according to the present invention is Road applies.
  • the multiplication and division of the element on the vector-represented GF ( 26 ) are performed.
  • the data transmission rate of the sub-coding signal of the digital disk is slower than that of the data of the main channel, and the error correction circuit 51 of the sub-coding signal can be used for general purpose by applying the present invention. It can be configured using a micro computer.
  • the original vector representation on a finite field is used as is, without using R 0 M, and without requiring the judgment of the exponent (mod. 2 n -1).
  • the above multiplication ⁇ cc i xa) and division (>> i ⁇ oc) can be performed. Therefore, the size of the hardware can be reduced, and the number of steps for the operation can be significantly reduced. If the present invention is applied to a Reed-Solomon code decoder, the hardware of the decoder can be simplified and the decoding time can be reduced.

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Description

明 細 書
発明の名称 有限体の演箕回路
技術分野
この発明は、 エラー訂正符号の符号器、 復号器に適用される 有限体の演算回路に関する。
背景技術
ディ ジタルビデオ信号、 ディ ジタルオーディォ信号などを記
II再生する時に、 ヱラ一訂正符号として、 隧接符号、 リ一ドソ πモ ン符号などが実用化されている。 これらのエラー訂正符号 の符号器では、 バリ ティデータ （冗長データ） の発生がなされ 復号器では、 パリ ティデータを含む受信語からシ ン ドロ ームを 発生し、 このシ ン ドロームを用いてエラー訂正がなされる。 こ のバリ ティ発生回路、 シ ン ドロ ーム発生回路及びェ.ラ一訂正回 路のハー ドウユアとして、 有限体の演箕回路が用いられる。 有 限体とは、 次数 mの原始多項式 P ( X ) から導かれた p m 個の 元を有する体であり、 エラ—訂正符号については、 （ p - 2 ) の場合が重要であり、 従って、 この発明は、 （ P - 2 ) の有限 体に適用される。
符号器及び復号器に用いられる有限体の演算回路として、 有 限体上の任意の元 に のべき乗を乗じるものが用いられる。 この乗箕のため、 を R O Mに入力し、 指数 i を得るように していた。 このため、 R 0 Mを必要とし、 回路規模が大き く な る^点があった。 また、 次数 mの場合に、 指数に関して、 mod, ( 2 m — 1 ) の判断が必要となり、 こ の判断が 2 のべき乗でな いために面倒となる欠点があった。 ディ ジタルオーディオディ スク （コ ンパク トディ スクと称さ れる） のメ イ ンチャ ンネルのエラー訂正符号としてリ ー ドソロ モ ン符号が用いられており、 その復号回路は、 T T L回路を用 いたハー ドワイヤ ド方式の構成とされている。 近年、 マイ クロ プロセッサの動作速度の向上及び記憶容量の増大が著しく 、 汎 用マイ クロプロセッサによりヱラ一訂正回路を構成できれば、 新たに L -S I を設計する必要がなく なり、 ローコス ト化を図る ことができる。 特に、 上述のディ ジタルオーディオディスクの サブコーディ ング信号は、 メ イ ンチャンネルに比べてデ一タレ ー トが低く、 また、 ディ ジタルォ一ディォディ スクを利用して ビデオデータなどのディ ジタルデータを記録する時には、 再生 データの一時的なバフ フ ア リ ングが可能であり、 これらの場合 には、 エラ一訂正符号の復号器を汎用マイ クロプロセッサによ つて実現することが可能である。
従って、 この発明の目的は、 R〇 M、 レジスタなどのメモリ の必要量が減少され、 面路規模が小さ く された有限体の演算回 路を提供することにある。
この発明の他の 的は、 メモリの必要数を減少することによ り、 ステップ数が減少し、 箕処.理の高速化を図るようにレた 有限体の演箕回路を提供することにある。
この発明の更に他の目的は、 プログラムス トァ ド方式により . 有限体上の任意の 2つの元の乗算又は除算を行う ことができる 有限体の演算回路の提供を目的とするものである。
この発明のより更に他の目的は、 エラー訂正符号の符号器及 び復号器に好適な有限体の演算 HI路を提供することにある。 発明の開示
この発明は、 有限体上の任意の元 と （但し、 orは、 有 限体の原始多項式の根） との乗算又は除算を行うようにした有 限体の演算回路において、
任意の元 1 に貯えるアキ ュム レータと、 アキュム レータ の 内容及び原始多項式のベク ト ル表現されたものを （mod . 2 ) の 加箕を行う加算器と、 アキ ュム レータ のビ ッ ト シフ ト及び加箕 器の動作をプログラ ム制御する制御部とを備えた有限体の演算 回路である。
この発明は、 有限体上の 2つの元 にび or j (但し、 orは- ' 有限体の原始多項式の根） の乗算又は除算を行うようにした有 限体の演算回路において、
有限体の元からその指数を発生するための第 1 のテーブルと, 指数から有限体の元を発生するための第 2 のテーブルと、 指数 の加減算を行う 2進演算器と、 第 1及ひ'第- 2 のテーブルによ り なされるデータ変換及び 2進演算器の勣作をプロ グラ ム制御す る制御部とを備えた有限体の演算回路である。
図面の簡単な説明 - 第 1 図はこ の発明の一実施例のブロ ック図、 第 2 II及.び第 3 図はこ の一実施例の乗算動作の説明に用いるフローチ ヤ一 ト及 び略線図、 第 4図及び第 5図はこの一実施例の除算動作の説明 に用いるフローチヤ一 ト及び略線図、 第 6図はこの発明の他の 実施例のブロ ック図、 第 7図及び第 8図は他の実施例のテープ ルの説明に用いる略線図、 第 9図は他の実施例の乗算動作の説 明に用いるフローチ ヤ一 ト、 第 1 0図は他の実施例の除算勖作 の説明に用いるフローチャー ト、 第 1 1図はこの発明を適用す ることができるディ ジタルオーディォディスクの再生回路のブ ロ ック図、 第 1 2図はディ ジタルオーディオディ スクの再生デ ータの説明に用いる略線図、 第 1 3図及び第 1 4図はエラー訂 正回路の説明に用いるタイ ムチヤー ト及びプロ ック図である。 発明を実施するための最良の形態
第 1図を参照してこの発明の一実施例について説明する。 第
1図において、 1 が記憶部、 2がアキュム レータ及び演箕部を 示し、 3が制御部を示す。 この例は、 原始多項式として、 G F
( 2 6 ) 上の （ P ( X ) = 6 + X + 1 ) を用いたものである , この時、 各元は
a 5 x ■÷- a 4 X ' + a X + a X + a x + a で表され、 この元になを乗ずると、
a 5 6 ÷ a x 5 + a 3 x 4 ÷ a 2 x + a x + a X である。 （ a 5 = 0 ) の時には
a x 3 ÷ a 3 x + a 2 x ■÷ - x a o x
( a 5 = 1 ) の時
6 - であるから、
a x 5 + a 3 x 4 + a 2 x 3 + . a X + ( a 0 1 ) X + 1 となる。 べク トル表現による と、
( a 5 = 0 ) の時には
Figure imgf000006_0001
( a 5 = 1 ) の時には
( a 4 , a 3. a 2, a i 5 a 0 + 1 , 1 )
となる。 記憶部 1 のレジスタ 4には、 原始多項式 P ( ) のべ ク ト ル表現されたものに、 更に上位に 0が付加された （ 0 1 0 0 0 0 1 1 ) が貯えられている。 記憶部 1 には、 プロ グラ ム R 0 M 5 と R A M 6 と判定回路 7が設けられている。 プログラム R 0 M 5 には、 判定回路 Ίの判定出力が供給されるァ ドレス発 生部 （図示せず） からのア ドレスが供給され、 プログラム R 〇 M 5から命令が所定の順序で発生する。 この命令が制御部 3 に 供給され、 制御部 3からパス 8 ， パス 9 , アキ ュ ム レータ及び 演箕部 2 の夫々を制御するコ ン ト ロール信号が発生する。
アキ ュム レータ及び演算部 2 は、 アキ ュム レータ 1 0 とアキ ュ ム レータ 1 0 の内容及びパス 8を介されたレジスタ 4 の内容 の （mod . 2 ) の加算を行い、 加算出力をアキ ュ ム レータ 1 0 に 供袷する加算器 1 1 とを有している。 アキ ュム レータ 1 0 は、 制御部 3からのコ ン ト ロール信号によって、 i ビッ ト左シフ ト 又は 1 ビッ ト右シフ 卜の動作を行う ようにされ、 このシフ ト動 作の時に、 端部の ヒ' ッ ト 力 レ ジス タ 1 2 の. a力に よ っ て 0 と さ れる。 アキ ュム レータ 1 0 には、 ノヽ3ス 9 を介して 3 A M 6から のデータがセ ッ ト されると共に、 演算出力がパス 9 を介して R A . 6 に供給される。
上述のこの発明の一実.施例において、 G F ( 2 6 ) 上の任意 の元 i と o との乗算を行う時の勛作を第 2図及び第 3 図を参 照して説明する。
最初に、 R A M 6力、ら o 1 のべク トル表現の 6 ビッ トが読出 され、 ノ、'ス 9を介してアキュム レータ 1 0 に格納される。 アキ ュム レータ 1 0 の 8 ビッ トをビッ ト 0からビッ ト 7 までとする と、 第 3 A図に示すように、 ビッ ト 0 力、らビッ ト 5 までに、 or 1 のべク トル表現の 6 ビ ッ ト （ 3 5 , 3 4 , 3 3, 3 2 , 3 ^ 3。）が格納 される。
次のステップとして、 アキュムレータ 1 0が左へ 1 ビ フ ト シ フ トされる。 第 3 B Uは、 左へ 1 ビ ッ トノンフ トされた状態を示 す。 そして、 判定回路？ により、 アキュムレータ 1 0 のビッ ト 6即ち a 5 ' が 0かどうかが調べられる。 （ a 5 = 0 ) のときに は、 アキュムレータ 1 0 のビッ ト 0からビッ ト 5までの 6 ビッ ト （ a *, a 3, a 2, a い a 。， 0 ) が （ Q^ <x ) の乗算出力とさ れ、 ノヽ'ス 9を介してアキュムレータ 1 0から R A M 6へ出力さ れる。
( a 5 = 1 ) の時には、 アキ ュム レータ 1 0の内容 （第 3 B 図） と記憶部 1 の レジスタ 4 の内容 （第 3 C図） とが （mod. 2 ) の加算器 1 1 により加算される。 この加算出力のビ 'ン ト 0か ら ビ ッ ト 5 までの 6 ビ ッ ト は、 （ 3 4 , 3 3 , 3 2 , 3 ^ 3 。 + 1 , 1 ) となり、 この加算 ¾力が （ 1 X a ) の乗算出力とされ、 ノ ス 9を介してアキ ュ ム レータ 1 0から R A Vi 6 へ ¾力される 原始多項式 （ P ( ) = X 6 + + 1 ) の根を とする時の べク トル麦現は、 具体的には、 下記に示すものとなる。 但し、 簡単のため. （ な 。 〜 or 12〉 を示す。 '
or 0 = ( 0 0 0 0 0 1 )
a 1 = ( 0 0 0 0 1 0 )
o 2 = ( 0 0 0 1 0 0 )
c 3 = ( 0 0 1 0 0 0 )
ccA = ( 0 1 0 0 0 0 )
cc 3 = ( 1 0 0 0 0 0 ) o 6 = ( o 0 0 0 1 1 )
、
OC 7 = ( 0 0 0 1 1 0 )
OC 8 = ( 0 0 1 1 0 0 )
9 = ( 0 1 1 0 0 1 )
a 1 0 = ( 1 1 0 0 0 1 )
a 1 1 = ( 1 0 0 0 1 1 )
1 z = ( 0 0 0 1 0 1 )
一例として、 （ X Of ) の乗算にこの発明を適用すると、 （ o 5 = 1 ) あるから、 加算動作が行われ、 （ 0 0 0 -1 0 1 ) 即ち α 12の乗算出力を得ることができる。
また、 この一実施例'は、 ( a i ÷ a ) の除算を行う ことが きる。 第 4図は、 除算動作の時のフローチャー トを示す。 最初 に、 R A M 6からパス 9を介して のベク トル表現された 6 ビッ ト （ a 5 〜 a。 ） が第 5 A図に示すように、 アキュム レー タ 1 0 のビッ ト 0 からビッ ト 5 までに格納される。 次に、 ビッ ト 0即ち a。 が 0かどうかが判定回路 7 により調べられる。 （ a 0 = 0 ) の時には、 アキュム レータ 1 0 が 1 ビッ ト右へシフ ト され、 第 5 Β ϋの扰態とされる。 そして、 アキュム レータ 1 0 のビッ ト 0からビッ ト 5 までが除算出力としてパス 9を介し て R A Μ 6 に供給され、 R A M 6 に格納される。
( a 。 = 1 ) の時には、 第 5 Αϋに示すアキュム レータ 1 0 の内容とパス 8を介された第 5 C図に示すレジスタ 4の内容と が （mod. 2 ) の加箕器 1 1 により加算される。 この加算出力が 1 ビッ ト右へシフ トされ、 アキュムレータ 1 0 のビッ ト 0から ビッ ト 5 までが除算出力としてパス 9を介して R A M 6 に供給 され、 R A M 6 に格納される。
具体的な例として、 （ 6 ÷ oc ) の除算を行う場合、 （ 6 = 0 0 0 0 1 1 ) がアキュムレータ 1 0 に格納され、 （ a 。 = 1 ) のために、 加算動作が行われる。 加箕出力が格納されたァ キュム レータ 1 0 の内容は、 （ 0 1 0 0 0 0 0 0 ) となり、 1 ビッ ト右へシフ トされた後のビッ ト 0からビッ ト 5 までの内容 ( 1 0 0 0 0 0 = α: 3 ) が除算出力となる。
更に、 （ な 1 χ α» ) の乗箕又は （ ^ ÷ αη ) の除算は、 上述せる演箕行程を η回操り返せば良い。
第 6図は、 この発明の他の実施例を示す。 この他の実施例は- 有限体上の任意の 2つの元 及び a s の乗算又は除算を行う ための演算回路にこの発明を通用したものである。
第 6図において、 2 1が R 0 M、 2 2が R A M、 2 3が C P Uを夫々示す。 R A M 2 1 は、 プログラムの命令が書込まれた メ モリ領域 2 4 と、 データ変換用の第 1 のテーブルが書込まれ たメ モリ領域 2 5 と、 第 2 のテーブルが書込まれたメ モ リ ¾|域 2 6 とを有している。 原始多項式が例えば G F ( 2 6 ) 上の （ P ( X ) = X 6 ÷ X ÷ 1 ) の場合には、 原始多項式の根を と すると、 0 からな62までとゼコ元の 6 4倔の元が存在する。
R 0 2 1 のメ モ リ領域 2 5 のテーブルは、 第 7 1 [に示すよ う に、 r！ 〜 （ n + 6 3 ) のア ドレスを有し、 ベク トル表現され た G F ( 2 6. ) 上の元 がこのア ドレスとして供給され、 そ の指数 i をデータとして出力するものである。 のべク トル 表現を （ 。 = 0 0 0 0 0 0 0 1 ) から 1 ずつ増加する順番に 直すと、 ( of i , 6 , a 2 , S 9 , or 57 , a s a) とな る。 R O M 2 1 .として、 8 ビ ジ ト単位のものを用いているので テーブル中のデータは、 8 ビッ ト とされ、 各々の上位の 2 ビッ トが全て 0 とされており、 ' のベク トル表現も 6 ビッ トの上 位に 0が 2 ビッ ト付加された 8 ビッ 卜 とされる。 また、 1 が 0 となるゼロ元と対応するア ド レス ri には、 データが書込まれ ていない。
R 0 2 1 のメ モ リ領域 2 6 のテーブルは、 第 8図に示すよ う に、 m 〜 （m + 6 3 ) のア ド レスを有し、 0 〜 6 2 の指数 i がこ のア ド レスとして供袷され、 1 をデータ として出力する ものである。 このデータは、 のベク トル表現で 6 ビッ トの 上位に 2 ビッ トが付加されたものである。 ア ド レス （ m + 6 3 ) は、 （ α δ 3 = ) となるので、 このア ドレスは、 実際には 使用されない。
• C P U 2 3 には、 制御部 2 7 とィ ンデ ッ ク ス レジスタ 2 8 と アキ ュ ム レータを含む演算部 2 9 とが設けられている。 ィ ンデ ン ク ス レ ジス タ 2 8 は、 ノ、'ス 3 0を介して R A Μ 2 2 と結合さ れ、 演算部 2 9 は、 パ ス 3 2を介して R A M 2 2 と锆合されて いる。 イ ンデックス レジスタ 2 8 の内容は、 ノ ス 3 1 を介して R 0 M 2「1 のメ モ リ領域 2 5及びメ モ リ領域 2 6 に対するア ド レス とされると共に、 パス 3 4を介して演算部 2 9 に供給され る。 R 0 M 2 1 のメ モ リ領域 2 5及びメ モ リ領域 2 6から出力 されるデータは、 パス 3 3を介して演算部 2 9 に供給される。 制御都 2 7 は、 R 0 2 1 のメ モ リ領域 2 4から読出された命 令を受け取り、 イ ンデックス レジスタ 2 8、 演算部 2 9及びパ ス 3 0 , 3 ί , 3 2 , 3 3 , 3 4を制御するコ ン ト ロ ール信号 を発生する。 メ モリ領域 2 4には、 図示せずも、 ァ ドレスカウ ンタの出力が供給される。
上述のこの発明の他の実施例において、 G F ( 2 6 ) 上の任 意の 2つの元 及び α^' の乗算 （ α^ X or ) を行う時の勖 作について説明する。 第 9図では、 イ ンデッ ク ス レジスタ 2 8 を I r として表し、 演算部 2 9 のアキュム レータを A C Cとし て表している。
最初に、 R A M 2 2から のべク トル表現されたデータを ィ ンデッ クス レジスタ 2 8 にバス 3 0を介して転送する。 この ィ ンデックスレジスタ 2 8に格納された 1 がゼロ元かどうか が調べられる。 ゼロ元の時には、 乗箕出力は、 当然にゼロであ るから、 バス 3 4を介してゼロ元を演算部 2 9 のアキュムレー タに転送し、 演算動作が終了する。
1 がゼロ元でない時には、 イ ンデックスレジスタ 2 8 の内 容に ηが加算されたものがパス 3 i を介して R 0 M 2 1 にア ド レスとして供袷され、 メ モ リ領域 2 5 のテーブルにより、 R 0 2 1から指数 i がアクセスされ、 パス 3 3を介して指数 i が 演算部 2 9 のアキュム レータに格納される。
次に、 R A M 2 2から or が読出され、 'パス 3 Qを介してィ ンデッ クス レジスタ 2 8 に格納され、 この Ω^· がゼロ元かどう かが調べられる。 of がゼロ元の時には、 乗算出力は、 当然に ゼロとなるので、 ゼロ元がパス 3 4を介して演算部 2 9 のアキ ュム レータに格納され、 乗算動作が終了する。
c i がゼロ元でない時には、 イ ンデックスレジスタ 2 8 の内 容に ηが加算されたものがパス 3 1を介して R 0 Μ 2 1 にア ド レスと して供給され、 メ モ リ領域 2 5 のテーブルにより、 R 〇 2 1 から指数 j がアクセスされ、 パス 3 3を介して指数 j が 演算部 2 9 に供給される。 演算部 2 9 では、 （ i + j ) の加算 が行われ、 加算結果が演算部 2 9 のアキュム レータに格納され る。 演算部 2 9では （ i + j ) の （ mo d . 6 3 ) の演算がなされ. この （ i + j ) ( m o d . 6 3 ) の値がパス 3 を通り ィ ンデフ ク ス レジスタ 2 8 に格納される。
このィ ンデフ クス レジスタ 2 8 の内容に mが加算されたもの がパス 3 1を介して R O M 2 1 のア ドレスとして供給され、 メ モ リ領域 2 6 のテーブルにより、 + のベク トル表現値がァ クセスされ、 ノ、'ス 3 · 3を介して演箕部 2 9 のァキ "5：ムレータに 格納される。 この （ Q^ のべク トル表現値が必要に応 じてパス 3 2を介して R A M 2 2 に戻される。
この発明の他の実施例において、 G F ( 2 6 ) 上の任意の 2 つの元 £ 及び 0^ の除算 （ a 1 ÷ a j ) を行う時の動作につ いて、 第 1 0図を参照して説明する。
最初に、 R A M 2 2から £ のべク トル表現されたデータを イ ンデッ ク ス レジスタ 2 8 にパス 3 0を介して転送する。 この イ ンデッ クス レジスタ 2 8 に格納された " 1 がゼロ元か うか が調べられ、 ゼロ元の'時には、 除算出力は、 当然に 0 であるか ら、 ゼロ元がパス 3 4を介して演箕部 2 9 のアキュムレータに 格納される。
c 1 がゼロ元でない時には、 イ ンデックス レジスタ 2 8 の内 容に nが加箕'されたものがパス 3 1 を介して R 0 M 2 1 にア ド レスとして供袷され、 メ モ リ領域 2 5 のテーブルにより、 R O M 2 1から指数 i がアクセスされ、 パス 3 3を介して指数 i が 演算部 2 9 のアキュムレータに格納される。
次に、 R A M 2 2から · が読出され、 ノ、 'ス 3 0を介してィ ンデフクス レジスタ 2 8 に格納され、 この a j がゼロ元かどう かが調べられる。 j がゼロ元の時には、 除箕を行う ことがで きないので、 異常なことを示すフラ ッグ （イ リ ーガルフラ ッグ ) の発生がなされ、 演算が終了する。 がゼロ元でない時に は、 イ ンデックスレジスタ 2 8 の内容に ηが加箕されたものが ノ ス 3 1を介して R O M 2 1 にア ドレスとして供袷され、 メ モ リ領域 2 5 のテーブルにより、 R 0 Μ 2 1から指数 jがァクセ スされる。 この措数 j がパス 3 3を介して演箕部 2 9 に供耠さ れ、 演算部 2 9では、 （ i - j ) の減算が行われ、 減箕結果が 演算部 2 9 のアキュム レータに格納される。 この （ i — j ) の 演箕出力は、 （mod. 6 3 ) の形式とされ、 この （ i — i ) (mo d. 6 3 ) の値がパス 3 4を介してィ ンデフ ク ス レジスタ 2 8 に 格納される。
このィ ンデックスレジスタ 2 8 の内容に mが加算されたもの がパス 3 1を介して R O M 2 1 のア ド レスとして供給され、 メ モリ領域 2 6のテーブルにより、 "い のべク トル'表現値がァ クセスされ、 ノ ス 3 3を介して演算部 2 9のアキュム レータに 格納される。 この （ o^ ÷ or j ) のべク トル表現値が必要に応 じてパス 3 2を介して R A M 2 2 に戻される。
上述の ςの発明が適用された有艰体の演算回路は、 ヱラー訂 正符号例えばリ一 ド'ソ ロモン符号の復号器に使用される。 この ェラ—訂正符号は、 ディ ジタルオーディオディ スクの再生信号 中に含まれるサブコーディ ング信号に関して用いられる。
第 1 1図は、 光学式のディ ジタルオーディオディ スク （いわ ゆるコ ンパク トディスク） の再生回路の構成を示し、 4 1 で示 す入力端子にディスクから光学へッ ドによ り読み取られた再生 信号が E F M復調回路 4 2 に供給される。 ディスクに記録され ているディ ジタル信号は、 E F M変調されている。 E F M変調 は、 8 ビ ッ ト のデータを 1 4 ビ ッ トの好ましい （即ち、 変調さ れた信号の最小反転時間が長く 、 その低域成分が少なく なるよ うな 1 4 ビッ ト） ノヽ 'ター ンにブロ ック変換する方法である。
E F M復調回路 4 2で 8 ビッ トのデータに戻されたディ ジタ ルオーディオ信号がエラー訂正回路 4 3 に供袷され、 エラー訂 正がなされる。 こ のエラー訂正回路 4 3から出力されるステ レ ォオーディオ信号の一方のチ ャ ンネルのディ ジタルオーディオ 信号が Dノ Aコ ンバータ 4 4に供給され、 アナログ信号に変換 され、 ロ ーパス フ ィ ルタ 4 5を介して出力端子 4 6 に取り出さ れる。 エラー盯正回路 4 3から出力される他方のチ ャ ンネルの ディ ジタルオーディオ信号が Dノ Aコ ンバータ 4 7 に供給され、 アナログ信号に変換され、 ロ ーパスフィ ルタ 4 8を介して出力 端子 4 9 に取り.出される。 - ディ スクからの再生信号中には、 ステ レオオーディオ信号以 外にサブコ ーディ ング信号と称される制.御用又は表示用のディ ジタル信号が含まれている。 サブコ ーディ ング信号は、 記錄デ ータの 1 フ レーム毎に 8 ビツ トずつ含まれており、 9 8 フ レー ムを周期として繰り返すもので、 9 8 フ レーム毎の最初の 2 フ レームにサブコ ーディ ング信号の同期信号が挿入されている。 1 ·4 サブコーディ ング信号の 8 ビッ トは、 （ Ρ , Q , R , S , Τ , U , V , W ) と区別される。 Ρ チャ ンネルは、 ディスクの音楽 信号の記録区間及びボ一ズ区間を区別するためのものである。 Qチャ ンネルは、 デイスクの音楽信号の夫々に付されたミ ュ ー ジフ ク番号、 各音楽の中を更に分割するィ ンデ フクス、 音楽の 区間で増加しポ一ズ区間で減少するタイムコー ド、 ディスクの プログラム領域の最初から順次変化するタイ ムコー ド、 ブリエ ンフ ア シスの有無などを示すコ ン トロールビ ッ トなどからなる ものである。 Qチャ ンネルに関しては、 9 8 フ レームのうちの 終端側の 1 6 フ レームにヱラ一検出用の C R Cコー ドが挿入さ れて る。 Ρチャ ンネル及び Qチャ ンネルのサブコーディ ング 信号を用いて指定きれた音楽の頭出しなどを行う ことが可能と なる。
Rチヤ ンネル〜 Wチヤ ンネルは、 ディスクに記録されている 曲の作詞者， 作曲者， その解説， 詩などを表示したり、 音声で 解説するために用いられる。 （ 8 ヒ'ッ ト X 9 8 フ レーム） のサ ブコ一ディ ング信号のう ちでシンクパターン及び Ρ チャ ンネル， Qチャ ンネルを除く 9 6 フレームのデータがパケ ッ ト とされる。 第 1 2図に示すように、 （ 6 x 9 6 ) ビッ トのバケツ トは、 更 に、 2 4 シンボルずつの 4個のパッ クに分割される。 各パック の最初のシンボルがコマン ドであって、 その次の 1 9 シンボル がデータであって、 残り 4 シンボルが各パックのエラー訂正コ ー ドのパリ ティ である。 このコマン ドは、 3 ビッ トのモー ドと 3 ビッ トのアイ テムからなる 6 ビツ トのものである。 モー ドの 3 ビッ 卜によって、 データの種類 （グラフ ィ ッ クデータ， 静止 画データ， サウ ン ドデータなど） が示され、 アイテムの 3 ビッ 卜によって、 各モー ドのより細かい動作モー ドの情報が表され る。
上述のサブコ一ディ ング信号が E F M復調回路 4 2 により分 離され、 ノ フ フ'ァメ モ リ 5 0 に貯えられ、 R〜Wチャ ンネルの サブコーディ ング信号がエラー訂正回路 5 1 によりエラ—訂正 される。 サブコ ーディ ング信号のう ちで P チャ ンネル及び Qチ ヤ ンネルのデータは、 図示せずも、 システムコ ン ト ローラに供 給される。 エラー訂正回路 5 1から出力される R〜Wチャ ンネ ルのサブコ ーディ ング信号は、 グラフ ィ フ クデータ又は静止画 データの場合に、 ノ ソ フ ァメ モリ 5 2に書込まれ、 ノ ッファメ モ リ 5 2から読出されたデータが表示制御回路 5 3 に供袷され、 C R Tディ スプレイ などの表示装置 5 4に表示される。 また、 R〜 Wチャ ンネルのサブコ ーディ ング信号がサゥ ン ドデータの 場合に、 Dノ Aコ ンバー 'タ 5 5及びローノ、。スフ ィ ルタ 5 6 を介 して出力端子 5 7 に取り出される。
' 第 1 3 A図は、 再生データ中のサブコーディ ング信号のシン ボルク ロ ッ ク （7 . 35 k Hz ) を示し、 第 1 3 B図は入力シンボル を示す。 エラー訂正回路 5 1 では、 第 1 3 C図に示すように、 1パックずつエラー訂正がなされ、 このエラー訂正動作中に既 に復号されたパックが第 1 3 D図に示すように出力される。
ヱラー訂正回路 5 1 は、 第 1 4図に示すように、 C P U 6 1 と、 プログラムが書込まれている R O M 6 2 と、 ワークエリ ア 用の R A M 6 3 とを有している。 エラー訂正回路 5 1 は、 R A M 6 3 に ノ ' ソ フ ァ メ モ リ 5 0 力、ら 1 ノ、。 フ ク の 2 4 シ ンボルが書 込まれる入力動作と、 R A M 6 3から読出されたデータを用い てシン ドロームの演算、 ヱラーロケーショ ンの計算、 エラー訂 正を行うエラー訂正動作と、 エラー訂正後のデータを R A M 6 3から出力する出力動作とが C P U 6 1 の制御のもとでなされ る。
( 6 2 4 ) ビッ トのパックに対するエラー訂正符号として ( 2 4 , 2 0 ) リ ー ドソロモン符号が用いられる。 このリ ー ド ソ ロモ ン符号は、 G F ( 2 " ) 上で、 原始多項式が （ P ( X ) = X 6 + + 1 ) のものである。 バリ ティ検査
行列 H p として
1 1 1 1 1
α 22 Z 1
C or 1 1
H P = a i b or a 4 Z o 2 1
！ α 69 or 66 c 63
1
し
が用いられ、 1パッ クのサブコ ディ ング信号を行列表現した もの V Ρ とバリ ティ検査行列 Η P とからシ ン ドロ —ムが演箕さ れる。 再生された 1 シ ンボルを Wi として表すと、 シ ン ドロ ー ム S。， S , , S 2 , S 3 は
Γ.
s。 ί に∑ Wi
S i I∑ or 1 Wi
S 2 ！ = H p X V p = 1∑ o 2 iWi し S ∑ or 3 i W i
し
Z 3
となる。 但し、 Σは、 Σ を意味する。 上式により求められシ
i = 0
ン ドロームにより、 エラーの大きさがチェ ックされる。
エラー無しの時 ： s。 = 0 , S 3 = 0 A = B = C = 0
1 シ ンボルエ ラ ーの時 ： S。 ≠ 0 , S 3 ≠ 0
A = B = C = 0
2 シ ンボルエ ラ ー.の時 ： A ≠ 0 ', B ≠ 0 , C ≠ 0
但し、 （A = S 0 S i + S！ z, B = S , S 2 + S o S 3 , C =
S , S 3 + S 2 2 ) である。
上述の 1 シ ンボルエラーの時及び 2 シンボルエラ一-の時の夫 々 の場合について、 エラーロケーショ ンが求められる。
1 シンボルエラーの時 （エラーロケーショ ンを i とする） ： oei = S , / S o
e i = S o
となり、 i = Log ( S , / S o ) となる。
2 シ ンボルエラーの時 （エラーロケーショ ンを i , j とする） ： c i = D / X
o ^ ( Ό / Y
e i = S。 Z Y + S ! / D
e j = S。 ノ X + S r / D
但し、 D = B Z Aである。 X , Yは、 E = C / Aとして、 （ D 2 / E→ X ) として X.を求め、 '（但し、 D 2 / E = a "a - or a , X = 1 ÷ ara : a = j — i = i 〜 2 3 ) , Yは、 Y = D 2 / E + Xとして求める。
1 シ ンボルエラー及び 2 シ ンボルエラーともに、 訂正は、 再 生されたエ ラ ー シ ンボルに求められたエ ラ ーパタ ー ンを （mod. 2 ) の加算を行えば良い。
上述のエラー訂正動作時に、 この発明による有限体の演算回 路が適用される。 特に、 エラー状態を調べる時や、 エラーバタ ーンを計算する時に、 べク トル表現された G F ( 2 6 ) 上の元 の乗算及び除箕がなされるので、 この発明を適用して好適であ る。 ディ ジタルディスクのサブコーディ ング信号は、 データ伝 送レー トがメ イ ンチャ ンネルのデータと比べて遅く 、 サブコー ディ ング信号のエラ一訂正回路 5 1 は、 この発明を適用するこ とにより、 汎用マイ ク ロコ ンピュータを用いて構成することが 可能となる。
この発明に依れ 、 有限体上の元のべク トル表現のままで R 0 Mを用いずに、 然も、 指数の （mod . 2 n - 1 ) の判断を必要 とせずに、 有限体上の乗算 { cc i x a ) 及び除算 （》i ÷ oc ) を行うことができる。 従って、 ハ ー ドウヱァの規模を小さ く で きると共に、 演算のためのステップ数を大幅に削減することが できる。 この発明をリ ー ドソロモン符号の復号器に適用すれば 復号器のハ ー ドウ アの簡略化及び復号時間の短縮を I ること ができる。
また、 この発明に依れば、 有限体上の元のべク トル表現のま まで、 2つの任意の元の乗算又は除箕を行う ことができ、 .ハ ー ゥヱァとして汎^マイ ク ロコ ンピュータを用いることができ る。 従って、 ハ 一 ドウエアをロ ーコ ス トに実現することができ る。

Claims

請 求 の 範 囲
1.有限体上の任意の元 α i と α (但し、 o は、 上記有限体の原 始多項式の根） との乗算又は除箕を行うようにした有限体の演 算回路において、
上記任意の元 を貯えるアキ ュム レータと、 上記アキュム レータの内容及び上記原始多項式のべク ト ル表現されたものを ( mod . 2 ) の加算を行う加算器と、 上記アキュム レータのビ ッ トシフ ト及び上記加算器の動作をプログラム制御する制御部と を備えた有限体の演算回路。
2.有限体上の 2つの元 1 及び a s (但 i^、 は、 上記有限体 の原始多項式の根） の乗算又は除算を行うようにした有限体の 演箕回路において、
上記有限体の元からその指数を発生するための第 1 のテープ ルと、 上記指数から上記有限体の元を発生するための第 2 のテ 一ブルと、 上記指数の加減算を行う 2進演算器と、 上記第 1及 び上記第 2 のテーブルによりなされるデータ変換及び上記 2進 演算器の動作をプロ グラ ム制御する制御部とを備えた有限体の 演算回路。
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