JP3232602B2 - ユークリッドの互除回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は本発明はユークリッドの
互除演算を行なうユークリッドの互除回路に関する。

【０００２】

【従来の技術】ＢＣＨ符号やリード・ソロモン符号に代
表される誤り訂正符号を用いて誤り訂正システムを実現
する場合には、受信信号から生成されるシンドロームか
ら誤り位置多項式を求める手段が最も重要になる。この
過程を実現する一手法としてユークリッドの互除アルゴ
リズムを用いる方法が広く知られている。一般にユーク
リッドの互除法とは、２つの多項式の最大公約多項式
（ＭｏｓｔＣｏｍｍｏｎ Ｄｅｖｉｓｏｒ）を求めるア
ルゴリズムとして知られている。誤り訂正符号において
は、ユークリッドの互除法の過程で用いられる演算手順
をうまく適用することにより、シンドロームから誤り位
置多項式を算出することが出来る。ユークリッドの互除
法の演算過程は、シストリックアレイアーキテクチャで
構成できる利点があり、比較的簡単な演算ユニット（互
除ユニットと呼ぶ）を複数個縦続接続することで実現で
きる。

【０００３】“Ｓｈａｏ”らによりユークリッドの互除
法のアルゴリズムをシストリックアレイで実現する例が
示されている（この構成方法を以下の文章では構成方法
Ａと呼ぶ）が（Ｈｏｗａｒｄ Ｍ．Ｓｈａｏ ｅｔ．ａ
ｌ．”Ａ ＶＬＳｌ Ｄｅｓｉｇｎ ｏｆ ａ Ｐｉｐ
ｅｌｉｎｅ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｄｅｃｏｄｅ
ｒ”ｌＥＥＥ Ｔｒａｎｓ．ｏｎ Ｃｏｍｐｕｔｅｒｓ
ｖｏｌ．Ｃ−３４Ｍａｙ １９８５）、この構成方法
はアルゴリズムが不完全な上、各ユニットに２つの有限
体乗算器が必要になり高速実時間処理が必要なシステム
を構成する場合、回路規模が大きくなるという欠点があ
った。この改良方法として、特願平０１−３３５８８３
号、特願平０１−３３５８８４号で示される２つの方法
（この構成法を以下の文章では構成方法Ｂと呼ぶ。）を
筆者が提案した。構成方法Ｂでは文献“Ｈｏｗａｒｄ
Ｍ．Ｓｈａｏ ｅｔ．ａｌ．”Ａ ＶＬＳｌ Ｄｅｓｉ
ｇｎ ｏｆ ａ Ｐｉｐｅｌｉｎｅ Ｒｅｅｄ−Ｓｏｌ
ｏｍｏｎ Ｄｅｃｏｄｅｒ”ｌＥＥＥ Ｔｒａｎｓ．ｏ
ｎ Ｃｏｍｐｕｔｅｒｓ ｖｏｌ．Ｃ−３４ Ｍａｙ
１９８５”で示されているアルゴリズムに改良を加えた
アルゴリズムを用いるとともに互除ユニット中の２つの
有限体乗算器を１つの有限体乗算器と１つの有限体割算
器に置き換え、さらに縦続接続されている複数の互除ユ
ニット中の有限体割算器を１つの有限体割算器で共有す
ることにより回路規模の削減を実現している。しかし、
複数の互除ユニットから有限体割算器を共有するために
必要な制御回路が複雑になり動作速度が向上しない欠点
がある。また、有限体割算器を共有しても多項式の次数
から動作を判定する回路や制御回路が各互除ユニットに
必要なため回路規模がやや増大する欠点がある。以下に
構成方法Ｂの内容を詳細に説する。

【０００４】《誤り訂正手法》 先ず、誤り訂正の手法について述べる。なお、本方式は
誤り訂正のみならず、ユークリッドの互除法を高速で実
現する必要がある全てのシステムに有効であるが、ここ
ではリード・ソロモン符号を用いた誤り訂正に応用する
場合について説明する。なお、以下の説明文中において
は、“＾”の後にあるアンダーラインが付された半角文
字によって指数を表わし、“＾”が無いアンダーライン
付きの半角文字によって添字を表わすものとする。

【０００５】ＧＦ（２＾ｍ）の有限体を用いてｔシンボ
ル誤り訂正可能で符号長がｎの誤り訂正システムを考え
る。誤り位置を符号の先頭を０番目と数えてｊ番目にあ
る時にα＾ｊで表すとする。すると、符号全体にｍ個の
誤りがあるとすれば、符号全体の誤りは、誤り位置Ｘｉ
（但し、ｉ＝１、…、ｍ）及び誤りパターンＹｉ（但
し、ｉ＝１、…、ｍ）で記述することができる。つま
り、全部でｍ（ｍ≦２ｔ）個の誤りがあった場合には、
ｍ組の（Ｘｉ、Ｙｉ）が必要になる。この誤り位置Ｘｉ
（但し、ｉ＝１、…、ｍ）を用いて、誤り位置多項式σ
（Ｘ）と呼ばれる多項式を定義する。誤り位置多項式σ
（Ｘ）は、誤り位置Ｘ＝Ｘｉ＾−１（但し、ｉ＝１、
…、ｍ）で０になる

【数１】 σ（Ｘ）の係数を、

【数２】 と表す。さらに、誤り位置多項式σ（Ｘ）とシンドロー
ム多項式Ｓ（Ｘ）とを用いて誤り評価多項式ω（Ｘ）
を、

【数３】 と定義する。

【０００６】次に、誤り訂正の過程を順に説明する。 ＜ステップ１＞２ｔ個のシンドロームＳ

【数４】 が、受信信号ｒとパリティ検査行列Ｈとの積として求め
られる。つまり、

【数５】 となる。このように求められたシンドロームＳを多項式
の係数に持つシンドローム多項式Ｓ(X)と呼ばれる多項
式を定義する。

【数６】 ＜ステップ２＞シンドローム多項式Ｓ(X)から誤り位置
多項式σ(X)が求められる。ここで、ユークリッドの互
除法よるアルゴリズムを用いる。 ＜ステップ３＞誤り位置Ｘ＝Ｘi∧-1（但し、ｉ＝１、
…、ｍ）をサーチする。ステップ２で求められた誤り位
置多項式σ(X)の係数を使用して、σ(X)にＧＦ（２∧
m）に含まれる全ての要素Ｘ＝α∧0…α∧n-1を代入し
てσ(X)＝０となる位置が誤り位置Ｘi（但し、ｉ＝１、
…、ｍ）であることが判る。 ＜ステップ４＞誤り位置Ｘi（但し、ｉ＝１、…、ｍ）
が求められると、誤りパターンＹi（但し、ｉ＝１、
…、ｍ）は、誤り評価多項式ω(X)を用いて次のように
算出される。

【数７】 ＜ステップ５＞求められた誤り位置Ｘi（但し、ｉ＝
１、…、ｍ）および誤りパターンＹi（但し、ｉ＝１、
…、ｍ）を用いて受信信号に対して訂正を行なう。以
上、ステップ１〜５の過程で誤り訂正が行なわれる。詳
細については前述の先願で述べてある。

【０００７】 《ユークリッドの互除法による誤り位置多項式の導出》
次に、誤り位置多項式の導出方法について述べる。これ
は、上に述べた誤り訂正の過程のステップ２に当たるも
のである。シンドローム多項式Ｓ(X)からユークリッド
の互除法によるアルゴリズムを用いて誤り位置多項式σ
(X)を求める方法は、次のように知られている。 [誤り位置多項式導出方法]今、ｒ-1(X)＝Ｘ∧2t、ｒ0
(X)＝Ｓ(X)とおく。Ｓ(X)の次数は２ｔ−１次であるか
ら、deg(ｒ0(X))＜deg(ｒ-1(X))である。このｒ-1(X)、
ｒ0 (X)を用いて多項式ｑi(X)を商とする割算を繰り返し
行なってゆく。これがユークリッドの互除法と同じ演算
であり、次に示すようになる。まず、次に示す演算を順
次、行ない、

【数８】 次に示す条件を満たしたら、停止する。

【数９】 この時に、ｒj(X)は、割算の過程で得られたｒ1(X)、ｒ
2(X)…ｒj-1(X)の式に下から順次代入計算することによ
り、最初に定義されたｒ-1(X)＝Ｘ∧2t、ｒ0(X)＝Ｓ(X)
を用いて次式のように表現することが出来る。

【数１０】 この時に得られるｒj(X)、Ａ(X)が各々ω(X)、σ(X)に
なる。

【０００８】この手順をハードウェアで実現するために
は、割算を如何に逐次実行してｑｊ（Ｘ）、ｒｊ（Ｘ）
を求めるかと共に、得られたｒ１（Ｘ）、ｒ２（Ｘ）、
…、ｒｊ−１（Ｘ）から、σ（Ｘ）を求めるために逆順
代入計算する手順を如何に実現するかが課題となる。ま
た、ユークリッドの互除法の過程では、割算の結果、余
りの次数が１回の割算で２次以上低下する場合がある。
ユークリッドの互除法を実現するハードウェアの構成
は、このような場合にも破綻なく動作する構成でなくて
はならない。実は、この一連の手順は、上述したアルゴ
リズムを通常のユークリッドの互除アルゴリズムを次数
が１次ずつ減少してゆくように書き直すことにより、次
に示す系統的なアルゴリズムを用いて実現することが出
来る。これは、文献“ＨｏｗａｒｄＭ．Ｓｈａｏ ｅ
ｔ．ａｌ．”Ａ ＶＬＳｌ Ｄｅｓｉｇｎ ｏｆ ａＰ
ｉｐｅｌｉｎｅ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｄｅｃｏ
ｄｅｒ” ｌＥＥＥＴｒａｎｓ．ｏｎ Ｃｏｍｐｕｔｅ
ｒｓ ｖｏｌ．Ｃ−３４ Ｍａｙ １９８５”で提示さ
れているアルゴリズムを筆者が改定したものであり、特
願平０１−３３５８８３号、特願平０１−３３５８８４
号に示してある。以下にそのアルゴリズム（このアルゴ
リズムを以下の文章では、改定ユークリッドの互除法
（２）と呼ぶ。）の概要を示す。

【０００９】［改定ユークリッドの互除法（２）］ （初期条件）

【数１１】 （繰り返し） 第ｉステップにおいて

【数１２】

【数１３】

【数１４】

【数１５】 （停止条件） ２ｔ回繰り返した時停止する。

【数１６】 （結果）

【数１７】

【００１０】このように停止条件として、演算ステップ
を必ず２ｔ回行なう場合には、最終的に得られるｄＲ2t
はＣ(X)の次数を示すことになる。当然ながら、σ(X)の
次数はｄＲ2t＋１である。このアルゴリズム従えば、２
ｔステップの演算の後にσ(X)、ω(X)を求めることが出
来る。特願平01-335883号、特願平01-335884号に書いて
あるが、ｄＲ2tは、最終的にはＲ2t(X)、つまりω(X)の
次数を表している。また、ノーマルモード及びクロスモ
ードで演算が行なわれる場合には、演算の途中の過程に
おけるｄＲi、ｄＱiはＲi(X)、Ｑi(X)の次数を表してい
るが、Ｒi(X)の最上位係数が０になるシフトモードの時
には、次数を表していないことに注意されたい。これ
は、ユークリッドの互除法の過程において、１回の割算
で余りの次数が２次以上低下する場合でも、この特願平
01-335883号、特願平01-335884号のアルゴリズムではｄ
Ｒiは、１ずつしか値が減らない事に起因する。この詳
細については、特願平01-335883号、特願平01-335884号
に詳細な実例を示してあるので参照のこと。

【００１１】《従来のユークリッドの互除アルゴリズム
のハードウェア化》ユークリッドの互除法のアルゴリズ
ムをシストリックアレイアーキテクチャを用いてハード
ウェアで実現する例が文献“Howard M. Shao et.al."A
VLSI Design of a Pipeline Reed-Solomon Decoder" IE
EE Trans. on Computers vol.C-34May 1985”により示
されている（構成方法Ａ）。しかし、このハードウェア
は、ユークリッドの互除法における割算の途中で余りの
次数が一度に２次以上低下する場合に対応しておらず、
完全にユークリッドの互除アルゴリズムを実現していな
い。また、構成方法Ａでは各ユニットに２つの有限体乗
算器が必要になり高速実時間処理が必要なシステムを構
成する場合、回路規模が大きくなるという欠点がある。

【００１２】この改良方法として、上で説明した構成方
法Ｂを筆者が提案した。この方法では、構成方法Ａで示
されている互除ユニット中の２つの有限体乗算器を１つ
の有限体乗算器と１つの有限体割算器とに置き換え、さ
らに縦続接続されている複数の互除ユニット中の有限体
割算器を１つの有限体割算器で共有することにより回路
規模の削減を実現している。構成方法Ｂでは、図７に示
すような基本的な演算ユニット（互除ユニットと呼
ぶ。）１０１を使用する。この互除ユニット１０１は、
上で述べた改定ユークリッドの互除法（２）の１ステッ
プを実行する。ユークリッドの互除法の各ステップの入
力であるＲｉ−１（Ｘ）、Ｑｉ−１（Ｘ）、λｉ−１
（Ｘ）、μｉ−１（Ｘ）の４つの多項式はｄＱｉ−１次
の係数から順に入力する。ＳＦは、最初の係数を示すフ
ラグである。同時に、ｄＲｉ−１、ｄＱｉ−１を入力す
る。互除ユニット１０１の点線部はデータの経路切替器
である。演算が、クロスモードの時にデータがクロスす
るように選択され、それ以外の場合はクロスせずに選択
される。つまり、ｄＲｉ−１次の係数が入力された時
（つまり、ＳＦフラグが入力された時）にＲｉ−１
（Ｘ）のｄＲｉ−１次の係数ａｉ−１が０であるか否か
を判断し、ａｉ−１≠０、ｄＲｉ−１＜ｄＱｉ−１の場
合のみクロスすることになる。その結果、クロスの場合
ａｉ−１／ｂｉ−１がそれ以外の場合にはｂｉ−１／ａ
ｉ−１がレジスタ１０２に保持され、多項式の全ての係
数に対して演算が行なわれる。その結果、入力データが
この互除ユニット１０１を１回通過する毎に改定ユーク
リッドの互除法（２）の１ステップが演算されて行くこ
とになる。

【００１３】従って、図８のように、この互除ユニット
を２ｔ個縦続接続して並べ、入力として

【数１８】 を入れると、２ｔ番目の互除ユニットの出力としてσ
（Ｘ）、ω（Ｘ）が得られることになる。特願平０１−
３３５８８３号、特願平０１−３３５８８４号に示す例
題を用いて動作例を図９〜図１２に示す。この例では、
図９、図１１がクロスモード、図１０、図１２がノーマ
ルモードで演算されている。図１２のように互除ユニッ
ト１０１を４回、通過した結果、最終段の互除ユニット
１０１でσ（Ｘ）、ω（Ｘ）が求められていることが判
る。また、アルゴリズムから明らかであるが、σ
（Ｘ）、ω（Ｘ）の２つの多項式は、実際に起きている
誤り数がｔ未満の場合には２ｔステップの演算の後に
は、見かけ上、２ｔ次の多項式であるかのように上位に
シフトされて出力される。従って、ｄＲ２ｔの値を見て
次数を合わせるか、又は、改定ユークリッドの互除法
（２）において停止条件をｄＲｉ＜ｔと変更すれば良
い。なお、これらの図はあくまで原理的な図であり素子
の遅延時間等を考慮していない。詳細のインプリメンテ
ーションについては筆者による先願を参照のこと。

【００１４】さらに、構成方法Ｂでは、各互除ユニット
１０の有限体割算器１０３が同時に動作する必要が無い
ことに着目して、図１３に示す如く前記各互除ユニット
１０１から有限体割算器１０３を除いた互除ユニット１
０１ａを縦続接続し、かつ各互除ユニット１０１ａのＲ
i-1(X)、Ｑi-1(X)を取り出してこれを切替スイッチ１０
５によって順次、選択して有限体割算器１０６で割算し
た後、対応する互除ユニット１０１ａに戻すようにし
て、１つの有限体割算器１０６を時分割で共有し、全体
のゲート規模の削減を実現した。

【００１５】

【発明が解決しようとする課題】しかし一方では、この
構成では、複数の互除ユニット１０１ａによって有限体
割算器１０６を共有するために必要な制御回路が複雑に
なり動作速度が向上しないという欠点がある。また、有
限体割算器１０６を共有しても多項式の次数とＲi-1(X)
のｄＲi-1次の係数の０検出を行なって動作を判定する
回路や、データ切替器等の制御回路が各互除ユニット１
０１ａ毎に必要なため回路規模がやや増大するという欠
点がある。加えて、この方法を用いる場合には、シンド
ローム多項式Ｓ(X)の係数であるシンドロームＳ2t、Ｓ2
t-1、…、Ｓ1が上位の係数から順に入力する必要があ
る。所が、シンドロームはＳ2t、Ｓ2t-1、…、Ｓ1が同
時に求められるため、この同時に求められたシンドロー
ムを上位の係数から順に入力するように変換する回路が
別途必要になる。

【００１６】本発明は上記の事情に鑑み、回路規模を大
幅に低減させることができるとともに、高速動作を可能
にしてスループットを大幅に向上させることができるユ
ークリッドの互除回路を提供することを目的としてい
る。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに本発明によるユークリッドの互除回路は、訂正数に
対応した数だけ縦続接続され、かつ各々Ｒi(X)、Ｑi
(X)、λi(X)、μi(X)用のレジスタを有し、割算結果お
よび前段から出力される値を取り込むとともに、切替指
令に応じてノーマル接続演算、クロス接続演算のいずれ
か一方を行なうブロックＢと、Ｒi(X)、Ｑi(X)、λi
(X)、μi(X)用のレジスタおよび割算器を有し、前記ブ
ロックＢの最終段から出力される値を取り込むととも
に、切替指令に応じてノーマル接続割算演算、クロス接
続割算演算のいずれか一方を行ない、この演算結果を前
記各ブロックＢに供給するブロックＡと、予め設定され
ている初期値と前記ブロックＡのレジスタに格納されて
いる値とに基づいてノーマル接続またはクロス接続のい
ずれかを指定する切替指令を生成して前記ブロックＡ、
Ｂに供給する接続切替判定ブロックとを備えたことを特
徴としている。

【００１８】

【作用】上記の構成において、接続切替判定ブロックに
よって予め設定されている初期値と前記ブロックＡのレ
ジスタに格納されている値とに基づきノーマル接続また
はクロス接続のいずれかを指定する切替指令が生成さ
れ、この動作と並行して各ブロックＢによって割算結果
および前段から出力される値が取り込まれるとともに、
切替指令に応じてノーマル接続演算、クロス接続演算の
いずれか一方が行なわれ、さらにブロックＡによって前
記ブロックＢの最終段から出力される値が取り込まれる
とともに、切替指令に応じてノーマル接続割算演算、ク
ロス接続割算演算のいずれか一方が行なわれ、この演算
結果が前記各ブロックＢに供給されてユークリッドの互
除演算が行われる。

【００１９】

【実施例】本件で提案する構成方法は、ユークリッドの
互除法を実現する方法として、上述した以前提案した構
成方法と全く異なる構成を用いてより簡単な回路構成で
ユークリッドの互除法のアルゴリズムを実現するもので
ある。本構成方法によれば、従来の構成と異なり、割算
をすべきデータが常に同じ場所から取り出せるため、有
限体割算器を共有するための回路やその制御回路が不要
になる。さらに、多項式の次数から動作を判定する回路
や制御回路がただ１つで実現されるため規模が削減され
る。

【００２０】提案する構成方法Ｃを図１に示す。図１の
ように構成は１つのブロック（Ａ）１と、複数のブロッ
ク（Ｂ）２と、接続切替判定ブロック３に分けることが
出来る。ブロック（Ａ）１は誤り訂正数ｔに拘らず１つ
のユニットがあれば良い。一方のブロック（Ｂ）２は、
ｔシンボル誤り訂正システムの場合２ｔ−１個のブロッ
クが必要である。そして、これらブロック（Ａ）１、各
ブロック（Ｂ）２に設けられている各レジスタ群は縦方
向に分割され、各々左側から順にＲｉ（Ｘ）、Ｑｉ
（Ｘ）、λｉ（Ｘ）、μｉ（Ｘ）の係数を格納するため
のレジスタ群となる。これらのレジスタ群には、ｄＲ
ｉ、ｄＱｉで示される次数にしたがって上位から順に係
数が格納される。これらの初期設定値として、レジスタ
ＲＲ２ｔ−１…ＲＲ０に順にＲ０（Ｘ）＝Ｓ（Ｘ）の係
数が代入される。以下、同様に、ＲＱ２ｔ−１…ＲＱ０
に順に、Ｑ０（Ｘ）＝Ｘ２ｔの上位の係数から順に代入
される。これによって、最上位が１で残りが全て０、す
なわちレジスタＲλ２ｔ…Ｒλ０は全て０、レジスタＲ
μ２ｔ−１…Ｒμ０は最下位Ｒμ０が１で残りは全て０
とする。ブロック（Ｂ）２の最後のブロックの下位ブロ
ックから入力端子には常に０を入力する。ブロック
（Ａ）１のＲｉ（Ｘ）のｄＲｉ次の係数用のレジスタＲ
Ｒ２ｔ−１に格納されている係数は接続切替ブロック３
に設けられている０検出回路５で０検出が行われる。ま
た、接続切替ブロック３のレジスタＤＲ、ＤＱは各々ｄ
Ｒｉ、ｄＱｉが格納される。初期値は各々、２ｔ−１、
２ｔである。レジスタＤＲ、ＤＱの出力は、切替器を介
して、レジスタＤＲ、ＤＱの何れかに入力される。この
時、レジスタＤＲへの入力値に対しては、−１が加算さ
れる。切替器は、後述するブロック（Ａ）１及びブロッ
ク（Ｂ）２の切替器と同様に、判定回路８の切替指令に
応じて、ノーマル接続とクロス接続とが制御される。な
お、初期値を設定する回路は構成図の他に別途必要であ
る。しかし、これは本質的なものではなく、簡単な回路
であるので、ここでは省略する。

【００２１】次に、図１を参照しながらこの実施例の動
作を説明する。まず、初期値が設定されたレジスタＤ
Ｒ、ＤＱの値は比較回路６で比較され、ＤＲ＜ＤＱで、
且つ０検出回路５からレジスタＲＲ２ｔ−１≠０の状態
が判定回路８に知らされた場合に点線で示した切替器を
クロス側に切替える。その他の場合にはクロスしない。
この切替えは構成図全体の切替器、全てを同時に行なえ
ば良い。そして、ブロック（Ａ）１では、切替器が切替
えられた後に、Ｒｉ−１（Ｘ）のｄＲｉ−１次の係数と
Ｑｉ−１（Ｘ）のｄＱｉ−１次の係数が切換器を通って
有限体割算器７に入力される。有限体割算器７では、図
中のＥ、Ｆの入力に対してＥ／Ｆの割算を行い、その結
果Ｓを出力する。この有限体割算器７の結果Ｓを用いて
ブロック（Ａ）１、各ブロック（Ｂ）２の乗算器９、１
０、加算器１１、１２により、演算が行なわれる。この
手順によると、多項式Ｒｉ（Ｘ）は、ｄＲｉ次の係数か
ら０次の係数がレジスタＲＲ２ｔ−１からレジスタＲＲ
０まで上位の係数から順に格納される。また、多項式Ｑ
ｉ（Ｘ）も同様に、ｄＱｉ次の係数から０次の係数がレ
ジスタＲＱ２ｔからレジスタＲＱ０まで順に格納され
る。λｉ（Ｘ）、μｉ（Ｘ）の各多項式についても同様
に各係数がレジスタＲλ２ｔ−１からレジスタＲλ０ま
で、またレジスタＲμ２ｔ−１からレジスタＲＲμ０ま
で上位の係数から順に格納される。以上述べた手順によ
り、改定ユークリッドの互除法（２）の１ステップの演
算が行われる。したがって、この手順を２ｔ回繰り返す
ことにより構成方法Ｂと同様にσ（Ｘ）、ω（Ｘ）が求
められる。

【００２２】実際の動作例を図２〜図６に示す。図２に
示すレジスタＤＲ、ＤＱ、ＲＲ２ｔ−１〜ＲＲ０、ＲＱ
２ｔ〜ＲＱ０、Ｒλ２ｔ−１〜Ｒλ０、Ｒμ２ｔ−１〜
ＲＲμ０は全て初期設定が行われている。図２では、ｄ
Ｒ０＝３、ｄＱ０＝４、Ｒ０（Ｘ）のｄＲ０次の係数が
α＾８とクロスする条件が満たされているので、全ての
切替器はクロス側に切替えられている。有限体割算器７
では、１／α＾８なる演算が行われ割算結果のα＾７が
ブロック（Ａ）１、各ブロック（Ｂ）２の乗算器９、１
０に入力される。各々の演算ユニットで行われた演算結
果は次のステップでレジスタに格納され、図３のような
結果となる。この結果は図９に示す先に説明した構成方
法Ｂによる結果と一致している。図３では、ｄＲ１＝
３、ｄＱ１＝３であり、クロスする条件が満たされない
ため、全ての切替器は、ノーマル接続とされ、有限体割
算器７では、α＾２／α＾８なる演算が行われ、割算結
果のα＾９がブロック（Ａ）１、各ブロック（Ｂ）２の
乗算器９、１０に入力される。各々の演算ユニットで行
われた演算結果は次のステップでレジスタに格納され、
図４のような結果となる。図４では、ｄＲ２＝２、ｄＱ
２＝３であり、Ｒ２（Ｘ）の２次の係数がα＾６となり
クロスする条件が満たされるため、全ての切替器は、ク
ロス接続とされ、有限体割算器７では、α＾８／α＾６
なる演算が行われ、割算結果のα＾２がブロック（Ａ）
１、各ブロック（Ｂ）２の乗算器９、１０に入力され
る。各々の演算ユニットで行われた演算結果は次のステ
ップでレジスタに格納され、図５のような結果となる。
図５では、ｄＲ３＝２、ｄＱ３＝２であり、クロスする
条件が満たされないため、全ての切替器は、ノーマル接
続とされ、有限体割算器７では、α＾１４／α＾６なる
演算が行われ、割算結果のα＾８がブロック（Ａ）１、
各ブロック（Ｂ）２の乗算器９、１０に入力される。各
々の演算ユニットで行われた演算結果は次のステップで
レジスタに格納され、図６のような結果となる。図６で
は、ｄＲ４＝１、 ｄＱ４＝２であり、ｄＲｉがｔ＝２
未満となったので、演算は終了し、ω（Ｘ）及びσ
（Ｘ）が算出される。結局、図２以下、第１、３ステッ
プがクロスモード、第２、４ステップがノーマルモード
で演算が行われ、最終的に図６においてσ（Ｘ）、ω
（Ｘ）が得られる。

【００２３】以上説明したように、この実施例において
は、先に説明した構成方法Ｂとは本質的な考え方が異な
っている。つまり、構成方法Ｂは、互除ユニット１０１
を各多項式の係数が上位から順にシリアルに入力し演算
されているのに対し、本方法では、全ての係数がレジス
タＤＲ、ＤＱ、ＲＲ2t-1〜ＲＲ0、ＲＱ2t〜ＲＱ0、Ｒλ
2t-1〜Ｒλ0、Ｒμ2t-1〜ＲＲμ0に格納される。この結
果、改定ユークリッドの互除法（２）の１ステップの演
算に対して、構成方法Ｂでは、多項式の全ての係数が１
つの互除ユニット１０１でシリアルに演算されるのに対
して、本方法では、全ての演算ユニット（ブロック
（Ａ）１、各ブロック（Ｂ）２）において、各々１つず
つの係数に対しての演算が行なわれる。従って、演算量
自体は変化していないが構成方法が大幅に簡単化され
る。

【００２４】また、図１の構成図で説明したように本構
成法によれば、ブロック（Ａ）１のレジスタＲＲ2t-1、
ＲＱ2t-1には、有限体割算器７の入力となるＲi(X)のｄ
Ｒi次の係数とＱi(X)のｄＱi次の係数が格納される。し
たがって有限体割算器７の入力は、常にブロック（Ａ）
１のＲi(X)及びＱi(X)用の切替器の直後から入力される
ことになる。このように本構成法では、有限体割算器７
に対して常に同じ場所からデータを入力することが可能
になるため、有限体割算器７を共有するための付加回路
が不要になり、構成全体の規模低減が可能になる。

【００２５】また、構成方法Ｂでは、ｄＲi、ｄＱiの大
小判定とＲi(X)のｄＲi次の係数の０検出して各切替器
の制御を行なう回路を各互除ユニット１０１に各々独立
に持つ必要があったが、本構成法によれば接続切替判定
ブロック３だけでこの処理を行なう。このため規模低減
が可能になる。さらに、構成方法Ｂでは、訂正可能なシ
ンボル数がｔの場合に各互除ユニット１０１に２個ずつ
合計４ｔ個の乗算器が必要であったが、本構成法では、
４ｔ−１個に削減されている。さらに、初期設定におい
て構成方法Ｂでは、入力信号Ｒ0(X)、即ちシンドローム
多項式の係数Ｓ1、Ｓ2…Ｓ2tを上位係数から順にシリア
ル入力する必要があるのに対して、本構成法では、２ｔ
個のシンドローム多項式の係数を同時に入力して初期化
することが出来る。

【００２６】また、シンドロームは行列計算の結果とし
て得られるため、本質的に同時に求めることができる。
従って、構成方法Ｂでは、同時に求められたシンドロー
ムをシリアル化して入力する必要があるのに対して、本
構成法を用いれば、同時に求められたシンドローム多項
式の係数をそのまま直接入力することが出来るのでシリ
アル化する回路が不要になる。それと同時にシリアル化
することにより結果が得られるまでの時間（スループッ
トタイム）が増加するのを回避することが出来る。ま
た、本構成法おいて各々のレジスタＤＲ、ＤＱ、ＲＲ2t
-1〜ＲＲ0、ＲＱ2t〜ＲＱ0、Ｒλ2t-1〜Ｒλ0、Ｒμ2t-
1〜ＲＲμ0を初期化するには様々な方法がある。各レジ
スタＤＲ、ＤＱ、ＲＲ2t-1〜ＲＲ0、ＲＱ2t〜ＲＱ0、Ｒ
λ2t-1〜Ｒλ0、Ｒμ2t-1〜ＲＲμ0の入力にセレクタを
設けて実現すれば全てのレジスタを同時に初期化するこ
とが可能である。一方、各々の多項式の最下位のレジス
タの入力として各々の多項式の初期値をシリアルに入力
することにより順次初期化することも可能である。

【００２７】

【発明の効果】以上説明したように本発明によれば、回
路規模を大幅に低減させることができるとともに、高速
動作を可能にしてスループットを大幅に向上させること
ができる。

【図面の簡単な説明】

【図１】本発明によるユークリッドの互除回路の一実施
例を示すブロック図である。

【図２】図１に示すユークリッドの互除回路の動作例を
示す模式図である。

【図３】図１に示すユークリッドの互除回路の動作例を
示す模式図である。

【図４】図１に示すユークリッドの互除回路の動作例を
示す模式図である。

【図５】図１に示すユークリッドの互除回路の動作例を
示す模式図である。

【図６】図１に示すユークリッドの互除回路の動作例を
示す模式図である。

【図７】従来から知られているユークリッドの互除回路
で使用される互除ユニットの一例を示すブロック図であ
る。

【図８】従来から知られているユークリッドの互除回路
の一例を示すブロック図である。

【図９】図８に示すユークリッドの互除回路の動作例を
示す模式図である。

【図１０】図８に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１１】図８に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１２】図８に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１３】従来から知られているユークリッドの互除回
路の他の一例を示すブロック図である。

【符号の説明】 １ ブロックＡ（ブロック（Ａ）） ２ ブロックＢ（ブロック（Ｂ）） ３ 接続切替判定ブロック ＤＲ、ＤＱ レジスタ ＲＲ2t-1〜ＲＲ0 レジスタ ＲＱ2t〜ＲＱ0 レジスタ Ｒλ2t-1〜Ｒλ0 レジスタ Ｒμ2t-1〜ＲＲμ0 レジスタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 訂正数に対応した数だけ縦続接続され、
   且つ、各々多項式Ｒｉ（Ｘ）、Ｑｉ（Ｘ）、λｉ
   （Ｘ）、μｉ（Ｘ）の係数データを格納する複数のレジ
   スタを有し、割算結果及び前段から出力される値を取り
   込むとともに、切替指令に応じてノーマル接続演算、ク
   ロス接続演算の何れか一方を行なう第１の演算手段と、 多項式Ｒｉ（Ｘ）、Ｑｉ（Ｘ）、λｉ（Ｘ）、μｉ
   （Ｘ）の各係数データを格納する複数のレジスタ及び前
   記多項式Ｒｉ（Ｘ）及びＱｉ（Ｘ）の係数データを格納
   するレジスタの出力に対して割算を行う割算器を有し、
   前記第１の演算手段の最終段から出力される値を取り込
   むとともに、切替指令に応じてノーマル接続割算演算、
   クロス接続割算演算の何れか一方を行い、この演算結果
   を前記各第１の演算手段に供給する第２の演算手段と、 予め設定されている初期値と前記第２の演算手段に格納
   されている値とに基づいてノーマル接続又はクロス接続
   の何れかを指定する上記切替指令を生成し、上記第１及
   び第２の演算手段に供給する切替判定手段と、 を備えたことを特徴とするユークリッドの互除回路。
2. 【請求項２】 上記第１の演算手段は、上記訂正数がｔ
   の時、２ｔ−１個縦続接続される請求項１に記載のユー
   クリッドの互除回路。
3. 【請求項３】 上記第１の演算手段は、 Ｒｉ（Ｘ）（又はＱｉ（Ｘ））を格納する上記レジスタ
   の出力と上記割算器の割算結果とを乗算する乗算器と、 Ｑｉ（Ｘ）（又はＲｉ（Ｘ））を格納する上記レジスタ
   の出力と上記乗算器の出力とを加算する加算器と、 λｉ（Ｘ）（又はμｉ（Ｘ））を格納する上記レジスタ
   の出力と上記割算器の割算結果とを乗算する乗算器と、 μｉ（Ｘ）（又はλｉ（ｘ））を格納する上記レジスタ
   の出力と上記乗算器の出力とを加算する加算器と、 を備える請求項１に記載のユークリッドの互除回路。
4. 【請求項４】 上記第２の演算手段は、 λｉ（Ｘ）（又はμｉ（Ｘ））を格納する上記レジスタ
   の出力と上記割算器の割算結果とを乗算する乗算器と、 μｉ（Ｘ）（又はλｉ（Ｘ））を格納する上記レジスタ
   の出力と上記乗算器の出力とを加算する加算器と、 を備える請求項１に記載のユークリッドの互除回路。
5. 【請求項５】 上記切替判定手段は、 次数データｄＲｉ及びｄＱｉを各々格納する２つのレジ
   スタと、 上記２つのレジスタの出力を比較する比較手段と、 上記第２の演算手段の上記多項式Ｒｉ（Ｘ）の係数デー
   タを格納するレジスタの出力が０であるか否かを判定す
   る検出手段と、 上記比較手段の比較結果及び上記検出手段の検出結果に
   基づいて、 ｄＲｉ＜ｄＱｉで、且つ、多項式Ｒ
   ｉ（Ｘ）の係数データ≠０の時、上記第１及び第２の演
   算手段に対して、クロス接続を指定する上記切替指令を
   発生する判定手段と、 を備える請求項１に記載のユークリッドの互除回路。