TWM631574U - 覆晶接合結構及其電路板 - Google Patents
覆晶接合結構及其電路板 Download PDFInfo
- Publication number
- TWM631574U TWM631574U TW111205206U TW111205206U TWM631574U TW M631574 U TWM631574 U TW M631574U TW 111205206 U TW111205206 U TW 111205206U TW 111205206 U TW111205206 U TW 111205206U TW M631574 U TWM631574 U TW M631574U
- Authority
- TW
- Taiwan
- Prior art keywords
- line
- boundary
- shadow
- distance
- circuit board
- Prior art date
Links
- 239000000463 material Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
- H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
- H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
- H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0104—Properties and characteristics in general
- H05K2201/0108—Transparent
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10742—Details of leads
- H05K2201/10886—Other details
- H05K2201/10893—Grouped leads, i.e. element comprising multiple leads distributed around but not through a common insulator
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Structure Of Printed Boards (AREA)
Abstract
一種覆晶接合結構包含一晶片及一電路板,該晶片以複數個凸塊接合於該電路板,該電路板包含一透光載板、一第一線路群、一第二線路群、一邊界線路及一識別標記,該邊界線路位於該第一線路群及該第二線路群之間,該邊界線路投影至該透光載板的一表面,並於該表面形成有一邊界線路陰影,藉由該識別標記辨識該邊界線路陰影,以辨識該第一線路群及該第二線路群的邊界位置或辨識具有最小間距的相鄰線路位置。
Description
本創作是關於一種覆晶接合結構及其電路板,其用在晶片接合於電路板後,可辨識線路群間的邊界位置,或者,辨識具有最小間距的相鄰線路位置。
為符合晶片的微形趨勢,使得一晶片的複數個凸塊之間的間距相對地微小及多樣化(如間距不同、多排排列等),因此也造成與該晶片接合的一電路板的複數個線路之間的間距微小化。
當該些線路之間的間距不同時,在該些凸塊接合至該些線路後,並無法確認線路之間的間距變異區域的位置,或無法確認具有最小間距的相鄰線路的位置,因此無法快速地檢視該些凸塊是否偏移地接合於該些線路。
本創作的主要目的是在提供一種覆晶接合結構,其可快速地辨識一第一線路群及一第二線路群的邊界位置,或者,辨識具有最小間距的相鄰線路位置。
本創作之一種覆晶接合結構,包含一晶片及一電路板,該晶片具有複數個第一凸塊及複數個第二凸塊,該電路板包含一透光載板、一第一線路群、一第二線路群、一邊界線路及一識別標記,該透光載板具有一第一表面及一第二表面,該第一線路群設置於該第一表面,該第一線路群包含複數個第一線路,相鄰的各該第一線路之間具有一第一間距,各該第一線路具有一第一接合部,各該第一線路投影至該第二表面並形成有一第一線路陰影,各該第一凸塊接合於各該第一接合部,各該第一凸塊投影至該第二表面並分別形成有一第一凸塊陰影,該第二線路群設置於該第一表面,該第二線路群包含複數個第二線路,相鄰的各該第二線路之間具有一第二間距,該第二間距不等於該第一間距,各該第二線路具有一第二接合部,各該第二線路投影至該第二表面並形成有一第二線路陰影,各該第二凸塊接合於各該第二接合部,各該第二凸塊投影至該第二表面並形成有一第二凸塊陰影,該邊界線路設置於該第一表面,該邊界線路位於該第一線路群及該第二線路群之間,該邊界線路投影至該第二表面,並形成有一邊界線路陰影,該識別標記位於該第二表面,一縱軸線通過該邊界線路陰影及該識別標記。
本創作之一種覆晶接合結構的電路板,包含一透光載板、一第一線路群、一第二線路群、一邊界線路及一識別標記,該透光載板具有一第一表面及一第二表面,該第一線路群設置於該第一表面,該第一線路群包含複數個第一線路,相鄰的各該第一線路之間具有一第一間距,各該第一線路具有一第一接合部,各該第一線路投影至該第二表面並形成有一第一線路陰影,該第二線路群設置於該第一表面,該第二線路群包含複數個第二線路,相鄰的各該第二線路之間具有一第二間距,該第二間距不等於該第一間距,各該第二線路具有一第二接合部,各該第二線路投影至該第二表面並形成有一第二線路陰影,該邊界線路設置於該第一表面,該邊界線路位於該第一線路群及該第二線路群之間,該邊界線路投影至該第二表面,並形成有一邊界線路陰影,該識別標記位於該第二表面,一縱軸線通過該邊界線路陰影及該識別標記。
本創作藉由顯露於該透光載板的該第二表面的該識別標記準確地辨識該邊界線路陰影,並藉由該識別標記及該邊界線路陰影快速地辨識該第一線路群及該第二線路群的邊界位置,或者,辨識具有最小間距的相鄰線路位置,以避免誤判,並可降低檢視該些線路的時間,以利後續判斷或檢視該些第一凸塊及該些第二凸塊是否偏移地接合於該些第一線路及該些第二線路。
請參閱第1及2圖,本創作的一種覆晶接合結構100包含一晶片110及一電路板120,該晶片110以複數個第一凸塊111及複數個第二凸塊112接合於該電路板120。
請參閱第1、3至5圖,該電路板120包含一透光載板121、一第一線路群122、一第二線路群123、一邊界線路124及一識別標記125a,該透光載板121具有一第一表面121a及一第二表面121b,該第一線路群122、該第二線路群123及該邊界線路124設置於該第一表面121a,該邊界線路124位於該第一線路群122及該第二線路群123之間,該邊界線路124可為虛線路(dummy lead),請參閱第5圖,該邊界線路124投影至該第二表面121b,並於該第二表面121b形成有一邊界線路陰影124a,該識別標記125a位於該第二表面121b。
請參閱第3至5圖,該電路板120包含設置於該第一表面121a的一邊界標記125,該邊界標記125選自於金屬、防焊材料、凹孔或穿孔,當該邊界標記125選自於金屬、防焊材料或凹孔時,該識別標記125a為該邊界標記125投影至該第二表面121b的一陰影,較佳地,該第一線路群122、該第二線路群123、該邊界線路124及該邊界標記125為相同材質,或者,當該邊界標記125為穿孔時,該識別標記125a為該穿孔顯露於該第二表面121b的一開口。
請參閱第3至5圖,一縱軸線Y通過該邊界線路陰影124a及該識別標記125a,該識別標記125a用以標記該邊界線路陰影124a,以利辨識該邊界線路陰影124a,並且藉由該邊界線路陰影124a及該識別標記125a可快速地辨識該第一線路群122及該第二線路群123的邊界位置,較佳地,該邊界線路陰影124a及該識別標記125a形成一交叉圖樣P,在本實施例中,該交叉圖樣P為該邊界線路124與該邊界標記125投影所形成。
請參閱第1、3至5圖,該第一線路群122包含複數個第一線路A,相鄰的各該第一線路A之間具有一第一間距G1,各該第一線路A具有一第一接合部A1,各該第一凸塊111接合於各該第一接合部A1,請參閱第3及5圖,各該第一線路A及各該第一凸塊111投影至該第二表面121b並分別形成有一第一線路陰影A2及一第一凸塊陰影111a。
請參閱第1、3至5圖,該第二線路群123包含複數個第二線路B,相鄰的各該第二線路B之間具有一第二間距G2,該第二間距G2不等於該第一間距G1,各該第二線路B具有一第二接合部B1,各該第二凸塊112接合於各該第二接合部B1,請參閱第3及5圖,各該第二線路B及各該第二凸塊112投影至該第二表面121b並分別形成有一第二線路陰影B2及一第二凸塊陰影112a。
請參閱第1至4圖,在本實施例中,該晶片110具有一第三凸塊113,該第三凸塊113接合於該邊界線路124的一接合部124b,與該縱軸線Y垂直的一第一橫軸線X1通過該些第一接合部A1及該些第二接合部B1,與該縱軸線Y垂直的一第二橫軸線X2通過該接合部124b,該第二橫軸線X2平行該第一橫軸線X1。
請參閱第2至4圖,在本實施例中,該電路板120另包含至少一第三線路群126,該第三線路群126設置於該第一表面121a,該第三線路群126包含複數個第三線路C,各該第三線路C設置於相鄰的該第二線路B之間,該晶片110另具有複數個第四凸塊114,各該第四凸塊114接合於各該第三線路C的一第三接合部C1,請參閱第3及5圖,各該第三線路C及各該第四凸塊114投影至該第二表面121b並分別形成有一第三線路陰影C2及一第四凸塊陰影114a,在本實施例中,該第二橫軸線X2通過該接合部124b及該些第三接合部C1。
請參閱第3及4圖,在本實施例中,該邊界線路124位於該第一線路群122的一第一線路A與該第二線路群123的一第二線路B之間,該第二間距G2小於該第一間距G1,該邊界線路124至相鄰的該第二線路B之間具有一第三間距G3,該邊界線路124至相鄰的該第一線路A之間具有一第四間距G4,該第三間距G3小於該第二間距G2,該第四間距G4小於該第二間距G2,較佳地,該第四間距G4不大於該第三間距G3。
請參閱第3及5圖,在該晶片110以該些第一凸塊111、該些第二凸塊112及該第三凸塊113接合至該電路板120後,藉由該識別標記125a辨識該邊界線路陰影124a,並藉由該識別標記125a及該邊界線路陰影124a快速地辨識該些第一線路陰影A2及該些第二線路陰影B2的邊界位置,以區分線路之間的間距變異區域的位置,並可辨識相鄰的線路間具有最小間距的位置,以利後續藉由該些第一線路陰影A2、該些第一凸塊陰影111a、該些第二線路陰影B2及該些第二凸塊陰影112a判斷該些凸塊(第一凸塊111、第二凸塊112)與該些線路(第一線路A、第二線路B)是否發生接合位移(bonding shift)的情形。
請參閱第1及5圖,較佳地,該電路板120另包含設置於該第二表面121b的一支撐層127,該支撐層127至少顯露出該邊界線路陰影124a及相鄰於該邊界線路陰影124a的該第二線路陰影B2、該第二凸塊陰影112a,該支撐層127可選自於具有功能性且經圖案化的金屬層,該支撐層127可藉由設置於該透光載板121的導接通孔(圖未繪出)與設置於該第一表面121a的該第一線路群122、該第二線路群123或該邊界線路124電性連接,使該支撐層127具有功能性,且該支撐層127可增加該透光載板121的抗壓及抗翹曲強度。
本創作之保護範圍,當視後附之申請專利範圍所界定者為準,任何熟知此項技藝者,在不脫離本創作之精神和範圍內所作之任何變化與修改,均屬於本創作之保護範圍。
100:覆晶接合結構
110:晶片
111:第一凸塊
111a:第一凸塊陰影
112:第二凸塊
112a:第二凸塊陰影
113:第三凸塊
114:第四凸塊
114a:第四凸塊陰影
120:電路板
121:透光載板
121a:第一表面
121b:第二表面
122:第一線路群
123:第二線路群
124:邊界線路
124a:邊界線路陰影
124b:接合部
125:邊界標記
125a:識別標記
126:第三線路群
127:支撐層
A:第一線路
A1:第一接合部
A2:第一線路陰影
B:第二線路
B1:第二接合部
B2:第二線路陰影
C:第三線路
C1:第三接合部
C2:第三線路陰影
G1:第一間距
G2:第二間距
G3:第三間距
G4:第四間距
P:交叉圖樣
X1:第一橫軸線
X2:第二橫軸線
Y:縱軸線
第1圖:本創作的覆晶接合結構的剖視圖。
第2圖:本創作的覆晶接合結構的晶片的底視圖。
第3圖:本創作的覆晶接合結構的透視圖。
第4圖:第3圖的局部放大圖。
第5圖:本創作的覆晶接合結構的底視圖。
111:第一凸塊
112:第二凸塊
113:第三凸塊
114:第四凸塊
120:電路板
121:透光載板
121a:第一表面
124:邊界線路
125:邊界標記
A:第一線路
B:第二線路
C:第三線路
G1:第一間距
G2:第二間距
G3:第三間距
G4:第四間距
Claims (20)
- 一種覆晶接合結構,包含: 一晶片,具有複數個第一凸塊及複數個第二凸塊;以及 一電路板,包含: 一透光載板,具有一第一表面及一第二表面; 一第一線路群,設置於該第一表面,該第一線路群包含複數個第一線路,相鄰的各該第一線路之間具有一第一間距,各該第一線路具有一第一接合部,各該第一線路投影至該第二表面並形成有一第一線路陰影,各該第一凸塊接合於各該第一接合部,各該第一凸塊投影至該第二表面並分別形成有一第一凸塊陰影; 一第二線路群,設置於該第一表面,該第二線路群包含複數個第二線路,相鄰的各該第二線路之間具有一第二間距,該第二間距不等於該第一間距,各該第二線路具有一第二接合部,各該第二線路投影至該第二表面並形成有一第二線路陰影,各該第二凸塊接合於各該第二接合部,各該第二凸塊投影至該第二表面並形成有一第二凸塊陰影; 一邊界線路,設置於該第一表面,該邊界線路位於該第一線路群及該第二線路群之間,該邊界線路投影至該第二表面,並形成有一邊界線路陰影;以及 一識別標記,位於該第二表面,一縱軸線通過該邊界線路陰影及該識別標記。
- 如請求項1之覆晶接合結構,其中該電路板包含設置於該第一表面的一邊界標記,該邊界標記選自於金屬、防焊材料或凹孔,該識別標記為該邊界標記投影至該第二表面的一陰影。
- 如請求項1之覆晶接合結構,其中該電路板包含設置於該第一表面的一邊界標記,該邊界標記為一穿孔,該識別標記為該穿孔顯露於該第二表面的一開口。
- 如請求項1之覆晶接合結構,其中該邊界線路陰影及該識別標記形成一交叉圖樣。
- 如請求項2之覆晶接合結構,其中該邊界線路陰影及該識別標記形成一交叉圖樣,該交叉圖樣為該邊界線路與該邊界標記投影所形成。
- 如請求項1之覆晶接合結構,其中該電路板包含設置於該第一表面的一邊界標記,該識別標記為該邊界標記投影至該第二表面的一陰影,該邊界線路及該邊界標記為相同材質。
- 如請求項1之覆晶接合結構,其中該晶片具有一第三凸塊,該第三凸塊接合於該邊界線路的一接合部,與該縱軸線垂直的一第一橫軸線通過該些第一接合部及該些第二接合部,與該縱軸線垂直的一第二橫軸線通過該接合部,該第二橫軸線平行該第一橫軸線。
- 如請求項1之覆晶接合結構,其中該第二間距小於該第一間距,該邊界線路至鄰近的該第二線路之間具有一第三間距,該第三間距小於該第二間距。
- 如請求項8之覆晶接合結構,其中該邊界線路至相鄰的該第一線路之間具有一第四間距,該第四間距小於該第二間距,該第四間距不大於該第三間距。
- 如請求項8之覆晶接合結構,其中該電路板另包含設置於該第二表面的一支撐層,該支撐層至少顯露出該邊界線路陰影及相鄰於該邊界線路陰影的該第二線路陰影。
- 一種覆晶接合結構的電路板,包含: 一透光載板,具有一第一表面及一第二表面; 一第一線路群,設置於該第一表面,該第一線路群包含複數個第一線路,相鄰的各該第一線路之間具有一第一間距,各該第一線路具有一第一接合部,各該第一線路投影至該第二表面並形成有一第一線路陰影; 一第二線路群,設置於該第一表面,該第二線路群包含複數個第二線路,相鄰的各該第二線路之間具有一第二間距,該第二間距不等於該第一間距,各該第二線路具有一第二接合部,各該第二線路投影至該第二表面並形成有一第二線路陰影; 一邊界線路,設置於該第一表面,該邊界線路位於該第一線路群及該第二線路群之間,該邊界線路投影至該第二表面,並形成有一邊界線路陰影;以及 一識別標記,位於該第二表面,一縱軸線通過該邊界線路陰影及該識別標記。
- 如請求項11之覆晶接合結構的電路板,其中該電路板包含設置於該第一表面的一邊界標記,該邊界標記選自於金屬、防焊材料或凹孔,該識別標記為該邊界標記投影至該第二表面的一陰影。
- 如請求項11之覆晶接合結構的電路板,其中該電路板包含設置於該第一表面的一邊界標記,該邊界標記為一穿孔,該識別標記為該穿孔顯露於該第二表面的一開口。
- 如請求項11之覆晶接合結構的電路板,其中該邊界線路陰影及該識別標記形成一交叉圖樣。
- 如請求項12之覆晶接合結構的電路板,該邊界線路陰影及該識別標記形成一交叉圖樣,該交叉圖樣為該邊界線路與該邊界標記投影所形成。
- 如請求項11之覆晶接合結構的電路板,其包含設置於該第一表面的一邊界標記,該識別標記為該邊界標記投影至該第二表面的一陰影,該邊界線路與該邊界標記為相同材質。
- 如請求項11之覆晶接合結構的電路板,其中該邊界線路具有一接合部,與該縱軸線垂直的一第一橫軸線通過該些第一接合部及該些第二接合部,與該縱軸線垂直的一第二橫軸線通過該接合部,該第二橫軸線平行該第一橫軸線。
- 如請求項11之覆晶接合結構的電路板,其中該第二間距小於該第一間距,該邊界線路至鄰近的該第二線路之間具有一第三間距,該第三間距小於該第二間距。
- 如請求項18之覆晶接合結構的電路板,其中該邊界線路至相鄰的該第一線路之間具有一第四間距,該第四間距小於該第二間距,該第四間距不大於該第三間距。
- 如請求項18之覆晶接合結構的電路板,其另包含設置於該第二表面的一支撐層,該支撐層至少顯露出該邊界線路陰影及相鄰於該邊界線路陰影的該第二線路陰影。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW111205206U TWM631574U (zh) | 2022-05-19 | 2022-05-19 | 覆晶接合結構及其電路板 |
CN202221428280.2U CN217588922U (zh) | 2022-05-19 | 2022-06-08 | 覆晶接合结构及其电路板 |
JP2023001255U JP3242376U (ja) | 2022-05-19 | 2023-04-13 | フリップチップボンディング構造及びその回路基板 |
US18/134,082 US20230380053A1 (en) | 2022-05-19 | 2023-04-13 | Flip-chip bonding structure and circuit board thereof |
KR2020230000785U KR20230002259U (ko) | 2022-05-19 | 2023-04-19 | 플립칩 본딩 구조 및 그 회로 기판 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW111205206U TWM631574U (zh) | 2022-05-19 | 2022-05-19 | 覆晶接合結構及其電路板 |
Publications (1)
Publication Number | Publication Date |
---|---|
TWM631574U true TWM631574U (zh) | 2022-09-01 |
Family
ID=83527300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111205206U TWM631574U (zh) | 2022-05-19 | 2022-05-19 | 覆晶接合結構及其電路板 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230380053A1 (zh) |
JP (1) | JP3242376U (zh) |
KR (1) | KR20230002259U (zh) |
CN (1) | CN217588922U (zh) |
TW (1) | TWM631574U (zh) |
-
2022
- 2022-05-19 TW TW111205206U patent/TWM631574U/zh unknown
- 2022-06-08 CN CN202221428280.2U patent/CN217588922U/zh active Active
-
2023
- 2023-04-13 US US18/134,082 patent/US20230380053A1/en active Pending
- 2023-04-13 JP JP2023001255U patent/JP3242376U/ja active Active
- 2023-04-19 KR KR2020230000785U patent/KR20230002259U/ko unknown
Also Published As
Publication number | Publication date |
---|---|
US20230380053A1 (en) | 2023-11-23 |
KR20230002259U (ko) | 2023-11-28 |
JP3242376U (ja) | 2023-06-09 |
CN217588922U (zh) | 2022-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8273994B2 (en) | BGA footprint pattern for increasing number of routing channels per PCB layer | |
KR20080046021A (ko) | 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지 | |
TWI742148B (zh) | 對準標記及其測量方法 | |
KR100924552B1 (ko) | 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 | |
JP2013123026A (ja) | 検査用マーク及びこれを有する印刷回路基板 | |
TWM631574U (zh) | 覆晶接合結構及其電路板 | |
TWI601251B (zh) | 包含不同佈線圖案的覆晶薄膜、包含其之可撓性顯示裝置以及可撓性顯示裝置之製造方法 | |
TWI662672B (zh) | 薄膜覆晶封裝結構 | |
JP2007049067A (ja) | 半導体ウェハおよびレチクル | |
TWI796550B (zh) | 撓性電路板 | |
TWI692278B (zh) | 軟性線路板 | |
TW201507564A (zh) | 電路板及其製作方法 | |
TWI790036B (zh) | 具對位標記之電子裝置 | |
TWI799314B (zh) | 覆晶接合構造及其基板 | |
JP4506780B2 (ja) | 半導体基板の製造方法 | |
JP4341694B2 (ja) | 半導体素子の製造方法 | |
JP4987910B2 (ja) | 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法 | |
JP2014011403A (ja) | 配線基板の製造方法 | |
JP6202521B2 (ja) | シリコンウエハ及び配線形成方法 | |
KR100959603B1 (ko) | 웨이퍼 레벨 패키지의 제조 방법 | |
JP2008166796A (ja) | ボイド形成を抑制する半導体チップ及びこれを備えた半導体パッケージ | |
KR20090006889U (ko) | 모듈 기판 | |
TW201940029A (zh) | 可撓性基板的製造方法 | |
JP2017092438A (ja) | プリント回路基板 | |
JPH05190554A (ja) | フリップチップ型半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4K | Issue of patent certificate for granted utility model filed before june 30, 2004 |