TWM559508U - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板包括一基板、多條訊號線以及多個畫素單元。基板具有一顯示區與一周邊區。該些訊號線包括多條第一訊號線以及多條第二訊號線，自周邊區上延伸至顯示區。該些畫素單元位於顯示區且沿著一第一方向排列成行，沿一第二方向排列成列。該些第一訊號線以及第二訊號線沿顯示區共形地排列。其中，第n條的第一訊號線對應第n行的畫素單元沿著第一方向延伸至顯示區。第n+1條的第一訊號線對應第n行的畫素單元往鄰近顯示方向延伸並對應重疊於第n條的第一訊號線的虛擬延伸線。

Description

畫素陣列基板

本新型創作是有關於一種基板，且特別是有關於一種畫素陣列基板。

現今，隨著新興的小型顯示裝置（例：穿戴式顯示裝置）的崛起，各種小型顯示面板的外型已不限於傳統的矩形。以圖1為例，習知的非矩形的顯示面板1包括一顯示區3、設置於顯示區3外的周邊區2的多條訊號線（例如為資料線DL以及閘極線GL）、與多條訊號線電性連接的多個主動元件T以及多個畫素電極PE。主動元件T與畫素電極PE設置於顯示面板1的顯示區3。閘極線GL由顯示區3延伸至顯示面板1的周邊區2，以與位於周邊區2的驅動單元（例如驅動電路110）電性連接。驅動單元傳遞閘極訊號至閘極線GL進而驅動顯示面板1。目前設置在周邊區2的部分閘極線GL及資料線DL的走線方式是沿著顯示區的外輪廓，彼此共形地設置。然而，上述的習知走線方式會受到周邊區2的面積及形狀的限制，更會浪費周邊區2的空間。

因此，如何提供一種有效率減少使用周邊區的面積、縮小整體尺寸，並維持線路之間的阻值的顯示裝置，為所屬技術領域人員面臨的重大課題。

本新型創作提供一種畫素陣列基板，能減少周邊區面積的浪費，縮小顯示裝置的尺寸，並維持線路之間阻值的穩定性。

本新型創作的畫素陣列基板包括一基板、多條訊號線以及多個畫素單元。基板具有一顯示區與一周邊區。多條訊號線包括多條第一訊號線以及多條第二訊號線，自周邊區上延伸至顯示區上。顯示區上之各第一訊號線的延伸方向交錯於各第二訊號線的延伸方向。多個畫素單元位於顯示區，且沿一第一方向排列成n行，並沿著一第二方向排列成m列。該些第一訊號線於周邊區沿顯示區共形地排列且該些第一訊號線間不相交。該些第二訊號線於周邊區沿顯示區共形地排列且該些第二訊號線間不相交。第n條的第一訊號線對應對n行的該些畫素單元沿著第一方向延伸至顯示區。第n+1條的第一訊號線對應第n行的該些畫素單元往鄰近顯示區的方向延伸並與第n條的第一訊號線的虛擬延伸線相交。第n+1行的第一訊號線延伸至對應重疊於第n行的第一訊號線的虛擬延伸線，並對應第n+1行的該些畫素單元沿著第一方向延伸至顯示區。

在本新型創作的一實施例中，上述的該些第一訊號線與該些第二訊號線於周邊區上交錯排列。

在本新型創作的一實施例中，上述的第m條的第二訊號線對應第m列的該些畫素單元沿著第二方向延伸至顯示區。第m+1條的第二訊號線對應第m列的該些畫素單元往鄰近顯示區的方向延伸並與第m條的第二訊號線的虛擬延伸線相交。第m+1列的第二訊號線延伸至對應重疊於第m列的第二訊號線的虛擬延伸線，並對應第m+1列的該些畫素單元沿著第二方向延伸至顯示區。

在本新型創作的一實施例中，上述的n為大於或等於1的整數。m為大於或等於1的整數。

在本新型創作的一實施例中，上述的各畫素單元電性連接至各第一訊號線以及各第二訊號線。

在本新型創作的一實施例中，上述的該些訊號線更包括多條第三訊號線。

在本新型創作的一實施例中，畫素陣列基板更包括一第一絕緣層。第一絕緣層位於基板上，且第一絕緣層位於該些第一訊號線與該些第二訊號線之間。該些第一訊號線與該些第二訊號線位於不同之水平高度。

在本新型創作的一實施例中，上述的各第二訊號線沿著該顯示區延伸的部分於基板上的正投影與各第一訊號線沿著該顯示區延伸的部分於基板上的正投影不重疊。

在本新型創作的一實施例中，上述的各第二訊號線沿著該顯示區延伸的部分於基板上的正投影與各第一訊號線沿著該顯示區延伸的部分於基板上的正投影部分地重疊。

在本新型創作的一實施例中，上述的相鄰的每一第二訊號線沿著該顯示區延伸的部分於基板的正投影重疊對應的每一第一訊號線沿著該顯示區延伸的部分於基板上的正投影的面積相同。

在本新型創作的一實施例中，畫素陣列基板更包括一第二絕緣層以及多條第三訊號線。第二絕緣層位於該些第二訊號線與該些第三訊號線之間。

在本新型創作的一實施例中，上述的各第三訊號線沿著該顯示區延伸的部分於基板上的正投影與各第二訊號線沿著該顯示區延伸的部分於基板上的正投影不重疊。

在本新型創作的一實施例中，上述的各第三訊號線沿著該顯示區延伸的部分於基板上的正投影與各第二訊號線沿著該顯示區延伸的部分於基板上的正投影部分地重疊。

在本新型創作的一實施例中，上述的相鄰的每一第三訊號線沿著該顯示區延伸的部分於基板上的正投影重疊對應的每一第二訊號線沿著該顯示區延伸的部分於基板上的正投影的面積相同。

基於上述，在本新型創作一實施例的畫素陣列基板中，將遠離顯示區的第一訊號線/第二訊號線往靠近顯示區的方向延伸，並且相交於靠近顯示區的第一訊號線/第二訊號線的虛擬延伸線，並重疊於所述的虛擬延伸線，進而使第一訊號線/第二訊號線的走線往鄰近顯示區的位置縮排設置，因此可減少使用周邊區的面積，並縮小畫素陣列基板整體的尺寸。此外，藉由將第一訊號線、第二訊號線及第三訊號線以不同水平高度進行交疊設置，可避免走線交疊產生過大的耦合電容，或者是走線間的耦合電容不均所造成的驅動異常。

為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2繪示為本新型創作的一實施例的畫素陣列基板的上視示意圖。圖3繪示為本新型創作的一實施例的畫素陣列基板的局部上視示意圖。特別是，圖3對應圖2的畫素陣列基板10中，靠近驅動電路110的一側。請參考圖2以及圖3，在本實施例中，畫素陣列基板10包括一基板100、多條訊號線SL以及多個畫素單元200。

請參考圖2，基板100具有一顯示區AA與一周邊區BD。在本實施例中，畫素陣列基板10的周邊區BD更選擇性地包含一驅動電路110。在本實施例中，基板100的形狀為非矩形，換言之，基板100的顯示區AA為非矩形。舉例而言，基板100的形狀可呈三角形、梯形、六角形、弓形、橢圓形、圓形（如圖6A所示）、鐘形（如圖6B所示）、星形（如圖6C所示）或其他所欲實現的非矩形。於其他實施例中，基板100的形狀也可以是矩形，本新型創作不以此為限。基板100為可透光基板或不透光/反射基板。透光基板的材質可為玻璃、石英、有機聚合物或其他適當的材料。不透光/反射基板的材質可為導電材料、晶圓、陶瓷或其它適當的材料，但本新型創作不以此為限。

請參考圖3，畫素陣列基板10包括多條訊號線SL以及多個畫素單元200配置於基板100上。該些訊號線SL包括多條第一訊號線X以及多條第二訊號線Y，自周邊區BD上延伸至顯示區AA上。顯示區AA上之該些第一訊號線X的延伸方向交錯於該些第二訊號線Y的延伸方向。在本實施例中，各畫素單元200包括一主動元件T以及與主動元件T電性連接的畫素電極PE。該些畫素單元200可以陣列方式排列於基板100的顯示區AA上，但本新型創作不以此為限。該些畫素單元200的主動元件T包括至少一薄膜電晶體。所述薄膜電晶體具有閘極（未標示）、與閘極重疊的通道（未標示）以及分別與通道的兩側電性連接的源極（未標示）與汲極（未標示）。在本實施例中，所述薄膜電晶體可為底部閘極型薄膜電晶體（bottom gate TFT）、頂部閘極型薄膜電晶體（top gate TFT）或其他適當型式的薄膜電晶體，本新型創作不特別以薄膜電晶體的型式加以限制。該些畫素單元200沿著一第一方向D1排列成n行，並沿著一第二方向D2排列成m列。換句話說，於第一方向D1上，顯示區AA內排列有n個畫素單元200，且於第二方向D2上，顯示區AA內排列有m個畫素單元200。在本實施例中，第一方向D1與第二方向D2彼此垂直，然而本新型創作不以此為限。

在本實施例中，存在有n條第一訊號線X以及m條第二訊號線Y，且第一訊號線X以及第二訊號線Y分別對應n行或m列的畫素單元200設置。詳細而言，該些第一訊號線X設置於周邊區BD中，沿顯示區AA的輪廓102共形地排列，且該些第一訊號線X之間彼此不相交。該些第二訊號線Y設置於周邊區BD中，沿顯示區AA的輪廓102共形地排列，且該些第二訊號線Y之間彼此不相交。舉例來說，第n條的第一訊號線Xn可以靠近顯示區AA的輪廓102並沿著上述輪廓102的形狀設置，而相較於第n條的第一訊號線Xn，第n+1條的第一訊號線Xn+1遠離顯示區AA的輪廓102並沿著輪廓102以及第n條第一訊號線Xn的形狀設置。更進一步而言，第m條的第二訊號線Ym可以靠近顯示區AA的輪廓102並沿著上述輪廓102的形狀設置，而相較於第m條的第二訊號線Ym，第m+1條的第二訊號線Ym+1遠離顯示區AA的輪廓102並沿著輪廓102以及第m條第二訊號線Ym的形狀設置。在本實施例中，該些第一訊號線X與該些第二訊號線Y於周邊區BD上交錯排列。換句話說，第m條的第二訊號線Ym設置於第n條的第一訊號線Xn以及第n+1條的第一訊號線Xn+1之間，然而本新型創作不以此為限。在其他實施例中，使用者也可以依需求而設置第一訊號線X與第二訊號線Y。

在本實施例中，該些第一訊號線X與第二訊號線Y電性連接至該些畫素單元200。舉例來說，該些第一訊號線X可連接於主動元件T的閘極（例如做為掃描線），該些第二訊號線Y可連接於主動元件T的源極（例如做為資料線），但本新型創作不以此為限。於其他實施例中，該些第一訊號線X也可以做為資料線，該些第二訊號線Y做為掃描線。該些訊號線SL（包括第一訊號線X以及第二訊號線Y）電性連接至周邊區BD的驅動電路110上，但本新型創作不以此為限。基於導電性的考量，該些第一訊號線X與該些第二訊號線Y一般是使用金屬材料，但本新型創作不限於此。在其他實施例中，該些第一訊號線X與該些第二訊號線Y也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其他導電材料的堆疊層。在本實施例中，該些第一訊號線X的數量可例如為n條，該些第二訊號線的數量可例如為m條，其中n為大於或等於1的整數，M為大於或等於1的整數。換句話說，n條的第一訊號線X可例如為一條、二條或更多條，m條的第二訊號線Y可例如為一條、二條或更多條。但本新型創作不以第一訊號線X或第二訊號線Y的數量為限。使用者可依需求選擇所需的第一訊號線X或第二訊號線Y的數量。

圖4A繪示為圖3的畫素陣列基板的第一訊號線的局部的上視示意圖。請一起參考圖3及圖4A，在本實施例中，第n條的第一訊號線Xn先沿著顯示區AA的輪廓102延伸至對應第n行的畫素單元200，再轉向改為沿著第一方向D1延伸至顯示區AA。此時，第n條的第一訊號線Xn於轉向前沿著顯示區AA的輪廓102延伸的軌跡定義出第n條的第一訊號線Xn的虛擬延伸線XIn。第n+1條的第一訊號線Xn+1則沿著第n條的第一訊號線Xn延伸並對應第n行的畫素單元200往鄰近顯示區AA的方向延伸以與第n條的第一訊號線Xn的虛擬延伸線XIn相交。接著，第n+1條的第一訊號線Xn+1延伸至對應重疊於第n條的第一訊號線Xn的虛擬延伸線XIn。舉例而言，第n+1條的第一訊號線Xn+1會在第n條的第一訊號線Xn轉向延伸至顯示區AA後，轉向往鄰近顯示區AA的第n條的第一訊號線Xn的虛擬延伸線XIn，並相交且重疊於虛擬延伸線XIn而繼續沿著顯示區AA的輪廓102延伸。第n+1條的第一訊號線Xn+1延伸至對應第n+1行的畫素單元200，再沿著第一方向D1延伸至顯示區AA。需注意的是，當第n+1條的第一訊號線Xn+1延伸至並對應重疊於第n條的虛擬延伸線XIn時，第n+1條的第一訊號線Xn+1沿著第n條的第一訊號線延伸的軌跡定義出第n+1條的第一訊號線Xn+1的虛擬延伸線XIn+1。基於上述，第n+2條的第一訊號線Xn+2可以在對應第n行的畫素電極200延伸並與第n+1條的第一訊號線Xn+1的虛擬延伸線XIn+1相交，且對應重疊於第n+1條的第一訊號線Xn+1的虛擬延伸線XIn+1，並在對應第n+1行的畫素電極200延伸並與第n條的第一訊號線Xn的虛擬延伸線Xin相交，且對應重疊於第n條的第一訊號線Xn的虛擬延伸線XIn。

值得一提的是，相較於習知的顯示裝置（例如圖1所示的非矩形顯示面板1），在本新型創作的配置下，遠離顯示區AA的第一訊號線X（例如為第n+1條的第一訊號線Xn+1）的走線可以往靠近顯示區AA的方向延伸，與第n條的第一訊號線Xn的虛擬延伸線XIn重疊。也就是說，第n+1條的第一訊號線X n+1可以在第n條的第一訊號線Xn延伸進顯示區AA後，利用第n條的第一訊號線Xn轉向後所閒置的周邊區BD的空間，繼續沿著顯示區AA的輪廓102延伸。由於，該些第一訊號線X的布線可以逐漸的自遠離顯示區AA往鄰近顯示區AA的位置縮排設置，因此可以有效率的減少使用周邊區BD的面積，減少空間的浪費，進一步的縮小基板100整體的尺寸。

圖4B繪示為圖3的畫素陣列基板的第一訊號線的局部的上視示意圖。請一起參考圖3及圖4B，在本實施例中，第m條的第二訊號線Ym先沿著顯示區AA的輪廓102延伸至對應第m列的畫素單元200，再轉向改為沿著第二方向D2延伸至顯示區AA。此時，第m條的第二訊號線Ym於轉向前沿著顯示區AA的輪廓102延伸的軌跡定義出第m條的第二訊號線Ym的虛擬延伸線YIm。第m+1條的第二訊號線Y m+1則沿著第m條的第二訊號線Ym延伸並對應第m列的畫素單元200往鄰近顯示區AA的方向延伸以與第m條的第二訊號線Ym的虛擬延伸線YIm相交。接著，第m+1條的第二訊號線Y m+1延伸至對應重疊於第m條的第二訊號線Ym的虛擬延伸線YIm。舉例而言，第m+1條的第二訊號線Y m+1會在第m條的第二訊號線Ym轉向延伸至顯示區AA後，轉向往鄰近顯示區AA的第m條的第二訊號線Ym的虛擬延伸線YIm，並相交且重疊於虛擬延伸線YIm而繼續沿著顯示區AA的輪廓102延伸。第m+1條的第二訊號線Ym+1延伸至對應第m+1列的畫素單元200，再沿著第二方向D2延伸至顯示區AA。需注意的是，當第m+1條的第二訊號線Ym+1延伸至並對應重疊於虛擬延伸線YIm時，第m+1條的第二訊號線Ym+1沿著第m條的第二訊號線延伸的軌跡定義出第m+1條的第二訊號線Ym+1的虛擬延伸線YIm+1。基於上述，第m+2條的第二訊號線Ym+2可以在對應第m行的畫素電極200延伸並與第m+1條的第二訊號線Ym+1的虛擬延伸線YIm+1，且對應重疊於第m+1條的第二訊號線Ym+1的虛擬延伸線YIm+1，並在對應第m+1列的畫素電極200延伸並與第m條的第二訊號線Ym的虛擬延伸線YIm，且對應重疊於第m條的第二訊號線Ym的虛擬延伸線YIm。

值得一提的是，相較於習知的顯示裝置（例如圖1所示的非矩形顯示面板1），在本新型創作的配置下，遠離顯示區AA的第二訊號線Y（例如為第m+1條的第二訊號線Ym+1）的走線可以往靠近顯示區AA的方向延伸，與第m條的第二訊號線Ym的虛擬延伸線YIm重疊。也就是說，第m+1條的第二訊號線Ym+1可以在第m+1條的第二訊號線Ym+1延伸進顯示區AA後，利用第m條的第二訊號線Ym轉向後所閒置的周邊區BD的空間，繼續沿著顯示區AA的輪廓102延伸。由於，該些第二訊號線Y的布線可以逐漸的自遠離顯示區AA往鄰近顯示區AA的位置縮排設置，因此可以有效率的減少使用周邊區BD的面積，減少空間的浪費，進一步的縮小基板100整體的尺寸。

由於縮減周邊區BD的面積以縮小基板100整體的尺寸，因此會調整第一訊號線X與第二訊號線Y之間的距離以及設置方式，而可能使第一訊號線X與第二訊號線Y之間產生的電容對畫素陣列基板10的顯示品質產生影響。以下敘述畫素陣列基板10的結構以及第一訊號線X與第二訊號線Y的配置。

圖5A繪示為本新型創作的一實施例的畫素陣列基板的剖面示意圖。請參考圖3及圖5A，圖5A對應圖3的剖線A-A’。在本實施例中，畫素陣列基板10更包括一第一絕緣層120。詳細而言，基板100上形成多個第一訊號線X（例如包括第n條的第一訊號線Xn、第n+1條的第一訊號線Xn+1以及第n+2條的第一訊號線Xn+2），於該些第一訊號線X及基板100上覆蓋一層第一絕緣層120，接著在第一絕緣層120上形成多個第二訊號線Y（例如包括第m+1條的第二訊號線Ym+1、第m+2條的第二訊號線Ym+2）。在本實施例中，第一訊號線X位於第一絕緣層120與基板100之間，且第一絕緣層120位於第一訊號線X與第二訊號線Y之間。換句話說，該些第一訊號線X與該些第二訊號線Y位於不同的水平高度，但本新型創作不以此為限。該些第一訊號線X與該些第二訊號線Y於沿著剖線A-A’的方向上交錯排列。在本實施例中，第一絕緣層120的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合，但本新型創作不以此為限。

值得注意的是，在本實施例中，於剖線A-A’處，各第二訊號線Y（例如第二訊號線Ym+1、Ym+2）沿著該顯示區AA延伸的部分於基板100上的正投影與各第一訊號線X（例如第一訊號線Xn、Xn+1、Xn+2）沿著該顯示區AA延伸的部分於基板100上的正投影不重疊。換句話說，第二訊號線Y會與第一訊號線X錯位而不會重疊。通過上述的配置方式，可以降低線路與線路之間電容的產生，提升畫素陣列基板10的顯示品質。

在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，關於省略了相同技術內容的部分說明可參考前述實施例，下述實施例中不再重複贅述。

圖5B繪示為本新型創作的另一實施例的畫素陣列基板的剖面示意圖。請同時參考圖5A及圖5B，本實施例的畫素陣列基板10’與圖5A中的畫素陣列基板10相似，惟二者主要差異之處在於：在本實施例中，第一訊號線X位於基板100上，第一絕緣層120位於第一訊號線X與第二訊號線Y之間，且在剖線A-A’處，各第二訊號線Y沿著該顯示區AA延伸的部分於基板100上的正投影與各第一訊號線X沿著該顯示區AA延伸的部分於基板100上的正投影部分地重疊。此外，相鄰的每一第二訊號線Y於基板100上的正投影重疊對應的每一訊號線X於基板100上的正投影的面積相同。由於每一第二訊號線Y重疊對應的每一第一訊號線X的面積均為相同，因此每一第二訊號線Y與對應的每一第一訊號線X之間的電容相同。透過上述的配置，線路與線路之間的電容阻值可以維持一致性，提升畫素陣列基板10的顯示品質的可靠性。

圖5C繪示為本新型創作的另一實施例的畫素陣列基板的剖面示意圖。請同時參考圖3、圖5A及圖5C，本實施例的畫素陣列基板10a與圖5A中的畫素陣列基板10相似，惟二者主要差異之處在於：在本實施例中，畫素陣列基板10a的多個訊號線SL更包括多條第三訊號線Z，且畫素陣列基板10a更包括一第二絕緣層130。具體而言，在本實施例中，多條第一訊號線X形成於基板100上，第一絕緣層120覆蓋該些第一訊號線X以及基板100。多條第二訊號線Y形成於第一絕緣層120上，第二絕緣層130覆蓋第二訊號線Y，且第三訊號線Z形成於第二絕緣層上。舉例而言，第二絕緣層130位於該些第二訊號線Y與該些第三訊號線Z之間。第三訊號線Z一般是使用與第一訊號線X及第二訊號線Y類似的導電材料，但本新型創作不以此為限。第二絕緣層130的材料一般與第一絕緣層120的無機材料、有機材料或上述之組合類似，但本新型創作不以此為限。

在本實施例中，在剖線A-A’處，各第三訊號線Z沿著該顯示區AA延伸的部分於基板100上的正投影與各第二訊號線Y沿著該顯示區AA延伸的部分於基板100上的正投影不重疊。此外，各第三訊號線Z於基板100上的正投影與各第一訊號線X於基板100上的正投影重疊。在上述的配置下，在剖線A-A’處，由於第一訊號線X與第三訊號線Z，不會與第二訊號線Y重疊，因此可以降低線路與線路之間電容的產生，提升畫素陣列基板10的顯示品質。

圖5D繪示為本新型創作的另一實施例的畫素陣列基板的剖面示意圖。請同時參考圖5B、圖5C及圖5D，本實施例的畫素陣列基板10a’與圖5C中的畫素陣列基板10a相似，惟二者主要差異之處在於：在本實施例中，在剖線A-A’處，各第三訊號線Z沿著該顯示區AA延伸的部分於基板100上的正投影與各第二訊號線Y沿著該顯示區AA延伸的部分於基板100上的正投影部分地重疊。此外，相鄰的每一第三訊號線Z於基板100上的正投影重疊對應的每一第二訊號線Y於基板100上的正投影的面積相同。具體而言，各第二訊號線Y沿著該顯示區AA延伸的部分於基板100上的正投影部分重疊於第一訊號線X沿著該顯示區AA延伸的部分於基板100上的正投影，且各第三訊號線Z沿著該顯示區AA延伸的部分於基板100上的正投影部分重疊於各第二訊號線Y沿著該顯示區AA延伸的部分於基板100上的正投影。在上述的配置下，在剖線A-A’處，由於各第三訊號線Z與各第二訊號線Y對應重疊部分的面積相同，且各第二訊號線Y與各第一訊號線X對應重疊部分的面積相同，因此每一第三訊號線Z與對應的每一第二訊號線Y之間的電容相同，且每一第二訊號線Y與對應的每一第一訊號線X之間的電容相同。透過上述的配置，線路與線路之間的電容阻值可以維持一穩定值，提升畫素陣列基板10的顯示品質的可靠性。

圖6A繪示為本新型創作的另一實施例的畫素陣列基板的上視示意圖。請同時參考圖2及圖6A，本實施例的畫素陣列基板10A與圖2中的畫素陣列基板10相似，惟二者主要差異之處在於：在本實施例中，基板100A的形狀為圓形，且顯示區AA的形狀與基板100A的形狀共形。

圖6B繪示為本新型創作的另一實施例的畫素陣列基板的上視示意圖。請同時參考圖2及圖6B，本實施例的畫素陣列基板10B與圖2中的畫素陣列基板10相似，惟二者主要差異之處在於：在本實施例中，基板100B的形狀為對稱的鐘形，且顯示區AA的形狀與基板100B的形狀共形。

圖6C繪示為本新型創作的另一實施例的畫素陣列基板的上視示意圖。請同時參考圖2及圖6C，本實施例的畫素陣列基板10C與圖2中的畫素陣列基板10相似，惟二者主要差異之處在於：在本實施例中，基板100C的形狀為具有八個角的星形，且顯示區AA的形狀與基板100C的形狀共形。

綜上所述，在本新型創作一實施例的畫素陣列基板中，藉由遠離顯示區的訊號線往靠近顯示區的方向延伸，並且遠離顯示區的訊號線可以相交於靠近顯示區的訊號線的虛擬延伸線並重疊於所述的虛擬訊號線，進而使訊號線的走線往鄰近顯示區的位置縮排設置。因此可以有效率的減少使用周邊區的面積，減少空間的浪費，並進一步的縮小畫素陣列基板整體的尺寸。同時，藉由使用多層線路交疊的設計，可有效減少線路之間耦合電容產生，並能使各層線路的電容阻值均勻而具有一致性。因此可在畫素陣列基板整體縮小的情況下，減少線路與線路間產生短路等缺陷，並可避免走線交疊產生過大的耦合電容，或者是走線間的耦合電容不均，造成驅動異常的疑慮。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

本新型創作雖然使用一些詞彙如“第一”、“第二”等以描述各種不同構件，該些構件定不為上述詞彙所限制。上述詞彙僅用以區別一構件與另一構件，除非在內文中有明確不同意涵，否則用以單數形式之呈現包含其複數之呈現。

1、10、10a、10a’、10A、10B、10C‧‧‧畫素陣列基板
100、100A、100B、100C‧‧‧基板
102‧‧‧輪廓
110‧‧‧驅動電路
120‧‧‧第一絕緣層
130‧‧‧第二絕緣層
200‧‧‧畫素單元
2、BD‧‧‧周邊區
3、AA‧‧‧顯示區
D1‧‧‧第一方向
D2‧‧‧第二方線
DL‧‧‧資料線
GL‧‧‧閘極線
PE‧‧‧畫素電極
SL‧‧‧訊號線
T‧‧‧主動元件
X、Xn~Xn+2‧‧‧第一訊號線
XIn~XIn+2‧‧‧虛擬延伸線
Y、Ym~Ym+2‧‧‧第二訊號線
YIm~YIm+2‧‧‧虛擬延伸線
Z‧‧‧第三訊號線

圖1繪示為習知的顯示面板的示意圖。 圖2繪示為本新型創作的一實施例的畫素陣列基板的上視示意圖。 圖3繪示為本新型創作的一實施例的畫素陣列基板的局部的上視示意圖。 圖4A繪示為圖3的畫素陣列基板的第一訊號線的局部的上視示意圖。 圖4B繪示為圖3的畫素陣列基板的第二訊號線的局部上視示意圖。 圖5A繪示為本新型創作的一實施例的畫素陣列基板的剖面示意圖。 圖5B繪示為本新型創作的另一實施例的畫素陣列基板的剖面示意圖。 圖5C繪示為本新型創作的另一實施例的畫素陣列基板的剖面示意圖。 圖5D繪示為本新型創作的另一實施例的畫素陣列基板的剖面示意圖。 圖6A繪示為本新型創作的另一實施例的畫素陣列基板的上視示意圖。 圖6B繪示為本新型創作的另一實施例的畫素陣列基板的上視示意圖。 圖6C繪示為本新型創作的另一實施例的畫素陣列基板的上視示意圖。

Claims (14)

1. 一種畫素陣列基板，包括： 一基板，具有一顯示區與一周邊區； 多條訊號線，包括多條第一訊號線以及多條第二訊號線，自該周邊區上延伸至該顯示區上，其中該顯示區上之各該第一訊號線的延伸方向交錯於各該第二訊號線的延伸方向；以及 多個畫素單元位於該顯示區，該些畫素單元沿著一第一方向排列成行，沿著一第二方向排列成列， 其中，該些第一訊號線於該周邊區沿該顯示區共形地排列且該些第一訊號線間不相交，該些第二訊號線於該周邊區沿該顯示區共形地排列且該些第二訊號線間不相交， 其中，第n條的該第一訊號線對應第n行的該些畫素單元沿著該第一方向延伸至該顯示區，第n+1條的該第一訊號線對應該第n行的該些畫素單元往鄰近該顯示區的方向延伸並與該第n條的該第一訊號線的虛擬延伸線相交，且該第n+1條的該第一訊號線延伸至對應重疊於該第n條的該第一訊號線的虛擬延伸線，並對應該第n+1行的該些畫素單元沿著該第一方向延伸至該顯示區。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中該些第一訊號線與該些第二訊號線於該周邊區上交錯排列。
3. 如申請專利範圍第1項所述的畫素陣列基板，其中第m條的該第二訊號線對應第m列的該些畫素單元沿著該第二方向延伸至該顯示區，第m+1條的該第二訊號線對應該第m列的該些畫素單元往鄰近該顯示區的方向延伸並與該第m條的該第二訊號線的虛擬延伸線相交，且該第m+1條的該第二訊號線延伸至對應重疊於該第m條的該第二訊號線的虛擬延伸線，並對應第m+1列的該些畫素單元沿著該第二方向延伸至該顯示區。
4. 如申請專利範圍第1項所述的畫素陣列基板，其中n為大於或等於1的整數，m為大於或等於1的整數。
5. 如申請專利範圍第1項所述的畫素陣列基板，其中各該畫素單元電性連接至各該第一訊號線以及各該第二訊號線。
6. 如申請專利範圍第1項所述的畫素陣列基板，其中該些訊號線更包括多條第三訊號線。
7. 如申請專利範圍第5項所述的畫素陣列基板，更包括一第一絕緣層，該第一絕緣層位於該基板上，且該第一絕緣層位於該些第一訊號線與該些第二訊號線之間，該些第一訊號線與該些第二訊號線位於不同之水平高度。
8. 如申請專利範圍第7項所述的畫素陣列基板，其中各該第二訊號線沿著該顯示區延伸的部分於基板上的正投影與各該第一訊號線沿著該顯示區延伸的部分於基板上的正投影不重疊。
9. 如申請專利範圍第7項所述的畫素陣列基板，其中各該第二訊號線沿著該顯示區延伸的部分於基板上的正投影與各該第一訊號線沿著該顯示區延伸的部分於基板上的正投影部分地重疊。
10. 如申請專利範圍第9項所述的畫素陣列基板，其中相鄰的該每一第二訊號線沿著該顯示區延伸的部分於基板上的正投影重疊對應的該每一第一訊號線沿著該顯示區延伸的部分於基板上的正投影的面積相同。
11. 如申請專利範圍第7項所述的畫素陣列基板，更包括一第二絕緣層以及多條第三訊號線，該第二絕緣層位於該些第二訊號線與該些第三訊號線之間。
12. 如申請專利範圍第11項所述的畫素陣列基板，其中各該第三訊號線沿著該顯示區延伸的部分於基板上的正投影與各該第二訊號線沿著該顯示區延伸的部分於基板上的正投影不重疊。
13. 如申請專利範圍第11項所述的畫素陣列基板，其中各該第三訊號線沿著該顯示區延伸的部分於基板上的正投影與各該第二訊號線沿著該顯示區延伸的部分於基板上的正投影部分地重疊。
14. 如申請專利範圍第13項所述的畫素陣列基板，其中相鄰的該每一第三訊號線沿著該顯示區延伸的部分於基板上的正投影重疊對應的該每一第二訊號線沿著該顯示區延伸的部分於基板上的正投影的面積相同。