TWI779906B - 畫素陣列基板 - Google Patents

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Abstract

一種素陣列基板，包括基板、第一掃描線、第二掃描線、第一資料線、第二資料線、第一半導體層、第二半導體層、第一源極、第一汲極、第二源極、第二汲極、第一畫素電極、第二畫素電極、第一共用電極與第二共用電極。第一半導體層包括互相分隔開的第一部分與第二部分。第一資料線透過第一源極而電性連接第一半導體層的第一部分。第一資料線或第二資料線透過第二源極而電性連接第二半導體層。第一畫素電極與第二畫素電極分別電性連接第一汲極以及第二汲極。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著科技的發展，顯示器已普遍應用在各式電子產品。以公共顯示器為例，一般而言，公共顯示器需有高亮度，以便大眾觀看。實現高亮度之公共顯示器的其中一種作法是將公共顯示器的背光模組的亮度提高。然而，目前許多平面顯示器採用點反轉(Dot Inversion)或二線點反轉(2-line dot Inversion)的方式來驅動顯示面板。使用點反轉或二線點反轉的驅動方式可以增進顯示品質，但是卻會提升顯示面板的耗能。
為了降低耗能，通常會改用欄反轉(Column Inversion)的方式驅動顯示面板。顯示資料處理方式。然而，欄反轉雖然可以降低顯示面板的耗能，但顯示畫面中卻容易因為串音而出現搖頭紋的現象，進而破壞整體畫面的均勻度。
在出售顯示面板之前，若產品的性能未能達到客戶的需求，通常會更改顯示面板的驅動方式以調整產品的性能。舉例來說，當客戶想要降低產品的耗能時，將顯示面板更改成以欄反轉 的方式驅動的顯示面板；當客戶想要改善產品的串音問題時，將顯示面板更改成以點反轉或二線點反轉的方式驅動的顯示面板。更改顯示面板的驅動方式需要一併修改顯示面板中薄膜電晶體的排列方式，因此，需要修改許多光罩製程，進而提升顯示面板的製造成本。
本發明提供一種畫素陣列基板，可以降低改善顯示面板之驅動方式所需要的成本。
本發明的至少一實施例提供一種畫素陣列基板，包括基板、第一掃描線、第二掃描線、第一資料線、第二資料線、第一半導體層、第二半導體層、第一源極、第一汲極、第二源極、第二汲極、第一畫素電極、第二畫素電極、第一共用電極與第二共用電極。基板上方包括兩相鄰的第一子畫素區以及第二子畫素區。第一掃描線、第二掃描線、第一資料線與第二資料線設置於基板上方。第一掃描線與第二掃描線分別連接第一閘極以及第二閘極。第一掃描線位於第一子畫素區與第二子畫素區之間。第一半導體層包括互相分隔開的第一部分與第二部分。第一半導體層的第一部分與第二部分皆重疊於第一閘極。第二半導體層重疊於第二閘極。第一源極以及第一汲極位於第一子畫素區中，且第一資料線透過第一源極而電性連接第一半導體層的第一部分。第一源極與第一汲極重疊於第一半導體層的第一部分。第二源極以及 第二汲極位於第二子畫素區中，且第一資料線或第二資料線透過第二源極而電性連接第二半導體層。第二汲極電性連接第二半導體層。第一畫素電極以及第二畫素電極設置於基板上方，且分別位於第一子畫素區以及第二子畫素區中。第一畫素電極與第二畫素電極分別電性連接第一汲極以及第二汲極。第一共用電極與第二共用電極分別重疊於第一畫素電極與第二畫素電極。
10,20,30,40:畫素陣列基板
100:基板
110:第一絕緣層
120:第二絕緣層
130:第三絕緣層
a-a’,b-b’,c-c’,d-d’:線
CE1,CE1’:第一共用電極
CE2,CE2’:第二共用電極
CEL,CEL’:共用電極圖案層
CN,CN’:連接電極
CL:共用訊號線
D1:第一汲極
D2,D2’:第二汲極
DL:資料線
DL1:第一資料線
DL2:第二資料線
DM1,DM2,DM3,DM4:虛擬連線
E1:第一方向
E2:第二方向
E3:第三方向
G1:第一閘極
G2:第二閘極
GN1,GN2:窄部
GW1:第一寬部
GW2:第二寬部
GW3:第三寬部
GW4:第四寬部
M1,M2,M2’:導電圖案層
PE1,PE1’:第一畫素電極
PE2,PE2’:第二畫素電極
PEL,PEL’:畫素電極圖案層
S1:第一源極
S2,S2’:第二源極
SL:掃描線
SL1:第一掃描線
SL2:第二掃描線
SM:半導體圖案層
SM1:第一半導體層
SM1a:第一部分
SM1b:第二部分
SM2:第二半導體層
SM2a:第三部分
SM2b:第四部分
T:主動元件
T1:第一主動元件
T2,T2:第二主動元件
V1,V2,V3,V4:導通孔
w1,w2:寬度
圖1是依照本發明的一實施例的一種畫素陣列基板的電路示意圖。
圖2A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。
圖2B是沿著圖2A線a-a’以及線b-b’的剖面示意圖。
圖2C是沿著圖2A線c-c’以及線d-d’的剖面示意圖。
圖3是依照本發明的一實施例的一種畫素陣列基板的電路示意圖。
圖4A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。
圖4B是沿著圖4A線c-c’的剖面示意圖。
圖5A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。
圖5B是沿著圖5A線a-a’以及線b-b’的剖面示意圖。
圖5C是沿著圖5A線c-c’以及線d-d’的剖面示意圖。
圖6A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。
圖6B是沿著圖6A線c-c’的剖面示意圖。
本文使用的「約」、「近似」或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。舉例來說，「約」、「近似」或「實質上」可以表示在所述值的一個或多個偏差內。前述偏差內例如為±30%、±20%、±10%或±5%內。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。本文使用的術語可以進一步理解為諸如在通常使用的字典中所定義的術語，這些術語應當被解釋為具有與它們在相關技術中和本發明中的含義一致的含義，並且將不被解釋為理想化的意義或過度正式的意義，除非本發明明確地這樣定義。
本文參考作為理想化實施例的剖面示意圖和上視示意圖來描述示例性實施例。因此，圖式省略了一些作為製造技術及/或(and/or)公差的結果所造成的形狀變化。故，本文所述的實施例 不應被解釋為限於如圖式所示的特定形狀，而是包括例如由製造導致的形狀偏差。例如，圖式示出或描述為平坦的區域實際上可能具有粗糙及/或非線性特徵。此外，圖式所示的銳角實際上可能是圓的。因此，圖式中所示的形狀是示意性的，並不是旨在示出精確形狀，並且圖式不是旨在限制權利要求的範圍。
圖1是依照本發明的一實施例的一種畫素陣列基板的電路示意圖。
請參考圖1，畫素陣列基板10包括多條掃描線SL、多條資料線DL以及多個主動元件T。資料線DL沿著第一方向E1延伸，且掃描線SL沿著第二方向E2延伸，其中第一方向E1交錯於第二方向E2。在一些實施例中，第一方向E1垂直於第二方向E2。在本實施例中，掃描線SL以及資料線DL定義出多個子畫素區SP，主動元件T位於對應的子畫素區SP中。
在本實施例中，每條掃描線SL連接對應的多個主動元件T的閘極。
在本實施例中，每條資料線DL的其中一側分別連接對應的多個主動元件T的源極，而每條資料線DL的其中另一側則未連接主動元件T。在本實施例中，在第一方向E1上排列之子畫素區SP中的主動元件T皆電性連接至同一條資料線DL。
主動元件T為任意形式的薄膜電晶體。舉例來說，主動元件T為頂部閘極型薄膜電晶體、底部閘極型薄膜電晶體或其他形式的薄膜電晶體。
在本實施例中，主動元件T的汲極電性連接至電容，前述電容例如包括液晶電容、儲存電容或其組合。在一些實施例中，前述電容的一端電性連接至對應的主動元件T，另一端電性連接至共用電極。
圖2A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。圖2B是沿著圖2A線a-a’以及線b-b’的剖面示意圖。圖2C是沿著圖2A線c-c’以及線d-d’的剖面示意圖。在此必須說明的是，圖2A至圖2C的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖2A至圖2C，畫素陣列基板10包括基板100、第一掃描線SL1、第二掃描線SL2、第一資料線DL1、第二資料線DL2、第一半導體層SM1、第二半導體層SM2、第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第一畫素電極PE1、第二畫素電極PE2、第一共用電極CE1與第二共用電極CE2。在本實施例中，畫素陣列基板10還包括多條共用訊號線CL。
基板100(圖2A省略繪示)為透明基板，其材質例如為玻璃、石英、有機聚合物或是其他可適用的材料。基板100上方包括兩相鄰的第一子畫素區SP1以及第二子畫素區SP2。在本實施例中，第一子畫素區SP1以及第二子畫素區SP2在第一方向E1上彼此相鄰。
第一掃描線SL1、第二掃描線SL2、第一閘極G1、第二閘極G2以及共用訊號線CL設置於基板100上方。第一掃描線SL1與第二掃描線SL2分別連接第一閘極G1以及第二閘極G2。第一掃描線SL1位於第一子畫素區SP1與第二子畫素區SP2之間。
在本實施例中，第一掃描線SL1、第二掃描線SL2、第一閘極G1、第二閘極G2以及共用訊號線CL屬於相同的導電圖案層M1。換句話說，第一掃描線SL1、第二掃描線SL2、第一閘極G1、第二閘極G2以及共用訊號線CL是藉由一次圖案化製程(例如包含微影及蝕刻製程)所形成。在本實施例中，第一掃描線SL1與第一閘極G1連成一體，且第二掃描線SL2與第二閘極G2連成一體。多條共用訊號線CL平行於第一掃描線SL1以及第二掃描線SL2。第一掃描線SL1、第二掃描線SL2以及共用訊號線CL沿著第二方向E2延伸。
在一些實施例中，第一掃描線SL1、第二掃描線SL2、第一閘極G1、第二閘極G2以及共用訊號線CL為單層或多層結構。舉例來說，第一掃描線SL1、第二掃描線SL2、第一閘極G1、第二閘極G2以及共用訊號線CL包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之堆疊層或其他導電材料。
在本實施例中，第一閘極G1包括第一寬部GW1、第二寬部GW2以及位於第一寬部GW1與第二寬部GW2之間的窄部GN1。第一寬部GW1與第二寬部GW2的寬度w1大於窄部GN1 的寬度w2。在一些實施例中，第一寬部GW1與第二寬部GW2對稱地設置於窄部GN1的兩側。
在本實施例中，第二閘極G2包括第三寬部GW3、第四寬部GW4以及位於第三寬部GW3與第四寬部GW4之間的窄部GN2。第三寬部GW3與第四寬部GW4的寬度w1大於窄部GN2的寬度w2。在一些實施例中，第三寬部GW3與第四寬部GW4對稱地設置於窄部GN2的兩側。
第一絕緣層110(圖2A省略繪示)設置於第一掃描線SL1、第二掃描線SL2、第一閘極G1、第二閘極G2以及共用訊號線CL之上。在本實施例中，第一絕緣層110為閘極絕緣層。
第一半導體層SM1與第二半導體層SM2設置於基板100上方。在本實施例中，第一半導體層SM1與第二半導體層SM2設置於第一絕緣層110上方，且分別重疊於第一閘極G1以及第二閘極G2。在本實施例中，第一半導體層SM1與第二半導體層SM2屬於相同的半導體圖案層SM。換句話說，第一半導體層SM1與第二半導體層SM2是藉由一次圖案化製程(例如包含微影及蝕刻製程)所形成。
在一些實施例中，第一半導體層SM1與第二半導體層SM2為單層或多層結構。舉例來說，第一半導體層SM1與第二半導體層SM2包括非晶矽、多晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料(例如：銦鋅氧化物、銦鎵鋅氧化物、或是其他合適的材料、或上述之組合)或其他合適的材料或含有 摻雜物(dopant)於上述材料中或上述材料的組合。
在本實施例中，第一半導體層SM1包括互相分隔開的第一部分SM1a與第二部分SM1b。第一半導體層SM1的第一部分SM1a與第二部分SM1b皆重疊於第一閘極G1。舉例來說，第一部分SM1a與第二部分SM1b分別重疊於第一閘極G1的第一寬部GW1與第二寬部GW2。在本實施例中，第一半導體層SM1的第一部分SM1a與第二部分SM1b位於第一閘極G1的上方，且第一主動元件T1為底部閘極型薄膜電晶體，但本發明不以此為限。在其他實施例中，第一半導體層SM1的第一部分SM1a與第二部分SM1b位於第一閘極G1的下方，且第一主動元件T1為頂部閘極型薄膜電晶體。
在本實施例中，第二半導體層SM2包括互相分隔開的第三部分SM2a與第四部分SM2b。第二半導體層SM2的第三部分SM2a與第四部分SM2b皆重疊於第二閘極G2。舉例來說，第三部分SM2a與第四部分SM2b分別重疊於第二閘極G2的第三寬部GW3與第四寬部GW4。在本實施例中，第二半導體層SM2的第三部分SM2a與第四部分SM2b位於第二閘極G2的上方，且第二主動元件T2為底部閘極型薄膜電晶體，但本發明不以此為限。在其他實施例中，第二半導體層SM2的第三部分SM2a與第四部分SM2b位於第二閘極G2的下方，且第二主動元件T2為頂部閘極型薄膜電晶體。
第一半導體層SM1之第一部分SM1a與第二半導體層 SM2之第三部分SM2a之間的虛擬連線DM1不交錯於第一半導體層SM1之第二部分SM1b與第二半導體層SM2之第四部分SM2b之間的虛擬連線DM2。前述之虛擬連線DM1例如是連接第一部分SM1a的中心與第三部分SM2a的中心，且前述之虛擬連線DM2例如是連接第二部分SM1b的中心與第四部分SM2b的中心。
第一半導體層SM1之第一部分SM1a與第二半導體層SM2之第四部分SM2b之間的虛擬連線DM3交錯於第一半導體層SM1之第二部分SM1b與第二半導體層SM2之第三部分SM2a之間的虛擬連線DM4。前述之虛擬連線DM3例如是連接第一部分SM1a的中心與第四部分SM2b的中心，且前述之虛擬連線DM4例如是連接第二部分SM1b的中心與第三部分SM2a的中心。
第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2設置於基板100上方。在本實施例中，第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2設置於第一絕緣層110上方。在一些實施例中，第一資料線DL1與第二資料線DL2的間距大於或等於77.7微米。換句話說，每個子畫素區的寬度(或間距)大於或等於77.7微米。
第一源極S1以及第一汲極D1位於第一子畫素區SP1中。第一資料線DL1透過第一源極S1而電性連接第一半導體層SM1的第一部分SM1a，且第一汲極D1電性連接第一半導體層SM1的第一部分SM1a。在本實施例中，第一源極S1與第一汲極 D1重疊於第一半導體層SM1的第一部分SM1a，且第一源極S1與第一汲極D1不重疊於第一半導體層SM1的第二部分SM1b。在本實施例中，第一半導體層SM1的第二部分SM1b為浮置，且第一半導體層SM1的第二部分SM1b不重疊於第一源極S1、第一汲極D1、第一資料線DL1以及第二資料線DL2。更具體地說，在本實施例中，第一半導體層SM1的第二部分SM1b不重疊於導電圖案層M2。在本實施例中，第一半導體層SM1的第二部分SM1b不與任何導電結構直接接觸。
第二源極S2以及第二汲極D2位於第二子畫素區SP2中。第一資料線DL1或第二資料線DL2透過第二源極S2而電性連接第二半導體層SM2，且第二汲極D2電性連接第二半導體層SM2。在本實施例中，第一資料線DL1透過第二源極S2而電性連接第二半導體層SM2的第三部分SM2a，且第二汲極D2電性連接第二半導體層SM2的第三部分SM2a。在本實施例中，第二源極S2與第二汲極D2重疊於第二半導體層SM2的第三部分SM2a，且第二源極S2與第二汲極D2不重疊於第二半導體層SM2的第四部分SM2b。在本實施例中，第二半導體層SM2的第四部分SM2b為浮置，且第二半導體層SM2的第四部分SM2b不重疊於第二源極S2、第二汲極D2、第一資料線DL1以及第二資料線DL2。更具體地說，在本實施例中，第二半導體層SM2的第四部分SM2b不重疊於導電圖案層M2。在本實施例中，第二半導體層SM2的第四部分SM2b不與任何導電結構直接接觸。
在本實施例中，第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2屬於相同的導電圖案層M2。換句話說，第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2是藉由一次圖案化製程(例如包括微影及蝕刻製程)所形成。在本實施例中，第一資料線DL1與第一源極S1連成一體，且第一資料線DL1與第二源極S2連成一體。
在一些實施例中，第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2為單層或多層結構。舉例來說，第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之堆疊層或其他導電材料。
第一畫素電極PE1以及第二畫素電極PE2設置於基板100上方，且分別位於第一子畫素區SP1以及第二子畫素區SP2中。第一畫素電極PE1以及第二畫素電極PE2彼此分離。在圖2A中，為了方便辨識第一畫素電極PE1以及第二畫素電極PE2，以虛線的方式繪示第一畫素電極PE1以及第二畫素電極PE2。
在本實施例中，第一畫素電極PE1以及第二畫素電極PE2設置於第一絕緣層110上方，且分別電性連接第一汲極D1以及第二汲極D2。在本實施例中，第一畫素電極PE1以及第二畫素電極 PE2直接形成於第一絕緣層110上，且直接分別接觸第一汲極D1以及第二汲極D2，但本發明不以此為限。在其他實施例中，第一畫素電極PE1與第一汲極D1之間以及第二畫素電極PE2與第二汲極D2之間設置有其他絕緣層，且第一畫素電極PE1以及第二畫素電極PE2透過前述其他絕緣層中的導電孔而分別電性連接第一汲極D1以及第二汲極D2。
第一畫素電極PE1以及第二畫素電極PE2屬於相同的畫素電極圖案層PEL。換句話說，第一畫素電極PE1以及第二畫素電極PE2是藉由一次圖案化製程(例如微影及蝕刻製程)所形成。第一畫素電極PE1以及第二畫素電極PE2的材料可包括透明導電材料，其例如是(但不限於)：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵鋅氧化物或是上述至少二者之堆疊層。
在本實施例中，第一主動元件T1包括第一源極S1、第一汲極D1、第一閘極G1以及第一半導體層SM1之第一部分SM1a，且第一主動元件T1電性連接第一資料線DL1、第一掃描線SL1以及第一畫素電極PE1。
在本實施例中，第二主動元件T2包括第二源極S2、第二汲極D2、第二閘極G2以及第二半導體層SM2之第三部分SM2a，且第二主動元件T2電性連接第一資料線DL1、第二掃描線SL2以及第二畫素電極PE2。
在本實施例中，每條資料線的其中一側分別連接對應的多個主動元件的源極，而每條資料線的其中另一側則未連接主動 元件。舉例來說，第一資料線DL1的一側連接第一主動元件T1的第一源極S1以及第二主動元件T2的第二源極S2，且第一資料線DL1的另一側未連接主動元件。換句話說，在本實施例中，在第一方向E1上排列之子畫素區(包含第一子畫素區SP1與第二子畫素區SP2)中的主動元件皆電性連接至同一條資料線。
第二絕緣層120(圖2A省略繪示)設置於第一資料線DL1、第二資料線DL2、第一半導體層SM1、第二半導體層SM2、第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第一畫素電極PE1以及第二畫素電極PE2之上。在本實施例中，第一資料線DL1、第二資料線DL2、第一半導體層SM1、第二半導體層SM2、第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第一畫素電極PE1以及第二畫素電極PE2皆位於第一絕緣層110與第二絕緣層120之間。
第一共用電極CE1與第二共用電極CE2設置於第二絕緣層120上，且分別重疊於第一畫素電極PE1與第二畫素電極PE2。第一共用電極CE1與第二共用電極CE2分離於第一畫素電極PE1與第二畫素電極PE2。在本實施例中，第一共用電極CE1與第二共用電極CE2透過連接電極CN而互相連接，其中連接電極CN重疊於第一半導體層SM1之第一部分SM1a與第一半導體層SM1之第二部分SM1b之間的間隙，換句話說，第一部分SM1a與第二部分SM1b不重疊於連接電極CN。在本實施例中，由於第一共用電極CE1、第二共用電極CE2與連接電極CN在垂直基板100的 第三方向E3上避開第一半導體層SM1以及第二半導體層SM2，藉此減少第一共用電極CE1、第二共用電極CE2與連接電極CN對第一主動元件T1以及第二主動元件T2所造成的負面影響。
在本實施例中，第一共用電極CE1透過貫穿第一絕緣層110與第二絕緣層120的導通孔V1而電性連接至對應的共用訊號線CL，且第二共用電極CE2透過貫穿第一絕緣層110與第二絕緣層120的導通孔V2而電性連接至對應的共用訊號線CL。
在本實施例中，第一共用電極CE1與第二共用電極CE2位於第一畫素電極PE1與第二畫素電極PE2的上方，其中第一共用電極CE1與第二共用電極CE2較第一畫素電極PE1與第二畫素電極PE2更靠近液晶層(未繪出)，且第一共用電極CE1與第二共用電極CE2各自具有多個狹縫，但本發明不以此為限。在其他實施例中，第一共用電極CE1與第二共用電極CE2位於第一畫素電極PE1與第二畫素電極PE2的下方，其中第一畫素電極PE1與第二畫素電極PE2較第一共用電極CE1與第二共用電極CE2更靠近液晶層(未繪出)，且第一畫素電極PE1與第二畫素電極PE2各自具有多個狹縫。
第一共用電極CE1、第二共用電極CE2以及連接電極CN屬於相同的共用電極圖案層CEL。換句話說，第一共用電極CE1、第二共用電極CE2以及連接電極CN是藉由一次圖案化製程(例如微影及蝕刻製程)所形成。第一共用電極CE1、第二共用電極CE2以及連接電極CN的材料可包括透明導電材料，其例如是(但 不限於)：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵鋅氧化物或是上述至少二者之堆疊層。
基於上述，第一半導體層SM1包括互相分隔開的第一部分SM1a與第二部分SM1b，第二半導體層SM2包括互相分隔開的第三部分SM2a與第四部分SM2b。因此，若因為要更改畫素陣列基板10的驅動方式而要修改第一主動元件T1及/或第二主動元件T2的排列方式，使第一主動元件T1及/或第二主動元件T2電性連接至第二資料線DL2，只需要修改導電圖案層M2使第一源極S1及/或第二源極S2連接至第二資料線DL2，並使第一源極S1與第一汲極D1重疊於第二部分SM1b及/或使第二源極S2與第二汲極D2重疊於第四部分SM2b。換句話說，不需要修改導電圖案層M1、第一絕緣層110、半導體圖案層SM、第二絕緣層120、畫素電極圖案層PEL以及共用電極圖案層CEL，就可以獲得能夠以不同方式驅動的畫素陣列基板。因此，重新設計光罩所需要的成本可以被減少。此外，由於只需要修改導電圖案層M2中第一源極S1與第一汲極D1的位置及/或第二源極S2與第二汲極D2的位置，子畫素的電容(例如液晶電容、寄生電容以及儲存電容)與電阻值(例如閘極電阻值、資料線電阻值)在修改導電圖案層M2前後的差異不大(例如升幅或降幅小於5%)，因此，修改導電圖案層M2前後對畫素的電性與充電能力的影響程度小。
在本實施例中，畫素陣列基板10可以採用點反轉或二線點反轉的方式來驅動，且畫素陣列基板10能改善串音而導致的顯 示畫面不均勻的問題。然而，若要將畫素陣列基板10修改成能搭配耗電量較低的欄反轉的方式來驅動，則需修改導電圖案層M2使第二源極S2改為連接至第二資料線DL2，移除重疊於SM2a上的第二源極S2與第二汲極D2並使第二源極S2與第二汲極D2重疊於第四部分SM2b。
圖3是依照本發明的一實施例的一種畫素陣列基板的電路示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖3的畫素陣列基板20與圖1的畫素陣列基板10的主要差異在於：在圖3的畫素陣列基板20中，每條資料線DL的兩側連接對應的多個主動元件T的源極。在本實施例中，在第一方向E1上排列之子畫素區SP中的多個主動元件T交替地連接至相鄰兩條資料線DL。
圖4A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。圖4B是沿著圖4A線c-c’剖面示意圖。在此必須說明的是，圖4A與圖4B的實施例沿用圖3的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖4A與圖4B的畫素陣列基板20與圖2A至圖2C的畫 素陣列基板10的差異在於：畫素陣列基板20的導電圖案層M2’不同於畫素陣列基板10的導電圖案層M2。具體地說，修改畫素陣列基板10的導電圖案層M2，以獲得具有導電圖案層M2’的畫素陣列基板20，使畫素陣列基板20能以耗電量較低的欄反轉的方式來驅動。
請參考圖4A與圖4B，導電圖案層M2’包括第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2’以及第二汲極D2’。
第一源極S1以及第一汲極D1位於第一子畫素區SP1中。第一資料線DL1透過第一源極S1而電性連接第一半導體層SM1的第一部分SM1a，且第一汲極D1電性連接第一半導體層SM1的第一部分SM1a。在本實施例中，第一源極S1與第一汲極D1重疊於第一半導體層SM1的第一部分SM1a，且第一源極S1與第一汲極D1不重疊於第一半導體層SM1的第二部分SM1b。在本實施例中，第一半導體層SM1的第二部分SM1b為浮置，且第一半導體層SM1的第二部分SM1b不重疊於第一源極S1、第一汲極D1、第一資料線DL1以及第二資料線DL2。
第二源極S2’以及第二汲極D2’位於第二子畫素區SP2中。第二資料線DL2透過第二源極S2’而電性連接第二半導體層SM2，且第二汲極D2’電性連接第二半導體層SM2。在本實施例中，第二資料線DL2透過第二源極S2’而電性連接第二半導體層SM2的第四部分SM2b，且第二汲極D2’電性連接第二半導體層 SM2的第四部分SM2b。在本實施例中，第二源極S2’與第二汲極D2’重疊於第二半導體層SM2的第四部分SM2b，且第二源極S2’與第二汲極D2’不重疊於第二半導體層SM2的第三部分SM2a。在本實施例中，第二半導體層SM2的第三部分SM2a為浮置，且第二半導體層SM2的第三部分SM2a不重疊於第二源極S2’、第二汲極D2’、第一資料線DL1以及第二資料線DL2。具體地說，第二半導體層SM2的第三部分SM2a不重疊於導電圖案層M2’。在本實施例中，第二半導體層SM2的第三部分SM2a不與任何導電結構直接接觸。
在本實施例中，第一畫素電極PE1以及第二畫素電極PE2設置於第一絕緣層110上方，且分別電性連接第一汲極D1以及第二汲極D2’。
在本實施例中，第一主動元件T1包括第一源極S1、第一汲極D1、第一閘極G1以及第一半導體層SM1之第一部分SM1a，且第一主動元件T1電性連接第一資料線DL1、第一掃描線SL1以及第一畫素電極PE1。
在本實施例中，第二主動元件T2’包括第二源極S2’、第二汲極D2’、第二閘極G2以及第二半導體層SM2之第四部分SM2b，且第二主動元件T2’電性連接第二資料線DL2、第二掃描線SL2以及第二畫素電極PE2。
在本實施例中，每條資料線的兩側連接對應的多個主動元件的源極。舉例來說，第一資料線DL1的一側連接第一主動元 件T1的第一源極S1，第一資料線DL1的另一側連接其他主動元件的源極(未繪出)，且第二資料線DL2的一側連接第二主動元件T2’的第二源極S2’，第二資料線DL2的另一側連接其他主動元件的源極(未繪出)。換句話說，在本實施例中，在第一方向E1上排列之子畫素區(包含第一子畫素區SP1與第二子畫素區SP2)中的多個主動元件交替地連接至相鄰兩條資料線。
基於上述，第一半導體層SM1包括互相分隔開的第一部分SM1a與第二部分SM1b，第二半導體層SM2包括互相分隔開的第三部分SM2a與第四部分SM2b。因此，若因為要更改畫素陣列基板20的驅動方式而要修改第二主動元件T2’的排列方式，使第二主動元件T2’電性連接至第一資料線DL1，只需要修改導電圖案層M2’使第二源極S2’連接至第一資料線DL1，並使第二源極S2’與第二汲極D2’重疊於第三部分SM2a，如圖2A至圖2C的實施例。換句話說，不需要修改導電圖案層M1、第一絕緣層110、半導體圖案層SM、第二絕緣層120、畫素電極圖案層PEL以及共用電極圖案層CEL，就可以獲得能夠以不同方式驅動的畫素陣列基板。因此，重新設計光罩所需要的成本可以被減少。此外，由於只需要修改導電圖案層M2’中第二源極S2’與第二汲極D2’的位置，子畫素的電容(例如液晶電容、寄生電容以及儲存電容)與電阻值(例如閘極電阻值、資料線電阻值)在修改導電圖案層M2’前後的差異不大(例如升幅或降幅小於5%)，因此，修改導電圖案層M2’前後對畫素的電性與充電能力的影響程度小。
圖5A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。圖5B是沿著圖5A線a-a’以及線b-b’的剖面示意圖。圖5C是沿著圖5A線c-c’以及線d-d’的剖面示意圖。在此必須說明的是，圖5A至圖5C的實施例沿用圖2A至圖2C的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖5A至圖5C的畫素陣列基板30與圖2A至圖2C的畫素陣列基板20的差異在於：在畫素陣列基板30中，共用電極圖案層CEL’(包含第一共用電極CE1’與第二共用電極CE2’)位於畫素電極圖案層PEL’(包含第一畫素電極PE1’與第二畫素電極PE2’)的下方。在圖5A中，為了方便辨識第一共用電極CE1’與第二共用電極CE2’，以虛線的方式繪示第一共用電極CE1’與第二共用電極CE2’。
請參考圖5A至圖5C，第一共用電極CE1’與第二共用電極CE2’設置於第二絕緣層120上，且分別重疊於第一畫素電極PE1’與第二畫素電極PE2’。第一共用電極CE1’與第二共用電極CE2’分離於第一畫素電極PE1’與第二畫素電極PE2’。在本實施例中，第一共用電極CE1’與第二共用電極CE2’透過連接電極CN’而互相連接，其中連接電極CN’重疊於第一資料線DL1以及第二資料線DL2。第一部分SM1a與第二部分SM1b不重疊於連接電極CN’。在本實施例中，由於第一共用電極CE1’、第二共用電極CE2’ 與連接電極CN’在垂直基板100的第三方向E3上避開第一半導體層SM1以及第二半導體層SM2，藉此減少第一共用電極CE1’、第二共用電極CE2’與連接電極CN’對第一主動元件T1以及第二主動元件T2所造成的負面影響。
在本實施例中，第一共用電極CE1’透過貫穿第一絕緣層110與第二絕緣層120的導通孔V1而電性連接至對應的共用訊號線CL，且第二共用電極CE2’透過貫穿第一絕緣層110與第二絕緣層120的導通孔V2而電性連接至對應的共用訊號線CL。
第三絕緣層130設置於第一共用電極CE1’、第二共用電極CE2’與連接電極CN’上方。第一畫素電極PE1’與第二畫素電極PE2’設置於第三絕緣層130上方。第一畫素電極PE1’透過貫穿第二絕緣層120以及第三絕緣層130的導通孔V3而電性連接至第一汲極D1，且第二畫素電極PE2’透過貫穿第二絕緣層120以及第三絕緣層130的導通孔V4而電性連接至第二汲極D2。
在本實施例中，第一共用電極CE1’與第二共用電極CE2’位於第一畫素電極PE1’與第二畫素電極PE2’的下方，其中第一畫素電極PE1’與第二畫素電極PE2’較第一共用電極CE1’與第二共用電極CE2’更靠近液晶層(未繪出)，且第一畫素電極PE1’與第二畫素電極PE2’各自具有多個狹縫。
基於上述，第一半導體層SM1包括互相分隔開的第一部分SM1a與第二部分SM1b，第二半導體層SM2包括互相分隔開的第三部分SM2a與第四部分SM2b。因此，若因為要更改畫素陣 列基板30的驅動方式而要修改第一主動元件T1及/或第二主動元件T2的排列方式，使第一主動元件T1及/或第二主動元件T2電性連接至第二資料線DL2，只需要修改導電圖案層M2。因此，重新設計光罩所需要的成本可以被減少。
圖6A是依照本發明的一實施例的一種畫素陣列基板的局部上視示意圖。圖6B是沿著圖6A線c-c’剖面示意圖。在此必須說明的是，圖6A與圖6B的實施例沿用圖5A至圖5C的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖6A與圖6B的畫素陣列基板40與圖5A至圖5C的畫素陣列基板30的差異在於：畫素陣列基板40的導電圖案層M2’不同於畫素陣列基板30的導電圖案層M2。具體地說，修改畫素陣列基板30的導電圖案層M2，以獲得具有導電圖案層M2’的畫素陣列基板40，使畫素陣列基板40能以耗電量較低的欄反轉的方式來驅動。
請參考圖6A與圖6B，導電圖案層M2’包括第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第二源極S2’以及第二汲極D2’。
第一源極S1以及第一汲極D1位於第一子畫素區SP1中。第一資料線DL1透過第一源極S1而電性連接第一半導體層SM1的第一部分SM1a，且第一汲極D1電性連接第一半導體層 SM1的第一部分SM1a。在本實施例中，第一源極S1與第一汲極D1重疊於第一半導體層SM1的第一部分SM1a，且第一源極S1與第一汲極D1不重疊於第一半導體層SM1的第二部分SM1b。在本實施例中，第一半導體層SM1的第二部分SM1b為浮置，且第一半導體層SM1的第二部分SM1b不重疊於第一源極S1、第一汲極D1、第一資料線DL1以及第二資料線DL2。換句話說，第二部分SM1b不重疊於導電圖案層M2’。
第二源極S2’以及第二汲極D2’位於第二子畫素區SP2中。第二資料線DL2透過第二源極S2’而電性連接第二半導體層SM2，且第二汲極D2’電性連接第二半導體層SM2。在本實施例中，第二資料線DL2透過第二源極S2’而電性連接第二半導體層SM2的第四部分SM2b，且第二汲極D2’電性連接第二半導體層SM2的第四部分SM2b。在本實施例中，第二源極S2’與第二汲極D2’重疊於第二半導體層SM2的第四部分SM2b，且第二源極S2’與第二汲極D2’不重疊於第二半導體層SM2的第三部分SM2a。在本實施例中，第二半導體層SM2的第三部分SM2a為浮置，且第二半導體層SM2的第三部分SM2a不重疊於第二源極S2’、第二汲極D2’、第一資料線DL1以及第二資料線DL2。換句話說，第三部分SM2a不重疊於導電圖案層M2’。
在本實施例中，第一畫素電極PE1’以及第二畫素電極PE2’設置於第三絕緣層130上方，且分別電性連接第一汲極D1以及第二汲極D2’。
在本實施例中，第一主動元件T1包括第一源極S1、第一汲極D1、第一閘極G1以及第一半導體層SM1之第一部分SM1a，且第一主動元件T1電性連接第一資料線DL1、第一掃描線SL1以及第一畫素電極PE1’。
在本實施例中，第二主動元件T2’包括第二源極S2’、第二汲極D2’、第二閘極G2以及第二半導體層SM2之第四部分SM2b，且第二主動元件T2’電性連接第二資料線DL2、第二掃描線SL2以及第二畫素電極PE2’。
在本實施例中，每條資料線的兩側連接對應的多個主動元件的源極。舉例來說，第一資料線DL1的一側連接第一主動元件T1的第一源極S1，第一資料線DL1的另一側連接其他主動元件的源極(未繪出)，且第二資料線DL2的一側連接第二主動元件T2’的第二源極S2’，第二資料線DL2的另一側連接其他主動元件的源極(未繪出)。換句話說，在本實施例中，在第一方向E1上排列之子畫素區(包含第一子畫素區SP1與第二子畫素區SP2)中的多個主動元件交替地連接至相鄰兩條資料線。
基於上述，第一半導體層SM1包括互相分隔開的第一部分SM1a與第二部分SM1b，第二半導體層SM2包括互相分隔開的第三部分SM2a與第四部分SM2b。因此，若因為要更改畫素陣列基板40的驅動方式而要修改第二主動元件T2’的排列方式，使第二主動元件T2’電性連接至第一資料線DL1，只需要修改導電圖案層M2’使第二源極S2’連接至第一資料線DL1，並使第二源極 S2’與第二汲極D2’重疊於第三部分SM2a，如圖5A至圖5C的實施例。因此，重新設計光罩所需要的成本可以被減少。
100:基板
110:第一絕緣層
120:第二絕緣層
a-a’,b-b’:線
CE1:第一共用電極
CN:連接電極
CL:共用訊號線
D1:第一汲極
E3:第三方向
G1:第一閘極
GN1:窄部
GW1:第一寬部
GW2:第二寬部
PE1:第一畫素電極
S1:第一源極
SM1:第一半導體層
SM1a:第一部分
SM1b:第二部分
T1:第一主動元件
V1:導通孔

Claims (16)

  1. 一種畫素陣列基板，包括： 一基板，其中該基板上方包括兩相鄰的一第一子畫素區以及一第二子畫素區； 一第一掃描線、一第二掃描線、一第一資料線以及一第二資料線，設置於該基板上方，該第一掃描線與該第二掃描線分別連接一第一閘極以及一第二閘極，其中該第一掃描線位於該第一子畫素區與該第二子畫素區之間； 一第一半導體層以及一第二半導體層，其中該第一半導體層包括互相分隔開的一第一部分與一第二部分，其中該第一半導體層的該第一部分與該第二部分皆重疊於該第一閘極，且該第二半導體層重疊於該第二閘極； 一第一源極以及一第一汲極，位於該第一子畫素區中，且該第一資料線透過該第一源極而電性連接該第一半導體層的該第一部分，且該第一源極與該第一汲極重疊於該第一半導體層的該第一部分； 一第二源極以及一第二汲極，位於該第二子畫素區中，且該第一資料線或該第二資料線透過該第二源極而電性連接該第二半導體層，且該第二汲極電性連接該第二半導體層； 一第一畫素電極以及一第二畫素電極，設置於該基板上方，且分別位於該第一子畫素區以及該第二子畫素區中，其中該第一畫素電極與該第二畫素電極分別電性連接該第一汲極以及該第二汲極；以及 一第一共用電極與一第二共用電極，分別重疊於該第一畫素電極與該第二畫素電極。
  2. 如請求項1所述的畫素陣列基板，其中該第一掃描線與該第一閘極連成一體，且該第二掃描線與該第二閘極連成一體。
  3. 如請求項1所述的畫素陣列基板，其中該第一半導體層的該第二部分為浮置，且該第一半導體層的該第二部分不重疊於該第一源極、該第一汲極、該第一資料線以及該第二資料線。
  4. 如請求項1所述的畫素陣列基板，其中該第一共用電極與該第二共用電極透過一連接電極而互相連接，其中該連接電極重疊於該第一半導體層之該第一部分與該第一半導體層之該第二部分之間的間隙。
  5. 如請求項4所述的畫素陣列基板，其中該第一半導體層之該第二部分不重疊於該連接電極。
  6. 如請求項1所述的畫素陣列基板，其中該第二半導體層包括互相分隔開的一第三部分與一第四部分，且該第二半導體層的該第三部分與該第四部分皆重疊於該第二閘極。
  7. 如請求項6所述的畫素陣列基板，其中該第一半導體層之該第一部分與該第二半導體層之該第三部分之間的一第一虛擬連線不交錯於該第一半導體層之該第二部分與該第二半導體層之該第四部分之間的一第二虛擬連線。
  8. 如請求項6所述的畫素陣列基板，其中該第一資料線透過該第二源極而電性連接至該第二半導體層的該第三部分，且該第二半導體層的該第四部分為浮置。
  9. 如請求項6所述的畫素陣列基板，其中該第一半導體層之該第一部分與該第二半導體層之該第四部分之間的一第一虛擬連線交錯於該第一半導體層之該第二部分與該第二半導體層之該第三部分之間的一第二虛擬連線。
  10. 如請求項9所述的畫素陣列基板，其中該第二資料線透過該第二源極而電性連接至該第二半導體層的該第四部分，且該第二半導體層的該第三部分為浮置。
  11. 如請求項1所述的畫素陣列基板，其中該第一半導體層的該第一部分與該第二部分位於該第一閘極的上方。
  12. 如請求項1所述的畫素陣列基板，其中該第一半導體層的該第一部分與該第二部分位於該第一閘極的下方。
  13. 如請求項1所述的畫素陣列基板，其中該第一共用電極與該第二共用電極位於該第一畫素電極與該第二畫素電極的上方。
  14. 如請求項1所述的畫素陣列基板，其中該第一共用電極與該第二共用電極位於該第一畫素電極與該第二畫素電極的下方。
  15. 如請求項1所述的畫素陣列基板，其中該第一閘極包括一第一寬部、一第二寬部以及位於該第一寬部與該第二寬部之間的一窄部，其中該第一寬部與該第二寬部的寬度大於該窄部的寬度，且其中該第一半導體層的該第一部分與該第二部分分別重疊於該第一寬部與該第二寬部。
  16. 如請求項1所述的畫素陣列基板，其中該第一半導體層的該第一部分不與任何導電結構直接接觸。
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