TWI733462B

TWI733462B - 畫素陣列基板

Info

Publication number: TWI733462B
Application number: TW109117074A
Authority: TW
Inventors: 陳品妏; 李珉澤; 鄭聖諺; 鍾岳宏; 巫岳錡; 廖淑雯; 余悌魁; 徐雅玲; 廖烝賢
Original assignee: 友達光電股份有限公司
Priority date: 2019-12-04
Filing date: 2020-05-22
Publication date: 2021-07-11
Also published as: TWI747428B; TW202122896A; TW202123198A; TWI754323B; TW202122885A

Abstract

一種畫素陣列基板包括多條資料線、多條第一閘極線、多個畫素結構、多條第一共用線及多個導線組。多條資料線在第一方向上排列。多條第一閘極線在第二方向上排列。多個畫素結構電性連接至多條資料線及多條第一閘極線。多條第一共用線在第二方向上排列，且與多個畫素結構重疊。多個導線組設在第一方向上排列。每一導線組包括在第一方向上依序排列的多個第一導線群及一第二導線群。每一第一導線群包括多條第二閘極線及一第二共用線。第二導線群包括多條第一輔助線及一第二共用線。每一第一導線群的多條第二閘極線及一第二共用線在第一方向上的排列順序分別與第二導線群之多條第一輔助線及第二共用線在第一方向上的排列順序相同。此外，其它多種畫素陣列基板也被提出。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。

一般而言，顯示裝置包括設置於顯示區的多個畫素結構、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平閘極線須透過垂直閘極線方能電性連接至閘極驅動電路。然而，並非每一個畫素結構旁均設有垂直閘極線，因此，多個畫素結構感受到的電場分佈不相同，進而造成顯示異常（例如：rainy V lines）。

本發明提供一種畫素陣列基板，性能佳。

本發明提供另一種畫素陣列基板，性能也佳。

本發明提供再一種畫素陣列基板，性能也佳。

本發明之一實施例的畫素陣列基板，包括基底、多條資料線、多條第一閘極線、多個畫素結構、多條第一共用線及多個導線組。多條資料線設置於基底上，且在第一方向上排列。多條第一閘極線設置於基底上，且在與第一方向交錯的第二方向上排列。多個畫素結構設置於基底上，且電性連接至多條資料線及多條第一閘極線。多條第一共用線設置於基底上，在第二方向上排列，且與多個畫素結構重疊。多個導線組設置於基底上，且在第一方向上排列。每一導線組包括在第一方向上依序排列的多個第一導線群及一第二導線群。每一第一導線群包括多條第二閘極線及一第二共用線，每一第一導線群的多條第二閘極線電性連接至多條第一閘極線，且每一第一導線群的第二共用線電性連接至多條第一共用線的至少一者。第二導線群包括多條第一輔助線及一第二共用線，且第二導線群的第二共用線電性連接至多條第一共用線的至少一者。特別是，每一第一導線群的多條第二閘極線及一第二共用線在第一方向上的排列順序分別與第二導線群之多條第一輔助線及第二共用線在第一方向上的排列順序相同。

本發明之另一實施例的畫素陣列基板，包括基底、多條資料線、多條第一閘極線、多個畫素結構、多條第一共用線及多個導線組。多條資料線設置於基底上，且在第一方向上排列。多條第一閘極線設置於基底上，且在與第一方向交錯的第二方向上排列。多個畫素結構設置於基底上，且電性連接至多條資料線及多條第一閘極線。多條第一共用線設置於基底上，在第二方向上排列，且與多個畫素結構重疊。多個導線組設置於基底上，且在第一方向上排列。每一導線組包括在第一方向上依序排列的多個第一導線群及一第二導線群。每一第一導線群包括多條第二閘極線及一第二共用線，每一第一導線群的多條第二閘極線電性連接至多條第一閘極線，且每一第一導線群的第二共用線電性連接至多條第一共用線的至少一者。第二導線群包括第二閘極線、第一輔助線及第二共用線，第二導線群的第二閘極線電性連接至多條第一閘極線的一者，且第二導線群的第二共用線電性連接至多條第一共用線的至少一者。特別是，每一第一導線群的多條第二閘極線及第二共用線在第一方向上的排列順序分別與第二導線群之第二閘極線、第一輔助線及第二共用線在第一方向上的排列順序相同。

本發明之再一實施例的畫素陣列基板，包括基底、多條資料線、多條第一閘極線、多個畫素結構、多條第一共用線及多個導線組。多條資料線設置於基底上，且在第一方向上排列。多條第一閘極線設置於基底上，且在與第一方向交錯的第二方向上排列。多個畫素結構設置於基底上，且電性連接至多條資料線及多條第一閘極線。多條第一共用線設置於基底上，在第二方向上排列，且與多個畫素結構重疊。多個導線組設置於基底上，且在第一方向上排列。每一導線組包括在第一方向上依序排列的多個第一導線群及一第二導線群。每一第一導線群包括第二閘極線及多條第二共用線。每一第一導線群的第二閘極線電性連接至多條第一閘極線的一者。每一第一導線群的多條第二共用線電性連接至多條第一共用線。第二導線群包括第一輔助線及多條第二共用線，且第二導線群的多條第二共用線電性連接至多條第一共用線。特別是，每一第一導線群的第二閘極線及多條第二共用線在第一方向上的排列順序分別與第二導線群之第一輔助線及多條第二共用線在第一方向上的排列順序相同。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板100-1的示意圖。

請參照圖1，畫素陣列基板100-1包括基底110。基底110用以承載畫素陣列基板100-1的其它元件。舉例而言，在本實施例中，基底110的材質可以是玻璃、石英、有機聚合物、或其它可適用的材料。

畫素陣列基板100-1還包括設置於基底110上的多條資料線DL、多條第一閘極線HG及多個畫素結構PX。

多條資料線DL設置於基底110上，且在第一方向D1上排列。多條第一閘極線HG設置於基底110上，且在第二方向D2上排列。第一方向D1與第二方向D2交錯。舉例而言，在本實施例中，第一方向D1與第二方向D2實質上可垂直，但本發明不以此為限。

在本實施例中，資料線DL與第一閘極線HG可屬於不同的膜層。舉例而言，在本實施例中，第一閘極線HG可屬於第一金屬層，資料線DL可屬於第二金屬層，但本發明不以此為限。基於導電性的考量，在本實施例中，資料線DL與第一閘極線HG是使用金屬材料；但本發明不限於此，在其他實施例中，資料線DL及/或第一閘極線HG也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

多個畫素結構PX設置於基底110上，且電性連接至多條資料線DL及多條第一閘極線HG。具體而言，在本實施例中，每一畫素結構PX可包括一薄膜電晶體（未繪示）和一畫素電極（未繪示），其中所述薄膜電晶體具有第一端、第二端及控制端，所述薄膜電晶體的第一端電性連接至對應的一條資料線DL，所述薄膜電晶體的控制端電性連接至對應的一第一閘極線HG，且所述薄膜電晶體的第二端電性連接至所述畫素電極。

畫素陣列基板100-1還包括多條第一共用線CL1。多條第一共用線CL1設置於基底110上，且在第二方向D2上排列。多條第一共用線CL1與多個畫素結構PX重疊。舉例而言，在本實施例中，多個畫素結構PX排成多個畫素列R，每一畫素列R的多個畫素結構PX在第一方向D1上排列，且每一畫素列R之多個畫素結構PX的多個畫素電極（未繪示）的兩側可分別與兩條第一共用線CL1重疊。然而，本發明不限於此，第一共用線CL1也可以其它方式設置於畫素陣列基板100-1中。

在本實施例中，第一共用線CL1與資料線DL可屬於不同的膜層。舉例而言，在本實施例中，第一共用線CL1可屬於第一金屬層，資料線DL可屬於第二金屬層，但本發明不以此為限。基於導電性的考量，在本實施例中，第一共用線CL1是使用金屬材料；但本發明不限於此，在其他實施例中，第一共用線CL1也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

畫素陣列基板100-1還包括多個導線組G，設置於基底110上，且在第一方向D1上排列。每一導線組G包括在第一方向D1上依序排列的多個第一導線群G1及第二導線群G2。

在本實施例中，每一第一導線群G1可包括多條第二閘極線VG及一第二共用線CL2，其中多條第二閘極線VG電性連接至多條第一閘極線HG，且第二共用線CL2電性連接至多條第一共用線CL1的至少一者。

多個畫素結構PX排成多個畫素行C，多個畫素行C在第一方向D1上排列，每一畫素行C的多個畫素結構PX在第二方向D2上排列。具體而言，在本實施例中，於畫素陣列基板100-1的俯視圖中，多個畫素行C之間具有多個佈局面積，而導線組G的多個第一導線群G1的多條第二閘極線VG及多條第二共用線CL2是分別設置於所述多個佈局面積中。在本實施例中，較佳的是，每一第二閘極線VG設置於分別用以顯示紅色及藍色的相鄰兩畫素行C之間，但本發明不以此為限。

在本實施例中，多條第二閘極線VG在第一方向D1上排列，多條第一閘極線HG在第二方向D2上排列，而第二閘極線VG與第一閘極線HG可屬於不同的膜層。舉例而言，在本實施例中，第一閘極線HG可屬於第一金屬層，而第二閘極線VG可屬於第二金屬層。但本發明不以此為限，在其它實施例中，第二閘極線VG也可由分別屬於多個導電層（例如：第一金屬層及第二金屬層）的多個導線段連接而成。

基於導電性的考量，在本實施例中，第二閘極線VG是使用金屬材料；但本發明不限於此，在其他實施例中，第二閘極線VG也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

在本實施例中，多個第一導線群G1的多條第二共用線CL2在第一方向D1上排列，多條第一共用線CL1在第二方向D2上排列，而第二共用線CL2與第一共用線CL1可屬於不同的膜層。舉例而言，在本實施例中，第二共用線CL2可屬於第二金屬層，而第一共用線CL1可屬於第一金屬層。然而，本發明不以此為限，在其它實施例中，每一第二共用線CL2也可由分別屬於多個導電層（例如：第一金屬層及第二金屬層）的多個導線段連接而成。

在本實施例中，導線組G的第二導線群G2包括多條第一輔助線VSS1及一第二共用線CL2，其中第二導線群G2的第二共用線CL2電性連接至多條第一共用線CL1的至少一者。

在本實施例中，於畫素陣列基板100-1的俯視圖中，多個畫素行C之間具有多個佈局面積，而導線組G之第二導線群G2的多條第一輔助線VSS1及一第二共用線CL2是分別設置於所述多個佈局面積中。

在本實施例中，多條第一輔助線VSS1在第一方向D1上排列，多條第一閘極線HG在第二方向D2上排列，而第一輔助線VSS1與第一閘極線HG可屬於不同的膜層。舉例而言，在本實施例中，第一閘極線HG可屬於第一金屬層，且第一輔助線VSS1可屬於第二金屬層。但本發明不以此為限，在其它實施例中，第一輔助線VSS1也可由分別屬於多個導電層（例如：第一金屬層及第二金屬層）的多個導線段連接而成。

基於導電性的考量，在本實施例中，第一輔助線VSS1是使用金屬材料；但本發明不限於此，在其他實施例中，第一輔助線VSS1也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

值得注意的是，每一導線組G之多條第一導線群G1及一第二導線群G2在第一方向D1上依序排列，且每一第一導線群G1的多條第二閘極線VG及第二共用線CL2在第一方向D1上的排列順序分別與第二導線群G2之多條第一輔助線VSS1及第二共用線CL2在第一方向D1上的排列順序相同。

藉此，每一導線組G之每一第一導線群G1及一第二導線群G2能形成相同或相近的電場分佈，使分別鄰設於每一導線組G之每一第一導線群G1及一第二導線群G2旁的多個畫素結構PX感受到相同或相近的電場。如此一來，於習知技術中，所述之顯示異常問題（例如：rainy V lines）能獲得改善。

舉例而言，在本實施例中，每一導線組G之每一第一導線群G1的多條第二閘極線VG及第二共用線CL2在第一方向D1上依序排列，且第二導線群G2之多條第一輔助線VSS1及第二共用線CL2在第一方向D1上依序排列。也就是說，在本實施例中，多個導線組G在第一方向D1上排列，且每一導線組G可包括在第一方向D1上依序排列的一第二閘極線VG、一第二閘極線VG、第二共用線CL2、一第二閘極線VG、一第二閘極線VG、第二共用線CL2、一第一輔助線VSS1、一第一輔助線VSS1及第二共用線CL2。然而，本發明不以此為限。在其他實施例中，導線組G也可包括以其他適當方式配置的導線，以下將於後續段落配合其它圖示舉例說明之。

在本實施例中，每一導線組G之第二導線群G2之多條第一輔助線VSS1的多個訊號與第一導線群G1的一第二閘極線VG的一閘極關閉訊號實質上相同。也就是說，在大部分的時間內（即，與下述之一第二閘極線VG電性連接之至少一畫素列R的多個薄膜電晶體毋須被開啟時），第二導線群G2之一第一輔助線VSS1與第一導線群G1的一第二閘極線VG具有相同的訊號，而第二導線群G2之一第一輔助線VSS1所形成的電場分佈與第一導線群G1的一第二閘極線VG所形成的電場分佈實質上相同。舉例而言，在本實施例中，所述閘極關閉訊號可以是-9伏特～-10伏特之間的一直流電訊號；於上述大部分的時間內，第一導線群G1的一第二閘極線VG及第二導線群G2之第一輔助線VSS1可皆具有-9伏特～-10伏特之間的一直流電訊號，但本發明不以此為限。

在本實施例中，第二導線群G2的一第一輔助線VSS1具有一直流電位DC1，一第一導線群G1的第二共用線CL2具有一直流電位DC2，且DC1≠DC2。在本實施例中，|DC1-DC2|>1V（伏特）。舉例而言，在本實施例中，直流電位DC1可介於-9伏特～-10伏特，而直流電位DC2可介於1伏特～6伏特，但本發明不以此為限。

在本實施例中，每一第一導線群G1更可選擇性包括多條第二輔助線VSS2，其中每一第二輔助線VSS2與第一導線群G1的一第二閘極線VG設置於多個畫素行C的相鄰兩者之間，且每一第二輔助線VSS2與第一導線群G1的第二閘極線VG於結構上分離。

在本實施例中，第一導線群G1的多條第二輔助線VSS2與第二導線群G2的多條第一輔助線VSS1電性連接。也就是說，第一導線群G1的第二輔助線VSS2與第二導線群G2的第一輔助線VSS1可具有相同的電位。

具體而言，在本實施例中，畫素陣列基板100-1還包括設置於基底110上且位於多個畫素結構PX之第一側S1的一第一周邊走線L1，第一導線群G1的第二輔助線VSS2與第二導線群G2的第一輔助線VSS1可皆直接電性連接至第一周邊走線L1。

畫素陣列基板100-1還包括設置於基底110上且位於多個畫素結構PX之第二側S2的一第二周邊走線L2，第一導線群G1的第二共用線CL2及第二導線群G2的第二共用線CL2可皆直接電性連接至第二周邊走線L2。第一周邊走線L1及第二周邊走線L2是分別透過彼此獨立的第一連接線l1及第二連接線l2電性連接至驅動元件（例如但不限於：印刷電路板；未繪示）。

在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。

圖2為本發明一實施例之畫素陣列基板100-2的示意圖。

圖2的畫素陣列基板100-2與圖1的畫素陣列基板100-1類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及多條第一輔助線VSS1的排列方式不同。

請參照圖2，具體而言，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第一輔助線VSS1及一第一輔助線VSS1。

圖3為本發明一實施例之畫素陣列基板100-3的示意圖。

圖3的畫素陣列基板100-3與圖1的畫素陣列基板100-1類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及多條第一輔助線VSS1的排列方式不同。

請參照圖3，具體而言，在本實施例中，每一第一導線群G1的第二共用線CL2設置於第一導線群G1的多條第二閘極線VG之間，且第二導線群G2的第二共用線CL2設置於第二導線群G2的多條第一輔助線VSS1之間。也就是說，在本實施例中，每一導線組G可包括在第一方向D1上依序排列的一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第一輔助線VSS1、一第二共用線CL2及一第一輔助線VSS1。

圖4為本發明一實施例之畫素陣列基板100-4的示意圖。圖4的畫素陣列基板100-4與圖1的畫素陣列基板100-1類似，兩者的差異在於：兩者的導線組G的組成不同。

請參照圖4，具體而言，在本實施例中，每一導線組G包括在第一方向D1上依序排列的多個第一導線群G1及一第二導線群G2，其中每一第一導線群G1包括多條第二閘極線VG及一第二共用線CL2，第二導線群G2包括一第二閘極線VG、一第一輔助線VSS1及一第二共用線CL2，且每一第一導線群G1的多條第二閘極線VG及一第二共用線CL2在第一方向D1上的排列順序分別與第二導線群G2之一第二閘極線VG、一第一輔助線VSS1及一第二共用線CL2在第一方向D1上的排列順序相同。

舉例而言，在本實施例中，每一第一導線群G1的多條第二閘極線VG及第二共用線CL2在第一方向D1上依序排列，且第二導線群G2之第一輔助線VSS1、第二閘極線VG及第二共用線CL2在第一方向D1上依序排列。也就是說，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、第一輔助線VSS1、第二閘極線VG及第二共用線CL2。

圖5為本發明一實施例之畫素陣列基板100-5的示意圖。

圖5的畫素陣列基板100-5與圖4的畫素陣列基板100-1類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖5，具體而言，在本實施例中，每一第一導線群G1的多條第二閘極線VG及一第二共用線CL2在第一方向D1上依序排列，且第二導線群G2之第二閘極線VG、第一輔助線VSS1及第二共用線CL2在第一方向D1上依序排列。也就是說，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、第二閘極線VG、第一輔助線VSS1及一第二共用線CL2。

圖6為本發明一實施例之畫素陣列基板100-6的示意圖。

圖6的畫素陣列基板100-6與圖4的畫素陣列基板100-4類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖6，具體而言，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、第二閘極線VG及第一輔助線VSS1。

圖7為本發明一實施例之畫素陣列基板100-7的示意圖。

圖7的畫素陣列基板100-7與圖4的畫素陣列基板100-4類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖7，具體而言，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第二閘極線VG、一第二閘極線VG、一第二共用線CL2、一第一輔助線VSS1及一第二閘極線VG。

圖8為本發明一實施例之畫素陣列基板100-8的示意圖。

圖8的畫素陣列基板100-8與圖4的畫素陣列基板100-4類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖8，具體而言，在本實施例中，每一第一導線群G1的第二共用線CL2設置於第一導線群G1的多條第二閘極線VG之間，且第二導線群G2的第二共用線CL2設置於第二導線群G2的第一輔助線VSS1與第二導線群G2的第二閘極線VG之間。舉例而言，在本實施例中，導線組G是包括在第一方向D1上依序排列的一第二閘極線VG、一第二共用線CL2、第二閘極線VG、一第二閘極線VG、一第二共用線CL2、第二閘極線VG、一第一輔助線VSS1、一第二共用線CL2及一第二閘極線VG。

圖9為本發明一實施例之畫素陣列基板100-9的示意圖。

圖9的畫素陣列基板100-9與圖4的畫素陣列基板100-4類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖9，具體而言，在本實施例中，每一第一導線群G1的第二共用線CL2設置於第一導線群G1的多條第二閘極線VG之間，且第二導線群G2的第二共用線CL2設置於第二導線群G2的第一輔助線VSS1與第二導線群G2的第二閘極線VG之間。舉例而言，在本實施例中，導線組G包括在第一方向D1上依序排列的一第二閘極線VG、一第二共用線CL2、第二閘極線VG、一第二閘極線VG、一第二共用線CL2、第二閘極線VG、一第二閘極線VG、一第二共用線CL2及一第一輔助線VSS1。

圖10為本發明一實施例之畫素陣列基板100-10的示意圖。

圖10的畫素陣列基板100-10與圖1的畫素陣列基板100-1類似，兩者的差異在於：兩者之導線組G的組成不同。

請參照圖10，具體而言，在本實施例中，每一導線組G包括在第一方向D1上依序排列的多個第一導線群G1及一第二導線群G2。每一第一導線群G1包括一第二閘極線VG及多條第二共用線CL2。第二導線群G2包括一第一輔助線VSS1及多條第二共用線CL2。特別是，每一第一導線群G1的第二閘極線VG及多條第二共用線CL2在第一方向D1上的排列順序分別與第二導線群G2之第一輔助線VSS1及多條第二共用線CL2在第一方向D1上的排列順序相同。

舉例而言，在本實施例中，每一第一導線群G1的一第二閘極線VG及多條第二共用線CL2在第一方向D1上依序排列，且第二導線群G2之第一輔助線VSS1及多條第二共用線CL2在第一方向D1上依序排列。也就是說，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二閘極線VG、一第二共用線CL2、一第二共用線CL2、一第二閘極線VG、一第二共用線CL2、一第二共用線CL2、一第一輔助線VSS1、一第二共用線CL2及一第二共用線CL2。

圖11為本發明一實施例之畫素陣列基板100-11的示意圖。

圖11的畫素陣列基板100-11與圖10的畫素陣列基板100-10類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖11，具體而言，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二共用線CL2、一第二共用線CL2、一第二閘極線VG、一第二共用線CL2、一第二共用線CL2、一第二閘極線VG、一第二共用線CL2、一第二共用線CL2及一第一輔助線VSS1。

圖12為本發明一實施例之畫素陣列基板100-12的示意圖。

圖12的畫素陣列基板100-12與圖10的畫素陣列基板100-10類似，兩者的差異在於：兩者之導線組G的多條第二閘極線VG、多條第二共用線CL2及一第一輔助線VSS1的排列方式不同。

請參照圖12，在本實施例中，每一第一導線群G1的第二閘極線VG設置於第一導線群G1的多條第二共用線CL2之間，且第二導線群G2的第一輔助線VSS1設置於第二導線群G2的多條第二共用線CL2之間。也就是說，在本實施例中，每一導線組G是包括在第一方向D1上依序排列的一第二共用線CL2、一第二閘極線VG、一第二共用線CL2、一第二共用線CL2、一第二閘極線VG、一第二共用線CL2、一第二共用線CL2、一第一輔助線VSS1及一第二共用線CL2。

100-1、100-2、100-3、100-4、100-5、100-6、100-7、100-8、100-9、100-10、100-11、100-12: 畫素陣列基板 110: 基底 CL1: 第一共用線 CL2: 第二共用線 C: 畫素行 DL: 資料線 D1: 第一方向 D2: 第二方向 G: 導線組 G1: 第一導線群 G2: 第二導線群 HG: 第一閘極線 L1: 第一周邊走線 l1: 第一連接線 L2: 第二周邊走線 l2: 第二連接線 PX: 畫素結構 R: 畫素列 S1: 第一側 S2: 第二側 VG: 第二閘極線 VSS1: 第一輔助線 VSS2: 第二輔助線

圖1為本發明一實施例之畫素陣列基板100-1的示意圖。圖2為本發明一實施例之畫素陣列基板100-2的示意圖。圖3為本發明一實施例之畫素陣列基板100-3的示意圖。圖4為本發明一實施例之畫素陣列基板100-4的示意圖。圖5為本發明一實施例之畫素陣列基板100-5的示意圖。圖6為本發明一實施例之畫素陣列基板100-6的示意圖。圖7為本發明一實施例之畫素陣列基板100-7的示意圖。圖8為本發明一實施例之畫素陣列基板100-8的示意圖。圖9為本發明一實施例之畫素陣列基板100-9的示意圖。圖10為本發明一實施例之畫素陣列基板100-10的示意圖。圖11為本發明一實施例之畫素陣列基板100-11的示意圖。圖12為本發明一實施例之畫素陣列基板100-12的示意圖。

100-1: 畫素陣列基板 110: 基底 CL1: 第一共用線 CL2: 第二共用線 C: 畫素行 DL: 資料線 D1: 第一方向 D2: 第二方向 G: 導線組 G1: 第一導線群 G2: 第二導線群 HG: 第一閘極線 L1: 第一周邊走線 l1: 第一連接線 L2: 第二周邊走線 l2: 第二連接線 PX: 畫素結構 R: 畫素列 S1: 第一側 S2: 第二側 VG: 第二閘極線 VSS1: 第一輔助線 VSS2: 第二輔助線

Claims

一種畫素陣列基板，包括：一基底；多條資料線，設置於該基底上，且在一第一方向上排列；多條第一閘極線，設置於該基底上，且在與該第一方向交錯的一第二方向上排列；多個畫素結構，設置於該基底上，且電性連接至該些資料線及該些第一閘極線；多條第一共用線，設置於該基底上，在該第二方向上排列，且與該些畫素結構重疊；以及多個導線組，設置於該基底上，且在該第一方向上排列，其中每一該導線組包括：多個第一導線群，每一該第一導線群包括多條第二閘極線及一第二共用線，每一該第一導線群的該些第二閘極線電性連接至該些第一閘極線的多條第一閘極線，且每一該第一導線群的該第二共用線電性連接至該些第一共用線的至少一者；以及一第二導線群，該些第一導線群及該第二導線群在該第一方向上依序排列，該第二導線群包括多條第一輔助線及一第二共用線，且該第二導線群的該第二共用線電性連接至該些第一共用線的至少一者；其中，每一該第一導線群的該些第二閘極線及該第二共用線在該第一方向上的排列順序分別與該第二導線群之該些第一輔助線及該第二共用線在該第一方向上的排列順序相同。
如請求項1所述的畫素陣列基板，其中該第二導線群之該些第一輔助線的多個訊號與一該第一導線群的一該第二閘極線的一閘極關閉訊號實質上相同。
如請求項1所述的畫素陣列基板，其中該第二導線群的一該第一輔助線具有一直流電位DC1，一該第一導線群的該第二共用線具有一直流電位DC2，且|DC1-DC2|>1V。
如請求項1所述的畫素陣列基板，其中該些畫素結構排成多個畫素行，該些畫素行在該第一方向上排列，每一該畫素行的多個畫素結構在該第二方向上排列，而每一該第一導線群更包括：多條第二輔助線，其中每一該第二輔助線與該第一導線群的一該第二閘極線設置於該些畫素行的相鄰兩者之間，且每一該第二輔助線與該第一導線群的該第二閘極線於結構上分離。
如請求項4所述的畫素陣列基板，其中該第一導線群的該些第二輔助線與該第二導線群的該些第一輔助線電性連接。
如請求項1所述的畫素陣列基板，其中每一該第一導線群的該些第二閘極線及該第二共用線在該第一方向上依序排列，且該第二導線群之該些第一輔助線及該第二共用線在該第一方向上依序排列。
如請求項1所述的畫素陣列基板，其中每一該第一導線群的該第二共用線設置於該第一導線群的該些第二閘極線之間，且該第二導線群的該第二共用線設置於該第二導線群的該些第一輔助線之間。
一種畫素陣列基板，包括：一基底；多條資料線，設置於該基底上，且在一第一方向上排列；多條第一閘極線，設置於該基底上，且在與該第一方向交錯的一第二方向上排列；多個畫素結構，設置於該基底上，且電性連接至該些資料線及該些第一閘極線；多條第一共用線，設置於該基底上，在該第二方向上排列，且與該些畫素結構重疊；以及多個導線組，設置於該基底上，且在該第一方向上排列，其中每一該導線組包括：多個第一導線群，每一該第一導線群包括多條第二閘極線及一第二共用線，每一該第一導線群的該些第二閘極線電性連接至該些第一閘極線的多條第一閘極線，且每一該第一導線群的該第二共用線電性連接至該些第一共用線的至少一者；以及一第二導線群，該些第一導線群及該第二導線群在該第一方向上依序排列，該第二導線群包括一第二閘極線、一第一輔助線及一第二共用線，該第二導線群的該第二閘極線電性連接至該些第一閘極線的一者，且該第二導線群的該第二共用線電性連接至該些第一共用線的至少一者；其中，每一該第一導線群的該些第二閘極線及該第二共用線在該第一方向上的排列順序分別與該第二導線群之該第二閘極線、該第一輔助線及該第二共用線在該第一方向上的排列順序相同。
如請求項8所述的畫素陣列基板，其中該第二導線群的該第一輔助線的訊號與一該第一導線群的一該第二閘極線的一閘極關閉訊號實質上相同。
如請求項8所述的畫素陣列基板，其中該第二導線群的該第一輔助線具有一直流電位DC1，一該第一導線群的該第二共用線具有一直流電位DC2，且|DC1-DC2|>1V。
如請求項8所述的畫素陣列基板，其中該些畫素結構排成多個畫素行，該些畫素行在該第一方向上排列，每一該畫素行的多個畫素結構在該第二方向上排列，而每一該第一導線群更包括：多條第二輔助線，其中每一該第二輔助線與該第一導線群的一該第二閘極線設置於該些畫素行的相鄰兩者之間，且每一該第二輔助線與該第一導線群的該第二閘極線於結構上分離。
如請求項8所述的畫素陣列基板，其中該第一導線群的該些第二輔助線與該第二導線群的該第一輔助線電性連接。
如請求項8所述的畫素陣列基板，其中每一該第一導線群的該些第二閘極線及該第二共用線在該第一方向上依序排列，且該第二導線群之該第一輔助線、該第二閘極線及該第二共用線在該第一方向上依序排列。
如請求項8所述的畫素陣列基板，其中每一該第一導線群的該些第二閘極線及該第二共用線在該第一方向上依序排列，且該第二導線群之該第二閘極線、該第一輔助線及該第二共用線在該第一方向上依序排列。
如請求項8所述的畫素陣列基板，其中每一該第一導線群的該第二共用線設置於該第一導線群的該些第二閘極線之間，且該第二導線群的該第二共用線設置於該第二導線群的該第一輔助線與該第二導線群的該第二閘極線之間。
一種畫素陣列基板，包括：一基底；多條資料線，設置於該基底上，且在一第一方向上排列；多條第一閘極線，設置於該基底上，且在與該第一方向交錯的一第二方向上排列；多個畫素結構，設置於該基底上，且電性連接至該些資料線及該些第一閘極線；多條第一共用線，設置於該基底上，在該第二方向上排列，且與該些畫素結構重疊；以及多個導線組，設置於該基底上，且在該第一方向上排列，其中每一該導線組包括：多個第一導線群，每一該第一導線群包括一第二閘極線及多條第二共用線，每一該第一導線群的該第二閘極線電性連接至該些第一閘極線的一者，每一該第一導線群的該些第二共用線電性連接至該些第一共用線的多條第一共用線；以及一第二導線群，該些第一導線群及該第二導線群在該第一方向上依序排列，該第二導線群包括一第一輔助線及多條第二共用線，且該第二導線群的該些第二共用線電性連接至該些第一共用線的多條第一共用線；其中，每一該第一導線群的該第二閘極線及該些第二共用線在該第一方向上的排列順序分別與該第二導線群之該第一輔助線及該些第二共用線在該第一方向上的排列順序相同。
如請求項16所述的畫素陣列基板，其中該第二導線群的該第一輔助線的訊號與一該第一導線群的一該第二閘極線的一閘極關閉訊號實質上相同。
如請求項16所述的畫素陣列基板，其中該第二導線群的一該第一輔助線具有一直流電位DC1，一該第一導線群的該第二共用線具有一直流電位DC2，且|DC1-DC2|>1V。
如請求項16所述的畫素陣列基板，其中該些畫素結構排成多個畫素行，該些畫素行在該第一方向上排列，每一該畫素行的多個畫素結構在該第二方向上排列，而每一該第一導線群更包括：一第二輔助線，與該第一導線群的該第二閘極線設置於該些畫素行的相鄰兩者之間，且該第二輔助線與該第一導線群的該第二閘極線於結構上分離。
如請求項19所述的畫素陣列基板，其中該第一導線群的該第二輔助線與該第二導線群的該第一輔助線電性連接。
如請求項16所述的畫素陣列基板，其中每一該第一導線群的該第二閘極線及該些第二共用線在該第一方向上依序排列，且該第二導線群之該第一輔助線及該些第二共用線在該第一方向上依序排列。
如請求項16所述的畫素陣列基板，其中每一該第一導線群的該第二閘極線設置於該第一導線群的該些第二共用線之間，且該第二導線群的該第一輔助線設置於該第二導線群的該些第二共用線之間。