TWI840852B - 具有複合瓶狀矽穿孔的半導體元件結構及其製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件結構，包括設置於一第一半導體晶粒之上的一矽層，和設置於該矽層之上的一第一罩幕層。該半導體元件結構也包括設置於該第一罩幕層之上的一第二半導體晶粒，和穿過該矽層和該第一罩幕層的一矽穿孔。該矽穿孔的一底表面大於該矽穿孔的一頂表面，且該矽穿孔的該頂表面大於位於該矽穿孔的該頂表面和該底表面之間且平行於該頂表面和該底表面的一剖面。

Description

具有複合瓶狀矽穿孔的半導體元件結構及其製備方法

本申請案主張美國第17/730,342號專利申請案之優先權（即優先權日為「2022年4月27日」），其內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件結構及其製備方法。特別是關於一種具有複合瓶狀矽穿孔的半導體元件結構及其製備方法。

半導體元件對於許多現代應用至關重要。隨著電子技術的進步，半導體元件的尺寸越來越小的同時，也提供更多的功能且包括更大量的積體電路。由於半導體元件的小型化，執行不同功能之各種類型和尺寸的半導體元件被整合並封裝到單一模組中。此外，實行多種製造操作以將各種類型的半導體元件整合在一起。

然而，半導體元件的製造和整合涉及許多複雜的步驟和操作。半導體元件中的整合變得越來越複雜。半導體元件在製造和整合上複雜性的增加可能引起缺陷，例如導電元件之間的訊號干擾。因此，需要持續改進半導體元件的結構和製造製程，才能解決所述缺陷並提升性能。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一實施例中提供一種半導體元件結構。該半導體元件結構包括設置於一第一半導體晶粒之上的一矽層，和設置於該矽層之上的一第一罩幕層。該半導體元件結構也包括設置於該第一罩幕層之上的一第二半導體晶粒，和穿過該矽層和該第一罩幕層的一矽穿孔。該矽穿孔的一底表面大於該矽穿孔的一頂表面，且該矽穿孔的該頂表面大於位於該矽穿孔的該頂表面和該底表面之間且平行於該頂表面和該底表面的一剖面。

在一實施例中，該矽穿孔與該第一半導體晶粒中的一第一導電襯墊和該第二半導體晶粒中的一第二導電襯墊直接接觸。在一實施例中，該半導體元件結構更包括設置於該第一半導體晶粒中且鄰接該第一導電襯墊的一第三導電襯墊，和設置於該第二半導體晶粒中且鄰接該第二導電襯墊的一第四導電襯墊，其中該第一半導體晶粒中的該第三導電襯墊和該第一導電襯墊之間的一橫向距離大於該第二半導體晶粒中的該第四導電襯墊和該第二導電襯墊之間的一橫向距離。在一實施例中，該半導體元件結構更包括設置於該第一罩幕層和該第二半導體晶粒之間的一第二罩幕層，其中該第一罩幕層和該第二罩幕層包括不同的材料。

在一實施例中，該第二罩幕層的一側壁相對於該第一罩幕層的一側壁傾斜。在一實施例中，該半導體元件結構更包括覆蓋該第二罩幕層的該側壁、該第一罩幕層的該側壁、和該矽層的一較高側壁的一保護層，其中該矽層的該較高側壁與該第一罩幕層的該側壁實質上對齊。在一實施例中，該矽穿孔更包括一導電層和覆蓋該導電層的複數個側壁和一底表面的一障壁層，其中該障壁層與該第一半導體晶粒直接接觸。此外，該矽穿孔包括覆蓋該障壁層的複數個側壁的一襯層。

本揭露的另一實施例提供一種半導體元件結構。該半導體元件結構包括設置於一第一半導體晶粒之上的一矽層，和設置於該矽層之上的一第一罩幕層。該半導體元件結構也包括設置於該第一罩幕層之上的一第二罩幕層，和設置於該第二罩幕層之上的一第二半導體晶粒。該半導體元件結構更包括穿過該矽層、該第一罩幕層、和該第二罩幕層以電性連接該第一半導體晶粒和該第二半導體晶粒的一矽穿孔。該矽穿孔具有被該第一罩幕層和該矽層的一較高部分圍繞的一瓶頸狀部分，且該矽穿孔和該第一半導體晶粒之間的一界面區域大於該矽穿孔和該第二半導體晶粒之間的一界面區域。

在一實施例中，該第一半導體晶粒具有一第一臨界尺寸，且該第二半導體晶粒具有一第二臨界尺寸，且該第一臨界尺寸大於該第二臨界尺寸。在一實施例中，該矽穿孔更包括被該第二罩幕層圍繞的一頂部，和被該矽層的一較低部分圍繞的一底部，其中該矽穿孔的該瓶頸狀部分夾在該矽穿孔的該頂部和該底部之間，且該矽穿孔的該頂部具有一錐形輪廓（tapered profile），其朝向該矽穿孔的該瓶頸狀部分漸縮。

在一實施例中，該矽穿孔的該底部具有圓形且凸出的頂角（rounded and convex top corners）。在一實施例中，該矽穿孔的該瓶頸狀部分和該頂部透過一保護層與該第一罩幕層、該第二罩幕層、和該矽層的該較高部分分隔。在一實施例中，該矽穿孔的該底部與該該矽層的該較低部分直接接觸。在一實施例中，該保護層包括氧化鋁。

本揭露的又一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一矽層於一第一半導體晶粒之上，和形成一第一罩幕層於該矽層之上。該製備方法也包括形成穿過該第一罩幕層的一第一開口並形成穿過該矽層的一第二開口，和沈積一保護層於該第一罩幕層之上。該保護層延伸以覆蓋該第一罩幕層的一側壁和該矽層的一較高側壁。該製備方法更包括透過使用該保護層作為一罩幕來蝕刻該矽層以底切該矽層的一較高部分，從而形成一擴大的第二開口。此外，該製備方法包括以一矽穿孔填充該第一開口和該擴大的第二開口，和形成一第二半導體晶粒於該矽穿孔之上。

在一實施例中，該製備方法更包括形成一第二罩幕層於該第一罩幕層之上，和在形成穿過該第一罩幕層的該第一開口之前，形成穿過該第二罩幕層的一第三開口。在一實施例中，在形成穿過該矽層的該第二開口期間，蝕刻該第二罩幕層以形成一擴大的第三開口，且該擴大的第三開口具有一錐形輪廓，其朝向該第一開口漸縮。

在一實施例中，該保護層的製作技術包括一非共形沈積製程。在一實施例中，該製備方法更包括在形成該矽穿孔之前移除該保護層。在一實施例中，該矽層的該較高部分覆蓋該矽穿孔的一底部。

本發明提供了一種半導體元件結構及其製備方法的實施例。在一些實施例中，半導體元件結構包括矽穿孔。矽穿孔的底表面大於矽穿孔的頂表面，且矽穿孔的頂表面大於位於矽穿孔的頂表面和底表面之間且平行於頂表面和底表面的一剖面。因此，矽穿孔可用以在垂直方向電性連接具有不同設計規則（例如，不同的圖案密度或不同的臨界尺寸）的兩個半導體晶粒（或半導體晶圓）。其結果，可以增加功能密度（亦即，每晶片區域內連線元件的數量），從而提供像是增加生產效率、降低成本、和改善性能等好處。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。

此外，本文用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。

圖1例示本揭露一些實施例之半導體元件結構100的剖面圖。如圖1所示，半導體元件結構100包括第一半導體晶粒110、設置在第一半導體晶粒110之上的矽層111、設置在矽層111之上的第一罩幕層113、設置在第一罩幕層113之上的第二罩幕層115、以及設置在第二罩幕層115之上的第二半導體晶粒180。

在一些實施例中，第一半導體晶粒110包括半導體基板101、設置在半導體基板101之上的介電層103、以及設置在介電層103中的複數個導電襯墊105a、105b、和105c。在一些實施例中，導電襯墊105a、105b、105c、和105d被設置成面對矽層111。與第一半導體晶粒110相似，第二半導體晶粒180包括半導體基板171、介電層173、和設置在介電層173中的複數個導電襯墊175a、175b、175c、175d、和175e。在一些實施例中，導電襯墊175a、175b、175c、175d、和175e被設置成面對第二罩幕層115。

依然參照圖1，根據一些實施例，半導體元件結構100也包括穿過矽層111、第一罩幕層113、和第二罩幕層115的複合矽穿孔169。在一些實施例中，複合矽穿孔169電性連接第一半導體晶粒110中的導電襯墊105d和第二半導體晶粒180中的導電襯墊175d。在一些實施例中，複合矽穿孔169設置於排除區域（keep-out zone），其用於定義沒有放置主動元件的區域。

在一些實施例中，複合矽穿孔169包括複合導體168、圍繞複合導體168的障壁層165’、和圍繞障壁層165’的襯層163’。在一些實施例中，障壁層165’覆蓋複合導體168的底表面和側壁，且襯層163’覆蓋障壁層165’的側壁。在一些實施例中，障壁層165’和襯層163’與導電襯墊105d直接接觸，且複合導體168透過障壁層165’與導電襯墊105d分隔。在一些實施例中，複合導體168具有瓶狀輪廓（bottle-shaped profile），包括較低導體167a、設置在較低導體167a上的石墨烯層167b’、以及在石墨烯層167b’中的較高導體167c’。

此外，根據一些實施例，複合矽穿孔169具有瓶狀輪廓，如圖1所示。此外，根據一些實施例，第二罩幕層115的側壁SW2相對於第一罩幕層113的側壁SW1傾斜，且第一罩幕層113的側壁SW1與矽層111的較高側壁USW實質上對齊。在本揭露的上下文中，用詞“實質上”意味著較佳為至少90%、更佳為95%、進一步更佳為98%、且最佳為99%。

此外，根據一些實施例，第一半導體晶粒110的臨界尺寸大於第二半導體晶粒180的臨界尺寸。在一些實施例中，第二半導體晶粒180的圖案密度大於第一半導體晶粒110的圖案密度。在一些實施例中，直接接觸複合矽穿孔169的導電襯墊105d具有寬度W1，直接接觸複合矽穿孔169的導電襯墊175d具有寬度W2，且寬度W1大於寬度W2。在一些實施例中，第一半導體晶粒110中兩個相鄰導電襯墊105之間的橫向距離（間隔）大於第二半導體晶粒180中兩個相鄰導電襯墊175之間的橫向距離。例如，兩個相鄰的導電襯墊105c和105d之間的橫向距離D1大於兩個相鄰的導電襯墊175c和175d之間的橫向距離D2。由於複合矽穿孔169具有瓶狀輪廓，複合矽穿孔169可用以電性連接具有不同設計規則（例如，不同的圖案密度或不同的臨界尺寸）的第一半導體晶粒110和第二半導體晶粒180。例如，具有較大寬度W1的導電襯墊105d接觸複合矽穿孔169的較寬底部，而具有較小寬度W2的導電襯墊175d接觸複合矽穿孔169的較窄上部。

根據一些實施例，圖2是圖1的局部放大圖。圖2顯示出複合矽穿孔169及其周圍。在一些實施例中，複合矽穿孔169包括頂部169a、底部169c、和夾在頂部169a和底部169c之間的瓶頸狀（bottle-neck shaped）部分169b。頂部169a和瓶頸狀部分169b的邊界由虛線I-I’表示，瓶頸狀部分169b和底部169c的邊界由虛線II-II’表示。在一些實施例中，複合矽穿孔169具有底部寬度W3（亦即，底部169c的最底部寬度）和頂部寬度W4（亦即，頂部169a的最頂部寬度），且底部寬度W3大於頂部寬度W4。參照圖1和圖2，複合矽穿孔169的底部169c接觸具有較大寬度W1的導電襯墊105d，而複合矽穿孔169的頂部169a接觸具有較小寬度W2的導電襯墊175d。因此，複合矽穿孔169可用以電性連接具有不同設計規則（例如，襯墊寬度/間隔寬度）的第一半導體晶粒110和第二半導體晶粒180。

在一些實施例中，第二罩幕層115圍繞複合矽穿孔169的頂部169a，且複合矽穿孔169的頂部169a具有朝向瓶頸狀部分169b漸縮的錐形輪廓。換句話說，複合矽穿孔169的頂部169a的寬度沿著由下而上的方向逐漸增加。在一些實施例中，第一罩幕層113和矽層111的較高部分111U圍繞複合矽穿孔169的瓶頸狀部分169b，且複合矽穿孔169的瓶頸狀部分169b的寬度實質上相同。

此外，矽層111的較低部分111L圍繞複合矽穿孔169的底部169c。在一些實施例中，複合矽穿孔169的底部169c具有圓形且凸出的頂角C。在一些實施例中，複合矽穿孔169的底部169c被矽層111部分地覆蓋。此外，複合矽穿孔169具有頂表面169T（亦即，複合矽穿孔169和第二半導體晶粒180中的導電襯墊175d之間的界面）和底表面169B（亦即，複合矽穿孔169和第一半導體晶粒110中的導電襯墊105d之間的界面）。在一些實施例中，底表面169B大於頂表面169T，且頂表面169T大於位於複合矽穿孔169的頂表面169T和底表面169B之間並平行於頂表面169T和底表面169B的一剖面，例如瓶頸狀部分169b的剖面CS。也就是說，根據一些實施例，複合矽穿孔169的底部寬度W3大於複合矽穿孔169的頂部寬度W4。

圖3例示本揭露一些實施例之經修改之半導體元件結構200的剖面圖，其為半導體元件結構100的替代實施例。為了一致性和清楚的原因，出現在圖1和圖3中的相似組件將以相同的符號標記。

類似於圖1中的半導體元件結構100，半導體元件結構200包括設置在排除區域中的複合矽穿孔269。複合矽穿孔269包括複合導體268、圍繞複合導體268的障壁層265’、和圍繞障壁層265’的襯層263’。在一些實施例中，複合導體268具有瓶狀輪廓，包括較低導體267a、設置在較低導體267a上的石墨烯層267b’、以及在石墨烯層167b’中的較高導體267c’。圖1中的半導體元件結構100和圖3中的半導體元件結構200的差異在於，半導體元件結構200更包括保護層161’。如圖3所示，根據一些實施例，第二罩幕層115的側壁SW2、第一罩幕層113的側壁SW1、和矽層111的較高側壁USW被保護層161’覆蓋。

根據一些實施例，圖4是圖3的局部放大圖。圖4顯示出複合矽穿孔269、保護層161’、及其周圍。在一些實施例中，複合矽穿孔269包括頂部269a、底部269c、和夾在頂部269a和底部269c之間的瓶頸狀部分269b。頂部269a和瓶頸狀部分269b的邊界由虛線I-I’表示，且瓶頸狀部分269b和底部269c的邊界由虛線II-II’表示。

在一些實施例中，第二罩幕層115圍繞複合矽穿孔269的頂部269a，且複合矽穿孔269的頂部269a具有朝向複合矽穿孔269的瓶頸狀部分269b漸縮的錐形輪廓。類似地，保護層161’具有朝向複合矽穿孔269的瓶頸狀部分269b漸縮的錐形輪廓。換句話說，複合矽穿孔269的頂部269a的寬度沿著由下而上的方向逐漸增加。在一些實施例中，第一罩幕層113和矽層111的較高部分111U圍繞複合矽穿孔269的瓶頸狀部分269b，且複合矽穿孔269的瓶頸狀部分269b的寬度實質上相同。

此外，矽層111的較低部分111L圍繞複合矽穿孔269的底部269c。在一些實施例中，複合矽穿孔269的底部269c具有圓形且凸出的頂角C。在一些實施例中，矽層111部分地覆蓋複合矽穿孔269的底部269c。此外，複合矽穿孔269具有頂表面269T（亦即，複合矽穿孔269和第二半導體晶粒180中的導電襯墊175d之間的界面）和底表面269B（亦即，複合矽穿孔269和第一半導體晶粒110中的導電襯墊105d之間的界面）。在一些實施例中，底表面269B大於頂表面269T，且頂表面269T大於位於複合矽穿孔269的頂表面269T和底表面269B之間並平行於頂表面269T和底表面269B的一剖面，例如瓶頸狀部分269b的剖面CS。

在一些實施例中，複合矽穿孔269具有底部寬度W5（亦即，底部269c的最底部寬度）和頂部寬度W6（亦即，頂部269a的最頂部寬度），且底部寬度W5大於頂部寬度W6。參照圖3和圖4，複合矽穿孔269的底部269c接觸具有較大寬度W1的導電襯墊105d，而複合矽穿孔269的頂部269a接觸具有較小寬度W2的導電襯墊175d。因此，複合矽穿孔269可用以電性連接具有不同設計規則的第一半導體晶粒110和第二半導體晶粒180。

應注意的是，根據一些實施例，第一罩幕層113、第二罩幕層115、和矽層111的較高部分111U透過保護層161’與複合矽穿孔269分隔。在一些實施例中，保護層161’圍繞複合矽穿孔269的頂部269a和瓶頸狀部分269b。在一些實施例中，複合矽穿孔269的底部269c與矽層111的較低部分111L直接接觸。

圖5例示本揭露一些實施例之製備半導體元件結構（包括半導體元件結構100和經修改之半導體元件結構200）的方法10流程圖，且方法10包括步驟S11、S13、S15、S17、S19、S21、S23、S25、S27、和S29。結合以下圖式對圖5的步驟S11到S29進行詳細說明。

圖6到圖18例示本揭露一些實施例之形成半導體元件結構100的中間階段剖面圖。如圖6所示，根據一些實施例，提供了包括半導體基板101、介電層103、以及導電襯墊105a、105b、105c、和105d的第一半導體晶粒110，並形成矽層111於第一半導體晶粒110之上。相應的步驟在圖5所示的方法10中顯示為步驟S11。

第一半導體晶粒110可以是積體電路（IC）晶片的一部分，所述積體電路晶片包括各種被動和主動微電子元件，像是電阻器、電容器、電感器、二極體、p-型場效電晶體（p-type field-effect transistors; pFETs）、n-型場效電晶體（n-type field-effect transistors; nFETs）、金氧半場效電晶體（metal-oxide semiconductor field-effect transistors; MOSFETs）、互補式金氧半（complementary metal-oxide semiconductor; CMOS）電晶體、雙極性接面電晶體（bipolar junction transistor; BJT）、橫向擴散MOS（laterally-diffused MOS; LDMOS）、高電壓電晶體（high-voltage transistor）、高頻率電晶體（high-frequency transistor）、鰭狀場效電晶體（fin field-effect transistors; FinFETs）、其他合適的IC元件、或前述之組合。

取決於IC的製造階段，第一半導體晶粒110可包括配置以形成IC部件（例如：摻雜區域、隔離部件、閘極部件、源/汲極部件、內連線部件、其他部件、或前述之組合）的各種材料層（例如：介電層、半導體層、及/或導電層）。為了清楚起見，已簡化了第一半導體晶粒110。應注意的是，可在第一半導體晶粒110中加入額外的部件，且可在其他實施例中置換、修飾、或移除下述的一些部件。在一些實施例中，矽層111磊晶生長於第一半導體晶粒110上。

接著，根據一些實施例，如圖7所示，形成第一罩幕層113於矽層111之上，並形成第二罩幕層115於第一罩幕層113之上。相應的步驟在圖5所示的方法10中顯示為步驟S13。在一些實施例中，第一罩幕層113和第二罩幕層115包括介電材料，例如氧化矽、氮化矽、氮氧化矽，且其製作技術包括沉積製程，例如化學氣相沈積（chemical vapor deposition; CVD）製程、物理氣相沈積（physical vapor deposition; PVD）製程、旋塗製程。此外，根據一些實施例，形成圖案化罩幕117於第二罩幕層115之上。在一些實施例中，圖案化罩幕117具有開口120，其暴露出一部分的第二罩幕層115。

隨後，根據一些實施例，如圖8所示，透過使用圖案化罩幕117為罩幕來刻蝕第二罩幕層115，從而形成穿過第二罩幕層115的開口130。相應的步驟在圖5所示的方法10中顯示為步驟S15。在一些實施例中，第二罩幕層115中的開口130暴露出一部分的第一罩幕層113。蝕刻製程可以是乾蝕刻製程、濕蝕刻製程、或前述之組合。在蝕刻製程之後，可以將圖案化罩幕117移除。

然後，根據一些實施例，如圖9所示，透過使用第二罩幕層115為罩幕來蝕刻第一罩幕層113，從而形成穿過第一罩幕層113的開口140。相應的步驟在圖5所示的方法10中顯示為步驟S17。在一些實施例中，第一罩幕層113中的開口140暴露出一部分的矽層111。蝕刻製程可以是乾蝕刻製程、濕蝕刻製程、或前述之組合。在一些實施例中，第一罩幕層113中的開口140的側壁與第二罩幕層115中的開口130的側壁實質上對齊。

根據一些實施例，如圖10所示，在形成開口130和140之後，透過使用第一罩幕層113為罩幕來蝕刻矽層111，從而形成穿過矽層111的開口150。相應的步驟在圖5所示的方法10中顯示為步驟S19。蝕刻製程可以是乾蝕刻製程、濕蝕刻製程、或前述之組合。

在一些實施例中，開口150暴露出導電襯墊105d。在一些實施例中，形成第二罩幕層115的材料比起形成第一罩幕層113的材料具有高蝕刻選擇性。其結果，在矽層111中形成開口150的蝕刻製程期間，第二罩幕層115被蝕刻以形成擴大的開口130’。

在一些實施例中，擴大的開口130’具有朝向第一罩幕層113中的開口140漸縮的錐形輪廓。在一些實施例中，第二罩幕層115具有相對於第一罩幕層113的側壁傾斜的側壁，且傾斜側壁與第二罩幕層115的底表面之間具有夾角θ。在一些實施例中，夾角θ介於約46度至約60度的範圍內。第二罩幕層115的傾斜側壁可以為隨後形成的保護層161提供改良的台階覆蓋率。

接著，根據一些實施例，如圖11所示，沉積保護層161於第二罩幕層115之上並覆蓋第二罩幕層115的側壁、第一罩幕層113的側壁、和矽層111的較高側壁（亦即，矽層111的較高部分111U的側壁）。相應的步驟在圖5所示的方法10中顯示為步驟S21。應注意的是，保護層161並未覆蓋矽層111的較低側壁（亦即，矽層111的較低部分111L的側壁）。

圖11的虛線用以顯示矽層111的較高部分111U和較低部分111L的邊界。在一些實施例中，保護層161的製作技術包括非共形沉積製程（non-conformal deposition process），例如非共形線狀原子層沉積（non-conformal liner atomic layer deposition; NOLA）製程。在一些實施例中，保護層161包括氧化物材料，例如氧化鋁。

然後，根據一些實施例，如圖12所示，透過使用保護層161作為罩幕來蝕刻矽層111，從而形成具有瓶狀輪廓的擴大的開口150’。相應的步驟在圖5所示的方法10中顯示為步驟S23。在一些實施例中，矽層111的較低部分111L被橫向蝕刻，而矽層111的較高部分111U因為被保護層161屏蔽而保持完整。

在一些實施例中，透過蝕刻製程底切矽層111的較高部分111U以形成擴大的開口150’。在一些實施例中，擴大的開口150’的製作技術可包括等向蝕刻製程。等向蝕刻製程可以是濕蝕刻製程、乾蝕刻製程、或前述之組合。在一些實施例中，使用包括硝酸（HNO ₃）和氫氟酸（HF）的蝕刻溶液來形成擴大的開口150’。在一些實施例中，蝕刻溶液更包括磷酸（H ₃PO ₄）。在其他實施例中，使用氟基（fluorine-based）電漿來形成擴大的開口150’。

根據一些實施例，如圖13所示，在形成擴大的開口150’之後，將保護層161移除。相應的步驟在圖5所示的方法10中顯示為步驟S25。移除保護層161的技術可包括濕刻蝕製程、乾刻蝕製程、或前述之組合。在一些實施例中，使用包括磷酸（H ₃PO ₄）的蝕刻溶液來移除保護層161。

接著，根據一些實施例，如圖14所示，形成內襯材料163於第二罩幕層115之上，並覆蓋開口130’的側壁、開口140的側壁、開口150’的側壁和底表面。換句話說，內襯材料163覆蓋第二罩幕層115的傾斜側壁、第一罩幕層113的側壁、矽層111的側壁、以及導電襯墊105d的暴露表面。

共形地沉積內襯材料163於圖13的結構之上，且內襯材料163用於將隨後形成的導電層與矽層111分開。在一些實施例中，內襯材料163包括氧化矽、四乙氧基矽烷（tetraethylorthosilicate; TEOS）氧化物、氮化矽、聚醯亞胺、另一種可應用的介電質、或前述之組合。此外，內襯材料163的製作技術包括熱氧化製程、CVD製程、PVD製程、或另一種可應用的沉積製程。

然後，根據一些實施例，如圖15所示，對內襯材料163進行非等向性蝕刻製程，以在所有位置垂直地移除等量的內襯材料163，在開口130’、140、和150’的側壁上留下襯層163’。對內襯材料163進行的非等向性蝕刻製程可以是乾蝕刻製程。根據一些實施例，在進行非等向性蝕刻製程之後，開口150’、140、和130’暴露出導電襯墊105d。

隨後，根據一些實施例，如圖16所示，形成障壁材料165於第二罩幕層115和襯層163’之上。在一些實施例中，障壁材料165覆蓋導電襯墊105d的暴露表面。障壁材料165用作防止金屬擴散的擴散障壁層以及用作襯層163’和隨後形成的導電材料之間的黏附層。在一些實施例中，障壁材料165包括TaN、Ta、Ti、TiN、TiSiN、WN、CoW、或前述之組合。障壁材料165的製作技術可包括CVD製程、PVD製程、濺鍍製程、或另一種可應用的製程。

然後，根據一些實施例，如圖17所示，形成較低導體167a於瓶狀開口150’中的障壁材料165之上、形成石墨烯層167b於較低導體167a之上、並形成較高導體層167c於石墨烯層167b之上。在一些實施例中，由較低導體167a、石墨烯層167b、和較高導體層167c填充開口130’、140、和150’的剩餘部分。在形成較低導體167a之前，可以形成種子層（未顯示）於障壁材料165之上。

種子層可以是銅種子層且其製作技術可以包括CVD製程、PVD製程、濺鍍製程、電鍍製程、或另一種可應用的製程。在一些實施例中，較低導體167a和較高導體層167c包括低電阻率導電材料，例如銅（Cu）。在一些其他實施例中，導電材料167包括鎢（W）、鋁（Al）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）、前述之組合、或另一種可應用的導電材料。較低導體167a和較高導體層167c的製作技術可以包括CVD製程、PVD製程、濺鍍製程、電鍍製程、或另一種可應用的製程。

根據一些實施例，如18圖所示，在形成較高導體層167c之後，進行平坦化製程以形成複合矽穿孔169，且複合矽穿孔169包括襯層163’、障壁層165’、和複合導體168。在一些實施例中，複合導體168包括較低導體167a、較低導體上的石墨烯層167b’、和石墨烯層167b’中的較高導體167c’。平坦化製程可包括化學機械研磨（chemical mechanical polishing; CMP）製程，其移除第二罩幕層115之上的較高導體層167c、石墨烯層167b、和障壁材料165的多餘部分。相應的步驟在圖5所示的方法10中顯示為步驟S27。

接著，根據一些實施例，形成第二半導體晶粒180於第二罩幕層115之上，如圖1所示。相應的步驟在圖5所示的方法10中顯示為步驟S29。在一些實施例中，第二半導體晶粒180接合到圖18的結構，使得導電襯墊175a、175b、175c、175d、和175e面對複合矽穿孔169。在形成第二半導體晶粒180之後，獲得半導體元件結構100。

類似於第一半導體晶粒110，第二半導體晶粒180可以是積體電路（IC）晶片的一部分，所述積體電路晶片包括各種被動和主動微電子元件，且第二半導體晶粒180可包括配置以形成IC部件的各種材料層。在一些實施例中，複合矽穿孔169電性連接第一半導體晶粒110的導電襯墊105d和第二半導體晶粒180的導電襯墊175d。由於是在複合矽穿孔169之後形成第二半導體晶粒180，所以可以降低在形成複合矽穿孔169的製程期間損壞第二半導體晶粒180中的導電襯墊175a、175b、175c、175d、和175e的風險。

圖19至圖23例示本揭露一些實施例之形成半導體元件結構200的中間階段剖面圖。根據一些實施例，如圖19所示，在透過使用保護層161作為罩幕來蝕刻矽層111之後（亦即，在圖12的步驟之後），形成內襯材料263於保護層161之上。用以形成內襯材料263的一些材料和製程與用以形成圖14的內襯材料163的材料和製程相似或相同，在此不再重複其細節。

接著，根據一些實施例，如圖20所示，對內襯材料263進行非等向性蝕刻製程，以在所有位置垂直地移除等量的內襯材料263，在開口130’、140、和150’的側壁上留下襯層263’。對內襯材料263進行的非等向性蝕刻製程可以是乾蝕刻製程。根據一些實施例，在進行非等向性蝕刻製程之後，開口150’、140、和130’暴露出導電襯墊105d。

隨後，根據一些實施例，如圖21所示，形成障壁材料265於保護層161和襯層263’之上。用以形成障壁材料265的一些材料和製程與用以形成圖16的障壁材料165的材料和製程相似或相同，在此不再重複其細節。

然後，根據一些實施例，如圖22所示，形成較低導體層267a於瓶狀開口150’中的障壁材料265之上、形成石墨烯層267b於較低導體層267a之上、形成較高導體層267c於石墨烯層267b之上。在一些實施例中，由較低導體層267a、石墨烯層267b、和較高導體層267c填充開口130’、140、和150’的剩餘部分。在形成較低導體層267a之前，可以形成種子層（未顯示）於障壁材料265之上。用以形成較低導體層267a的一些材料和製程與用以形成圖17的較低導體167a的材料和製程相似或相同，在此不再重複其細節。

根據一些實施例，如圖23所示，在形成較高導體層267c之後，對較高導體層267c、障壁材料265、和保護層161進行平坦化製程，以形成複合矽穿孔269和剩餘部分的保護層161’。複合矽穿孔269包括襯層263’、障壁層265’、和複合導體268。在一些實施例中，複合導體268包括較低導體267a、較低導體267a上的石墨烯層267b’、和石墨烯層267b’中的較高導體267c’。平坦化製程可包括CMP製程，其移除第二罩幕層115之上的較高導體層267c、石墨烯層267b、障壁材料265、和保護層161的多餘部分。

接著，根據一些實施例，形成第二半導體晶粒180於第二罩幕層115之上，如圖3所示。在一些實施例中，第二半導體晶粒180接合到圖23的結構，使得導電襯墊175a、175b、175c、175d、和175e面向複合矽穿孔269。在一些實施例中，保護層161’與第二半導體晶粒180直接接觸。在形成第二半導體晶粒180之後，獲得半導體元件結構200。

在一些實施例中，複合矽穿孔269電性連接第一半導體晶粒110的導電襯墊105d和第二半導體晶粒180的導電襯墊175d。由於是在複合矽穿孔169之後形成第二半導體晶粒180，所以可以降低在形成複合矽穿孔269的製程期間損壞第二半導體晶粒180中的導電襯墊175a、175b、175c、175d、和175e的風險。

本揭露提供了半導體元件結構100和200的實施例。在一些實施例中，形成穿過矽層111、第一罩幕層113、和第二罩幕層115的矽穿孔169和269，以在垂直方向上電性連接第一半導體晶粒110和第二半導體晶粒180。矽穿孔169和269具有瓶狀輪廓。例如，複合矽穿孔169的底表面169B大於複合矽穿孔169的頂表面169T，且複合矽穿孔169的頂表面169T大於位於複合矽穿孔169的頂表面169T和底表面169B之間且平行於頂表面169T和底表面169B的一剖面（例如，剖面CS）。因此，複合矽穿孔169和269可用以電性連接具有不同的設計規則（例如，不同的圖案密度或不同的臨界尺寸）的第一半導體晶粒110和第二半導體晶粒180。其結果，可以增加功能密度（亦即，每晶片區域內連線元件的數量），從而提供像是增加生產效率、降低成本、和改善性能等好處。

本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括設置於一第一半導體晶粒之上的一矽層，和設置於該矽層之上的一第一罩幕層。該半導體元件結構也包括設置於該第一罩幕層之上的一第二半導體晶粒，和穿過該矽層和該第一罩幕層的一矽穿孔。該矽穿孔的一底表面大於該矽穿孔的一頂表面，且該矽穿孔的該頂表面大於該矽穿孔的該頂表面和該底表面之間的一剖面，該剖面平行於該矽穿孔的該頂表面和該底表面。

本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括設置於一第一半導體晶粒之上的一矽層，和設置於該矽層之上的一第一罩幕層。該半導體元件結構也包括設置於該第一罩幕層之上的一第二罩幕層，和設置於該第二罩幕層之上的一第二半導體晶粒。該半導體元件結構更包括穿過該矽層、該第一罩幕層、和該第二罩幕層以電性連接該第一半導體晶粒和該第二半導體晶粒的一矽穿孔。該矽穿孔具有被該第一罩幕層和該矽層的一較高部分圍繞的一瓶頸狀部分，且該矽穿孔和該第一半導體晶粒之間的一界面區域大於該矽穿孔和該第二半導體晶粒之間的一界面區域。

本揭露之又一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一矽層於一第一半導體晶粒之上，和形成一第一罩幕層於該矽層之上。該製備方法也包括形成穿過該第一罩幕層的一第一開口並形成穿過該矽層的一第二開口，和沈積一保護層於該第一罩幕層之上。該保護層延伸以覆蓋該第一罩幕層的一側壁和該矽層的一較高側壁。該製備方法更包括透過使用該保護層作為一罩幕來蝕刻該矽層以底切該矽層的一較高部分，從而形成一擴大的第二開口。此外，該製備方法包括以一矽穿孔填充該第一開口和該擴大的第二開口，和形成一第二半導體晶粒於該矽穿孔之上。

本揭露的實施例具有一些有利特徵。透過形成具有瓶狀輪廓的矽穿孔，矽穿孔可用以在垂直方向電性連接具有不同設計規則的兩個半導體晶粒（或半導體晶圓）。其結果，可以增加生產效率、降低成本、並改善性能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程前述之組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

10:方法 100:半導體元件結構 101:半導體基板 103:介電層 105:導電襯墊 105a:導電襯墊 105b:導電襯墊 105c:導電襯墊 105d:導電襯墊 110:第一半導體晶粒 111:矽層 111L:較低部分 111U:較高部分 113:第一罩幕層 115:第二罩幕層 117:圖案化罩幕 120:開口 130:開口 130’:開口 140:開口 150:開口 150’:開口 161:保護層 161’:保護層 163:內襯材料 163’:襯層 165:障壁材料 165’:障壁層 167:導電材料 167a: 較低導體 167b:石墨烯層 167b’:石墨烯層 167c:較高導體層 167c’:較高導體 168:複合導體 169:複合矽穿孔 169a:頂部 169b:瓶頸狀部分 169c:底部 169B:底表面 169T:頂表面 171:半導體基板 173:介電層 175:導電襯墊 175a:導電襯墊 175b:導電襯墊 175c:導電襯墊 175d:導電襯墊 175e:導電襯墊 177:圖案化罩幕 180:第二半導體晶粒 200:半導體元件結構 263:內襯材料 263’:襯層 265:障壁材料 265’:障壁層 267a: 較低導體 267b:石墨烯層 267b’:石墨烯層 267c:較高導體層 267c’:較高導體 268:複合導體 269:複合矽穿孔 269a:頂部 269b:瓶頸狀部分 269c:底部 269B:底表面 269T:頂表面 C:頂角 CS:剖面 D1:橫向距離 D2:橫向距離 I-I’:虛線 II-II’:虛線 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S29:步驟 SW1:側壁 SW2:側壁 USW:較高側壁 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 W6:寬度 θ:夾角

本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1例示本揭露一些實施例之半導體元件結構的剖面圖。 圖2例示本揭露一些實施例之圖1的局部放大圖。 圖3例示本揭露一些實施例之經修改之半導體元件結構的剖面圖。 圖4例示本揭露一些實施例之圖3的局部放大圖。 圖5例示本揭露一些實施例之半導體元件結構的製備方法流程圖。 圖6例示本揭露一些實施例之在形成半導體元件結構期間形成矽層於第一半導體晶粒之上的中間階段剖面圖。 圖7例示本揭露一些實施例之在形成半導體元件結構期間依序形成第一罩幕層和第二罩幕層於矽層之上的中間階段剖面圖。 圖8例示本揭露一些實施例之在形成半導體元件結構期間形成開口於第二罩幕層中的中間階段剖面圖。 圖9例示本揭露一些實施例之在形成半導體元件結構期間形成開口於第一罩幕層中的中間階段剖面圖。 圖10例示本揭露一些實施例之在形成半導體元件結構期間形成開口於矽層中的中間階段剖面圖。 圖11例示本揭露一些實施例之在形成半導體元件結構期間沈積保護層的中間階段剖面圖。 圖12例示本揭露一些實施例之在形成半導體元件結構期間使用保護層作為罩幕來蝕刻矽層的中間階段剖面圖。 圖13例示本揭露一些實施例之在形成半導體元件結構期間移除保護層的中間階段剖面圖。 圖14例示本揭露一些實施例之在形成半導體元件結構期間形成內襯材料（lining material）於第一罩幕層的開口中的中間階段剖面圖。 圖15例示本揭露一些實施例之在形成半導體元件結構期間蝕刻內襯材料以形成襯層的中間階段剖面圖。 圖16例示本揭露一些實施例之在形成半導體元件結構期間形成障壁材料於襯層之上的中間階段剖面圖。 圖17例示本揭露一些實施例之在形成半導體元件結構期間形成導電材料於障壁材料之上的中間階段剖面圖。 圖18例示本揭露一些實施例之在形成半導體元件結構期間平坦化導電材料和障壁材料以形成矽穿孔的中間階段剖面圖。 圖19例示本揭露一些實施例之在形成半導體元件結構期間形成內襯材料於保護層之上的中間階段剖面圖。 圖20例示本揭露一些實施例之在形成經修過之半導體元件結構期間蝕刻內襯材料以形成襯層的中間階段剖面圖。 圖21例示本揭露一些實施例之在形成經修過之半導體元件結構期間形成障壁材料於襯層之上的中間階段剖面圖。 圖22例示本揭露一些實施例之在形成經修過之半導體元件結構期間形成導電材料於障壁材料之上的中間階段剖面圖。 圖23例示本揭露一些實施例之在形成經修過之半導體元件結構期間平坦化導電材料和障壁材料以形成矽穿孔的中間階段剖面圖。

100:半導體元件結構

101:半導體基板

103:介電層

105:導電襯墊

105a:導電襯墊

105b:導電襯墊

105c:導電襯墊

105d:導電襯墊

110:第一半導體晶粒

111:矽層

113:第一罩幕層

115:第二罩幕層

163’:襯層

165’:障壁層

167a:較低導體

167b’:石墨烯層

167c’:較高導體

168:複合導體

169:複合矽穿孔

171:半導體基板

173:介電層

175a:導電襯墊

175b:導電襯墊

175c:導電襯墊

175d:導電襯墊

175e:導電襯墊

180:第二半導體晶粒

D1:橫向距離

D2:橫向距離

SW1:側壁

SW2:側壁

USW:較高側壁

W1:寬度

W2:寬度

Claims (20)

1. 一種半導體元件結構，包括：一矽層，設置於一第一半導體晶粒之上；一第一罩幕層，設置於該矽層之上；一第二半導體晶粒，設置於該第一罩幕層之上；以及一矽穿孔，穿過該矽層和該第一罩幕層；其中該矽穿孔包括一較低導體、設置於該較低導體上的一石墨烯層、和設置於該石墨烯層上且設置於該石墨烯層內側的一較高導體；其中該矽穿孔的一底表面大於該矽穿孔的一頂表面，且該矽穿孔的該頂表面大於位於該矽穿孔的該頂表面和該底表面之間且平行於該頂表面和該底表面的一剖面，且該矽穿孔的該底表面大於位於該矽穿孔的該頂表面和該底表面之間且平行於該頂表面和該底表面的該剖面；其中該矽穿孔直接接觸該第一半導體晶粒中的一第一導電襯墊；且其中該矽穿孔的該較高導體與該第二半導體晶粒中的一第二導電襯墊直接接觸，該矽穿孔的該較低導體不與該第一半導體晶粒中的該第一導電襯墊直接接觸。
2. 如請求項1所述之半導體元件結構，其中該石墨烯層經組態以分隔該較低導體與較高導體；其中該石墨烯層與該第二半導體晶粒中的該第二導電襯墊直接接觸。
3. 如請求項2所述之半導體元件結構，更包括：一第三導電襯墊，設置於該第一半導體晶粒中且鄰接該第一導電襯墊；以及一第四導電襯墊，設置於該第二半導體晶粒中且鄰接該第二導電襯墊，其中該第一半導體晶粒中的該第三導電襯墊和該第一導電襯墊之間的一橫向距離大於該第二半導體晶粒中的該第四導電襯墊和該第二導電襯墊之間的一橫向距離。
4. 如請求項1所述之半導體元件結構，更包括：一第二罩幕層，設置於該第一罩幕層和該第二半導體晶粒之間，其中該矽穿孔穿過該第二罩幕層，其中形成該第二罩幕層的一材料比起形成該第一罩幕層的一材料具有高蝕刻選擇性。
5. 如請求項4所述之半導體元件結構，其中該第二罩幕層的一側壁相對於該第一罩幕層的一側壁傾斜，其中該第二罩幕層的該側壁與該第二罩幕層的一底表面之間具有介於約46度至約60度的一夾角。
6. 如請求項5所述之半導體元件結構，更包括：一保護層，覆蓋該第二罩幕層的該側壁、該第一罩幕層的該側壁、和該矽層的一較高側壁，其中該矽層的該較高側壁與該第一罩幕層的該側壁實質上對齊。
7. 如請求項1所述之半導體元件結構，其中該矽穿孔包括：一導電層；一障壁層，覆蓋該導電層的複數個側壁和一底表面，其中該障壁層與該第一半導體晶粒之該第一導電襯墊直接接觸，且該導電層之該底表面與該第一半導體晶粒之該第一導電襯墊係經由該障壁層而彼此間隔；以及一襯層，覆蓋該障壁層的複數個側壁。
8. 一種半導體元件結構，包括：一矽層，設置於一第一半導體晶粒之上；一第一罩幕層，設置於該矽層之上；一第二罩幕層，設置於該第一罩幕層之上，其中形成該第二罩幕層的一材料比起形成該第一罩幕層的一材料具有高蝕刻選擇性；一第二半導體晶粒，設置於該第二罩幕層之上；以及一矽穿孔，穿過該矽層、該第一罩幕層、和該第二罩幕層以電性連接該第一半導體晶粒和該第二半導體晶粒；其中該矽穿孔包括一較低導體、設置於該較低導體上的一石墨烯層、和設置於該石墨烯層中且設置於該石墨烯層上的一較高導體；其中該矽穿孔具有被該第一罩幕層和該矽層的一較高部分圍繞的一瓶頸狀部分，且該矽穿孔和該第一半導體晶粒之間的一界面區域大於該矽穿孔和該第二半導體晶粒之間的一界面區域；其中該矽穿孔具有被該第二罩幕層圍繞的一漸縮部分，該漸縮部分係自該第二半導體晶粒朝向該第一罩幕層漸縮； 其中該矽穿孔之該瓶頸狀部分具有大致平行該矽穿孔和該第一半導體晶粒之間的該界面區域及/或該矽穿孔和該第二半導體晶粒之間的該界面區域之一剖面區域；且該矽穿孔和該第一半導體晶粒之間的該界面區域大於該瓶頸狀部分之該剖面區域，且該矽穿孔和該第二半導體晶粒之間的該界面區域大於該瓶頸狀部分之該剖面區域。
9. 如請求項8所述之半導體元件結構，其中該第一半導體晶粒具有一第一臨界尺寸，且該第二半導體晶粒具有一第二臨界尺寸，且該第一臨界尺寸大於該第二臨界尺寸。
10. 如請求項8所述之半導體元件結構，其中該矽穿孔更包括：一頂部，其包括該較高導體及該石墨烯層且被該第二罩幕層圍繞；以及一底部，其包括設置於該較高導體及該石墨烯層下方之該較低導體且被該矽層的一較低部分圍繞，其中該矽穿孔的該瓶頸狀部分夾在該矽穿孔的該頂部和該底部之間，且該矽穿孔的該頂部具有一錐形輪廓且該矽穿孔之該底部之一寬度係大於該矽穿孔之該頂部之一寬度。
11. 如請求項10所述之半導體元件結構，其中該矽穿孔的該底部具有圓形且凸出的頂角。
12. 如請求項10所述之半導體元件結構，其中該矽穿孔的該瓶頸狀部分 和該頂部透過一保護層與該第一罩幕層、該第二罩幕層、和該矽層的該較高部分分隔。
13. 如請求項12所述之半導體元件結構，其中該矽穿孔的該底部與該矽層的該較低部分直接接觸。
14. 如請求項12所述之半導體元件結構，其中該保護層之分隔該第二罩幕層與該矽穿孔之該頂部之一部分具有一漸縮的錐形輪廓。
15. 一種半導體元件結構的製備方法，包括：形成一矽層於一第一半導體晶粒之上；形成一第一罩幕層於該矽層之上；形成一第二罩幕層於該第一罩幕層之上；形成穿過該第二罩幕層的一第一開口，及穿過該第一罩幕層的一第二開口，並形成穿過該矽層的一第三開口，其中該第三開口暴露出該第一半導體晶粒之一導電襯墊；其中該第一開口具有一錐形輪廓，其朝向該第二開口漸縮；沈積一保護層於該第一罩幕層之上，其中該保護層延伸以覆蓋該第一罩幕層的一側壁和該矽層的一較高側壁但未覆蓋該矽層的一較低側壁；透過使用該保護層作為一罩幕來蝕刻該矽層以形成一瓶狀開口底切該矽層的一較高部分，從而形成一擴大的第三開口；形成一複合矽穿孔於該瓶狀開口中，其中該複合矽穿孔包括一較 低導體、位於該較低導體上的一石墨烯層、和位於該石墨烯層上且位於該石墨烯層中的一較高導體；以及形成一第二半導體晶粒於該矽穿孔之上。
16. 如請求項15所述之半導體元件結構的製備方法，其中形成該第二罩幕層的一材料比起形成該第一罩幕層的一材料具有高蝕刻選擇性。
17. 如請求項15所述之半導體元件結構的製備方法，更包括：在形成該複合矽穿孔之前，在該第一開口的一側壁、該第二開口的一側壁與該第三開口的一側壁形成一襯層，其中該襯層並未覆蓋在該第一半導體晶粒之該導電襯墊，如此該第一半導體晶粒之該導電襯墊仍被該第三開口所暴露。
18. 如請求項17所述之半導體元件結構的製備方法，更包括：形成一障壁材料於該襯層與該第一半導體晶粒之該導電襯墊上。
19. 如請求項15所述之半導體元件結構的製備方法，更包括：在形成該矽穿孔之前移除該保護層。
20. 如請求項15所述之半導體元件結構的製備方法，其中其中該保護層的製作技術包括一非共形沈積製程。