TWI834979B - 半導體裝置之製造方法、半導體基板及電子機器 - Google Patents

半導體裝置之製造方法、半導體基板及電子機器 Download PDF

Info

Publication number
TWI834979B
TWI834979B TW110122802A TW110122802A TWI834979B TW I834979 B TWI834979 B TW I834979B TW 110122802 A TW110122802 A TW 110122802A TW 110122802 A TW110122802 A TW 110122802A TW I834979 B TWI834979 B TW I834979B
Authority
TW
Taiwan
Prior art keywords
semiconductor
mentioned
mask
manufacturing
substrate
Prior art date
Application number
TW110122802A
Other languages
English (en)
Other versions
TW202205381A (zh
Inventor
正木克明
Original Assignee
日商京瓷股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商京瓷股份有限公司 filed Critical 日商京瓷股份有限公司
Publication of TW202205381A publication Critical patent/TW202205381A/zh
Application granted granted Critical
Publication of TWI834979B publication Critical patent/TWI834979B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明係一種半導體裝置之製造方法，其包括:準備模板基板(TK)之步驟，該模板基板(TK)包含基底基板(2)、以及包含開口部(K)及遮罩部(3a)之遮罩(3)；自開口部上遍及遮罩部之第1區域(A1)上形成第1半導體部(S1)之步驟；以及形成第2半導體部(S2)及第3半導體部(S3)之步驟，該第2半導體部(S2)位於第1半導體部之上方且含有鎵及鋁，該第3半導體部(S3)位於遮罩部之未形成有第1半導體部之第2區域(A2)上且含有鋁。

Description

半導體裝置之製造方法、半導體基板及電子機器
本發明係關於一種半導體裝置。
關於在基底基板形成半導體層後，使半導體層與不同於基底基板之其他支持基板接合，並使支持基板與半導體層分離之方法，業界正在使用各種半導體材料進行研究(例如參照下述專利文獻1)，對於半導體裝置要求進一步之特性提昇。
[先前技術文獻] [專利文獻]
[專利文獻1]國際公開第2005/022620號
本發明之半導體裝置之製造方法包括：準備模板基板之步驟，該模板基板包含基底基板、以及包含開口部及遮罩部之遮罩；自上述開口部上遍及上述遮罩部之第1區域上形成第1半導體部之步驟；以及形成半導體部之步驟，該半導體部位於上述遮罩部之未形成有上述第1半導體部之第2區域之上方，且含有鎵之同族元素。
[實施方式1] 以下，參照圖式對本發明之實施方式1進行說明。
圖1係用以對本發明之實施方式之半導體磊晶基板10之製造方法進行說明之剖視圖。本實施方式之半導體磊晶基板10之製造方法包括：遮罩形成步驟、第1半導體層形成步驟、及第2半導體層形成步驟。於遮罩形成步驟中，基板2具有包含半導體結晶之生長起點之例如作為平坦之第1面之生長面1，在該基板2之該生長面1之第1部分區域即部分區域1a上形成抑制半導體結晶之生長之沈積抑制遮罩3，將生長面1之未被沈積抑制遮罩3覆蓋之面設為作為第2部分區域之結晶生長區域1b，從而形成遮罩形成體。於第1半導體層形成步驟中，藉由氣相生長使半導體結晶自結晶生長區域1b以至沈積抑制遮罩3上進行生長，形成第1半導體層4。於第2半導體層形成步驟中，藉由氣相生長使半導體結晶在第1半導體層4上進行生長，形成至少與第1半導體層4相接之部分含有鋁之第2半導體層5。
沈積抑制遮罩3例如形成為包含氧化矽。基板2例如形成為包含氮化鎵(GaN)單晶。
本實施方式進而包括：遮罩去除步驟，其在第2半導體層形成步驟之後，去除沈積抑制遮罩3；及支持基板接合步驟，其在遮罩去除步驟之後，使第2半導體層5與支持基板接合。
第2半導體層5形成為至少在與第1半導體層4相接之部分含有包含鋁Al之氮化物半導體AlGaN。
於第2半導體層形成步驟中，在沈積抑制遮罩3上之未形成有第1半導體層4之部位最先形成含有鋁之氮化物半導體之非單晶膜。
(遮罩形成步驟) 於實施方式之遮罩形成步驟中，首先準備基板2作為基底基板。基板2為偏離基板，基板2之生長面1之法線例如可較a軸＜11-20＞方向傾斜0.3°。其中，基板2可使用相對於a軸之偏離角為0.1°至1°之基板。
關於此種基板2，例如可使用以基板2之生長面1成為特定面方向之方式自GaN單晶錠切割出之GaN基板。基板2可為氮化物半導體基板。又，基板2亦可為氮化物半導體中摻雜有雜質之n型基板或p型基板。
此處所述之「氮化物半導體」例如由AlX GaY InZ N(0≦X≦1；0≦Y≦1；0≦Z≦1；X＋Y＋Z＝1)構成，作為具體例，可例舉：GaN系半導體、AlN(氮化鋁)、InAlN(氮化銦鋁)、InN(氮化銦)。所謂GaN系半導體係指含有鎵原子(Ga)及氮原子(N)之半導體，作為典型例，可例舉：GaN、AlGaN、AlGaInN、InGaN。基板2可使用例如藍寶石、Si或SiC。
繼而，於基板2之生長面1上形成包含沈積抑制遮罩3之遮罩層。首先，於基板2之生長面1上，藉由PCVD(Plasma Chemical Vapor Deposition，電漿化學氣相沈積)法等使成為遮罩層之材料之氧化矽(例如SiO2 等)積層100 nm左右。繼而，藉由基於光微影法及緩衝氫氟酸(Buffered Hydrofluoric Acid；BHF)之濕式蝕刻使SiO2 層圖案化，形成具有沈積抑制遮罩3之遮罩形成體。
沈積抑制遮罩3係使複數根帶狀部3a以特定之間距平行排列而成之條狀。相鄰之帶狀部3a之間之開口部之寬度例如為2 μm至20 μm左右。帶狀部3a之寬度例如為50 μm至200 μm左右。
作為用以形成沈積抑制遮罩3之遮罩材料，除作為氧化矽之一例之SiO2 以外，只要為不會因氣相生長而由遮罩材料生長出半導體層之材料即可。遮罩材料例如亦可使用：可圖案化之氮化矽(SiNX )或TiN等氮化物；ZrOX 、TiOX 或AlOX 等氧化物；或者W或Cr等過渡金屬。尤其是SiO2 容易利用BHF等進行去除，因此要想使下述沈積抑制遮罩3之去除步驟變得容易，適宜使用SiO2 作為遮罩材料。其中，沈積抑制遮罩3可形成為包含選自氧化矽及氮化矽中之一種以上。又，沈積抑制遮罩3之積層方法可適當地使用蒸鍍法、濺鍍、或塗佈硬化等適合遮罩材料之方法。
(第1半導體層形成步驟) 繼而，以自帶狀部3a間之開口部露出之生長面1之結晶生長區域1b為起點，使作為半導體結晶之結晶生長層之第1半導體層4進行氣相生長。本發明之第1半導體層4為氮化物半導體層。
作為結晶生長方法，可使用：使用有機金屬作為III族原料之有機金屬氣相生長法(Metalorganic Vapor Phase Epitaxy；MOVPE)；或者使用氯化物之氫化物氣相生長法(Hydride Vapor Phase Epitaxy；HVPE)；等。
當已生長之結晶超出沈積抑制遮罩3之開口部時，結晶會沿著沈積抑制遮罩3之上表面在橫向上亦進行生長。結晶生長會在自結晶生長區域1b起生長之第1半導體層4與相鄰之第1半導體層4相互重疊之前結束。
藉此獲得藉由ELO(Epitaxial Lateral Overgrowth，磊晶橫向成長)法使氮化物半導體生長而成之第1半導體層4。第1半導體層4具有第1面4a、及位於第1面4a之相反側之第2面4b。第1半導體層4之寬度例如為50 μm至200 μm左右，高度為10 μm至50 μm左右。
(第2半導體層形成步驟) 使第1半導體層4生長後，於第1半導體層4之第1面4a上形成至少與第1半導體層4相接之部分含有鋁之第2半導體層5。於形成含有鋁之層時，在沈積抑制遮罩3上之未形成有第1半導體層4之部位同時形成含有鋁之非單晶膜5'。關於第2半導體層5之層構造及各層之組成，可根據發光二極體(Light Emitting Diode；LED)、半導體雷射(Laser Diode；LD)或光電二極體(Photodiode；PD)等任意裝置構造進行適當設計。第2半導體層5之厚度例如為1 μm至5 μm左右。
於形成第2半導體層5後，將基板2、沈積抑制遮罩3、第1半導體層4及第2半導體層5在BHF中浸漬10分鐘左右而去除沈積抑制遮罩3。藉此，於基板2上形成了第1半導體層4之表面被第2半導體層5覆蓋之半導體元件部6。關於半導體元件部6與基板2，半導體元件部6係經由在沈積抑制遮罩3開口部生長起來之第1半導體層4之一部分、即例如柱狀之連接部7而與基板2連接在一起。
於上述第2半導體層形成步驟中，在使AlGaN作為組成第2半導體層5之第2半導體進行生長時，會於SiO2 之沈積抑制遮罩3上形成碎片膜。於本實施方式中，碎片膜係指形成於沈積抑制遮罩3上之例如俯視時之最大長度為數百nm左右之氮化物半導體多晶之膜。此種碎片膜之Al之反應性較高，不易遷移，因此會附著於沈積抑制遮罩3之表面。以此為核心而形成圖2之電子顯微鏡照片中所示之AlGaN碎片膜。AlGaN碎片膜不會作為沈積抑制遮罩而發揮功能，因此之後之第2半導體層形成步驟中之層亦會形成於碎片膜上。
圖3係表示本實施方式之半導體元件之厚度方向之主成分元素之組成分佈之設計值之一例的圖。圖4A係形成有碎片膜之半導體表面之電子顯微鏡圖像，圖4B係表示無碎片膜之半導體表面之電子顯微鏡圖像。
於僅在未被沈積抑制遮罩3覆蓋之區域上進行結晶生長之情形時，會產生所謂之邊緣生長，即在被絕緣膜覆蓋之部分與未被絕緣膜覆蓋之部分之交界附近生長層厚度變厚之現象。
圖5係表示將含有鋁之半導體結晶用於第2半導體5之與第1半導體層4相接之部分時、以及將不含鋁之半導體結晶用於第2半導體5之與第1半導體層4相接之部分時之半導體層之邊緣生長高度之圖。圖6A係表示無碎片膜時之半導體層之剖面之電子顯微鏡圖像之圖。圖6B係表示有碎片膜時之半導體層之剖面之電子顯微鏡圖像之圖。
於未將含有鋁之半導體結晶用於第2半導體層5之與第1半導體層4相接之部分時，如圖6A所示，半導體層之上表面之兩端之結晶生長進度比中央快，可見邊緣生長。相對於此，於將含有鋁之半導體結晶用於第2半導體層5時，如圖6B所示，半導體層之上表面大致呈平坦狀，沈積抑制遮罩3上之III屬原料之遷移效果因碎片膜而減少，從而邊緣生長得到抑制。
以下，確認到由碎片膜帶來之遮罩雜質之摻入抑制效果並對此進行闡述。藉由二次離子質譜法(Secondary Ion Mass Spectrometry；SIMS)，將構成半導體積層物之各層之Si濃度與厚度之關係彙總於表1中。於表1中，為簡便起見，數值之一部分以基數為10之浮點數((尾數部分)×(基數)(指數部分))進行表示。例如，表1中之「2E18」表示「2×1018 」。
[表1]
名稱 無碎片膜LED 有碎片膜LED 平坦LED
層構造 p-GaN p-AlGaN InGaN MQW n-GaN ELO GaN p-GaN p-AlGaN InGaN MQW n-AlGaN ELO GaN p-GaN p-AlGaN InGaN MQW n-AlGaN GaN模板基板
p-AlGaN層之厚度 81 nm 41 nm 32 nm
p-AlGaN層之Si濃度 2E18/cm3 未達6E16/cm3 未達8E17/cm3
於表1中，作為層構造不同之各LED之一例而示出p-AlGaN層之厚度與Si雜質濃度。此處，表1中之平坦LED係指未使用沈積抑制遮罩而在半導體基板整面使LED構造生長而成之磊晶基板。又，MQW係指多重量子井(Multi Quantum Well)。
例如，將「無碎片膜LED」與「有碎片膜LED」之p-AlGaN層進行比較，「有碎片膜LED」之Si濃度低於「無碎片膜LED」之Si濃度。認為其原因在於，Si自動摻雜因存在碎片膜而得到抑制。厚度方面，「有碎片膜LED」比「無碎片膜LED」薄，與平坦LED之p-AlGaN層之厚度相近。認為其原因在於，因碎片膜而抑制了沈積抑制遮罩3上之原料被供給至第2半導體層5。以下內容亦可印證以上觀點：相較於「無碎片膜LED」，「有碎片膜LED」之p-AlGaN層更接近「平坦LED」之p-AlGaN層之厚度及Si濃度。
如上所述，根據本實施方式，於成為半導體裝置層之基底之基板2之生長面1上使第1半導體層4生長後，使第2半導體層5生長，且以第2半導體層5覆蓋沈積抑制遮罩3。藉此，可均勻地形成成為裝置層之結晶生長層，可減少沈積抑制遮罩之分解產物混入至第2半導體層5中。
於本實施方式中，在藉由磊晶氣相生長(ELO)進行GaN生長之情形時，鑒於SiO2 遮罩可用作沈積抑制遮罩，而使用SiO2 藉由ELO進行生長層彼此不會締合之GaN生長。根據本實施方式，此時不會產生以下問題：SiO2 分解，作為n型摻雜劑之Si被摻雜至藉由ELO而結晶生長之GaN中，而p層難以生長。又，根據本實施方式，亦不會產生以下問題：於形成裝置層時，因ELO生長層之角部之生長速率高於中央部之生長速率之邊緣生長而難以形成均勻之層。進而，根據本實施方式，亦不會產生以下問題：於平坦GaN層上及作為後續生長層之GaN元件層上，在相同之生長條件下生長速率發生變化，而難以應用與平坦GaN上相同之磊晶氣相生長條件。
此處，沈積抑制遮罩除使用作為氧化矽之一例之SiO2 以外，亦可使用不會因氣相生長而由遮罩材料生長出半導體層之材料。作為沈積抑制遮罩，例如亦可使用可圖案化之氮化矽(SiNX )或TiN等氮化物；ZrOX 、TiOX 或AlOX 等氧化物；或者W或Cr等過渡金屬；藉由其等亦可起到相同之效果。 本發明之半導體磊晶基板可藉由以下方式而製造：於成為裝置層之基底之基板2之生長面上使第1半導體層4生長後，使第2半導體層5生長，並以第2半導體層5覆蓋沈積抑制遮罩3。藉此，可均勻地形成成為裝置層之半導體結晶層，可提供品質優異之半導體磊晶基板10。 [實施方式2]
圖7係表示實施方式2之半導體裝置之製造方法之俯視圖。圖8係表示實施方式2之半導體裝置之製造方法之流程圖。圖9係表示圖8之半導體裝置之製造方法之模式性剖視圖。圖7～圖9所示之製造方法包括：準備模板基板TL之步驟，該模板基板TL包含基底基板2、以及包含開口部K及遮罩部3a之遮罩3；使用ELO法自開口部K上遍及遮罩部3a之第1區域A1上形成第1半導體部S1之步驟；形成第2半導體部S2及第3半導體部S3之步驟，該第2半導體部S2位於第1半導體部S1之上方且含有鎵(Ga)及鎵之同族元素(第13族元素)，該第3半導體部S3位於遮罩部3a之未形成有第1半導體部S1之第2區域A2之上方且包含上述鎵之同族元素。第1及第2區域A1、A2相鄰，遮罩部3a可包含矽氧化物及矽氮化物中之至少一者。第3半導體部S3亦可稱為位於第2區域A2之上方之半導體部。第3半導體部S3可為碎片膜。此處，將自基底基板2往向第1半導體部S1之方向設為「上方向」(有時會與鉛直方向之朝上相反)。
於ELO法中，為了使包含氮化物半導體(例如GaN系半導體)之第1半導體部S1自遮罩3之開口部K在橫向(X方向)上進行成長，可於作為選擇生長遮罩之遮罩部3a上形成低缺陷部SD。相較於開口部K上之差排繼承部HD(繼承來自基底基板之差排之部分)，低缺陷部SD之貫穿差排密度較小，例如為5×106 /cm2 以下(差排繼承部HD之貫穿差排密度之1/5以下)。形成於低缺陷部SD之上方之半導體結晶會繼承低缺陷性，而結晶性優異。 於圖7、圖9等中，將第1半導體部S1之＜11-20＞方向設為X方向(a軸方向)，＜1-100＞方向設為Y方向(m軸方向)，＜0001＞方向設為Z方向(c軸方向)。於圖7～圖9之製造方法中，於同一遮罩部3a上反向地進行橫向生長之半導體結晶(第1半導體部)彼此會在遮罩部3a上進行締合前停止生長，其等之間隙(gap)與第2區域A2對應。
藉由在模板基板TL上形成第1～第3半導體部S1～S3，可獲得作為半導體裝置之半導體基板10。半導體基板10包含：模板基板TL，其包含基底基板2、以及包含開口部K及遮罩部3a之遮罩3；第1半導體部S1，其位於開口部K上至遮罩部3a之第1區域A1上；第2半導體部S2，其位於第1半導體部S1之上方，且含有鎵及鎵之同族元素；第3半導體部S3，其位於遮罩部3a之未形成有第1半導體部S1之第2區域A2之上方，且含有上述鎵之同族元素。第1及第3半導體部S1、S3在俯視(自Z方向進行視認)下相鄰。第2半導體部S2、及第3半導體部(位於第2區域A2之上方之半導體部)S3可藉由相同之程序而形成，亦可藉由不同之程序而形成。
第2及第3半導體部S2、S3分別包含氮化物半導體，第2及第3半導體部S2、S3中所含之鎵之同族元素可為鋁。例如，第2及第3半導體部S2、S3可含有氮化鋁鎵(AlGaN)。於該情形時，第3半導體部S3(AlGaN層)作為遮罩部3a(包含Si)之蓋而發揮功能，因此可抑制對於形成於第2半導體部S2之上方的半導體結晶之非意願之Si摻雜(自遮罩部3a之原料轉移)。
第3半導體部S3中所含之氮化鋁鎵之組成可與第2半導體部S2中所含之氮化鋁鎵不同。第3半導體部S3之厚度可小於第2半導體部S2之厚度。第2及第3半導體部S2、S3可於同一步驟中形成，其原因在於：在作為選擇生長遮罩之遮罩部3a(非結晶)上形成之第3半導體部S3(AlGaN層)、與在例如作為GaN系半導體結晶之第1半導體部S1上形成之第2半導體部S2(AlGaN層)之結晶生長狀態不同。
第3半導體部S3可與遮罩部3a相接。第2半導體部S2可與第1半導體部S1之上表面相接。亦可於第1半導體部S1上經由緩衝性之氮化物半導體部(例如GaN層)而形成第2半導體部S2。
於形成第2及3半導體部S2、S3之步驟中，可形成沿著第1半導體部S1之側面之第4半導體部S4(例如AlGaN層)。於遮罩部3a含有矽之情形時，第1～第4半導體部S1～S4可分別含有矽。第2半導體部S2中所含之GaN系半導體(例如AlGaN層)之帶隙可大於第1半導體部S1中所含之GaN系半導體(例如GaN層)之帶隙。
第2及第3半導體部S2、S3中所含之鎵之同族元素可為銦，故第2及第3半導體部S2、S3可包含氮化銦鎵(InGaN)。第2及第3半導體部S2、S3亦可包含氮化鋁銦鎵(AlInGaN)。鎵之同族元素亦可為硼(B)。
可於形成第2及第3半導體部S2、S3後，於第2半導體部S2之上方形成第5半導體部S5。亦可於第2半導體部S2之上方形成活性部(活化層)SA後，繼而於活性部SA之上方形成第5半導體部S5。活性部SA及第5半導體部S5可包含GaN系半導體。可於第3半導體部S3之上方形成第6半導體部S6(例如GaN系半導體層)。
活性部SA可具有多重量子井(MQW)。活性部SA可包含在俯視下與低缺陷部SD重疊之發光部。第5半導體部S5可為p型，例如可製成摻Mg之p-GaN層。第1半導體部S1及第5半導體部S5可包含同一GaN系半導體，例如，藉由ELO法所形成之第1半導體部S1可為摻Si之n-GaN層。第2～第4半導體部S2～S4可為n型，例如可製成摻Si之n-AlGaN層。
遮罩部3a以及第1及第5半導體部S1、S5含有矽，第5半導體部S5之矽濃度可為第1半導體部S1之矽濃度之1/5以下。第3半導體部S3(例如AlGaN層)作為遮罩部3a(包含Si)之蓋而發揮功能，從而可於形成p型之第5半導體部S5時抑制Si(n型摻雜劑)之自動摻雜(自遮罩部3a之原料轉移)。
第5半導體部S5並不限定於p型，亦可為未摻雜型(i型)。藉由第3半導體部S3，可於形成第5半導體部S5時抑制Si之自動摻雜。
如圖6B所示，第5半導體部S5可為具有上表面、側面、以及與上表面及側面鄰接且相對於上表面及側面傾斜之斜面之形狀。於形成第5半導體部5S時，於第3半導體部S3之上方亦進行第6半導體部S6之結晶生長(參照圖9)，原料被消耗，因此第5半導體部5S之邊緣之異常生長(邊緣生長)得以減少。
可於形成第5半導體部S5後，進行形成電極EC等之步驟。可於形成電極EC等後進行：將包含第1及第2半導體部S1、S2、第5半導體部S5、以及電極EC之積層體LB分割成複數個而製成複數個半導體晶片(半導體裝置)20之步驟；及去除遮罩部3a之步驟。
於分割積層體LB之步驟(例如幹式蝕刻步驟)中，可去除遮罩部3a上之第3半導體部S3，亦可於去除第3半導體部S3後再去除(例如濕式蝕刻)遮罩部3a。可於去除遮罩部3a後，進行使第1半導體部S1與模板基板TL分離之步驟。例如可在將複數個半導體晶片20保持於支持基板SK之狀態下，使第1半導體部S1中之與模板基板TL之連接部7斷裂。此時，連接部7可附於第1半導體部S1側，亦可如圖9般附於模板基板TL側，亦可附於兩側。藉此，可獲得複數個半導體晶片20。
半導體晶片(半導體裝置)20例如為LED(發光二極體)晶片、雷射晶片、電晶體晶片等(將於下文敍述)。
圖10係表示實施方式2之半導體裝置之另一製造方法之流程圖。圖11係表示圖10之半導體裝置之製造方法之模式性剖視圖。於圖10及圖11中，在將形成了第5半導體部S5及電極EC等後之積層體LB加以分割之步驟中，將模板基板TL與第1半導體部S1之連接部7(與差排繼承部HD一併)加以去除。可於去除連接部7之步驟中去除第3半導體部S3。如此，可在遮罩部3a仍保留於模板基板TL上之狀態下獲得複數個半導體晶片(半導體裝置)20。
圖12係表示實施方式2中之基底基板之構成之剖視圖。基底基板2可包含作為塊狀結晶基板之主基板21(例如GaN基板、六方晶系SiC基板、AlN基板等)。於該情形時，自遮罩3之開口部K露出之主基板21之上表面成為第1半導體部S1之生長起點。
基底基板2亦可為如下構成，該構成包含晶格常數與GaN系半導體不同之主基板21(塊狀結晶之異質基板)及晶種部23。作為異質基板之主基板21例如為Si基板、SiC基板、AlN基板、藍寶石基板等。於該情形時，可使用Si基板作為主基板21，且使用AlN或SiC作為晶種部23；或者可使用SiC基板作為主基板21，且使用GaN系半導體(例如GaN)作為晶種部23。於基底基板2包含晶種部23之情形時，自遮罩3之開口部K露出之晶種部23之上表面成為第1半導體部S1之生長起點(參照圖7)。
又，基底基板2亦可為如下構成，該構成包含作為塊狀結晶之異質基板之主基板21、緩衝部22、及晶種部23。若Si基板與GaN系半導體直接接觸，則有相互熔融之虞，但藉由設置緩衝部22，可避免該情況。例如，可使用Si基板作為主基板21，使用AlN或SiC中之至少一者作為緩衝部22，且使用GaN系半導體作為晶種部23。
晶種部23可整面形成，亦可如圖12之最後一行所示局部地形成。例如遮罩3之開口部K可為狹縫狀(參照圖7)，晶種部23可為與開口部K重疊之長條形狀。
圖13係表示實施方式2之半導體裝置之構成之剖視圖。圖13之半導體裝置(半導體晶片)20包含：第1半導體部S1，其包含GaN系半導體(例如GaN)，且具有貫穿差排密度為5×106 /cm2 以下之低轉移部SD；第2半導體部S2，其位於第1半導體部S1之上方，且包含鎵及鎵之同族元素；活性部SA，其位於第2半導體部S2之上方；p型之GaN系半導體部GS(第5半導體部S5)，其位於活性部SA之上方；及電極EC(例如陽極)，其與GaN系半導體部GS相接。雖未圖示，例如可設置與第2半導體部S2相接之陰極。
圖13之半導體裝置20為發光二極體(LED)晶片，活性部SA在低轉移部SD之上方包含與低轉移部SD重疊之發光部ES。即，於第2半導體部S2與GaN系半導體部GS之間包含發光部ES。上述鎵之同族元素可為鋁，而第2半導體部S2可為含有Al之氮化物半導體層(例如AlGaN層)。第1半導體部S1可採用下述氮化物半導體層，該氮化物半導體層係藉由使用含矽之選擇生長遮罩之ELO法而形成者，第1及第2半導體部S1、S2可分別含有矽。第2半導體部S2可延伸至第1半導體部S1之側面。
圖14係表示實施方式2之半導體裝置之另一構成之剖視圖。圖15係表示圖14之半導體裝置之製造方法之流程圖。圖14之半導體裝置(半導體晶片)20為雷射晶片，其具有第1半導體部S1，該第1半導體部S1包含GaN系半導體(例如GaN)，且具有貫穿差排密度為5×106 /cm2 以下之低轉移部SD。
於第1半導體部S1之上方依序設置：n型接觸部SJ、作為n型包層部之第2半導體部S2、n型光導部SL、包含發光部ES之活性部(活化層)SA、包含p型光導部SB及p型包層部SC之GaN系半導體部GS(第5半導體部)、以及電極EC。p型包層部SC具有隆脊部RD(電流狹窄部)，在隆脊部RD之兩側設置有絕緣膜DF，電極EC(例如陽極)可與p型包層部SC及絕緣膜DF相接。第2半導體部S2可延伸至接觸半導體部SJ之側面。第1半導體部S1可採用下述氮化物半導體層，該氮化物半導體層係藉由使用含矽之選擇生長遮罩之ELO法而形成者，第1及第2半導體部S1、S2可分別含有矽。第2半導體部S2可為含Al之氮化物半導體層(例如AlGaN層)。雖未圖示，但例如可設置與接觸半導體部SJ相接之陰極。
於圖15中，在藉由ELO法而形成第1半導體部S1(例如GaN層)之步驟、以及形成n型接觸半導體部SJ(例如n-GaN層)之步驟結束後，進行形成第2半導體部S2(例如n-AlGaN層)之步驟。
圖16係表示實施方式2之半導體裝置之又一構成之剖視圖。圖16之半導體裝置20為電晶體晶片(亦稱為HEMT(High electron mobility transistor，高電子遷移率電晶體))，該半導體裝置20包含：第1半導體部S1，其包含GaN系半導體(例如GaN)，且具有貫穿差排密度為5×106 /cm2 以下之低轉移部SD；第2半導體部S2，其位於第1半導體部S1之上方，且包含鎵及鎵之同族元素；GaN系半導體部GS(第5半導體部)，其位於第2半導體部S2上；源極電極SE及汲極電極DE，其等與第2半導體部S2相接；以及閘極電極EG，其位於GaN系半導體部GS上。第1半導體部S1可藉由ELO法而形成。
第1半導體部S1(例如GaN層)在與第2半導體部S2(例如帶隙大於GaN層之帶隙之AlGaN層)之界面附近包含通道部CH(二維電子氣)。通道部CH為n通道，藉由對閘極電極EG提供高於閾值電位之電位而實現導通(ON)。第1半導體部S1可為n型，亦可為i型(未摻雜型)。第2半導體部S2可為n型，亦可為i型。
圖16之電晶體晶片具有高電子遷移率及高耐電壓性，可用於高頻裝置、功率裝置(電力控制裝置)等。
圖17係表示實施方式2之半導體裝置之再一構成之剖視圖。圖17之半導體裝置(半導體晶片)20為電晶體晶片(亦稱為反HEMT)，且包含：第1半導體部S1(例如GaN層)，其包含GaN系半導體(例如GaN)，且具有貫穿差排密度為5×106 /cm2 以下之低轉移部SD；第2半導體部S2，其位於第1半導體部S1之上方，且包含鎵及鎵之同族元素；GaN系半導體部GS(第5半導體部)，其位於第2半導體部S2上；源極電極SE及汲極電極DE，其等與GaN系半導體部GS相接；以及閘極電極EG，其經由絕緣膜DF而設置於GaN系半導體部GS上。第1半導體部S1可藉由ELO法而形成。
GaN系半導體部GS(例如GaN層)在與第2半導體部S2(例如帶隙大於GaN層之帶隙之AlGaN層)之界面附近包含通道部CH(二維電子氣)。通道部CH為n通道，藉由對閘極電極EG提供低於閾值電位之電位而實現斷開(OFF)。
基底基板2可為SiC基板，第1及第2半導體部S1、S2之生長面可為(000-1)面(-c面、氮極性面)。第1半導體部S1可為n型，亦可為i型(未摻雜型)。第2半導體部S2可為n型，亦可為i型。
圖17之電晶體晶片具有高電子遷移率及高耐電壓性，可用於高頻裝置、功率裝置(電力控制裝置)等。
圖18係表示圖16及圖17之半導體裝置之製造方法之流程圖。於圖18中，在藉由ELO法而形成第1半導體部S1(例如GaN層)之步驟、形成第2半導體部S2(例如AlGaN層)之步驟、形成GaN系半導體部GS之步驟、以及形成電極(SE、EG、DE)等之步驟結束後，進行以下步驟：對包含第1及第2半導體部S1、S2、以及GaN系半導體部GS之積層體及模板基板TL進行分割，而獲得作為半導體晶片之半導體裝置20。
圖19係表示實施方式2之電子機器之構成之模式圖。電子機器40具備：半導體裝置20、及包含控制半導體裝置20之處理器之控制部50。作為電子機器40，可例舉：通信裝置、電力控制機器、光學裝置、顯示裝置、照明裝置、感測器裝置、測定裝置、資訊處理裝置、醫療機器、電動車(EV)等。
以上，已對本發明之實施方式詳細地進行了說明，又，本發明並不限定於上述實施方式，可於不脫離本發明之主旨之範圍內進行各種變更、改良等。當然，亦可於不產生矛盾之範圍內將分別構成上述各實施方式之全部或一部分適當地進行組合。
1:生長面 1a:生長面1之部分區域 1b:結晶生長區域 2:基板(基底基板) 3:沈積抑制遮罩(遮罩) 3a:帶狀部 4:第1半導體層 4a:第1面 4b:第2面 5:第2半導體層 5':非單晶膜 6:半導體元件部 7:連接部 10:半導體磊晶基板(半導體基板、半導體裝置) 20:半導體晶片(半導體裝置) 21:主基板 22:緩衝部 23:晶種部 40:電子機器 50:控制部 A1:第1區域 A2:第2區域 CH:通道部 DE:汲極電極 DF:絕緣膜 EC:電極 EG:閘極電極 ES:發光部 GS:GaN系半導體部 HD:差排繼承部 K:開口部 LB:積層體 RD:隆脊部 S1:第1半導體部 S2:第2半導體部 S3:第3半導體部 S4:第4半導體部 S5:第5半導體部 S6:第6半導體部 SA:活性部(活化層) SB:p型光導部 SC:p型包層部 SD:低缺陷部 SE:源極電極 SJ:n型接觸半導體部 SK:支持基板 SL:n型光導部 TL:模板基板
圖1係用以對本發明之實施方式之半導體磊晶基板之製造方法進行說明之剖視圖。 圖2係表示形成有AlGaN碎片膜之沈積抑制遮罩表面之電子顯微鏡圖像之圖。 圖3係表示本實施方式之半導體元件之厚度方向之主成分元素之組成分佈之設計值之一例的圖。 圖4A係表示形成有碎片膜之沈積抑制遮罩表面之電子顯微鏡圖像之圖。 圖4B係表示無碎片膜之沈積抑制遮罩表面之電子顯微鏡圖像之圖。 圖5係表示將含有鋁之半導體結晶用於第1半導體層時、以及將不含鋁之半導體結晶用於第1半導體層時之半導體層之邊緣生長高度之圖。 圖6A係表示無碎片膜時之半導體層之剖面之電子顯微鏡圖像之圖。 圖6B係表示有碎片膜時之半導體層之剖面之電子顯微鏡圖像之圖。 圖7係表示實施方式2之半導體裝置之製造方法之俯視圖。 圖8係表示實施方式2之半導體裝置之製造方法之流程圖。 圖9係表示圖8之半導體裝置之製造方法之模式性剖視圖。 圖10係表示實施方式2之半導體裝置另一製造方法之流程圖。 圖11係表示圖10之半導體裝置之製造方法之模式性剖視圖。 圖12係表示實施方式2中之基底基板之構成之剖視圖。 圖13係表示實施方式2之半導體裝置之構成之剖視圖。 圖14係表示實施方式2之半導體裝置之另一構成之剖視圖。 圖15係表示圖14之半導體裝置之製造方法之流程圖。 圖16係表示實施方式2之半導體裝置之又一構成之剖視圖。 圖17係表示實施方式2之半導體裝置之再一構成之剖視圖。 圖18係表示圖16及圖17之半導體裝置之製造方法之流程圖。 圖19係表示實施方式2之電子機器之構成之模式圖。
2:基板(基底基板)
3:沈積抑制遮罩(遮罩)
3a:帶狀部
7:連接部
10:半導體磊晶基板(半導體基板、半導體裝置)
20:半導體晶片(半導體裝置)
A1:第1區域
A2:第2區域
EC:電極
GS:GaN系半導體部
HD:差排繼承部
K:開口部
LB:積層體
S1:第1半導體部
S2:第2半導體部
S3:第3半導體部
S4:第4半導體部
S5:第5半導體部
S6:第6半導體部
SA:活性部(活化層)
SD:低缺陷部
SK:支持基板
TL:模板基板

Claims (34)

  1. 一種半導體裝置之製造方法，其包括：準備半導體基板之步驟，該半導體基板包含基底基板、包含開口部及遮罩部之遮罩、及第1半導體部，該第1半導體部位於自上述開口部上至上述遮罩部之第1區域上且具有較上述開口部寬度更廣之上表面；形成第2半導體部與第3半導體部之步驟，該第2半導體部位於上述第1半導體部之上方，寬度較上述開口部更廣，且含有鎵之同族元素，該第3半導體部位於上述遮罩部之未形成有上述第1半導體部之第2區域之上方，且含有上述鎵之同族元素；以及形成位於上述第2半導體部之上方之第5半導體部之步驟；上述第2半導體部及上述第3半導體部係於同一步驟中以包含上述鎵之同族元素及鎵之方式形成，上述遮罩部以及上述第1及第5半導體部包含矽，且上述第5半導體部之矽濃度為上述第1半導體部之矽濃度之1/5以下。
  2. 一種半導體裝置之製造方法，其包括：準備半導體基板之步驟，該半導體基板包含基底基板、包含開口部及遮罩部之遮罩、及第1半導體部，該第1半導體部位於自上述開口部上至上述遮罩部之第1區域上且具有較上述開口部寬度更廣之上表面；形成第2半導體部與第3半導體部之步驟，該第2半導體部位於上述第1半導體部之上方，寬度較上述開口部更廣，且含有鎵之同族元素，該第3半導體部位於上述遮罩部之未形成有上述第1半導體部之第2區域之上方， 且含有上述鎵之同族元素；以及形成位於上述第2半導體部之上方之第5半導體部之步驟；上述第2半導體部及上述第3半導體部係於同一步驟中以包含上述鎵之同族元素及鎵之方式形成，在形成上述第5半導體部後，將位於上述第2區域之上方之上述第3半導體部加以去除。
  3. 一種半導體裝置之製造方法，其包括：準備半導體基板之步驟，該半導體基板包含基底基板、包含開口部及遮罩部之遮罩、及第1半導體部，該第1半導體部位於自上述開口部上至上述遮罩部之第1區域上且具有較上述開口部寬度更廣之上表面；形成第2半導體部與第3半導體部之步驟，該第2半導體部位於上述第1半導體部之上方，寬度較上述開口部更廣，且含有鎵之同族元素，該第3半導體部位於上述遮罩部之未形成有上述第1半導體部之第2區域之上方，且含有上述鎵之同族元素；以及形成位於上述第2半導體部之上方之第5半導體部之步驟；上述第2半導體部及上述第3半導體部係於同一步驟中以包含上述鎵之同族元素及鎵之方式形成，在形成上述第5半導體部後，將上述基底基板與上述第1半導體部之連接部加以去除。
  4. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第3半導體部及上述第2半導體部分別包含氮化物半導體。
  5. 如請求項4之半導體裝置之製造方法，其中上述氮化物半導體為氮化鋁鎵。
  6. 如請求項5之半導體裝置之製造方法，其中上述第3半導體部中所含之氮化鋁鎵與上述第2半導體部中所含之氮化鋁鎵的組成不同。
  7. 如請求項1至3中任一項之半導體裝置之製造方法，其在形成上述第3半導體部及上述第2半導體部之步驟中，形成沿著上述第1半導體部之側面之第4半導體部。
  8. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第2半導體部與上述第1半導體部之上表面相接。
  9. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述遮罩部包含矽氧化物及矽氮化物中之至少一者。
  10. 如請求項9之半導體裝置之製造方法，其中上述第3半導體部與上述遮罩部相接。
  11. 如請求項9之半導體裝置之製造方法，其中上述第1半導體部包含矽及GaN系半導體。
  12. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述鎵之同族元素為鋁。
  13. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第5半導體部為p型。
  14. 如請求項1至3中任一項之半導體裝置之製造方法，其於上述第2半導體部之上方形成活性部，於上述活性部之上方形成上述第5半導體部。
  15. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第2半導體部為n型。
  16. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第3半導體部之厚度小於上述第2半導體部之厚度。
  17. 如請求項2或3之半導體裝置之製造方法，其中上述遮罩部以及上述第1及第5半導體部包含矽，且上述第5半導體部之矽濃度為上述第1半導體部之矽濃度之1/5以下。
  18. 如請求項1或3之半導體裝置之製造方法，其在形成上述第5半導體部後，將上述第3半導體部加以去除。
  19. 如請求項18之半導體裝置之製造方法，其在將上述第3半導體部去除 後，去除上述遮罩部。
  20. 如請求項1或2之半導體裝置之製造方法，其在形成上述第5半導體部後，將上述基底基板與上述第1半導體部之連接部加以去除。
  21. 如請求項20之半導體裝置之製造方法，其在去除上述連接部時，將上述第3半導體部加以去除。
  22. 如請求項20之半導體裝置之製造方法，其包括使上述第1半導體部與上述基底基板分離之步驟。
  23. 如請求項11之半導體裝置之製造方法，其中上述基底基板包含主基板，上述主基板係晶格常數與上述GaN系半導體不同之異質基板。
  24. 如請求項23之半導體裝置之製造方法，其中上述基底基板包含位於上述主基板之上方之晶種部，於上述開口部處上述晶種部露出。
  25. 如請求項24之半導體裝置之製造方法，其中上述開口部為狹縫狀，上述晶種部為與上述開口部重疊之長條形狀。
  26. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第5半導 體部具有上表面、側面、及斜面，該斜面與上述上表面及上述側面鄰接，且相對於上述上表面及上述側面傾斜。
  27. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第5半導體部為未摻雜型。
  28. 一種半導體基板，其包含：模板基板，其包含基底基板、以及包含開口部及遮罩部之遮罩；第1半導體部，其位於上述開口部上至上述遮罩部之第1區域上，具有寬度較上述開口部更廣之上表面；第2半導體部，其位於上述第1半導體部之上方，寬度較上述開口部更廣，且含有鎵之同族元素；第3半導體部，其位於上述遮罩部之未形成有上述第1半導體部之第2區域上，且含有上述鎵之同族元素；及第5半導體部，其位於上述第2半導體部之上方，上述遮罩部以及上述第1及第5半導體部包含矽，且上述第5半導體部之矽濃度為上述第1半導體部之矽濃度之1/5以下。
  29. 如請求項28之半導體基板，其具有：p型或者未摻雜型GaN系半導體部，其位於上述第2半導體部之上方；上述第2半導體部包含上述鎵之同族元素及鎵；且上述第1半導體部包含GaN系半導體，並包含貫穿差排密度為 5×106/cm2以下之低轉移部。
  30. 如請求項28之半導體基板，其中上述鎵之同族元素為鋁。
  31. 如請求項29之半導體基板，其中上述第1半導體及第2半導體部分別包含矽。
  32. 如請求項29之半導體基板，其在上述第2半導體部與上述GaN系半導體部之間包含發光部。
  33. 如請求項29之半導體基板，其在上述GaN系半導體部包含電晶體之通道部。
  34. 一種電子機器，其包含如請求項28之半導體基板。
TW110122802A 2020-06-22 2021-06-22 半導體裝置之製造方法、半導體基板及電子機器 TWI834979B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020107315 2020-06-22
JP2020-107315 2020-06-22

Publications (2)

Publication Number Publication Date
TW202205381A TW202205381A (zh) 2022-02-01
TWI834979B true TWI834979B (zh) 2024-03-11

Family

ID=79281229

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110122802A TWI834979B (zh) 2020-06-22 2021-06-22 半導體裝置之製造方法、半導體基板及電子機器

Country Status (4)

Country Link
US (1) US20230335400A1 (zh)
JP (2) JP7444984B2 (zh)
TW (1) TWI834979B (zh)
WO (1) WO2021261494A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7158745B2 (ja) * 2017-05-05 2022-10-24 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 基板を除去する方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270124A (ja) * 2000-10-04 2006-10-05 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
JP2007314360A (ja) * 2006-05-23 2007-12-06 Mitsubishi Cable Ind Ltd テンプレート基板
JP2013239718A (ja) * 2008-09-01 2013-11-28 Sophia School Corp 半導体光素子アレイおよびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999044224A1 (en) 1998-02-27 1999-09-02 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral overgrowth through masks, and gallium nitride semiconductor structures fabricated thereby
JP2002261327A (ja) 2001-03-06 2002-09-13 Sony Corp 半導体発光素子及び半導体発光素子の製造方法
JP2007246331A (ja) 2006-03-15 2007-09-27 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP5180189B2 (ja) 2006-04-25 2013-04-10 ナショナル ユニヴァーシティー オブ シンガポール エピタキシャル横方向異常成長窒化ガリウムテンプレート上での酸化亜鉛膜成長の方法
JP2008001540A (ja) 2006-06-21 2008-01-10 Mitsubishi Cable Ind Ltd 窒化物半導体結晶の製造方法
JP5031674B2 (ja) 2008-06-09 2012-09-19 シャープ株式会社 窒化物半導体レーザ素子および窒化物半導体レーザ素子の製造方法
JP2013074278A (ja) 2011-09-29 2013-04-22 Panasonic Corp 窒化物半導体基板及びその製造方法、並びにそれを用いた窒化物半導体発光素子
JP6196987B2 (ja) 2012-02-14 2017-09-13 ヘキサジェム アーベー 窒化ガリウムナノワイヤに基づくエレクトロニクス
WO2014061906A1 (ko) 2012-10-15 2014-04-24 서울바이오시스 주식회사 성장 기판 분리 방법, 발광 다이오드 제조 방법 및 그것에 의해 제조된 발광 다이오드

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270124A (ja) * 2000-10-04 2006-10-05 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
JP2007314360A (ja) * 2006-05-23 2007-12-06 Mitsubishi Cable Ind Ltd テンプレート基板
JP2013239718A (ja) * 2008-09-01 2013-11-28 Sophia School Corp 半導体光素子アレイおよびその製造方法

Also Published As

Publication number Publication date
JP7444984B2 (ja) 2024-03-06
US20230335400A1 (en) 2023-10-19
JPWO2021261494A1 (zh) 2021-12-30
TW202205381A (zh) 2022-02-01
JP2024057013A (ja) 2024-04-23
WO2021261494A1 (ja) 2021-12-30

Similar Documents

Publication Publication Date Title
JP4509973B2 (ja) 窒化物系化合物層の製造方法、窒化物系化合物基板の製造方法、並びに垂直構造窒化物系半導体発光素子の製造方法
JP5113120B2 (ja) 半導体装置の製造方法およびその構造
US20240072198A1 (en) Semiconductor substrate, semiconductor device, and electronic device
US9899564B2 (en) Group III nitride semiconductor and method for producing same
JP2024057013A (ja) 半導体デバイスの製造方法、半導体基板
EP2858094A1 (en) Semiconductor laminate structure and semiconductor element
US8017414B2 (en) Method for manufacturing light emitting device using non-polar substrate
KR101233328B1 (ko) 무극성 또는 반극성 ⅲ족 질화물 기반 수직형 발광 다이오드 및 그 제조방법
US20100297790A1 (en) Method for producing semiconductor devices
JP2023162378A (ja) 半導体素子
US20240203732A1 (en) Semiconductor substrate, manufacturing method and manufacturing apparatus for semiconductor substrate, semiconductor device, manufacturing method and manufacturing apparatus for semiconductor device, and electronic device
US9997893B2 (en) Semiconductor laser diode and method of fabricating the same
WO2016002801A1 (ja) 半導体積層構造体及び半導体素子
EP4362115A1 (en) Semiconductor device manufacturing method and manufacturing device, semiconductor device and electronic device
US20240191391A1 (en) SEMICONDUCTOR SUBSTRATE, MANUFACTURING METHOD AND MANUFACTURING APPARATUS THEREFOR, GaN-BASED CRYSTAL BODY, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE
US20120211784A1 (en) Nitride semiconductor stacked structure and method for manufacturing same and nitride semiconductor device
KR101901932B1 (ko) 이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법
TWI819447B (zh) 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器
JP2013251440A (ja) 半導体積層構造体及び半導体素子
TW202319600A (zh) 模片基板及其製造方法、以及其製造裝置、半導體基板及其製造方法、以及其製造裝置、半導體裝置、電子機器
TW202316504A (zh) 半導體裝置之製造方法及製造裝置
CN115552566A (zh) Ⅲ族氮化物结构及其制作方法
JP2023171128A (ja) 半導体基板、テンプレート基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法および製造装置、半導体デバイス
KR101402785B1 (ko) 적층 결함이 없는 질화물 반도체 상의 고품질 반도체 소자의 제조 방법
JP2004289180A (ja) Ｉｉｉ族窒化物系化合物半導体発光素子