TWI834696B - 半導體元件及半導體元件之製造方法 - Google Patents

半導體元件及半導體元件之製造方法 Download PDF

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Abstract

本發明係於產生來自元件分離區域之雜質擴散之情形時，減輕通道區域之電流集中。 半導體元件具備：形成於半導體基板之元件分離區域、源極區域、汲極區域、閘極及通道區域。閘極隔著絕緣膜而配置於源極區域及汲極區域之間之半導體基板之表面。通道區域配置於閘極之正下方之源極區域及汲極區域之間且與元件分離區域鄰接地配置，且構成為汲極區域與源極區域之距離即通道長在元件分離區域之附近經縮短之形狀。

Description

半導體元件及半導體元件之製造方法
本揭示係關於一種半導體元件及半導體元件之製造方法。詳細而言，係關於一種與元件分離區域鄰接而形成之半導體元件及該半導體元件之製造方法。
攝像元件等所使用之半導體元件伴隨著攝像元件等之規模之增大，而推進細微化。具體而言，提議一種對於將半導體元件電性分離之分離區域，藉由使用STI(Shallow Trench Isolation，淺溝渠隔離)取代先前使用之LOCOS(Local Oxidation of Silicon，矽之局部氧化)而謀求細微化之半導體元件。例如，提議一種構成為在利用STI法形成元件分離區域後，在形成電晶體之通道區域時源極區域側之雜質濃度高於汲極區域側之濃度量變曲線之半導體裝置(例如，參照專利文獻1)。藉由該濃度量變曲線，降低因施加汲極偏壓時之碰撞游離化而產生之電流，從而減輕起因於熱載子之特性劣化，藉此可形成對應於不同之電源電壓之電晶體。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-147693號公報
[發明所欲解決之問題]
由於上述之STI係於形成於半導體基板之溝渠埋入絕緣物之構造，故雖然能夠進行細微加工，但另一面卻存在因與半導體基板之間之熱膨脹係數之不同而引起之晶體缺陷之產生或來自STI界面之暗電流之產生等之問題。因此，研究一種藉由高濃度摻雜雜質之半導體區域形成元件分離區域之方法。然而，在採用由如此之半導體區域形成之元件分離區域時，產生在以後之半導體元件形成步驟中雜質擴散至元件區域之問題。例如，在上述之先前技術中，若使用由該半導體區域形成之元件分離區域取代STI，則有來自元件分離區域之雜質擴散至通道區域而實效之通道區域變窄之問題。通道區域變窄之結果為，通道中央部之電流密度變高，因在該區域發生作為載子之電子之捕獲及釋出，故產生載子之移動受阻而雜訊增加等之問題。
本揭示係鑒於上述問題點而完成者，其目的在於即便在產生來自元件分離區域之雜質之擴散之情形時，亦減輕通道區域之電流之集中，而降低雜訊。 [解決問題之技術手段]
本揭示係為了解決上述之問題點而完成者，其第1態樣之半導體元件具備：元件分離區域，其形成於半導體基板；源極區域；汲極區域；閘極，其隔著絕緣膜而配置於上述源極區域及上述汲極區域之間之上述半導體基板之表面；及通道區域，其配置於上述閘極之正下方之上述源極區域及上述汲極區域之間且與上述元件分離區域鄰接地配置，且構成為上述汲極區域與上述源極區域之距離即通道長在上述元件分離區域之附近經縮短之形狀。
又，在該第1態樣中，上述通道區域可構成為其與上述汲極區域之界面在上述元件分離區域之附近朝上述源極區域之方向突出之形狀。
又，在該第1態樣中，上述閘極可構成為其上述汲極附近之端面與上述通道區域及上述汲極區域之界面大致相同之形狀。
又，在該第1態樣中，上述通道區域可構成為其與上述源極區域之界面相對於上述汲極區域之方向垂直之平面之形狀。
又，在該第1態樣中，上述汲極區域可藉由以上述閘極為遮罩摻雜雜質而形成，上述閘極構成為其與上述汲極區域之邊界在上述元件分離區域之附近朝上述源極區域之方向突出之形狀。
又，在該第1態樣中，上述汲極區域可藉由以抗蝕劑為遮罩摻雜雜質而形成，該抗蝕劑構成為其與上述汲極區域之邊界在上述元件分離區域之附近朝上述源極區域之方向突出之形狀。
又，在該第1態樣中，上述元件分離區域可藉由與上述通道區域不同導電型之半導體區域構成。
又，在該第1態樣中，上述通道區域可藉由與上述源極區域及上述汲極區域相同導電型之半導體區域構成。
又，在該第1態樣中，上述汲極區域可摻雜磷、砷、銻、銦及鍺之任一者作為雜質而形成。
又，本揭示之第2之態樣之半導體元件之製造方法具備：元件分離區域形成步驟，其形成元件分離區域，該元件分離區域形成於半導體基板；源極汲極形成步驟，其形成源極區域及汲極區域；閘極形成步驟；其形成閘極，該閘極隔著絕緣膜配置於上述源極區域及上述汲極區域之間之上述半導體基板之表面；及通道形成步驟，其形成通道區域，該通道區域配置於上述閘極之正下方之上述源極區域及上述汲極區域之間且與上述元件分離區域鄰接地配置，且構成為其與上述汲極區域之界面在上述元件分離區域之附近朝上述源極區域之方向突出之形狀。
根據上述態樣，可發揮縮短通道區域之在元件分離區域之附近之通道長之作用。設想通道區域之在元件分離區域之附近之通道電阻降低。 [發明之效果]
根據本揭示，發揮下述優異之效果，即：即便在產生來自元件分離區域之雜質之擴散之情形時，亦減輕通道區域之電流之集中。
其次，參照圖式，說明用於實施本揭示之形態(以下稱為實施形態)。在以下之圖式中，對於同一或類似之部分賦予同一或類似之符號。然而，圖式係示意者，各部分之尺寸之比率等與現實部分不一定非得一致。又，當然，在圖式相互間亦含有相互之尺寸之關係或比率不同之部分。又，按照以下之順序進行實施形態之說明。 1.半導體元件之構成 2.半導體元件之製造方法
＜1.半導體元件之構成＞ [攝像元件之構成] 圖1係顯示本揭示之實施形態之攝像元件之構成例之圖。舉出該圖之攝像元件1為例而說明本揭示之半導體元件。該圖之攝像元件1具備：像素陣列部10、垂直驅動部20、行信號處理部30、及控制部40。
像素陣列部10係構成為2維格子狀地配置有像素100者。此處，像素100係產生相應於被照射之光之圖像信號者。該像素100具有光電轉換部，其產生相應於被照射之光之電荷。又，像素100更具有像素電路。該像素電路產生基於由光電轉換部產生之電荷之圖像信號。圖像信號之產生由藉由後述之由垂直驅動部20產生之控制信號而控制。於像素陣列部10，XY矩陣狀地配置有信號線11及12。信號線11係傳遞像素100之像素電路之控制信號之信號線，就像素陣列部10之每一列而配置，針對配置為各列之像素100而共通地佈線。信號線12係傳遞由像素100之像素電路產生之圖像信號之信號線，就像素陣列部10之每一行而配置，針對配置為各行之像素100而共通地佈線。該等光電轉換部及像素電路形成於半導體基板。
垂直驅動部20係產生像素100之像素電路之控制信號者。該垂直驅動部20將所產生之控制信號經由該圖之信號線11朝像素100傳遞。行信號處理部30係處理由像素100產生之圖像信號者。該行信號處理部30進行自像素100經由該圖之信號線12傳遞之圖像信號之處理。行信號處理部30之處理，例如相當於將在像素100中產生之類比圖像信號轉換為數位圖像信號之類比數位轉換。經行信號處理部30處理之圖像信號作為攝像元件1之圖像信號而輸出。控制部40係控制攝像元件1之整體者。該控制部40藉由產生控制垂直驅動部20及行信號處理部30之控制信號並輸出，而進行攝像元件1之控制。由控制部40產生之控制信號，藉由信號線41及42分別傳遞至垂直驅動部20及行信號處理部30。
[像素之構成] 圖2係顯示本揭示之實施形態之像素之構成例之圖。該圖係表示像素100之構成例之電路圖。該圖之像素100具備：光電轉換部101、電荷保持部102、及MOS電晶體103至105。
光電轉換部101之陽極接地，陰極連接於MOS電晶體103之源極。MOS電晶體103之汲極連接於MOS電晶體104之源極，MOS電晶體105之閘極及電荷保持部102之一端。電荷保持部102之另一端接地。MOS電晶體104及105之汲極共通地連接於電源線Vdd，MOS電晶體105之源極連接於輸出信號線OUT。MOS電晶體103及104之閘極分別連接於傳送信號線TR及重置信號線RST。再者，傳送信號線TR及重置信號線RST構成信號線11，輸出信號線OUT構成信號線12。
光電轉換部101係如前述般產生相應於被照射之光之電荷者。對該光電轉換部101可使用光電二極體。又，電荷保持部102及MOS電晶體103至105構成像素電路。
MOS電晶體103係將由光電轉換部101之光電轉換產生之電荷朝電荷保持部102傳送之電晶體。MOS電晶體103中之電荷傳送係根據藉由傳送信號線TR傳遞之信號予以控制。電荷保持部102係保持由MOS電晶體103傳送之電荷之電容器。MOS電晶體105係產生基於保持於電荷保持部102之電荷之信號，且作為圖像信號朝信號線12輸出之電晶體。
MOS電晶體104係藉由將保持於電荷保持部102之電荷排出至電源線Vdd而將電荷保持部102重置之電晶體。該MOS電晶體104之重置係根據藉由重置信號線RST傳遞之信號予以控制，在由MOS電晶體103進行電荷傳送之前執行。再者，該重置時，亦可藉由使MOS電晶體103導通，而進行光電轉換部101之重置。如此般，像素電路將由光電轉換部101產生之電荷轉換為圖像信號。
[像素之配置] 圖3係顯示本揭示之實施形態之像素之配置例之圖。該圖係表示在圖2中說明之像素100之半導體基板之配置例之俯視圖。在該圖中，標註陰影之多角形表示形成於半導體基板之擴散層之元件之半導體區域，中空多角形表示MOS電晶體之閘極。該等元件由元件分離區域124(該圖之標註斜線之陰影之區域)分離。在該圖之像素100中，於右上配置光電轉換部101之n型半導體區域126。與該光電轉換部101之左下鄰接地配置MOS電晶體103之閘極134及汲極區域129。再者，光電轉換部101之n型半導體區域126亦相當於MOS電晶體103之源極區域。又，MOS電晶體103之汲極區域129構成浮動擴散區域(Floating diffusion)，相當於電荷保持102。
與MOS電晶體103鄰接地配置有MOS電晶體104之閘極135及汲極區域121。再者，MOS電晶體103之汲極區域129亦相當於MOS電晶體104之源極區域。與MOS電晶體104鄰接地配置有MOS電晶體105之閘極132及源極區域122。再者，MOS電晶體104之汲極區域121亦相當於MOS電晶體105之汲極區域。於閘極134及135分別連接有信號線TR及RST，閘極105連接於MOS電晶體103之汲極區域129。
[電晶體之構成] 圖4係顯示本揭示之實施形態之電晶體之構成例之俯視圖。該圖係表示在圖3中所說明之MOS電晶體105之構成例之俯視圖。舉出該圖之MOS電晶體105為例說明本揭示之電晶體。MOS電晶體105包含：閘極132、汲極區域121、源極區域122、及通道區域123。再者，該圖之虛線表示閘極132。MOS電晶體105形成於半導體基板，且形成於元件分離區域124之間。於閘極132之正下方之半導體基板表面形成有與閘極132大致相同之形狀之通道區域123。源極區域122之載子通過通道區域123而朝汲極區域121移動。將沿著載子之移動之方向之源極區域122及汲極區域121之距離稱為通道長。
如於該圖所示般，通道長在與元件分離區域124鄰接之區域與通道區域123之中央部構成為不同之長度。通道區域123及源極區域122之邊界構成為相對於通道長垂直之平面之形狀。另一方面，通道區域123及汲極區域121之邊界構成為汲極區域121朝源極區域122之方向突出之形狀。該突出之區域即突出部221形成於與元件分離區域124之邊界之附近。如此般，藉由縮短通道區域123之端部處之通道長，而可緩和通道區域123中之電流之集中。
圖5係顯示本揭示之實施形態之電晶體之構成例之剖視圖。該圖係表示沿著圖4中之A-A’線之MOS電晶體105之剖面之構成例之示意圖。MOS電晶體105形成於在矽等之半導體基板120形成之p型之井區域。為了便於說明，而設想半導體基板120係構成p型之井區域者。於該半導體基板120之表面分別形成有構成源極區域122、通道區域123及汲極區域121之n型半導體區域。該等n型半導體區域可藉由於p型之井區域摻雜作為施體雜質之磷、砷、銻、銦及鍺之任一者而形成。在該圖之MOS電晶體105中，設想磷作為被摻雜之施體雜質。於半導體基板120之表面配置有絕緣膜131。該絕緣膜131例如可由氧化矽(SiO2 )構成。閘極132隔著絕緣膜131配置於通道區域123之正上方。閘極132例如可由多晶矽構成。
圖6係顯示本揭示之實施形態之電晶體之構成例之剖視圖。該圖係表示沿著圖4中之B-B’線之MOS電晶體105之剖面之構成例之示意圖。於該圖之通道區域123之兩側，配置有相當於圖5中所說明之突出部221之汲極區域121之n型半導體區域。於該等之外側配置有元件分離區域124。如此般，在MOS電晶體105中，通道區域123及汲極區域121之界面構成為在元件分離區域124之附近朝源極區域122之方向突出之形狀。
元件分離區域124可藉由於p型之井區域摻雜作為受體雜質之硼而形成。與該元件分離區域124鄰接地配置光電轉換部101之n型半導體區域126。藉由該n型半導體區域126與鄰接於n型半導體區域126之p型之井區域之間之pn接合而構成光電二極體。再者，於n型半導體區域126之表面配置p型半導體區域127。該p型半導體區域127係藉由對n型半導體區域126之表面進行釘紮，而減輕暗電流之產生者。
[雜質濃度] 圖7係顯示本揭示之實施形態之電晶體之雜濃度之一例之圖。該圖係表示沿著圖4中之B-B’線之MOS電晶體105之剖面之雜質濃度之量變曲線之圖。該圖之實線之曲線201係表示作為雜質之磷之濃度之曲線，一點鏈線之曲線203係表示作為雜質之硼之濃度之曲線。再者，虛線之曲線202係表示在不形成圖4中說明之汲極區域121之突出部221的情形之磷之濃度之曲線。
通道區域123根據MOS電晶體之臨限值而調整雜質濃度，構成為比較低之雜質濃度。曲線202相當於此時之雜質濃度。相對於此，由於汲極區域121進行與配線之歐姆接合，故構成為比較高之雜質濃度。如曲線201所示般，由於在通道區域之元件分離區域附近配置有圖4中說明之突出部221，故在雜質濃度量變曲線中產生突部。
如前述般，元件分離區域124摻雜硼而構成為p型。藉由構成為與汲極區域121、源極區域122及通道區域123不同之導電型，且構成為比較高之雜質濃度，而在與通道區域123等之間形成空乏層而被分離。如後述般，在元件分離區域124之形成後形成MOS電晶體105。在該MOS電晶體105之形成過程中摻雜於元件分離區域124之作為雜質之硼朝通道區域123擴散。該擴散之結果，如於該圖之曲線203所示般，會在元件分離區域124之附近之通道區域123存在高濃度之硼。
MOS電晶體藉由對閘極施加電壓，而在汲極及源極間形成多數載子之流路即通道而流動電流。該圖之MOS電晶體105構成為與源極區域122及汲極區域121相同之導電型，即便在不對閘極132施加電壓之狀態下亦形成通道。在該狀態下藉由對閘極132施加相對於源極區域122為正極性之閘極電壓，而可在通道區域123之下層之p型之井區域形成反轉層。此處，反轉層係於p型之井區域大量產生傳導電子之區域。藉由形成該反轉層，而在井區域亦形成通道，而可流動大電流。
然而，因自元件分離區域124擴散之硼而難以在元件分離區域124之附近之通道區域123產生反轉層，實效之通道寬度相對於通道區域123之寬度變窄。因此，在通道區域123中作為載子之傳導電子會集中在通道區域123之中央部而流動，使得通道區域123中央部之電流密度變高。若在該電流密度高之區域中，產生傳導電子之捕獲及被捕獲之電子之釋出，則電流之流動受阻，從而雜訊特性惡化。
因此，在MOS電晶體105中，在通道區域123與元件分離區域124鄰接之區域形成汲極區域121之突出部221。藉此，縮短元件分離區域124之附近之通道長。可降低元件分離區域124之附近之通道電阻，電流被分散而可減輕電流朝通道區域123中央部之集中。
[通道區域之電流密度] 圖8係顯示本揭示之實施形態之通道區域之電流密度之一例之圖。該圖係表示通道區域123之剖面處之電流密度之圖。該圖之曲線204係表示在不形成汲極區域121之突出部221之情形之電流密度之曲線。相對於此，曲線205係表示在形成汲極區域121之突出部221之情形之電流密度之曲線。如此般，藉由形成汲極區域121之突出部221而將電流分散，從而可降低通道區域123中央部之電流密度。
[突出部之長度] 圖9係顯示本揭示之實施形態之通道區域中之電流之一例之圖。該圖係表示形成於通道區域123之通道與突出部221之長度之關係之圖。如前述般藉由對閘極132施加閘極電壓，而形成反轉層，從而形成通道210。該通道210在汲極電壓為低時，成為自源極區域122與汲極區域121相連之形狀。在該狀態下，汲極電流經由通道210流動。MOS電晶體105進行相應於汲極電壓而增加汲極電流之線形動作。
然而，若使汲極電壓進一步上升，則在汲極區域121附近產生空乏層，而汲極區域121附近之通道210消失。將該狀態稱為夾斷，將通道之前端部稱為夾斷點(在該圖中為夾斷點211)。在夾斷點211與汲極區域121之間，電流自半導體基板120之表面朝內部擴散地流動。於MOS電晶體105流動有相應於閘極電壓之汲極電流，MOS電晶體105進行汲極電流不依存於汲極電壓之定電流動作。
在使MOS電晶體105進行定電流動作時，較佳者係汲極區域121之突出部221構成為不越過夾斷點211而突出至通道區域123之形狀。由於自源極區域122至夾斷點211係形成有通道之區域，故藉由不在該區域形成突出部221，而可防止實效之通道區域123之縮短。
[變化例] 上述MOS電晶體105配置有2個突出部221，亦可構成為1個突出部221。
圖10係顯示本揭示之實施形態之變化例之電晶體構成例之俯視圖。該圖之MOS電晶體105在下述之點上與圖4中所說明之MOS電晶體105不同。該圖之MOS電晶體105具備閘極133取代閘極132，具備通道區域125取代通道區域123，具備汲極區域128取代汲極區域121。
在該圖之MOS電晶體105中，於通道區域125及汲極區域128之邊界，1個突出部221形成於與元件分離區域124之邊界之附近。再者，閘極133構成為與通道區域125大致相同之形狀。可在與形成有該突出部221之側之元件分離區域124之邊界附近緩和電流之集中。
如以上所說明般，本揭示之實施形態之半導體元件之通道區域123及汲極區域121之界面構成為在元件分離區域124之附近朝源極區域122之方向突出之形狀。藉此，減輕電流朝通道區域123之中央部之集中，而可防止伴隨著電流之集中之雜訊之增加。
＜2.半導體元件之製造方法＞ 對於上述之半導體元件之製造方法進行說明。
[半導體元件之製造方法] 圖11及12係顯示本揭示之實施形態之半導體元件之製造方法之一例之圖。首先，於半導體基板120形成井區域。其次，將抗蝕劑301配置於半導體基板120之表面，該抗蝕劑301在形成元件分離區域124之部位具有開口部302。以該抗蝕劑301為遮罩進行硼之離子植入，而形成元件分離區域124(圖11之a)。該步驟相當於元件分離區域形成步驟。
除去抗蝕劑301，將遮罩303配置於半導體基板120之表面，該遮罩303在形成MOS電晶體105之部位具有開口部304。其次，進行磷之離子植入，而形成通道區域123(圖11之b)。該步驟相當於通道形成步驟。
除去抗蝕劑303，而形成光電轉換部101之n型半導體區域126及p型半導體區域127。此可藉由離子植入而進行。其次，於半導體基板120之表面形成絕緣膜131。此可藉由熱氧化而進行(圖11之c)。
其次，於絕緣膜131之上形成閘極132。此可藉由CVD(Chemical Vapor Deposition，化學汽相沈積)形成多晶矽膜，藉由進行蝕刻而形成。此時，構成為於閘極132削除圖4中所說明之突出部221之部分之形狀。該步驟相當於閘極形成步驟。
其次，以閘極132為遮罩進行磷之離子植入，形成淺的汲極區域121及淺的源極區域122(未圖示)(圖12之d)。其次，在閘極132之側面形成間隔件136。此可在藉由CVD等形成SiO2 膜後，藉由進行回蝕而形成。其次，以閘極132及間隔件136為遮罩再次進行磷之離子植入。藉此，形成汲極區域121及源極區域122(未圖示)(圖12之e)。此時，於通道區域123及汲極區域121之界面形成突出部221。如此般，藉由於閘極132形成間隔件136且進行2次離子植入，而可形成LDD(Lightly Doped Drain，輕摻雜汲極)構造之MOS電晶體105。該步驟相當於源極汲極形成步驟。
藉由以上之步驟，可製造MOS電晶體105。藉由以閘極132為遮罩進行離子植入，而可藉由自對準形成源極區域122及汲極區域121，從而可將MOS電晶體105之製造方法簡略化。
[半導體元件之又一製造方法] 圖13係顯示本揭示之實施形態之半導體元件之製造方法之又一例之圖。在形成圖11之c中所說明之絕緣膜131後，配置抗蝕劑305，該抗蝕劑305於形成源極區域122及汲極區域121之部位具有開口部306。此時，構成為於抗蝕劑305削除突出部221之部分之形狀。其次，以抗蝕劑305為遮罩進行離子植入，而形成源極區域122及汲極區域121。此時於通道區域123及汲極區域121之界面形成突出部221(圖13之a)。該步驟相當於源極汲極形成步驟。
除去抗蝕劑305，而在絕緣膜131之形成閘極132(圖13之b)。該步驟相當於閘極形成步驟。藉由以上之步驟，亦可製造MOS電晶體105。
藉由以上所說明之製造方法，可製造具有在元件分離區域124之附近通道長被縮短之形狀之通道區域123之MOS電晶體105。
最後，上述各實施形態之說明為本揭示之一例，本揭示並不限定於上述實施形態。因此，即便在上述各實施形態以外，若在不脫離本揭示之技術的思想之範圍內，當然可相應於設計等進行各種變更。
此外，本技術亦可採用如以下之構成。 (1)一種半導體元件，其具備：元件分離區域，其形成於半導體基板； 源極區域； 汲極區域； 閘極，其隔著絕緣膜而配置於前述源極區域及前述汲極區域之間之前述半導體基板之表面；及 通道區域，其配置於前述閘極之正下方之前述源極區域及前述汲極區域之間且與前述元件分離區域鄰接地配置，且構成為前述汲極區域與前述源極區域之距離即通道長在前述元件分離區域之附近經縮短之形狀。 (2)如前述(1)之半導體元件，其中前述通道區域構成為其與前述汲極區域之界面在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。 (3)如前述(2)之半導體元件，其中前述閘極構成為其前述汲極附近之端面與前述通道區域及前述汲極區域之界面大致相同之形狀。 (4)如前述(2)之半導體元件，其中前述通道區域構成為其與前述源極區域之界面相對於前述汲極區域之方向垂直之平面之形狀。 (5)如前述(2)之半導體元件，其中前述汲極區域藉由以前述閘極為遮罩摻雜雜質而形成，前述閘極構成為其與前述汲極區域之邊界在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。 (6)如前述(2)之半導體元件，其中前述汲極區域藉由以抗蝕劑為遮罩摻雜雜質而形成，前述抗蝕劑構成為其與前述汲極區域之邊界在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。 (7)前述(1)至(6)中任一項之半導體元件，其中前述元件分離區域由與前述通道區域不同導電型之半導體區域構成。 (8)如前述(1)至(7)中任一項之半導體元件，其中前述通道區域由與前述源極區域及前述汲極區域相同導電型之半導體區域構成。 (9)如前述(1)至(8)中任一項之半導體元件，其中前述汲極區域摻雜磷、砷、銻、銦及鍺之任一者作為雜質而形成。 (10)一種半導體元件之製造方法，其具備：元件分離區域形成步驟，其形成元件分離區域，該元件分離區域形成於半導體基板； 源極汲極形成步驟，其形成源極區域及汲極區域； 閘極形成步驟，其形成閘極，該閘極隔著絕緣膜配置於前述源極區域及前述汲極區域之間之前述半導體基板之表面；及 通道形成步驟，其形成通道區域，該通道區域配置於前述閘極之正下方之前述源極區域及前述汲極區域之間且與前述元件分離區域鄰接地配置，且構成為其與前述汲極區域之界面在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。
1:攝像元件 10:像素陣列部 11:信號線 12:信號線 20:垂直驅動部 30:行信號處理部 40:控制部 41:信號線 42:信號線 100:像素 101:光電轉換部 102:電荷保持部 103:MOS電晶體 104:MOS電晶體 105:MOS電晶體 120:半導體基板 121:汲極區域 122:源極區域 123:通道區域 124:元件分離區域 125:通道區域 126:n型半導體區域 127:p型半導體區域 128:汲極區域 129:汲極區域 131:絕緣膜 132:閘極 133:閘極 134:閘極 135:閘極 136:間隔件 201:曲線 202:曲線 203:曲線 204:曲線 205:曲線 210:通道 211:夾斷點 221:突出部 301:抗蝕劑 302:開口部 303:遮罩/抗蝕劑 304:開口部 305:抗蝕劑 306:開口部 A-A’:線 B-B’:線 TR:傳送信號線(信號線) RST:重置信號線(信號線） Vdd:電源線 OUT:輸出信號線
圖1係顯示本揭示之實施形態之攝像元件之構成例之圖。 圖2係顯示本揭示之實施形態之像素之構成例之圖。 圖3係顯示本揭示之實施形態之像素之配置例之圖。 圖4係顯示本揭示之實施形態之電晶體之構成例之俯視圖。 圖5係顯示本揭示之實施形態之電晶體之構成例之剖視圖。 圖6係顯示本揭示之實施形態之電晶體之構成例之剖視圖。 圖7係顯示本揭示之實施形態之電晶體之雜濃度之一例之圖。 圖8係顯示本揭示之實施形態之通道區域之電流密度之一例之圖。 圖9係顯示本揭示之實施形態之通道區域之電流之一例之圖。 圖10係顯示本揭示之實施形態之變化例之電晶體構成例之俯視圖。 圖11a-圖11c係顯示本揭示之實施形態之半導體元件之製造方法之一例之圖。 圖12d-圖12e係顯示本揭示之實施形態之半導體元件之製造方法之一例之圖。 圖13a-圖13b係顯示本揭示之實施形態之半導體元件之製造方法之又一例之圖。
105:MOS電晶體
121:汲極區域
122:源極區域
123:通道區域
124:元件分離區域
126:n型半導體區域
132:閘極
221:突出部
A-A’:線
B-B’:線

Claims (9)

  1. 一種半導體元件，其具備：元件分離區域，其位於半導體基板；源極區域；汲極區域；閘極，其隔著絕緣膜而位於前述源極區域及前述汲極區域之間之前述半導體基板之表面；及通道區域，其位於前述閘極之正下方之前述源極區域及前述汲極區域之間；其中前述通道區域與前述元件分離區域鄰接，前述通道區域構成為前述汲極區域與前述源極區域之距離即通道長在前述元件分離區域之附近經縮短之形狀，前述通道區域構成為其與前述汲極區域之界面在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。
  2. 如請求項1之半導體元件，其中前述閘極構成為其前述汲極附近之端面與前述通道區域及前述汲極區域之界面大致相同之形狀。
  3. 如請求項1之半導體元件，其中前述通道區域構成為其與前述源極區域之界面相對於前述汲極區域之方向垂直之平面之形狀。
  4. 如請求項1之半導體元件，其中前述汲極區域藉由以前述閘極為遮罩 摻雜雜質而形成，前述閘極構成為其與前述汲極區域之邊界在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。
  5. 如請求項1之半導體元件，其中前述汲極區域藉由以抗蝕劑為遮罩摻雜雜質而形成，前述抗蝕劑構成為其與前述汲極區域之邊界在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。
  6. 如請求項1之半導體元件，其中前述元件分離區域由與前述通道區域不同導電型之半導體區域構成。
  7. 如請求項1之半導體元件，其中前述通道區域由與前述源極區域及前述汲極區域相同導電型之半導體區域構成。
  8. 如請求項1之半導體元件，其中前述汲極區域摻雜磷、砷、銻、銦及鍺之任一者作為雜質而形成。
  9. 一種半導體元件之製造方法，其具備：於半導體基板形成元件分離區域；於上述半導體基板形成源極區域及汲極區域；形成閘極，該閘極隔著絕緣膜而配置於前述源極區域及前述汲極區域之間之前述半導體基板之表面；及形成通道區域，該通道區域配置於前述閘極之正下方之前述源極區域及前述汲極區域之間；其中 前述通道區域與前述元件分離區域鄰接地配置，前述通道區域構成為其與前述汲極區域之界面在前述元件分離區域之附近朝前述源極區域之方向突出之形狀。
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