TWI833607B - 顯示面板之畫素電路 - Google Patents

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Abstract

一種顯示面板之畫素電路，包含第一、第二、第三、第四、第五開關、第一電容與二極體。第一開關電性耦接於正電源電壓，第二開關電性耦接於第一開關與一資料線。第三開關電性耦接於第一、第二開關，並作為驅動電晶體產生一發射電流。第一電容之第一端電性耦接第一、第二、第三開關，第一電容之第二端電性耦接第三、第四、第五開關。第五開關連接於一第一初始電壓。二極體之陽極電性耦接於第三、第四開關，二極體之陰極電性耦接於一負發射源電壓。通過採用此種畫素電路，本發明可有效產生獨立的電源軌線發射電流，使其不受初始電壓值的影響。

Description

顯示面板之畫素電路
本發明係有關於一種顯示面板的畫素電路，且特別有關於一種可用於驅動顯示面板，其發射電流係為獨立且與施加予顯示面板上電源軌線（power rail）的初始電壓值無關的一種畫素電路。
按，已知，R、G、B成色模型的常見應用，係包含可在例如：陰極射線管（cathode-ray tube，CRT）、液晶顯示器（liquid-crystal display，LCD）、電漿顯示器、或有機發光二極體（organic light emitting diode，OLED）顯示器之電視畫面、計算機顯示畫面、或大型屏幕上提供顯示的成像顏色。大抵而言，屏幕上的每個畫素（pixel）都是藉由通過驅動三個非常靠近但各自獨立的紅色（R）、綠色（G）、藍色（B）光源所構建的。在一般的觀看距離下，基於這些各自獨立的光源是很難用肉眼區別的，因此在視覺上會呈現給觀看者特定給定的純色，並且由排列在矩形屏幕表面上的所有畫素一併成色為一彩色圖像。
在數位影像處理程序中，每一個畫素皆可以在計算機之記憶體或介面硬體（例如圖像記憶卡）中表示為紅色、綠色、和藍色成像的二進制值。在影像處理程序中，這些值會通過伽馬校正轉換為光強度或電壓值，用以校正裝置中固有的非線性特質，以從而在顯示器上能夠再現預期的光強度。一般來說，至少一個主動式矩陣可被採用並設計為逐行地（row by row）更新顯示行數據，以至於當閘極線（gate line）被激活時，新的行數據可以被更新到主動畫素驅動器的存儲電容，用以進行成像。一般來說，在傳統的設計方案中，常用的單元畫素驅動器或主動式矩陣通常會通過金屬氧化物半導體（Metal-Oxide-Semiconductor，MOS）電晶體製程或薄膜電晶體（thin-film transistor，TFT）製程來製作而成。
一般而言，傳統現有的矽基（silicon-based）微有機發光二極體（micro OLED，μOLED）驅動器電路，通常會由為數眾多的複數個電晶體與電容器所組成。其中，這些電容器係扮演用於暫存驅動電路中之主要電晶體的發射電流的存儲電容，至於在μOLED驅動電路中的導通二極管則可以通過一有機發光二極體OLED實現之。如所熟知的，在驅動器電路中的主要電晶體，也就是作為其電路架構中的主驅動晶體管。而如現有技藝而言，一般為了克服該主驅動晶體管的臨界電壓變異（V THdeviation）問題，通常都必須針對電路中的電容器參數進行十分精密的設計，而不同的存儲電容電壓都會使得該主驅動晶體管的發射電流迥異。因此，藉由產生不同的電流大小流經該導通二極管OLED，能夠控制該OLED發射出具有不同亮度值的發光強度，如此一來，通過這樣的配置從而實現單一成色的灰階成像。然而，值得注意的是，如前所述，由於驅動器電路中的主要電晶體通常是通過採用MOSFET製程來製作而成的，因此，基於其電晶體本身的晶體管特性，其電晶體的電流會極易受到傳統基體效應（body effect）的影響。又除此之外，存儲電容的製程變異也會對於驅動器電路中的主要電晶體的發射電流形成極大的影響。有鑑於此，在現有的工藝技術中，針對電路中的該些存儲電容進行極為精密的設計與提供高階的製程技術實為必要，如此一來，故，迄今為止，在現有技術中，對於電路佈局的複雜度與其設計的困難度仍然亟高，並實附有挑戰性。
緣此，有鑑於上述，可明顯觀之，本領域之專業人士確實具備亟需開發一種新穎且具有創造性，並可用於驅動顯示面板之畫素電路的需求，以期能從而解決上述所揭先前技藝所存在之問題，以使得顯示面板的發射電流可達到優化。
為了解決上揭諸多缺失，本發明之一目的係在於提供一種新穎的顯示面板之畫素電路。
根據本發明所公開之畫素電路，其係可應用於由微發光二極體（μLED）、有機發光二極體（OLED）、或其他矽基二極體等所組成的顯示面板。然而，本發明之應用當然不限於此。 本發明提供的畫素電路亦可以應用於其他各種顯示面板的電路架構中。一旦獲悉本申請案之公開內容，其他替代性及修改的示性例對於本領域技術人員而言，將為顯而易見的。
詳細而言，依據本發明之一實施例，所揭露的顯示面板之畫素電路係包括：一第一開關、一第二開關、一第三開關、一第一電容、一第四開關、一第五開關、以及一二極體。所述的第一開關係電性耦接於一第一電源電壓。第二開關係電性耦接於該第一開關。第三開關係電性耦接於該第一開關與該第二開關的共同接點，並且，第三開關係適於產生一發射電流，以作為該畫素電路中的一驅動電晶體。同時，第一電容具有一第一端與一第二端，其中，該第一電容的第一端係電性耦接於所述第一開關、第二開關與第三開關的共同接點。第四開關係電性耦接於第一電容之第二端以及該第三開關。第五開關係電性耦接於第一電容之該第二端，並且，所述第一電容之第二端更電性耦接於該第三開關、該第四開關與該第五開關的共同接點。二極體之陽極係電性耦接於該第三開關與該第四開關的共同接點，二極體之陰極係電性耦接於一第二電源電壓。
根據本發明之實施例，所述的第一開關、第二開關、第三開關、第四開關、以及第五開關係可以通過採用P型金屬氧化物半導體場效電晶體（P-MOSFET）來實現。
緣此，通過本發明所公開之電路架構，當該第一開關、第三開關與二極體係為關閉狀態，而該第二開關、第四開關與第五開關係為開啟狀態時，所述的第一電容係被初始化。之後，當第一開關、第五開關與二極體係為關閉狀態，而第二開關、第三開關與第四開關係為開啟狀態時，所述的第一電容係被取樣補償，以供資料數據寫入。最後，當第一開關、第三開關與二極體係為開啟狀態，而第二開關、第四開關與第五開關係為關閉狀態時，一電源軌線發射電流係被產生，並且，該電源軌線發射電流係僅與該第一電源電壓以及資料線上的一數據電壓有關。有鑑於此，本發明係有效控制所產生之電源軌線發射電流係為一獨立的電流，而不受到初始電壓值的影響。
再者，根據本發明之又一實施例，本發明所揭露之畫素電路亦可進一步地包含一第六開關。所述的第六開關係電性耦接於該第三開關之汲極、該第四開關之汲極、以及該二極體之陽極之間。具體來說，所述的第六開關亦可以通過採用一P型金屬氧化物半導體場效電晶體來實現。因此，在此實施態樣中，該第六開關的源極係電性耦接於該第三開關之汲極與該第四開關之汲極，該第六開關的閘極係電性耦接於該第一開關的閘極，並且，該第六開關的汲極係電性耦接於該二極體之陽極。通過採用第六開關的配置，本發明可進一步地針對第一初始電壓以及資料線上的數據電壓增加其設計之彈性與餘裕（flexibility）。如此一來，通過採用此技術方案，本發明係可預先設定更為彈性的設計電壓值，進一步地增益本發明設計之靈活度。
又另一方面而言，根據本發明之再一實施例，則本發明所揭露之畫素電路亦可進一步地包含一第二電容，其中，該第二電容之第一端係電性耦接於一參考電壓，該第二電容的第二端係電性耦接於前述第一電容的第二端、第三開關的閘極、第四開關的源極、以及第五開關的源極。依據此再一實施例，本發明同樣地能產生一獨立的電源軌線發射電流，並使其不受到初始電壓值的影響。除此之外，通過在畫素電路中進一步地配置有第二電容，其係可用於顯著地增加所生成之電源軌線發射電流的電流值。
更甚者，又再一方面而言，根據本發明之再一實施態樣，則本發明所揭露之畫素電路亦可選擇性地同時包括有上述的第六開關與第二電容。在此情況下，則所揭露的畫素電路便可同時兼具有較佳之設計彈性與產生較大之發射電流的優勢。
故，綜上所述，可以確信的是，通過採用本發明所揭露之技術方案，可以成功消除了先前技術中尚存的諸多缺失，不僅極具高度的競爭力，並且可以在相關產業中被有效地廣泛使用。
基於上述，本發明係通過驗證，實為設計精密的一種嶄新技術改良。應當理解的是，前述的技術摘要與以下的詳細描述皆為示例性的，並且旨在提供對本發明要求保護的進一步解釋。
以下，茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後。
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非特別說明，一些條件句或字詞，例如「可以（can）」、「可能（could）」、「也許（might）」，或「可（may）」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語， 故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
揭露特別以下述例子加以描述，這些例子僅係用以舉例說明而已，因為對於熟習此技藝者而言，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中，除非內容清楚指定，否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外，如本揭露所用，除非從特定上下文明顯可見將複數個排除在外，否則單數冠詞亦包括複數個元件或成分的敘述。而且，應用在此描述中與下述之全部申請專利範圍中時，除非內容清楚指定，否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞（terms），除有特別註明，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供從業人員（practitioner）在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子，包含在此所討論之任何用詞之例子的使用，僅係用以舉例說明，當然不限制本揭露或任何例示用詞之範圍與意義。同樣地，本揭露並不限於此說明書中所提出之各種實施例。
在以下的段落中，本發明將提供一種顯示面板的畫素電路，根據本發明之實施例，該畫素電路係可適於驅動一種由微發光二極體（Micro Light-Emitting Diodes，μLEDs）或有機發光二極體（Organic Light-Emitting Diodes，OLEDs）所組成的顯示面板。然而，本發明之應用並不以此為限。在其他可選的替代實施例中，本發明亦可應用於由其他二極體（例如矽基二極管）所組成的顯示面板中。總括來說，通過採用本發明所揭露的畫素電路，其係可使得二極體（如：μLED、OLED、或其他矽基二極管）具有獨立的發射電流，該發射電流係與施加予顯示面板上電源軌線（power rail）的初始電壓值無關。因此，與現有技術相較之下，本發明係可實現二極體之發射電流的優化，並可避免顯示面板中該二極體之發射電流的冗餘干擾。
請參閱第1圖所示，其係公開本發明顯示面板之畫素電路之第一實施例的示意圖，根據本發明之第一實施例，所揭露的畫素電路1A係包括：一第一開關S1、一第二開關S2、一第三開關S3、一第四開關S4、一第五開關S5、一第一電容CP1、以及一二極體D1。如附圖所示，該第一開關S1係電性耦接於一第一電源電壓（在此實施例中，所述的第一電源電壓係為一正電源電壓PVDD）。第二開關S2係電性耦接於該第一開關S1與一資料線（data line）DL。第三開關S3係電性耦接於該第一開關S1與第二開關S2的共同接點，並且，該第三開關S3係適於產生一發射電流，以作為畫素電路1A中的一驅動電晶體。二極體D1具有一陽極與一陰極，二極體D1之陽極係電性耦接於該第三開關S3與第四開關S4的共同接點，二極體D1之陰極係電性耦接於一第二電源電壓（在此實施例中，所述的第二電源電壓係為一負發射源電壓ELVSS）。根據本發明之實施例，所述的第一開關S1、第三開關S3與二極體D1係相互串接，以在畫素電路1A中形成串聯配置的一發射電源軌。
另一方面而言，第一電容CP1具有一第一端與一第二端，其中，第一電容CP1的第一端係電性耦接於所述第一開關S1、第二開關S2與第三開關S3的共同接點。第一電容CP1的第二端係電性耦接於所述第三開關S3、第四開關S4與第五開關S5的共同接點。
第四開關S4係電性耦接於第一電容CP1之第二端、以及第三開關與二極體D1之陽極的共同接點之間。第五開關S5係電性耦接於一第一初始電壓Vinitn，同時，第五開關S5係電性耦接於第一電容CP1之第二端、以及第三開關S3與第四開關S4的共同接點。
根據本發明之實施例，所述的第一開關S1、第二開關S2、第三開關S3、第四開關S4、以及第五開關S5係可以通過採用P型金屬氧化物半導體場效電晶體（P-MOSFET）來實現。在此條件下，如本發明附圖1所繪製者，第一開關S1的源極會電性耦接於所述的正電源電壓PVDD，第一開關S1的閘極會電性耦接於一第一控制訊號C1，第一開關S1的汲極會電性耦接於第一電容CP1的第一端、第二開關S2的源極以及第三開關S3的源極。
第二開關S2的源極會電性耦接於前述第一開關S1的汲極、第三開關S3的源極與第一電容CP1的第一端。第二開關S2的閘極會電性耦接於一第二控制訊號C2。第二開關S2的汲極會電性耦接於前述的資料線DL。
第三開關S3的源極係電性耦接於前述第一開關S1的汲極、第二開關S2的源極與第一電容CP1的第一端。第三開關S3的閘極係電性耦接於第一電容CP1的第二端、第四開關S4的源極、以及第五開關S5的源極。第三開關S3的汲極係電性耦接於第四開關S4的汲極與二極體D1的陽極。
第四開關S4的源極係電性耦接於第一電容CP1的第二端、前述第三開關S3的閘極、與第五開關S5的源極。同時，第四開關S4的閘極係電性耦接於一第四控制訊號C4。第四開關S4的汲極係電性耦接於前述第三開關S3的汲極與二極體D1的陽極。
至於第五開關S5，其源極係電性耦接於第一電容CP1的第二端、第三開關S3的閘極、與第四開關S4的源極。同時，第五開關S5的閘極係電性耦接於一第五控制訊號C5。第五開關S5的汲極係電性耦接於前述的第一初始電壓Vinitn。
因此，在以下的段落中，為了能更清楚地描述本發明之技術內容，請一併參照第2圖所示，其係示意性地繪製出在本發明第一實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準的波形示意圖。如本發明附圖第2圖所示，第五控制訊號C5係被傳送至第五開關S5的閘極作為其閘極控制訊號，從而控制該第五開關S5的開啟（on）與關閉（off）狀態。第二控制訊號C2係被傳送至第二開關S2的閘極作為其閘極控制訊號，從而控制該第二開關S2的開啟（on）與關閉（off）狀態。在此第一實施例中，第四控制訊號C4係與第二控制訊號C2一致，而第四控制訊號C4則被傳送至第四開關S4的閘極作為其閘極控制訊號，從而控制該第四開關S4的開啟（on）與關閉（off）狀態。至於，第一控制訊號C1係被傳送至第一開關S1的閘極作為其閘極控制訊號，從而控制該第一開關S1的開啟（on）與關閉（off）狀態。資料線DL之電壓位準一開始係初始於一第二初始電壓Vinitp，之後，再提升至一數據電壓Vdata。
更進一步來看，請參考第2圖所示，當本發明附圖第1圖的畫素電路1A係操作於一第一階段T1（t0＜t＜t1）時，第五控制訊號C5、第二控制訊號C2、第四控制訊號C4係為低電壓位準，而第一控制訊號C1係為高電壓位準。此時，第二開關S2、第四開關S4、第五開關S5係被開啟，而第一開關S1係為關閉狀態。同時，基於（Vinitp – Vinitn ＜ Vt_init），Vt_init係為第三開關S3的臨界電壓（threshold voltage），因此，第三開關S3亦位於關閉狀態。並且，基於（Vinitn ＜ ELVSS-Vf_diode），Vf_diode係為該二極體D1之順向電壓（forward voltage），因此，二極體D1亦處於關閉狀態。有鑑於此，在第一階段T1（t0＜t＜t1）時，第一開關S1、第三開關S3與二極體D1係為關閉狀態，而第二開關S2、第四開關S4、第五開關S5係為開啟狀態。此時第一階段T1（t0＜t＜t1）的電流流向係如第3圖中之箭頭方向所示，第一電容CP1因此被初始化。
之後，請參考第4圖所示，當畫素電路係操作於第二階段T2（t2＜t＜t3）時，第五控制訊號C5與第一控制訊號C1係為高電壓位準，而第二控制訊號C2與第四控制訊號C4係為低電壓位準。此時，第二開關S2與第四開關S4係被開啟，而第一開關S1與第五開關S5係為關閉狀態。同時，基於在第二階段T2時，資料線DL之電壓位準會由原先的第二初始電壓Vinitp提升至數據電壓Vdata，並且，基於（Vdata – Vt_wr ＜ ELVSS + Vf_diode），Vt_wr係為第三開關S3的補償/寫入資料狀態閾值電壓，因此，在此情況之下，二極體D1亦處於關閉狀態。此時第二階段T2（t2＜t＜t3）的電流流向係如第5圖中之箭頭方向所示，使得所述的第一電容CP1係被取樣補償，以供資料數據寫入。
最後，如第6圖所示，當本發明附圖第1圖的畫素電路1A係進入一第三階段T3，並操作於該第三階段T3（t4＜t＜t5）時，第五控制訊號C5、第二控制訊號C2、第四控制訊號C4係為高電壓位準，而第一控制訊號C1係為低電壓位準。此時，第二開關S2、第四開關S4、第五開關S5係為關閉狀態，而第一開關S1係被開啟。同時，在此第三階段T3下，第三開關S3與二極體D1皆為開啟狀態。因此，當第一開關S1、第三開關S3與二極體D1係被開啟，而第二開關S2、第四開關S4、第五開關S5係被關閉的時候，可想而知的是，由所述的第一開關S1、第三開關S3與二極體D1係可形成一電源軌線（power rail），同時產生有一電源軌線發射電流（power rail emission current）。此時，操作在此第三階段T3（t4＜t＜t5）的電流流向係如第7圖中之箭頭方向所示。根據本發明之實施例，本申請人係推導出該電源軌線發射電流Id的電流大小係為（PVDD-Vdata）的函數。換言之，在此顯示面板中，其最終的發射電流會只與所述的第一電源電壓（該正電源電壓PVDD）、以及資料線DL上的數據電壓Vdata有關，而與施加予該顯示面板上的初始電壓值無關。更進一步來看，該發射電流也不會受到第一電容CP1的製程條件及/或製程變異所影響。有鑑於此，能夠確信的是，通過採用本發明所揭露的畫素電路，其係可以實現電源軌線發射電流Id的優化結果。
除此之外，請進一步參照第8圖所示，其係公開本發明顯示面板之畫素電路之第二實施例的示意圖，根據本發明之第二實施例，所揭露的畫素電路1B係包括：一第一開關S1、一第二開關S2、一第三開關S3、一第四開關S4、一第五開關S5、一第一電容CP1、一二極體D1、以及一第六開關S6。如本發明附圖第8圖所公開的第二實施例，與第1圖之第一實施例相較之下，畫素電路1B相較於前述的畫素電路1A係進一步地包含該第六開關S6，其係電性耦接於所述的第三開關S3、第四開關S4與二極體D1之間。依據本發明之第二實施例，該第六開關S6係可以通過採用一P型金屬氧化物半導體場效電晶體（P-MOSFET）來實現。在此情況之下，如本發明附圖8所繪製者，第六開關S6的源極係電性耦接於第三開關S3的汲極與第四開關S4的汲極。第六開關S6的汲極係電性耦接於二極體D1之陽極。同時，第六開關S6的閘極係電性耦接於第一開關S1的閘極。換句話說，在此實施例中，傳送至第六開關S6的閘極之控制訊號與用以控制該第六開關S6的控制訊號會與用於控制所述的第一開關S1的第一控制訊號C1相同。請一併參照第9圖所示，其係示意性地繪製出在本發明第二實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準的波形示意圖。根據本發明之第二實施例，當畫素電路1B進一步於二極體D1之陽極連接有所述的第六開關S6時，其係可有效增加針對第一初始電壓Vinitn、第二初始電壓Vinitp、以及數據電壓Vdata的設計彈性。如此一來，通過採用本發明第二實施例所揭露之技術方案，其係能夠預先設定更為彈性的設計電壓值，進一步地增益本發明設計之靈活度。
又另一方面而言，請參照第10圖所示，其係公開本發明顯示面板之畫素電路之第三實施例的示意圖，根據本發明之第三實施例，所揭露的畫素電路1C係包括：一第一開關S1、一第二開關S2、一第三開關S3、一第四開關S4、一第五開關S5、一第一電容CP1、一二極體D1、以及一第二電容CP2。如本發明附圖第10圖所公開的第三實施例，與第1圖之第一實施例相較之下，畫素電路1C相較於前述的畫素電路1A係進一步地包含該第二電容CP2。所述的第二電容CP2係具有一第一端與一第二端，其中，第二電容CP2的第一端係電性耦接於一參考電壓Vref。第二電容CP2的第二端係電性耦接於第一電容CP1的第二端、第三開關S3的閘極、第四開關S4的源極、以及第五開關S5的源極。根據本發明之第三實施例，該參考電壓Vref是用於初始化第一電容CP1和第二電容CP2的一預設電壓。本發明第三實施例所揭露的畫素電路1C，其執行的操作流程，請參照如第11圖至第16圖所示。
首先，請參閱第11圖，其係示意性地繪製出在本發明第三實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準的波形示意圖。如本發明附圖第11圖所示，第五控制訊號C5係被傳送至第五開關S5的閘極作為其閘極控制訊號，從而控制該第五開關S5的開啟與關閉狀態。第四控制訊號C4係被傳送至第四開關S4的閘極作為其閘極控制訊號，從而控制該第四開關S4的開啟與關閉狀態。第二控制訊號C2係被傳送至第二開關S2的閘極作為其閘極控制訊號，從而控制該第二開關S2的開啟與關閉狀態。值得注意的是，在此第三實施例中，用於控制第二開關S2的第二控制訊號C2係與用於控制第四開關S4的第四控制訊號C4不同（在第一實施例中，第二控制訊號C2係與第四控制訊號C4相同）。至於，第一控制訊號C1則被傳送至第一開關S1的閘極作為其閘極控制訊號，從而控制該第一開關S1的開啟與關閉狀態。資料線DL之電壓位準一開始係給定為一高電壓位準，之後，再降低至數據電壓Vdata。
詳細而言，請參考第11圖所示，當本發明附圖第10圖的畫素電路1C係操作於一第一階段T1’（t0’＜t＜t1’）時，在此情況下，第五控制訊號C5與第四控制訊號C4係為低電壓位準，而第二控制訊號C2與第一控制訊號C1係為高電壓位準。此時，第四開關S4與第五開關S5係被開啟，而第一開關S1與第二開關S2係為關閉狀態。同時，第三開關S3係為開啟狀態。基於（Vinitn ＜ ELVSS-Vf_diode），Vf_diode係為該二極體D1之順向電壓，因此，二極體D1亦處於關閉狀態。有鑑於此，在第一階段T1’（t0’＜t＜t1’）時，其電流流向係如第12圖中之箭頭方向所示，此時，第二電容CP2因此被初始化。
之後，請參考第13圖所示，當畫素電路係操作於第二階段T2’（t2’＜t＜t3’）時，第五控制訊號C5與第一控制訊號C1係為高電壓位準，而第二控制訊號C2與第四控制訊號C4係為低電壓位準。此時，第二開關S2與第四開關S4係被開啟，而第一開關S1與第五開關S5係為關閉狀態。同時，第三開關S3係為開啟狀態。基於在此第二階段T2’時，資料線DL之電壓位準會由原先的高電壓位準降低為數據電壓Vdata，並且，基於（Vdata – Vt_wr ＜ ELVSS + Vf_diode），Vt_wr係為第三開關S3的補償/寫入資料狀態閾值電壓，因此，在此情況之下，二極體D1亦處於關閉狀態。因此，在此情況之下，第二階段T2’（t2’＜t＜t3’）的電流流向係如第14圖中之箭頭方向所示，使得所述的第一電容CP1與第二電容CP2皆被取樣補償，以供資料數據寫入。
最終，如第15圖所示，當本發明附圖第10圖的畫素電路1C係進入一第三階段T3’，並操作於該第三階段T3’（t4’＜t＜t5’）時，第五控制訊號C5、第二控制訊號C2、第四控制訊號C4係為高電壓位準，而第一控制訊號C1係為低電壓位準。此時，第二開關S2、第四開關S4、第五開關S5係為關閉狀態，而第一開關S1係被開啟。同時，在此第三階段T3’下，第三開關S3與二極體D1皆為開啟狀態。因此，當第一開關S1、第三開關S3與二極體D1係被開啟，而第二開關S2、第四開關S4、第五開關S5係被關閉的時候，可想而知的是，由所述的第一開關S1、第三開關S3與二極體D1係可形成一電源軌線，同時產生有一電源軌線發射電流。此時，操作在此第三階段T3’（t4’＜t＜t5’）的電流流向係如第16圖中之箭頭方向所示。根據本發明之第三實施例，本申請人係推導出該電源軌線發射電流Id’的電流大小係為（PVDD-Vdata）的函數。換言之，在此顯示面板中，其最終的發射電流Id’ 只會與所述的第一電源電壓（該正電源電壓PVDD）、以及資料線DL上的數據電壓Vdata有關。又更進一步來看，根據本發明之第三實施例，當畫素電路1C中更配置有所述的第二電容CP2的時候，其係可用於增益所生成之電源軌線發射電流Id’的電流大小。以該電源軌線發射電流Id’相較於前述第一實施例（第7圖）中的電源軌線發射電流Id而言，本申請人係推導出所增加的電流數值會與第一電容CP1與第二電容CP2的電容值有關，該所增加的電流大小會與「CP2/(CP1+CP2)」相關。
以下，請進一步地參閱本發明附圖第17圖，其係公開本發明顯示面板之畫素電路之第四實施例的示意圖，根據本發明之第四實施例，所揭露的畫素電路1D係包括：一第一開關S1、一第二開關S2、一第三開關S3、一第四開關S4、一第五開關S5、一第一電容CP1、一第二電容CP2、一二極體D1、以及一第六開關S6。如本發明附圖第17圖所公開的第四實施例，與第10圖之第三實施例相較之下，畫素電路1D相較於前述的畫素電路1C係進一步地包含該第六開關S6，該第六開關S6係電性耦接於所述的第三開關S3、第四開關S4與二極體D1之間。依據本發明之第四實施例，該第六開關S6亦可以通過採用一P型金屬氧化物半導體場效電晶體（P-MOSFET）來實現。在此情況之下，如本發明附圖第17圖所繪製者，第六開關S6的源極係電性耦接於第三開關S3的汲極與第四開關S4的汲極。第六開關S6的汲極係電性耦接於二極體D1之陽極。同時，第六開關S6的閘極係電性耦接於第一開關S1的閘極。換句話說，在此實施例中，傳送至第六開關S6的閘極之控制訊號會與用於控制所述的第一開關S1的第一控制訊號C1相同。請一併參照第18圖所示，其係示意性地繪製出在本發明第四實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準的波形示意圖。根據本發明之第四實施例，當畫素電路1D進一步於二極體D1之陽極連接有所述的第六開關S6時，其係可有效增加針對第一初始電壓Vinitn、第二初始電壓Vinitp、以及數據電壓Vdata的設計彈性。如此一來，通過採用本發明第四實施例所揭露之技術方案，其係能夠預先設定更為彈性的設計電壓值，進一步地增益本發明設計之靈活度。
緣此，根據本發明所公開之技術內容，本發明所揭露之畫素電路係適於應用於一顯示面板，並實現該顯示面板之發射電流的最佳化。本發明可成功俾使顯示面板之發射電流係為獨立的，並且與施加予顯示面板上的初始電壓值無關，亦不受該等初始電壓值的影響。依據本發明上述所提供之至少一個實施態樣，本發明所揭露的畫素電路係可應用於包含由微發光二極體（μLEDs）、有機發光二極體（OLEDs）、或其他二極體（例如矽基二極管）所組成的顯示面板中。是以，由此觀之，顯然本發明係不受其應用領域的限制。替代性的其他優選應用領域亦為可實施並為本發明所兼容的。
因此，鑒於本發明以上所提供的至少一個實施例，可以確信的是，通過本發明所公開之實施例及其電路架構，與現有技術相較之下，其係可以顯而易見並有效地解決現有技術中尚存之諸多缺失，並且呈現更有效率的電路性能。同時，基於本發明所揭露之技術方案，不僅可應用於一般常見的電子元件中，同時更可廣泛應用於半導體產業、積體電路產業、或電力電子等各類電子電路元件中。顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力。同時，本發明所揭露之技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1A、1B、1C、1D:畫素電路 S1:第一開關 S2:第二開關 S3:第三開關 S4:第四開關 S5:第五開關 S6:第六開關 CP1:第一電容 CP2:第二電容 D1:二極體 PVDD:正電源電壓 DL:資料線 ELVSS:負發射源電壓 Vinitn:第一初始電壓 Vinitp:第二初始電壓 Vdata:數據電壓 C1:第一控制訊號 C2:第二控制訊號 C4:第四控制訊號 C5:第五控制訊號 T1、T1’:第一階段 T2、T2’:第二階段 T3、T3’:第三階段 Id、Id’:電源軌線發射電流
第1圖係公開本發明顯示面板之畫素電路之第一實施例的示意圖。 第2圖係公開在本發明第一實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準於第一階段T1之波形示意圖。 第3圖係公開本發明畫素電路操作於第2圖之第一階段T1時之電流流向。 第4圖係公開在本發明第一實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準於第二階段T2之波形示意圖。 第5圖係公開本發明畫素電路操作於第4圖之第二階段T2時之電流流向。 第6圖係公開在本發明第一實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準於第三階段T3之波形示意圖。 第7圖係公開本發明畫素電路操作於第6圖之第三階段T3時之電流流向。 第8圖係公開本發明顯示面板之畫素電路之第二實施例的示意圖。 第9圖係公開在本發明第二實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準之波形示意圖。 第10圖係公開本發明顯示面板之畫素電路之第三實施例的示意圖。 第11圖係公開在本發明第三實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準於第一階段T1’之波形示意圖。 第12圖係公開本發明畫素電路操作於第11圖之第一階段T1’時之電流流向。 第13圖係公開在本發明第三實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準於第二階段T2’之波形示意圖。 第14圖係公開本發明畫素電路操作於第13圖之第二階段T2’時之電流流向。 第15圖係公開在本發明第三實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準於第三階段T3’之波形示意圖。 第16圖係公開本發明畫素電路操作於第15圖之第三階段T3’時之電流流向。 第17圖係公開本發明顯示面板之畫素電路之第四實施例的示意圖。 第18圖係公開在本發明第四實施例中，該等可用於控制開關的控制訊號及資料線之電壓位準之波形示意圖。
S1:第一開關
S2:第二開關
S3:第三開關
S4:第四開關
S5:第五開關
CP1:第一電容
D1:二極體
PVDD:正電源電壓
ELVSS:負發射源電壓
Vinitn:第一初始電壓
Vdata:數據電壓
C1:第一控制訊號
C2:第二控制訊號
C4:第四控制訊號
C5:第五控制訊號
Id:電源軌線發射電流

Claims (14)

  1. 一種顯示面板之畫素電路，包含： 一第一開關，其係電性耦接於一第一電源電壓； 一第二開關，其係電性耦接於該第一開關； 一第三開關，其係電性耦接於該第一開關與該第二開關的共同接點，並且，該第三開關係適於產生一發射電流，以作為該畫素電路中的一驅動電晶體； 一第一電容，具有一第一端與一第二端，其中，該第一電容的該第一端係電性耦接於該第一開關、該第二開關與該第三開關的共同接點； 一第四開關，其係電性耦接於該第一電容之該第二端以及該第三開關； 一第五開關，係電性耦接於該第一電容之該第二端、該第三開關、該第四開關的共同接點；以及 一二極體，具有一陽極與一陰極，該二極體之該陽極係電性耦接於該第三開關與該第四開關的共同接點，該二極體之該陰極係電性耦接於一第二電源電壓。
  2. 如請求項1所述之顯示面板之畫素電路，其中，該第一開關係為一P型金屬氧化物半導體場效電晶體，該第一開關的源極係電性耦接於該第一電源電壓，該第一開關的閘極係電性耦接於一第一控制訊號，該第一開關的汲極係電性耦接於該第一電容之該第一端以及該第二開關與該第三開關的共同接點。
  3. 如請求項1所述之顯示面板之畫素電路，其中，該第二開關係為一P型金屬氧化物半導體場效電晶體，該第二開關的源極係電性耦接於該第一開關的汲極與該第一電容之該第一端，該第二開關的閘極係電性耦接於一第二控制訊號。
  4. 如請求項1所述之顯示面板之畫素電路，其中，該第三開關係為一P型金屬氧化物半導體場效電晶體，該第三開關的源極係電性耦接於該第一開關的汲極、該第二開關的源極與該第一電容之該第一端，該第三開關的閘極係電性耦接於該第一電容之該第二端以及該第四開關和該第五開關的共同接點，該第三開關的汲極係電性耦接於該第四開關與該二極體之該陽極的共同接點。
  5. 如請求項1所述之顯示面板之畫素電路，其中，該第四開關係為一P型金屬氧化物半導體場效電晶體，該第四開關的源極係電性耦接於該第一電容之該第二端、該第三開關之閘極、與該第五開關之源極，該第四開關的閘極係電性耦接於一第四控制訊號，該第四開關的汲極係電性耦接於該第三開關的汲極與該二極體之該陽極。
  6. 如請求項1所述之顯示面板之畫素電路，其中，該第五開關係為一P型金屬氧化物半導體場效電晶體，該第五開關之源極係電性耦接於該第一電容之該第二端、該第三開關之閘極、與該第四開關之源極，該第五開關的閘極係電性耦接於一第五控制訊號。
  7. 如請求項1所述之顯示面板之畫素電路，其中，當該第一開關、該第三開關與該二極體係為關閉狀態，而該第二開關、該第四開關與該第五開關係為開啟狀態時，該第一電容係被初始化；當該第一開關、該第五開關與該二極體係為關閉狀態，而該第二開關、該第三開關與該第四開關係為開啟狀態時，該第一電容係被取樣補償，以供資料數據寫入；以及當該第一開關、該第三開關與該二極體係為開啟狀態，而該第二開關、該第四開關與該第五開關係為關閉狀態時，一電源軌線發射電流係被產生。
  8. 如請求項1所述之顯示面板之畫素電路，其中，該二極體係為一微發光二極體或一有機發光二極體。
  9. 如請求項1所述之顯示面板之畫素電路，更包括一第六開關，該第六開關係電性耦接於該第三開關之汲極、該第四開關之汲極與該二極體之該陽極。
  10. 如請求項9所述之顯示面板之畫素電路，其中，該第六開關係為一P型金屬氧化物半導體場效電晶體，該第六開關的源極係電性耦接於該第三開關之該汲極與該第四開關之該汲極，該第六開關的閘極係電性耦接於該第一開關的閘極，該第六開關的汲極係電性耦接於該二極體之該陽極。
  11. 如請求項1所述之顯示面板之畫素電路，更包括一第二電容，該第二電容係具有一第一端與一第二端，其中，該第二電容的該第一端係電性耦接於一參考電壓，該第二電容的該第二端係電性耦接於該第一電容的該第二端、該第三開關的閘極、該第四開關的源極、以及該第五開關的源極。
  12. 如請求項11所述之顯示面板之畫素電路，其中，當該第一開關、該第二開關與該二極體係為關閉狀態，而該第三開關、該第四開關與該第五開關係為開啟狀態時，該第二電容係被初始化；當該第一開關、該第五開關與該二極體係為關閉狀態，而該第二開關、該第三開關與該第四開關係為開啟狀態時，該第一電容與該第二電容係被取樣補償，以供資料數據寫入；以及當該第一開關、該第三開關與該二極體係為開啟狀態，而該第二開關、該第四開關與該第五開關係為關閉狀態時，一電源軌線發射電流係被產生。
  13. 如請求項11所述之顯示面板之畫素電路，更包括一第六開關，該第六開關係電性耦接於該第三開關之汲極、該第四開關之汲極與該二極體之該陽極。
  14. 如請求項13所述之顯示面板之畫素電路，其中，該第六開關係為一P型金屬氧化物半導體場效電晶體，該第六開關的源極係電性耦接於該第三開關之該汲極與該第四開關之該汲極，該第六開關的閘極係電性耦接於該第一開關的閘極，該第六開關的汲極係電性耦接於該二極體之該陽極。
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