TWI826992B - 在沉積室中製備具有由氣相沉積的磊晶層的半導體晶圓的方法 - Google Patents

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Abstract

用於在沉積室中製備具有由氣相沉積的磊晶層的半導體晶圓的方法，其包括： 由機器人將基板晶圓放置在具有圓形周邊的基座上，其中機器人將基板晶圓移動到放置位置並將其放置在基座上，以校正規則（corrective precept）使得基板晶圓的中心不位於放置位置中的基座的中心之上；以及 在基板晶圓上沉積磊晶層，其中 具有落入第一範圍內的比電阻的第一數量的基板晶圓由具有第一校正規則的機器人移動到放置位置，以及具有落入第二範圍內的比電阻的第二數量的基板晶圓由具有第二校正規則的機器人移動到放置位置，其中第一校正規則與第二校正規則彼此不同。

Description

在沉積室中製備具有由氣相沉積的磊晶層的半導體晶圓的方法
本發明係關於在沉積室中製備具有由氣相沉積的磊晶層的半導體晶圓的方法。
製備電子元件需要具有磊晶層的半導體晶圓。通常在採用單晶圓反應器形式的沉積室中沉積磊晶層。待塗布的基板晶圓放置在基座上，使沉積氣體在沉積溫度下從基板晶圓上方通過沉積室，該基板晶圓隨基座旋轉。
具有磊晶層的半導體晶圓的一個品質標準是邊緣幾何形狀，特別是半導體晶圓邊緣區域中的磊晶層厚度的均勻性。
JP2016213218A描述一種製備具有由單晶矽製成的磊晶層的單晶矽半導體晶圓的方法。其建議使將基板晶圓放置到沉積反應器之基座上的機器人移動到放置位置，在該放置位置，由於校正規則（corrective precept），基板晶圓的中心不位於基座中心上方。已經發現，非此狀況下在磊晶層的沉積過程中，基板晶圓通常不位於基座的中心。如果在磊晶層的沉積過程中基板晶圓沒有同心地位於基座的穴（pocket）中，則會對磊晶層厚度的均勻性產生不利影響。此外，任何這種位置偏差都可能導致不希望的顆粒形成，尤其是當它需要基板晶圓的邊緣與基座接觸時。校正規則源自一平均值，該平均值描述在先前的塗布操作期間基板晶圓的中心位置與基座中心的平均偏差。與校正規則相關聯的是，期望在塗布操作期間實現基板晶圓的中心位置，相較於未使用校正規則，以平均偏差的量更接近基座中心。
本發明的發明人已經確定，在先前的塗布操作期間僅由位置偏差引導的校正規則的規範值得改進。
因此，本發明之目的是指出一種改進。
本發明之目的係藉由一種在沉積室中製備具有由氣相沉積的磊晶層的半導體晶圓的方法來實現，其包括： 由機器人將基板晶圓放置在具有圓形周邊的基座上，其中機器人將基板晶圓移動到放置位置並將其放置在基座上，以校正規則使得基板晶圓的中心不位於放置位置中的基座的中心之上；以及 在基板晶圓上沉積磊晶層，其中， 具有落入第一範圍內的比電阻的第一數量的基板晶圓由具有第一校正規則的機器人移動到放置位置，以及具有落入第二範圍內的比電阻的第二數量的基板晶圓由具有第二校正規則的機器人移動到放置位置，其中第一校正規則與第二校正規則彼此不同。
本發明的實施考慮到以下發現：在磊晶層沉積期間，基板晶圓的任何可能位置錯誤（mispositioning）的程度取決於包括基板的性質的因素，特別是取決於基板中摻雜物的比例以及由此產生的基板的比電阻（以下簡稱電阻）。因此，根據本發明提出，校正規則應被視為基板晶圓的電阻的函數，並且對於具有落在第一範圍內的電阻的基板晶圓，提供第一校正規則，該校正規則與用於具有落在第二範圍內的比電阻的基板晶圓的第二校正規則不相符合。所述第一範圍和第二範圍是不相交的，這意味著一個特定的電阻不同時位於第一範圍和第二範圍內。
第一校正規則是以如下平均值來計算：該平均值描述在先前的塗布操作期間，基板晶圓中心位置與基座中心位置的平均偏差，其中僅考慮電阻落在第一範圍內的基板晶圓。相應地，第二校正規則是以如下平均值來計算：該平均值描述在先前的塗布操作中，基板晶圓中心位置與基座中心位置的平均偏差，其中僅考慮電阻落在第二範圍內的基板晶圓。對於電阻與第一範圍和第二範圍都不相交的具有不同範圍之電阻的基板晶圓，相應地計算與第一和第二校正規則不同的校正規則。
為了計算平均值（算術平均值），將較佳至少10個、更佳至少20個基板晶圓的位置偏差包含在內，其較佳在待塗布的基板晶圓之前已經被塗布，並且其電阻在待塗布的基板晶圓的電阻範圍內。
根據本發明的其上沉積有磊晶層的基板晶圓是包含摻雜物的半導體晶圓，較佳為由單晶矽製成的基板晶圓。
下文參照附圖對本發明進行更詳細的描述。
如圖1所示的用於在基板晶圓上沉積磊晶層的裝置包括沉積室3，該沉積室具有上蓋1和下蓋2，以及包圍反應空間的上襯裡7和下襯裡8。存在於沉積室3外部的上燈陣列和下燈陣列未在圖中示出。燈的輻射能量使沉積室達到氣相（蒸汽）沉積所需的溫度。
對於塗布操作，將基板晶圓4放置在基座5上，其中基座5藉由下方載體的機械臂保持旋轉。事先，將基板晶圓放置在機器人的末端執行器（effector）上，並由機器人移動到放置位置。在基座周圍佈置有預熱環6。基板晶圓4可以放置在基座5上，並且在塗布之後，藉由穿過基座5的抬升銷從基座5上抬起。
在基板晶圓4的塗布中，沉積氣體沿著在基板晶圓上的流動方向，通過設置在上襯裡7內的上進氣孔9，進入沉積室3，到達上出氣口11。此外，視需要地可提供下進氣孔12和下出氣口13，以便吹掃氣體通過基座5下方至下出氣口13。
如果機器人的放置位置確定為基板晶圓的中心垂直於基座中心上方，則基板晶圓放置後，其中心不位於基座中心的可能性相對較高。造成這種情況的特殊原因是熱應力，熱應力會消退，導致基板晶圓的中心偏離預期位置。
現已發現，基板晶圓中所含摻雜物的量越大，從基座中心偏移的量就越大，因此隨著基板晶圓電阻的下降，該偏移量增加。根據本發明，在計算共同確定放置位置的校正規則時，考慮到該發現，其中在將基板晶圓放置到基座上之前，機器人將基板晶圓移動到該放置位置。所述校正規則是藉由對先前塗布的基板晶圓的位置偏差進行平均來計算的，用於平均的資料僅來自電阻大致相同的基板晶圓的資料，因此位於相同的預定範圍內。位置偏差的概念是指放置的基板晶圓的中心相對於基座中心的位置偏差。對於待塗布的基板晶圓，機器人使用的校正規則是針對該基板晶圓的電阻計算的校正規則。具有相對較高電阻的第一範圍可包括例如11至12歐姆·公分（ohmcm），而具有相對較低比電阻的第二範圍可包括例如9至10歐姆·公分（ohmcm）。
如果沒有所提出的取決於電阻的平均，則位置偏差的平均值將導致校正規則的準確性降低，因為電阻的影響將被平均化。然而，校正規則應該非常精確，因為基板晶圓在基座上的中心位置對於具有磊晶層的半導體晶圓的邊緣幾何形狀具有有利影響，並且還降低磊晶層沉積過程中產生顆粒的風險。
圖2示出放置在基座5上的基板晶圓4，使得基座5的中心10與基板晶圓4的中心重合。在該目標位置，基板晶圓4相對於基座5和預熱環6是同心的。如果沒有校正規則，取決於基板晶圓的比電阻，基板晶圓的中心將位於針對其電阻範圍計算的平均位置或附近——例如，在相對較高的比電阻的情況下，位於第一平均位置14上或其附近，或者在比電阻相對較低的情況下，位於第二平均位置15上或其附近。在該附圖中，為了能夠說明本發明，位置14和15以不切實際的距離位於遠離基座中心10。實際上，典型的位置偏差為距離基座中心10不超過1000微米。
第一平均位置14與基座5的中心10之間的距離對應於向量16的長度。第二平均位置15與基座5的中心10之間的距離對應於向量17的長度。如果向量16或向量17發生位移，使得其起點與基座的中心10重合，則向量的點指向放置位置，其中機器人需要將基板晶圓及其中心一起移動到該放置位置以補償預期的位置偏差。因此，向量16和17表示機器人的可能的校正規則。
對於11至12歐姆·公分（ohmcm）的電阻範圍，以及9至10歐姆·公分（ohmcm） 的電阻範圍，圖 3 和圖 4 分別示出在極座標格子中，直徑為300毫米的單晶矽製成的硼摻雜基板晶圓的測量位置偏差。對所描繪的位置偏差分佈的比較，清楚地顯示位置偏差的量取決於摻雜物比例。
1:上蓋 2:下蓋 3:沉積室 4:基板晶圓 5:基座 6:預熱環 7:上襯裡 8:下襯裡 9:上進氣孔 10:基座中心 11:上出氣口 12:下進氣孔 13:下出氣口 14:放置的基板晶圓中心的第一平均位置 15:放置的基板晶圓中心的第二平均位置 16:向量 17:向量
圖1在截面圖中示出用於由氣相沉積磊晶層到基板晶圓上的具有典型特徵的裝置。 圖2示出二個具有不同電阻範圍的基板晶圓相對於基座中心的位置偏差的第一平均值與第二平均值的位置。 圖3示出在極座標格子中，相對於基座中心放置在基座上之後，具有在第一範圍內之電阻的基板晶圓的中心的分佈。 圖4示出在極座標格子中，相對於基座中心放置在基座上之後，具有在第二範圍內之電阻的基板晶圓的中心的分佈。
4:基板晶圓
5:基座
6:預熱環
10:基座中心
14:放置的基板晶圓中心的第一平均位置
15:放置的基板晶圓中心的第二平均位置
16:向量
17:向量

Claims (2)

  1. 一種在沉積室中製備具有由氣相沉積的磊晶層的半導體晶圓的方法，其包括：由機器人將基板晶圓放置在具有圓形周邊的基座上，其中該機器人將該基板晶圓移動到放置位置並將其放置在該基座上，以校正規則(corrective precept)使得該基板晶圓的中心不位於該放置位置中的該基座的中心之上；以及在該基板晶圓上沉積磊晶層，其中具有落入第一範圍內的比電阻的第一數量的基板晶圓由具有第一校正規則的機器人移動到該放置位置，以及具有落入第二範圍內的比電阻的第二數量的基板晶圓由具有第二校正規則的機器人移動到該放置位置，其中該第一校正規則是以如下平均值來計算：該平均值描述在先前的塗布操作期間，基板晶圓中心位置與基座中心位置的平均偏差，其中僅考慮電阻落在該第一範圍內的基板晶圓；該第二校正規則是以如下平均值來計算：該平均值描述在先前的塗布操作中，基板晶圓中心位置與基座中心位置的平均偏差，其中僅考慮電阻落在該第二範圍內的基板晶圓；且該第一校正規則與該第二校正規則彼此不同。
  2. 如請求項1所述的方法，其中，該第一校正規則的量大於或小於該第二校正規則的量，其取決於該第一範圍涵蓋的比電阻小於或大於該第二範圍涵蓋的比電阻。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086462A1 (en) * 2004-10-21 2006-04-27 Nec Electronics Corporation Etching apparatus
JP2013175543A (ja) * 2012-02-24 2013-09-05 Shin Etsu Handotai Co Ltd 枚葉式エピタキシャルウェーハ製造装置およびそれを用いたエピタキシャルウェーハの製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6315285B2 (ja) 2015-04-29 2018-04-25 信越半導体株式会社 エピタキシャルウェーハの製造方法及び気相成長装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086462A1 (en) * 2004-10-21 2006-04-27 Nec Electronics Corporation Etching apparatus
JP2013175543A (ja) * 2012-02-24 2013-09-05 Shin Etsu Handotai Co Ltd 枚葉式エピタキシャルウェーハ製造装置およびそれを用いたエピタキシャルウェーハの製造方法

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