TWI824292B - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件，包括：基底；多個字元線，在第一方向延伸，在第二方向排列，位於所述基底上；虛設結構，與所述多個字元線的末端相鄰，位於所述基底上，其中所述虛設結構包括：主體部，在所述第二方向延伸；以及多個延伸部，在所述第一方向延伸，且與所述主體部連接，且介於所述主體部與所述多個字元線之間。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展，記憶元件的關鍵尺寸亦逐漸縮小，進而使得微影製程愈來愈困難。在習知微影製程中，縮小關鍵尺寸的方法包括使用較大數值孔徑（numerical aperture，NA）的光學元件、較短的曝光波長（例如EUV）或是除了空氣以外的界面介質（例如水浸入）。隨著習知微影製程的解析度接近理論極限，製造商已開始轉向雙重圖案化（double-patterning，DP）方法來克服光學極限，進而提升記憶元件的積集度。

然而，在目前的圖案化方法中，由於陣列區的中心與末端的圖案密度不同，使得蝕刻製程會面臨負載效應（loading effect），進而導致陣列區的中心與末端的記憶體單元的輪廓不一致，而產生電性上的問題。

本發明提供一種記憶元件，包括：基底；多個字元線，在第一方向延伸，在第二方向排列，位於所述基底上；虛設結構，與所述多個字元線的末端相鄰，位於所述基底上，其中所述虛設結構包括：主體部，在所述第二方向延伸；以及多個延伸部，在所述第一方向延伸，且與所述主體部連接，且介於所述主體部與所述多個字元線之間。

本發明提供一種記憶元件的製造方法，包括：提供基底；在所述基底上形成目標層與硬罩幕層；將所述硬罩幕層圖案化，以形成圖案化的硬罩幕層，所述圖案化的硬罩幕層包括：多個第一圖案、第二圖案與多個第三圖案，其中所述多個第一圖案，在第一方向延伸且在第二方向排列，所述第二圖案呈梳狀且位於所述多個第一圖案與所述第三圖案之間，所述多個第三圖案在所述第二方向延伸且在所述第一方向排列；以及以所述圖案化的硬罩幕層，將所述多個第一圖案、所述第二圖案以及所述多個第三圖案轉移至所述目標層，以形成多個字元線、梳狀虛設結構以及多個著陸墊。

基於上述，本發明實施例在陣列區與繞線區增加虛設的圖案可在進行蝕刻製程時減少陣列區的末端與中心之間的負載效應。

請參照圖1A與1B，記憶元件100形成在基底10上。在方向D2上，基底10可以分為多個區塊A0、A1、A2、A3、…等。每一區塊，以區塊A1來說明，可以包括陣列區R1、過渡區R2與繞線區R3，過渡區R2位於陣列區R1與繞線區R3之間。

記憶元件100包括多個字元線WL以及多個選擇閘SG。各個字元線WL的一末端位於陣列區中，另一末端則會延伸至繞線區。在一些實施例中，多個字元線WL的一末端彼此切齊，而排列成“I”型；多個字元線WL的另一末端未切齊，而排列成橫置的“V”型。

舉例來說，多個字元線WL包括多個字元線WL ₀、WL ₁、WL ₂。多個字元線WL ₀/WL ₂設置在區塊A0/A2的陣列區R1中且其末端E ₀₀/E ₂₀還延伸到繞線區R3，且分別排列成橫置的“V”型。多個字元線WL ₀/WL ₂的另一其末端（未示出）則位於陣列區R1中，而未延伸到另一繞線區（未示出），且分別切齊而排列成“I”型。多個字元線WL ₁/WL ₃設置在區塊A1/A3的陣列區R1中且其末端E ₁₀/E ₃₀未延伸到繞線區R3，且分別切齊而排列成“I”型。多個字元線WL ₁/WL ₃的另一其末端（未示出）則位於陣列區R1中且延伸到另一繞線區（未示出），且分別排列成橫置的“V”型。

記憶元件100還包括多個選擇閘SG，分別設置在多個字元線WL的兩側。多個選擇閘SG設置於陣列區R1中。

多個選擇閘SG包括設置於多個字元線WL ₀兩側的選擇閘SG ₀₀（未示出）與SG ₀₁、設置於多個字元線WL ₁兩側的多個選擇閘SG ₁₀與SG ₁₁、設置於多個字元線WL ₂兩側的多個選擇閘SG ₂₀與SG ₂₁以及設置於多個字元線WL ₃兩側的多個選擇閘SG ₃₀與SG ₃₁（未示出）。

記憶元件100還包括設置在繞線區R3的做為字元線WL的接點（pick up）的多個著陸墊LP。著陸墊LP包括著陸墊LP ₀₁、LP ₂₀、LP ₂₁（示於圖1A左側）。著陸墊LP ₀₁、LP ₂₀、LP ₂₁分別在方向D2上延伸且在方向D1排列。此外，著陸墊LP ₀₁、LP ₂₀、LP ₂₁彼此在方向D2上對齊排列。著陸墊LP ₀₁與LP ₂₀彼此分離，設置在多個字元線WL ₁的末端E ₁₀，且彼此沿著方向D2排列。著陸墊LP ₀₁從區塊A1延伸至區塊A0，而與部分的多個字元線WL ₀的末端E ₀₀連接。著陸墊LP ₂₀從區塊A1延伸至區塊A2，而與部分的多個字元線WL ₂的末端E ₂₀連接。著陸墊LP ₂₁設置在多個字元線WL ₃的末端E ₃₀，且從區塊A3延伸至區塊A2，而與另一部分的多個字元線WL ₂的末端E ₂₀連接。著陸墊LP還包括其他的著陸墊，分別設置在多個字元線WL ₀與WL ₂的相對於E ₀₀與E ₂₀的另一末端（圖1A右側，未示出），且與WL ₁以及WL ₃連接。

在本發明的實施例中，記憶元件100還包括設置在繞線區R3與陣列區R1之間的虛設結構DS。虛設結構DS設置在末端排列成齊平的多個字元線WL旁。在圖1A中，虛設結構DS可以包括虛設結構DS ₁與DS ₃。虛設結構DS ₁設置於區塊A1中，位於多個字元線WL ₁的末端E ₁₀旁；虛設結構DS ₃設置於區塊A3中，位於多個字元線WL ₃的末端E ₃₀旁。虛設結構DS還可以包括其他的虛設結構，其分別設置於區塊A0與A2中，且位於多個字元線WL ₀以及WL ₂的另一末端（未示出）旁。虛設結構DS可以是浮置，而未連接到外部電路。

虛設結構DS例如是呈梳狀。虛設結構DS包括主體部MP與多個延伸部EP。主體部MP位於過渡區R2中，且主體部MP以非零距離與著陸墊LP相鄰。主體部MP的形狀與設置方向比多個延伸部EP更相似於著陸墊LP的形狀與設置方向。主體部MP與著陸墊LP均為實心塊狀體。主體部MP的延伸方向與著陸墊LP的延伸方向相同，均為沿著方向D2延伸。

多個延伸部EP位於陣列區R1中。多個延伸部EP的形狀與設置方向比主體部MP更相似於字元線WL的形狀與設置方向。多個延伸部EP的延伸方向與字元線WL的延伸方向相同，均為沿著方向D1延伸。多個延伸部EP排列的方向也與字元線WL的排列方向相同，均為沿著方向D2排列。多個延伸部EP與主體部MP連接，且以非零距離與多個字元線WL相鄰。延伸部EP與多個字元線WL之間的距離d1小於114nm，例如是30nm至114nm之間。選擇閘SG ₁₀與SG ₁₁延伸突出於字元線WL ₁的末端，主體部MP的長度L小於字元線WL ₁兩側的選擇閘SG ₁₀與SG ₁₁之間的距離d3。

延伸部EP的寬度W ₂大於2倍的多個字元線WL的寬度W ₁，例如是多個字元線WL的寬度W ₁的2.5倍至3.5倍。主體部MP的寬度W ₃大於延伸部EP的寬度W ₂，例如是多個字元線WL的寬度W ₁的6倍至9倍。

虛設結構DS是藉由硬罩幕圖案（又稱為虛設圖案）圖案轉移而形成。虛設結構DS的設置可以在形成字元線WL以及著陸墊LP的蝕刻過程中改善負載效應，使得陣列區的中心與末端具有相似的輪廓。上述記憶元件100的製程可以參照以下實施例來說明，但不以此為限。

本發明一實施例提供一種記憶元件的製造方法，其步驟如下。首先，請參照圖2A至圖5A，提供基底10。基底10可包括陣列區R1、過渡區R2與繞線區R3。在本實施例中，陣列區R1可以是具有一或多個記憶體單元的記憶體陣列區，繞線區R3可以是具有一或多個字元線接點的繞線區。過渡區R2介於陣列區R1與繞線區R3之間。在一實施例中，基底10可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體（SOI）基底。在本實施例中，基底10為矽基底。

接著，在基底10上形成目標層12。目標層12可以是在方向D3堆疊的堆疊層110。具體來說，如圖5A的放大圖所示，堆疊層110可由下往上依序包括穿隧介電層102、圖案化的浮置閘極層104、閘間介電層106、控制閘極層108、金屬層112以及頂蓋層114。

穿隧介電層102的材料可例如是氧化矽。圖案化的浮置閘極層104可以是沿著方向D2延伸，其材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合。閘間介電層106可例如是由氮化物/氧化物/氮化物/氧化物/氮化物（Nitride/Oxide/Nitride/Oxide/Nitride, NONON）所構成的複合層，但本發明並不限於此，此複合層可為三層、五層或更多層。控制閘極層108的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合。金屬層112的材料可例如是W、TiN或其組合。頂蓋層114的材料可包括介電材料，例如是氮化矽、氮氧化矽或其組合。

然後，在堆疊層110上形成犧牲層14與硬罩幕層16。犧牲層14亦可稱為硬罩幕層。犧牲層14可以是氧化矽層。硬罩幕層16可以是單層或是多層。硬罩幕層16例如是多晶矽層。之後，在硬罩幕層16上形成核心層18。核心層18包括分別在陣列區R1、過渡區R2以及繞線區R3的核心圖案18a、18b、18c。核心圖案18a在方向D1延伸；核心圖案18b、18c在方向D2延伸。方向D1與方向D2彼此垂直。核心圖案18b與核心圖案18a連接，且與核心圖案18c分離。

在一實施例中，核心層18可包括碳化物層。在另一實施例中，核心層18可包括碳化物層以及抗反射層。碳化物層的材料可例如是旋塗碳（spin-on-carbon，SoC）。抗反射層的材料可例如是氮氧化矽。核心層18的形成方法例如先形成碳化物材料層以及抗反射材料層，然後經由微影製程在抗反射材料層上形成光阻圖案。在一些實施例中，在形成光阻圖案之後，還進行修剪製程，以使得所形成的光阻圖案的寬度減少。其後，進行蝕刻製程，將光阻圖案的圖案往下轉移到抗反射材料層以及碳化物材料層。之後，再將光阻圖案移除。

請參照圖2B至圖5B以及圖2C至圖5C，進行自對準雙重圖案化（Self-Aligning Double Patterning，SADP）製程，以在硬罩幕層16上形成間隙壁20。間隙壁20的材料包括氧化物，例如是氧化矽。在替代實施例中，亦可進行自對準四重圖案化（Self-Aligning Quadruple Patterning，SAQP）製程以形成圖案密度更高的間隙壁20。間隙壁20的形成方法例如是先在硬罩幕層16上以及核心層18的頂面與側壁形成間隙壁材料層19，如圖2B至圖5B所示。然後對間隙壁材料層19進行非等向性蝕刻製程，以移除部分的間隙壁材料層19，直至硬罩幕層16以及核心層18的頂面裸露出來，以在核心層18的側壁形成間隙壁20。之後，以間隙壁20以及核心層18為罩幕，繼續進行蝕刻，移除未被間隙壁20以及核心層18覆蓋的硬罩幕層16，以在陣列區R1、過渡區R2以及繞線區R3分別形成硬罩幕圖案16a、16b、16c。在蝕刻硬罩幕層16的過程中，核心層18也會被蝕刻移除，而裸露出硬罩幕圖案16a、16b、16c的部分頂面，如圖2C至圖5C所示。硬罩幕圖案16a在方向D1延伸；硬罩幕圖案16b、16c在方向D2延伸。硬罩幕圖案16b與硬罩幕圖案16a連接，且與硬罩幕圖案16c分離。

請參照圖2D至圖5D以及請參照圖2E至圖5E，進行間隙壁20切分製程（cutting process），以形成彼此分離的間隙壁20a、20b、20c。間隙壁20切分製程說明如下。

首先，請參照圖2D至圖5D，在犧牲層14上形成罩幕層22。罩幕層22例如是圖案化的光阻層。罩幕層22包括罩幕圖案22a、22b、22c。罩幕圖案22a局部覆蓋陣列區R1；罩幕圖案22b覆蓋部分的繞線區R3與過渡區R2；罩幕圖案22c覆蓋另一部分的繞線區R3與過渡區R2。罩幕圖案22a、22b、22c彼此分離。罩幕圖案22a與22b之間以及罩幕圖案22a與22c之間裸露出位於陣列區R1的末端以及位於過渡區R2的一邊（靠近陣列區R1）的間隙壁20、硬罩幕圖案16a、16b以及犧牲層14。罩幕圖案22b與22c之間裸露出位於繞線區R3之中以及位於過渡區R2另一邊（遠離陣列區R1）的間隙壁20、硬罩幕圖案16c、16b以及犧牲層14。

請參照圖2E至圖5E，進行蝕刻製程，例如是非等向性蝕刻製程，移除未被罩幕圖案22a、22b、22c覆蓋的間隙壁20，以形成間隙壁20a、20b、20c。之後，將罩幕圖案22a、22b、22c移除。間隙壁20a彼此分離位於陣列區R1中，且其各自在方向D1上的長度小於陣列區R1中未被硬罩幕圖案16a覆蓋的犧牲層14的長度。間隙壁20b位於過渡區R2中，在方向D2延伸且在方向D2彼此分離排列。間隙壁20c位於繞線區R3中，在方向D2延伸且在方向D2彼此分離排列。

請參照圖2F至圖5H，進行目標層12的圖案化製程，以形成目標圖案12a、12b、12c。目標層12的圖案化製程說明如下。在目標層12是藉由圖2G所示的硬罩幕層16’做為蝕刻罩幕，而硬罩幕層16’的形成方法可參照圖2F至圖5G說明如下。

請參照圖2F至圖5G，在基底10上形成罩幕層24。罩幕層24例如是圖案化的光阻層。罩幕層24具有開口OP1與OP2。開口OP1裸露出在陣列區R1中的間隙壁20a、硬罩幕圖案16a與犧牲層14。開口OP2在方向D1以及D2延伸。開口OP2的形狀例如是由多個十字所組成的雙排梳狀。開口OP2在方向D1裸露出在繞線區R3中的硬罩幕圖案16c與犧牲層14。開口OP2在方向D2裸露出在繞線區R3中的硬罩幕圖案16c。

請參照圖2G至圖5G，以罩幕層24以及間隙壁20a為罩幕，將硬罩幕圖案16a、16b與16c圖案化為硬罩幕層16’。硬罩幕層16’包括硬罩幕圖案16a’、16b’、16c’。硬罩幕圖案16a’覆蓋陣列區R1；硬罩幕圖案16b’覆蓋過渡區R2並延伸到陣列區R1；硬罩幕圖案16c’覆蓋繞線區R3。

硬罩幕圖案16b’又可稱為虛設圖案。硬罩幕圖案16b’例如是呈梳狀。硬罩幕圖案16b’包括主體部mp與多個延伸部ep。主體部mp為實心塊狀體，其沿著方向D2延伸，位於過渡區R2中，且以非零距離d2’與硬罩幕圖案16c’相鄰。多個延伸部ep沿著方向D1延伸，沿著方向D2排列，位於陣列區R1中。多個延伸部ep與主體部mp連接，且以非零距離d1’與硬罩幕圖案16a’相鄰。主體部mp的寬度W ₃’大於每一延伸部ep部的寬度W ₂’，且每一延伸部ep的寬度W ₂’大於每一硬罩幕圖案16a’的寬度W ₁’。依據製程的能力控制硬罩幕圖案16b’與硬罩幕圖案16a’之間的距離d1’，以降低後續蝕刻製程的負載效應。例如將距離d1’控制在小於114nm，例如是30nm至114nm之間。

請參照圖2H至圖5H，以硬罩幕層16’為罩幕，進行蝕刻製程，其可以是非等向性蝕刻製程，例如是反應性離子蝕刻（RIE）製程，以將犧牲層14以及目標層12圖案化，進而形成圖案化的氧化物層以及目標圖案12a、12b、12c。之後再移除罩幕層24以及間隙壁20a。由於硬罩幕圖案16b’與硬罩幕圖案16a’的距離d1’控制在適當的範圍，且為具有實心的塊狀體，因此，在進行蝕刻的過程中可以降低陣列區的R1的中心區與末端區之間的負載效應，使得中心區與末端區之間的目標圖案12a具有相似的輪廓。

目標圖案12a可以包括多個目標圖案12a ₁。多個目標圖案12a ₁位於陣列區R1中，沿著方向D1延伸，沿著方向D2排列。

多個目標圖案12c位於繞線區R3中。多個目標圖案12c包括多個目標圖案12c ₀與12c ₁，其分別沿著方向D2延伸。多個目標圖案12c ₀及12c ₁皆沿著方向D2延伸，沿著方向D1排列。目標圖案12c ₀與目標圖案12c ₁彼此分離，且沿著方向D2排列成一行。目標圖案12c的寬度例如是目標圖案12a ₁的寬度W ₁的4倍至6倍。

目標圖案12b位於多個目標圖案12a ₁與多個目標圖案12c之間。目標圖案12b又稱為虛設結構，例如是呈梳狀。目標圖案12b包括主體部MP與多個延伸部EP。主體部MP為實心塊狀體，其沿著方向D2延伸，位於過渡區R2中，且以非零距離與目標圖案12c相鄰。多個延伸部EP沿著方向D1延伸，沿著方向D2排列，位於陣列區R1中。多個延伸部EP與主體部MP連接，且以非零距離d1與目標圖案12a ₁相鄰，且以非零距離d2與目標圖案12c相鄰。延伸部EP與目標圖案12a ₁之間的距離d1小於114nm，例如是30nm至114nm之間。

延伸部EP的寬度W ₂大於2倍的目標圖案的寬度W ₁，例如是目標圖案的寬度W ₁的2.5倍至3.5倍。主體部MP的寬度W ₃大於延伸部EP的寬度W ₂，例如是目標圖案12a ₁的寬度W ₁的4倍至9倍。

請參照圖1B，目標圖案12a還可以包括多個目標圖案12a ₁₀、12a ₁₁。目標圖案12a ₁₀、12a ₁₁位於目標圖案12a ₁的兩側。目標圖案12a ₁₀、12a ₁₁位於陣列區R1中，沿著方向D1延伸，沿著方向D2排列。目標圖案12a ₁₀、12a ₁₁的寬度例如是目標圖案12a ₁的寬度W ₁的4倍至6倍。

請參照圖1A與圖1B，在一些實施例中，目標圖案12a ₁為包括字元線WL ₁的圖案化的堆疊層110a（如圖5H的局部放大圖所示）。圖案化的堆疊層110a包括穿隧介電層102、圖案化的浮置閘極層104a、閘間介電層106a、控制閘極層108、金屬層112a以及頂蓋層114a。在另一些實施例中，穿隧介電層102也可以被圖案化。圖案化的堆疊層110a的高寬比例如是10至12。目標圖案12a ₁₀、12a ₁₁分別為包括選擇線SG ₁₀與SG ₁₁的圖案化的堆疊層。目標圖案12c ₀、12c ₁分別為包括做為字元線WL ₀的著陸墊LP ₀₁以及字元線WL ₂的著陸墊LP ₂₀的圖案化的堆疊層。目標圖案12b為包括虛設結構DS ₁的圖案化的堆疊層。

雖然上述實施例是以快閃記憶體為例來說明一系列的圖案化的步驟，但本發明不以此為限。在其他實施例中，此圖案化的步驟亦可用以形成動態隨機存取記憶體（DRAM）或類似的目標層/膜。

綜上所述，本發明實施例藉由設置用來形成虛設結構DS的硬罩幕圖案（又稱為虛設圖案）可以在形成字元線以及著陸墊的蝕刻過程中改善負載效應，使得陣列區的中心與末端具有相似的輪廓，避免發生橋接或是缺陷。而且在此情況下，陣列區與繞線區中的目標層可被同時圖案化，進而在陣列區與繞線區中形成不同圖案密度的多個堆疊結構。

10:基底 12:目標層 12a、12a1、12a10、12a11、12b、12c、12c0、12c1:目標圖案 14:犧牲層 16、16’:硬罩幕層 16a、16a’、16b、16b’、16c、16c’:硬罩幕圖案 18:核心層 18a、18b、18c:核心圖案 19:間隙壁材料層 20、20a、20b、20c:間隙壁 22、24:罩幕層 22a、22b、22c:罩幕圖案 50:區域 100:記憶元件 102:穿隧介電層 104、104a:浮置閘極層 106、106a:閘間介電層 108、108a:控制閘極層 110、110a:堆疊層 112、112a:金屬層 114、114a:頂蓋層 A0、A1、A2、A3:區塊 D1、D2、D3:方向 DS、DS ₁、DS ₃:虛設結構 E ₀₀、E ₁₀、E ₂₀、E ₃₀:末端 ep、EP:延伸部 L:長度 LP、LP ₀₁、LP ₂₀、LP ₂₁:著陸墊 mp、MP:主體部 OP1、OP2:開口 R1:陣列區 R2:過渡區 R3:繞線區 SG、SG ₀₁、SG ₁₀、SG ₁₁、SG ₂₀、SG ₂₁、SG ₃₀、SG ₃₁:選擇閘 W ₁、W ₁’、W ₂、W ₂’、W ₃、W ₃’:寬度 WL、WL ₀、WL ₁、WL ₂、WL ₃:字元線 d1、d1’、d2、d2’、d3:距離 III-III、IV-IV、V-V:線

圖1A是本發明一實施例的記憶元件的上視圖。 圖1B是圖1A的區域50的局部放大圖。 圖2A至圖2H是本發明一實施例的記憶元件的製造方法的上視圖。 圖3A至圖3H是圖2A至圖2H的線III-III的剖面圖。 圖4A至圖4H是圖2A至圖2H的線IV-IV的剖面圖。 圖5A至圖5H是圖2A至圖2H的線V-V的剖面圖。

10:基底

50:區域

100:記憶元件

A0、A1、A2、A3:區塊

D1、D2:方向

DS、DS₁、DS₃:虛設結構

E₀₀、E₁₀、E₂₀、E₃₀:末端

EP:延伸部

LP、LP₀₁、LP₂₀、LP₂₁:著陸墊

MP:主體部

R1:陣列區

R2:過渡區

R3:繞線區

SG、SG₀₁、SG₁₀、SG₁₁、SG₂₀、SG₂₁、SG₃₀:選擇閘

WL、WL₀、WL₁、WL₂、WL₃:字元線

Claims (9)

1. 一種記憶元件，包括：基底；多個字元線，在第一方向延伸，在第二方向排列，位於所述基底上；虛設結構，與所述多個字元線的末端相鄰，位於所述基底上，其中所述虛設結構包括：主體部，在所述第二方向延伸；以及多個延伸部，在所述第一方向延伸，且與所述主體部連接，且介於所述主體部與所述多個字元線之間，其中所述虛設結構的所述主體部的寬度大於每一延伸部的寬度，且所述每一延伸部的寬度大於每一字元線的寬度。
2. 如請求項1所述的記憶元件，其中所述虛設結構呈梳狀。
3. 如請求項1所述的記憶元件，其中所述虛設結構的所述主體部為實心塊狀體。
4. 如請求項1所述的記憶元件，更包括兩個選擇閘分別位於所述多個字元線兩側，其中所述主體部的長度小於所述兩個選擇閘之間的距離。
5. 如請求項1所述的記憶元件，更包括多個著陸墊，在所述第二方向延伸，分別與另外多個字元線連接，其中所述虛設結構位於所述多個著陸墊與所述多個字元線之間。
6. 一種記憶元件的製造方法，包括：提供基底；在所述基底上形成目標層與硬罩幕層；將所述硬罩幕層圖案化，以形成圖案化的硬罩幕層，所述圖案化的硬罩幕層包括：多個第一圖案、第二圖案與多個第三圖案，其中所述多個第一圖案，在第一方向延伸且在第二方向排列，所述第二圖案呈梳狀且位於所述多個第一圖案與所述第三圖案之間，所述多個第三圖案在所述第二方向延伸且在所述第一方向排列；以及以所述圖案化的硬罩幕層，將所述多個第一圖案、所述第二圖案以及所述多個第三圖案轉移至所述目標層，以形成多個字元線、梳狀虛設結構以及多個著陸墊。
7. 如請求項6所述的記憶元件的製造方法，其中所述第二圖案包括主體部與多個延伸部，所述主體部在所述第二方向延伸，所述多個延伸部在第一方向延伸且在所述第二方向排列。
8. 如請求項7所述的記憶元件的製造方法，其中所述主體部的寬度大於每一延伸部的寬度，且所述每一延伸部的寬度大於每一第一圖案的寬度。
9. 如請求項7所述的記憶元件的製造方法，其中所述主體部為實心塊狀體。

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