TWI820599B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

實施方式提供一種能夠謀求使強度及資料讀出相關特性提高的半導體記憶裝置及其製造方法。  實施方式之半導體記憶裝置具有積層體與第1～第5絕緣體。積層體具有沿第1方向積層之複數個第1導電層、第1導電層下方之第2導電層及第1導電層上方之第3導電層。第1絕緣體及第2絕緣體貫通積層體，且沿與第1方向交叉之第2方向延伸。第1絕緣體將複數個第1導電層、第2導電層及第3導電層於與第1方向及第2方向交叉之第3方向上分斷。第3絕緣體位於第1絕緣體與第2絕緣體之間，沿第2方向延伸，且將複數個第1導電層、第2導電層及第3導電層於第3方向上分斷。第4絕緣體及第5絕緣體設置於相鄰之第3絕緣體間，且沿第1及第2方向延伸。第4絕緣體及第5絕緣體分別將第2導電層及第3導電層各自於第3方向上分斷。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施方式係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
已知有記憶胞三維地積層所得之NAND(Not AND，反及)型快閃記憶體。
[發明所欲解決之問題]
本發明之實施方式提供一種能夠實現強度及與資料讀出有關之特性之提高的半導體記憶裝置及半導體記憶裝置之製造方法。
實施方式之半導體記憶裝置具有積層體、第1柱狀體、第1絕緣體、第2絕緣體、第3絕緣體、第4絕緣體及第5絕緣體。積層體具有第1導電層、第2導電層及第3導電層。第1導電層沿第1方向積層。第2導電層配置於複數個第1導電層之下方。第3導電層配置於複數個第1導電層之上方。第1柱狀體沿第1方向貫通積層體，且包含半導體層。第1絕緣體沿第1方向貫通積層體，且沿與第1方向交叉之第2方向延伸。第1絕緣體將複數個第1導電層、第2導電層及第3導電層於與第1方向及第2方向交叉之第3方向上分斷。第2絕緣體配置於與第1絕緣體在第3方向上相隔之位置，沿第1方向貫通積層體，且沿第2方向延伸。第2絕緣體將複數個第1導電層、第2導電層及第3導電層於第3方向上分斷。第3絕緣體具有第1部分、及於第2方向上與第1部分分開配置之第2部分。第1部分及第2部分於第3方向上位於第1絕緣體與第2絕緣體之間，沿第1方向貫通積層體，且沿第2方向延伸。第1部分及第2部分將複數個第1導電層、第2導電層及第3導電層於第3方向上分斷。第4絕緣體設置於第1部分與第2部分之間，且沿第1方向及第2方向延伸。第4絕緣體將第2導電層於第3方向上分斷。第5絕緣體設置於第1部分與第2部分之間，且沿第1方向及第2方向延伸。第5絕緣體將第3導電層於第3方向上分斷。
以下，參照圖式對實施方式之半導體記憶裝置及半導體記憶裝置之製造方法進行說明。於以下之說明中，對具有相同或類似之功能之構成標註相同符號。並且，有時省略其等構成之重複說明。圖式係模式圖或概念圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。於本申請案中，「連接」並不限定於物理連接之情形，亦包括電性連接之情形。於本申請案中，「平行」、「正交」或「相同」亦分別包括「大致平行」、「大致正交」或「大致相同」之情形。於本申請案中，「沿A方向延伸」例如指A方向之尺寸較下述之X方向、Y方向及Z方向之各尺寸中之最小尺寸大。此處言及之「A方向」為任意方向。
先對X方向、Y方向、Z方向進行定義。X方向及Y方向係與下述基板30之表面大致平行之方向。X方向與Y方向相互正交。Z方向係與X方向及Y方向正交，且遠離基板30之方向。但，該等表達係為了方便起見而採用，並不規定重力方向。於本實施方式中，Z方向係「第1方向」之一例。
於以下參照之圖式中，例如，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於用於形成半導體記憶裝置1之基板30之表面之鉛直方向。於俯視圖中，為了容易看圖而適當對一部分構成附加影線。俯視圖中所附加之影線未必與附加有影線之構成要素之素材或特性有關。於俯視圖及剖視圖之各圖中，為了容易看圖而適當省略了配線、接點、層間絕緣膜等一部分構成要素之圖示。
(第1實施方式)
圖1係表示半導體記憶裝置1及記憶體控制器2之方塊圖。半導體記憶裝置1係非揮發性之半導體記憶裝置，例如為NAND型快閃記憶體。半導體記憶裝置1例如具備記憶胞陣列10、列解碼器11、感測放大器12、及定序器13。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。各區塊BLK係非揮發性之記憶胞電晶體MT(參照圖2)之集合。於記憶胞陣列10中設置有複數個位元線及複數個字元線。各記憶胞電晶體MT與1根位元線及1根字元線連接。關於記憶胞陣列10之詳細構成，將於下文進行敍述。
列解碼器11基於自外部之記憶體控制器2接收到之位址資訊ADD，選擇1個區塊BLK。列解碼器11藉由對複數個字元線分別施加所需電壓，而控制對於記憶胞陣列10之資料之寫入動作及讀出動作。
感測放大器12根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所需電壓。感測放大器12基於位元線之電壓對記憶胞電晶體MT中所記憶之資料進行判定，並將判定後之讀出資料DAT發送至記憶體控制器2。
定序器13基於自記憶體控制器2接收到之指令CMD，控制整個半導體記憶裝置1之動作。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。半導體裝置可列舉例如SD(註冊商標)卡之類的記憶卡或SSD(Solid State Drive，固態驅動器)等。
接下來，對記憶胞陣列10之電氣構成進行說明。
圖2係表示記憶胞陣列10之一部分等效電路之圖。圖2中抽取記憶胞陣列10中包含之一個區塊BLK而進行表示。區塊BLK包含複數個(例如4個)串STR0～STR3。
各串STR0～STR3係複數個NAND串NS之集合體。各NAND串NS之一端連接於位元線BL0～BLm(m為1以上之整數)中之任一個。NAND串NS之另一端連接於源極線SL。各NAND串NS包含複數個記憶胞電晶體MT0～MTn(n為1以上之整數)、第1選擇電晶體S1、及第2選擇電晶體S2。
複數個記憶胞電晶體MT0～MTn相互串聯地電性連接。記憶胞電晶體MT包含控制閘極及記憶體積層膜(例如電荷儲存膜)，非揮發地記憶資料。記憶胞電晶體MT根據施加至控制閘極之電壓，使記憶體積層膜之狀態變化(例如將電荷儲存至電荷儲存膜中)。記憶胞電晶體MT之控制閘極連接於對應之字元線WL0～WLn中之任一個。記憶胞電晶體MT經由字元線WL與列解碼器11電性連接。
各NAND串NS中之第1選擇電晶體S1連接於複數個記憶胞電晶體MT0～MTn與任一個位元線BL0～BLm之間。第1選擇電晶體S1之汲極連接於任一個位元線BL0～BLm。第1選擇電晶體S1之源極連接於記憶胞電晶體MTn。各NAND串NS中之第1選擇電晶體S1之控制閘極連接於任一個選擇閘極線SGD0～SGD3。第1選擇電晶體S1經由選擇閘極線SGD與列解碼器11電性連接。第1選擇電晶體S1於特定之電壓被施加至選擇閘極線SGD0～SGD3中之任一個時，連接NAND串NS與位元線BL。
各NAND串NS中之第2選擇電晶體S2連接於複數個記憶胞電晶體MT0～MTn與源極線SL之間。第2選擇電晶體S2之汲極連接於記憶胞電晶體MT0。第2選擇電晶體S2之源極連接於源極線SL。第2選擇電晶體S2之控制閘極連接於選擇閘極線SGS。第2選擇電晶體S2經由選擇閘極線SGS與列解碼器11電性連接。第2選擇電晶體S2於特定之電壓被施加至選擇閘極線SGS時，連接NAND串NS與源極線SL。
再者，記憶胞陣列10亦可為除了上文所說明之構成以外之其他電路構成。例如，各區塊BLK包含之各串STR之個數、各NAND串NS包含之記憶胞電晶體MT、以及選擇電晶體STD及STS之個數亦可變更。又，NAND串NS亦可包含1個以上之虛設電晶體。
圖3A係表示第1實施方式之半導體記憶裝置1之一部分之俯視圖。圖3B係沿著圖3A中之A-A'面之剖視圖。圖3C係沿著圖3A中之B-B'面之剖視圖。
如圖3A所示，第1實施方式之半導體記憶裝置1包含記憶胞陣列10、及例如設置於積層體20之X軸方向之兩端之階梯部分S。第1狹縫ST1及第2狹縫ST2自積層體20之一階梯部分S經過記憶胞陣列10設置至另一階梯部分S。第3狹縫SST、第6狹縫SHE亦同樣地，自積層體20之一階梯部分S經過記憶胞陣列10設置至另一階梯部分S。
接下來，對半導體記憶裝置1之記憶胞陣列10之構造之一例進行說明。記憶胞陣列10具有胞陣列區域與周邊區域。於胞陣列區域中集成有NAND串NS。於周邊區域中配置控制胞陣列區域之周邊電路。周邊區域可與胞陣列區域於X方向或Y方向上鄰接，亦可相對於胞陣列區域積層於Z方向上。以下，表示周邊區域相對於胞陣列區域積層於Z方向上之示例。
如圖3A、圖3B所示，半導體記憶裝置1之記憶胞陣列10具有基板30、電路層PE、積層體20、複數個柱狀體CL、第1絕緣體41、第2絕緣體42、第3絕緣體43、第4絕緣體44、及第5絕緣體45。於本實施方式中，柱狀體CL係「第1柱狀體」之一例。
基板30例如為矽基板。於基板30之表面區域中存在複數個元件分離區域30A。元件分離區域30A例如包含矽氧化物。於鄰接之元件分離區域30A之間存在電晶體Tr之源極區域及汲極區域。
電路層PE位於基板30上。電路層PE包含半導體記憶裝置1之列解碼器11、感測放大器12、及定序器13。電路層PE例如包含複數個電晶體Tr、複數個配線層D0、D1及複數個通孔C1、C2。複數個電晶體Tr、複數個配線層D0、D1及複數個通孔C1、C2位於絕緣層E1內。絕緣層E1例如包含矽氧化物。通孔C1將電晶體Tr之源極區域或汲極區域與配線層D0連接。通孔C2將電晶體Tr之閘極區域與配線層D1連接。各配線層D0及配線層D1於X方向及Y方向上擴展。配線層D1連接於接觸插塞CP1。通孔C1、C2及配線層D0、D1例如包含鎢。
積層體20於Z方向上具有導電層21、複數個導電層25、絕緣層22、及複數個絕緣層24。導電層21、25與絕緣層22、24交替地積層。複數個導電層21、25分別於X方向及Y方向上擴展。複數個絕緣層22、24分別於X方向及Y方向上擴展。複數個絕緣層24與複數個導電層25於Z方向上逐層交替地積層。
絕緣層22與複數個絕緣層24分別於X方向及Y方向上擴展。絕緣層22與複數個絕緣層24例如包含矽氧化物。絕緣層22位於導電層21與導電層25之間。絕緣層24位於在Z方向上相鄰之導電層25之間。絕緣層24將於Z方向上相鄰之2個導電層25之間絕緣。絕緣層24之層數由導電層25之層數決定。
複數個導電層25分別於X方向及Y方向上擴展。即，各導電層25形成為沿著X方向及Y方向擴展之板狀。導電層25例如為鎢、摻雜有雜質之多晶矽。導電層25之層數為任意。
複數個導電層25包含：複數個第1導電層25A，其等沿Z方向積層；第2導電層25B，其於Z方向上位於基板30與複數個第1導電層25A之間；及第3導電層25C，其於Z方向上位於相對於複數個第1導電層25A與基板30相反之一側。複數個導電層25例如於功能上分為3個。複數個導電層25作為源極側之選擇閘極線SGS、字元線WL、汲極側之選擇閘極線SGD中之任一個發揮功能。
導電層25中，自積層體20之下方起至少一層第2導電層25B作為源極側之選擇閘極線(源極側選擇閘極線)SGS發揮功能。作為源極側選擇閘極線SGS發揮功能之導電層25可為單層，亦可為複數層。即，源極側選擇閘極線SGS可由1層導電層25構成，亦可由複數個導電層25構成。又，當源極側選擇閘極線SGS由複數層構成時，各導電層25亦可由互不相同之導電體構成。
導電層25中，自積層體20之上方起至少一層第3導電層25C作為汲極側之選擇閘極線(汲極側選擇閘極線)SGD發揮功能。作為汲極側選擇閘極線SGD發揮功能之第3導電層25C可為單層，亦可為複數層。即，汲極側選擇閘極線SGD可由1層第3導電層25C構成，亦可由複數個第3導電層25C構成。又，當汲極側選擇閘極線SGD由複數層構成時，各第3導電層25C可由互不相同之導電體構成。
導電層25中，除源極側選擇閘極線SGS及汲極側選擇閘極線SGD以外之導電層25作為字元線WL發揮功能。作為字元線WL發揮功能之導電層25例如包圍柱狀體CL之外周。
複數個導電層25例如包含導電性金屬。導電性金屬例如為鎢。複數個導電層25例如亦可為摻雜有雜質之多晶矽。
導電層21配置於電路層PE之上部。導電層21包含半導體層21A、21B、21C。半導體層21A位於電路層PE上。半導體層21B位於半導體層21A上。半導體層21C位於半導體層21B上。半導體層21A、21B、21C之詳情將於下文進行敍述。
覆蓋絕緣層50位於積層體20之最上層之絕緣層24上。覆蓋絕緣層50將積層體20與位元線BL之間絕緣。覆蓋絕緣層50例如包含矽氧化物。
位元線BL例如呈沿Y方向延伸之線狀形成於覆蓋絕緣層50上，與任一個柱狀體CL及接觸插塞(未圖示)電性連接。複數個位元線BL於未圖示之區域中沿X方向排列。
複數個柱狀體CL設置於積層體20內。複數個柱狀體CL分別沿Z方向延伸。複數個柱狀體CL例如分別沿Z方向貫通積層體20。柱狀體CL之下部與半導體層21A相接。柱狀體CL之上部與覆蓋絕緣層50相接。
圖4A係將半導體記憶裝置1之柱狀體CL之附近放大所得之剖視圖。圖4B係將半導體記憶裝置1之柱狀體CL之附近沿著導電層25切斷所得之剖視圖。圖4A係將柱狀體CL以YZ面切斷所得之剖面，圖4B係將柱狀體CL以XY面切斷所得之剖面。複數個柱狀體CL分別形成於記憶體孔MH內，自內側起依序具有絕緣芯60、半導體層61、及記憶體積層膜62。
絕緣芯60沿Z方向延伸，且呈柱狀。絕緣芯60例如包含矽氧化物。自Z方向觀察時，絕緣芯60設置於記憶體孔MH之包括中心軸之中央部。
半導體層61沿Z方向延伸。半導體層61例如形成為環狀，被覆絕緣芯60之外側面(外周面)。半導體層61例如包含矽。矽例如係使非晶矽結晶化所得之多晶矽。半導體層61作為第1選擇電晶體S1、複數個記憶胞電晶體MT及第2選擇電晶體S2之各通道發揮功能。此處言及之「通道」係源極側與汲極側之間之載子之流路。
記憶體積層膜62沿Z方向延伸。記憶體積層膜62被覆半導體層61之外側面(外周面)。記憶體積層膜62位於記憶體孔MH之內側面(內周面)與半導體層61之外側面(外周面)之間。記憶體積層膜62例如包含隧道絕緣膜63、電荷儲存膜64、及覆蓋絕緣膜65。該等複數個膜自半導體層61側按照隧道絕緣膜63、電荷儲存膜64、覆蓋絕緣膜65之順序設置。
隧道絕緣膜63被覆半導體層61之外側面。即，隧道絕緣膜63位於電荷儲存膜64與半導體層61之間。隧道絕緣膜63例如包含矽氧化物或矽氧化物與矽氮化物。隧道絕緣膜63係半導體層61與電荷儲存膜64之間之電位障壁。
電荷儲存膜64被覆隧道絕緣膜63之外側面。即，電荷儲存膜64位於各導電層25與隧道絕緣膜63之間。電荷儲存膜64例如包含矽氮化物。電荷儲存膜64與複數個導電層25之各者交叉之部分分別作為電晶體發揮功能。記憶胞電晶體MT根據電荷儲存膜64與複數個導電層25之各者交叉之部分(電荷儲存部)內有無電荷、或者所儲存之電荷量而保存資料。電荷儲存部位於各導電層25與半導體層61之間，且周圍被絕緣材料包圍。電荷儲存部係所謂浮閘構造。
如圖4A所示，覆蓋絕緣膜65例如位於各絕緣層24與電荷儲存膜64之間。覆蓋絕緣膜65例如包含矽氧化物。覆蓋絕緣膜65於加工時保護電荷儲存膜64免受蝕刻。覆蓋絕緣膜65可不存在，亦可局部殘留於導電層25與電荷儲存膜64之間而用作阻擋絕緣膜。
又，亦可於各導電層25與絕緣層24之間、及各導電層25與記憶體積層膜62之間具有阻擋絕緣膜25a、障壁膜25b。阻擋絕緣膜25a抑制反向穿隧。反向穿隧係自導電層25朝向記憶體積層膜62之電荷返回之現象。障壁膜25b使導電層25與阻擋絕緣膜25a之間之密接性提高。阻擋絕緣膜25a例如係氧化矽膜或金屬氧化物膜。金屬氧化物之一例係鋁氧化物。例如導電層25為鎢時，作為一例，障壁膜25b為氮化鈦與鈦之積層構造膜。
圖4C係將半導體記憶裝置1之導電層21之附近放大所得之剖視圖。圖4C係將導電層21及柱狀體CL以YZ面切斷所得之剖面。如上所述，導電層21例如包含半導體層21A、半導體層21B、半導體層21C。導電層21連接於複數個柱狀體CL各者。導電層21例如形成為沿著X方向及Y方向擴展之板狀，作為源極線SL發揮功能。
半導體層21A位於電路層PE上。半導體層21A例如為n型半導體。半導體層21A例如為摻雜有雜質之多晶矽。半導體層21B位於半導體層21A上。半導體層21B與柱狀體CL之半導體層61相接。半導體層21B例如為摻雜有雜質之磊晶膜。半導體層21B例如包含磷。半導體層21C位於半導體層21B上。半導體層21C例如為n型或非摻雜之半導體。
此處，如圖3A所示，本實施方式之半導體記憶裝置1於自Z方向俯視時具有複數個狹縫(參照下述第1～第5狹縫)。複數個狹縫係將積層體20於Y方向上劃分之槽。複數個狹縫均沿X方向延伸。
複數個狹縫大致分為第1狹縫ST1、第2狹縫ST2、第3狹縫SST、第4狹縫ST4、第5狹縫ST5、第6狹縫SHE。
第1狹縫ST1及第2狹縫ST2均為深狹縫，貫通積層體20，自覆蓋絕緣層50之上表面到達導電層21。第2狹縫ST2配置於與第1狹縫ST1在Y方向上相隔之位置處。
第3狹縫SST係深狹縫，貫通積層體20，自覆蓋絕緣層50之上表面到達導電層21。第3狹縫SST於自Z方向俯視時，沿X方向延伸，且設置成虛線狀。
第4狹縫ST4設置於積層體20中與第2導電層25B(源極側選擇閘極線SGS)對應之位置且於X方向上相鄰之第3狹縫SST之間，將第2導電層25B於Y方向上劃分。
第5狹縫ST5設置於積層體20中與第3導電層25C(汲極側選擇閘極線SGD)對應之位置，將第3導電層25C於Y方向上劃分。第5狹縫ST5於自Z方向俯視時，沿X方向延伸，且以跨及在X方向上相鄰之第3狹縫SST之間的方式設置。第6狹縫SHE係淺狹縫，自覆蓋絕緣層50之上表面設置至積層體之中途為止。
第1絕緣體41、第2絕緣體42分別設置於第1狹縫ST1及第2狹縫ST2內。即，第1絕緣體41、第2絕緣體42分別沿著Z方向自覆蓋絕緣層50之上表面至導電層21為止設置於積層體20內。第1絕緣體41於自Z方向俯視時，沿著X方向延伸，第2絕緣體42於與第1絕緣體41在Y方向上不同之位置處沿著X方向延伸。藉由第1絕緣體41及第2絕緣體42，將第1導電層25A、第2導電層25B及第3導電層25C於Y方向上分斷。將第1絕緣體41、第2絕緣體42之各者例如包含矽氧化物。第1絕緣體41與第2絕緣體42之間之積層體20稱為區塊(BLOCK)，例如構成資料抹除之最小單位。
第3絕緣體43設置於較深之第3狹縫SST內，該第3狹縫SST於俯視時設置成虛線狀。即，第3絕緣體43於Y方向上在第1絕緣體41與第2絕緣體42之間具有於X方向上相互分開之複數個絕緣體43a、43b。此處言及之絕緣體43a係第1部分之一例，絕緣體43b係第2部分之一例。又，第3絕緣體43沿著Z方向自覆蓋絕緣層50之上表面至導電層21為止設置於積層體20內，且於X方向上設置成虛線狀。第3絕緣體43例如包含矽氧化物。
第4絕緣體44設置於第4狹縫ST4內，該第4狹縫ST4設置於與第2導電層25B(源極側選擇閘極線SGS)對應之位置處。即，第4絕緣體44於積層體20之基板30側之下部區域中，以沿Z方向及X方向延伸之方式設置於在X方向上相鄰之第3狹縫SST之間(絕緣體43a、43b之間)。藉由第4絕緣體44，將第2導電層25B於Y方向上劃分。第4絕緣體44亦可設置成與絕緣體43a、43b之端部相接。又，第4絕緣體44配置於自Z方向俯視時與下述第5絕緣體45重疊之位置處。
第5絕緣體45設置於第5狹縫ST5內，該第5狹縫ST5設置於與第3導電層25C(汲極側選擇閘極線SGD)對應之位置處。即，第5絕緣體45於積層體20之位元線BL側之上部區域中，以跨及在X方向上相鄰之第3狹縫SST之間(絕緣體43a、43b之間)之方式設置。再者，於圖3A中，第5絕緣體45之X方向之兩端部設置於在Z方向上與第3絕緣體43(絕緣體43a、43b)重疊之位置處，但第5絕緣體45之X方向之兩端部亦可設置成與絕緣體43a、43b之端部相接。又，第5絕緣體45於積層體20之位元線BL側之上部區域中，以沿Z方向及X方向延伸之方式設置。藉由第5絕緣體45，將第3導電層25C於Y方向上劃分。又，第5絕緣體45配置於自Z方向俯視時與第4絕緣體44重疊之位置處。
第4絕緣體44與第5絕緣體45之Y方向之寬度宜設為第3絕緣體(即第3狹縫SST)之Y方向之寬度以下。第3狹縫SST於形成第4絕緣體44及第5絕緣體45之後形成，之後將進行詳細敍述。因此，藉由將第4絕緣體44與第5絕緣體45各自之Y方向之寬度設為第3絕緣體(第3狹縫SST)之Y方向之寬度以下，可將與第3狹縫SST之形成位置對應之第4絕緣體44及第5絕緣體45去除。其結果，可穩定地實施利用第3狹縫SST之替換處理。
又，於X方向上相鄰之第3狹縫SST之間(絕緣體43a、43b之間)之距離(間隔)越大，越能防止指狀件(finger)之歪扭。但，若該距離過大，則擔心替換處理時積層體20產生撓曲。因此，於X方向上相鄰之第3狹縫SST之間(絕緣體43a、43b之間)之距離(間隔)宜於能夠防止替換處理時之積層體20之撓曲之範圍內設定。
又，於與第2導電層25B(源極側選擇閘極線SGS)及第3導電層25C(汲極側選擇閘極線SGD)對應之位置處分別設置第4絕緣體44及第5絕緣體45，另一方面，Z方向上之第4絕緣體44與第5絕緣體45之間之第1導電層25A(字元線WL)自第1絕緣體41沿Y方向延伸至第2絕緣體42。即，雖然第3狹縫SST之間(絕緣體43a、43b之間)之第2導電層25B及第3導電層25C被分斷，但第1導電層25A(字元線WL)未被分斷，而是於第1絕緣體41與第2絕緣體42之間連續地連接。
第6絕緣體46設置於第6狹縫SHE內。第6絕緣體46沿著Z方向自積層體20之上端設置至積層體20之中途為止。
如上所述，設置至積層體20之中途為止之第5絕緣體45於積層體20之上部區域中貫通形成汲極側選擇閘極線SGD之第3導電層25C。形成汲極側選擇閘極線SGD之第3導電層25C於形成1個區塊之第1絕緣體41與第2絕緣體42之間之積層體20中，於隔著第3絕緣體43(第3狹縫SST)之其Y方向兩側相互隔開。
於本實施方式中，自Z方向俯視時，第1絕緣體41與第2絕緣體42之間之區域稱為“區塊BLK”，第1絕緣體41與第3絕緣體43之間以及第2絕緣體42與第3絕緣體43之間之區域稱為“指狀件F”，由鄰接之第1絕緣體41與第6絕緣體46、鄰接之第3絕緣體43與第6絕緣體46或鄰接之2個第6絕緣體46分隔之區域稱為“串STR”。
於本實施方式中，針對該等指狀件F中之每一個，由第3絕緣體43分隔而形成汲極側選擇閘極線SGD，因此，於資料寫入及讀出時，可藉由汲極側選擇閘極線SGD將區塊BLK內之1個指狀件F設為選擇狀態。再者，1個指狀件F內包含之串STR之數量不限，串STR之數量例如為奇數。
又，如圖3A所示，複數個柱狀體CL例如自Z方向俯視時於Y方向上呈交錯狀排列。各串STR中於Y方向上交錯地排列之柱狀體CL之數量例如相同。於圖3A所示之各串STR內，4個柱狀體CL於Y方向上交錯地排列。再者，第6狹縫SHE藉由利用蝕刻將對應位置之柱狀體CL之至少一部分去除而形成。因此，形成於與第6狹縫SHE對應之位置處之柱狀體CL有時於俯視時呈其一部分被切除之形狀。
再者，半導體記憶裝置1之記憶胞陣列之平面佈局不限於圖3A所示之佈局，亦可為其他佈局。例如，相鄰之1個串STR內之柱狀體CL之個數及配置可適當變更。
第1實施方式之半導體記憶裝置1藉由配置成虛線狀之第3絕緣體43(絕緣體43a、43b)，能夠使對於指狀件F之歪扭之強度提高。進而，於在X方向上相鄰之第3絕緣體43(絕緣體43a、43b)之間，以將第2導電層25B(源極側選擇閘極線SGS)及第3導電層25C(汲極側選擇閘極線SGD)分斷之方式設置有第4絕緣體44及第5絕緣體45。藉由該等，於資料寫入及讀出時，可將區塊BLK內之一指狀件F設為選擇狀態，並且由第3絕緣體43分隔出之另一指狀件F可設為非選擇狀態。並且，非選擇狀態之指狀件F(即，未讀出之指狀件F)內之串STR成為浮動狀態，因此，當對第1導電層25A(WL)施加電壓時，串STR亦隨之一起升壓，從而能夠保持串STR與第1導電層25A(WL)之電位差。其結果，可避免非選擇狀態之串STR之讀出電壓之影響，從而能夠改善讀取干擾(Read Disturb)。
又，第1實施方式之半導體記憶裝置1並非於區塊BLK之分斷部分(即第1絕緣體41與第2絕緣體42)，而是於區塊BLK之內側區域(被第1絕緣體41與第2絕緣體42包圍之區域)設置將第2導電層25B(源極側選擇閘極線SGS)分斷之第4絕緣體44。進而，於該第4絕緣體44之X方向之兩側分別設置有貫通積層體20之第3絕緣體43。藉此，可確保整個區塊BLK之強度(尤其是抗彎強度)，並且抑制由第4絕緣體44分斷之鄰接之指狀件F之讀取干擾(Read Disturb)之影響。
此處言及之「讀取干擾」係指於資料之讀出動作時，於與資料讀出對象之記憶胞不同之記憶胞(以下，稱為「非讀出對象記憶胞」)中產生電場，受該電場之影響而導致非讀出對象記憶胞保持之電荷量發生變化(例如電荷增加)。
(第1變化例)
對第1實施方式之半導體記憶裝置1之第1變化例進行說明。
圖5A～圖5C係表示第1變化例之半導體記憶裝置1A之一部分之剖視圖。第1變化例之半導體記憶裝置1A之除了以下說明之構成以外之構成與第1實施方式之半導體記憶裝置1相同。
第1變化例之半導體記憶裝置1A亦可於在X方向上相鄰之第3絕緣體43之間(絕緣體43a與43b之間)具有沿第1方向貫通積層體20之複數個第2柱狀體CLd。即，於第1變化例中，於在X方向上相鄰之第3絕緣體43之間(絕緣體43a與43b之間)之積層體20內，除了設置有第4絕緣體44與第5絕緣體45以外，還設置有複數個第2柱狀體CLd。
如上所述，於X方向上相鄰之第3絕緣體43之間(絕緣體43a、43b之間)之距離(間隔)越大，越能防止指狀件之歪扭。但，若該距離過大，則擔心替換處理時積層體20產生撓曲。因此，於第1變化例中，藉由於在X方向上相鄰之第3絕緣體43之間設置複數個第2柱狀體CLd作為加強材，能夠防止指狀件之歪扭，並且亦能夠防止積層體20之撓曲。進而，藉由複數個第2柱狀體CLd，加強了相鄰之第3絕緣體43間之積層體20，因此，可使相鄰之第3絕緣體43間之距離(間隔)較第1實施方式大。其結果，與第1實施方式相比，第1變化例之半導體裝置能夠進一步防止指狀件之歪扭。
此處，第2柱狀體CLd作為加強材發揮功能。因此，第2柱狀體CLd之膜構成並無特別限定，就製造效率之觀點而言，亦可與柱狀體CL之膜構成(參照圖4A及圖4B)相同。
又，藉由第1變化例之構成，除了上述效果以外，與第1實施方式同樣地，亦可避免非選擇狀態之串之讀出電壓之影響。
(製造方法)
接下來，對第1實施方式之半導體記憶裝置1之製造方法進行說明。圖6～圖14C係用於說明第1實施方式之半導體記憶裝置1之製造方法之剖視圖或俯視圖。再者，圖14A係表示半導體記憶裝置1之製造過程之俯視圖。圖14B係沿著圖14A中之X-X'面之剖視圖，圖14C係沿著圖14A中之Y-Y'面之剖視圖。
首先，如圖6所示，於基板30內形成元件分離區域30A，並於電路層PE內形成電晶體Tr(參照圖1)。電晶體Tr可利用眾所周知之方法製作。又，於電路層PE內，於絕緣層E1內形成與電晶體Tr電性連接之複數個配線層D0、D1及複數個通孔C1、C2。複數個配線層D0、D1及複數個通孔C1、C2可利用眾所周知之方法製作。
繼而，於電路層PE之上依序積層半導體層21A、中間膜21Ba、第1犧牲膜21Bb、中間膜21Bc、半導體層21C、絕緣層22。中間膜21Ba及中間膜21Bc例如包含矽氧化物。第1犧牲膜21Bb例如係矽氮化物。半導體層21A、半導體層21C、絕緣層22與上述者相同。
繼而，如圖7所示，於絕緣層22上，交替地積層絕緣層24與犧牲膜85而形成第1積層體20A。此時，絕緣層24與犧牲膜85積層至與第2導電層25B(源極側選擇閘極線SGS)對應之高度、即與第4絕緣體44對應之高度為止。
絕緣層24為上文敍述之絕緣層24，例如包含矽氧化物。犧牲膜85例如包含矽氮化物。
繼而，以貫通第1積層體20A之方式，於積層之絕緣層24與犧牲膜85中形成沿X方向延伸之第4狹縫ST4。第4狹縫ST4自位於最上部之犧牲膜85之上表面到達絕緣層22之中途為止。第4狹縫ST4藉由蝕刻而製作。例如，自位於最上部之犧牲膜85之上表面各向異性蝕刻至絕緣層22。各向異性蝕刻例如係反應性離子蝕刻(RIE)。其後，將絕緣體填埋至第4狹縫ST4內，形成第4絕緣體44。第4絕緣體44例如包含矽氧化物。
繼而，如圖8所示，於第1積層體20A及第4絕緣體44上繼續交替地積層絕緣層24與犧牲膜85，進而在位於最上部之犧牲膜85上成膜覆蓋絕緣層50而形成第2積層體20B。
繼而，如圖9所示，於圖8所示之第2積層體20B中形成記憶體孔MH。記憶體孔MH自第2積層體20B之上表面到達半導體層41A之中途為止。記憶體孔MH藉由蝕刻而製作。例如，自第2積層體20B之上表面各向異性蝕刻至半導體層21A。各向異性蝕刻例如係反應性離子蝕刻(RIE)。
繼而，於記憶體孔MH內依序形成記憶體積層膜62、半導體層61、絕緣芯60。記憶體孔MH由記憶體積層膜62、半導體層61及絕緣芯60填充。藉此，於記憶體孔MH內形成柱狀體CL。
繼而，如圖10所示，於形成有柱狀體CL之積層體上成膜覆蓋絕緣層51。其後，於第2積層體20B中形成第1狹縫ST1、第2狹縫ST2，並且形成如圖3A及圖3B所示之第3狹縫SST。第3狹縫SST並未於圖10中圖示出，但如圖3A及圖3B所示，自Z方向俯視時，沿X方向延伸，且形成為虛線狀。第1狹縫ST1、第2狹縫ST2係深狹縫，均自第2積層體20B之上表面延伸至犧牲膜21Bb之中途為止。第3狹縫SST亦同樣為深狹縫，自第2積層體20B之上表面延伸至犧牲膜21Bb之中途為止。因此，以沿X方向延伸之方式形成於第2積層體20B之下部之第4絕緣體44之一部分藉由第3狹縫SST被去除，僅殘留於在X方向上相鄰之第3狹縫SST之間(參照圖3A)。第1狹縫ST1、第2狹縫ST2及第3狹縫SST藉由各向異性蝕刻而形成。於第1狹縫ST1、第2狹縫ST2及第3狹縫SST各自之內壁形成擋止膜86。擋止膜86例如為矽氧化物。
繼而，如圖11所示，經由第1狹縫ST1、第2狹縫ST2及第3狹縫SST對犧牲膜21Bb進行各向同性蝕刻。犧牲膜21Bb藉由各向同性蝕刻而去除。各向同性蝕刻係使用與矽氧化物相比能夠更快地蝕刻矽氮化物之蝕刻劑而進行。又，藉由進一步蝕刻，亦將記憶體積層膜62之一部分去除。將記憶體積層膜62中之因犧牲膜21Bb被去除而露出之部分去除。藉由將記憶體積層膜62之一部分去除，而使半導體層61之一部分露出。記憶體積層膜62之蝕刻係使用與矽氮化物相比能夠更快地蝕刻矽氧化物之蝕刻劑而進行。於記憶體積層膜62之蝕刻中，中間膜21Ba、21Bc及擋止膜86亦與記憶體積層膜62同時被去除。於半導體層41A與半導體層41C之間形成空間Sp。
繼而，如圖12所示，經由第1狹縫ST1、第2狹縫ST2及第3狹縫SST，利用半導體材料將空間Sp內填埋，形成半導體層21B。藉此，露出之半導體層61與半導體層21B接觸。半導體層21B之材料為上文敍述之材料。半導體層21B例如包含磷。
繼而，如圖13所示，將犧牲膜85替換成導電層25(25A、25B、25C)。首先，經由第1狹縫ST1、第2狹縫ST2及第3狹縫SST將犧牲膜85去除。犧牲膜85藉由各向同性蝕刻而去除。各向同性蝕刻使用與矽氧化物及多晶矽相比能夠更快地蝕刻矽氮化物之蝕刻劑。其後，利用導電材料將去除犧牲膜85後之部分填埋，形成導電層25(25A、25B、25C)。藉此，形成積層體20。
繼而，利用絕緣體將第1狹縫ST1、第2狹縫ST2及第3狹縫SST內填埋，藉此，於第1狹縫ST1、第2狹縫ST2及第3狹縫SST內分別形成第1絕緣體41、第2絕緣體42、第3絕緣體43。
繼而，如圖14A～圖14C所示，形成第5狹縫ST5、第6狹縫SHE。第5狹縫ST5、第6狹縫SHE均自積層體20之上表面到達與第3導電層25C(汲極側選擇閘極線SGD)對應之深度為止。第5狹縫ST5以跨及在X方向上相鄰之第3絕緣體43(絕緣體43a、43b)之間之方式形成。再者，亦可形成為第5狹縫ST5之端部與第3絕緣體43之端部相接。即，第5狹縫ST5之X方向之兩端部亦可形成為與絕緣體43a、43b之端部相接。第5狹縫ST5、第6狹縫SHE藉由蝕刻而製作。例如，自積層體20之上表面各向異性蝕刻至與第3導電層25C(汲極側選擇閘極線SGD)對應之深度為止。各向異性蝕刻例如係反應性離子蝕刻(RIE)。
繼而，利用絕緣體將第5狹縫ST5、第6狹縫SHE內填埋，藉此，於第5狹縫ST5、第6狹縫SHE內分別形成第5絕緣體45、第6絕緣體46。此時，第5絕緣體45、第6絕緣體46均以沿X方向延伸之方式形成。
藉由以上步驟，製作第1實施方式之半導體記憶裝置1。再者，此處所示之製造步驟係一例，亦可於各步驟之間***其他步驟。
接下來，對第1變化例之半導體記憶裝置1A之製造方法進行說明。圖15～圖20C係用於說明第1變化例之半導體記憶裝置1A之製造方法之剖視圖或俯視圖。再者，圖20A係表示半導體記憶裝置1A之製造過程之俯視圖。圖20B係沿著圖20A中之Z-Z'面之剖視圖，圖20C係沿著圖20A中之W-W'面之剖視圖。
再者，第1變化例之半導體記憶裝置1A之製造方法直至圖8所示之交替地積層絕緣層24與犧牲膜85之步驟為止，與第1實施方式相同。因此，以下，對交替地積層絕緣層24與犧牲膜85之步驟之後之步驟進行說明，對該步驟之前之步驟省略圖示及記載。
交替地積層絕緣層24與犧牲膜85而形成第2積層體20B之後，如圖15所示，形成記憶體孔MH。記憶體孔MH自圖8所示之第2積層體20B之上表面到達半導體層41A之中途為止。此時，於第1實施方式中，在位於第4絕緣體44之上部之積層體20內未形成記憶體孔MH，但於第1變化例中，為了形成複數個第2柱狀體CLd，於在Z方向上至少一部分與第4絕緣體44重疊之位置處亦形成記憶體孔MH。記憶體孔MH藉由蝕刻而製作。例如，自第2積層體20B之上表面各向異性蝕刻至半導體層21A。各向異性蝕刻例如係反應性離子蝕刻(RIE)。
繼而，於記憶體孔MH內依序形成記憶體積層膜62、半導體層61、絕緣芯60。記憶體孔MH被記憶體積層膜62、半導體層61及絕緣芯60填埋。此時，於與第2柱狀體CLd對應之記憶體孔MH內亦同樣依序形成記憶體積層膜62、半導體層61、絕緣芯60。藉此，於記憶體孔MH內形成柱狀體CL及第2柱狀體CLd。
繼而，如圖16所示，於形成有柱狀體CL及第2柱狀體CLd之第2積層體20B上成膜覆蓋絕緣層51。其後，與第1實施方式同樣地，於第2積層體20B中形成第1狹縫ST1、第2狹縫ST2，並且形成如圖5A所示之第3狹縫SST。第3狹縫SST雖未於圖16中圖示出，但如圖5A所示，自Z方向俯視時，沿X方向延伸，且形成為虛線狀。第1狹縫ST1、第2狹縫ST2係深狹縫，且均自積層體之上表面延伸至犧牲膜21Bb之中途為止。第3狹縫SST亦同樣為深狹縫，自第2積層體20B之上表面延伸至犧牲膜21Bb之中途為止。因此，以沿X方向延伸之方式形成於第2積層體20B之下部之第4絕緣體44其一部分藉由第3狹縫SST被去除，僅殘留於在X方向上相鄰之第3狹縫SST之間(參照圖5A)。第1狹縫ST1、第2狹縫ST2及第3狹縫SST藉由各向異性蝕刻而形成。於第1狹縫ST1、第2狹縫ST2及第3狹縫SST各自之內壁形成擋止膜86。擋止膜86例如為矽氧化物。
繼而，如圖17所示，經由第1狹縫ST1、第2狹縫ST2及第3狹縫SST對犧牲膜21Bb進行各向同性蝕刻。將犧牲膜21Bb藉由各向同性蝕刻而去除。各向同性蝕刻係使用與矽氧化物相比能夠更快地蝕刻矽氮化物之蝕刻劑而進行。又，藉由蝕刻，亦將記憶體積層膜62之一部分去除。將記憶體積層膜62中之因犧牲膜21Bb被去除而露出之部分去除。藉由將記憶體積層膜62之一部分去除，從而半導體層61之一部分露出。記憶體積層膜62之蝕刻係使用與矽氮化物相比能夠更快地蝕刻矽氧化物之蝕刻劑而進行。於記憶體積層膜62之蝕刻中，中間膜21Ba、21Bc及擋止膜86亦與記憶體積層膜62同時被去除。於半導體層41A與半導體層41C之間形成空間Sp。
繼而，如圖18所示，經由第1狹縫ST1、第2狹縫ST2及第3狹縫SST，以半導體材料填埋空間Sp內，形成半導體層21B。藉此，露出之半導體層61與半導體層21B接觸。半導體層21B之材料為上文敍述之材料。半導體層21B例如包含磷。
繼而，如圖19所示，將犧牲膜85替換成導電層25(25A、25B、25C)。具體而言，與第1實施方式同樣地，首先，經由第1狹縫ST1、第2狹縫ST2及第3狹縫SST，將犧牲膜85去除。犧牲膜85藉由各向同性蝕刻而去除。各向同性蝕刻使用與矽氧化物及多晶矽相比能夠更快地蝕刻矽氮化物之蝕刻劑。其後，利用導電材料將去除犧牲膜85後之部分填埋，形成導電層25(25A、25B、25C)。藉此，形成積層體20。
繼而，利用絕緣體將第1狹縫ST1、第2狹縫ST2及第3狹縫SST內填埋，藉此，於第1狹縫ST1、第2狹縫ST2及第3狹縫SST內分別形成第1絕緣體41、第2絕緣體42、第3絕緣體43。
繼而，如圖20A～圖20C所示，形成第5狹縫ST5、第6狹縫SHE。第5狹縫ST5、第6狹縫SHE均與第1實施方式同樣地，自積層體20之上表面到達與第3導電層25C(汲極側選擇閘極線SGD)對應之深度為止。第5狹縫ST5以跨及在X方向上相鄰之第3絕緣體43(絕緣體43a、43b)之間之方式形成。再者，亦可形成為第5狹縫ST5之端部與第3絕緣體43之端部相接。即，第5狹縫ST5之X方向之兩端部亦可形成為與絕緣體43a、43b之端部相接。第5狹縫ST5、第6狹縫SHE以與第1實施方式相同之方式，藉由蝕刻而製作。藉由形成第5狹縫ST5，將第2柱狀體CLd之一部分去除。
繼而，利用絕緣體將第5狹縫ST5、第6狹縫SHE內填埋，藉此，於第5狹縫ST5、第6狹縫SHE內分別形成第5絕緣體45、第6絕緣體46。此時，第5絕緣體45、第6絕緣體46均以沿X方向延伸之方式形成。
藉由以上步驟，製作第1變化例之半導體記憶裝置1A。再者，此處所示之製造步驟係一例，亦可於各步驟之間***其他步驟。
以上，對若干個實施方式進行了說明，但實施方式並不限定於上述示例。例如，記憶體積層膜亦可為根據極化方向記憶資料之FeFET(鐵電場效電晶體Ferroelectric Field Effect Transistor))記憶體中包含之鐵電膜。鐵電膜例如由鉿氧化物形成。
根據以上說明之至少一個實施方式，藉由配置成虛線狀之第3絕緣體43(絕緣體43a、43b)，能夠使對於指狀件之歪扭之強度提高。進而，於在X方向上相鄰之第3絕緣體43(絕緣體43a、43b)之間，以將第2導電層25B(源極側選擇閘極線SGS)及第3導電層25C(汲極側選擇閘極線SGD)分斷之方式設置有第4絕緣體44及第5絕緣體45。藉由該等，於資料寫入及讀出時，可將區塊內之一指狀件設為選擇狀態，並且由第3絕緣體43分隔出之另一指狀件可設為非選擇狀態。並且，非選擇狀態之指狀件(即，未讀出之指狀件)內之串成為浮動狀態，因此，當對第1導電層25A(WL)施加電壓時，串亦隨之一起升壓，從而能夠保持串與第1導電層25A(WL)之電位差。其結果，可避免非選擇狀態之串之讀出電壓之影響，從而能夠改善讀取干擾(Read Disturb)。
已對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2021-151000號(申請日：2021年9月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1,1A:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:列解碼器 12:感測放大器 13:定序器 20:積層體 20A:第1積層體 20B:第2積層體 21:導電層 21A,21B,21C:半導體層 21Ba:中間膜 21Bb:第1犧牲膜 21Bc:中間膜 22:絕緣層 24:絕緣層 25:導電層 25A:第1導電層(WL) 25a:阻擋絕緣膜 25B:第2導電層(SGS) 25b:障壁膜 25C:第3導電層(SGD) 30:基板 30A:元件分離區域 41:第1絕緣體 42:第2絕緣體 43:第3絕緣體 43a:絕緣體 43b:絕緣體 44:第4絕緣體 45:第5絕緣體 46:第6絕緣體 50,51:覆蓋絕緣層 60:絕緣芯 61:半導體層 62:記憶體積層膜 63:隧道絕緣膜 64:電荷儲存膜 65:覆蓋絕緣膜 85:犧牲膜 86:擋止膜 ADD:位址資訊 BL:位元線 BL0~BLm:位元線 BLK:區塊 C1,C2:通孔 CL:第1柱狀體 CLd:第2柱狀體 CMD:指令 D0,D1:配線層 DAT:寫入資料 E1:絕緣層 MH:記憶體孔 MT0~MTn:記憶胞電晶體 MT:記憶胞電晶體 NS:NAND串 PE:電路層 S:階梯部分 S1:第1選擇電晶體 S2:第2選擇電晶體 SGS:選擇閘極線(源極側) SGD:選擇閘極線(汲極側) SGD0~SGD3:選擇閘極線 SHE:第6狹縫 SL:源極線 SLT:狹縫 SST:第3狹縫 STR:串 ST1:第1狹縫 ST2:第2狹縫 ST4:第4狹縫 ST5:第5狹縫 STR0~STR3:串 Tr:電晶體 WL:字元線 WL0~WLn:字元線
圖1係表示第1實施方式之半導體記憶裝置及記憶體控制器之方塊圖。  圖2係表示第1實施方式之半導體記憶裝置之記憶胞陣列之一部分等效電路的圖。  圖3A係表示第1實施方式之半導體記憶裝置之一部分之俯視圖。  圖3B係表示第1實施方式之半導體記憶裝置之一部分之剖視圖。  圖3C係表示第1實施方式之半導體記憶裝置之一部分之剖視圖。  圖4A係表示第1實施方式之半導體記憶裝置之柱狀體之剖視圖。  圖4B係表示第1實施方式之半導體記憶裝置之柱狀體之剖視圖。  圖4C係將第1實施方式之半導體記憶裝置之導電層之附近放大所得的剖視圖。  圖5A係表示第1實施方式之第1變化例之半導體記憶裝置之一部分的俯視圖。  圖5B係表示第1實施方式之第1變化例之半導體記憶裝置之一部分的剖視圖。  圖5C係表示第1實施方式之第1變化例之半導體記憶裝置之一部分的剖視圖。  圖6～圖13係用於說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖14A係用於說明第1實施方式之半導體記憶裝置之製造方法之俯視圖。  圖14B係用於說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖14C係用於說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖15～圖19係用於說明第1實施方式之第1變化例之半導體記憶裝置之製造方法的剖視圖。  圖20A係用於說明第1實施方式之第1變化例之半導體記憶裝置之製造方法的俯視圖。  圖20B係用於說明第1實施方式之第1變化例之半導體記憶裝置之製造方法的剖視圖。  圖20C係用於說明第1實施方式之第1變化例之半導體記憶裝置之製造方法的剖視圖。
10:記憶胞陣列
20:積層體
41:第1絕緣體
42:第2絕緣體
43:第3絕緣體
43a:絕緣體
43b:絕緣體
44:第4絕緣體
45:第5絕緣體
S:階梯部分
ST1:第1狹縫
ST2:第2狹縫
SST:第3狹縫
ST4:第4狹縫
ST5:第5狹縫
SHE:第6狹縫

Claims (6)

  1. 一種半導體記憶裝置，其具備：積層體，其包含沿第1方向積層之複數個第1導電層、配置於上述複數個第1導電層之下方之第2導電層、及配置於上述複數個第1導電層之上方之第3導電層；第1柱狀體，其沿上述第1方向貫通上述積層體，且包含半導體層；第1絕緣體，其沿上述第1方向貫通上述積層體，沿與上述第1方向交叉之第2方向延伸，將上述複數個第1導電層、上述第2導電層及上述第3導電層於與上述第1方向及上述第2方向交叉之第3方向上分斷；第2絕緣體，其配置於與上述第1絕緣體在上述第3方向上相隔之位置，沿上述第1方向貫通上述積層體，沿上述第2方向延伸，將上述複數個第1導電層、上述第2導電層及上述第3導電層於上述第3方向上分斷；第3絕緣體，其於上述第3方向上位於上述第1絕緣體與上述第2絕緣體之間，包含第1部分與第2部分，該第1部分沿上述第1方向貫通上述積層體，沿上述第2方向延伸，將上述複數個第1導電層、上述第2導電層、及上述第3導電層於上述第3方向上分斷，該第2部分於上述第2方向上與上述第1部分分開配置，沿上述第1方向貫通上述積層體，沿上述第2方向延伸，將上述複數個第1導電層、上述第2導電層、及上述第3導電層於上述第3方向上分斷；第4絕緣體，其設置於上述第1部分與上述第2部分之間，沿上述第1方向及上述第2方向延伸，將上述第2導電層於上述第3方向上分斷；及第5絕緣體，其設置於上述第1部分與上述第2部分之間，沿上述第1 方向及上述第2方向延伸，將上述第3導電層於上述第3方向上分斷。
  2. 如請求項1之半導體記憶裝置，其具備第2柱狀體，該第2柱狀體沿上述第1方向貫通上述積層體，設置於上述第1部分與上述第2部分之間，且包含上述半導體層。
  3. 如請求項1或2之半導體記憶裝置，其中上述第4絕緣體及上述第5絕緣體之第3方向之寬度為：與上述第3絕緣體之上述第3方向之寬度相同或較短。
  4. 如請求項2之半導體記憶裝置，其中上述複數個第1柱狀體之膜構成與上述複數個第2柱狀體之膜構成相同。
  5. 一種半導體記憶裝置之製造方法，其係將至少一層犧牲膜與至少一層絕緣層逐層交替地積層而形成第1積層體；形成第4絕緣體，該第4絕緣體貫通上述第1積層體，且沿與上述第1方向交叉之第2方向延伸；於上述第1積層體及上述第4絕緣體上，將複數個上述犧牲膜與複數個上述絕緣層逐層交替地積層而形成第2積層體；形成貫通上述第2積層體且包含半導體層之第1柱狀體；形成貫通上述第2積層體且沿上述第2方向延伸之第1狹縫及第2狹縫、以及於上述第2方向上呈虛線狀延伸之第3狹縫；經由上述第1狹縫、上述第2狹縫及上述第3狹縫，將上述犧牲膜去 除，並且以導電材料填埋上述犧牲膜被去除之部分而形成複數個導電層，藉此形成積層體；藉由以絕緣體分別填埋上述第1狹縫、上述第2狹縫及上述第3狹縫內，而形成第1絕緣體、第2絕緣體、第3絕緣體；形成第5絕緣體，該第5絕緣體自上述積層體之上表面貫通到至少一層導電層之深度為止，且以跨及在上述第2方向上相鄰之上述第3絕緣體之間的方式沿上述第2方向延伸。
  6. 如請求項5之半導體記憶裝置之製造方法，其中形成上述第1柱狀體時，於在上述第1方向上與上述第4絕緣體重疊之位置，形成具有與上述第1柱狀體相同之構造之第2柱狀體。
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