TWI819572B - 三維積體電路 - Google Patents

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Abstract

一種三維積體電路，包括基板，位於基板上方的第一層，及位於第一層上方的第二層。第一層包括第一晶片，及第一網橋形成於第一晶片的第一面。第二層包括第二晶片，及第二網橋形成於第二晶片的第一面。第一晶片與第一網橋通過凸塊耦接於基板，第二晶片通過凸塊耦接於第一晶片及第一網橋，第二網橋通過凸塊耦接於第一網橋，第一網橋及第二網橋分別包括用以控制資料傳輸及/或功率分配的交換器。

Description

三維積體電路
本發明係關於一種電子電路，特別是指一種三維的積體電路。
傳統的三維積體電路(Three-dimensional Integrated Circuit,3D-IC)架構包括所謂的2.5D架構和完全堆疊3D架構。在2.5D架構中，晶片並排放置並通過中介層互相耦接。完全堆疊的3D架構採用相互堆疊的晶片結構。兩種架構都使用矽穿孔來連接金屬層。與2.5D的積體電路相比，在完全堆疊的3D積體電路設計中，晶片通過凸塊連接，省去了中介層，可以簡化晶片設計並降低總體成本。
然而，3D積體電路架構仍然存在一些嚴重的缺陷。即使僅微調積體電路晶片的配置，工程師都必須重新設計積體電路佈局以提供訊號通道，讓訊號和功率分配到不同的晶片。對於不同的堆疊架構，由於訊號和功率的傳輸不同，積體電路佈局不能重複使用，造成時間與人力的消耗。而且，訊號通道會形成金字塔形狀並在積體電路的下部中佔據顯著區域，因而增加其面積並降低產量。此外，晶片堆疊會造成散熱問題，可能導致積體電路的整體性能降低。
實施例提供一種三維積體電路，包括基板，位於基板上方的第一層，及位於第一層上方的第二層。第一層包括第一晶片，及第一網橋形成於第一晶片的第一面。第二層包括第二晶片，及第二網橋形成於第二晶片的第一面。第 一晶片與第一網橋通過凸塊耦接於基板，第二晶片通過凸塊耦接於第一晶片及第一網橋，第二網橋通過凸塊耦接於第一網橋，第一網橋及第二網橋分別包括用以控制資料傳輸及/或功率分配的交換器。
實施例另提供一種三維積體電路，包括基板，位於基板上方的第一層，位於第一層上方的第二層。第一層包括第一晶片，第一網橋形成於第一晶片的第一面，及第二網橋形成於第一晶片的第二面。第一晶片的第二面與第一晶片的第一面相對。第二層包括第二晶片，第三網橋形成於第二晶片的第一面，及第四網橋形成於第二晶片的第二面。第二晶片的第二面與第二晶片的第一面相對。第二晶片通過凸塊耦接於第一晶片、第一網橋及第二網橋。第一網橋及第二網橋分別包括用以控制資料傳輸及/或功率分配的交換器。
實施例另提供一種三維積體電路，包括基板，位於基板上方的複數個晶片，及位於基板上方的複數個網橋。複數個晶片中的一晶片位於複數個網橋中的一網橋上方。晶片通過凸塊耦接於複數個網橋，以及通過凸塊耦接於另一晶片，並且晶片位於複數個晶片中的另一晶片上方。複數個網橋中每一網橋包括用以控制資料傳輸及/或功率分配的交換器。
10,100,200,300:積體電路
12,14,108,114,204,206,214,216,304,306,314,316,324,326:晶片
16:中介層
18,124,202,302:基板
22:中介層基板
20,24,118:重佈層
26,120,230,340:矽穿孔
30,122,126,224~226,334~338:凸塊
208~212,218~222,308~312,318~320,328~332:網橋
240,350:交換器
L1:第一層
L2:第二層
L3:第三層
圖1是2.5D積體電路的示意截面圖。
圖2是全堆疊的3D積體電路的示意截面圖。
圖3為本發明實施例的3D積體電路的示意平面圖。
圖4是圖3中沿線A-A'的3D積體電路的示意截面圖。
圖5為本發明另一實施例的3D積體電路的示意截面圖。
圖6是圖3~4中的交換器的示意圖。
圖7是圖3~4中交換器用於三維資料傳輸的示意圖。
圖示的架構、元件數量、層數、位置分佈、比例等僅為舉例，以助說明及理解實施例，而非用以限制實施例的樣態與範圍。本文中若有提及第一、第二等序數，僅為用以區隔相異元件，而非限制先後或重要性。
本公開通篇說明書與權利要求中會使用某些詞彙來指稱特定元件。本領域技術人員應理解，製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在說明書與權利要求書中，「具有」與「包括」等詞為開放式詞語，因此其應被解釋為「包括但不限定為…」之意。
圖1是2.5D積體電路10的示意截面圖。中介層16位於在基板18與晶片12和14之間。中介層16包括重佈層(redistribution layers,RDL)20和24，以及中介層基板22。中介層16還包括連接上表面和下表面上的重佈層20和24的矽穿孔26。晶片12和14通過凸塊28耦接於中介層16。中介層16通過凸塊30接到基板18。因中介層16僅為垂直互連用途，在積體電路架構使用中介層16因增加體積而容易導致性能降低以及增加的功耗和發熱。
在全堆疊的3D積體電路架構中，多個晶片堆疊在一起並通過矽穿孔連接。如此可以提高整體系統性能並降低成本。例如，全堆疊的3D積體電路被 視為克服2.5D積體電路之互連架構問題的替代方案。全堆疊3D積體電路具有佈線面積更小的優點，可減少每層的導線長度。此外，全堆疊3D積體電路可應用矽穿孔於晶片之間的垂直互連，以減少長距離的跨晶片佈線。
圖2是全堆疊的3D積體電路100的示意截面圖。3D積體電路100包括基板124，位於基板124上方的第一層L1，位於第一層L1上方的第二層L2。第一層L1包括第一晶片108和凸塊126。第一晶片108包括重佈層106和112。第二層L2包括第二晶片114和凸塊122。第二晶片114包括重佈層118。如圖2所示，第一晶片108可包括邏輯電路，第二晶片114可以包括記憶體元件。第一晶片108包括矽穿孔120用於耦接重佈層106和112。第一晶片108和第二晶片114通過凸塊122相互耦接。第一晶片108通過凸塊126耦接於基板124。
相較於2.5D積體電路，3D積體電路不需要使用中介層進行資料傳輸和功率分配，而是直接在中間的晶片中實現資料傳輸和功率分配。由於單個晶片的厚度非常小，在理想情況下3D積體電路可以根據需要配置更多晶片。然而，在實行上，製造3D積體電路仍存在一些挑戰，限制了3D積體電路的應用。即使僅微調積體電路晶片的配置，工程師都必須重新設計積體電路佈局以提供訊號通道，讓訊號和功率分配到不同的晶片。對於不同的堆疊架構，由於訊號和功率的傳輸不同，所以積體電路佈局不能重複使用，造成時間與人力的消耗。
請同時參閱圖3及圖4。圖3為本發明實施例的3D積體電路200的示意平面圖。圖4是沿線A-A'的3D積體電路200的示意截面圖。3D積體電路200包括基板202、位於基板202上方的第一層L1、以及位於第一層L1上方的第二層L2。第一層L1包括晶片204和206，以及網橋208、210和212。第二層L2包括 晶片214和216，以及網橋218、220和222。晶片214通過凸塊(例如焊球)226耦接於晶片204及網橋208和210。晶片216通過凸塊226耦接於晶片206，網橋210和212。架構中重疊區域取代了2.5D積體電路的中介層以提供積體電路200垂直及水平方向的連接和傳導。此外，網橋218通過凸塊226耦接於網橋208，網橋220通過凸塊226耦接於網橋210，並且網橋222通過凸塊226耦接於網橋212。網橋208、210和212以及晶片204和206通過凸塊224(例如焊球)耦接於基板202。
在實施例中，基板202可以是系統級封裝(System in Package,SiP)基板。晶片204和206可以包括邏輯電路，並且晶片214和216可以包括記憶體元件(例如，暫存器)。此外，網橋208~212、218~222可以包括矽穿孔230以減少長距離跨晶片佈線，並且重佈層可配置在網橋208~212、218~222和晶片204、206、214、216的上表面及/或下表面。
網橋208~212和218~222可包括用於控制資料傳輸及/或功率分配的交換器240(例如，功率控制電路及/或邏輯電路)。交換器240耦接於內部線路並且可以三個維度的方向傳輸訊號。例如，通過交換器240，積體電路200可藉由網橋210在晶片216和晶片214之間分配功率和傳輸資料。另外，通過交換器240，積體電路200可以藉由網橋210和晶片214及216，在晶片204和晶片206之間分配功率和傳輸資料。交換器240可以被視為功率控制器支援動態電壓和斷電機制。這種無中介層的架構可以顯著減少佈局線路的長度，從而提高散熱效果。熱能可以更快地通過重佈層和矽穿孔從積體電路封裝的內部傳遞到外部散熱。因此，積體電路200架構的熱能管理比積體電路100要相對簡單。在實施例中，網橋208和210還可以作為支撐結構以允許較大晶片214堆疊在較小晶片 204上。此外，原始積體電路設計佈局不需要修改，可直接在原始積體電路上堆疊積體電路層，藉由凸塊和重佈層即可連接原有的積體電路層。如此可以簡化並加速積體電路設計過程。
需另外說明，不僅是利用交換器240，還可以選擇讓晶片204藉由矽穿孔230進行功率分配和傳輸資料。但其缺點是晶片面積較大，生產成本較高，以及良率較低。另一方面，也可以選擇不製造矽穿孔230。沒有矽穿孔230的晶片206可以完全藉由網橋240來支援三維資料傳輸及功率分配。因此，即使晶片206中沒有矽穿孔230，晶片206也可以整合在全堆疊的積體電路200中而不需改變電路佈局。
交換器240可以代替傳統積體電路中的交叉開關(crossbar switch)。在積體電路200中，資料傳輸不限於二維方向(水平或垂直)，而可以在三維方向(X,Y,Z)傳輸。如此可以顯著提高整體資料傳輸量。相同的操作可以應用於功率分配。功率可以在三維方向分配傳輸。因此，積體電路200可以有更好的散熱效果。此外，交換器240不僅限用於資料傳輸和功率分配。交換器240還可以支援其他功能，例如記憶體內運算。在記憶體內運算的實施例中，晶片214(例如，記憶體晶片)堆疊在晶片204(例如，邏輯晶片)上，具有交換器240的網橋208和210可以包括緩衝器並作為記憶體控制器支援高速資料傳輸。來自晶片214(例如，記憶體晶片)的資料可以被預取到交換器240中，接著被傳輸至晶片204(例如，邏輯晶片)進行進一步運算。運算結果可暫時儲存於緩衝器中，稍後再回寫至晶片214(例如，記憶體晶片)。
在另一實施例中，掃描鏈可以整合到網橋208~212和218~222中， 以測試晶片204、206、214和216的良裸晶粒(Known Good Die,KGD)並檢查晶片到晶片的連接品質，以提高封裝良率。
圖5為本發明另一實施例的3D積體電路300的示意截面圖。3D積體電路300包括基板302、位於基板302上方的第一層L1、位於第一層L1上方的第二層L2、以及位於第二層L2上方的第三層L3。第一層L1包括晶片304和306，以及網橋308、310和312。第二層L2包括晶片314和316，以及網橋318和320。第三層L3包括晶片324和326，以及網橋328,330和332。
晶片304和306以及網橋308、310和312通過凸塊334(例如，焊球)耦接於到基板302。晶片314通過凸塊336耦接於晶片304和網橋310。網橋320通過凸塊336耦接於網橋310和晶片306。網橋318通過凸塊336耦接於網橋308和晶片304。晶片316通過凸塊336耦接於網橋312和晶片306。網橋328通過凸塊338耦接於網橋318。晶片324通過凸塊338耦接於網橋318和晶片314。網橋330通過凸塊338耦接於網橋320和晶片314。晶片326通過凸塊338耦接於網橋320和晶片316。網橋332通過凸塊338耦接於晶片316。
在實施例中，基板302可以是系統級封裝(System in Package,SiP)基板。晶片304、306、314及316可以包括邏輯電路，並且晶片324和326可以包括記憶體元件(例如，暫存器)。此外，網橋308~312、318~320和328~332可以包括矽穿孔340以減少長距離跨晶片佈線，並且重佈層可配置在網橋308~312、318~320和328~332和晶片304,306,314,316,324和326的上表面及/或下表面。
網橋308~312、318~320和328~332可包括用於控制資料傳輸及/或功率分配的交換器350(例如，功率控制電路及/或邏輯電路)。積體電路300中交換器350的操作方式與積體電路200中的交換器240類似，本文在此不贅述。
交換器350可以代替傳統積體電路中的交叉開關(crossbar switch)。在積體電路300中，資料傳輸不限於二維方向(水平或垂直)，而可以在三維方向(X,Y,Z)傳輸。如此可以顯著提高整體資料傳輸量。相同的操作可以應用於功率分配。功率可以在三維方向分配傳輸。因此，積體電路300可以有更好的散熱效果。與積體電路200的交換器240類似，交換器350還可以支援其他功能，例如記憶體內運算。因操作方式相同，本文在此不贅述。
在另一實施例中，掃描鏈可以整合到網橋308~312、318~320和328~332中，以測試晶片304,306,314,316,324和326的良裸晶粒(Known Good Die,KGD)並檢查晶片到晶片的連接品質，以提高封裝良率。
這種無中介層的架構可以顯著減少佈局線路的長度，從而提高散熱效果。熱能可以更快地通過重佈層和矽穿孔從積體電路封裝的內部傳遞到外部散熱。因此，積體電路300架構的熱能管理比積體電路100要相對簡單。此外，原始積體電路設計佈局不需要修改，可直接在原始積體電路上堆疊積體電路層，藉由凸塊和重佈層即可連接原有的積體電路層。如此可以簡化並加速積體電路設計過程。
圖6是圖3~4中的交換器240的示意圖。在實施例中，交換器240可以是一對交叉耦合的門控反向器610和620。門控反向器610和620可以被動態 編程以支援各種互連架構拓撲。實施例還可以用雙穩態電路來作為交換器240，以控制三維的資料傳輸及/或功率分配。圖5中的積體電路300的交換器350可以採用與交換器240相同的電路配置，因此本文在此不贅述。
圖7是圖3~4中交換器240用於三維資料傳輸的示意圖。在積體電路200中，交換器240可以控制在對應於x、y和z軸的六個不同方向(東、南、西、北、上和下)的資料傳輸。通過交換器240，資料傳輸不限於水平方向，而可以是三維方向，如此可顯著提高整體資料傳輸量。圖5中積體電路300的交換器350所使用的原理與交換器240相同，因此本文在此不贅述。
綜上所述，實施例提出新的3D積體電路架構。在此架構中，網橋與晶片重疊並通過重疊區域提供水平連接，資料傳輸和功率分配。不同的晶片可以通過網橋整合在一起。新架構利用3D積體電路的優勢，允許具有相同功能的晶片堆疊在一起，原始積體電路佈局不需要修改，可直接疊上新的積體電路層。頂部的積體電路層可以通過凸塊和重佈層耦接到底部的積體電路層。網橋不僅限於資料傳輸和功率分配，還可以利用額外的矽面積來整合其他電路，例如記憶體控制器、高速緩衝器、掃描鏈、電源開關和穩壓器等。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300:積體電路
304,306,314,316,324,326:晶片
302:基板
340:矽穿孔
334~338:凸塊
308~312,318~320,328~332:網橋
350:交換器
L1:第一層
L2:第二層
L3:第三層

Claims (18)

  1. 一種三維積體電路，包括：一基板；一第一層，位於該基板上方，包括：一第一晶片；及一第一網橋，形成於該第一晶片的一第一面；及一第二層，位於該第一層上方，包括：一第二晶片；及一第二網橋，形成於該第二晶片的一第一面；其中：該第一晶片與該第一網橋通過凸塊耦接於該基板；該第二晶片通過凸塊耦接於該第一晶片及該第一網橋；該第二網橋通過凸塊耦接於該第一網橋；及該第一網橋及該第二網橋分別包括用以控制三維資料傳輸及/或三維功率分配的一交換器。
  2. 如請求項1所述的三維積體電路，其中：該第一層另包括形成在該第一晶片的一第二面的一第三網橋；該第二層另包括形成在該第二晶片的一第二面的一第四網橋；及該第三網橋及該第四網橋分別包括用以控制資料傳輸及/或功率分配的一交換器。
  3. 請求項2所述的三維積體電路，其中該第一晶片的該第一面與該第一晶片的該第二面相對，該第二晶片的該第一面與該第二晶片的該第 二面相對。
  4. 如請求項2所述的三維積體電路，其中該第一網橋、該第二網橋、該第三網橋及該第四網橋皆包括矽穿孔(through-silicon vias,TSV)。
  5. 如請求項2所述的三維積體電路，其中該第一網橋、該第二網橋、該第三網橋及該第四網橋皆包括掃描鏈。
  6. 如請求項2所述的三維積體電路，其中該第四網橋通過凸塊耦接於該第一晶片及該第三網橋。
  7. 如請求項6所述的三維積體電路，另包括一第三層，該第三層包括：一第三晶片；一第五網橋，形成於該第三晶片的一第一面；及一第六網橋，形成於該第三晶片的一第二面；其中：該第三晶片通過凸塊耦接於該第二晶片及該第四網橋；該第五網橋通過凸塊耦接於該第二晶片及該第二網橋；該第六網橋通過凸塊耦接於該第四網橋；及該第五網橋及該第六網橋分別包括用以控制資料傳輸及/或功率分配的一交換器。
  8. 如請求項7所述的三維積體電路，其中該第三晶片的該第一面與 該第三晶片的該第二面相對。
  9. 如請求項7所述的三維積體電路，其中該第五網橋及該第六網橋皆包括矽穿孔。
  10. 一種三維積體電路，包括：一基板；一第一層，位於該基板上方，包括：一第一晶片；一第一網橋，形成於該第一晶片的一第一面；及一第二網橋，形成於該第一晶片的一第二面，該第一晶片的該第二面與該第一晶片的該第一面相對；一第二層，位於該第一層上方，包括：一第二晶片；一第三網橋，形成於該第二晶片的一第一面；及一第四網橋，形成於該第二晶片的一第二面，該第二晶片的該第二面與該第二晶片的該第一面相對；其中：該第二晶片通過凸塊耦接於該第一晶片、該第一網橋及該第二網橋；及該第一網橋及該第二網橋分別包括用以控制資料傳輸及/或功率分配的一交換器。
  11. 如請求項10所述的三維積體電路，其中該第三網橋通過凸塊耦 接於該第一網橋，該第四網橋通過凸塊耦接於該第二網橋。
  12. 如請求項10所述的三維積體電路，其中該第三網橋及該第四網橋分別包括用以控制資料傳輸及/或功率分配的一交換器。
  13. 如請求項10所述的三維積體電路，其中該第一網橋、該第二網橋、該第三網橋及該第四網橋皆包括矽穿孔。
  14. 如請求項10所述的三維積體電路，其中該第一網橋、該第二網橋、該第三網橋及該第四網橋皆包括掃描鏈。
  15. 一種三維積體電路，包括：一基板；複數個晶片，位於該基板上方；複數個網橋，位於該基板上方；其中：該複數個晶片中的一晶片位於該複數個網橋中的一網橋上方，該晶片通過凸塊耦接於該複數個網橋；該晶片位於該複數個晶片中的另一晶片上方，該晶片通過凸塊耦接於該另一晶片；及該複數個網橋中每一網橋包括用以控制三維資料傳輸及/或三維功率分配的一交換器。
  16. 如請求項15所述的三維積體電路，其中該複數個網橋中每一網 橋包括矽穿孔。
  17. 如請求項15所述的三維積體電路，其中該複數個網橋中每一網橋包括掃描鏈。
  18. 如請求項15所述的三維積體電路，其中該複數個網橋係用以提供該三維積體電路的水平連接及垂直連接。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150113195A1 (en) * 2013-10-21 2015-04-23 Samsung Electronics Co., Ltd. Electronic device
US20210125967A1 (en) * 2019-10-24 2021-04-29 Apple Inc. Fully Interconnected Heterogeneous Multi-layer Reconstructed Silicon Device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
JP4752369B2 (ja) * 2004-08-24 2011-08-17 ソニー株式会社 半導体装置および基板
JP2013065870A (ja) * 2012-11-12 2013-04-11 Hitachi Ltd 半導体装置
US9666562B2 (en) * 2015-01-15 2017-05-30 Qualcomm Incorporated 3D integrated circuit
JP6475818B2 (ja) * 2015-02-19 2019-02-27 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ 信号ブリッジ装置
US10742211B1 (en) * 2019-07-31 2020-08-11 Google Llc Power sequencing in an active silicon interposer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150113195A1 (en) * 2013-10-21 2015-04-23 Samsung Electronics Co., Ltd. Electronic device
US20210125967A1 (en) * 2019-10-24 2021-04-29 Apple Inc. Fully Interconnected Heterogeneous Multi-layer Reconstructed Silicon Device

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