TWI817082B - 用於製造記憶體之方法 - Google Patents

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Abstract

描述用於一交叉點記憶體陣列及相關製造技術之方法及設備。本文中所描述之該等製造技術可有助於同時建置安置於一交叉點架構中之兩個或兩個以上記憶體胞元層疊。每一記憶體胞元層疊可包括複數個第一存取線(例如字線)、複數個第二存取線(例如位元線)及在一第一存取線與一第二存取線之每一拓樸相交點處的一記憶體組件。該製造技術可使用形成於一複合堆疊之一頂部層處之通孔的一圖案，從而可有助於在使用縮減數目個處理步驟時在該複合堆疊內建置一3D記憶體陣列。該等製造技術亦可適於形成一插槽區，在該插槽區處，該3D記憶體陣列可與一記憶體裝置之其他組件耦接。

Description

用於製造記憶體之方法
技術領域係關於交叉點記憶體陣列及相關製造技術。
下文大體上係關於形成記憶體陣列，且更特定言之係關於交叉點記憶體陣列及相關製造技術。
記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似者之各種電子裝置中儲存資訊。資訊係藉由程式化記憶體裝置之不同狀態而進行儲存。舉例而言，二進位裝置具有兩個狀態，通常表示為邏輯「1」或邏輯「0」.在其他系統中，可儲存兩個以上狀態。為了存取所儲存之資訊，電子裝置之一組件可讀取或感測記憶體裝置中的所儲存之狀態。為了儲存資訊，電子裝置之一組件可寫入或程式化記憶體裝置中之狀態。
存在各種類型之記憶體裝置，包括磁性硬碟機、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他者。記憶體裝置可包括揮發性記憶體胞元或非揮發性記憶體胞元。非揮發性記憶體胞元可維持其所儲存邏輯狀態歷時較長時間段，即使在不存在外部電源之情況下亦如此。揮發性記憶體胞元隨時間推移可能會失去其儲存狀態，除非其藉由外部電源經週期性地再新。
通常，改良記憶體裝置可包括增大記憶體胞元密度、提高讀取/寫入速度、增強可靠性、延長資料保持、降低功率消耗，或縮減製造成本，以及其他度量。可能需要每單位區域建置較多記憶體胞元，以增大記憶體胞元密度且縮減每位元成本而不增加記憶體裝置之大小。亦可能需要用於製造記憶體裝置之改良型技術(例如較快、成本較低)，該等記憶體裝置包括具有增大的記憶體胞元密度之記憶體裝置。
本專利申請案主張2018年4月24日申請之CASTRO等人之名為「CROSS-POINT MEMORY ARRAY AND RELATED FABRICATION TECHNIQUES」的美國專利申請案第15/961,547號之優先權，該專利申請案讓與給本受讓人並以全文引用的方式明確地併入本文中。
每單位區域建置較多記憶體胞元可增大記憶體裝置內之記憶體胞元之面積密度。記憶體胞元之增大的面積密度可有助於記憶體裝置之較低每位元成本及/或固定成本下之較大記憶體容量。兩個或兩個以上二維(2D)記憶體胞元陣列之三維(3D)整合可增大面積密度，同時亦緩解可與縮小各種特徵大小的記憶體胞元相關聯之困難。在一些狀況下，2D記憶體胞元陣列可被稱作記憶體胞元層疊，且多個記憶體胞元層疊之3D整合可包括與建置單個記憶體胞元層疊相關聯之重複處理步驟。舉例而言，當記憶體胞元之每一連續層疊建置在任何先前建置之記憶體胞元層疊之頂部上時，可多次重複用於建置一個記憶體胞元層疊之步驟中的至少一些。例如，歸因於相對大量的光遮罩及其他處理步驟，處理步驟之此類重複可引起增加之製造成本且可由此偏離可另外與3D整合相關聯之益處。
本文中所描述之技術、方法及相關裝置可係關於使用形成於複合堆疊之頂部層處之通孔(例如，接入通孔)圖案來促進同時建置兩個或兩個以上記憶體胞元層疊連同相關聯結構(例如，電極)，從而可有助於在使用縮減數目之處理步驟(例如光遮罩步驟)時在複合堆疊內建置3D記憶體裝置。舉例而言，本文中所描述之技術、方法及相關裝置可藉由基於通孔圖案選擇性地移除且替換最初包括於埋入式層處之材料而提供在下部層中形成各種結構(例如電極、記憶體胞元、介電質緩衝器等)，該下部層可被稱作埋入式層。此外，本文中所描述之技術、方法及相關裝置可有助於在複數個埋入式層處同時形成類似結構，藉此縮減與製造3D記憶體裝置相關聯之光遮罩或其他處理步驟之數目，從而可縮減3D記憶體裝置之製造成本且產生可由一般熟習此項技術者所瞭解之其他益處。如本文中所使用，通孔可指開口或稍後填充有包括可能不導電的材料之材料的開口。
本文中所描述之技術、方法及相關裝置可適於建置安置於交叉點架構中之多個記憶體胞元層疊。舉例而言，交叉點架構中之每一記憶體胞元層疊可包括第一平面中之複數個第一存取線(例如字線)及第二平面中之複數個第二存取線(例如位元線)，該第一存取線及該第二存取線在不同方向延伸-例如，第一存取線可實質上垂直於第二存取線。第一存取線及第二存取線之每一拓樸交叉點可對應於記憶體胞元。因此，交叉點架構中之記憶體胞元層疊可包括具有置放於存取線之拓樸交叉點(例如存取線之3D柵格結構)處之複數個記憶體胞元的記憶體陣列。
各種記憶體技術可包括可適於交叉點架構之各種形式的記憶體組件(例如相變記憶體(PCM)技術或導電橋接隨機存取記憶體(CBRAM)技術中之電阻式組件，或鐵電隨機存取記憶體(FeRAM)技術中之電容式組件)。在一些狀況下，交叉點架構中之記憶體胞元可包括選擇組件(例如薄膜開關裝置)及記憶體組件。在其他狀況下，交叉點架構中之記憶體胞元可不需要單獨選擇組件-例如，記憶體胞元可為自選擇記憶體胞元。
本文中所描述之技術、方法及相關裝置可係關於在複合堆疊之第一層中建構第一存取線之集合及在第二層中建構第二存取線之另一集合，該複合堆疊包括第一層及第二層。第一存取線及第二存取線可以拓樸方式相交，使得第一存取線與第二存取線之間的每一交叉點可包括記憶體組件佔據的空間。舉例而言，複合堆疊可經組態以包括第一層與第二層之間的記憶體層。第一層可包含第一介電材料，且第一介電材料之一部分可用導電材料(例如電極材料)替換以在第一層處形成第一存取線之集合。類似地，第一存取線之另一集合可根據本文中所描述之製造技術在第二層處形成。
為了在第一層處建置第一存取線之集合，形成於堆疊之頂部層處之第一通孔的集合可用於形成穿過堆疊之貫通孔。第一通孔可在第一方向 (例如平面內之水平方向)上配置成一列。貫通孔可提供對位於頂部層下方之第一層之第一介電材料的存取。藉由貫通孔選擇性地移除第一介電材料之一部分的各向同性蝕刻步驟可在第一層處建立一系列空腔。當等同的空腔(例如鄰近空腔)重疊時，一致空腔可合併以在第一層處形成第一通道。隨後，導電材料(例如電極材料)可藉由貫通孔填充第一層處之第一通道。
接著，可使用第一通孔(及相關聯貫通孔)之相同集合在第一通道內之電極材料中形成第二通道。隨後，介電材料可填充第二通道。第二通道之寬度可小於第一通道之寬度，且因此電極材料之一部分可保持沿著第一通道之邊沿，藉此形成第一層處形成之電極材料帶(或細長環路或軌道)。電極材料帶可隨後經切斷(例如環路之較短端部可經移除或以其他方式與環路之長側分隔)，藉此形成第一存取線之集合(例如平面內之水平方向之字線之集合)。第一存取線之一或多個集合(例如字線之一或多個集合，字線之每一集合形成於各別第一層處)可在堆疊包括一或多個第一層之情況下使用製造技術同時形成。
可重複類似處理步驟以用於在第二層處建置第二存取線之集合。第二通孔之集合可在與第一通孔之集合不同之方向(例如在平面內之豎直方向)配置成一列，使得第二通孔可用於在第二層處形成與第一存取線在不同方向延伸之第二存取線之集合(例如第二層處之位元線之集合，其中位元線之集合中之位元線正交於第一層處之字線之集合中之字線)。第二存取線之一或多個集合(例如位元線之一或多個集合，位元線之每一集合形成於第二層處)可在堆疊包括一或多個第二層之情況下使用本文中所描述之製造技術同時形成。
如上文所描述，複合堆疊可包括第一層與第二層之間的記憶體層。在一些狀況下，包括在初始堆疊中之記憶體層包含記憶體材料(例如硫族化物材料)薄片。在其他狀況下，包括在初始堆疊中之記憶體層可包含占位材料(例如介電材料)，其一部分可在製造製程之後期(例如在於堆疊之其他層中形成存取線之3D柵格結構之後)用記憶體材料替換。
當包括在初始堆疊中之記憶體層包含記憶體材料薄片時，記憶體材料薄片可藉由用於形成3D交叉點陣列結構之後續處理步驟來改性。在一些狀況下，記憶體材料薄片可運用複數個介電質塞(例如填充有介電材料之貫通孔)穿孔。複數個介電質塞之圖案可對應於第一通孔及第二通孔之圖案-亦即，複數個介電質塞可為使用第一通孔形成第一存取線(例如字線)及使用第二通孔形成第二存取線(例如位元線)之結果。在其他狀況下，記憶體材料薄片可藉由使用第一通孔及第二通孔形成於記憶體材料中之通道而分段成複數個記憶體材料元件。在一些狀況下，每一記憶體材料元件可呈3D矩形形狀。此外，每一記憶體元件亦可與至少四個電極(例如上方之兩個電極及下方之兩個電極)耦接，從而產生每記憶體材料元件有四個記憶體胞元。
當包括在初始堆疊中之記憶體層包含占位材料(例如介電材料)時，第一通孔之集合或第二通孔之集合可用於在記憶體層處之占位材料內形成記憶體材料之軌道(例如帶)。與在記憶體層處形成記憶體材料帶相關聯之處理步驟可類似於與在第一(或第二)層處形成電極材料帶相關聯之處理步驟，但其中第一通道填充有記憶體材料(例如相較於填充有電極材料)。在記憶體材料帶形成於記憶體層(例如使用第一通孔)處之後，記憶體材料帶可藉由使用通孔之其他集合(例如使用第二通孔)形成通道而分段成複數個記憶體材料元件，其中通道與記憶體材料帶相交且因此將記憶體材料帶劃分成多個離散記憶體材料元件。在一些狀況下，每一記憶體材料元件可呈3D長條形狀。此外，每一記憶體元件亦可與至少三個電極(例如上方之兩個電極及下方之一個電極，或反之亦然)耦接，從而產生每記憶體材料元件有兩個記憶體胞元。
在一些狀況下，當包括在初始堆疊中之記憶體層包含占位材料(例如介電材料)時，共同通孔之集合(例如複數個通孔，該複數個通孔中之每一者可為在第一方向配置成一列之第一通孔之集合及在第二方向配置成一列之第二通孔之集合兩者之一部分)可用於在記憶體層處形成記憶體材料之3D盤之集合，其中每一共同通孔用於在記憶體層處形成記憶體材料之一個3D盤。隨後，記憶體材料之3D盤中之每一者可使用包括對應的共同通孔之第一通孔之集合及第二通孔之集合分段成四個離散記憶體材料元件。舉例而言，第一通孔之集合可用於形成在第一方向劃分(例如平分)記憶體材料之3D盤之第一通道，且第二通孔之集合可用於形成在第二方向劃分(例如平分)記憶體材料之3D盤之第二通道。四個離散記憶體材料元件中之每一者可具有彎曲表面，該彎曲表面可對應於形成四個離散記憶體材料元件之3D盤之外表面。在一些狀況下，四個離散記憶體材料元件中之每一者可呈3D楔形(例如扇形)形狀。此外，每一記憶體元件可與至少兩個電極(例如上方之一個電極及下方之一個電極)耦接，從而產生每記憶體材料元件有一個記憶體胞元。
第一通孔及第二通孔之子集可用於記憶體裝置之插槽區中。在3D交叉點記憶體陣列架構之上下文中，插槽區可包括經組態以在記憶體陣列之存取線與記憶體裝置之其他組件(例如解碼器、感測組件)之間提供電氣連接之結構。在一些狀況下，插槽區可包括出於電隔離的目的而具有間隙之結構。
在一些狀況下，第一通孔及第二通孔之子集可用於藉由對電極層處之目標電極材料之一部分進行各向同性蝕刻而在目標電極(例如存取線，諸如字線或位元線)中建立此間隙。在一些狀況下，具有開口之光罩可用於藉由穿過目標電極材料進行各向異性蝕刻而建立此間隙。
為了在記憶體裝置之存取線與其他組件之間進行連接，第一通孔或第二通孔之子集可用於形成延伸通過堆疊之貫通孔。貫通孔可填充有導電材料，且蝕刻步驟可移除導電材料之一部分以曝露目標層處之介電質緩衝器。介電質緩衝器可對應於介電材料，該介電材料可用於在自第一通道部分地移除電極材料之後填充第二通道(例如由電極材料帶環繞之某一點處之通道)。可移除介電質緩衝器，且導電材料可填充貫通孔中之空間以將目標層處之目標電極材料電耦接至記憶體裝置之其他組件之節點。因此，包括間隙及互連件之插槽區可使用第一通孔及第二通孔之圖案形成。
下文在經組態有交叉點架構之記憶體陣列之上文中進一步描述上文所介紹之本發明之特徵。接著描述用於製造交叉點記憶體陣列之結構及技術之具體實例。本發明之此等及其他特徵進一步藉由係關於交叉點記憶體陣列及相關製造技術之設備圖、形成圖之方法及流程圖而說明且參看諸圖而描述。
圖 1 說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之實例記憶體元件100。記憶體裝置100亦可被稱作電子記憶體設備。圖1為記憶體裝置100之各種組件及特徵之說明性表示。因而，應瞭解，展示記憶體裝置100之組件及特徵以說明功能性相互關係，而非其在記憶體裝置100內之實際實體位置。在圖1之說明性實例中，記憶體裝置100包括三維(3D)記憶體陣列102。3D記憶體陣列102包括可程式化以儲存不同狀態之記憶體胞元105。在一些實施例中，每一記憶體胞元105可程式化以儲存兩個狀態，其表示為邏輯0及邏輯1。在一些實施例中，記憶體胞元105可經組態以儲存兩個以上邏輯狀態。在一些實施例中，記憶體胞元105可包括自選擇記憶體胞元。應理解，記憶體胞元105亦可包括另一類型之記憶體胞元-例如，3D XPointTM 記憶體胞元、包括儲存組件及選擇組件之PCM胞元、CBRAM胞元，FeRAM胞元。儘管包括於圖1中之一些元件以數字指示符標記，其他對應元件未被標記，但在努力提高所描繪特徵之可視性及清晰度之過程中，該等元件相同或將被理解為類似。
3D記憶體陣列102可包括形成於彼此頂部上之兩個或兩個以上二維(2D)記憶體陣列。相較於單個2D陣列，此可增加單個晶粒或基板上可置放或建立之記憶體胞元之數目，從而又可降低生產成本或增加記憶體裝置之效能，或兩者皆有。在圖1中所描繪之實例中，記憶體陣列102包括兩個層級之記憶體胞元105 (例如記憶體胞元105-a及記憶體胞元105-b)且可由此被視為3D記憶體陣列；然而，層級之數目可不限於兩個，且其他實例可包括額外層級。每一層級可經對準或定位使得記憶體胞元105可橫越每一層級彼此對準(完全對準、重疊或大致對準)，由此形成記憶體胞元堆疊145。
在一些實施例中，記憶體胞元105之每一列連接至字線110，且記憶體胞元105之每一行連接至位元線115。字線110及位元線115兩者一般亦可被稱作存取線。此外，存取線可充當用於記憶體裝置100之一個層疊處之一或多個記憶體胞元105 (例如用於存取線下方之記憶體胞元105)之字線110，且可充當用於記憶體裝置之另一層疊處之一或多個記憶體胞元105 (例如用於存取線上方之記憶體胞元105)之位元線115。因此，對字線及位元線，或其類似物之參考係可互換的，而不會損耗理解或操作。字線110及位元線115可實質上彼此垂直且可支援記憶體胞元之陣列。
一般而言，一個記憶體胞元105可位於諸如字線110及位元線115之兩個存取線的相交點處。此相交點可被稱作記憶體胞元105之位址。目標記憶體胞元105可為位於通電(例如經啟動)字線110與通電(例如經啟動)位元線115之相交點處之記憶體胞元105；亦即，字線110及位元線115可均經通電以便在其相交點處讀取或寫入記憶體胞元105。與相同字線110或位元線115電子通信(例如連接至其)之其他記憶體胞元105可被稱作非目標記憶體胞元105。
如圖1中所展示，記憶體胞元堆疊145中之兩個記憶體胞元105可共用共同導線，諸如位元線115。亦即，位元線115可與上部記憶體胞元105-b及下部記憶體胞元105-a耦接。其他組態可為可能的，例如，第三層(未展示)可與上部記憶體胞元105-b共用字線110。
在一些狀況下，電極可將記憶體胞元105耦接至字線110或位元線115。術語「電極」可指電導體，且可包括在記憶體裝置100之元件或組件之間提供導電路徑的跡線、電線、導線、導電層等等。因此，術語「電極」在一些狀況下可指存取線，諸如字線110或位元線115，以及在一些狀況下可指用作存取線與記憶體胞元105之間的電接點之額外導電元件。在一些實施例中，記憶體胞元105可包含定位於第一電極與第二電極之間的硫族化物材料。第一電極可將硫族化物材料耦接至字線110，且第二電極可將硫族化物材料耦接至位元線115。第一電極及第二電極可為相同材料(例如碳)或不同材料。在其他實施例中，記憶體胞元105可與一或多個存取線直接耦接，且可省略除存取線之外的電極。
可藉由啟動或選擇字線110及數位線115來對記憶體胞元105執行諸如讀取及寫入之操作。啟動或選擇字線110或數位線115可包括將電壓施加至各別線。字線110及數位線115可由導電材料製成，該導電材料諸如金屬(例如銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜之半導體或其他導電材料、合金、化合物等等。
在一些架構中，胞元之邏輯儲存裝置(例如CBRAM胞元中之電阻式組件、FeRAM胞元中之電容式組件)可與數位線藉由選擇組件電隔離。字線110可連接至選擇組件且可控制該選擇組件。舉例而言，選擇組件可為電晶體，且字線110可連接至該電晶體之閘極。替代地，選擇組件可為可變電阻組件，其可包含硫族化物材料。啟動字線110可在記憶體胞元105之邏輯儲存裝置與其對應的數位線115之間產生電氣連接或閉路。可接著存取數位線以讀取抑或寫入記憶體胞元105。在選擇記憶體胞元105後，所得信號可用以判定所儲存邏輯狀態。在一些狀況下，第一邏輯狀態可對應於無電流或可忽略的小電流通過記憶體胞元105，而第二邏輯狀態可對應於有限電流。
在一些狀況下，記憶體胞元105可包括具有兩個終端之自選擇記憶體胞元，且可省略單獨選擇組件。因而，自選擇記憶體胞元之一個終端可電連接至字線110，且自選擇記憶體胞元之另一個終端可電連接至數位線115。
可經由列解碼器120及行解碼器130控制存取記憶體胞元105。舉例而言，列解碼器120可自記憶體控制器140接收列位址，且基於所接收列位址啟動適當字線110。類似地，行解碼器130可自記憶體控制器140接收行位址，且啟動適當數位線115。舉例而言，記憶體陣列102可包括標記為WL_1至WL_M之多個字線110，及標記為DL_1至DL_N之多個數位線115，其中M及N視陣列大小而定。因此，藉由啟動字線110及數位線115，例如，WL_2及DL_3，可在其交叉點處存取記憶體胞元105。
在存取後，可藉由感測組件125讀取或感測記憶體胞元105，以判定記憶體胞元105之所儲存狀態。舉例而言，電壓可施加至記憶體胞元105 (使用對應的字線110及位元線115)且通過記憶體胞元105之所得電流之存在可取決於記憶體胞元105之經施加電壓及臨限電壓。在一些狀況下，可施加多於一個電壓。另外，若經施加電壓不產生電流，則可施加其他電壓直至電流由感測組件125偵測到為止。藉由評估產生電流之電壓，可判定記憶體胞元105之所儲存邏輯狀態。在一些狀況下，電壓之量值可逐漸上升直至偵測到電流為止。在其他狀況下，可依序施加預定電壓直至偵測到電流為止。同樣地，電流可施加至記憶體胞元105，且用以產生電流之電壓之量值可取決於記憶體胞元105之電阻或臨限電壓。
在一些狀況下，記憶體胞元105 (例如自選擇記憶體胞元)可包含硫族化物材料。自選擇記憶體胞元之硫族化物材料可在自選擇記憶體胞元操作期間保持在非晶態中。在一些狀況下，操作自選擇記憶體胞元可包括將各種形狀之程式化脈衝施加至自選擇記憶體胞元以判定自選擇記憶體胞元之特定臨限電壓-亦即，自選擇記憶體胞元之臨限電壓可藉由改變程式化脈衝之形狀來修改，從而可變更呈非晶態之硫族化物材料之局域組合物。自選擇記憶體胞元之特定臨限電壓可藉由將各種形狀之讀取脈衝施加至自選擇記憶體胞元來判定。舉例而言，當讀取脈衝之經施加電壓超過自選擇記憶體胞元之特定臨限電壓時，有限量的電流可流動通過自選擇記憶體胞元。類似地，當讀取脈衝之經施加電壓小於自選擇記憶體胞元之特定臨限電壓時，無明顯電流量可流動通過自選擇記憶體胞元。在一些實施例中，感測組件125可藉由偵測通過記憶體胞元105之電流或其缺失來讀取儲存在選定記憶體胞元105中之資訊。以此方式，記憶體胞元105 (例如自選擇記憶體胞元)可基於與硫族化物材料相關聯之臨限電壓位準(例如兩個臨限電壓位準)來儲存資料之一個位元，其中電流流動通過記憶體胞元105所在之臨限電壓位準指示由記憶體胞元105儲存之邏輯狀態。在一些狀況下，記憶體胞元105可展現某數目個不同臨限電壓位準(例如三個或多於三個臨限電壓位準)，藉此儲存資料之多於一個位元。
感測組件125可包括各種電晶體或放大器以便偵測且放大與經感測記憶體胞元105相關聯之信號的差，其可被稱作鎖存。可接著經由行解碼器130輸出記憶體胞元105之所偵測的邏輯狀態，作為輸出135。在一些狀況下，感測組件125可為行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120，或與其電子通信。圖1亦展示配置感測組件125-a (呈虛線框)之替代選項。一般熟習此項技術者將瞭解，感測組件125可與行解碼器或列解碼器相關聯而不失去其功能性目的。
記憶體胞元105可藉由類似地啟動相關字線110及數位線115來經設定或寫入，且至少一個邏輯值可儲存在記憶體胞元105中。行解碼器130或列解碼器120可接納待寫入至記憶體胞元105之資料，例如，輸入/輸出135。
在一些記憶體架構中，存取記憶體胞元105可使所儲存邏輯狀態衰減或摧毀，且可執行重新寫入或再新操作以將原始邏輯狀態傳回至記憶體胞元105。在DRAM中，例如，電容器可在感測操作期間被部分或完全地放電，從而破壞所儲存邏輯狀態，因此邏輯狀態可在感測操作之後重新寫入。另外，在一些記憶體架構中，啟動單個字線110可產生列中之所有記憶體胞元(例如與字線110耦接)之放電；因此，列中之若干或所有記憶體胞元105可需要重新寫入。但在諸如自選擇記憶體、PCM、CBRAM、FeRAM或NAND記憶體之非揮發性記憶體中，存取記憶體胞元105不會摧毀邏輯狀態，且因此，記憶體胞元105可不需要在存取之後重新寫入。
記憶體控制器140可藉由例如列解碼器120、行解碼器130及感測組件125之各種組件控制記憶體胞元105之操作(例如讀取、寫入、重新寫入、再新、放電)。在一些狀況下，列解碼器120、行解碼器130及感測組件125中之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列位址信號及行位址信號以便啟動所要的字線110及數位線115。記憶體控制器140亦可產生且控制在記憶體裝置100之操作期間使用的各種電壓或電流。一般而言，本文中所論述之經施加電壓或電流之振幅、形狀、極性及/或持續時間可經調整或變化且對於在操作記憶體裝置100中所論述之各種操作可不同。此外，可同時存取記憶體陣列102內之一個、多個或所有記憶體胞元105；例如，可在將所有記憶體胞元105或一群組記憶體胞元105設定成單個邏輯狀態之重設操作期間同時存取記憶體陣列102之多個或所有胞元。
本文中所描述之製造技術可用於同時形成記憶體裝置100之態樣，包括一些態樣。舉例而言，本文中所描述之製造技術可用於同時形成下部字線110 (在圖1中標記為WL_B1)及上部字線110 (在圖1中標記為WL_T1)，以及任何數目個額外層(未展示)處之字線。下部字線110及上部字線110均可安置於起初包含相同介電材料之層中，且單個通孔圖案可用於一或多個處理步驟-例如，移除介電材料之部分且用導電材料替換其，該一或多個處理步驟在各別層處同時形成下部層級之字線110及上部層級之字線110。類似地，本文中所描述之製造技術可用於同時形成下部記憶體胞元105 (例如圖1中所說明之為黑色實體圓形之記憶體胞元105-a)及上部記憶體胞元105 (例如圖1中所說明之為白色圓形之記憶體胞元105-b)，以及任何數目個額外記憶體胞元層疊(未展示)處之記憶體胞元105。
圖 2 說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之3D記憶體陣列202的實例。記憶體陣列202可為參考圖1所描述之記憶體陣列102之部分的實例。記憶體陣列202可包括安置於基板204上方之記憶體胞元之第一陣列或層疊205-a及在第一陣列或層疊205-a之頂部上的第二陣列或層疊205-b。記憶體陣列202亦可包括字線110-a及字線110-b以及位元線115-a，字線110-a及字線110-b以及位元線115-a可為字線110及位元線115之實例，如參看圖1所描述。如在圖2中所描繪之說明性實例中，第一層疊205-a及第二層疊205-b之記憶體胞元可各自包括自選擇記憶體胞元。在一些實例中，第一層疊205-a及第二層疊205-b之記憶體胞元可各自包括另一類型之記憶體胞元，其可適於交叉點架構-例如，CBRAM胞元或FeRAM胞元。儘管包括於圖2中之一些元件以數字指示符標記，其他對應元件未被標記，但在努力提高所描繪特徵之可視性及清晰度之過程中，該等元件相同或將被理解為類似。
在一些狀況下，第一層疊205-a之自選擇記憶體胞元可各自包括第一電極215-a、硫族化物材料220-a及第二電極225-a。另外，第二記憶體層疊205-b之自選擇記憶體胞元可各自包括第一電極215-b、硫族化物材料220-b及第二電極225-b。在一些實施例中，存取線(例如字線110、位元線115)可包括電極層(例如保形層)以代替電極215或225，且因此可包含多層存取線。在此類實施例中，存取線之電極層可與記憶體材料(例如硫族化物材料220)介接。在一些實施例中，存取線(例如字線110、位元線115)可直接與記憶體材料(例如硫族化物材料220)介接，且在其間無電極層或電極。
第一層疊205-a及第二層疊205-b之自選擇記憶體胞元在一些實施例中可具有共同導線，使得每一層疊205-a及205-b之對應的(例如在y方向豎直對準)自選擇記憶體胞元可共用如參看圖1描述之位元線115或字線110。舉例而言，第二層疊205-b之第一電極215-b及第一層疊205-a之第二電極225-a均可耦接至位元線115-a，使得位元線115-a由豎直對準且鄰近之自選擇記憶體胞元(在y方向)共用。
在一些實施例中，記憶體陣列202可包括額外位元線(未展示)，使得第二層疊205-b之第一電極215-b可與額外位元線耦接且第一層疊205-a之第二電極225-a可與位元線115-a耦接。額外位元線可與位元線115-a電隔離(例如絕緣材料可***於額外位元線與位元線115-a之間)。因此，第一層疊205-a及第二層疊205-b可分隔且可彼此獨立地操作。在一些狀況下，存取線(例如字線110或位元線115)可包括用於每一交叉點處之各別記憶體胞元之選擇組件(例如兩端選擇器裝置，其可經組態作為與存取線整合之一或多種薄膜材料)。因而，存取線及選擇組件可一起形成充當存取線及選擇組件兩者之複合材料層。
記憶體陣列202之架構在一些狀況下可被稱作交叉點架構之實例，此係因為記憶體胞元可形成在字線110與位元線115之間的拓樸交叉點處，如圖2中所說明。此交叉點架構可提供相較於一些其他記憶體架構具有較低生產成本之相對高密度資料儲存裝置。舉例而言，具有交叉點架構之記憶體陣列可具有面積縮減之記憶體胞元，且因而相較於一些其他架構可支援增大之記憶體胞元密度。舉例而言，交叉點架構相較於具有6F2 記憶體胞元面積之其他架構(諸如具有三端選擇組件之其他架構)可具有4F2 記憶體胞元面積，其中F為最小特徵大小。舉例而言，DRAM記憶體陣列可使用為三端裝置之電晶體作為用於每一記憶體胞元之選擇組件，且因此包含給定數目之記憶體胞元之DRAM記憶體陣列相較於包含相同數目個記憶體胞元之具有交叉點架構之記憶體陣列可具有較大記憶體胞元面積。
雖然圖2之實例展示兩個記憶體層疊，但其他組態可包括任何數目個層疊。在一些實施例中，記憶體層疊中之一或多者可包括自選擇記憶體胞元，其包括硫族化物材料220。在其他實施例中，記憶體層疊中之一或多者可包括FeRAM胞元，其包括鐵電材料。在又另一實施例中，記憶體層疊中之一或多者可包括CBRAM胞元，其包括金屬氧化物或硫族化物材料。舉例而言，硫族化物材料220可包括硫族化物玻璃，諸如硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之合金。在一些實施例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫族化物材料可被稱作SAG合金。
圖3至圖4說明本發明之製造技術之各個態樣。舉例而言，圖3至圖4說明在複合堆疊之一或多個埋入式目標層處(例如同時)建立空腔之態樣，每一目標層包含目標材料。通孔可用於在目標埋入式層處之目標材料中建立空腔，且空腔可經設定大小使得鄰近(例如相鄰)空腔可重疊且因此可合併以在目標埋入式層處形成通道(例如隧道)。通道因此可與通孔對準-亦即，通道可與用於建立通道之每一通孔之縱軸(例如相對於基板之正交方向)相交。通道可填充有填充材料(例如導電材料或記憶體材料)，且在一些狀況下，使用類似空腔-蝕刻及通道-建立技術，目標層處之填充材料內之較窄通道可使用相同通孔來建立。在填充材料內建立較窄通道可產生環繞較窄通道之細長填充材料環路(例如帶、環或軌道)，且較窄通道可填充有第二材料(例如介電質絕緣材料或其他絕緣材料)。填充材料環路可隨後經切斷以在目標埋入式層處建立填充材料之離散區段。此等區段可經組態為3D記憶體陣列之態樣，諸如圖1中所說明之記憶體陣列102或圖2中所說明之記憶體陣列202的實例。
舉例而言，本文中所描述之製造技術可有助於同時形成不同下部層處之類似結構-例如，導線(例如存取線，諸如字線110及位元線115)之集合或經組態有共同佈局之記憶體材料元件之集合，在共同佈局中，導線之每一集合或記憶體材料元件之集合存在於堆疊之不同下部層中。因而，本文中所描述之製造技術可有助於同時形成兩個或兩個以上記憶體胞元層疊，每一層疊包含存取線(例如字線、位元線)及記憶體胞元之3D交叉點結構。
圖 3A 至圖 3C 說明根據本發明之例示性製造技術。在圖3A中，描繪處理步驟300-a。處理步驟300-a可包括形成堆疊305-a之一或多個薄膜沈積或生長步驟。圖3A說明堆疊305-a之側視圖，該堆疊可為在應用如本文中所描述之其他製造技術之前的層之初始堆疊。堆疊305-a可形成在基板(例如參看圖2所描述之基板204)上方。堆疊305-a可包括各種材料之多個不同層，且因此可在一些狀況下被稱作複合堆疊，其中特定材料基於多個因素來選擇-該多個因素例如所要種類的記憶體技術(例如自選擇記憶體、FeRAM、CBRAM)、記憶體胞元之所要數目個層疊(例如兩個或兩個以上記憶體胞元層疊)等。如圖3A之說明性實例中所描繪，堆疊305-a可包括適於製造埋線之兩個集合(例如相對上部層處之包括如參看圖2描述之字線110-b之埋線之第一集合及相對下部層處之包括字線110-a之埋線之第二集合)之層的初始堆疊，層處之埋線之每一集合起初包含第一材料。堆疊305-a亦可包括適於製造層處之埋線之單個集合之層的初始堆疊(例如包括參看圖2所描述之位元線115-a之埋線之單個集合)，埋線之單個集合起初包含第二材料。
在一些實例中，堆疊305-a可包括層310，其可為堆疊305-a之頂部層。在一些實施例中，層310包括介電材料。在一些實施例中，層310包括硬質罩幕材料，使得層310可被稱作硬質罩幕層。由於例如光微影步驟，通孔圖案可形成於層310中。
堆疊305-a亦可包括層315。在圖3A之說明性實例中，堆疊305-a包括兩個層315，亦即層315-a及層315-b。在一些實施例中，層315可各自包括第一介電材料。如圖5中所說明，每一層315可最終經修改成包括第一導線之集合，每一第一導線包含電極材料。因此，層315可被稱作第一電極層。在一些狀況下，第一導線可被稱作埋入式導線，因為第一導線定位於表面層下方(例如層310下方)。第一導線可在第一方向延伸。兩個或兩個以上第一電極層處之電極-亦即，形成於兩個或兩個以上層內之電極，該兩個或兩個以上層各自包含第一介電材料-可根據本文中所描述之製造技術同時形成。
堆疊305-a亦可包括層320。在圖3A之說明性實例中，堆疊305-a包括兩個層320，亦即層320-a及層320-b，但任何數目個層320係可能的。在一些實施例中，每一層320可包含形成為堆疊305-a的一部分之記憶體材料(例如硫族化物材料220)。在其他實施例中，每一層320可包含占位材料，其可稍後經部分地移除且由記憶體材料(例如參看圖2所描述之硫族化物材料220)替換。如圖9至圖12中所說明，每一層320可最終包括根據本文中所描述之製造技術同時形成之記憶體胞元。因此，不論起初是包含記憶體材料抑或稍後由記憶體材料替換之占位材料，層320都可被稱作記憶體層。
堆疊305-a亦可包括層325。在圖3A之說明性實例中，堆疊305-a包括單層325，但任何數目個層325係可能的。在一些實施例中，每一層325可包括第二介電材料。如圖5中所說明，層325可最終經修改成包括包含電極材料之第二導線之集合。因此，每一層325可被稱作第二電極層。在一些狀況下，第二導線可被稱作埋入式導線，因為第二導線定位於表面層下方(例如層310下方)。第二導線可在第二方向延伸，該第二方向可不同於第一方向。在一些實施例中，第二方向可實質上垂直於第一導線延伸所沿著之第一方向。兩個或兩個以上第二電極層處之電極-亦即形成於兩個或兩個以上層內之電極，該兩個或兩個以上層各自包含第二介電材料-根據本文中所描述之製造技術同時形成。
堆疊305-a可包括層330。在一些狀況下，層330可包括蝕刻停止材料以經受本文中所描述之各種蝕刻製程。層330在一些狀況下可包括與層310相同的硬質罩幕材料，或可包括不同材料。在一些狀況下，層330可提供關於形成於基板(例如參看圖2所描述之基板204)中之電路或其他結構之緩衝層或可在層330下方之其他層(未展示)。在一些狀況下，層330可提供關於在先前處理步驟中製造之記憶體胞元之一或多個層疊的緩衝層。
在圖3B中，描繪處理步驟300-b。圖3B說明通孔335 (例如通孔335之俯視圖)及堆疊305-b之側視圖。當處理步驟300-b係完整時，堆疊305-b可對應於堆疊305-a。處理步驟300-b可包括光微影步驟，其將通孔335之形狀轉印至堆疊305-a上。在一些實例中，光微影步驟可包括在層310之頂部上形成具有通孔335之形狀(例如藉由通孔335內部缺乏光阻材料來界定)之光阻層(未展示)。在一些實例中，蝕刻處理步驟可遵循用以將通孔335之形狀轉印至層310上之光微影步驟，使得在層310內所建立的通孔335之形狀可在後續處理步驟期間重複用作接入通孔-亦即，包括通孔335之形狀之層310可充當硬質罩幕層，其提供呈通孔335之形狀之接入通孔以用於後續處理步驟。
處理步驟300-b可進一步包括各向異性蝕刻步驟，其可基於通孔335之形狀自堆疊305-a移除材料。在一些狀況下，處理步驟300-b可包括單個各向異性蝕刻步驟，該各向異性蝕刻步驟基於硬質罩幕層310上方之光阻層中之通孔335的形狀，穿過硬質罩幕層310及額外下部層進行蝕刻。在其他狀況下，通孔335可存在於硬質罩幕層310中，且後續各向異性蝕刻步驟可基於硬質罩幕層310中之通孔335之形狀穿過額外下部層進行蝕刻。
各向異性蝕刻步驟可藉由將蝕刻劑(例如一或多種化學元素之混合物)施加至目標材料來在一個方向(例如相對於基板之正交方向)上移除目標材料。又，蝕刻劑可展現關於僅移除目標材料(例如層310)同時保留曝露於蝕刻劑之其他材料(例如光阻劑)之選擇性(例如化學選擇性)。各向異性蝕刻步驟可在移除一或多個材料層時在單個各向異性蝕刻步驟期間使用一或多種蝕刻劑。在一些狀況下，各向異性蝕刻步驟可使用展現以移除材料(例如氧化物及氮化物)之群組同時保留曝露於蝕刻劑之其他材料(例如金屬)群組為目標之選擇性的蝕刻劑。
在處理步驟300-b期間，各向異性蝕刻步驟可產生穿過堆疊305-a之孔(例如貫通孔345)，在堆疊中，貫通孔345之形狀及寬度340(例如直徑)實質上對應於通孔335之寬度。作為圖3B中所描繪之實例，處理步驟300-b中之各向異性蝕刻步驟可包括四種不同種類之蝕刻劑-例如，分別用於層310、層315、層320及層325之不同蝕刻劑。各向異性蝕刻步驟可在層330處終止。在一些實例中，寬度340在堆疊305-b之每一層處係相同的(實質上相同)。
在圖3C中，描繪處理步驟300-c。圖3C說明空腔336之俯視圖及堆疊305-c之側視圖。當處理步驟300-c係完整時，堆疊305-c可對應於堆疊305-b。空腔336可表示形成於堆疊305-c之一或多個埋入式層(例如層315-a及層315-b)中之一或多個空腔之俯視圖。每一空腔336可與通孔335共用共同中心-例如，通孔335及每一空腔336可圍繞通孔335之縱軸(例如相對於基板之正交方向)為同心的，如圖3C中所說明。貫通孔345可曝露一或多個目標層(例如層315-a及315-b)內之目標材料(例如層315之第一介電材料)，且處理步驟300-c可包括各向同性蝕刻步驟，該各向同性蝕刻步驟自每一目標層移除目標材料以產生每一目標層內且圍繞貫通孔345 (例如穿過堆疊305-b之貫通孔345)形成之空腔336。
各向同性蝕刻步驟可在所有方向移除目標材料。各向同性蝕刻步驟可施加展現關於僅移除目標材料同時保留曝露於蝕刻劑之其他材料之選擇性(例如化學選擇性)的蝕刻劑(例如一或多種化學元素之混合物)。各向同性蝕刻步驟可在移除材料之一或多個層時在單個各向同性蝕刻步驟期間使用不同蝕刻劑。在一些狀況下，各向同性蝕刻劑(例如用於各向同性蝕刻步驟中之蝕刻劑)在堆疊中之第一介電材料與至少一種其他材料之間可具有化學選擇性。
如在圖3C中所描繪之實例中，各向同性蝕刻步驟可例如至少部分地基於以移除層315之第一介電材料為目標的蝕刻劑之選擇性自每一層315 (例如自層315-a及層315-b兩者)同時移除第一介電材料之一部分，同時保留(或實質上保留)堆疊305-b中曝露於蝕刻劑之其他材料(例如在其他層處)。由於各向同性蝕刻步驟，每一空腔336之外部寬度(例如寬度350)可大於貫通孔345之寬度(例如寬度340)。因而，每一空腔336之外部寬度(例如寬度350)可由通孔335之寬度(例如貫通孔345之寬度)及在處理步驟300-c期間自每一目標層移除之目標材料之量來判定。另外，每一空腔336可被稱作埋入式空腔336，因為其可形成於一或多個埋入式層中-例如，形成於包含第一介電材料且定位於堆疊305-c中之層310下方之一或多個層315中。
應理解，可形成任何數目個埋入式空腔336，且在一些狀況下，該等埋入式空腔可使用處理步驟300-a至300-c同時形成在層之堆疊內。不同目標層之數目-亦即，包含目標材料(例如起初包括在層315中之第一介電材料)且由其他層分隔之不同層之數目-可判定基於通孔335使用各向同性蝕刻步驟在堆疊305-c內同時建立之埋入式空腔336之數目。使用通孔335建立且穿過堆疊之貫通孔345可在各向同性蝕刻步驟期間提供對蝕刻劑之接入(例如路徑)，使得各向同性蝕刻步驟可藉由貫通孔345移除每一埋入式目標層之一部分以便在每一目標層處建立埋入式空腔336。因此，通孔335在一些狀況下可被稱作接入通孔。
圖 4A 至圖 4B 說明支援根據本發明之交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。圖4A說明通孔410及相關聯第一空腔415。通孔410可為參看圖3所描述之通孔335的實例。第一空腔415可為參考圖3所描述之空腔336的實例。第一空腔415可表示圍繞通孔410之縱軸(例如相對於基板之縱軸)為同心且形成於堆疊(例如堆疊305)之埋入式層處之目標材料中的空腔(例如埋入式空腔)。
作為一實例，圖4A亦說明通道420，其可使用以線性組態配置之多個通孔410 (例如五個通孔410，如圖4A中所說明)形成在埋入式層處。對應於每一通孔410之第一空腔415可形成於埋入式層處之目標材料中。通孔410之間的距離及在形成每一第一空腔415時移除之目標材料之量可經組態成使得鄰近或相鄰第一空腔415可合併(例如可重疊，如由通道420內之橢圓形狀425所表示)以形成通道420。因此，通道420可與對應於合併以形成通道420之第一空腔415之通孔410的集合對準-例如，通道420可與每一通孔410之縱軸(例如相對於基板之縱軸)相交。通道420可具有與每一第一空腔415之寬度相同之寬度及由經合併第一空腔415之數目(例如，以線性方式配置之通孔410之數目，其可為任何數目)判定之長度。
圖4A亦說明經填充通道430。經填充通道430可在完成至少兩個後續處理步驟之後對應於通道420-該至少兩個後續處理步驟例如在通道420及相關聯貫通孔中沈積填充材料之第一處理步驟，接著為使用蝕刻製程(例如各向異性蝕刻步驟，諸如參看圖3所描述之處理步驟300-b)自相關聯貫通孔移除填充材料之第二處理步驟。換言之，經填充通道430可包括通道420中之填充材料。儘管通道420及經填充通道430經說明為具有對應於通孔410之相關聯集合之線性組態之線性組態，但應理解，通道420及經填充通道430可呈對應於通孔410之相關聯集合之空間組態的任何任意形狀(例如L形狀、X形狀、T形狀、S形狀)。因此，通孔410之集合可經定位以界定具有任何預期形狀之輪廓，其中鄰近通孔之間的間隔經組態成使得相同目標層處之相鄰空腔合併以在該目標層處形成具有任何預期形狀之通道，每一空腔對應於通孔410。此外，在一些實施例中，多個通道420及經填充通道430可結合以形成埋線或互連件之各種形狀(例如當經填充通道430之集合包括導電材料時)。
圖4A亦說明通孔410及相關聯第二空腔435。第二空腔435可為參看圖3所描述之空腔336的實例。第二空腔435之寬度可小於第一空腔415之寬度。如上文所描述，與通孔410相關聯的空腔之大小可取決於通孔410之寬度及各向同性蝕刻步驟期間移除的目標材料之量而變化。第二空腔435可表示圍繞通孔410之縱軸(例如相對於基板之縱軸)為同心且形成於堆疊之埋入式層處之目標材料中(例如形成於經填充通道430內之填充材料中)之空腔(例如埋入式空腔)。
作為一實例，圖4A亦說明通道440，其可使用以線性組態配置之多個通孔410 (例如五個通孔410，如圖4A中所說明)在埋入式層處形成。對應於每一通孔410之第二空腔435可形成於埋入式層處之目標材料中，該目標材料可為經沈積以形成經填充通道430之填充材料。通孔410之間的距離及在形成每一第二空腔435時移除的目標材料之量可經組態成使得鄰近或相鄰第二空腔435可合併以形成通道440。因此，通道440可與對應於合併以形成通道440之第二空腔435之通孔410的集合對準-例如，通道440可與每一通孔410之縱軸(例如相對於基板之縱軸)相交。通道440可具有與每一第二空腔435之寬度相同之寬度及由經合併第二空腔435之數目(例如，以線性方式配置之通孔410之數目，其可為任何數目)判定之長度。
圖4A亦說明中間圖案445，其可對應於形成於經填充通道430內之通道440。中間圖案445可說明一或多個處理步驟之結果，其中存在於經填充通道430中之填充材料之一部分經移除以形成第二空腔435且因此在經填充通道430內形成通道440。通道440可使用用於形成通道420及經填充通道430之通孔410之相同集合形成，但可具有較窄寬度(歸因於經合併第二空腔435之寬度小於經合併第一空腔415之寬度)，且其中經填充通道430內之填充材料在形成通道440期間充當目標材料。因為通道440之寬度可能小於經填充通道430之寬度，所以經填充通道430內之填充材料之一部分可保持沿著經填充通道430之外邊界，環繞通道440。因此，在形成通道440之後，來自經填充通道430之填充材料之環路可保持在目標層處；該環路可為細長的，其中長度大於寬度，且可亦被稱作軌道或帶。
圖4A亦說明環路450，其可對應於使用通孔410之對應集合填充有介電材料之通道440。因此，環路450可包含環繞填充通道440之介電材料的填充通道420之填充材料(亦即，用於形成經填充通道430之填充材料)之環路。在一些狀況下，由環路450環繞之介電材料可與包含形成通道420所處之目標層(例如參看圖3所描述之介電材料層315或325)之目標材料為相同材料，且填充材料可為導電材料，且因此環路450可為導電材料之環路。導電材料之環路450可經切斷成多個離散區段，該等離散區段可充當電極(例如存取線)。記憶體材料之環路450可經切斷成多個離散區段，該等離散區段可充當一或多個記憶體胞元(例如可被稱作記憶體材料元件之記憶體材料之每一離散區段可經組態以包含一或多個記憶體胞元105)。
儘管圖4A說明使用五個通孔410連續形成五個第一空腔415 (其合併以形成通道420)、經填充通道430、五個第二空腔435 (其合併以形成通道440)且因此形成環路450，但應理解，可使用任何數目個通孔410應用類似技術。類似地，儘管圖4A說明在堆疊之單個目標層處連續形成五個第一空腔415 (其合併以形成通道420)、經填充通道430、五個第二空腔435 (其合併以形成通道440)且因此形成環路450，但應理解，堆疊可包含多個不同目標層，該等目標層各自包含相同目標材料，且應理解參看圖4A所描述之技術可由此產生多個環路450，一個環路在堆疊中之每一目標層處。
圖4B說明圖401，該圖說明在第一方向(例如如在頁面上所繪製，x方向)上延伸之第一複數個環路455 (例如環路455-a至455-d)及在第二方向(例如如在頁面上繪製，y方向)上延伸之第二複數個環路460 (例如環路460-a至460-d)的俯視圖。第一複數個環路455可形成在堆疊(例如堆疊305)之一或多個第一層(例如層315)處，且第二複數個環路460可形成在堆疊(例如堆疊305)之一或多個第二層(例如層325)處。
圖4B之第一複數個環路455及第二複數個環路460中之每一環路可為圖4A之環路450之實例。因此，水平環路(例如在x方向延伸之環路455-a至455-d)中之每一者可使用在水平方向(x方向)上配置成一列之通孔之集合(未展示)形成。另外，豎直環路(例如在y方向延伸之環路460-a至460-d)中之每一者可使用在豎直方向(y方向)上配置成一列之通孔之集合(未展示)形成。圖401說明呈實質上垂直的配置之第一複數個環路455及第二複數個環路460-亦即，第一複數個環路455實質上垂直於第二複數個環路460。應理解，第一複數個環路及第二複數個環路可呈任何角度配置。
在一些狀況下，第一複數個環路455及第二複數個環路460中之每一環路可具有導電材料(例如如參看圖至1及圖2所描述之電極材料)。每一環路455、460之端部(例如較短側)可在後續處理步驟中自環路455、460之側(例如較長側)移除或以其他方式經切斷，且每一環路455、460之剩餘部分(例如較長側)可充當用於記憶體裝置之存取線(例如如參看圖1及圖2所描述之字線110及位元線115)。在一些實施例中，第一複數個環路455可存在於一或多個第一層(例如如參看圖3所描述之層315)中，且第二複數個環路460可存在於一或多個第二層(例如如參看圖3所描述之層325)中。因而，第一複數個環路455及第二複數個環路460可形成呈如參看圖1及圖2所描述之3D交叉點組態之存取線的矩陣(例如存取線之柵格結構)。存取線之每一拓樸交叉點(例如形成於環路455-d與環路460-a之間的交叉點465)可對應於記憶體胞元(例如如參看圖1所描述之記憶體胞元105)，且記憶體胞元可***於相交存取線之間。因此，例示性圖401可支援記憶體胞元之單個層疊中之64個記憶體胞元。應理解，記憶體胞元之任何數目個層疊可安置在彼此的頂部上且使用單一通孔圖案同時形成，該等記憶體胞元各自包含任何數目個存取線。
圖5至圖8說明根據本發明之製造技術之存取線的例示性三維結構(例如存取線之柵格結構)之構造。如上文所描述，本文中所描述之製造技術可使用通孔圖案，且圖5至圖8說明使用通孔圖案以促進同時構造存取線之三維結構(例如存取線之柵格結構)使得可同時形成3D記憶體陣列之兩個或兩個以上層疊的方法。
圖 5 說明根據本發明之形成可包括兩個或兩個以上記憶體胞元層疊的3D交叉點記憶體陣列結構之實例方法。作為本文中所描述之製造技術之說明性實例，圖5可展示同時形成存取線之兩個集合-亦即，上部層疊可包括字線531-a及531-b之一個集合，且下部層疊可包括字線531-c及531-d之另一集合。字線531可為用於如參看圖1所描述之記憶體陣列102之兩個層疊的字線110之兩個集合(例如字線WL_T1至WL_TM之集合及字線WL_B1至WL_BM之另一集合)或用於如參看圖2所描述之記憶體胞元之第一層疊205-a的一對字線110-a及用於記憶體胞元之第二層疊205-b的一對字線110-b之實例。
圖5中之層之堆疊可對應於如參看圖3所描述之堆疊305。舉例而言，硬質罩幕(HM)層可對應於層310 (例如堆疊305之頂部層)，介電質1 (D1)層可對應於層315-a及層315-b，介電質2 (D2)層可對應於層325，且占位介電質或記憶體材料(DM)層可分別對應於層320-a及層320-b。DM層可包括記憶體材料(例如形成為初始堆疊305-a的一部分之記憶體材料)或其內稍後可沈積記憶體材料之占位材料。在一些狀況下，占位材料可為第三介電材料。在一些狀況下，DM層可被稱作記憶體層或占位層。在一些狀況下，D1層可被稱作第一介電層，且D2層可被稱作第二介電層。
圖5亦包括圖501、502及503。作為一說明性實例，圖501可描繪堆疊之俯視圖，該堆疊包括通孔(例如如參看圖3或圖4所描述之通孔335或通孔410)之三列及使用通孔之列形成之六個存取線(例如字線)，其中通孔之每一列用於形成一個環路(例如參看圖4所描述之環路455-a) (圖501中未展示之環路端部)且因此形成通孔之列***在其間之兩個存取線(例如如參看圖1及圖2所描述之字線110或位元線115)。圖502說明在各種處理階段(例如處理步驟505至530)之堆疊之橫截面側視圖，該堆疊對應於圖501之通孔之中心，該中心如由圖501中之參考線A-A所表示。圖503說明在各種處理階段(例如處理步驟505至530)之堆疊之橫截面側視圖，該堆疊對應於圖501之通孔之間的空間，該空間如由參考線B-B表示。
在處理步驟505處，光微影步驟(例如參看圖3所描述之光微影步驟)可將圖501中所說明之通孔圖案轉印至堆疊(例如堆疊305)上。在一些狀況下，各自具有第一寬度(例如寬度506)之複數個孔(例如與圖501中所說明之通孔圖案相關聯之孔)可形成在堆疊之頂部層(例如HM層)處。第一寬度(例如寬度506)可對應於如參看圖3及圖4所說明之通孔335或410之寬度。隨後，各向異性蝕刻步驟可自堆疊移除一些材料，從而建立穿過堆疊之貫通孔。處理步驟505處之圖502說明通孔中之一者及穿過堆疊且將堆疊之埋入式層曝露於後續處理步驟之對應的貫通孔。處理步驟505處之圖503可說明在通孔之間，初始堆疊(例如堆疊305)可在處理步驟505期間保持不變。處理步驟505可為如參看圖3所描述之處理步驟300-b之實例。
在處理步驟510處，各向同性蝕刻步驟可選擇性地移除堆疊中的每一D1層(例如層315-a及層315-b)處的曝露於各向同性蝕刻之蝕刻劑之介電材料之某一部分。每一D1層處之介電材料可被稱作第一介電材料。處理步驟510處之各向同性蝕刻之蝕刻劑可展現關於堆疊之其他材料(例如堆疊之其他層處之材料)之選擇性。亦即，處理步驟510處之各向同性蝕刻之蝕刻劑可移除每一D1層處之第一介電材料之某一部分，同時保留(或實質上保留)其他材料(例如其他層處之材料，其他層諸如堆疊之DM層、D2層或HM層)。自每一D1層(例如層315-a及層315-b)選擇性移除第一介電材料之一部分可在每一D1層處建立空腔(例如參看圖3及圖4所描述之空腔336或第一空腔415)。當穿過堆疊之貫通孔可曝露兩個D1層(例如315-a及層315-b)之側壁時，各向同性蝕刻可同時在每一D1層(例如層315-a及層315-b)處建立空腔。
圖502說明處理步驟510同時在兩個D1層處建立空腔(例如，空腔同時形成於層315-a及層315-b處)，同時其他層處之貫通孔之寬度保持不變。寬度511可表示形成於兩個D1層中之空腔之最終寬度。另外，處理步驟510處之圖503說明使用鄰近通孔形成於同一層處之空腔可歸因於各向同性蝕刻步驟之各向同性性質而合併，從而擴展每一空腔在所有方向之大小，在兩個D1層(例如層315-a及層315-b)處之第一介電材料內形成通道(例如參看圖4所描述之通道420)。如處理步驟510處之圖503中所描繪之參考線B-B處的通道寬度(例如寬度512)可係關於參看圖4所描述之重疊的橢圓形狀425。在一些狀況下，寬度512可與寬度511大致相同。在其他狀況下，寬度512可小於寬度511。
在處理步驟515處，通道及相關聯貫通孔可填充有電極材料，該電極材料可為導電材料。在一些狀況下，過多電極材料可形成在堆疊的頂部上(例如在HM層(例如層310)的頂部上)且可藉由回蝕製程或化學機械拋光製程經移除。如本文中所使用，填充有材料(例如導電材料)之貫通孔可在已填充有該材料之後被稱作孔。處理步驟515處之圖503說明電極材料可流入至通孔之間的通道之部分中且因此同時填充在處理步驟510處建立之每一通道。
在處理步驟520處，各向異性蝕刻步驟可使用通孔以移除電極材料之一部分，從而建立對應於通孔之新的貫通孔。各向異性蝕刻步驟可與處理步驟505使用相同的硬質罩幕層之通孔圖案(例如圖501中所描繪的通孔圖案)，且建立貫通孔，該等貫通孔在每一D1層處曝露在處理步驟515處沈積之電極材料之側壁以用於後續處理。在處理步驟520處，描繪單列通孔之圖501之一部分的俯視圖可對應於如參看圖4所描述之經填充通道430之俯視圖。
在處理步驟525處，各向同性蝕刻步驟可自每一D1層選擇性地移除電極材料之某一部分-例如，在處理步驟515處沈積且因此填充在處理步驟510處建立在每一D1層(例如層315-a及層315-b)處之通道之電極材料的某一部分。處理步驟525處之各向同性蝕刻之蝕刻劑可展現關於其他材料(例如堆疊之其他層處之材料)之選擇性。亦即，處理步驟525處之各向同性蝕刻之蝕刻劑可移除電極材料，同時保留(或實質上保留)其他材料(例如其他層處之材料，其他層諸如堆疊之DM層、D2層或HM層)。自D1層(例如層315-a及層315-b)處之空腔選擇性移除電極材料可使電極材料之一部分留在如處理步驟525處之圖502及圖503中所說明之通道中，且電極材料之剩餘部分可形成如參看圖4所描述之環路450。換言之，寬度526可小於寬度511。在一些狀況下，電極材料之剩餘部分之寬度(例如寬度527) (例如包含電極材料之存取線之寬度)可小於給定技術代之最小特徵大小，諸如藉由可由光遮罩步驟界定之線之最小寬度(或線之間的最小空間)判定之最小特徵大小。
圖503說明處理步驟525在兩個D1層處同時建立空腔(例如藉由選擇性地移除在處理步驟515處形成之電極材料之某一部分而在層315-a及層315-b處同時形成空腔)，同時其他層處之貫通孔之寬度保持不變(圖503中未展示)。寬度526可表示形成於兩個D1層中之空腔之最終大小。另外，處理步驟525處之圖503說明使用鄰近通孔形成於同一層處之空腔可歸因於各向同性蝕刻步驟之各向同性性質而合併(例如鄰接)，從而擴展每一空腔在所有方向之大小，在兩個D1層(例如層315-a及層315-b)處之介電材料內形成通道(例如參看圖4所描述之通道440)。如處理步驟525處之圖503中所描繪之參考線B-B處之通道的寬度(例如寬度528)可係關於參看圖4所描述之通道440之寬度。在一些狀況下，寬度528可與寬度526大致相同。在其他狀況下，寬度528可小於寬度526。
在處理步驟530處，每一D1層處之通道及相關聯貫通孔可填充有介電材料。在一些狀況下，介電材料可與每一D1層處之第一介電材料相同。在其他狀況下，介電材料可不同於第一介電材料。如本文中所使用，填充有材料(例如介電材料)之貫通孔可在已填充有該材料之後被稱作孔。處理步驟530處之圖502及503可說明電極材料之兩個環路450已使用同一列通孔同時形成，該兩個環路為上部D1層(例如層315-a)處之第一環路及下部D1層(例如層315-b)處之第二環路。應理解，在其他實例中，堆疊可包括任何數目個D1層，其中電極材料之環路450使用參看圖5所描述之處理步驟同時形成於每一D1層處。在處理步驟530之後，描繪單列通孔之圖501之一部分的俯視圖可對應於參看圖4所描述之環路455-a之一部分的俯視圖。
在一些狀況下，在完成處理步驟530時，第一電極層(例如如參看圖3或圖5所描述之層315或D1層)可包括第一電極(例如字線531-a)、第二電極(例如字線531-b)及介電質通道(例如可藉由將與寬度526相關聯之通道填充有介電材料而形成之介電質通道)，該介電質通道以第一距離(例如寬度526)將第一電極與第二電極分隔。第一距離(例如寬度526)可大於第一寬度(例如寬度506)。此外，介電質通道可與形成於堆疊之頂部層(例如HM層)處之複數個孔對準，在HM層處描繪具有第一寬度(例如寬度506)之複數個孔中之一者。在一些狀況下，第一電極層可包括接近第二電極之緊鄰電極(未展示)，其中第二電極將第一電極與緊鄰電極分隔且第二電極比第一電極更接近緊鄰電極。舉例而言，如圖501中所展示，由單個環路形成之兩個電極(例如其中單列通孔***於其間)可以與鄰近環路之間的距離不同(例如比其大)且因此與由不同環路形成之兩個電極之間的距離不同之距離分隔。
圖 6 說明根據本發明之形成可包括兩個或兩個以上記憶體胞元層疊的3D交叉點記憶體陣列結構之實例方法。作為本文中所描述之製造技術之說明性實例，圖6可展示形成定位於記憶體胞元之兩個層疊之間的存取線之一個集合-亦即，上部層疊及下部層疊可共用位元線631-a及631-b之一個集合。位元線631可為對於如參看圖1所描述之記憶體陣列102之兩個層疊為共同的位元線115或對於如參看圖2所描述之記憶體胞元之第一層疊205-a及記憶體胞元之第二層疊205-b為共同之一對位元線115-a的實例。圖6中之層之堆疊可對應於參看圖5所描述之堆疊(例如參看圖3所描述之堆疊305)。
圖6亦包括圖601、圖602及圖603。作為說明性實例，圖601可描繪包括三列通孔(例如如參看圖3或圖4所描述之通孔335或通孔410)及使用該等列通孔形成之六個存取線(例如位元線)之堆疊的俯視圖，其中每一列通孔用於形成一個環路(例如參看圖4所描述之環路460-a) (圖601中未展示之環路端部)且因此形成該列通孔***其間之兩個存取線(例如如參看圖1及圖2所描述之字線110或位元線115)。圖602說明在各種處理階段(例如處理步驟605至630)之堆疊之橫截面側視圖，該堆疊對應於圖601之通孔之中心，該中心如由圖601中之參考線A-A所表示。圖603說明在各種處理階段(例如處理步驟605至630)之堆疊之橫截面側視圖，該堆疊對應於圖601之通孔之間的空間，該空間如由參考線B-B表示。
在處理步驟605處，光微影步驟(例如參看圖3所描述之光微影步驟)可將圖601中所說明之通孔之圖案轉印至堆疊(例如堆疊305)上。在一些狀況下，各自具有第二寬度(例如寬度606)之複數個第二孔(例如與圖601中所說明之通孔之圖案相關聯的孔)可形成在堆疊之頂部層(例如HM層)處。第二寬度(例如寬度606)可對應於如參看圖3及圖4所說明之通孔335或410之寬度。在一些狀況下，圖501及圖601中之通孔之子集可為共同的，如稍後圖8中所說明。隨後，各向異性蝕刻步驟可自堆疊移除一些材料，從而建立穿過堆疊之貫通孔。處理步驟605處之圖602說明通孔中之一者及穿過堆疊且將堆疊之埋入式層曝露於後續處理步驟之對應的貫通孔。處理步驟605處之圖603可說明在通孔之間，初始堆疊(例如堆疊305)可在處理步驟605期間保持不變。處理步驟605可為如參看圖3所描述之處理步驟300-b之實例。
在處理步驟610處，各向同性蝕刻可選擇性地移除堆疊中之D2層(例如層325)處之曝露於各向同性蝕刻之蝕刻劑之介電材料的某一部分。D2層處之介電材料可被稱作第二介電材料。處理步驟610處之各向同性蝕刻之蝕刻劑可展現關於堆疊之其他材料(例如堆疊之其他層處之材料)之選擇性。亦即，處理步驟610處之各向同性蝕刻之蝕刻劑可移除D2層處之第二介電材料之某一部分，同時保留(或實質上保留)其他材料(例如其他層處之材料，其他層諸如堆疊之DM層、D1層或HM層)。自D2層(例如層325)選擇性移除第二介電材料之一部分可在D2層處建立空腔(例如參看圖3及圖4所描述之空腔336或第一空腔415)。
圖602說明處理步驟610在D2層處建立空腔(例如空腔形成於層325處)，同時其他層處之貫通孔之寬度保持不變。寬度611可表示形成於D2層處之空腔之最終寬度。另外，處理步驟610處之圖603說明使用鄰近通孔形成於同一層處之空腔可歸因於各向同性蝕刻步驟之各向同性性質而合併，從而擴展每一空腔在所有方向之大小，在D2層(例如層325)處之第二介電材料內形成通道(例如參看圖4所描述之通道420)。如處理步驟610處之圖603中所描繪之參考線B-B處的通道寬度(例如寬度612)可係關於參看圖4所描述之重疊的橢圓形狀425。在一些狀況下，寬度612可與寬度611大致相同。在其他狀況下，寬度612可小於寬度611。
在處理步驟615處，通道及相關聯貫通孔可填充有電極材料，該電極材料可為導電材料。在一些狀況下，處理步驟615處所使用之電極材料可與處理步驟515處所使用之電極材料相同。在一些狀況下，過多電極材料可形成在堆疊的頂部上(例如在HM層(例如層310)的頂部上)且可藉由回蝕製程或化學機械拋光製程經移除。如本文中所使用，填充有材料(例如導電材料)之貫通孔可在已填充有該材料之後被稱作孔。處理步驟615處之圖603說明電極材料可流入至通孔之間的通道之部分中且因此同時填充在處理步驟610處建立之每一通道。
在處理步驟620處，各向異性蝕刻可使用通孔以移除電極材料之一部分，從而建立對應於通孔之新的貫通孔。各向異性蝕刻步驟可與處理步驟605使用相同的硬質罩幕層之通孔圖案(例如圖601中所描繪的通孔圖案)，且建立貫通孔，該等貫通孔在D2層處曝露在處理步驟615處沈積之電極材料之側壁以用於後續處理。在處理步驟620處，描繪單列通孔之圖601之一部分的俯視圖可對應於如參看圖4所描述之經填充通道430之俯視圖。
在處理步驟625處，各向同性蝕刻可自D2層選擇性地移除電極材料之某一部分-例如，在處理步驟615處沈積由此填充在處理步驟610處建立在D2層(例如層325)處之通道的電極材料之某一部分。處理步驟625處之各向同性蝕刻之蝕刻劑可展現關於其他材料(例如堆疊之其他層處之材料)之選擇性。亦即，處理步驟625處之各向同性蝕刻之蝕刻劑可移除電極材料，同時保留(或實質上保留)其他材料(例如其他層處之材料，其他層諸如堆疊之DM層、D1層或HM層)。自D2層(例如層325)處之空腔選擇性移除電極材料可使電極材料之一部分留在如處理步驟625處之圖602及圖603中所說明之通道中，且電極材料之剩餘部分可形成如參看圖4所描述之環路460。換言之，寬度626可小於寬度611。在一些狀況下，電極材料之剩餘部分之寬度(例如寬度627) (例如包含電極材料之存取線之寬度)可小於給定技術代之最小特徵大小，諸如藉由可由光學微影步驟界定之線之最小寬度(或線之間的最小空間)判定之最小特徵大小。
圖603說明處理步驟625在D2層處建立空腔(例如藉由選擇性地移除形成於處理步驟615處之電極材料之某一部分而在層325處形成空腔)，同時其他層處之貫通孔之寬度保持不變(圖603中未展示)。寬度626可表示形成於D2層中之空腔之最終大小。另外，處理步驟625處之圖603說明使用鄰近通孔形成於同一層處之空腔可歸因於各向同性蝕刻步驟之各向同性性質而合併(例如鄰接)，從而擴展每一空腔在所有方向之大小，在D2層(例如層325)處之電極材料內形成通道(例如參看圖4所描述之通道440)。如處理步驟625處之圖603中所描繪之參考線B-B處之通道寬度(例如寬度628)可係關於參看圖4所描述之通道440之寬度。在一些狀況下，寬度628可與寬度626大致相同。在其他狀況下，寬度628可小於寬度626。
在處理步驟630處，D2層處之通道及相關聯貫通孔可填充有介電材料。在一些狀況下，介電材料可與D2層處之第二介電材料相同。在其他狀況下，介電材料可不同於第二介電材料。如本文中所使用，填充有材料(例如介電材料)之貫通孔可在已填充有該材料之後被稱作孔。處理步驟630處之圖602及圖603可說明電極材料之一個環路460已使用該列通孔(例如圖601中所描繪之通孔)形成。應理解，在其他實例中，堆疊可包括任何數目個D2層，其中電極材料之環路460使用參看圖6所描述之處理步驟同時形成於每一D2層處。在處理步驟630之後，描繪單列通孔之圖601之一部分的俯視圖可對應於參看圖4所描述之環路460-a之俯視圖。
在一些狀況下，在完成處理步驟630時，第二電極層(例如如參看圖3或圖6所描述之層325或D2層)可包括第三電極(例如位元線631-a)、第四電極(例如位元線631-b)及第二介電質通道(例如可藉由將與寬度626相關聯之通道填充有介電材料之介電質通道)，該第二介電質通道以第二距離(例如寬度626)將第三電極與第四電極分隔。第二距離(例如寬度626)可大於第二寬度(例如寬度606)。此外，第二介電質通道可與形成於堆疊之頂部層(例如HM層)處之複數個第二孔對準，在HM層處描繪具有第二寬度(例如寬度606)之複數個第二孔中之一者。在一些狀況下，第二電極層可包括接近第四電極之緊鄰電極(未展示)，其中第四電極將第三電極與緊鄰電極分隔且第四電極比第三電極更接近緊鄰電極。舉例而言，如圖601中所展示，由單個環路形成之兩個電極(例如其中單列通孔***於其間)可以與鄰近環路之間的距離不同(例如比其大)且因此與由不同環路形成之兩個電極之間的距離不同之距離分隔。
在一些狀況下，包括3D交叉點記憶體陣列(例如可使用參看圖5及圖6所描述之製造技術建置之3D交叉點記憶體陣列)之設備可包括：堆疊之上部層，該上部層包含各自具有第一寬度之複數個孔；堆疊內之第一電極層，該第一電極層包含第一電極及第二電極；及介電質通道，其與複數個孔對準且以大於第一寬度之第一距離將第一電極與第二電極分隔。在上文所描述之設備之一些實例中，第一電極具有小於最小特徵大小之至少一個尺寸。在上文所描述之設備之一些實例中，上部層包含硬質罩幕材料。在上文所描述之設備之一些實例中，保形襯裡(例如參看圖7所描述之保形襯裡)與第一電極之複數個表面接觸。
在一些狀況下，上文所描述之設備可進一步包括堆疊內之記憶體層，該記憶體層包含藉由複數個介電質塞穿孔之記憶體材料薄片。
在一些狀況下，上文所描述之設備可進一步包括：堆疊內之第二電極層，該第二電極層包含第三電極及第四電極；及堆疊內之記憶體層，該記憶體層包含與第一電極、第二電極及第三電極耦接之記憶體材料元件。在上文所描述之設備之一些實例中，記憶體材料元件與第四電極耦接。
在一些狀況下，上文所描述之設備可進一步包括堆疊內之記憶體層，該記憶體層包含複數個記憶體材料元件，每一記憶體材料元件具有彎曲表面。
在一些狀況下，上文所描述之設備可進一步包括：上部層中之複數個第二孔，每一第二孔具有第二寬度；堆疊內之第二電極層，該第二電極層包含第三電極及第四電極；及第二介電質通道，其與複數個第二孔對準且以大於第二寬度之第二距離將第三電極與第四電極分隔。在上文所描述之設備之一些實例中，第一電極及第二電極在第一方向予以安置，且第三電極及第四電極在第二方向予以安置。在一些狀況下，上文所描述之設備可進一步包括第一電極層處之緊鄰電極，其中第二電極將第一電極與緊鄰電極分隔，且第二電極比第一電極更接近緊鄰電極。
圖 7 包含圖701、圖702及圖703。圖7說明根據本發明之形成可包括兩個或兩個以上記憶體胞元層疊的3D交叉點記憶體陣列結構之實例方法。作為本文中所描述之製造技術之說明性實例，圖7可展示形成雙層電極(例如雙層存取線)之方法。圖7中所說明之方法之一些態樣可類似於圖5之對應的態樣。舉例而言，在一些狀況下，處理步驟705、處理步驟710、處理步驟715及處理步驟730可分別與參看圖5所描述之處理步驟505、處理步驟510、處理步驟515及處理步驟530相同。
如處理步驟712中所說明，第一電極材料(EM1)可形成在由於步驟710曝露之表面上(例如在處理步驟710處產生之通道及貫通孔之表面上)。在一些狀況下，EM1可作為保形襯裡形成在由於步驟710曝露之表面上。在一些狀況下，EM1可為碳基材料。在處理步驟715處，第二電極材料(EM2)可填充通道及貫通孔之剩餘容積，如參看處理步驟515所描述。在一些狀況下，EM2可為參看圖5及圖6所描述之相同電極材料。如本文中所使用，填充有材料(例如包含第一電極材料及第二電極材料之雙層材料)之貫通孔可在已填充有該材料之後被稱作孔。因此，保形襯裡(例如碳基電極材料)可***於第一介電材料(例如層315(例如D1層)處之第一介電材料)與第二電極材料(例如EM2)之間。在一些狀況下，保形襯裡(例如碳基電極材料)可與第一電極(例如包含EM2之電極)之複數個表面接觸。
隨後，包括在處理步驟720中之各向異性蝕刻步驟可移除EM1材料及EM2材料兩者。處理步驟720處之各向異性蝕刻可為處理步驟520 (或處理步驟620)中之各向異性蝕刻步驟之變化，此係因為處理步驟720可移除EM1材料及EM2材料兩者，而處理步驟520僅可移除EM2材料。另外，包括在處理步驟725中之各向同性蝕刻步驟可移除EM1材料及EM2材料兩者。處理步驟725處之各向同性蝕刻可為處理步驟525 (或處理步驟625)中之各向同性蝕刻步驟之變化，此係因為處理步驟725可移除EM1材料及EM2材料兩者，而處理步驟525僅可移除EM2材料。
圖702及圖703說明處理步驟712可導致EM1材料在所有位置處***於EM2材料與DM層之間，其中D1層中之EM2材料將另外與DM層接觸。在一些狀況下，EM1材料(例如碳基材料)可充當EM2材料(例如鎢基材料)與每一DM層之材料(例如參看圖2所描述之硫族化物材料220或可隨後用記憶體材料至少部分地替換之占位介電材料)之間的緩衝層。在一些狀況下，每一記憶體材料元件-諸如包含DM層處之記憶體材料(例如硫族化物材料220)之記憶體材料元件或包含隨後藉由部分地替換DM層處之占位介電材料形成之記憶體材料(例如硫族化物材料220)之記憶體材料元件-可藉由可與至少一個第一電極之三個表面接觸之保形襯裡與至少一個第一電極耦接。
儘管已將圖7之處理步驟說明且描述為修改參看圖5所描述之處理步驟，但應理解，圖6之處理步驟亦可類似地修改(未展示)以形成存取線，其包含每一D2層處之雙層電極(例如雙層存取線)。因而，DM層處之材料之上部表面及下部表面兩者可與EM1材料而非EM2材料介接-因此，DM層處之記憶體胞元可與兩個雙層電極(例如字線110及位元線115)介接。在一些狀況下，僅一個用於記憶體胞元之存取線(例如字線110或位元線115)可包括雙層電極，使得兩個存取線之間的不對稱電極組態可有助於記憶體胞元之不對稱操作。
圖 8 說明支援根據本發明之交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。製造技術可用於形成可包括兩個或兩個以上記憶體胞元層疊之3D交叉點記憶體陣列結構。作為本文中所描述之製造技術之說明性實例，圖8包括圖801及圖802，且每一圖可表示3D交叉點記憶體陣列之一部分之佈局的俯視圖。
圖801包括佈局805、810、815及820。佈局805為描繪通孔圖案、第一存取線之集合及第二存取線之集合的複合標繪圖。作為一說明性實例，佈局805可描繪記憶體陣列之單個層疊中之16個記憶體胞元-例如，一個記憶體胞元位於四個第一存取線與四個第二存取線之間的16個交叉點中之每一者處。
佈局810說明佈局805之元件之子集，其包括：第一通孔之兩個集合，第一通孔之每一集合在第一方向(例如在頁面上，水平方向或x方向)上配置成一列；及四個第一存取線，其在第一方向延伸。兩組第一通孔在第二方向上(例如，在頁面上，一垂直方向或y方向)可藉由一距離825分隔，其可表示自一組第一通孔之中心至另一組第一通孔之中心的一距離。在一些狀況下，第一存取線可具有導電材料(例如如參看圖1及圖2所描述之電極材料)且可為字線(例如如參看圖1及圖2所描述之字線110)之實例。四個第一存取線可表示端部(例如較短側)經移除之兩個電極材料環路之部分(例如較長側)，且每一電極材料環路可使用由電極材料環路環繞之第一通孔之集合形成。因此，例如，佈局810說明使用第一通孔之兩個集合形成之四個第一存取線之集合，第一通孔之每一集合在第一方向配置成一列。此外，在佈局810之情況下，四個第一存取線之集合可同時形成於如參看圖3所描述之複合堆疊(例如堆疊305-a)之任何數目個第一層(例如起初包含第一介電材料之層，諸如層315-a、層315-b)中。
類似地，佈局815說明佈局805之元件之另一子集，其包括：第二通孔之兩個集合，第二通孔之每一集合在第二方向(例如在頁面上，豎直方向或y方向)上配置成一列；及四個第二存取線，其在第二方向延伸。兩組第二通孔在第一方向上(例如，在頁面上，一水平方向或x方向)可藉由一距離825分隔，其可表示自一組第二通孔之中心至另一組第二通孔之中心的一距離。在一些狀況下，第二存取線可具有導電材料(例如如參看圖1及圖2所描述之電極材料)且可為位元線(例如如參看圖1及圖2所描述之位元線115)之實例。四個第二存取線可表示端部(例如較短側)經移除之兩個電極材料環路之部分(例如較長側)，且每一電極材料環路可使用由電極材料環路環繞之第二通孔之集合形成。因此，例如，佈局815說明使用第二通孔之兩個集合形成之四個第二存取線之集合，第二通孔之每一集合在第二方向配置成一列。此外，在使用佈局815之情況下，四個第二存取線之集合可同時形成於如參看圖3所描述之複合堆疊(例如堆疊305-a)之任何數目個第二層(例如起初包含第二介電材料之層，諸如層325)中。
佈局820說明佈局805之元件之另一子集，其包括在第一方向(例如水平方向或x方向)上之四個第一存取線及在第二方向(例如豎直方向或y方向)上之四個第二存取線。記憶體組件可安置於每一位置處，其中第一存取線及第二存取線彼此以拓樸方式相交。如上文所描述，第一存取線(例如字線)之一或多個集合可形成於複合堆疊之一或多個第一層中，且第二存取線(例如位元線)之一或多個集合可形成於複合堆疊之一或多個第二層中。因此，佈局820可為記憶體胞元之3D交叉點陣列之表示，其中每一記憶體胞元層疊包含四個字線、四個位元線及十六個記憶體胞元。
佈局820亦說明單位胞元840。在記憶體技術之上下文中，單位胞元可指單個記憶體胞元，其包括其層疊成部分(例如字線、位元線、選擇組件、記憶體組件)之完整集合。記憶體之單位胞元之重複可建置任何大小之記憶體胞元陣列。另外，佈局820說明胞元區域841。在交叉點記憶體架構之上下文中，胞元區域841可指對應於存取線(例如字線及位元線)之拓樸相交點之區域的區域。換言之，字線之寬度乘以位元線之寬度可界定胞元區域841。
在一些狀況下，如所說明，在佈局820中，電極層-亦即，此處可形成第一存取線(例如包含電極材料之存取線)之集合之第一電極層-可包括複數個第一電極。在一些狀況下，複數個第一電極內之第一電極之間的分隔距離(例如距離842)可為不均一的。在一些狀況下，緊鄰電極(例如存取線843-a)可接近電極(例如存取線843-b)存在，其中電極(例如存取線843-b)將另一電極(例如存取線843-c)與緊鄰電極(例如存取線843-a)分隔，且電極(例如存取線843-b)可比另一電極(例如存取線843-c)更接近緊鄰電極(例如存取線843-a)。
此外，應理解，通孔之子集在於水平方向(x方向)上配置成一列之第一通孔之集合及在豎直方向(y方向)上配置成一列之第二通孔之集合之間可為共同的-亦即，一或多個通孔可包括在第一通孔之水平列及第二通孔之豎直列兩者中。此類通孔可被稱作共同通孔(例如共同通孔830)。共同通孔830可用於形成第一存取線之集合且用於形成第二存取線之集合。換言之，形成第一存取線(例如字線)之處理步驟及形成第二存取線(例如位元線)之處理步驟均可使用共同通孔830。換言之，共同通孔830可經受如參看圖5及圖6所描述之處理步驟505至530以及處理步驟605至630。相比而言，其他通孔可用於形成第一存取線(例如用以形成字線之處理步驟505至530)或第二存取線(例如用以形成位元線之處理步驟605至630)，而並非形成該兩者。此類通孔可被稱作非共同通孔(例如非共同通孔835)。通孔之大小、通孔之間的距離以及與通孔相關聯之空腔之大小可變化以獲得記憶體陣列之各種佈局-例如，佈局805及佈局845。
圖802說明佈局805之變化，作為藉由修改與通孔相關聯之尺寸(例如通孔之大小、通孔之間的距離、與通孔相關聯之空腔之大小等)來達成記憶體陣列之不同佈局的實例。圖802包括佈局845、850、855及860。佈局845為描繪通孔圖案、第一存取線之集合及第二存取線之集合的複合標繪圖。作為類似於佈局805之說明性實例，佈局845可描繪記憶體陣列之單個層疊中之16個記憶體胞元-例如，一個記憶體胞元位於四個第一存取線與四個第二存取線之間的16個交叉點中之每一者處。
佈局845與佈局805之間的差異可為通孔在佈局845中可為正方形或矩形。在一些狀況下，佈局845可具有為正方形之共同通孔870及為矩形之非共同通孔875。在佈局850中所繪示的二組通孔在第二方向上(例如，在頁面上，一垂直方向或y方向)可藉由一距離865分隔，其可表示自一組通孔之中心至另一組通孔之中心的一距離。相似地，在佈局855中所繪示的兩組通孔在一第一方向上(例如，在頁面上，一水平方向或x方向)可藉由一距離865分隔，其可表示自一組通孔之中心至另一組通孔之中心的一距離。
使用正方形或矩形通孔(例如，正方形之共同通孔870及/或矩形之非共同通孔875)之結果，佈局860 (例如當相較於佈局820時)說明均勻分佈之存取線及有效胞元區域之間的恆定距離。佈局860亦說明單位胞元880，且單位胞元880之區域可大於單位胞元840之區域。另外，佈局860說明胞元區域881，且在存取線之寬度在佈局845與佈局805之間保持不變之情況下，胞元區域881之區域可對應於胞元區域841之區域。在一些狀況下，較均勻分佈之存取線且因此有效胞元區域之間的較均一距離可有助於記憶體陣列之較有效操作，而非均勻分佈之存取線且因此有效胞元區域之間的非均一距離可促進記憶體陣列內之較大記憶體胞元密度。此等及其他益處以及權衡對於一般熟習此項技術者可為顯而易見的。
圖9至圖12說明根據本發明之製造技術建構記憶體材料元件之各個態樣，其可用於例如製造3D記憶體陣列，諸如圖1中所說明之記憶體陣列102及圖2中所說明之記憶體陣列202之實例。本文中所描述之製造技術可包括在複合堆疊之頂部(例如經曝露)層中使用單個通孔圖案以在複合堆疊之一或多個下部(例如埋入式)層中形成一或多個記憶體材料元件。如本文中所使用，通孔可指稍後填充有可能不導電的材料之開口。在一些狀況下，其中形成記憶體材料元件之此類下部層可被稱作記憶體層-例如，如參看圖5及圖6所描述之DM層。在一些實施例中，DM層(例如層320-a及層320-b)起初可包括記憶體材料(例如硫族化物材料220)。在其他實施例中，DM層(例如層320-a及層320-b)起初可包括占位材料(例如如參看圖5所描述之第三介電材料)。
圖 9 說明可包括兩個或兩個以上記憶體胞元層疊且可根據本發明之製造技術形成之3D交叉點記憶體陣列結構905的實例。陣列結構905可包含記憶體胞元之兩個層疊(例如上部層疊945-a及下部層疊945-b)。記憶體胞元之兩個層疊共同地包括可同時形成之第一存取線之兩個集合(例如上部層疊945-a包括字線910-a及910-b之一個集合，且下部層疊945-b包括字線910-c及910-d之另一集合)、可同時形成之記憶體材料之兩個記憶體層(例如記憶體層920-a及920-b)以及對於記憶體胞元之兩個層疊為共同的第二存取線(例如位元線915)之一個集合。第一存取線(例如字線910)可在第一方向(例如x方向)上延伸，而第二存取線(例如位元線915)可在第二不同方向(例如z方向)上延伸。第一存取線(例如字線910)之集合中之每一第一存取線可平行於第一存取線之集合中之每一其他第一存取線，且第二存取線(例如位元線915)之集合中之每一第二存取線可平行於第二存取線之集合中之每一其他第二存取線。第一存取線(例如字線910)可實質上正交於如陣列結構905中所描繪之第二存取線(例如位元線915)。
上部層疊945-a可包括字線910-a及910-b、記憶體層920-a以及位元線915，且下部層疊945-b可包括字線910-c及910-d、記憶體層920-b以及位元線915。因此，位元線915對於陣列結構905中之上部層疊945-a及下部層疊945-b可為共同的。此外，字線910可為形成於第一電極層(例如如參看圖3所描述之層315-a及層315-b，如參看圖5至圖7所描述之D1層)中之第一導線之實例。類似地，位元線915可為形成於第二電極層(例如如參看圖3所描述之層325，如參看圖5至圖7所描述之D2層)中之第二導線之實例。最後，記憶體層920可為記憶體層(例如如參看圖3所描述之層320-a及層320-b，如參看圖5至圖7所描述之DM層)之實例。因此，上部層疊945-a可對應於形成於包含層315-a、層320-a及層325之複合堆疊305-a之第一子集中的記憶體胞元之上部層疊，而下部層疊945-b可對應於形成於包含層325、層320-b及層315-b之複合堆疊305-a之第二子集中的記憶體胞元之下部層疊。
陣列結構905展示層內之結構之間的水平(x或z方向)空間(例如第一電極層內之字線910-a與字線910-b之間的空間)，該等空間可填充有介電材料。陣列結構905亦展示層之間的豎直(y方向)空間-例如，記憶體層920-a與包括字線910-a及910-b之第一電極層之間的空間-僅出於說明目的。陣列結構905中所展示之此類豎直空間可能不存在於實際實施例中。在一些狀況下，記憶體層與電極層之間的界面之一部分可包括其他材料，諸如如參看圖7所描述之額外電極材料(例如碳)。
陣列結構905包括兩個記憶體層920-a及920-b，第一記憶體層920-a包括在上部層疊945-a中且第二記憶體層920-b包括在下部層疊945-b中。初始層堆疊(例如參看圖3所描述之堆疊305-a)可包括一或多個記憶體層920，其可各自包含記憶體材料(例如硫族化物材料220)薄片。包括一或多個記憶體層作為初始堆疊之一部分可歸因於與製造陣列結構905相關聯之較少處理步驟而就縮減之製造時間及成本而言提供益處。在一些狀況下，參看圖5及圖6所描述之處理步驟可用於建置陣列結構905，且可產生包含藉由複數個介電質塞(例如介電質塞930)穿孔之記憶體材料薄片之每一記憶體層。對記憶體材料薄片進行穿孔之介電質塞可例如產生自如參看圖5及圖6所描述之處理步驟530及630。
圖9包括圖906，其說明經隔離之記憶體層920-c，該記憶體層包含藉由複數個介電質塞(例如介電質塞930-c至930-e)穿孔之記憶體材料薄片。記憶體層920-c之一些部分可包含記憶體胞元105且可與第一存取線及第二存取線協同操作。記憶體層920-c之此類部分可被稱作胞元區域925 (例如胞元區域925-a)且可定位在第一存取線(例如字線910-a)與第二存取線(例如位元線915-a)以拓樸方式相交之地方。胞元區域925可對應於如參看圖4所描述之交叉點465 (例如與存取線之寬度相關聯之交叉點的區域)。另外，胞元區域925可為如參看圖8所描述之胞元區域841或胞元區域881的實例。
此外，胞元區域925及記憶體層920之厚度(例如藉由複數個介電質塞穿孔之記憶體材料薄片之厚度)可界定胞元容積926。胞元容積926可指充當記憶體胞元105之記憶體材料(例如充當經組態以儲存邏輯狀態之記憶體材料之一部分)的容積。在一些狀況下，記憶體材料可包括不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他狀況下，記憶體材料可包括不同局域組合物，且不同局域組合物可對應於不同邏輯狀態。在一些狀況下，與存取線相關聯之電氣操作(例如字線與位元線之間的電壓差)可在不更改記憶體層920 (例如藉由複數個介電質塞穿孔之記憶體材料薄片)之剩餘部分之情況下更改包括在胞元容積926中之記憶體材料(或記憶體材料之局域組合物)之結晶相。包括在胞元容積926中之記憶體材料與記憶體層之剩餘部分之間的此類電氣定界可被稱作有效胞元容積之電氣限制。在一些狀況下，記憶體胞元105之胞元容積926可被稱作記憶體胞元105之有效胞元容積。
圖9亦說明經隔離之記憶體層920-d (例如藉由複數個介電質塞穿孔之記憶體材料薄片)之俯視圖907。記憶體層920-d可為記憶體層920-a至920-c之實例。記憶體層920-d可定位於由x軸及z軸界定之平面中。記憶體層920-d可包括對應於通孔圖案之介電質塞的圖案。介電質塞之圖案可例如對應於佈局805中所描繪之通孔圖案。
在一些狀況下，通孔之第一子集可用於產生第一存取線(例如字線910)之一或多個集合且使介電質塞之第一子集在水平方向(例如由x軸及z軸界定之x-z平面中之x方向)上配置成一列。另外，通孔之第二子集可用於產生第二存取線(例如位元線915)之一或多個集合且使介電質塞之第二子集在豎直方向(例如由x軸及z軸界定之x-z平面中之z方向)上配置成一列。舉例而言，介電質塞之第一子集可產生自如參看圖5所描述之處理步驟530，且介電質塞之第二子集可產生自如參看圖6所描述之處理步驟630。因此，在一些狀況下，在水平方向配置成一列之介電質塞之第一子集(例如安置於具有第一方向之第一線性組態中之對應的貫通孔)可包含第一介電材料，且在豎直方向配置成一列之介電質塞之第二子集(例如安置於具有與第一方向相交之第二方向之第二線性組態中的對應的貫通孔)可包含第二介電材料。在一些狀況下，介電質塞(例如介電質塞930-e，類似其他共同介電質塞，該介電質塞930-e在圖907中經說明為暗陰影介電質塞)對於該等列介電質塞(例如介電質塞之第一子集及介電質塞之第二子集)可為共同的。
在一些狀況下，通孔之大小及通孔之間的距離可變化以實現各種記憶體陣列組態(例如參看圖8所描述之佈局805或佈局845)。因而，一或多個記憶體層920中之介電質塞之圖案可變化使得記憶體材料薄片可藉由具有各種大小及介電質塞之間的距離之複數個介電質塞來穿孔，該一或多個記憶體層920各自包含記憶體材料薄片。
圖 10 說明可包括兩個或兩個以上記憶體胞元層疊且可根據本發明之製造技術形成之3D交叉點記憶體陣列結構1005的實例。陣列結構1005可包含記憶體胞元之兩個層疊(例如上部層疊1060-a及下部層疊1060-b)。記憶體胞元之兩個層疊共同地包括可同時形成之第一存取線之兩個集合(例如上部層疊1060-a包括字線1010-a及1010-b之一個集合，且下部層疊1060-b包括字線1010-c及1010-d之另一集合)、可同時形成之記憶體材料之兩個記憶體層(例如記憶體層1020-a及1020-b)以及對於記憶體胞元之兩個層疊為共同的第二存取線(例如位元線1015)之一個集合。第一存取線(例如字線1010)可在第一方向(例如x方向)上延伸，而第二存取線(例如位元線1015)可在第二不同方向(例如z方向)上延伸。第一存取線(例如字線1010)之集合中之每一第一存取線可平行於第一存取線之集合中之每一其他第一存取線，且第二存取線(例如位元線1015)之集合中之每一第二存取線可平行於第二存取線之集合中之每一其他第二存取線。第一存取線(例如字線1010)可實質上正交於如陣列結構1005中所描繪之第二存取線(例如位元線1015)。
上部層疊1060-a可包括字線1010-a及1010-b、記憶體層1020-a以及位元線1015，且下部層疊1060-b可包括字線1010-c及1010-d、記憶體層1020-b以及位元線1015。因此，位元線1015對於陣列結構1005中之上部層疊1060-a及下部層疊1060-b可為共同的。此外，字線1010可為形成於第一電極層(例如：如參看圖3所描述之層315-a及層315-b，如參看圖5至圖7所描述之D1層)中之第一導線之實例。類似地，位元線1015可為形成於第二電極層(例如如參看圖3所描述之層325，如參看圖5至圖7所描述之D2層)中之第二導線之實例。最後，包含記憶體材料元件之記憶體層1020 (例如包含記憶體材料元件1035-a之記憶體層1020-a，包含記憶體材料元件1035-b之記憶體層1020-b)中之每一者可為記憶體層(例如如參看圖3所描述之層320-a及層320-b，如參看圖5至圖7所描述之DM層)之實例。因此，上部層疊1060-a可對應於形成於包含層315-a、層320-a及層325之複合堆疊305-a之第一子集中的記憶體胞元之上部層疊，而下部層疊1060-b可對應於形成於包含層325、層320-b及層315-b之複合堆疊305-a之第二子集中的記憶體胞元之下部層疊。
陣列結構1005展示層內之結構之間的水平(x或z方向)空間(例如第一電極層內之字線1010-a與字線1010-b之間的空間)，該等空間可填充有介電材料。陣列結構1005亦展示層之間的豎直(y方向)空間-例如，記憶體層1020-a與包括字線1010-a及1010-b之第一電極層之間的空間-僅出於說明目的。陣列結構1005中所展示之此類豎直空間可能不存在於實際實施例中。在一些狀況下，記憶體層與電極層之間的界面之一部分可包括其他材料，諸如如參看圖7所描述之額外電極材料(例如碳)。
陣列結構1005包括兩個記憶體層1020-a及1020-b，第一記憶體層1020-a包括在上部層疊1060-a中且第二記憶體層1020-b包括在下部層疊1060-b中。初始層堆疊(例如參看圖3所描述之堆疊305-a)可包括一或多個記憶體層1020，其可各自包含記憶體材料(例如硫族化物材料220)薄片。在一些狀況下，每一記憶體層1020可包括複數個記憶體材料元件1035，呈3D矩形形狀之每一記憶體材料元件1035如圖1006中所說明。
圖10包括圖1006，其說明經隔離之記憶體層1020，該記憶體層包括四個3D矩形形狀之記憶體材料元件(例如1035-c至1035-f)。應理解，記憶體層1020可包括任何數目個記憶體材料元件1035。圖1006之3D矩形形狀之記憶體材料元件1035-c及1035-d可對應於陣列結構1005之記憶體層1020-a中所描繪的兩個3D矩形形狀之記憶體材料元件。此外，圖1006中所描繪的複數個記憶體材料元件1035可在某一時間為包括在複合堆疊中之單個記憶體材料薄片之一部分。
每一3D矩形形狀之記憶體材料元件1035之一些部分可包含記憶體胞元105且可與第一存取線及第二存取線協同操作。記憶體材料元件1035之此類部分可被稱作胞元區域1025 (例如上部層疊1060-a之胞元區域1025-a)，且可位於記憶體層1020內，其中第一存取線(例如字線1010-a)與第二存取線(例如位元線1015-a)以拓樸方式相交。胞元區域1025可對應於如參看圖4所描述之交叉點465 (例如與存取線之寬度相關聯的交叉點之區域)。另外，胞元區域1025可為參看圖8所描述之胞元區域841或胞元區域881的實例。
此外，胞元區域1025及記憶體層1020之厚度(例如3D矩形形狀之記憶體材料元件1035-a之厚度)可界定胞元容積1026。胞元容積1026可指充當記憶體胞元105的記憶體材料(例如經組態以儲存邏輯狀態之記憶體材料之一部分)之容積。在一些狀況下，記憶體材料可包括不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他狀況下，記憶體材料可包括不同局域組合物，且不同局域組合物可對應於不同邏輯狀態。在一些狀況下，與存取線相關聯之電氣操作(例如字線與位元線之間的電壓差)可在不更改記憶體材料元件1035之剩餘部分之情況下更改包括在胞元容積1026中之記憶體材料(或記憶體材料之局域組合物)之結晶相。包括在胞元容積1026中之記憶體材料與記憶體材料元件1035之剩餘部分之間的此類電氣定界可被稱作有效胞元容積之電氣限制。在一些狀況下，記憶體胞元105之胞元容積1026可被稱作記憶體胞元105之有效胞元容積。
另外，將每一3D矩形形狀之記憶體材料元件彼此分隔之一或多個實體分隔(例如填充有如圖1006中所說明之介電材料之通道1036-a或1036-b)亦可界定胞元容積1026且在記憶體胞元105之至少兩個表面(例如胞元容積1026之兩個表面)上提供實體分隔。在一些狀況下，此類實體分隔可被稱作有效胞元容積之實體限制-例如相比於有效胞元容積之電氣限制。
在胞元容積1026之說明性實例中，每一胞元容積1026包括由電氣限制界定之兩個界面及由實體限制界定之另兩個界面。在一些狀況下，包含由有效胞元容積之實體限制界定之記憶體材料的記憶體胞元105可較不易於在記憶體胞元操作期間出現各種非理想現象(例如干擾)。舉例而言，陣列結構1005之記憶體胞元105包括由實體限制之兩個界面及電氣限制之兩個界面界定之有效胞元容積。相比而言，陣列結構905之記憶體胞元105包括由電氣限制之四個界面界定之有效胞元容積。因此，陣列結構1005之記憶體胞元105可比陣列結構905之記憶體胞元105較不易於出現非理想現象。
圖10亦說明佈局1007之俯視圖。佈局1007可為參看圖8所描述之佈局845的實例，且可說明通孔圖案可在包括在堆疊中之多個記憶體層(例如參看圖3所描述之層320-a、層320-b)中之每一者內同時形成一或多個3D矩形形狀之記憶體材料元件1035的方式。如參看圖4A所說明，配置成一列之通孔之集合可用於在目標層處之目標材料中形成通道(例如通道420)。在目標層處形成此通道(例如通道420)可將目標層處之目標材料切斷(例如劃分、分隔)成目標材料之兩個不同區段。類似地，在目標層處形成多個通道可將目標層處之目標材料切斷成目標材料之兩個以上不同區段。
在使用佈局1007之說明性實例中，第一通孔之一或多個集合可形成在包括記憶體層(例如層320-a)處之記憶體材料薄片之複合堆疊(例如堆疊305-a)的頂部層(例如層310)處，第一通孔(例如通孔1040-a至1040-e)之每一集合在水平方向配置成一列(例如第一通孔可在x方向線性地安置)。另外，第二通孔之一或多個集合可形成在複合堆疊之頂部層處，第二通孔(例如通孔1040-a及通孔1040-f至1040-i)之每一集合在豎直方向配置成一列(例如第二通孔可在z方向線性地安置)。
第一通孔之集合可用於在記憶體層處之記憶體材料中在水平方向(x方向)上形成一群組第一通道，其中每一第一通道與第一通孔之集合對準。另外，第二通孔之集合可用於在同一記憶體層處之記憶體材料中在豎直方向(z方向)上形成一群組第二通道，使得每一第二通道可與該群組第一通道相交。第一通道中之每一者及第二通道中之每一者可填充有介電材料(例如通道1036-a或1036-b填充有如圖1006中所說明之介電材料)。形成填充有記憶體層處之介電材料之第一通道(例如在x方向延伸)可將記憶體層(例如層320-a)處之記憶體材料薄片劃分(例如分隔、切斷)成記憶體層處之記憶體材料之第一複數個離散區段(例如在x方向延伸之水平帶)。另外，形成填充有記憶體層處之介電材料之第二通道(例如在z方向延伸)可將第一複數個離散區段中之每一者進一步劃分(例如分隔、切斷)成記憶體層處之記憶體材料之第二複數個離散子區段(例如佈局1007之記憶體材料元件1045-a至1045-d之矩形)。記憶體材料之矩形(例如佈局1007之記憶體材料元件1045-a至1045-d之矩形)可對應於3D矩形形狀之記憶體材料元件1035 (例如圖1006之記憶體材料元件1035-c至1035-f)。
因此，通孔之兩個集合-例如第一通孔之集合及第二通孔之集合-可用於將層堆疊(例如堆疊305-a)內之一或多個記憶體層(例如層320-a，層320-b)處之3D記憶體材料薄片同時劃分成記憶體層中之每一者內之複數個3D矩形形狀之記憶體材料元件。
在一些狀況下，堆疊(例如堆疊305-a)之頂部層(例如層310)可包括通孔圖案，因此藉由在頂部層中建立通孔之2D矩陣圖案之光學微影步驟及各向異性蝕刻步驟形成呈二維矩陣之通孔之集合，該等通孔包括第一通孔之集合及第二通孔之集合。在一些狀況下，頂部層可包括硬質罩幕材料，其可貫穿如圖3至圖7所描述之各種處理步驟保留通孔(例如呈2D矩陣之通孔)之圖案。因而，用於形成通道之處理步驟可同時在兩個方向(例如水平及豎直方向，亦即x方向及z方向)上形成通道(例如填充有介電材料之通道1036-a或1036-b)且可同時產生複數種3D矩形形狀之記憶體材料。
應瞭解，用於形成複數個矩形形狀之記憶體材料元件(例如圖1006之記憶體材料元件1035，佈局1007之記憶體材料元件1045)之通孔的相同集合(例如第一通孔之集合及第二通孔之集合)亦可用以在如例如參看圖8之佈局850及佈局855所描述之電極層處形成存取線(例如字線1010及位元線1015)之集合。舉例而言，在水平方向配置成一列之第一通孔(例如在x方向線性地安置之通孔1040-a至1040-e)之集合可用於形成填充有包含記憶體材料薄片之記憶體層(例如記憶體層320-a)處之介電材料的第一數目個通道且可用於形成電極層(例如電極層315-a或電極層315-b)處之電極材料之第一數目個環路以形成第一存取線(例如字線1010)。
此外，佈局1007之每一矩形形狀之記憶體材料元件(例如記憶體材料元件1045-a至1045-d)可包括四個拐角區(例如區1050-a)，其中字線(例如1010-e)及位元線(例如1015-b)以拓樸方式相交，且拓樸相交點處之記憶體材料元件之部分可經組態以充當記憶體胞元105。因此，對應於佈局1007之每一矩形形狀之記憶體材料元件(例如記憶體材料元件1045-b)之拐角區的相交存取線(例如字線1010-e及位元線1015-b)之區域可等於陣列結構1005之胞元區域1025。換言之，每一矩形形狀之記憶體材料元件可支援四個記憶體胞元105。另外，每一矩形形狀之記憶體材料元件(例如記憶體材料元件1045-b)可與四個電極-例如如佈局1007中所說明之位元線1015-b、位元線1015-c、字線1010-e及字線1010-f或如陣列結構1005中所說明之字線1010-a、字線1010-b、位元線1015-a及位元線1015-b耦接。
圖 11 說明可包括兩個或兩個以上記憶體胞元層疊且可根據本發明之製造技術形成之3D交叉點記憶體陣列結構1105的實例。陣列結構1105可包含記憶體胞元之兩個層疊(例如上部層疊1160-a及下部層疊1160-b)。記憶體胞元之兩個層疊共同地包括可同時形成之第一存取線之兩個集合(例如上部層疊1160-a包括字線1110-a及1110-b之一個集合，且下部層疊1160-b包括字線1110-c及1110-d之另一集合)、可同時形成之記憶體材料之兩個記憶體層(例如記憶體層1120-a及1120-b)以及對於記憶體胞元之兩個層疊為共同的第二存取線(例如位元線1115)之一個集合。第一存取線(例如字線1110)可在第一方向(例如x方向)上延伸，而第二存取線(例如位元線1115)可在第二不同方向(例如z方向)上延伸。第一存取線(例如字線1110)之集合中之每一第一存取線可平行於第一存取線之集合中之每一其他第一存取線，且第二存取線(例如位元線1115)之集合中之每一第二存取線可平行於第二存取線之集合中之每一其他第二存取線。第一存取線(例如字線1110)可實質上正交於如陣列結構1105中所描繪之第二存取線(例如位元線1115)。
上部層疊1160-a包括字線1110-a及1110-b、記憶體層1120-a以及位元線1115，且下部層疊1160-b包括字線1110-c及1110-d、記憶體層1120-b以及位元線1115。因此，位元線1115對於上部層疊1160-a及下部層疊1160-b兩者為共同的。此外，字線1110可為形成於第一電極層(例如如參看圖3所描述之層315-a及層315-b，如參看圖5至圖7所描述之D1層)中之第一導線之實例。類似地，位元線1115可為形成於第二電極層(例如如參看圖3所描述之層325，如參看圖5至圖7所描述之D2層)中之第二導線之實例。最後，記憶體層1120可為記憶體層(例如如參看圖3所描述之層320-a及層320-b，如參看圖5至圖7所描述之DM層)之實例。因此，上部層疊1160-a可對應於形成於包含層315-a、層320-a及層325之複合堆疊305-a之第一子集中的記憶體胞元之上部層疊，而下部層疊1160-b可對應於形成於包含層325、層320-b及層315-b之複合堆疊305-a之第二子集中的記憶體胞元之下部層疊。
陣列結構1105展示層內之結構之間的水平(x或z方向)空間(例如第一電極層內之字線1110-a與字線1110-b之間的空間)，該等空間可填充有介電材料。陣列結構1105亦展示層之間的豎直(y方向)空間-例如，記憶體層1120-a與包括字線1110-a及1110-b之第一電極層之間的空間-僅出於說明目的。陣列結構1105中所展示之此類豎直空間可能不存在於實際實施例中。在一些狀況下，記憶體層與電極層之間的界面之一部分可包括其他材料，諸如如參看圖7所描述之額外電極材料(例如碳)。
陣列結構1105包括對應於記憶體胞元之兩個各別層疊之記憶體層1120-a及1120-b。初始層堆疊(例如參看圖3所描述之堆疊305-a)可包括一或多個記憶體層1120。作為初始堆疊之一部分，一或多個記憶體層1120可包括占位材料薄片。在一些狀況下，占位材料可為如參看圖5所描述之第三介電材料。在一些狀況下，在完成建置陣列結構1105之處理步驟之後，記憶體層1120可包括複數個記憶體材料元件，呈3D長條形狀之每一記憶體材料元件如圖1106中所說明。
圖11包括圖1106，其說明經隔離之記憶體層1120，該記憶體層包括八個3D長條形狀之記憶體材料元件(例如長條形狀之記憶體材料元件1135)。圖1106之3D長條形狀之記憶體材料元件1135-a至1135-d可對應於陣列結構1105之記憶體層1120-a中所描繪之3D長條形狀之記憶體材料元件中之四者。
每一3D長條形狀之記憶體材料元件(例如記憶體材料元件1135-a)之一或多個部分可包含記憶體胞元105且可與第一存取線及第二存取線協同操作。記憶體材料元件1135-a之此類部分可被稱作胞元區域1125 (例如胞元區域1125-a)且可定位於記憶體層1120內，其中第一存取線(例如字線1110-a)與第二存取線(例如位元線1115-a)以拓樸方式相交。胞元區域1125可對應於參看圖4所描述之交叉點465 (例如與存取線之寬度相關聯的交叉點之區域)。另外，胞元區域1125可為如參看圖8所描述之胞元區域841或胞元區域881的實例。
此外，胞元區域1125及記憶體層1120之厚度(例如記憶體材料元件1135-a之厚度)可界定胞元容積1126。胞元容積1126可指充當記憶體胞元105的記憶體材料(例如充當經組態以儲存邏輯狀態之記憶體材料之一部分)之容積。在一些狀況下，記憶體材料可包括不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他狀況下，記憶體材料可包括不同局域組合物，且不同局域組合物可對應於不同邏輯狀態。在一些狀況下，與存取線相關聯之電氣操作(例如字線與位元線之間的電壓差)可在不更改記憶體材料元件1135之剩餘部分之情況下更改包括在胞元容積1126中之記憶體材料(或記憶體材料之局域組合物)之結晶相。包括在胞元容積1126中之記憶體材料與記憶體材料元件1135之剩餘部分之間的此類電氣定界可被稱作有效胞元容積之電氣限制。在一些狀況下，記憶體胞元105之胞元容積1126可被稱作記憶體胞元105之有效胞元容積。
另外，將每一3D長條形狀之記憶體材料元件彼此分隔之一或多個實體分隔(例如填充有如圖1106中所說明之介電材料之通道1136-a或1136-b)亦可界定胞元容積1126且在記憶體胞元105之至少三個表面(例如胞元容積1126之三個表面)上提供實體分隔。在一些狀況下，此類實體分隔可被稱作有效胞元容積之實體限制-例如相比於有效胞元容積之電氣限制。
在胞元容積1126之說明性實例中，每一胞元容積1126包括由電氣限制界定之一個界面及由實體限制界定之另三個界面。在一些狀況下，包含由有效胞元容積之實體限制界定之記憶體材料的記憶體胞元105可較不易於在記憶體胞元操作期間出現各種非理想現象(例如干擾)。舉例而言，陣列結構1105之記憶體胞元105包括由實體限制之三個界面及電氣限制之兩個界面界定之有效胞元容積。相比而言，陣列結構1005之記憶體胞元105包括由實體限制之兩個界面及電氣限制之兩個界面界定之有效胞元容積。因此，陣列結構1105之記憶體胞元105可比陣列結構1005之記憶體胞元105 (及陣列結構905之記憶體胞元105)較不易於出現非理想現象。
圖11亦說明佈局1107。佈局1107可為如參看圖8所描述之佈局805的實例，且可說明通孔圖案可在包括在堆疊中之多個記憶體層(例如參看圖3所描述之層320-a、層320-b)中之每一者內同時形成一或多個3D長條形狀之記憶體材料元件1135的方式。如參看圖4A所說明，配置成一列之通孔之集合可用於在目標層處形成填充材料之環路(例如環路450)。在圖4A以及例如圖5及圖6之上下文中，填充材料可為導電材料，諸如電極材料。但類似技術亦可用以藉由使用記憶體材料作為填充材料而在每一記憶體層(例如層320-a，層320-b)中形成記憶體材料(例如硫族化物材料220)之環路-亦即，每一記憶體層處之占位材料(例如第三介電材料)之一部分可由記憶體材料(例如硫族化物材料220)之環路替換。隨後，記憶體材料之環路可藉由使用通孔之另一集合而經切斷(例如分隔)成任何數目個區段以在記憶體層處形成通道(例如，諸如通道420之通道)，其中通道相交(且藉此將記憶體材料之環路分隔、劃分、切斷成多個記憶體材料元件)。切斷記憶體材料之環路之通道可填充有介電材料。
在使用佈局1107之說明性實例中，第一通孔之一或多個集合可用於在一些狀況下在一或多個記憶體層(例如記憶體層320-a或320-b)中之每一者內同時形成記憶體材料之第一數目個環路(例如記憶體材料之兩個環路)，第一通孔之每一集合在豎直方向(z方向)上配置成一列-例如，五個通孔1140-a及1140-b之群組中之任一者。由於光學微影步驟及各向異性蝕刻步驟，第一通孔之集合可形成在複合堆疊(例如堆疊305-a)之頂部層(例如層310)處。可藉由第一通孔之集合自記憶體層移除占位材料之一部分使用記憶體層處之第一通孔之集合中之一者形成第一通道。因而，第一通道可與第一通孔之集合對準。隨後，記憶體材料可填充第一通道。接著，第二通道可藉由使用第一通孔之相同集合移除記憶體材料之一部分在填充有記憶體材料之第一通道內形成。第二通道可比第一通道窄且可填充有介電材料。將第二通道填充有介電材料可建立環繞第二通道中之介電材料之記憶體材料的環路(例如帶、環或軌道)。
隨後，第二通孔之一或多個集合可用於在一些狀況下在包含記憶體材料之第一數目個環路之一或多個記憶體層中之每一者處同時形成填充有介電材料之第二數目個水平通道(例如兩個水平通道)，第二通孔之每一集合在水平方向(x方向)上配置成一列-例如，五個通孔1140-c及1140-d之群組中之任一者。由於光學微影步驟及各向異性蝕刻步驟，第二通孔之集合可形成在複合堆疊(例如堆疊305-a)之頂部層(例如層310)處。如佈局1107中所描繪，在水平方向(x方向)上配置成一列之第二通孔之集合可各自與在豎直方向(z方向)上配置成一列之第一通孔之集合相交。形成填充有介電材料之水平(x方向)通道(例如第三通道)可劃分(例如切斷或分隔)記憶體層(例如層320-a)處之記憶體材料之環路以在記憶體層處產生記憶體材料(例如記憶體材料1145-a至1145-d)之複數個離散區段(例如長條)。換言之，第三通道可將第一通道內之記憶體材料(例如記憶體材料帶)分隔成複數個記憶體材料元件(例如圖1106之記憶體材料元件1135)。
因此，通孔之兩個集合-例如，第一通孔之集合及第二通孔之集合-可分別用於在起初包含占位材料之一或多個記憶體層(例如層320-a，層320-b)處形成記憶體材料之多個環路(例如使用第一通孔之集合)且用於將記憶體材料之環路劃分成複數個3D長條形狀之記憶體材料元件(例如使用第二通孔之集合)。
應瞭解，用於在記憶體層處形成複數個3D長條形狀之記憶體材料元件之通孔的相同集合(例如第一通孔之集合及第二通孔之集合)亦可用以在如例如參看圖8之佈局850及佈局855所描述之電極層處形成存取線(例如字線1110及位元線1115)之集合。舉例而言，第一通孔之集合(例如五個通孔1140-a及1140-b之群組)可用於在記憶體層(例如記憶體層320-a)處形成記憶體材料之第一數目個環路且用於在電極層(例如電極層315-a或電極層315-b)處形成電極材料之第一數目個環路。
此外，佈局1107之每一長條形狀之記憶體材料元件(例如記憶體材料元件1145)可包括兩個端部區(例如區1150-a)，其中字線(例如1110-e)及位元線(例如1115-b)以拓樸方式相交，且拓樸相交點處之記憶體材料元件之部分可經組態以充當記憶體胞元105。因此，對應於佈局1107之每一長條形狀之記憶體材料元件之端部區的相交存取線(例如字線1110-e及位元線1115-b)可等於陣列結構1105之胞元區域1125。換言之，每一長條形狀之記憶體材料元件可支援兩個記憶體胞元105。另外，每一長條形狀之記憶體材料元件(例如1145-a)可與至少三個電極-例如，如佈局1107中所說明之字線1110-f、字線1110-g及位元線1115-b或如陣列結構1105中所說明之字線1110-a、字線1110-b及位元線1115-a-耦接。
在一些狀況下，包括3D交叉點記憶體陣列結構(例如可使用參看圖10及圖11所描述之製造技術建置之陣列結構1005或1105)之設備可包括：堆疊，其包含第一電極層、第二電極層及第一電極層與第二電極層之間的記憶體層；第一電極層中之複數個第一電極；第二電極層中之複數個第二電極；及記憶體層處之複數個記憶體材料元件，每一記憶體材料元件耦接複數個第一電極中之至少一個第一電極及複數個第二電極中之至少兩個第二電極。
在上文所描述之設備之一些實例中，每一記憶體材料元件與兩個第一電極及一個第二電極耦接。在上文所描述之設備之一些實例中，每一記憶體材料元件與兩個第一電極及兩個第二電極耦接。在上文所描述之設備之一些實例中，每一記憶體材料元件藉由與至少一個第一電極之三個表面接觸之保形襯裡與至少一個第一電極耦接。在上文所描述之設備之一些實例中，複數個第一電極內之第一電極之間的分隔距離係不均勻的。在上文所描述之設備之一些實例中，複數個第一電極之子集具有共同縱向軸線。在上文所描述之設備之一些實例中，第一電極具有小於最小特徵大小之至少一個尺寸。在上文所描述之設備之一些實例中，每一記憶體材料元件包含硫族化物材料。
在一些狀況下，包括3D交叉點記憶體陣列結構(例如可使用參看圖9至圖11所描述之製造技術建置之陣列結構905、1005或1105)之設備可包括：堆疊，其包含第一電極層、第二電極層及第一電極層與第二電極層之間的記憶體層；第一電極層中之複數個第一電極；第二電極層中之複數個第二電極；及記憶體層處之記憶體材料元件，該記憶體材料元件經組態以包含複數個記憶體胞元。
在上文所描述之設備之一些實例中，記憶體材料元件經組態以包含兩個記憶體胞元。在上文所描述之設備之一些實例中，該記憶體材料元件經組態以包含四個記憶體胞元。在上文所描述之設備之一些實例中，該記憶體材料元件包含藉由複數個介電質塞穿孔之記憶體材料薄片。在上文所描述之設備之一些實例中，複數個介電質塞包含在第一方向之第一列介電質塞及在不同於該第一方向之第二方向之第二列介電質塞。在上文所描述之設備之一些實例中，介電質塞對於第一列介電質塞及第二列介電質塞為共同的。在上文所描述之設備之一些實例中，記憶體材料元件包含硫族化物材料。
圖 12 說明可包括兩個或兩個以上記憶體胞元層疊且可根據本發明之製造技術形成之3D交叉點記憶體陣列結構1205的實例。陣列結構1205可包含記憶體胞元之兩個層疊(例如上部層疊1260-a及下部層疊1260-b)。記憶體胞元之兩個層疊共同地包括可同時形成之第一存取線之兩個集合(例如上部層疊1260-a包括字線1210-a及1210-b之一個集合，且下部層疊1260-b包括字線1210-c及1210-d之另一集合)、可同時形成之記憶體材料之兩個記憶體層(例如記憶體層1220-a及1220-b)以及對於記憶體胞元之兩個層疊為共同的第二存取線(例如位元線1215)之一個集合。第一存取線(例如字線1210)可在第一方向(例如x方向)上延伸，而第二存取線(例如位元線1215)可在第二不同方向(例如z方向)上延伸。第一存取線(例如字線1210)之集合中之每一第一存取線可平行於第一存取線之集合中之每一其他第一存取線，且第二存取線(例如位元線1215)之集合中之每一第二存取線可平行於第二存取線之集合中之每一其他第二存取線。第一存取線(例如字線1210)可實質上正交於如陣列結構1205中所描繪之第二存取線(例如位元線1215)。
上部層疊1260-a包括字線1210-a及1210-b、記憶體層1220-a以及位元線1215，且下部層疊1260-b包括字線1210-c及1210-d、記憶體層1220-b以及位元線1215。因此，位元線1215對於上部層疊1260-a及下部層疊1260-b兩者為共同的。此外，字線1210可為形成於第一電極層(例如如參看圖3所描述之層315-a及層315-b，如參看圖5至圖7所描述之D1層)中之第一導線之實例。類似地，位元線1215可為形成於第二電極層(例如如參看圖3所描述之層325，如參看圖5至圖7所描述之D2層)中之第二導線之實例。最後，記憶體層1220可為記憶體層(例如如參看圖3所描述之層320-a及層320-b，如參看圖5至圖7所描述之DM層)之實例。因此，上部層疊1260-a可對應於形成於包含層315-a、層320-a及層325之複合堆疊305-a之第一子集中的記憶體胞元之上部層疊，而下部層疊1260-b可對應於形成於包含層325、層320-b及層315-b之複合堆疊305-a之第二子集中的記憶體胞元之下部層疊。
陣列結構1205展示層內之結構之間的水平(x或z方向)空間(例如第一電極層內之字線1210-a與字線1210-b之間的空間)，該等空間可填充有介電材料。陣列結構1205亦展示層之間的豎直(y方向)空間-例如，記憶體層1220-a與包括字線1210-a及1210-b之第一電極層之間的空間-僅出於說明目的。陣列結構1205中所展示之此類豎直空間可能不存在於實際實施例中。在一些狀況下，記憶體層與電極層之間的界面之一部分可包括其他材料，諸如如參看圖7所描述之額外電極材料(例如碳)。
陣列結構1205包括對應於記憶體胞元之兩個各別層疊之記憶體層1220-a及1220-b。初始層堆疊(例如參看圖3所描述之堆疊305-a)可包括一或多個記憶體層1220。作為初始堆疊之一部分，一或多個記憶體層1220可包括占位材料薄片。在一些狀況下，占位材料可為如參看圖5所描述之第三介電材料。在一些狀況下，在完成建置陣列結構1205之處理步驟之後，記憶體層1220可包括複數個記憶體材料元件，呈3D楔形形狀之每一記憶體材料元件如圖1206中所說明。
圖12包括圖1206，其說明經隔離之記憶體層1220，該記憶體層包括十六個3D楔形(例如至少兩個平坦表面及至少一個彎曲表面)記憶體材料元件(例如記憶體材料元件1235)。圖1206之3D楔形記憶體材料元件1235-a至1235-h可對應於如陣列結構1205之記憶體層1220-a中所描繪之八個3D楔形記憶體材料元件。
每一整個(或實質上整個) 3D楔形記憶體材料元件可包含記憶體胞元105且可與第一存取線及第二存取線協同操作。因此，整個記憶體材料元件1235-a之區域(例如對應於3D楔形記憶體材料元件之俯視圖之區域)可被稱作胞元區域1225 (例如胞元區域1225-a)且可位於記憶體層1220內，其中第一存取線(例如字線1210-a)及第二存取線(例如位元線1215-a)以拓樸方式相交。胞元區域1225可對應於參看圖4所描述之交叉點465 (例如與存取線寬度相關聯之交叉點的區域)。另外，胞元區域1225可為如參看圖8所描述之胞元區域841或胞元區域881的實例。
此外，胞元區域1225及記憶體層1220之厚度(例如3D楔形記憶體材料元件1235-a之厚度)可界定胞元容積1226。胞元容積1226可指充當記憶體胞元105之記憶體材料之容積。在一些狀況下，記憶體材料可包括不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他狀況下，記憶體材料可包括不同局域組合物，且不同局域組合物可對應於不同邏輯狀態。在一些狀況下，與存取線相關聯之電氣操作(例如字線與位元線之間的電壓差)可更改包括在整個胞元容積1226 (或實質上整個胞元容積1226)中之記憶體材料(或記憶體材料之局域組合物)之結晶相。在一些狀況下，記憶體胞元105之胞元容積1226可被稱作記憶體胞元105之有效胞元容積。
3D楔形記憶體材料元件中之每一者可在除與字線及位元線耦接之表面以外之所有側上由實體分隔(例如如圖1206中所說明之填充有介電材料之通道1236-a至1236-d中之每一者)或如參看圖7所描述之中間電極材料(例如碳)環繞-亦即，每一3D楔形記憶體材料元件可充分受實體限制(例如有效胞元容積1226之可忽略的電氣限制)。此外，3D楔形記憶體材料元件之區域(例如對應於3D楔形記憶體材料元件1235之俯視圖之區域)可大致對應於與相交存取線(例如字線及位元線)對應之區域。
在一些狀況下，包含由有效胞元容積之實體限制界定之記憶體材料的記憶體胞元105可較不易於在記憶體胞元操作期間出現各種非理想現象(例如干擾)。舉例而言，陣列結構1205之記憶體胞元105包括由實體限制(例如完全實體限制)之四個界面界定且不由電氣限制之任何(或可忽略的)界面限制之有效胞元容積。相比而言，陣列結構1105之記憶體胞元105包括由實體限制之三個界面及電氣限制之一個界面界定之有效胞元容積。因此，陣列結構1205之記憶體胞元105可比陣列結構1105之記憶體胞元105 (及陣列結構1005之記憶體胞元105或陣列結構905之記憶體胞元105)較不易於出現非理想現象。
圖12亦說明佈局1207。佈局1207可為如參看圖8所描述之佈局805的實例，且可說明通孔圖案可在多個記憶體層(例如參看圖3所描述之層320-a，層320-b)中之每一者內形成一或多個3D楔形記憶體材料元件之方式。如參看圖4A所描述，通孔(例如通孔410)可用於在記憶體層處之占位材料(例如介電材料)中形成空腔(例如空腔415)，且空腔可填充有填充材料(例如記憶體材料)。因此，當填充材料為記憶體材料時，記憶體材料(例如硫族化物材料220)之3D盤可形成於記憶體層(例如層320-a，層320-b)中-亦即，記憶體層處之占位材料(例如第三介電材料)之一部分可由記憶體材料(例如硫族化物材料220)之盤替換。隨後，記憶體材料之盤可藉由使用通孔之集合而經切斷(例如分隔)成任何數目個區段以在記憶體層處形成通道(例如，諸如通道420之通道)，其中通道相交(且藉此將記憶體材料之盤分隔、劃分、切斷成多個離散記憶體材料元件)。切斷記憶體材料之盤之通道可填充有介電材料。
在使用佈局1207之說明性實例中，對於通孔之多個集合(例如列)為共同之通孔(例如通孔1240-a，類似其他共同通孔，其在佈局1207中經說明為暗陰影通孔)可用於在一或多個記憶體層(例如記憶體層320-a或320-b)中之每一者處形成空腔，在一些狀況下同時形成。換言之，通孔可用於在記憶體層內形成空腔，該記憶體層包括占位材料。空腔之大小可經組態(例如藉由判定相關聯通孔寬度連同待藉由如參看圖3至圖7所描述之各向同性蝕刻步驟移除之占位材料之量)，使得空腔之一部分可在x或z方向與字線及位元線之橫截面區域(例如字線及位元線之以拓樸方式相交部分之區域)重疊，該字線及該位元線可在y方向分別在空腔上方及下方。隨後，記憶體材料(例如硫族化物材料220)可填充空腔，藉此在每一空腔內建立記憶體材料之3D盤1245 (例如填充有記憶體材料之3D盤)。因此，每一3D盤1245 (例如3D盤1245-a至1245-d)之大小可說明經填充以建立3D盤1245之空腔之大小。
隨後，第一通孔之一或多個集合可用於在一些狀況下在包含3D盤1245之記憶體層(例如記憶體層320-a或320-b)內同時形成填充有介電材料之第一數目個第一通道(例如使用參看圖4所描述之技術)，第一通孔之每一集合在豎直方向(z方向)上配置成一列-例如，五個通孔1241-a及1241-b之群組中之任一者。形成第一通道可包括使用第一通孔之對應集合自每一3D盤1245移除記憶體材料之一部分。因此，3D盤中之每一者可分隔(例如等分)成兩個部分。換言之，第一通道可沿著z軸將記憶體材料之3D盤分隔成記憶體層處之離散記憶體材料元件。
在一些狀況下，可在形成第一通道使得記憶體材料環可形成在記憶體層處之前，使用用於形成3D盤1245及先前空腔之通孔移除記憶體材料之3D盤1245之記憶體材料的一部分。記憶體材料環可環繞用於形成3D盤1245之通孔之縱軸(例如y方向，相對於基板之縱軸)。隨後，形成第一通道可沿著z軸將記憶體材料環分隔(例如平分)成記憶體層處之離散記憶體材料元件。
另外，第二通孔之一或多個集合可用於在一些狀況下在記憶體層內同時形成填充有介電材料之第二數目個水平通道(例如使用參看圖4所描述之技術)，第二通孔之每一集合在水平方向(x方向)上配置成一列-例如，五個通孔1241-c及1241-d之群組。形成第二通道可包括使用第二通孔之對應集合自每一3D盤1245移除記憶體材料之額外部分。因此，產生於形成對應的第一通道之3D盤1245之兩個離散部分(例如區段)中之每一者可沿著x軸進一步分隔(例如等分)，藉此自記憶體材料之每一盤1245 (或適用的環)建立四個離散楔形記憶體材料元件。換言之，填充有介電材料之第二通道進一步沿著x軸將填充有記憶體材料之3D盤1245之記憶體材料分隔(例如平分)成記憶體層處之額外離散記憶體材料元件。
因此，使用通孔之兩個集合-例如第一通孔之集合及第二通孔之集合-形成填充有介電材料之豎直(z方向)及水平(x方向)通道可將3D盤1245中之每一者劃分(例如分隔、切斷、拆分)成四個3D楔形記憶體材料元件。四個3D楔形記憶體材料元件中之每一者可具有彎曲表面(例如如圖1206中所說明之層疊1260)。記憶體材料之彎曲表面可為將可具有彎曲外表面之空腔填充有記憶體材料之結果。另外，四個3D楔形記憶體材料元件中之每一者可具有一或多個平坦化表面(例如如圖1206中所說明之表面1265)。
在一些狀況下，堆疊(例如堆疊305-a)之頂部層(例如層310)可包括通孔圖案，因此藉由在頂部層中建立通孔之2D矩陣圖案之光學微影步驟及各向異性蝕刻步驟形成呈二維矩陣之通孔之集合，該等通孔包括第一通孔之集合及第二通孔之集合。在一些狀況下，頂部層可包括硬質罩幕材料，其可貫穿如圖3至圖7所描述之各種處理步驟保留通孔(例如呈2D矩陣之通孔)之圖案。因而，用於形成通道之處理步驟可在兩個方向(例如水平及豎直方向，亦即x方向及z方向)上同時形成通道(例如填充有介電材料之通道1236-a至1236-d)且可自記憶體材料之3D盤(例如3D盤1245)中之每一者產生四個3D楔形記憶體材料元件(例如記憶體材料元件1235)。
應瞭解，用於形成複數個3D楔形記憶體材料元件(例如圖1206之記憶體材料元件1235，佈局1207之記憶體材料元件1250-a)之通孔之相同集合(例如第一通孔之集合及第二通孔之集合)可用於在如例如參看圖8之佈局850及佈局855所描述之電極層處形成存取線(例如字線1210及位元線1215)之集合。舉例而言，在水平方向配置成一列之第一通孔之集合(例如五個通孔1241-c及1241-d之群組)可用於分隔記憶體層(例如記憶體層320-a)處之記憶體材料之3D盤且在電極層(例如電極層315-a或電極層315-b)處形成電極材料之第一數目個環路以形成第一存取線(例如字線1210)。
此外，佈局1207之每一3D楔形記憶體材料元件(例如記憶體材料元件1250-a)可對應於其中字線(1210-e)與位元線(例如1215-b)以拓樸方式相交之區域，且整個(實質上整個)記憶體材料元件可經組態以充當記憶體胞元105。因此，對應於相交存取線(例如字線1210-e及位元線1215-b)之區域可對應於(實質上對應於)陣列結構1205之胞元區域1225。換言之，每一楔形記憶體材料元件可支援一個記憶體胞元105。另外，每一楔形記憶體材料元件(例如記憶體材料元件1235或1250)可與兩個電極-例如，如佈局1207中所說明之字線1210-e及位元線1215-b或如陣列結構1205中所說明之字線1210-a及位元線1215-a-耦接。在一些狀況下，每一楔形記憶體材料元件可藉由保形襯裡(例如如參看圖7所描述之碳基材料)與一個第一電極及一個第二電極耦接。
在一些狀況下，包括3D交叉點記憶體陣列結構(例如可使用參看圖12所描述之製造技術建置之陣列結構1205)之設備可包括：堆疊，其包含第一層、記憶體層及第二層；第一層與第二層之間的記憶體層；第一層中之複數個第一電極；第二層中之複數個第二電極；及記憶體層中之複數個記憶體材料元件，每一記憶體材料元件具有彎曲表面。
在上文所描述之設備之一些實例中，每一記憶體材料元件具有平坦化表面。在上文所描述之設備之一些實例中，每一記憶體材料元件與一個第一電極及一個第二電極耦接。在上文所描述之設備之一些實例中，記憶體材料元件藉由保形襯裡與一個第一電極及一個第二電極耦接。在上文所描述之設備之一些實例中，每一記憶體材料元件經組態以包含單個記憶體胞元。在上文所描述之設備之一些實例中，每一記憶體材料元件包含硫族化物材料。在上文所描述之設備之一些實例中，複數個第一電極中之每一第一電極平行於複數個第一電極中之每一其他第一電極，且複數個第二電極中之每一第二電極平行於複數個第二電極中之每一其他第二電極。
圖13至圖14說明根據本發明之製造技術形成插槽之各種態樣，其可用於例如製造3D記憶體陣列，諸如圖2中所說明之記憶體陣列202之實例。在3D記憶體陣列架構之上下文中，插槽區可包括記憶體陣列與記憶體裝置中之其他組件(例如，如參看圖1所描述之列解碼器120、感測組件125或行解碼器130)之間的各種互連件。在一些狀況下，插槽區可包括出於電隔離目的建立之特徵(例如間隙) (例如將導電材料之環路450分隔成多個不同區段，其可經組態為存取線)。
本文中所描述之製造技術可包括使用通孔(例如存取通孔)之圖案之子集，其中通孔圖案亦可用於同時形成兩個或兩個以上記憶體胞元層疊，每一層疊包含包括存取線及記憶體胞元之3D交叉點結構。通孔之圖案之子集可用於分隔存取線材料之環路(例如參看圖4B所描述之環路455或環路460) (例如劃分成複數個不同部分)，使得存取線材料之每一環路可形成至少兩個不同存取線。在一些狀況下，通孔之子集亦可用以將存取線(例如字線，位元線)連接至記憶體裝置之其他組件(例如，列解碼器120、感測組件125或行解碼器130)之各種節點。
圖 13 說明根據本發明之可包括兩個或兩個以上記憶體胞元層疊之3D交叉點記憶體陣列之插槽區的例示性佈局1301。佈局1301說明通孔之2D矩陣，其包括：第一通孔之群組，第一通孔之每一群組在水平方向(x方向)上配置成一列(例如第一通孔1340-a、1340-b、1340-c之群組)；及第二通孔之群組，第二通孔之每一群組在豎直方向(y方向)上配置成一列(例如第二通孔1341-a、1341-b、1341-c之群組)。佈局1301亦說明第一開口(例如開口1350-a至1350-c)之圖案及第二開口(例如開口1360-a至1360-b)之圖案。
第一通孔之每一群組可用於在堆疊之每一第一層(例如如圖3所描述之層315-a及層315-b)處形成在水平方向(x方向)上延伸之存取線(例如字線1310-a及字線1310-b)。舉例而言，第一通孔1340-a之群組可用於在堆疊之每一第一層處形成字線1310-a及字線1310-b。因而，例示性佈局1301可描繪用於字線(例如在水平方向延伸之存取線)之插槽區。在一些狀況下，在豎直方向(y方向)上延伸之存取線(例如位元線)可不存在於用於字線之插槽區中。類似地，用於位元線之插槽區可使用類似技術形成在3D交叉點記憶體陣列之不同區域中(未展示)。在一些狀況下，字線可不存在於用於位元線之插槽區中。
第一開口(例如開口1350-a)可為使用第一插槽罩幕(例如SM1罩幕)建立之第一開口之圖案之一部分。SM1罩幕可用於在堆疊之頂部(例如經曝露)層中形成多個第一開口(例如每一開口對應於缺乏光阻劑或缺乏硬質罩幕材料)，從而可有助於在堆疊之一或多個下部(例如埋入式)層中形成結構。該堆疊可包括任何數目個電極層及記憶體層。第一開口(例如開口1350-a)可與通孔(例如通孔1342-a)重疊。如佈局1301中所說明，當相較於第一通孔及第二通孔時，第一開口可具有寬鬆的設計規則-例如，第一開口之大小或第一開口之間的距離可大於通孔之大小或通孔之間的距離。
第一開口可出於插槽形成之目的充當具有不同幾何結構之通孔(例如充當大於第一通孔或第二通孔之通孔)，或可隔離一或多個第一通孔或第二通孔(例如，使一或多個第一通孔或第二通孔可用於後續處理步驟，而使一或多個其他第一通孔或第二通孔不可用於後續處理步驟)。在一些狀況下，第一開口可用於藉由穿過目標電極進行各向異性蝕刻而在目標電極中形成間隙，藉此將目標電極劃分成兩個不同電極(例如兩個不同存取線)。舉例而言，開口1350-a可藉由穿過字線1310-c之電極材料以及字線1310-d之電極材料進行各向異性蝕刻而在字線1310-c及字線1310-d中建立間隙。字線1310-c可使用第一通孔1340-b之群組形成，且字線1310-d可使用第二通孔1340-c之群組形成。字線1310-c可平行(或實質上平行)於字線1310-d。
在其他狀況下，第一開口(例如開口1350-a)可有助於藉由穿過與第一開口重疊之通孔(例如通孔1342-a，其可包括在第二通孔1341-c之群組中)形成第二貫通孔而在目標電極中形成間隙。第二貫通孔(例如對應於通孔1342-a之第二貫通孔)可延伸通過堆疊至目標層，該目標層包括其中建立有間隙之目標電極。隨後，目標電極之一部分可例如藉由使用各向同性蝕刻步驟藉由第二貫通孔且藉由重疊的第一開口經移除。因而，目標電極(例如目標層處之存取線)可分隔成彼此隔離之至少兩個不同區段。
由於在目標電極中建立間隙，使用第一開口(例如開口1350)來穿過電極層處之目標電極材料進行各向異性蝕刻或使用第一開口(例如開口1350)來建立對應於與第一開口重疊之通孔的第二通孔(例如對應於通孔1342-a之第二通孔)及對電極層(例如包含目標電極材料之電極層)處之目標電極材料進行各向同性蝕刻，存取線(例如包含目標電極材料之電極)可變得與電極層處之共線存取線隔離。舉例而言，字線1310-c (例如存取線)可具有至少兩個區段，亦即相對於開口1350-a之左區段(例如字線區段1310-c1)及右區段(例如字線區段1310-c2)，且左區段可與右區段隔離且共線(例如可為共線存取線)。在一些狀況下，複數個第一電極(例如字線)之子集可由於在第一電極中建立間隙而具有共同縱向軸線。
第二開口(例如開口1360-a)可為使用第二插槽罩幕(SM2罩幕)建立之第二開口之圖案的一部分，該第二插槽罩幕界定多個第二開口(例如缺乏光阻劑或缺乏硬質罩幕材料)。SM2罩幕可用於在堆疊之頂部(例如經曝露)層中形成多個第二開口(例如每一開口對應於缺乏光阻劑或缺乏硬質罩幕材料)，從而可有助於在堆疊之一或多個下部(例如埋入式)層中形成結構。該堆疊可包括任何數目個電極層及記憶體層。第二開口(例如開口1360-a)可與可用於形成一對存取線之一或多個通孔(例如通孔1342-b，通孔1342-c)重疊。舉例而言，通孔1342-b (及通孔1342-c)可為第一通孔之群組(例如第一通孔1340-b之群組)的一部分，該等第一通孔可用於形成字線1310-c及1310-e。如佈局1301中所說明，當相較於第一通孔及第二通孔時，第一開口可具有寬鬆的設計規則-例如，第二開口之大小或第二開口之間的距離可大於通孔之大小或通孔之間的距離。
在一些狀況下，第二開口可用於在堆疊內之多個存取線(例如電極)與導電元件之間製造連接(例如互連件)，該導電元件可定位在堆疊下方且可與堆疊接觸(例如可與堆疊之最低層接觸，該最低層可包含蝕刻停止材料，諸如硬質罩幕材料)。該堆疊可包括電極層及記憶體層，該電極層包含目標電極材料(例如該電極層可包含存取線，該等存取線包含電極材料)。該導電元件可對應於記憶體裝置之電路組件之節點(例如列解碼器120之輸出節點，感測組件125之輸入節點)。在一些狀況下，此電路組件可置放於堆疊下方之基板(例如參看圖2所描述之基板204)或另一層中。該導電元件可藉由多個金屬層及金屬層之間的互連件連接至電路組件。
在一些狀況下，第二開口(例如開口1360-a)可有助於形成延伸通過堆疊到達導電元件之貫通孔。該貫通孔可對應於可與第二開口(例如開口1360-a)重疊之通孔(例如通孔1342-b，通孔1342-c)。導電材料可填充該貫通孔以形成與導電元件耦接之導電塞。此外，該導電塞可耦接至堆疊內之目標電極(例如字線，位元線)，使得目標電極可藉由導電塞與記憶體裝置之電路組件之導電元件電耦接。
圖 14 說明根據本發明之製造技術在堆疊中之目標層處之目標電極與導電元件之間進行連接之實例方法。該堆疊可包含3D交叉點記憶體陣列結構，其可包括根據本發明之兩個或兩個以上記憶體胞元層疊。作為本文中所描述之製造技術之說明性實例，圖14說明圖1401、圖1402及圖1403。圖14中之層之堆疊可對應於諸如參看圖5及圖6所描述之堆疊之堆疊(例如參看圖3所描述之堆疊305)。舉例而言，圖14中之層堆疊可包括記憶體胞元之兩個層疊，且每一記憶體胞元層疊可包含字線(例如上部層疊945-a之字線910-a及910-b或下部層疊945-b之字線910-c及910-d)之一個集合以及位元線(例如位元線915，其對於記憶體胞元之兩個層疊可為共同的)之一個集合。
本文中所描述之製造技術可用於在堆疊(例如堆疊305)中之任一目標層處之任一目標電極與導電元件之間進行連接。舉例而言，圖1401說明在上部層疊之字線(例如上部層疊945-a之字線910-a)與導電元件(例如導電元件1405)之間進行連接，而圖1403說明在下部層疊之字線(例如下部層疊945-b之字線910-c)與導電元件(例如導電元件1405)之間進行連接。類似地，圖1402說明在位元線(例如位元線915，其對於上部層疊945-a與下部層疊945-b兩者可為共同的)與導電元件(例如導電元件1405)之間進行連接。在一些狀況下，用於字線之插槽區(例如在字線與導電元件之間進行連接之區)可位於與其中可定位有用於位元線之插槽區(例如在位元線與導電元件之間進行連接之區)之區域不同之3D交叉點記憶體陣列的區域中。
圖1401說明在目標電極(例如D1層1415-a處之目標電極1416-a)與導電元件(例如導電元件1405)之間進行連接之方法。目標電極1416-a可為記憶體胞元之上部層疊之字線910 (例如字線910-a)的實例-例如，記憶體胞元之上部層疊可在記憶體裝置中之記憶體胞元之一或多個其他層疊上方。
在處理步驟1450處，貫通孔可穿過堆疊形成。該貫通孔可藉由使用包括在通孔圖案(例如如參看圖5及圖6所描述之HM層中之通孔形狀)中之通孔而形成，且第二開口(例如參看圖13所描述之開口1360-a)可與用於形成貫通孔之通孔重疊。貫通孔可延伸通過該堆疊至導電元件1405。導電材料可隨後填充該貫通孔。在一些狀況下，填充貫通孔之導電材料可與電極材料相同-例如，填充貫通孔之導電材料與該堆疊中之目標電極在一些狀況下可包含相同導電材料。在一些狀況下，填充有導電材料之貫通孔可被稱作導電塞(例如塞1421)。在隨後形成貫通孔且使其填充有導電材料之後，在圖1401之步驟1450處所說明之結構可對應於在圖502之步驟530處所說明之結構。
在處理步驟1455處，蝕刻步驟可自貫通孔移除導電材料之一部分以曝露***於貫通孔與目標電極(例如目標電極1416-a)之間的介電質緩衝器(例如緩衝器1430)。隨後，蝕刻步驟(例如各向同性蝕刻步驟)可移除(例如藉由化學選擇性)介電質緩衝器1430以曝露目標電極(例如目標電極1416-a)。移除曝露目標電極(例如目標電極1416-a)之介電質緩衝器1430可同時曝露目標電極層(例如D1層1415-a)內之第二目標電極(例如目標電極1416-b)。此外，第二目標電極(例如目標電極1416-b)可相對於目標電極(例如目標電極1416-a)位於貫通孔之相對側上。舉例而言，用於在處理步驟1450處形成貫通孔之通孔先前可用於形成目標電極及第二目標電極(例如目標電極1416-a及目標電極1416-b，其可如上文參看圖5所描述形成)，且因此形成於處理步驟1450處之貫通孔可***於目標電極與第二目標電極之間。
在處理步驟1460處，導電材料可填充在處理步驟1455處建立在貫通孔中之空間，藉此藉由導電塞(例如塞1421-a)將目標電極1416-a (及第二目標電極1416-b)與導電元件1405耦接。在完成處理步驟1460時，導電塞1421-a (例如填充有導電材料之貫通孔)可具有記憶體層(例如記憶體層1420)處之第一寬度(例如直徑1422-a)及電極層(例如D1層1415-a)處之第二寬度(例如直徑1423-a)。第二寬度(例如直徑1423-a)可大於第一寬度(例如直徑1422-a)。
在一些狀況下，在完成處理步驟1460時，目標電極(例如記憶體陣列之上部層疊之字線的電極)可藉由導電塞(例如塞1421-a)連接至電路組件(例如列解碼器120)之節點，使得記憶體控制器(例如記憶體控制器140)可啟動記憶體胞元之上部層疊(例如上部層疊945-a)之目標電極(例如字線910-a)。
圖1402說明在目標電極(例如D2層1425處之目標電極1426-a)與導電元件(例如導電元件1405)之間進行連接的方法。目標電極1426-a可為對於記憶體胞元之上部層疊及下部層疊兩者為共同之位元線(或其他類型之存取線) (例如位元線915-a)的實例-例如，記憶體胞元之上部層疊可在記憶體裝置中之記憶體胞元之一或多個其他層疊(包括記憶體胞元之下部層疊)上方。
在處理步驟1451處，貫通孔可穿過堆疊形成。該貫通孔可藉由使用包括在通孔圖案(例如如參看圖5及圖6所描述之HM層中之通孔形狀)中之通孔而形成，且第二開口(例如參看圖13所描述之開口1360-a)可與用於形成貫通孔之通孔重疊。貫通孔可延伸通過該堆疊至導電元件1405。導電材料可隨後填充該貫通孔。在一些狀況下，填充貫通孔之導電材料可與電極材料相同-例如，填充貫通孔之導電材料與該堆疊中之目標電極在一些狀況下可包含相同導電材料。在一些狀況下，填充有導電材料之貫通孔可被稱作導電塞(例如塞1421-b)。在隨後形成貫通孔且使其填充有導電材料之後，在圖1402之步驟1451處所說明之結構可對應於在圖602之步驟630處所說明之結構。在一些狀況下，處理步驟1450及處理步驟1451可同時進行-亦即，塞1421及塞1421-b可同時形成。
在處理步驟1465處，蝕刻步驟可自貫通孔移除導電材料之一部分，使得可曝露介電層(例如D1層1415-a)。隨後，保形襯裡(例如襯裡1435)之層可形成在介電層(例如D1層1415-a)之經曝露表面處。保形襯裡(例如襯裡1435)可包含經組態以保護介電層(例如D1層1415-a)之經曝露表面以防止後續蝕刻步驟移除D1層1415-a之介電材料的任何材料。在一些狀況下，若與後續蝕刻步驟相關聯之選擇性可足以保留(實質上保留)D1層1415-a之介電材料，則可省略形成保形襯裡。
在處理步驟1470處，蝕刻步驟可自貫通孔移除導電材料之額外部分以曝露***於貫通孔與目標電極(例如目標電極1426-a)之間的另一介電質緩衝器(例如緩衝器1431)。隨後，蝕刻步驟(例如各向同性蝕刻步驟)可移除(例如藉由化學選擇性)介電質緩衝器1431以曝露目標電極(例如目標電極1426-a)。移除曝露目標電極(例如目標電極1426-a)之介電質緩衝器1431可同時曝露目標電極層(例如D2層1425)內之第二目標電極(例如目標電極1426-b)。此外，第二目標電極(例如目標電極1426-b)可相對於目標電極(例如目標電極1426-a)位於貫通孔之相對側上。舉例而言，用於在處理步驟1451處形成貫通孔之通孔先前可用於形成目標電極及第二目標電極(例如目標電極1426-a及目標電極1426-b，其可如上文參看圖6所描述形成)，且因此形成於處理步驟1451處之貫通孔可***於目標電極與第二目標電極之間。
在處理步驟1475處，導電材料可填充在處理步驟1470處建立在貫通孔中之空間，藉此藉由導電塞(例如塞1421-c)將目標電極1426-a (及第二目標電極1426-b)與導電元件1405耦接。在完成處理步驟1475時，導電塞1421-c (例如填充有導電材料之貫通孔)可具有記憶體層(例如記憶體層1420)處之(例如直徑1422-b或直徑1422-c)及電極層(例如D2層1425)處之第二寬度(例如直徑1424)。第二寬度(例如直徑1424)可大於第一寬度(例如直徑1422-b或直徑1422-c)。此外，在完成處理步驟1475時，保形襯裡1435可***於導電塞1421-c (例如填充有導電材料之貫通孔)與介電材料(例如D1層1415-a之第一介電材料)之間。因此，導電塞1421-c可具有另一電極層(例如D1層1415-a)處之第三寬度(例如直徑1423-b)。在一些狀況下，第三寬度(例如直徑1423-b)可小於第一寬度(例如直徑1422-a或直徑1422-b)。
在一些狀況下，在完成處理步驟1475時，目標電極(例如對於記憶體陣列之上部及下部層疊可為共同之位元線之電極)可藉由導電塞(例如塞1421-c)連接至電路組件(例如行解碼器130)之節點(例如與其耦接)，使得記憶體控制器(例如記憶體控制器140)可啟動記憶體胞元之上部及下部層疊兩者的目標電極(例如位元線915)。
圖1403說明在目標電極(例如另一D1層1415-b處之目標電極1416-c)與導電元件(例如導電元件1405)之間進行連接之方法。目標電極1416-c可為記憶體胞元之下部層疊之字線910 (例如字線910-c)的實例-例如，記憶體胞元之下部層疊可在記憶體裝置中之記憶體胞元之一或多個其他層疊下方。
圖1403之處理步驟1450之態樣可與圖1401之處理步驟1450相同。圖1401中所說明之通孔結構可隨後用於在D1層1415-a處之目標電極1416-a與導電元件1405之間進行連接，而圖1403中所說明之通孔結構可隨後用於在D1層1415-b處之目標電極1416-c與導電元件1405之間進行連接。
在處理步驟1480處，蝕刻步驟可自貫通孔移除導電材料之一部分，使得可曝露介電層(例如D1層1415-a)。曝露之介電層可與包括圖1401中所描繪之介電質緩衝器1430之層相同。隨後，保形襯裡(例如襯裡1435)之層可形成在介電質緩衝器(例如D1層1415-a處之緩衝器1430)之經曝露表面處。保形襯裡(例如襯裡1435)可包含經組態以保護介電質緩衝器(例如D1層1415-a處之緩衝器1430)之經曝露表面以防止後續蝕刻步驟移除介電質緩衝器(例如D1層1415-a處之緩衝器1430)的任何材料。在一些狀況下，若與後續蝕刻步驟相關聯之選擇性可足以保留(實質上保留)介電質緩衝器(例如D1層1415-a處之緩衝器1430)，則可省略形成保形襯裡。
在處理步驟1485處，蝕刻步驟可自貫通孔移除導電材料之額外部分以曝露***於貫通孔與目標電極(例如目標電極1416-c)之間的另一介電質緩衝器(例如D1層1415-b處之緩衝器1432)。隨後，蝕刻步驟(例如各向同性蝕刻步驟)可移除(例如藉由化學選擇性)介電質緩衝器1432以曝露目標電極(例如目標電極1416-c)。移除曝露目標電極(例如目標電極1416-c)之介電質緩衝器1432可同時曝露目標電極層(例如D1層1415-b)內之第二目標電極(例如目標電極1416-d)。
在處理步驟1490處，導電材料可填充在處理步驟1485處建立在貫通孔中之空間，藉此藉由導電塞(例如塞1421-d)將目標電極1416-c (及第二目標電極1416-d)與導電元件1405耦接。在完成處理步驟1490時，導電塞1421-d (例如填充有導電材料之貫通孔)可具有記憶體層(例如記憶體層1420)處之第一寬度(例如直徑1422-d)及目標電極層(例如D1層1415-b)處之第二寬度(例如直徑1423-c)。第二寬度(例如直徑1423-c)可大於第一寬度(例如直徑1422-d)。此外，在完成處理步驟1490時，保形襯裡1435可***於導電塞1421-d (例如填充有導電材料之貫通孔)與介電材料(例如D1層1415-a處之介電質緩衝器1430)之間。因此，導電塞1421-d可具有另一電極層(例如D1層1415-a)處之第三寬度(例如直徑1423-d)。在一些狀況下，第三寬度(例如直徑1423-d)可小於第一寬度(例如1422-d)。
在一些狀況下，在完成處理步驟1490時，目標電極(例如記憶體陣列之下部層疊之字線的電極)可藉由導電塞(例如塞1421-d)連接至電路組件(例如列解碼器120)之節點，使得記憶體控制器(例如記憶體控制器140)可啟動記憶體胞元之下部層疊(例如下部層疊945-b)之目標電極(例如字線910-c)。
在一些狀況下，包括3D交叉點記憶體陣列之插槽區(例如可使用參看圖13及圖14所描述之製造技術建置之插槽區)之設備可包括：堆疊，其包括電極層及記憶體層；導電元件，其與該堆疊接觸；導電塞，其延伸通過該堆疊且與該導電元件耦接，該導電塞具有記憶體層處之第一寬度及電極層處之第二寬度，該第二寬度大於該第一寬度；及電極層處之第一電極，該第一電極與該導電塞耦接。
在一些狀況下，上文所描述之設備可進一步在電極層處包括第二電極，該第二電極與該導電塞耦接。在上文所描述之設備之一些實例中，該第二電極與電極層處之共線電極隔離。在上文所描述之設備之一些實例中，第一電極平行於第二電極。
在一些狀況下，上文所描述之設備可進一步在該堆疊內之第二電極層處包括保形襯裡，該保形襯裡***於導電塞與介電材料之間。在上文所描述之設備之一些實例中，介電材料***於保形襯裡與第二電極層處之第三電極之間。
圖 15 展示說明用於根據本發明之實施例之交叉點記憶體陣列及相關製造技術之方法1500的流程圖。方法1500之操作可藉由例如本文中參看圖3至圖8所描述之方法來實施。
在區塊1505處，複數個通孔可穿過堆疊之頂部層形成，該堆疊在第一層處包含第一介電材料。可根據本文中所描述之方法而執行區塊1505之操作。在某些實例中，區塊1505之操作之態樣可作為如參看圖3至圖8所描述之一或多個製程之部分來執行。
在區塊1510處，可形成第一介電材料中之第一通道，該第一通道與複數個通孔對準。可根據本文中所描述之方法而執行區塊1510之操作。在某些實例中，區塊1510之操作之態樣可作為如參看圖3至圖8所描述之一或多個製程之部分來執行。
在區塊1515處，第一通道可填充有電極材料。可根據本文中所描述之方法而執行區塊1515之操作。在某些實例中，區塊1515之操作之態樣可作為如參看圖3至圖8所描述之一或多個製程之部分來執行。
在區塊1520處，在第一通道內之電極材料中形成比第一通道窄之一第二通道。可根據本文中所描述之方法而執行區塊1520之操作。在某些實例中，區塊1520之操作之態樣可作為如參看圖3至圖8所描述之一或多個製程之部分來執行。
在區塊1525處，第二通道可填充有第一介電材料。可根據本文中所描述之方法而執行區塊1525之操作。在某些實例中，區塊1525之操作之態樣可作為如參看圖3至圖8所描述之一或多個製程之部分來執行。
在一些狀況下，該方法1500亦可包括在第一通道內形成保形襯裡，該保形襯裡***於第一介電材料與電極材料之間。在一些狀況下，該方法1500亦可包括穿過堆疊之頂部層形成複數個第二通孔，其中該複數個第二通孔形成第二列通孔，該第二列通孔與藉由複數個通孔形成之第一列通孔相交，且其中該堆疊在第二層處包含第二介電材料。上文所描述之方法1500的一些實例可進一步包括在第二介電材料中形成可與複數個第二通孔對準之第三通道。上文所描述之方法1500之一些實例可進一步包括將第三通道填充有電極材料。上文所描述之方法1500之一些實例可進一步包括在第三通道內之電極材料中形成可比第三通道窄之第四通道。上文所描述之方法1500之一些實例可進一步包括將第四通道填充有第二介電材料。
在上文所描述之方法1500之一些實例中，形成第一通道包含在第一介電材料中形成複數個第一空腔。在上文所描述之方法1500之一些實例中，形成複數個第一空腔包含藉由複數個通孔自第一層移除第一介電材料之一部分。在上文所描述之方法1500之一些實例中，移除第一介電材料之部分包含施加可在第一介電材料與堆疊中之至少一種其他材料之間具有化學選擇性之各向同性蝕刻劑。在上文所描述之方法1500之一些實例中，形成第二通道包含在第一通道內之電極材料中形成複數個第二空腔。
在上文所描述之方法1500之一些實例中，形成複數個第二空腔包含藉由複數個通孔自第一通道移除電極材料之一部分。在上文所描述之方法1500之一些實例中，移除電極材料之部分包含施加可在電極材料與該堆疊中之至少一種其他材料之間具有化學選擇性之各向同性蝕刻劑。在上文所描述之方法1500之一些實例中，該堆疊進一步包含第二層及第一層與第二層之間的第三層，該第二層包含第二介電材料，該第三層包含硫族化物材料。在上文所描述之方法之一些實例中，將第二通道填充有第一介電材料在第一層處建立電極材料之環路。
圖 16 展示說明用於根據本發明之實施例之交叉點記憶體陣列及相關製造技術之方法1600的流程圖。方法1600之操作可藉由本文中例如參看圖3至圖7、圖13及圖14所描述之方法實施。
在區塊1605處，可形成延伸通過堆疊至導電元件之貫通孔，該堆疊包含目標電極。可根據本文中所描述之方法而執行區塊1605之操作。在某些實例中，區塊1605之操作之態樣可作為如參看圖3至圖7、圖13及圖14所描述之一或多個製程之部分來執行。
在區塊1610處，該貫通孔可填充有導電材料。可根據本文中所描述之方法而執行區塊1610之操作。在某些實例中，區塊1610之操作之態樣可作為如參看圖3至圖7、圖13及圖14所描述之一或多個製程之部分來執行。
在區塊1615處，來自貫通孔之導電材料之一部分可經移除以曝露***於貫通孔與目標電極之間的介電質緩衝器。可根據本文中所描述之方法而執行區塊1615之操作。在某些實例中，區塊1615之操作之態樣可作為如參看圖3至圖7、圖13及圖14所描述之一或多個製程之部分來執行。
在區塊1620處，介電質緩衝器可經移除以曝露目標電極。可根據本文中所描述之方法而執行區塊1620之操作。在某些實例中，區塊1620之操作之態樣可作為如參看圖3至圖7、圖13及圖14所描述之一或多個製程之部分來執行。
在區塊1625處，貫通孔可填充有導電材料以將目標電極與導電元件耦接。可根據本文中所描述之方法而執行區塊1625之操作。在某些實例中，區塊1625之操作之態樣可作為如參看圖3至圖7、圖13及圖14所描述之一或多個製程之部分來執行。
在一些狀況下，該方法1600亦可包括在堆疊內之不同電極層處形成保形襯裡。在一些狀況下，該方法1600亦可包括在目標電極中形成間隙。
在上文所描述之方法1600之一些實例中，移除介電質緩衝器以曝露目標電極同時曝露了包括目標電極之目標電極層內之第二目標電極，該第二目標電極相對於目標電極在貫通孔之相對側上。在上文所描述之方法1600之一些實例中，將貫通孔填充有導電材料以將目標電極與導電元件耦接進一步包含將目標電極與第二目標電極耦接。在上文所描述之方法1600之一些實例中，在目標電極中形成間隙包含穿過目標電極進行各向異性蝕刻。在上文所描述之方法1600之一些實例中，在目標電極中形成間隙包含形成延伸通過該堆疊至包括目標電極之至少一目標層之第二貫通孔及藉由第二貫通孔各向同性地移除目標電極之一部分。
圖 17 展示說明用於根據本發明之實施例之交叉點記憶體陣列及相關製造技術之方法1700的流程圖。方法1700之操作可藉由例如本文中參看圖3至圖7及圖9所描述之方法實施。
在區塊1705處，可形成在記憶體層處包含記憶體材料之堆疊。可根據本文中所描述之方法而執行區塊1705之操作。在某些實例中，區塊1705之操作之態樣可作為如參看圖3至圖7及圖9所描述之一或多個製程之部分來執行。
在區塊1710處，複數個貫通孔可穿過堆疊形成。可根據本文中所描述之方法而執行區塊1710之操作。在某些實例中，區塊1710之操作之態樣可作為如參看圖3至圖7及圖9所描述之一或多個製程之部分來執行。
在區塊1715處，藉由複數個介電質塞穿孔之記憶體材料薄片可藉由將複數個貫通孔填充有介電材料而形成。可根據本文中所描述之方法而執行區塊1715之操作。在某些實例中，區塊1715之操作之態樣可作為如參看圖3至圖7及圖9所描述之一或多個製程之部分來執行。
在一些狀況下，該方法1700亦可包括穿過該堆疊形成複數個第二貫通孔，及將複數個第二貫通孔填充有第二介電材料以在記憶體材料薄片中形成額外介電質塞。在一些狀況下，該方法1700亦可包括：在該堆疊之第一層處之介電材料中形成第一通道，該第一通道與複數個貫通孔對準；在第一通道內之電極材料中形成可比第一通道窄之第二通道；及將第二通道填充有介電材料。在一些狀況下，該方法1700亦可包括：穿過該堆疊形成複數個第二貫通孔，其中該複數個第二貫通孔在與第一方向相交之第二方向形成對應於藉由複數個貫通孔形成之第一列貫通孔的第二列貫通孔，且其中該堆疊在第二層處包含第二介電材料；在第二介電材料中形成第三通道，該第三通道與複數個第二貫通孔對準；將第三通道填充有電極材料；在第三通道內之電極材料中形成可比第三通道窄之第四通道；及將第四通道填充有第二介電材料。
在上文所描述之方法1700之一些實例中，複數個貫通孔可安置成具有第一方向之第一線性組態。在上文所描述之方法1700之一些實例中，複數個第二貫通孔可安置成具有與該第一方向相交之第二方向之第二線性組態。在上文所描述之方法1700之一些實例中，該第二方向可正交於該第一方向。在上文所描述之方法1700之一些實例中，記憶體材料薄片包含若干列介電質塞。在上文所描述之方法1700之一些實例中，介電質塞對於該若干列介電質塞可為共同的。
在上文所描述之方法1700之一些實例中，形成第一通道包含在介電材料中形成複數個第一空腔，其中複數個第一空腔中之相鄰第一空腔合併以形成第一通道。在上文所描述之方法1700之一些實例中，形成複數個第一空腔包含藉由複數個貫通孔自第一層移除介電材料之一部分。在上文所描述之方法1700之一些實例中，記憶體材料包含硫族化物材料。
圖 18 展示說明用於根據本發明之實施例之交叉點記憶體陣列及相關製造技術之方法1800的流程圖。方法1800之操作可藉由例如本文中參看圖3至圖7及圖10所描述之方法實施。
在區塊1805處，複數個第一通孔可穿過堆疊之頂部層形成，該堆疊在記憶體層處包含記憶體材料，每一複數個第一通孔在第一方向線性地安置。可根據本文中所描述之方法而執行區塊1805之操作。在某些實例中，區塊1805之操作之態樣可作為如參看圖3至圖7及圖10所描述之一或多個製程之部分來執行。
在區塊1810處，複數個第二通孔可穿過堆疊之頂部層形成，每一複數個第二通孔在不同於該第一方向之第二方向線性地安置。可根據本文中所描述之方法而執行區塊1810之操作。在某些實例中，區塊1810之操作之態樣可作為如參看圖3至圖7及圖10所描述之一或多個製程之部分來執行。
在區塊1815處，複數個第一通道可形成於記憶體材料中，每一第一通道與複數個第一通孔對準。可根據本文中所描述之方法而執行區塊1815之操作。在某些實例中，區塊1815之操作之態樣可作為如參看圖3至圖7及圖10所描述之一或多個製程之部分來執行。
在區塊1820處，複數個第二通道可形成於記憶體材料中，每一第二通道與複數個第一通道相交。可根據本文中所描述之方法而執行區塊1820之操作。在某些實例中，區塊1820之操作之態樣可作為如參看圖3至圖7及圖10所描述之一或多個製程之部分來執行。
在區塊1825處，複數個第一通道及複數個第二通道可填充有介電材料。可根據本文中所描述之方法而執行區塊1825之操作。在某些實例中，區塊1825之操作之態樣可作為如參看圖3至圖7及圖10所描述之一或多個製程之部分來執行。
在上文所描述之方法1800之一些實例中，形成複數個第二通道而在記憶體層處形成複數個記憶體材料元件，每一記憶體材料元件與至少四個電極耦接。在上文所描述之方法1800之一些實例中，形成複數個第一通道包含在記憶體材料中形成複數個第一空腔，每一第一空腔對應於第一通孔，其中對應於複數個第一通孔之相鄰第一空腔形成第一通道。
圖 19 展示說明用於根據本發明之實施例之交叉點記憶體陣列及相關製造技術之方法1900的流程圖。方法1900之操作可藉由例如本文中參看圖3至圖7及圖11所描述之方法實施。
在區塊1905處，複數個第一通孔可穿過堆疊之頂部層形成，該堆疊在占位層處包含占位材料。可根據本文中所描述之方法而執行區塊1905之操作。在某些實例中，區塊1905之操作之態樣可作為如參看圖3至圖7及圖11所描述之一或多個製程之部分來執行。
在區塊1910處，第一通道可形成於占位材料中，該第一通道與複數個第一通孔對準。可根據本文中所描述之方法而執行區塊1910之操作。在某些實例中，區塊1910之操作之態樣可作為如參看圖3至圖7及圖11所描述之一或多個製程之部分來執行。
在區塊1915處，第一通道可填充有記憶體材料。可根據本文中所描述之方法而執行區塊1915之操作。在某些實例中，區塊1915之操作之態樣可作為如參看圖3至圖7及圖11所描述之一或多個製程之部分來執行。
在區塊1920處，可在第一通道內之記憶體材料中形成比第一通道窄之一第二通道。可根據本文中所描述之方法而執行區塊1920之操作。在某些實例中，區塊1920之操作之態樣可作為如參看圖3至圖7及圖11所描述之一或多個製程之部分來執行。
在區塊1925處，第二通道可填充有介電材料。可根據本文中所描述之方法而執行區塊1925之操作。在某些實例中，區塊1925之操作之態樣可作為如參看圖3至圖7及圖11所描述之一或多個製程之部分來執行。
在一些狀況下，該方法1900亦可包括在占位層處形成第三通道，其中該第三通道與第一通道在不同方向延伸且將第一通道內之記憶體材料分隔成複數個記憶體材料元件。
在上文所描述之方法1900之一些實例中，形成第一通道包含在占位材料中形成複數個第一空腔，其中相鄰第一空腔合併以形成第一通道。在上文所描述之方法1900之一些實例中，形成複數個第一空腔包含藉由複數個第一通孔自占位層移除占位材料之一部分。在上文所描述之方法1900之一些實例中，形成第二通道包含藉由複數個第一通孔自第一通道移除記憶體材料之一部分。在上文所描述之方法1900之一些實例中，將第二通道填充有介電材料而建立環繞第二通道中之介電材料之記憶體材料帶。
在上文所描述之方法1900之一些實例中，形成第三通道包含穿過堆疊之頂部層形成複數個第二通孔，其中複數個第二通孔形成與藉由複數個第一通孔形成之第一列通孔相交之第二列通孔。在上文所描述之方法1900之一些實例中，複數個記憶體材料元件中之每一記憶體材料元件可與至少三個電極耦接。在上文所描述之方法1900之一些實例中，記憶體材料包含硫族化物材料。
圖 20 展示說明用於根據本發明之實施例之交叉點記憶體陣列及相關製造技術之方法2000的流程圖。方法2000之操作可藉由例如本文中參看圖3至圖7及圖12所描述之方法實施。
在區塊2005處，通孔可穿過包含占位層之堆疊之頂部層形成。可根據本文中所描述之方法而執行區塊2005之操作。在某些實例中，區塊2005之操作之態樣可作為如參看圖3至圖7及圖12所描述之一或多個製程之部分來執行。
在區塊2010處，占位層內之空腔可穿過通孔形成。可根據本文中所描述之方法而執行區塊2010之操作。在某些實例中，區塊2010之操作之態樣可作為如參看圖3至圖7及圖12所描述之一或多個製程之部分來執行。
在區塊2015處，該空腔可填充有記憶體材料。可根據本文中所描述之方法而執行區塊2015之操作。在某些實例中，區塊2015之操作之態樣可作為如參看圖3至圖7及圖12所描述之一或多個製程之部分來執行。
在區塊2020處，可形成記憶體材料中之第一通道，第一通道沿著第一軸線將記憶體材料分隔成占位層處之離散元件。可根據本文中所描述之方法而執行區塊2020之操作。在某些實例中，區塊2020之操作之態樣可作為如參看圖3至圖7及圖12所描述之一或多個製程之部分來執行。
在一些狀況下，該方法2000亦可包括在形成第一通道之前藉由通孔移除記憶體材料之一部分，以在占位層處形成記憶體材料環，記憶體材料環環繞通孔之縱軸(例如相對於基板之正交方向)。在一些狀況下，該方法2000亦可包括在記憶體材料中形成第二通道，該第二通道沿著不同於第一軸線之第二軸線將記憶體材料分隔成占位層處之額外離散元件。
在上文所描述之方法2000之一些實例中，形成第一通道包含藉由包括通孔之複數個通孔自占位層移除記憶體材料之一部分。在上文所描述之方法2000之一些實例中，形成第二通道建立四個記憶體材料元件，每一記憶體材料元件具有彎曲表面。在上文所描述之方法2000之一些實例中，記憶體材料包含硫族化物材料。
應注意，上文所描述之方法描述可能的實施，且操作及步驟可經重新配置或以其他方式修改，且其他實施係可能的。此外，可組合該等方法中之兩者或多於兩者之實施例。
在一些狀況下，描述一種設備。該設備可使用一方法(諸如本文中所描述的方法)形成。該設備可包括：堆疊，其包含第一電極層、第二電極層及該第一電極層與該第二電極層之間的記憶體層；該第一電極層中之複數個第一電極；該第二電極層中之複數個第二電極；及該記憶體層處之複數個記憶體材料元件，每一記憶體材料元件耦接該複數個第一電極中之至少一個第一電極及該複數個第二電極中之至少兩個第二電極。在一些實例中，每一記憶體元件包含硫族化物材料。在一些狀況下，每一記憶體材料元件可與兩個第一電極及一個第二電極耦接，或在一些狀況下，每一記憶體材料元件可與兩個第一電極及兩個第二電極耦接。在一些實例中，每一記憶體材料元件可藉由保形襯裡與至少一個第一電極耦接，該保形襯裡與至少一個第一電極之三個表面接觸。在一些狀況下，複數個第一電極內之第一電極之間的分隔距離為不均勻的，且在一些狀況下，複數個第一電極之子集可具有共同縱向軸線。在一些實例中，第一電極可具有小於最小特徵大小之至少一個尺寸。
在一些狀況下，描述一種設備。該設備可使用一方法(諸如本文中所描述的方法)形成。該設備可包括：堆疊，其包含第一電極層、第二電極層及該第一電極層與該第二電極層之間的記憶體層；該第一電極層中之複數個第一電極；該第二電極層中之複數個第二電極；及該記憶體層處之記憶體材料元件，該記憶體材料元件經組態以包含複數個記憶體胞元。在一些實例中，該記憶體材料元件包含硫族化物材料。在一些實例中，該記憶體材料元件可經組態以包含兩個記憶體胞元，而在其他實例中，該記憶體材料元件可經組態以包含四個記憶體胞元。在一些狀況下，該記憶體材料元件包含藉由複數個介電質塞穿孔之記憶體材料薄片。在一些實例中，該複數個介電質塞可包括在第一方向之第一列介電質塞及在不同於該第一方向之第二方向之第二列介電質塞，且在一些狀況下，介電質塞對於第一列介電質塞及第二列介電質塞可為共同的。
在一些狀況下，描述一種設備。該設備可使用一方法(諸如本文中所描述的方法)形成。該設備可包括：堆疊，其包含第一層、記憶體層及第二層，該記憶體層在該第一層與該第二層之間；該第一層中之複數個第一電極；該第二層中之複數個第二電極；及該記憶體層中之複數個記憶體材料元件，每一記憶體材料元件具有彎曲表面。在一些實例中，該複數個第一電極中之每一第一電極平行於該複數個第一電極中之每一其他第一電極，且該複數個第二電極中之每一第二電極平行於該複數個第二電極中之每一其他第二電極。在一些狀況下，每一記憶體材料元件可具有平坦化表面。在一些實例中，每一記憶體材料元件可與一個第一電極及一個第二電極耦接，其中在一些狀況下，記憶體材料元件藉由保形襯裡與一個第一電極及一個第二電極耦接。在一些實例中，每一記憶體材料元件經組態以包含單個記憶體胞元，且在一些實例中，每一記憶體材料元件包含硫族化物材料。
可使用各種不同技藝及技術中之任一者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示可貫穿以上描述所參考之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖可將信號說明為單一信號；然而，一般熟習此項技術者應理解，該信號可表示信號之匯流排，其中該匯流排可具有多種位元寬度。
術語「電子通信」及「耦接」指代組件之間的支援組件之間的電子流動之關係。此可包括組件之間的直接連接，或可包括中間組件。處於電子通信中或彼此耦接之組件可主動地交換電子或信號(例如，在供能電路中)，可能不會主動地交換電子或信號(例如，在斷電電路中)，但可經組態且可操作以在電路予以供能時交換電子或信號。作為實例，經由開關(例如電晶體)以實體方式連接之兩個組件進行電子通信或可不管開關之狀態(亦即，斷開或接通)而耦接。
如本文中所使用，術語「實質上」意謂經修飾之特性(例如藉由術語實質上修飾之動詞或形容詞)不必係絕對值但足夠接近以便達成特性之優點。
如本文中所使用，術語「電極」可指一電導體，且在一些狀況下可被用作至記憶體胞元或記憶體陣列之其他組件的電接點。電極可包括提供記憶體裝置100之元件或組件之間的導電路徑之跡線、電線、導線、導電層等等。
硫族化物材料可為包括元素S、Se及Te中之至少一者的材料或合金。硫族化物材料可包括S、Se、Te、Ge、As、Al、Si、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)之合金。實例硫族化物材料及合金可包括但不限於：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，加連字符化學組合物標記指示包括於特定化合物或合金中的元素且意欲表示涉及所指示元素之所有化學計量。舉例而言，Ge-Te可包括Gex Tey ，其中x及y可為任何正整數。可變電阻材料之其他實例可包括二元金屬氧化物材料或包括兩種或多於兩種金屬(例如，過渡金屬、鹼土金屬及/或稀土金屬)之混合價氧化物。實施例不限於與記憶體胞元之記憶體組件相關聯之特定可變電阻材料。舉例而言，可變電阻材料之其他實例可用以形成記憶體組件且可包括硫族化物材料、巨大磁阻式材料或基於聚合物之材料等等。
術語「隔離」指組件(電子當前無法在其間流動)之間的關係；組件在其間存在斷路的情況下彼此隔離。舉例而言，當開關斷開時，藉由開關以實體方式連接之兩個組件可彼此隔離。
可在諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等之半導體基板上形成本文中所論述的包括記憶體裝置100之裝置。在一些狀況下，基板為半導體晶圓。在其他狀況下，基板可為絕緣層上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或另一基板上之半導體材料的磊晶層。可經由使用包括但不限於磷、硼或砷之各種化學物質摻雜而控制基板或基板之子區的導電性。可藉由離子植入或藉由任何其他摻雜方式在基板之初始形成或生長期間執行摻雜。
本文中所論述之一或多個電晶體可表示場效電晶體(FET)，且包含包括源極、汲極及閘極之三終端裝置。該等終端可經由導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的，且可包含大程度摻雜(例如，變質)之半導體區。源極與汲極可藉由輕微摻雜之半導體區或通道分隔。若通道為n型(亦即，大多數載波為電子)，則FET可被稱為n型FET。若通道為p型(亦即，大多數載波為孔)，則FET可被稱為p型FET。通道可藉由絕緣閘極氧化物封端。可藉由將電壓施加至閘極來控制通道導電性。舉例而言，將正電壓或負電壓分別施加至n型FET或p型FET可導致通道變得導電。當將大於或等於電晶體之臨限電壓的一電壓施加至電晶體閘極時，電晶體可「接通」或「啟動」。當將小於電晶體之臨限電壓的一電壓施加至電晶體閘極時，電晶體可「斷開」或「去啟動」。
本文中結合附圖闡述之描述描述了實例組態，且並不表示可實施或在申請專利範圍之範疇內的所有實例。本文中所使用之術語「例示性」意謂「充當實例、例子或說明」，且並不意謂「較佳」或「優於其他實例」。詳細描述包括出於提供對所描述技術之理解之目的之具體細節。然而，可在沒有此等特定細節之情況下實踐此等技術。在一些情況下，以方塊圖形式展示熟知結構及裝置以免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標記。此外，可藉由在參考標記之後加上破折號及在類似組件之間進行區分之第二標記來區分相同類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記而與第二參考標記無關的類似組件中之任一者。
可使用各種不同技藝及技術中之任一者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示可貫穿以上描述所參考之資料、指令、命令、資訊、信號、位元、符號及晶片。
結合本文中之本發明所描述的各種說明性區塊及模組可使用通用處理器、DSP、ASIC、FPGA或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件、或經設計以執行本文中所描述之功能的其任何組合來實施或執行。通用處理器可為微處理器，但在替代方案中，處理器可為任何習知的處理器、控制器、微控制器或狀態機。處理器亦可被實施為計算裝置之組合(例如，數位信號處理器(DSP)與微處理器之組合、多個微處理器、一或多個微處理器結合DSP核心，或任何其他此組態)。
本文中所描述之功能可在硬體、由處理器執行之軟體、韌體或其任何組合中實施。若在由處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施在本發明及隨附申請專利範圍之範疇內。舉例而言，歸因於軟體之本質，上文所描述之功能可使用由處理器、硬體、韌體、硬連線或此等中之任一者的組合執行之軟體實施。實施功能之特徵亦可在實體上位於各種位置處，包括經分佈以使得功能之部分在不同實體位置處實施。又，如本文中所使用(包括在申請專利範圍中)，「或」在用於項目清單(例如，以諸如「中之至少一者」或「中之一或多者」之片語作為結尾之項目清單)中時指示包括性清單，使得(例如)A、B或C中之至少一者之清單意謂A或B或C或AB或AC或BC或ABC (亦即，A及B及C)。此外，如本文中所使用，片語「基於」不應被認作對封閉條件集合之參考。舉例而言，在不脫離本發明之範疇的情況下，經描述為「基於條件A」之例示性步驟可基於條件A及條件B兩者。換言之，如本文中所使用，應以與片語「至少部分地基於」相同之方式來解釋片語「基於」。
電腦可讀媒體包括非暫時性電腦儲存媒體及通信媒體兩者，通信媒體包括促進電腦程式自一處傳送至另一處之任何媒體。非暫時性儲存媒體可為可由通用或專用電腦存取之任何可用媒體。作為實例而非限制，非暫時性電腦可讀媒體可包含RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、緊密光碟(CD) ROM或其他光碟儲存裝置、磁碟儲存裝置或其他磁性儲存裝置、或可用以攜載或儲存呈指令或資料結構形式之所要程式碼構件且可由通用或專用電腦、或通用或專用處理器存取之任何其他非暫時性媒體。又，任何連接被恰當地稱為電腦可讀媒體。舉例而言，若使用同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)而自一網站、伺服器或其他遠端源傳輸軟體，則將同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)包括於媒體之定義中。如本文中所使用，磁碟及光碟包括CD、雷射光碟、光學光碟、數位多功能光碟(DVD)、軟性磁碟及藍光光碟，其中磁碟通常以磁性方式再現資料，而光碟藉由雷射以光學方式再現資料。以上各者之組合亦包括於電腦可讀媒體之範疇內。
提供本文中之描述以使得熟習此項技術者能夠製造或使用本發明。對本發明之各種修改對於熟習此項技術者而言將為顯而易見的，且可在不脫離本發明之範疇的情況下將本文中定義之一般原理應用於其他變體。因此，本發明並不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致的最廣範疇。
100:記憶體裝置 102:三維(3D)記憶體陣列 105:記憶體胞元 105-a:記憶體胞元 105-b:記憶體胞元 110:字線 110-a:字線 110-b:字線 115:位元線 115-a:位元線 120:列解碼器 125:感測組件 125-a:感測組件 120:列解碼器 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:記憶體胞元堆疊 202: 3D記憶體陣列 204:基板 205-a:第一陣列或層疊 205-b:第二陣列或層疊 215:電極 215-a:第一電極 215-b:第一電極 220:硫族化物材料 220-a:硫族化物材料 220-b:硫族化物材料 225:電極 225-a:第二電極 225-b:第二電極 300-a:處理步驟 300-b:處理步驟 300-c:處理步驟 305:堆疊 305-a:堆疊 305-b:堆疊 305-c:堆疊 310:層 315:層 315-a:層 315-b:層 320:層 320-a:層 320-b:層 325:層 330:層 335:通孔 336:空腔 340:寬度 345:通孔 350:寬度 401:圖 410:通孔 415:第一空腔 420:通道 425:橢圓形狀 430:經填充通道 435:第二空腔 440:通道 445:中間圖案 450:環路 455:第一複數個環路 455-a:環路 455-b:環路 455-c:環路 455-d:環路 460:第二複數個環路 460-a:環路 460-b:環路 460-c:環路 460-d:環路 465:交叉點 501:圖 502:圖 503:圖 505:處理步驟 506:寬度 510:處理步驟 511:寬度 512:寬度 515:處理步驟 520:處理步驟 525:處理步驟 526:寬度 527:寬度 528:寬度 530:處理步驟 531:字線 531-a:字線 531-b:字線 531-c:字線 531-d:字線 601:圖 602:圖 603:圖 605:處理步驟 610:處理步驟 606:寬度 611:寬度 612:寬度 615:處理步驟 620:處理步驟 625:處理步驟 626:寬度 627:寬度 628:寬度 630:處理步驟 631-a:位元線 631-b:位元線 701:圖 702:圖 703:圖 705:處理步驟 710:處理步驟 712:處理步驟 715:處理步驟 720:處理步驟 725:處理步驟 730:處理步驟 801:圖 802:圖 805:佈局 810:佈局 815:佈局 820:佈局 825:距離 830:共同通孔 835:非共同通孔 840:單位胞元 841:胞元區域 842:距離 843-a:存取線 843-b:存取線 843-c:存取線 845:佈局 850:佈局 855:佈局 860:佈局 865:距離 870:通孔 875:通孔 880:單位胞元 881:胞元區域 905:3D交叉點記憶體陣列結構 906:圖 907:俯視圖 910:字線 910-a:字線 910-b:字線 910-c:字線 910-d:字線 915:位元線 915-a:位元線 920:記憶體層 920-a:記憶體層 920-b:記憶體層 920-c:記憶體層 920-d:記憶體層 925:胞元區域 925-a:胞元區域 926:胞元容積 930:介電質塞 930-c:介電質塞 930-d:介電質塞 930-e:介電質塞 945-a:上部層疊 945-b:下部層疊 1005:3D交叉點記憶體陣列結構 1006:圖 1007:佈局 1010:字線 1010-a:字線 1010-b:字線 1010-c:字線 1010-d:字線 1010-e:字線 1010-f:字線 1015:位元線 1015-a:位元線 1015-b:位元線 1015-c:位元線 1020:記憶體層 1020-a:記憶體層 1020-b:記憶體層 1025:胞元區域 1025-a:胞元區域 1026:胞元容積 1035:記憶體材料元件 1035-a:記憶體材料元件 1035-b:記憶體材料元件 1035-c:記憶體材料元件 1035-d:記憶體材料元件 1035-e:記憶體材料元件 1035-f:記憶體材料元件 1036-a:通道 1036-b:通道 1040-a:通孔 1040-b:通孔 1040-c:通孔 1040-d:通孔 1040-e:通孔 1040-f:通孔 1040-g:通孔 1040-h:通孔 1040-i:通孔 1045:記憶體材料元件 1045-a:記憶體材料元件 1045-b:記憶體材料元件 1045-c:記憶體材料元件 1045-d:記憶體材料元件 1050-a:區 1060-a:上部層疊 1060-b:下部層疊 1105:3D交叉點記憶體陣列結構 1106:圖 1107:佈局 1110:字線 1110-a:字線 1110-b:字線 1110-c:字線 1110-d:字線 1110-e:字線 1110-f:字線 1110-g:字線 1115:位元線 1115-a:位元線 1115-b:位元線 1120:記憶體層 1120-a:記憶體層 1120-b:記憶體層 1125:胞元區域 1125-a:胞元區域 1126:胞元容積 1135:長條形狀之記憶體材料元件 1135-a:3D楔形記憶體材料元件 1135-b:3D楔形記憶體材料元件 1135-c:3D楔形記憶體材料元件 1135-d:3D楔形記憶體材料元件 1136-a:通道 1136-b:通道 1140-a:通孔 1140-b:通孔 1140-c:通孔 1140-d:通孔 1145-a:記憶體材料 1145-b:記憶體材料 1145-c:記憶體材料 1145-d:記憶體材料 1150-a:區 1115-b:位元線 1160-a:上部層疊 1160-b:下部層疊 1205:3D交叉點記憶體陣列結構 1206:圖 1207:佈局 1210:字線 1210-a:字線 1210-b:字線 1210-c:字線 1210-d:字線 1210-e:字線 1215:位元線 1215-a:位元線 1215-b:位元線 1220:記憶體層 1220-a:記憶體層 1220-b:記憶體層 1225:胞元區域 1225-a:胞元區域 1220-a:記憶體層 1220-b:記憶體層 1225:胞元區域 1226:胞元容積 1235:記憶體材料原件 1235-a:記憶體材料元件 1236-a:通道 1236-b:通道 1236-c:通道 1236-d:通道 1241-a:通孔 1241-b:通孔 1241-c:通孔 1241-d:通孔 1245:3D盤 1245-a:3D盤 1245-b:3D盤 1245-c:3D盤 1245-d:3D盤 1250:記憶體材料元件 1250-a:記憶體材料元件 1260:層疊 1260-a:上部層疊 1260-b:下部層疊 1265:表面 1301:例示性佈局 1310-a:字線 1310-b:字線 1310-c:字線 1310-d:字線 1310-e:字線 1310-c1:字線區段 1310-c2:字線區段 1310-d:字線 1340-a:第一通孔 1340-b:第一通孔 1340-c:第一通孔 1341-a:第二通孔 1341-b:第二通孔 1341-c:第二通孔 1342-a:通孔 1342-b:第一通孔 1342-c:通孔 1350:開口 1350-a:開口 1350-b:開口 1350-c:開口 1360-a:開口 1360-b:開口 1401:圖 1402:圖 1403:圖 1405:導電元件 1415-a:D1層 1415-b:D1層 1416-a:目標電極 1416-b:目標電極 1416-c:目標電極 1416-d:目標電極 1420:記憶體層 1421:導電塞 1421-a:導電塞 1421-b:導電塞 1421-c:導電塞 1421-d:導電塞 1422-a:直徑 1422-b:直徑 1422-c:直徑 1422-d:直徑 1423-a:直徑 1423-b:直徑 1423-c:直徑 1423-d:直徑 1424:直徑 1425:D2層 1425-a:D1層 1426-a:目標電極 1426-b:目標電極 1430:介電質緩衝器 1431:介電質緩衝器 1432:介電質緩衝器 1435:保形襯裡 1450:處理步驟 1451:處理步驟 1455:處理步驟 1460:處理步驟 1465:處理步驟 1470:處理步驟 1475:處理步驟 1480:處理步驟 1485:處理步驟 1490:處理步驟 1500:方法 1505:區塊 1510:區塊 1515:區塊 1520:區塊 1525:區塊 1600:方法 1605:區塊 1610:區塊 1615:區塊 1620:區塊 1625:區塊 1700:方法 1705:區塊 1710:區塊 1715:區塊 1800:方法 1805:區塊 1810:區塊 1815:區塊 1820:區塊 1825:區塊 1900:方法 1905:區塊 1910:區塊 1915:區塊 1920:區塊 1925:區塊 2000:方法 2005:區塊 2010:區塊 2015:區塊 2020:區塊 A-A:參考線 B-B:參考線
圖1說明包括支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之三維記憶體胞元陣列的記憶體裝置之例示性圖。
圖2說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之三維記憶體陣列的實例。
圖3A至圖3C說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之例示性製造技術。
圖4A至圖4B說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。
圖5至圖7說明形成支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之三維交叉點記憶體陣列結構的實例方法。
圖8說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。
圖9至圖12說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之3D交叉點記憶體陣列的實例。
圖13說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之插槽區的例示性佈局。
圖14說明在支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術之插槽區中進行連接之實例方法。
圖15至圖20說明支援根據本發明之實施例之交叉點記憶體陣列及相關製造技術的方法。
905:3D交叉點記憶體陣列結構
906:圖
907:俯視圖
910-a:字線
910-b:字線
910-c:字線
910-d:字線
915-a:位元線
920-a:記憶體層
920-b:記憶體層
920-c:記憶體層
920-d:記憶體層
925-a:胞元區域
925-b:胞元區域
926-a:胞元容積
926-b:胞元容積
930-a:介電質塞
930-c:介電質塞
930-d:介電質塞
930-e:介電質塞
945-a:上部層疊
945-b:下部層疊

Claims (20)

  1. 一種半導體製造之方法，其包含：形成穿過一堆疊之一頂部層之若干複數個第一通孔(pluralities of first vias)，該堆疊在一記憶體層處包含一記憶體材料，每一複數個第一通孔在一第一方向線性地安置；形成穿過該堆疊之該頂部層之若干複數個第二通孔，每一複數個第二通孔在不同於該第一方向之一第二方向線性地安置；在該記憶體材料中形成複數個第一通道，每一第一通道與一複數個第一通孔(a plurality of first vias)對準(aligned)；在該記憶體材料中形成複數個第二通道，每一第二通道與該複數個第一通道相交；及將該複數個第一通道及該複數個第二通道填充有一介電材料。
  2. 如請求項1之方法，其中形成該複數個第二通道而在該記憶體層處形成複數個記憶體材料元件(memory material elements)，每一記憶體材料元件與至少四個電極耦接。
  3. 如請求項2之方法，其中每一記憶體材料元件經組態以包含複數個記憶體胞元。
  4. 如請求項2之方法，其中該至少四個電極包含在該記憶體材料元件上方之兩個第一電極及在該記憶體材料元件下方之兩個第二電極，該兩個第 一電極皆在該第一方向或該第二方向之一者延伸，且該兩個第二電極皆在該第二方向或該第一方向之另一者延伸。
  5. 如請求項1之方法，其進一步包含：在該堆疊之一第一層處在該介電材料中形成一第三通道，該第三通道與該複數個第一通孔對準；將該第三通道填充有一電極材料；在該第三通道內之該電極材料中形成比該第三通道窄的一第四通道；及將該第四通道填充有該介電材料。
  6. 如請求項5之方法，其進一步包含：在該介電材料中在該堆疊之一第二層處形成一第五通道，該第五通道與該複數個第二通孔對準；將該第五通道填充有該電極材料；在該第五通道內之該電極材料中形成比該第五通道窄的一第六通道；及將該第六通道填充有該介電材料。
  7. 如請求項1之方法，其中形成該複數個第一通道包含：在該記憶體材料中形成複數個第一空腔，每一第一空腔對應於一第一通孔，其中對應於複數個第一通孔之相鄰(contiguous)第一空腔形成一第一通道。
  8. 如請求項1之方法，其中該第二方向正交於該第一方向。
  9. 一種半導體製造之方法，其包含：形成一堆疊，該堆疊在一記憶體層處包含一記憶體材料；形成在該記憶體材料中之複數個貫通孔(via holes)；及藉由將該複數個貫通孔填充有一介電材料而形成藉由複數個介電質塞(dielectric plugs)穿孔(perforated)之該記憶體材料之一薄片(a sheet of the memory material)。
  10. 如請求項9之方法，其進一步包含：形成穿過該堆疊之複數個第二貫通孔；及將該複數個第二貫通孔填充有一第二介電材料以在該記憶體材料之該薄片中形成額外介電質塞。
  11. 如請求項10之方法，其中：該複數個貫通孔安置成具有一第一方向之一第一線性組態；且該複數個第二貫通孔安置成具有與該第一方向相交之一第二方向之一第二線性組態。
  12. 如請求項11之方法，其中該第二方向正交於該第一方向。
  13. 如請求項10之方法，其中該記憶體材料之該薄片包含若干列介電質 塞。
  14. 如請求項13之方法，其中一介電質塞對於該若干列介電質塞為共同的。
  15. 如請求項9之方法，其中該記憶體材料之該薄片經組態以包含複數個記憶體胞元。
  16. 如請求項9之方法，其進一步包含：在該堆疊之一第一層處在該介電材料中形成一第一通道，該第一通道與該複數個貫通孔對準；將該第一通道填充有一電極材料；在該第一通道內之該電極材料中形成比該第一通道窄的一第二通道；及將該第二通道填充有該介電材料。
  17. 如請求項16之方法，其中形成該第一通道包含：在該介電材料中形成複數個第一空腔，其中該複數個第一空腔中之相鄰第一空腔合併以形成該第一通道。
  18. 如請求項17之方法，其中形成該複數個第一空腔包含：藉由該複數個貫通孔自該第一層移除該介電材料之一部分。
  19. 如請求項16之方法，其進一步包含：形成穿過該堆疊之複數個第二貫通孔，其中該複數個第二貫通孔在與一第一方向相交之一第二方向形成一第二列貫通孔，該第一方向對應於藉由該複數個貫通孔形成之一第一列貫通孔，且其中該堆疊在一第二層處包含一第二介電材料；在該第二介電材料中形成一第三通道，該第三通道與該複數個第二貫通孔對準；將該第三通道填充有該電極材料；在該第三通道內之該電極材料中形成比該第三通道窄的一第四通道；及將該第四通道填充有該第二介電材料。
  20. 如請求項9之方法，其中該記憶體材料包含硫族化物材料(chalcogenide material)。
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