TWI814179B - 多核芯片、積體電路裝置、板卡及其製程方法 - Google Patents

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Abstract

本發明涉及多核芯片、積體電路裝置、板卡及其製程方法，其中本發明的計算裝置包括在積體電路裝置中，該積體電路裝置包括通用互聯接口和其他處理裝置。計算裝置與其他處理裝置進行交互，共同完成用戶指定的計算操作。積體電路裝置還可以包括存儲裝置，存儲裝置分別與計算裝置和其他處理裝置連接，用於計算裝置和其他處理裝置的數據存儲。

Description

多核芯片、積體電路裝置、板卡及其製程方法
本發明一般地涉及半導體領域。更具體地，本發明涉及多核芯片、積體電路裝置、板卡及其製程方法。
自從大數據時代來臨，結合人工智慧技術的系統級芯片需要應對越來越複雜環境，迫使系統級芯片開發出更多的功能，目前芯片設計已逼近最大光罩尺寸。因此，開發人員試著將系統級芯片劃分為多芯片模塊，模塊與模塊間需要以超短(ultra-short)和極短(extra-short)距離連結，以實現晶粒(die)間的高速數據傳遞。除了儘量擴展帶寬外，晶粒對晶粒(die-to-die，D2D)的連接更是一種極低延遲和極低功耗的解決方案。
晶粒對晶粒接口是一個功能塊，會佔據晶粒一小片面積，用以提供裝配在同一封裝中的兩個模塊或兩晶粒間的數據接口。晶粒對晶粒接口利用非常短的通道連接封裝內的模塊或晶粒，其傳輸速率和帶寬超過傳統芯片對芯片接口。
在現有技術中，兩個用晶粒對晶粒接口相連的模塊或晶粒通常會並排擺放，且兩個模塊或晶粒的晶粒對晶粒接口相鄰，兩個晶粒對晶粒接口 通過下方的中介層(interposer layer)實現電性連接。雖然晶粒對晶粒接口的傳輸速率和帶寬表現優異，但經由下方的中介層傳輸數據時，其傳輸路徑高達毫米級。傳輸路徑太長會造成訊號的衰減和速率的降低，仍無法滿足高強度運算所需的要求。
因此，一種發揮晶粒對晶粒接口優勢的技術方案是迫切需要的。
有鑑於此，吾等發明人乃潛心進一步研究，並著手進行研發及改良，期以一較佳發明以解決上述問題，且在經過不斷試驗及修改後而有本發明之問世。
為了至少部分地解決先前技術中提到的技術問題，本發明的方案提供了一種多核芯片、積體電路裝置、板卡及其製程方法。
在一個方面中，本發明揭露一種多核芯片，包括第一核層及第二核層。第一核層包括：第一運算區，生成有第一運算電路；以及第一晶粒對晶粒區，生成有第一收發電路。第二核層包括：第二運算區，生成有第二運算電路；以及第二晶粒對晶粒區，生成有第二收發電路。第一核層和第二核層縱向堆疊，第一運算電路及第二運算電路通過第一收發電路及第二收發電路進行層間數據傳輸。
在另一個方面，本發明揭露一種積體電路裝置，包括前述的多核芯片；還揭露一種板卡，包括前述的積體電路裝置。
在另一個方面，本發明揭露一種製成多核芯片的方法，包括：生成第一核層，第一核層包括第一運算區，生成有第一運算電路，以及第一晶 粒對晶粒區，生成有第一收發電路；生成第二核層，第二核層包括第二運算區，生成有第二運算電路，以及第二晶粒對晶粒區，生成有第二收發電路。第一核層和第二核層縱向堆疊，第一運算電路及第二運算電路通過第一收發電路及第二收發電路進行層間數據傳輸。
本發明的多核芯片通過晶粒對晶粒區的縱向堆疊，使得兩晶粒對晶粒接口無需通過中介層進行數據傳輸，兩晶粒對晶粒接口的傳輸路徑大大縮短了，有助於提高核間的傳輸效率。
〔本發明〕
10:模塑料區
101:片上系統
1011:第一運算區
1012:第一晶粒對晶粒區
1013:(說明書未揭示)
102:片外內存
1021:第三內存區
1022:(說明書未揭示)
103:晶粒對晶粒區
1031:第二運算區
1032:第二晶粒對晶粒區
1033:(說明書未揭示)
104:物理區
1041:第一內存區
1042:(說明書未揭示)
105:輸入輸出區
1051:第二內存區
1052:(說明書未揭示)
1053:(說明書未揭示)
1054:(說明書未揭示)
1055:(說明書未揭示)
1056:(說明書未揭示)
106:內存
1101~1102、1201~1203、1301~1304、1401~1406、1501~1505、1601~1605:步驟
201:中介層
202:基板
30:板卡
301:芯片
302:對外接口裝置
303:外部設備
304:存儲器件
305:存儲單元
306:控制器件
41:第一核層
411:第一運算區
412:第一晶粒對晶粒區
413:第一矽通孔
414:內存
415:輸入輸出區
416:物理區
42:第二核層
421:第二運算區
422:第二晶粒對晶粒區
423:第二矽通孔
424:內存區
425:輸入輸出區
426:物理區
50:組合處理裝置
501:計算裝置
502:接口裝置
503:處理裝置
504:片外內存
61:第一核層
611:第一運算區
612:第一晶粒對晶粒區
613:第一矽通孔
62:第二核層
621:第二運算區
622:第二晶粒對晶粒區
623:第二矽通孔
63:內存層
631:內存區
632:第一輸入輸出區
633:第二輸入輸出區
634:第一物理區
635:第二物理區
636:第三矽通孔
71:第一核層
711:第一運算區
712:第一晶粒對晶粒區
713:第一矽通孔
72:第一內存層
721:第一內存區
722:第一輸入輸出區
723:第一物理區
724:第三矽通孔
73:第二核層
731:第二運算區
732:第二晶粒對晶粒區
74:第二內存層
741:第二內存區
742:第二輸入輸出區
743:第二物理區
744:第四矽通孔
81:第一核層
811:第一運算區
812:第一晶粒對晶粒區
813:第一矽通孔
82:第一內存層
821:第一內存區
822:第一輸入輸出區
823:第一物理區
824:第三矽通孔
83:第二核層
831:第二運算區
832:第二晶粒對晶粒區
833:第二矽通孔
84:第二內存層
841:第二內存區
842:第二輸入輸出區
843:第二物理區
844:第四矽通孔
85:第三內存層
851:第三內存區
852:第五矽通孔
86:第四內存層
861:第四內存區
862:第六矽通孔
91:第一核層
911:第一運算區
912:第一晶粒對晶粒區
913:第一矽通孔
92:第一內存層
921:第一內存區
922:第二矽通孔
93:第二核層
931:第二運算區
932:第二晶粒對晶粒區
933:第三矽通孔
94:第二內存層
941:第二內存區
942:第四矽通孔
95:第三內存層
951:第三內存區
952:第一輸入輸出區
953:第二輸入輸出區
954:第一物理訪問區
955:第二物理訪問區
956:第五矽通孔
A:第一核層
B:第三內存層
C:第二核層
D:第一內存層
E:第二內存層
[圖1]示出一種包括晶粒對晶粒接口的封裝結構的佈局俯視圖；[圖2]示出圖1的封裝結構沿著虛線方向的剖面圖；[圖3]是示出本發明實施例的板卡的結構圖；[圖4]示出本發明實施例的芯片的示意圖；[圖5]是示出本發明實施例的積體電路裝置的結構圖；[圖6]是示出本發明另一個實施例縱向堆疊的示意圖；[圖7]是示出本發明另一個實施例縱向堆疊的示意圖；[圖8]是示出本發明另一個實施例縱向堆疊的示意圖；[圖9]是示出本發明另一個實施例縱向堆疊的示意圖；[圖10]是示出本發明另一個實施例縱向堆疊的示意圖；[圖11]是示出本發明另一個實施例製成圖4的多核芯片的流程圖；[圖12]是示出本發明另一個實施例製成圖6的多核芯片的流程圖；[圖13]是示出本發明另一個實施例製成圖7的多核芯片的流程圖； [圖14]是示出本發明另一個實施例製成圖8的多核芯片的流程圖；[圖15]是示出本發明另一個實施例製成圖9的多核芯片的流程圖；[圖16]是示出本發明另一個實施例製成圖10的多核芯片的流程圖。
關於吾等發明人之技術手段，茲舉數種較佳實施例配合圖式於下文進行詳細說明，俾供 鈞上深入瞭解並認同本發明。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本發明所屬技術領域中具有通常知識者在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
應當理解，本發明的申請專利範圍、說明書及附圖中的術語“第一”、“第二”、“第三”和“第四”等是用於區別不同對象，而不是用於描述特定順序。本發明的說明書和申請專利範圍中使用的術語“包括”和“包含”指示所描述特徵、整體、步驟、操作、元素和/或組件的存在，但並不排除一個或多個其它特徵、整體、步驟、操作、元素、組件和/或其集合的存在或添加。
還應當理解，在此本發明說明書中所使用的術語僅僅是出於描述特定實施例的目的，而並不意在限定本發明。如在本發明說明書和申請專利範圍中所使用的那樣，除非上下文清楚地指明其它情況，否則單數形式的“一”、“一個”及“該”意在包括複數形式。還應當進一步理解，在本發明說明書和申請專利範圍中使用的術語“和/或”是指相關聯列出的項中的一個或多個的任何組合以及所有可能組合，並且包括這些組合。
如在本說明書和申請專利範圍中所使用的那樣，術語“如果”可以依據上下文被解釋為“當...時”或“一旦”或“響應於確定”或“響應於檢測到”。
下面結合附圖來詳細描述本發明的具體實施方式。
晶粒對晶粒接口就如同任何其他芯片對芯片接口一樣，在兩個晶粒間建立的數據鏈接渠道。晶粒對晶粒接口邏輯上分為物理層、鏈路層和事務層，並提供一種標準化的平行接口，連接到內部互連結構。
圖1示出一種包括晶粒對晶粒接口的封裝結構的佈局俯視圖，此封裝結構的佈局是位於晶片的模塑料(molding compound)區10，模塑料區10包括系統區域及存儲區域，此示例性的系統區域位於模塑料區10的中央，用以放置2個片上系統101，存儲區域分別位於系統區域的兩側，用以放置8個片外內存102。
系統區域還設有晶粒對晶粒區103、物理區104及輸入輸出區105。晶粒對晶粒區103生成有收發電路，用以在兩個片上系統101間進行數據分享；物理區104生成有物理訪問電路，用以訪問片外內存102；輸入輸出區105生成有輸入輸出電路，用以作為片上系統101對外聯繫的接口。
系統區域還放置了內存106，作為片上系統101的暫存空間，其容量小於片外內存102，但數據傳輸速率卻高於片外內存102。
圖2示出圖1的封裝結構沿著虛線方向的剖面圖。如圖所示，系統區域分為上下2層，上層為片上系統101，下層為晶粒對晶粒區103的收發電路、內存106及輸入輸出區105的輸入輸出電路。封裝結構還包括中介層201及基板202，中介層201設置於基板202上。當2個片上系統101進行數據傳輸時，其路徑為發送端片上系統101→發送端晶粒對晶粒區103的收發電路→中介層201→接收端晶粒對晶粒區103的收發電路→接收端片上系統101，以此實現晶粒對晶粒端口的低延遲和低功耗的技術功效。
圖3示出本發明實施例的一種板卡30的結構示意圖。如圖1所示，板卡30包括芯片301，其是一種系統級芯片，集成有一個或多個組合處理裝置，組合處理裝置是一種人工智慧運算單元，用以支持各類深度學習和機器學習算法，滿足計算機視覺、語音、自然語言處理、數據挖掘等領域複雜場景下的智能處理需求。特別是深度學習技術大量應用在雲端智能領域，雲端智能應用的一個顯著特點是輸入數據量大，對平臺的存儲能力和計算能力有很高的要求，此實施例的板卡30適用在雲端智能應用，具有龐大的片外存儲、片上存儲和強大的計算能力。
芯片301通過對外接口裝置302與外部設備303相連接。外部設備303例如是伺服器、計算機、攝像頭、顯示器、滑鼠、鍵盤、網卡或wifi接口等。待處理的數據可以由外部設備303通過對外接口裝置302傳遞至芯片301。芯片301的計算結果可以經由對外接口裝置302傳送回外部設備303。根據不同的應用場景，對外接口裝置302可以具有不同的接口形式，例如PCIe接口等。
更詳細來說，芯片301包括計算裝置和處理裝置。計算裝置配置成執行用戶指定的操作，主要實現為單核智能處理器或者多核智能處理器，用以執行深度學習或機器學習的計算。處理裝置作為通用的處理裝置，執行包括但不限於數據搬運、對計算裝置的開啟和/或停止等基本控制。根據實現方式的不同，處理裝置可以是中央處理器(central processing unit，CPU)、圖形處理器(graphics processing unit，GPU)或其他通用和/或專用處理器中的一種或多種類型的處理器，這些處理器包括但不限於數字信號處理器(digital signal processor，DSP)、專用積體電路(application specific integrated circuit，ASIC)、現場可編程門陣列(field-programmable gate array，FPGA)或者其他可編程邏輯器件、分立門或者電晶體邏輯器件、分立硬件組件等，並且其數目可以根據實際需要來確定。如前所述，僅就此實施例的計算裝置而言，其可以 視為具有單核結構或者同構多核結構。然而，當將計算裝置和處理裝置整合共同考慮時，二者視為形成異構多核結構。
板卡30還包括用於存儲數據的存儲器件304，其包括一個或多個存儲單元305。存儲器件304通過總線與控制器件306和芯片301進行連接和數據傳輸。板卡30中的控制器件306配置用於對芯片301的狀態進行調控。為此，在一個應用場景中，控制器件306可以包括單片機(Micro Controller Unit，MCU)。
圖4示出此實施例的芯片301的示意圖，其是一種多核芯片，包括第一核層41與第二核層42，實際上第一核層41和第二核層42縱向堆疊在一塊，圖4中的第一核層41與第二核層42視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層41包括第一運算區411、第一晶粒對晶粒區412及第一矽通孔(through silicon via，TSV)413。第一運算區411生成有第一運算電路，以實現計算裝置的功能；第一晶粒對晶粒區412生成有第一收發電路，用以作為第一運算電路的晶粒對晶粒接口；第一矽通孔413用以在三維積體電路中實現堆疊芯片的電性互連。第二核層42包括第二運算區421、第二晶粒對晶粒區422及第二矽通孔423。第二運算區421生成有第二運算電路，以實現處理裝置的功能；第二晶粒對晶粒區422生成有第二收發電路，用以作為第二運算電路的晶粒對晶粒接口；第二矽通孔423同樣用以在三維積體電路中實現堆疊芯片的電性互連。
在此實施例中，第一運算區411和第二運算區421還分別生成有內存414和內存424，用以暫存第一運算電路與第二運算電路的運算結果。內存414和內存424直接設置在第一運算區411和第二運算區421內，不需經過中介層傳導，其數據傳輸速率快。
第一核層41還包括輸入輸出區415及物理區416，第二核層42還包括輸入輸出區425及物理區426。輸入輸出區415生成有輸入輸出電路，用以作為第一核層41對外聯繫的接口，輸入輸出區425生成有輸入輸出電路，用以作為第二核層42對外聯繫的接口。物理區416生成有物理訪問電路，用以作為第一核層41訪問片外內存的接口，物理區426生成有物理訪問電路，用以作為第二核層42訪問片外內存的接口。
當計算裝置與處理裝置要進行數據交換時，第一運算電路及第二運算電路通過第一收發電路及第二收發電路進行層間數據傳輸。具體來說，當計算裝置欲傳輸數據至處理裝置時，數據通過以下路徑到達處理裝置：第一運算區411的第一運算電路→第一晶粒對晶粒區412的第一收發電路→第一矽通孔413→第二晶粒對晶粒區422的第二收發電路→第二運算區421的第二運算電路；當處理裝置欲傳輸數據至計算裝置時，數據通過以下路徑到達：第二運算區421的第二運算電路→第二晶粒對晶粒區422第二收發電路→第一矽通孔413→第一晶粒對晶粒區412的第一收發電路→第一運算區411的第一運算電路。
當計算裝置的計算結果需要與片外的其他裝置進行數據交換時，內存區414通過輸入輸出電路將數據傳輸至其他裝置。具體來說，當內存區414的數據欲傳輸至片外的其他裝置時，數據通過以下路徑到達片外的其他裝置：輸入輸出區415的輸入輸出電路→第一矽通孔413→第二矽通孔423；當片外的其他裝置欲傳輸數據至內存區414時，數據通過前述的反向路徑到達內存區414。需注意的是，第一矽通孔413與第二矽通孔423中的部分特定矽通孔專門設計用來電性傳導輸入輸出電路的數據。
當處理裝置的計算結果需要與片外的其他裝置進行數據交換時，內存區424的數據通過以下路徑到達片外的其他裝置：輸入輸出區425的輸 入輸出電路→第二矽通孔423；當片外的其他裝置欲傳輸數據至內存區424時，數據通過前述的反向路徑到達內存區424。
當計算裝置的計算結果需要通過物理區416存儲至片外內存時，內存區414通過物理訪問電路將數據傳輸至片外內存。具體來說，當內存區414的數據欲傳輸至片外內存時，數據通過以下路徑到達片外內存：物理區416的物理訪問電路→第一矽通孔413→第二矽通孔423；當片外內存欲傳輸輸入數據至內存區414供計算裝置進行處理時，數據通過前述的反向路徑到達內存區414。需注意的是，第一矽通孔413與第二矽通孔423中的部分特定矽通孔專門設計用來電性傳導物理訪問電路的數據。
當處理裝置的計算結果需要通過物理區426存儲至片外內存時，內存區424通過物理訪問電路將數據傳輸至片外內存。具體來說，當內存區424的數據欲傳輸至片外內存時，數據通過以下路徑到達片外內存：物理區426的物理訪問電路→第二矽通孔423；當片外內存欲傳輸輸入數據至內存區424供計算裝置進行處理時，數據通過前述的反向路徑到達內存區424。
如圖4所示，第一晶粒對晶粒區412與第二晶粒對晶粒區422縱向堆疊，使得第一核層41的晶粒對晶粒接口與第二核層42的晶粒對晶粒接口直接通過第一矽通孔413電性連接，不需要利用如圖2所示的中介層201進行傳輸。矽通孔的長度約在十幾微米，相較於中介層的毫米級的長度，此實施例的數據傳輸更為快速且信號強度佳。
本發明另一個實施例亦是圖3所示的板卡30，其芯片301中的組合處理裝置的結構如圖5所示。組合處理裝置50包括計算裝置501、接口裝置502、處理裝置503和片外內存504。
計算裝置501配置成執行用戶指定的操作，主要實現為單核智能處理器或者多核智能處理器，用以執行深度學習或機器學習的計算，其可以通過接口裝置502與處理裝置503進行交互，以共同完成用戶指定的操作。
接口裝置502連接至總線，用以與其他裝置相連接，例如圖3的控制器件306、對外接口裝置302等。
處理裝置503作為通用的處理裝置，執行包括但不限於數據搬運、對計算裝置501的開啟和/或停止等基本控制。根據實現方式的不同，處理裝置503可以是中央處理器、圖形處理器或其他通用和/或專用處理器中的一種或多種類型的處理器，這些處理器包括但不限於數字信號處理器、專用積體電路、現場可編程門陣列或者其他可編程邏輯器件、分立門或者電晶體邏輯器件、分立硬件組件等，並且其數目可以根據實際需要來確定。如前所述，僅就此實施例的計算裝置501而言，其可以視為具有單核結構或者同構多核結構。然而，當將計算裝置501和處理裝置503整合共同考慮時，二者視為形成異構多核結構。
片外內存504用以存儲待處理的數據，為DDR內存，大小通常為16G或更大，用於保存計算裝置501和/或處理裝置503的數據。
圖6示出此實施例縱向堆疊的示意圖。此實施例同樣是一種多核芯片，包括第一核層61、第二核層62與內存層63，實際上第一核層61、第二核層62和內存層63依序由上至下縱向堆疊在一塊，圖6中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層61包括第一運算區611，第一運算區611佈滿第一核層61的邏輯層，即圖中第一核層61的頂側，第一核層61在特別區域還包括第一晶粒對晶粒區612及第一矽通孔613。第二核層62包括第二運算區621，第二運算區621佈滿第二核層62的邏輯層，即圖中第二核層62的頂側，第二核層62在特 別區域還包括第二晶粒對晶粒區622及第二矽通孔623。第一晶粒對晶粒區612與第二晶粒對晶粒區622的位置上下相對。其功能與作用與前述實施例相同，故不贅述。
內存層63包括內存區631、第一輸入輸出區632、第二輸入輸出區633、第一物理區634、第二物理區635及第三矽通孔636，內存區631生成有存儲單元，用以暫存第一運算電路或第二運算電路的運算結果，第一輸入輸出區632生成有第一輸入輸出電路，用以作為第一運算電路對外聯繫的接口，即實現接口裝置502的功能，第二輸入輸出區633生成有第二輸入輸出電路，用以作為第二運算電路對外聯繫的接口，亦實現接口裝置502的功能，第一物理區634生成有第一物理訪問電路，用以將內存區631中存儲第一運算電路的計算結果發送至片外內存504，第二物理區635生成有第二物理訪問電路，用以將內存區631中存儲第二運算電路的計算結果發送至片外內存504。第三矽通孔636遍佈整個內存區62，示例性僅顯示於一側，用以電性連接特定的元件。
當計算裝置501與處理裝置503要進行數據交換時，第一運算電路及第二運算電路通過第一收發電路及第二收發電路進行層間數據傳輸。具體來說，當計算裝置501欲傳輸數據至處理裝置503時，數據通過以下路徑到達處理裝置503：第一運算區611的第一運算電路→第一晶粒對晶粒區612的第一收發電路→第一矽通孔613→第二晶粒對晶粒區622的第二收發電路→第二運算區621的第二運算電路；當處理裝置503欲傳輸數據至計算裝置501時，數據通過前述的反向路徑到達計算裝置501。需注意的是，第一矽通孔613中的部分特定矽通孔專門設計用來電性連接第一收發電路和第二收發電路。
當計算裝置501的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，內存區631通過第一輸入輸出電路將數據傳輸至其他裝置。具體來說，當內存區631的數據欲傳輸至片外的其他裝置時，數據通過以 下路徑到達片外的其他裝置：第一輸入輸出區632的輸入輸出電路→第三矽通孔636；當片外的其他裝置欲與計算裝置501進行數據交換時，數據通過前述的反向路徑到達內存區631。
當處理裝置503的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，內存區631通過第二輸入輸出電路將數據傳輸至其他裝置。具體來說，當內存區631的數據欲傳輸至片外的其他裝置時，數據通過以下路徑到達片外的其他裝置：第二輸入輸出區633的輸入輸出電路第三矽通孔636；當片外的其他裝置欲與處理裝置503進行數據交換時，數據通過前述的反向路徑到達內存區631。
需注意的是，第三矽通孔636中的部分特定矽通孔專門設計用來電性傳導第一及第二輸入輸出電路的數據。
當計算裝置501的計算結果需要通過第一物理區634存儲至片外內存504時，內存區631通過第一物理訪問電路將數據傳輸至片外內存504。具體來說，當內存區631的數據欲傳輸至片外內存504時，數據通過以下路徑到達片外內存504：第一物理區634的第一物理訪問電路→第三矽通孔636；當片外內存504欲傳輸輸入數據至內存區631供計算裝置501進行處理時，數據通過前述的反向路徑到達內存區631。
當處理裝置503的計算結果需要通過第二物理區635存儲至片外內存504時，內存區631通過第二物理訪問電路將數據傳輸至片外內存504。具體來說，當內存區631的數據欲傳輸至片外內存504時，數據通過以下路徑到達片外內存504：第二物理區635的第二物理訪問電路→第三矽通孔636；當片外內存504欲傳輸輸入數據至內存區631供處理裝置503進行處理時，數據通過前述的反向路徑到達內存區631。
需注意的是，第三矽通孔636中的部分特定矽通孔專門設計用來電性傳導第一物理訪問電路及第一物理訪問電路的數據。
如圖6所示，第一晶粒對晶粒區612與第二晶粒對晶粒區622縱向堆疊，使得第一核層61的晶粒對晶粒接口與第二核層62的晶粒對晶粒接口直接通過第一矽通孔613電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例同樣是實現如圖5所示的結構。圖7示出此實施例縱向堆疊的示意圖。此實施例同樣是一種多核芯片，包括第一核層71、第一內存層72、第二核層73及第二內存層74，實際上第一核層71、第一內存層72、第二核層73及第二內存層74依序縱向堆疊在一塊，圖7中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層71包括第一運算區711，第一運算區711佈滿第一核層71的邏輯層，即圖中第一核層71的頂側，第一核層71在特別區域還包括第一晶粒對晶粒區712及第一矽通孔713，第二核層73包括第二運算區731，第二運算區731佈滿第二核層73的邏輯層，即圖中第二核層73的頂側，第二核層73在特別區域還包括第二晶粒對晶粒區732及第二矽通孔733，其功能和作用與前述實施例相同，故不贅述。
第一內存層72包括第一內存區721、第一輸入輸出區722、第一物理區723及第三矽通孔724。第一內存區721生成有存儲單元，用以暫存第一運算電路的運算結果。第一輸入輸出區722生成有第一輸入輸出電路，用以作為第一核層71與第一內存層72對外聯繫的接口，即實現接口裝置502的功能。第二物理區723生成有第一物理訪問電路，用以訪問片外內存504。第三矽通孔724遍佈整個第一內存層72，示例性僅顯示於一側，用以電性連接特定的元件。
第二內存層74包括第二內存區741、第二輸入輸出區742、第二物理區743及第四矽通孔744。第二內存區741生成有存儲單元，用以暫存第二運算電路的運算結果。第二輸入輸出區742生成有第二輸入輸出電路，用以作為第二核層73與第二內存層74對外聯繫的接口，即實現接口裝置502的功能。第二物理區743生成有第二物理訪問電路，用以訪問片外內存504。第四矽通孔744遍佈整個第二內存層74，示例性僅顯示於一側，用以電性連接特定的元件。
各層的矽通孔如有必要，將分別包括收發矽通孔、輸入輸出矽通孔及物理矽通孔。收發矽通孔用來電性連接第一收發電路和第二收發電路，輸入輸出矽通孔用以電性傳導輸入輸出電路的數據，物理矽通孔用以電性傳導運算電路的運算結果至片外內存504。
當計算裝置501欲傳輸數據至處理裝置503時，數據通過以下路徑到達處理裝置503：第一運算區711的第一運算電路→第一晶粒對晶粒區712的第一收發電路→第一矽通孔713的收發矽通孔→第三矽通孔724的收發矽通孔→第二晶粒對晶粒區732的第二收發電路→第二運算區731的第二運算電路；當處理裝置503欲傳輸數據至計算裝置501時，數據通過前述的反向路徑到達計算裝置501。
當計算裝置501的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第一輸入輸出區722的第一輸入輸出電路→第三矽通孔724的輸入輸出矽通孔→第二矽通孔733的輸入輸出矽通孔→第四矽通孔744的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第一內存區721時，數據通過前述的反向路徑到達第一內存區721。當處理裝置503的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第二輸入輸出區742的 輸入輸出電路→第四矽通孔744的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第二內存區741時，數據通過前述的反向路徑到達第二內存區741。
當第一內存區721的數據欲傳輸至片外內存504時，數據通過以下路徑到達片外內存504：第一物理區723的第一物理訪問電路→第三矽通孔724的物理矽通孔→第二矽通孔733的物理矽通孔→第四矽通孔744的物理矽通孔；當片外內存504欲傳輸輸入數據至第一內存區721供計算裝置501進行處理時，數據通過前述的反向路徑到達第一內存區721。當第二內存區741的數據欲傳輸至片外內存504時，數據通過以下路徑到達片外內存504：第二物理區743的第二物理訪問電路→第四矽通孔744的物理矽通孔；當片外內存504欲傳輸輸入數據至第二內存區741供處理裝置503進行處理時，數據通過前述的反向路徑到達第二內存區741。
在此實施例中，第一核層71與第一內存層72搭配使用，第二核層73與第二內存層74搭配使用，為了傳輸效率，第一核層71與第一內存層72採用面對面貼合製程，使得第一運算電路與第一內存區721的傳輸路徑最短，第二核層73與第二內存層74採用面對面貼合製程，同樣使得第二運算電路與第二內存區741的傳輸路徑最短。為了實現前述最短傳輸路徑，第一內存層72與第二核層73則採用背對背貼合製程。
如圖7所示，第一晶粒對晶粒區712與第二晶粒對晶粒區732縱向堆疊，使得第一核層71的晶粒對晶粒接口與第二核層73的晶粒對晶粒接口直接通過第一矽通孔713與第三矽通孔724電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例同樣是實現如圖5所示的結構。圖8示出此實施例縱向堆疊的示意圖。此實施例的多核芯片包括第一核層81、第一內存層82、第二核層83、第二內存層84、第三內存層85及第四內存層86，更詳細來 說，此實施例的多核芯片分為第一晶粒組和第二晶粒組，第一晶粒組堆疊在第二晶粒組上，第一晶粒組由上至下分別為第三內存層85、第一核層81及第一內存層82，第二晶粒組由上至下分別為第四內存層86、第二核層83及第二內存層84，即第四內存層86位於第一內存層82與第二核層83間。圖8中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層81、第一內存層82、第二核層83、第二內存層84的功能和作用與前述實施例中的第一核層71、第一內存層72、第二核層73、第二內存層74相同，故不贅述。
第三內存層85包括第三內存區851及第五矽通孔852，第三內存區851佈滿第三內存層85的邏輯層，即圖中第三內存層85的頂側。第三內存區851生成有存儲單元，用以暫存第一運算電路的運算結果，第五矽通孔852遍佈整個第三內存層85，示例性僅顯示於一側，用以電性連接特定的元件。第三內存層85僅負責暫存第一運算電路的運算結果，不負責第一晶粒組對外的聯繫任務。第一運算電路可以使用第一內存區821和第三內存區851的暫存空間，當計算裝置501欲暫存中間數據時，可以通過第五矽通孔852暫存至第三內存區851，或是通過第一矽通孔813暫存至第一內存區821。
第四內存層86包括第四內存區861及第六矽通孔862，第四內存區861佈滿第四內存層86的邏輯層，即圖中第四內存層86的頂側。第四內存區861生成有存儲單元，用以暫存第二運算電路的運算結果，第六矽通孔862遍佈整個第四內存層86，示例性僅顯示於一側，用以電性連接特定的元件。第四內存層86僅負責暫存第二運算電路的運算結果，不負責第二晶粒組對外的聯繫任務。第二運算電路可以使用第二內存區841和第四內存區861的暫存空間，當處理裝置503欲暫存中間數據時，可以通過第六矽通孔862暫存至第四內存區861，或是通過第二矽通孔833暫存至第二內存區841。
各層的矽通孔如有必要，將分別包括收發矽通孔、輸入輸出矽通孔及物理矽通孔。收發矽通孔用來電性連接第一收發電路和第二收發電路，輸入輸出矽通孔用以電性傳導輸入輸出電路的數據，物理矽通孔用以電性傳導運算電路的運算結果至片外內存504。
當計算裝置501欲傳輸數據至處理裝置503時，數據通過以下路徑到達處理裝置503：第一運算區811的第一運算電路→第一晶粒對晶粒區812的第一收發電路→第一矽通孔813的收發矽通孔→第三矽通孔824的收發矽通孔→第六矽通孔862的收發矽通孔→第二晶粒對晶粒區832的第二收發電路→第二運算區831的第二運算電路；當處理裝置503欲傳輸數據至計算裝置501時，數據通過前述的反向路徑到達計算裝置501。
當第一晶粒組的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第一輸入輸出區822的第一輸入輸出電路→第三矽通孔824的輸入輸出矽通孔→第六矽通孔862的輸入輸出矽通孔→第二矽通孔833的輸入輸出矽通孔→第四矽通孔844的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第一晶粒組時，數據通過前述的反向路徑到達第一內存區821。當第二晶粒組的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第二輸入輸出區842的第二輸入輸出電路→第四矽通孔844的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第二晶粒組時，數據通過前述的反向路徑到達第二內存區841。
當第一晶粒組的數據欲傳輸至片外內存504時，數據通過以下路徑到達片外內存504：第一物理區823的第一物理訪問電路→第三矽通孔824的物理矽通孔→第六矽通孔862的物理矽通孔→第二矽通孔833的物理矽通孔→第四矽通孔844的物理矽通孔；當片外內存504欲傳輸輸入數據至第一晶粒組供計 算裝置501進行處理時，數據通過前述的反向路徑到達第一內存區821。當第二晶粒組的數據欲傳輸至片外內存504時，數據通過以下路徑到達片外內存504：第二物理區843的第二物理訪問電路→第四矽通孔844的物理矽通孔；當片外內存504欲傳輸輸入數據至第二晶粒組供處理裝置503進行處理時，數據通過前述的反向路徑到達第二內存區841。
在此實施例中，第一核層81與第一內存層82和第三內存層85搭配使用，第二核層83與第二內存層84和第四內存層86搭配使用，為了傳輸效率，第一核層81與第一內存層82採用面對面貼合製程，使得第一運算電路與第一內存區821的傳輸路徑最短，第一核層81與第三內存層85採用面對背貼合製程，第一內存層82與第四內存層86採用背對背貼合製程，第二核層83與第四內存層86採用面對面貼合製程，同樣使得第二運算電路與第四內存區861的傳輸路徑最短，第二核層83與第二內存層84採用面對背貼合製程。
如圖8所示，第一晶粒對晶粒區812與第二晶粒對晶粒區832縱向堆疊，使得第一核層81的晶粒對晶粒接口與第二核層83的晶粒對晶粒接口直接通過第一矽通孔813、第三矽通孔824與第六矽通孔862電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例同樣是實現如圖5所示的結構。圖9示出此實施例縱向堆疊的示意圖。此實施例的多核芯片由上至下堆疊分為第一晶粒組、第二晶粒組和第三晶粒組。第一晶粒組由上至下分別為第一核層91及第一內存層92，第二晶粒組由上至下分別為第二核層93及第二內存層94，第三晶粒組僅包括第三內存層95，故第三內存層95位於第二內存層94下。圖9中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層91包括第一運算區911，第一運算區911佈滿第一核層91的邏輯層，即圖中第一核層91的頂側，第一核層91在特別區域還包括第一晶 粒對晶粒區912及第一矽通孔913，第一內存層92包括第一內存區921及第二矽通孔922，第一內存區921佈滿第一內存層92的邏輯層，即圖中第一內存層92的頂側。第一內存區921生成有存儲單元，用以暫存第一運算電路的運算結果。第二核層93包括第二運算區931，第二運算區931佈滿第二核層93的邏輯層，即圖中第二核層93的頂側，第二核層93在特別區域還包括第二晶粒對晶粒區932及第三矽通孔933，第二內存層94包括第二內存區941及第四矽通孔942，第二內存區941佈滿第二內存層94的邏輯層，即圖中第二內存層94的頂側，第二內存區941生成有存儲單元，用以暫存第二運算電路的運算結果。
第三內存層95包括第三內存區951、第一輸入輸出區952、第二輸入輸出區953、第一物理訪問區954、第二物理訪問區955及第五矽通孔956，第三內存區951生成有存儲單元，用以暫存第一運算電路或第二運算電路的運算結果，第一輸入輸出區952生成有第一輸入輸出電路，用以作為第一晶粒組對外聯繫的接口，即實現接口裝置502的功能，第二輸入輸出區953生成有第二輸入輸出電路，用以作為第二晶粒組對外聯繫的接口，即實現接口裝置502的功能，第一物理區954生成有第一物理訪問電路，用以聯繫第一晶粒組與片外內存504，第二物理區955生成有第二物理訪問電路，用以聯繫第二晶粒組與片外內存504。
各矽通孔遍佈整個層中，示例性僅顯示於一側。各層的矽通孔如有必要，將分別包括收發矽通孔、輸入輸出矽通孔及物理矽通孔。收發矽通孔用來電性連接第一收發電路和第二收發電路，輸入輸出矽通孔用以電性傳導輸入輸出電路的數據，物理矽通孔用以電性傳導運算電路的運算結果至片外內存504。
當計算裝置501欲傳輸數據至處理裝置503時，數據通過以下路徑到達處理裝置503：第一運算區911的第一運算電路→第一晶粒對晶粒區912 的第一收發電路→第一矽通孔913的收發矽通孔→第二矽通孔922的收發矽通孔→第二晶粒對晶粒區932的第二收發電路→第二運算區931的第二運算電路；當處理裝置503欲傳輸數據至計算裝置501時，數據通過前述的反向路徑到達計算裝置501。
第一晶粒組與第二晶粒組不直接對片外聯繫，當需要對片外聯繫時，此實施例通過第三晶粒組的第三內存層95來執行。
當計算裝置501的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，數據會通過各層的輸入輸出矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第一輸入輸出區952的第一輸入輸出電路→第五矽通孔956的第一輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第一晶粒組時，數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951傳送至第一內存區921。
當處理裝置503的計算結果需要通過接口裝置502與片外的其他裝置進行數據交換時，數據會通過各層的輸入輸出矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第二輸入輸出區953的第二輸入輸出電路→第五矽通孔956的第二輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第二晶粒組時，數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951傳送至達第二內存區941。
當第一內存區921的數據欲傳輸至片外內存504時，數據會通過各層的物理矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第一物理區954的第一物理訪問電路→第五矽通孔956的第一物理矽通孔；當片外內存504欲傳輸輸入數據至第一晶粒組時，輸入數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951傳送至達第一內存區921。
當第二內存區941的數據欲傳輸至片外內存504時，數據會通過第四矽通孔的物理矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第二物理區955的第二物理訪問電路→第五矽通孔956的第二物理矽通孔；當片外內存504欲傳輸輸入數據至第二晶粒組時，輸入數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951通過第四矽通孔的物理矽通孔傳送至達第二內存區941。
在此實施例中，第一核層91與第一內存層92搭配使用，第二核層93與第二內存層94搭配使用，為了傳輸效率，第一核層91與第一內存層92採用面對面貼合製程，使得第一運算電路與第一內存區921的傳輸路徑最短，第二核層93與第二內存層94採用面對面貼合製程，同樣使得第二運算電路與第二內存區941的傳輸路徑最短。為了實現前述最短傳輸路徑，第一內存層92與第二核層93則採用背對背貼合製程，第二內存層94與第三內存層95採用面對背貼合製程。
如圖9所示，第一晶粒對晶粒區912與第二晶粒對晶粒區932縱向堆疊，使得第一核層91的晶粒對晶粒接口與第二核層93的晶粒對晶粒接口直接通過第一矽通孔913與第二矽通孔922電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例同樣是實現如圖5所示的結構。圖10示出此實施例縱向堆疊的示意圖。此實施例的多核芯片由上至下堆疊分為第一晶粒組、第二晶粒組和第三晶粒組。第一晶粒組由上至下分別為第三內存層B及第一核層A，第二晶粒組由上至下分別為第一內存層D及第二核層C，第三晶粒組僅包括第二內存層E。明顯地，此實施例的縱向堆疊結構與圖9的實施例差異僅在於第一晶粒組與第二晶粒組的核層與內存層位置對調，本領域技術人員基於 前述實施例的說明，無需創造性的勞動便可知悉此實施例各層間的協同方式，故不贅述。
上述多個實施例都是一種縱向堆疊的片上系統，可以用FCBGA(flip chip ball grid array)或是CoWoS(chip on wafer on substrate)封裝工藝來實現。FCBGA被稱為倒裝芯片球柵格陣列的封裝格式，用小球代替針腳來連接電路，能提供最短的對外連接距離，採用這一封裝不僅提供優異的電性效能，同時可以減少組件互連間的損耗及電感，降低電磁干擾的問題，並承受較高的頻率。CoWoS是一種整合生產技術，先將晶粒通過CoW的封裝製程連接至矽晶圓，再把CoW晶粒與基板連接，整合成CoWoS，通過這種技術可以把多顆晶粒封裝到一起，達到了封裝體積小、功耗低、引腳少的技術功效。
本發明的另一個實施例是一種製成如圖4所示的多核芯片的方法，其流程圖如圖11所示。
在步驟1101中，生成第一核層41，第一核層包括第一運算區411及第一晶粒對晶粒區412，其中第一運算區411生成有第一運算電路，第一晶粒對晶粒區412生成有第一收發電路。在此步驟中，在第一核層41生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1102中，生成第二核層42，第二核層包括第二運算區421及第二晶粒對晶粒區422，其中第二運算區421生成有第二運算電路，第二晶粒對晶粒區422生成有第二收發電路。
第一核層41和第二核層42縱向堆疊，第一運算電路及第二運算電路通過第一收發電路及第二收發電路進行層間數據傳輸。本領域技術人員可以通過圖4的實施例的描述知悉此實施例的技術手段，故不贅述。
在此實施例中，第一晶粒對晶粒區412與第二晶粒對晶粒區422縱向堆疊，使得第一核層41的晶粒對晶粒接口與第二核層42的晶粒對晶粒接口 直接通過第一矽通孔413電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例是一種製成如圖6所示的多核芯片的方法，其流程圖如圖12所示。
在步驟1201中，生成第一核層61，第一核層61包括第一運算區611及第一晶粒對晶粒區612，其中第一運算區611生成有第一運算電路，第一晶粒對晶粒區612生成有第一收發電路。在此步驟中，在第一核層61生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1202中，生成內存層63，在內存層63生成內存區631、輸入輸出區632、第一物理區634及矽通孔624。內存區631生成有存儲單元，用以暫存第一運算電路與第二運算電路的運算結果；輸入輸出區632生成有輸入輸出電路，用以作為多核芯片對外聯繫的接口；第一物理區634生成有物理訪問電路，用以訪問片外內存504。矽通孔624用以電性連接第一收發電路及第二收發電路。在此步驟中，在內存層63生成收發矽通孔，用以電性連接第一收發電路及第二收發電路，具體來說，是將部分的矽通孔624設置成收發矽通孔。
在步驟1203中，生成第二核層62，第二核層62包括第二運算區621及第二晶粒對晶粒區622，其中第二運算區621生成有第二運算電路，第二晶粒對晶粒區622生成有第二收發電路。
在此實施例中，第一核層61、內存層63及第二核層62依序堆疊，即在第一核層61和第二核層62間生成內存層63。第一晶粒對晶粒區612與第二晶粒對晶粒區622縱向堆疊，使得第一核層61的晶粒對晶粒接口與第二核層62的晶粒對晶粒接口直接通過第一矽通孔613與第三矽通孔636電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例是一種製成如圖7所示的多核芯片的方法，其流程圖如圖13所示。
在步驟1301中，生成第一核層71，第一核層71包括第一運算區711及第一晶粒對晶粒區712，其中第一運算區711生成有第一運算電路，第一晶粒對晶粒區712生成有第一收發電路。在此步驟中，在第一核層71生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1302中，生成第一內存層72，第一內存層72包括第一內存區721，生成有存儲單元，用以暫存第一運算電路的運算結果。在此步驟中，在第一內存層72生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1303中，生成第二核層73，第二核層73包括第二運算區731及第二晶粒對晶粒區732，其中第二運算區731生成有第二運算電路，第二晶粒對晶粒區732生成有第二收發電路。
在步驟1304中，生成第二內存層74，第二內存層74包括第二內存區741，生成有存儲單元，用以暫存第二運算電路的運算結果。在此步驟中，在第二內存層74生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在此實施例中，第一核層71、第一內存層72、第二核層73、第二內存層74依序堆疊，更具體來說，第一晶粒對晶粒區712與第二晶粒對晶粒區732縱向堆疊，使得第一核層71的晶粒對晶粒接口與第二核層73的晶粒對晶粒接口直接通過收發矽通孔電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例是一種製成如圖8所示的多核芯片的方法，其流程圖如圖14所示。
在步驟1401中，生成第三內存層85，第三內存層85包括第三內存區851，生成有存儲單元，用以暫存第一運算電路的運算結果。
在步驟1402中，生成第一核層81，第一核層81包括第一運算區811及第一晶粒對晶粒區812，其中第一運算區811生成有第一運算電路，第一晶粒對晶粒區812生成有第一收發電路。在此步驟中，在第一核層81生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1403中，生成第一內存層82，第一內存層82包括第一內存區821，生成有存儲單元，用以暫存第一運算電路的運算結果。在此步驟中，在第一內存層82生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1404中，生成第四內存層86，第四內存層86包括第四內存區861，生成有存儲單元，用以暫存第二運算電路的運算結果，其中第四內存層86位於第一內存層82與第二核層83間。在此步驟中，在第四內存層86生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1405中，生成第二核層83，第二核層83包括第二運算區831及第二晶粒對晶粒區832，其中第二運算區831生成有第二運算電路，第二晶粒對晶粒區832生成有第二收發電路。
在步驟1406中，生成第二內存層84，第二內存層84包括第二內存區841，生成有存儲單元，用以暫存第二運算電路的運算結果。在此步驟中，在第二內存層84生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在此實施例中，第三內存層85、第一核層81、第一內存層82、第四內存層86、第二核層83、第二內存層84依序堆疊，更具體來說，第一晶粒對晶粒區812與第二晶粒對晶粒區832縱向堆疊，使得第一核層81的晶粒對晶粒 接口與第二核層83的晶粒對晶粒接口直接通過收發矽通孔電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例是一種製成如圖9所示的多核芯片的方法，其流程圖如圖15所示。
在步驟1501中，生成第一核層91，第一核層91包括第一運算區911及第一晶粒對晶粒區912，其中第一運算區911生成有第一運算電路，第一晶粒對晶粒區912生成有第一收發電路。在此步驟中，在第一核層91生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1502中，生成第一內存層92，第一內存層92包括第一內存區921，生成有存儲單元，用以暫存第一運算電路的運算結果。在此步驟中，在第一內存層92生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1503中，生成第二核層93，第二核層93包括第二運算區931及第二晶粒對晶粒區932，其中第二運算區931生成有第二運算電路，第二晶粒對晶粒區932生成有第二收發電路。
在步驟1504中，生成第二內存層94，第二內存層94包括第二內存區941，生成有存儲單元，用以暫存第二運算電路的運算結果。
在步驟1505中，生成第三內存層95，第三內存層95包括第三內存區951，生成有存儲單元，用以暫存第一運算電路或第二運算電路的運算結果，其中第三內存層95位於第二內存層94之下。
在此實施例中，第一核層91、第一內存層92、第二核層93、第二內存層94及第三內存層95依序堆疊，更具體來說，第一晶粒對晶粒區912與第二晶粒對晶粒區932縱向堆疊，使得第一核層91的晶粒對晶粒接口與第二核 層93的晶粒對晶粒接口直接通過收發矽通孔電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例是一種製成如圖10所示的多核芯片的方法，其流程圖如圖16所示。
在步驟1601中，生成第三內存層B，第三內存層B包括第三內存區1021，生成有存儲單元，用以暫存第一運算電路的運算結果。
在步驟1602中，生成第一核層A，第一核層A包括第一運算區1011及第一晶粒對晶粒區1012，其中第一運算區1011生成有第一運算電路，第一晶粒對晶粒區1012生成有第一收發電路。在此步驟中，在第一核層A生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1603中，生成第一內存層D，第一內存層D包括第一內存區1041，生成有存儲單元，用以暫存第二運算電路的運算結果。在此步驟中，在第一內存層D生成收發矽通孔，用以電性連接第一收發電路及第二收發電路。
在步驟1604中，生成第二核層C，第二核層C包括第二運算區1031及第二晶粒對晶粒區1032，其中第二運算區1031生成有第二運算電路，第二晶粒對晶粒區1032生成有第二收發電路。
在步驟1605中，生成第二內存層E，第二內存層E包括第二內存區1051，生成有存儲單元，用以暫存第一運算電路或第二運算電路的運算結果。
在此實施例中，第三內存層B、第一核層A、第一內存層D、第二核層C、第二內存層E依序堆疊，更具體來說，第一晶粒對晶粒區1012與第二晶粒對晶粒區1032縱向堆疊，使得第一核層A的晶粒對晶粒接口與第二核層C的 晶粒對晶粒接口直接通過收發矽通孔電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的方案是通過將核層縱向堆疊，使得核層的晶粒對晶粒區亦是縱向堆疊，兩晶粒對晶粒接口無需通過中介層而是以矽通孔進行數據傳輸，兩晶粒對晶粒接口的傳輸路徑大大縮短了，有助於提高核間的傳輸效率。
根據不同的應用場景，本發明的電子設備或裝置可以包括伺服器、雲端伺服器、伺服器集群、數據處理裝置、機器人、電腦、打印機、掃描儀、平板電腦、智能終端、PC設備、物聯網終端、移動終端、手機、行車記錄儀、導航儀、傳感器、攝像頭、相機、攝像機、投影儀、手錶、耳機、移動存儲、可穿戴設備、視覺終端、自動駕駛終端、交通工具、家用電器、和/或醫療設備。所述交通工具包括飛機、輪船和/或車輛；所述家用電器包括電視、空調、微波爐、冰箱、電飯煲、加濕器、洗衣機、電燈、燃氣灶、油煙機；所述醫療設備包括核磁共振儀、B超儀和/或心電圖儀。本發明的電子設備或裝置還可以被應用於互聯網、物聯網、數據中心、能源、交通、公共管理、製造、教育、電網、電信、金融、零售、工地、醫療等領域。進一步，本發明的電子設備或裝置還可以用於雲端、邊緣端、終端等與人工智慧、大數據和/或雲計算相關的應用場景中。在一個或多個實施例中，根據本發明方案的算力高的電子設備或裝置可以應用於雲端設備(例如雲端伺服器)，而功耗小的電子設備或裝置可以應用於終端設備和/或邊緣端設備(例如智能手機或攝像頭)。在一個或多個實施例中，雲端設備的硬件信息和終端設備和/或邊緣端設備的硬件信息相互兼容，從而可以根據終端設備和/或邊緣端設備的硬件信息，從雲端設備的硬件資源中匹配出合適的硬件資源來模擬終端設備和/或邊緣端設備的硬件資源，以便完成端雲一體或雲邊端一體的統一管理、調度和協同工作。
需要說明的是，為了簡明的目的，本發明將一些方法及其實施例表述為一系列的動作及其組合，但是本領域技術人員可以理解本發明的方案並不受所描述的動作的順序限制。因此，依據本發明的公開或教導，本領域技術人員可以理解其中的某些步驟可以採用其他順序來執行或者同時執行。進一步，本領域技術人員可以理解本發明所描述的實施例可以視為可選實施例，即其中所涉及的動作或模塊對於本發明某個或某些方案的實現並不一定是必需的。另外，根據方案的不同，本發明對一些實施例的描述也各有側重。鑒於此，本領域技術人員可以理解本發明某個實施例中沒有詳述的部分，也可以參見其他實施例的相關描述。
在具體實現方面，基於本發明的公開和教導，本領域技術人員可以理解本發明所公開的若干實施例也可以通過本文未公開的其他方式來實現。例如，就前文所述的電子設備或裝置實施例中的各個單元來說，本文在考慮了邏輯功能的基礎上對其進行拆分，而實際實現時也可以有另外的拆分方式。又例如，可以將多個單元或組件結合或者集成到另一個系統，或者對單元或組件中的一些特徵或功能進行選擇性地禁用。就不同單元或組件之間的連接關係而言，前文結合附圖所討論的連接可以是單元或組件之間的直接或間接耦合。在一些場景中，前述的直接或間接耦合涉及利用接口的通信連接，其中通信接口可以支持電性、光學、聲學、磁性或其它形式的信號傳輸。
在本發明中，作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元示出的部件可以是或者也可以不是物理單元。前述部件或單元可以位於同一位置或者分佈到多個網絡單元上。另外，根據實際的需要，可以選擇其中的部分或者全部單元來實現本發明實施例所述方案的目的。另外，在一些場景中，本發明實施例中的多個單元可以集成於一個單元中或者各個單元物理上單獨存在。
在另外一些實現場景中，上述集成的單元也可以採用硬件的形式實現，即為具體的硬件電路，其可以包括數字電路和/或模擬電路等。電路的硬件結構的物理實現可以包括但不限於物理器件，而物理器件可以包括但不限於電晶體或憶阻器等器件。鑒於此，本文所述的各類裝置(例如計算裝置或其他處理裝置)可以通過適當的硬件處理器來實現，例如中央處理器、GPU、FPGA、DSP和ASIC等。進一步，前述的所述存儲單元或存儲裝置可以是任意適當的存儲介質(包括磁存儲介質或磁光存儲介質等)，其例如可以是可變電阻式存儲器(Resistive Random Access Memory，RRAM)、動態隨機存取存儲器(Dynamic Random Access Memory，DRAM)、靜態隨機存取存儲器(Static Random Access Memory，SRAM)、增強動態隨機存取存儲器(Enhanced Dynamic Random Access Memory，EDRAM)、高帶寬存儲器(High Bandwidth Memory，HBM)、混合存儲器立方體(Hybrid Memory Cube，HMC)、ROM和RAM等。
依據以下條款可更好地理解前述內容：一種多核芯片，包括：第一核層，包括：第一運算區，生成有第一運算電路；以及第一晶粒對晶粒區，生成有第一收發電路；第二核層，包括：第二運算區，生成有第二運算電路；以及第二晶粒對晶粒區，生成有第二收發電路；其中，所述第一核層和所述第二核層縱向堆疊，所述第一運算電路及所述第二運算電路通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
根據條款A1所述的多核芯片，連接至片外內存，還包括內存層，所述內存層包括：內存區，生成有存儲單元，用以暫存所述第一運算電路與所述第二運算電路的運算結果；輸入輸出區，生成有輸入輸出電路，用以作 為所述多核芯片對外聯繫的接口；以及物理區，生成有物理訪問電路，用以訪問所述片外內存。
根據條款A2所述的多核芯片，其中所述內存層位於所述第一核層和所述第二核層間，所述內存層生成有矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A2所述的多核芯片，其中所述內存區位於所述第一核層和所述第二核層間，所述第二核層生成有矽通孔，用以電性傳導所述輸入輸出電路的數據。
根據條款A2所述的多核芯片，其中所述內存區位於所述第一核層和所述第二核層間，所述第二核層生成有矽通孔，用以電性傳導所述物理訪問電路的數據。
根據條款A1所述的多核芯片，還包括：第一內存層，包括第一內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果；以及第二內存層，包括第二內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果；其中，所述第一核層、所述第一內存層、所述第二核層、所述第二內存層依序堆疊，所述第一內存層生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A6所述的多核芯片，其中所述第一內存層還包括第一輸入輸出區，生成有第一輸入輸出電路，用以作為所述多核芯片對外聯繫的接口，所述第二核層及所述第二內存層生成有輸入輸出矽通孔，用以電性傳導所述第一輸入輸出電路的數據。
根據條款A6所述的多核芯片，其中所述第二內存層還包括第二輸入輸出區，生成有第二輸入輸出電路，通過輸入輸出矽通孔電性連接至所述多核芯片外。
根據條款A6所述的多核芯片，連接至片外內存，其中所述第一內存層還包括第一物理區，生成有物理訪問電路，所述第二核層及所述第二內存層生成有物理矽通孔，用以電性傳導所述第一運算電路的運算結果至所述片外內存。
根據條款A6所述的多核芯片，連接至片外內存，其中所述第二內存層還包括第二物理區，生成有物理訪問電路，通過物理矽通孔將所述第二運算電路的運算結果傳送至所述片外內存。
根據條款A6所述的多核芯片，其中所述第一核層與所述第一內存層為面對面製程，所述第一內存層與所述第二核層為背對背製程，所述第二核層與所述第二內存層為面對面製程。
根據條款A6所述的多核芯片，還包括第三內存層，所述第三內存層包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果，其中所述第三內存層位於所述第一核層之上。
根據條款A12所述的多核芯片，其中所述第三內存層與所述第一核層為面對面或面對背製程。
根據條款A6所述的多核芯片，還包括第四內存層，所述第四內存層包括第四內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果，其中所述第四內存層位於所述第一內存層與所述第二核層間，所述第四內存層生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A14所述的多核芯片，其中所述第一內存層還包括第一輸入輸出區，生成有第一輸入輸出電路，用以作為所述多核芯片對外聯繫的接口，所述第四內存層、所述第二核層及所述第二內存層生成有輸入輸出矽通孔，用以電性傳導所述第一輸入輸出電路的數據。
根據條款A14所述的多核芯片，連接至片外內存，其中所述第一內存層還包括第一物理區，生成有物理訪問電路，所述第四內存層、所述第二核層及所述第二內存層生成有物理矽通孔，用以電性傳導所述第一運算電路的運算結果至所述片外內存。
根據條款A14所述的多核芯片，其中所述第一核層與所述第一內存層為面對面製程，所述第一內存層與所述第四內存層為背對背製程，所述第四內存層與所述第二核層為面對面製程，所述第二核層及所述第二內存層為面對背製程。
根據條款A6所述的多核芯片，還包括第三內存層，包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路或所述第二運算電路的運算結果，其中，所述第三內存層位於所述第二內存層之下。
根據條款A18所述的多核芯片，其中所述第三內存層還包括輸入輸出區，生成有輸入輸出電路，用以作為所述多核芯片對外聯繫的接口。
根據條款A18所述的多核芯片，連接至片外內存，其中所述第三內存層還包括物理區，生成有物理訪問電路，用以電性傳導所述第一運算電路及所述第二運算電路的運算結果至所述片外內存。
根據條款A18所述的多核芯片，其中所述第一核層與所述第一內存層為面對面製程，所述第一內存層與所述第二核層為背對背製程，所述第二核層與所述第二內存層為面對面製程，所述第二內存層與所述第三內存層為面對背製程。
根據條款A1至21所述任一項的多核芯片，其中各層以倒裝芯片球柵格陣列方式封裝。
根據條款A1至21所述任一項的多核芯片，其中各層以CoWoS方式封裝。
一種積體電路裝置，包括根據條款A1至21任一項所述的多核芯片。
一種板卡，包括根據條款A24所述的積體電路裝置。
一種製成多核芯片的方法，包括：生成第一核層，所述第一核層包括：第一運算區，生成有第一運算電路；以及第一晶粒對晶粒區，生成有第一收發電路；生成第二核層，所述第二核層包括：第二運算區，生成有第二運算電路；以及第二晶粒對晶粒區，生成有第二收發電路；其中，所述第一核層和所述第二核層縱向堆疊，所述第一運算電路及所述第二運算電路通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
根據條款A26所述的方法，所述多核芯片連接至片外內存，所述方法還包括在所述第一核層和所述第二核層間生成內存層，所述內存層包括：內存區，生成有存儲單元，用以暫存所述第一運算電路與所述第二運算電路的運算結果；輸入輸出區，生成有輸入輸出電路，用以作為所述多核芯片對外聯繫的接口；以及物理區，生成有物理訪問電路，用以訪問所述片外內存。
根據條款A27所述的方法，其中所述生成內存層的步驟包括在所述內存層生成有矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A26所述的方法，還包括：生成第一內存層，包括第一內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果；以及生成第二內存層，包括第二內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果；其中，所述第一核層、所述第一內存層、所述第二核層、所述第二內存層依序堆疊；其中所述生成第一內存層的步驟包括在所述第一內存層生成收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A29所述的方法，還包括生成第三內存層，所述第三內存層包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果，其中所述第三內存層位於所述第一核層之上。
根據條款A30所述的方法，還包括生成第四內存層，所述第四內存層包括第四內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果，其中所述第四內存層位於所述第一內存層與所述第二核層間，所述生成第四內存層的步驟包括在所述第四內存層生成收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A29所述的方法，還包括生成第三內存層，包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路或所述第二運算電路的運算結果，其中所述第三內存層位於所述第二內存層之下。
以上對本發明實施例進行了詳細介紹，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想；同時，對於本領域的一般技術人員，依據本發明的思想，在具體實施方式及應用範圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。
綜上所述，本發明所揭露之技術手段確能有效解決習知等問題，並達致預期之目的與功效，且申請前未見諸於刊物、未曾公開使用且具長遠進步性，誠屬專利法所稱之發明無誤，爰依法提出申請，懇祈 鈞上惠予詳審並賜准發明專利，至感德馨。
惟以上所述者，僅為本發明之數種較佳實施例，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明書內容所作之等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
50:組合處理裝置
501:計算裝置
502:接口裝置
503:處理裝置
504:片外內存

Claims (32)

  1. 一種多核芯片，包括：第一核層，包括：第一運算區，生成有第一運算電路；以及第一晶粒對晶粒區，生成有第一收發電路；第二核層，包括：第二運算區，生成有第二運算電路；以及第二晶粒對晶粒區，生成有第二收發電路；其中，所述第一核層和所述第二核層縱向堆疊，所述第一運算電路及所述第二運算電路通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
  2. 如請求項1所述之多核芯片，連接至片外內存，還包括內存層，所述內存層包括：內存區，生成有存儲單元，用以暫存所述第一運算電路與所述第二運算電路的運算結果；輸入輸出區，生成有輸入輸出電路，用以作為所述多核芯片對外聯繫的接口；以及物理區，生成有物理訪問電路，用以訪問所述片外內存。
  3. 如請求項2所述之多核芯片，其中所述內存層位於所述第一核層和所述第二核層間，所述內存層生成有矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  4. 如請求項2所述之多核芯片，其中所述內存區位於所述第一核層和所述第二核層間，所述第二核層生成有矽通孔，用以電性傳導所述輸入輸出電路的數據。
  5. 如請求項2所述之多核芯片，其中所述內存區位於所述第一核層和所述第二核層間，所述第二核層生成有矽通孔，用以電性傳導所述物理訪問電路的數據。
  6. 如請求項1所述之多核芯片，還包括：第一內存層，包括第一內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果；以及第二內存層，包括第二內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果；其中，所述第一核層、所述第一內存層、所述第二核層、所述第二內存層依序堆疊，所述第一內存層生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  7. 如請求項6所述之多核芯片，其中所述第一內存層還包括第一輸入輸出區，生成有第一輸入輸出電路，用以作為所述多核芯片對外聯繫的接口，所述第二核層及所述第二內存層生成有輸入輸出矽通孔，用以電性傳導所述第一輸入輸出電路的數據。
  8. 如請求項6所述之多核芯片，其中所述第二內存層還包括第二輸入輸出區，生成有第二輸入輸出電路，通過輸入輸出矽通孔電性連接至所述多核芯片外。
  9. 如請求項6所述之多核芯片，連接至片外內存，其中所述第一內存層還包括第一物理區，生成有物理訪問電路，所述第二核層及所述第二內存層生成有物理矽通孔，用以電性傳導所述第一運算電路的運算結果至所述片外內存。
  10. 如請求項6所述之多核芯片，連接至片外內存，其中所述第二內存層還包括第二物理區，生成有物理訪問電路，通過物理矽通孔將所述第二運算電路的運算結果傳送至所述片外內存。
  11. 如請求項6所述之多核芯片，其中所述第一核層與所述第一內存層為面對面製程，所述第一內存層與所述第二核層為背對背製程，所述第二核層與所述第二內存層為面對面製程。
  12. 如請求項6所述之多核芯片，還包括第三內存層，所述第三內存層包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果，其中所述第三內存層位於所述第一核層之上。
  13. 如請求項12所述之多核芯片，其中所述第三內存層與所述第一核層為面對面或面對背製程。
  14. 如請求項6所述之多核芯片，還包括第四內存層，所述第四內存層包括第四內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果，其中所述第四內存層位於所述第一內存層與所述第二核層間，所述第四內存層生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  15. 如請求項14所述之多核芯片，其中所述第一內存層還包括第一輸入輸出區，生成有第一輸入輸出電路，用以作為所述多核芯片對外聯繫的 接口，所述第四內存層、所述第二核層及所述第二內存層生成有輸入輸出矽通孔，用以電性傳導所述第一輸入輸出電路的數據。
  16. 如請求項14所述之多核芯片，連接至片外內存，其中所述第一內存層還包括第一物理區，生成有物理訪問電路，所述第四內存層、所述第二核層及所述第二內存層生成有物理矽通孔，用以電性傳導所述第一運算電路的運算結果至所述片外內存。
  17. 如請求項14所述之多核芯片，其中所述第一核層與所述第一內存層為面對面製程，所述第一內存層與所述第四內存層為背對背製程，所述第四內存層與所述第二核層為面對面製程，所述第二核層及所述第二內存層為面對背製程。
  18. 如請求項6所述之多核芯片，還包括第三內存層，包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路或所述第二運算電路的運算結果，其中，所述第三內存層位於所述第二內存層之下。
  19. 如請求項18所述之多核芯片，其中所述第三內存層還包括輸入輸出區，生成有輸入輸出電路，用以作為所述多核芯片對外聯繫的接口。
  20. 如請求項18所述之多核芯片，連接至片外內存，其中所述第三內存層還包括物理區，生成有物理訪問電路，用以電性傳導所述第一運算電路及所述第二運算電路的運算結果至所述片外內存。
  21. 如請求項18所述之多核芯片，其中所述第一核層與所述第一內存層為面對面製程，所述第一內存層與所述第二核層為背對背製程，所述第二核層與所述第二內存層為面對面製程，所述第二內存層與所述第三內存層為面對背製程。
  22. 如請求項1至21項中任一項所述之多核芯片，其中各層以倒裝芯片球柵格陣列方式封裝。
  23. 如請求項1至21項中任一項所述之多核芯片，其中各層以CoWoS方式封裝。
  24. 一種積體電路裝置，包括如請求項1至21項中任一項所述之多核芯片。
  25. 一種板卡，包括如請求項24所述之積體電路裝置。
  26. 一種製成多核芯片的方法，包括：生成第一核層，所述第一核層包括：第一運算區，生成有第一運算電路；以及第一晶粒對晶粒區，生成有第一收發電路；生成第二核層，所述第二核層包括：第二運算區，生成有第二運算電路；以及第二晶粒對晶粒區，生成有第二收發電路；其中，所述第一核層和所述第二核層縱向堆疊，所述第一運算電路及所述第二運算電路通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
  27. 如請求項26所述之方法，所述多核芯片連接至片外內存，所述方法還包括在所述第一核層和所述第二核層間生成內存層，所述內存層包括：內存區，生成有存儲單元，用以暫存所述第一運算電路與所述第二運算電路的運算結果； 輸入輸出區，生成有輸入輸出電路，用以作為所述多核芯片對外聯繫的接口；以及物理區，生成有物理訪問電路，用以訪問所述片外內存。
  28. 如請求項27所述之方法，其中所述生成內存層的步驟包括在所述內存層生成有矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  29. 如請求項26所述之方法，還包括：生成第一內存層，包括第一內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果；以及生成第二內存層，包括第二內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果；其中，所述第一核層、所述第一內存層、所述第二核層、所述第二內存層依序堆疊；其中所述生成第一內存層的步驟包括在所述第一內存層生成收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  30. 如請求項29所述之方法，還包括生成第三內存層，所述第三內存層包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路的運算結果，其中所述第三內存層位於所述第一核層之上。
  31. 如請求項30所述之方法，還包括生成第四內存層，所述第四內存層包括第四內存區，生成有存儲單元，用以暫存所述第二運算電路的運算結果，其中所述第四內存層位於所述第一內存層與所述第二核層間，所述生成 第四內存層的步驟包括在所述第四內存層生成收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  32. 如請求項29所述之方法，還包括生成第三內存層，包括第三內存區，生成有存儲單元，用以暫存所述第一運算電路或所述第二運算電路的運算結果，其中所述第三內存層位於所述第二內存層之下。
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