TWI809606B - 形成功率半導體裝置的方法 - Google Patents

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Abstract

一種形成功率半導體裝置的方法，該方法包含步驟為提供半導體基板，半導體基板具有主動區及環繞主動區的截止區。外延層設置於半導體基板上，在外延層進行蝕刻程序以形成第一溝槽及第二溝槽，第一溝槽設置在主動區，第二溝槽設置在截止區。第二溝槽的第二溝槽寬度小於第一溝槽的第一溝槽寬度。進行氧化程序以形成介電結構，介電結構具有設置於第一溝槽的第一介電層及完全覆蓋第二溝槽的溝槽區域的介電區域。

Description

形成功率半導體裝置的方法
本發明是關於一種形成功率半導體裝置的方法，特別是關於一種在功率半導體裝置的截止區的溝槽區域完全覆蓋介電結構的形成方法。
功率半導體裝置包含絕緣閘極雙極性電晶體(insulated gate bipolar transistor,IGBT)及金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor,MOSFET)裝置，這些裝置可用於電能管理，例如一些電力控制器、切換電路、電源供應裝置等。功率半導體裝置的設計是用於承受高電壓，因此，主動元件可由高電流驅動。為防止功率半導體裝置發生電壓擊穿或通道效應，這些裝置會利用截止結構來避免上述問題。
在現有的功率半導體裝置當中，截止結構通常以矽的局部氧化或屏蔽電極來圍繞主動元件。然而，現有的截止結構有許多的缺點，局部氧化的矽必須形成一些摻雜區域來減緩高電場，額外的離子植入製程是必須的，製造程序可能會變得更為複雜。在溝槽形成屏蔽電極來作為防護結構可提供作為截止結構的另一個解決方案，然而，屏蔽電極需要足夠的寬度、深度或長度來達 到預期的性能表現，這些特性在形成屏蔽電極時容易被製程變異所影響。因此，現有的製造程序仍然存在相當大的問題。
當電子裝置的設計越來越小，功率電晶體裝置也可能有尺寸上的限制，當使用屏蔽電極作為截止結構，周邊區域可能不具備足夠的空間來設置這樣的電極結構。尺寸的問題可能在形成功率半導體裝置時成為重大的問題。
綜上所述，習知對於功率半導體裝置的製作方法上仍有許多問題，因此，本揭露提供一種形成功率半導體裝置的方法，解決習知技術的缺失並增進產業上的實際利用。
有鑑於上述習知技術之問題，本揭露之目的就是在提供一種形成功率半導體裝置的方法，其能在較小的裝置配置上保持功率半導體裝置的高擊穿電壓。
根據本發明之一目的，提出一種形成功率半導體裝置的方法，其包含以下步驟：提供半導體基板，半導體基板具有主動區及環繞主動區的截止區；設置外延層於半導體基板上；蝕刻外延層以形成第一溝槽及第二溝槽，第一溝槽設置於主動區及位於主動區與截止區之間的接面區，第二溝槽設置於截止區，其中第二溝槽的第二溝槽寬度小於第一溝槽的第一溝槽寬度；進行氧化程序以形成介電結構，介電結構具有設置於第一溝槽的第一介電層以及完全覆蓋第二溝槽的溝槽區域的介電區域。
較佳地，方法可進一步包含以下步驟：設置屏蔽電極於第一介電層形成的溝槽空間中，並蝕刻在主動區的屏蔽電極；進行氧化沉積以形成覆蓋 屏蔽電極的第二介電層；蝕刻在主動區的第二介電層，並在主動區的第一溝槽上設置閘極電極；在閘極電極之間形成摻雜區；進行氧化沉積以形成覆蓋主動區及截止區的第三介電層；於第三介電層上形成金屬層，金屬層通過接觸孔洞接觸摻雜區。
較佳地，介電區域可在介電區域的底部具有圖案形狀，圖案形狀對應於第二溝槽的底部形狀。
較佳地，圖案形狀可包含連續波浪形狀或連續波紋形狀。
較佳地，第一溝槽寬度可大約為1.2-1.5μm且第二溝槽寬度可大約為0.9-1.1μm。
較佳地，第一溝槽可具有第一溝槽深度及第二溝槽可具有第二溝槽深度，第二溝槽深度小於第一溝槽深度。
較佳地，第一溝槽深度及第二溝槽深度可大約為1-50μm。
較佳地，截止區可具有截止長度，截止長度大約為1-200μm。
較佳地，介電區域可包含二氧化矽。
較佳地，外延層可為N型輕摻雜層，摻雜區可為N型重摻雜區。
根據本發明之一目的，提出一種形成功率半導體裝置的方法，其包含以下步驟：提供半導體基板，半導體基板具有主動區、鄰近主動區的截止區及環繞主動區與截止區的溝槽環區；設置外延層於半導體基板上；蝕刻外延層以形成一第一溝槽、第二溝槽及第三溝槽，第一溝槽設置於主動區及位於主動區與截止區之間的接面區，第二溝槽設置於截止區，第三溝槽設置於溝槽環區，其中第二溝槽的第二溝槽寬度小於第一溝槽的第一溝槽寬度；進行氧化程 序以形成介電結構，介電結構具有設置於第一溝槽及第三溝槽的第一介電層以及完全覆蓋第二溝槽的溝槽區域的介電區域。
較佳地，方法可進一步包含以下步驟：設置屏蔽電極於第一溝槽空間一第二溝槽空間，第一溝槽空間是由第一介電層在第一溝槽形成，第二溝槽空間是由第一介電層在第三溝槽形成；蝕刻在主動區的屏蔽電極；進行氧化沉積以形成覆蓋屏蔽電極的第二介電層；蝕刻在主動區的第二介電層，並在主動區的第一溝槽上設置閘極電極；在閘極電極之間形成摻雜區；進行氧化沉積以形成覆蓋主動區、截止區及溝槽環區的第三介電層；於第三介電層上形成金屬層，金屬層通過接觸孔洞接觸摻雜區。
較佳地，介電區域可在接電區域的底部具有圖案形狀，圖案形狀對應於第二溝槽的底部形狀。
較佳地，圖案形狀可包含連續波浪形狀或連續波紋形狀。
較佳地，第一溝槽寬度可大約為1.2-1.5μm且第二溝槽寬度可大約為0.9-1.1μm。
較佳地，第三溝槽的第三溝槽寬度可小於第一溝槽寬度，第三溝槽寬度大約為0.9-1.1μm。
較佳地，第一溝槽可具有第一溝槽深度、第二溝槽可具有第二溝槽深度及第三溝槽可具有第三溝槽深度，第二溝槽深度小於第一溝槽深度或第三溝槽深度。
較佳地，第一溝槽深度及第三溝槽深度可大約為1-50μm。
較佳地，截止區可具有截止長度，截止長度大約為1-200μm。
較佳地，介電區域可包含二氧化矽。
承上所述，依本揭露之形成功率半導體裝置的方法可具有一或多個下述優點：
(1)形成功率半導體裝置的方法能藉由在截止區完整覆蓋的介電區域維持擊穿電壓，改善功率半導體的截止區域的維持電場的穩固性。
(2)形成功率半導體裝置的方法能減少功率半導體裝置的截止長度，因此能減少功率半導體裝置的整體尺寸。
(3)形成功率半導體裝置的方法能通過相同的氧化製程來形成介電區域而不需增加額外的製程，降低置成變異的敏感度。
11,21,31,41,51:半導體基板
12,22,32,42,52:外延層
13,23,33,43A,53A:第一溝槽
14,44:第二溝槽
15,25,35,45,55:第一介電層
16,26,36,46,56:介電區域
17,37,47,57:屏蔽電極
18,38,48,58:閘極電極
19,39,49,59:摻雜區
43B,53B:第三溝槽
100,200,300,400:功率半導體裝置
151,251,351,451,551:溝槽空間
152,352,452,552:第二介電層
153,453:第三介電層
161,261,361,461,561:圖案形狀
191,491:接觸孔洞
192,492:金屬層
AR:主動區
AR1:第一主動區
AR2:第二主動區
A-A’,B-B’:截面
CL:連接線路
CS:角落結構
DA:介電區域
D1:第一溝槽深度
D2:第二溝槽深度
D3:第三溝槽深度
GP:閘極墊
JR:接面區
L:截止長度
RR:溝槽環區
RS:重複結構
T:主動溝槽
TR:截止區
W1:第一溝槽寬度
W2:第二溝槽寬度
W3:第三溝槽寬度
為使本揭露之技術特徵、詳細結構與優點及其所能達成之功效更為顯而易見，茲將本揭露配合以下附圖所描述的實施例進行說明：第1圖係為本揭露實施例之功率半導體裝置之示意圖。
第2A圖至第2C圖係為本揭露實施例之形成功率半導體裝置的製造程序之示意圖。
第3圖係為本揭露實施例之功率半導體裝置立體結構之示意圖。
第4A圖至第4F圖係為本揭露實施例之形成功率半導體裝置的製造程序之示意圖。
第5圖係為本揭露實施例之功率半導體裝置立體結構之示意圖。
第6圖係為本揭露另一實施例之功率半導體裝置之示意圖。
第7A圖至第7I圖係為本揭露另一實施例之形成功率半導體裝置的製造程序之示意圖。
第8A圖及第8B圖係為本揭露另一實施例之功率半導體裝置立體結構之示意圖。
為瞭解本揭露之技術特徵、內容與優點及其所能達成之功效，茲將本揭露配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本揭露實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本揭露於實際實施上的權利範圍，合先敘明。
所屬技術領域中通常知識者將理解的是，描述的實施例可以其他不同方式調整，本揭露的例示性實施例僅用來解釋及理解。附圖及說明在本質上是用來說明而非作為限制。相同或相似的標號在說明書指代相同或相似的元件。
在整個說明書中，應當理解的是，儘管術語「第一」、「第二」、「第三」在本文中可以用於描述各種元件，這些元件不應被這些術語所限制，這些術語的目的是用來表示一個元件與另一個元件的區別，因此，術語「或(or)」包含所有相關所列項目的任一及所有組合。
應當理解的是，當一個元件被指「在另一個元件或層上(on)」，或者是「連接於(connected to)」或「耦接於(coupled to)」另一個元件或層，它可直接在另一元件或層上，或者直接連接於或耦接於另一元件或層，或者當中可存在中間元件或層。相對的，當一個元件被指「直接在另一個元件或層上(directly on)」，或者是「直接連接於(directly connected to)」或「直接耦接於(directly coupled to)」另一個元件或層，則不存在中間元件或層。
請參閱第1圖，其為本揭露實施例之功率半導體裝置之示意圖。第1圖示出功率半導體裝置100的俯視圖，功率半導體裝置100包括主動區AR及截止區TR，截止區TR環繞主動區AR。由於功率半導體裝置100是設計為承受高電壓，主動區AR可藉由高電流來驅動。為了防止電壓擊穿或其他通道效應，截止區TR是設置圍繞主動區AR來防止上述效應。截止區TR也可隔絕來自外部組件的影響。
主動區AR包括複數個主動溝槽T，屏蔽電極及閘極電極設置在這些主動溝槽T中。截止區TR可包含在製作主動溝槽T的相同製程下製成的一些溝槽，在本揭露中，介電區域DA完全覆蓋截止區TR的這些溝槽的溝槽區域。介電區域DA圍繞主動區AR以維持在截止區TR的電場，並減少擊穿電壓的製程變異敏感度。介電區域DA完全覆蓋介電材料，例如二氧化矽，功率半導體裝置100詳細的結構及製作方法將於後續實施例進一步說明。
請參閱第2A圖至第2C圖，其為本揭露實施例之形成功率半導體裝置的製造程序之示意圖，第2A圖至第2C圖示出沿著第1圖A-A’截面的視圖。
在第2A圖中，製造程序提供半導體基板11，半導體基板11是設置於主動區AR及截止區TR。製造程序提供了磊晶生長製程來設置外延層12於半導體基板11上，外延層12也設置於主動區AR及截止區TR。外延層12可具有第一導電類型，例如為N型輕摻雜層。
在第2B圖中，製造程序提供了蝕刻製程。在這個程序中，光阻層設置在外延層12上，光阻層可為包含氧或氮等材質的圖形層或層疊層。使用光 阻層作為硬式光罩，可藉由蝕刻外延層12來形成複數個溝槽，這些溝槽包含第一溝槽13及第二溝槽14，第一溝槽13設置於主動區AR及接面區JR，接面區JR位於主動區AR與截止區TR之間，第二溝槽14設置於截止區TR。在本揭露中，第一溝槽13及第二溝槽14的數量僅用於說明，溝槽的數量可依據功率裝置的型式有所改變。例如，在第2B圖，可具有複數個第二溝槽14。
第一溝槽13包含了第一溝槽寬度W1及第一溝槽深度D1，第二溝槽14包含第二溝槽寬度W2及第二溝槽深度D2。第二溝槽寬度W2小於第一溝槽寬度W1，第一溝槽寬度W1可大約為1.2-1.5μm，而第二溝槽寬度W2可大約為0.9-1.1μm。在本揭露中，第一溝槽寬度W1可為1.4μm而第二溝槽寬度W2可為1.0μm。第一溝槽13與第二溝槽14的差異可藉由不同圖形的光罩來形成，由於第一溝槽寬度W1大於第二溝槽寬度W2，第一溝槽13的蝕刻率比第二溝槽14的快，因此，第一溝槽深度D1比第二溝槽深度D2深。第一溝槽深度D1及第二溝槽深度D2可大約為1-50μm。在本揭露中，第一溝槽深度D1可為6.0μm而第二溝槽深度D2可為4.5μm。
在第2C圖中，製造程序可提供氧化製程以形成介電結構。氧化製程可為熱氧化製程。在此製程中，介電材質，例如二氧化矽形成並覆蓋第一溝槽13及第二溝槽14。在本揭露中，介電結構具有設置在第一溝槽13的第一介電層15及完全覆蓋第二溝槽14的溝槽區域的介電區域16。如上所述，第一溝槽寬度W1及第二溝槽寬度W2並不相同。在主動區AR，第一溝槽13的表面由介電材料覆蓋以形成第一介電層15，在第一溝槽13中仍有溝槽空間151且溝槽空間151是由第一介電層15形成。在截止區TR，第二溝槽14具有較小的溝槽寬度，所有的溝槽區域被介電材料填滿而形成介電區域16。在本揭露中，介電區域16可為 完全的氧化溝槽區域。介電區域16在介電區域16的底部具有圖案形狀161，圖案形狀161是經由氧化製程自然形成。根據第二溝槽寬度W2或者兩個第二溝槽14之間的距離，圖案形狀161可為連續波浪形狀或者連續波紋形狀。
形成介電結構的製造程序與形成主動區AR的介電層是相同氧化程序，在截止區TR的介電區域16不需要額外製程，因此，可簡化製造程序及降低製程變異。
半導體功率裝置在截止區TR包含完全的氧化介電區域16，截止區TR的截止長度L是大約為1-200μm。在本揭露中，截止長度L可為10μm。這樣的截止長度L僅為現有結構長度的一半。根據這樣的結構，可用來降低設置截止區TR的區域，功率半導體裝置的尺寸也能因此縮小。
請參閱第3圖，其為本揭露實施例之功率半導體裝置立體結構之示意圖。如圖所示，功率半導體裝置200包含半導體基板21及設置在半導體基板21上的外延層22。半導體基板21可由半導體化合物所製成。外延層22可為n型輕摻雜層。功率半導體裝置200可區分為兩個區域，即主動區AR及截止區TR，截止區TR環繞主動區AR以防止擊穿電壓或其他通道效應。
主動區AR包含複數個第一溝槽23，設置在主動區AR及位於主動區AR與截止區TR之間的接面區JR。第一介電層25設置在第一溝槽23的表面上，第一介電層25覆蓋第一溝槽23的側壁表面及底部表面，在第一溝槽23中的溝槽空間251是藉由第一介電層25形成的。溝槽空間251可用來設置屏蔽電極及閘極電極，上述電極的詳細結構將於後續實施例說明。
在截止區TR中，複數個第二溝槽可藉由與形成第一溝槽23相同的製造程序來形成，第一溝槽可具有第一溝槽寬度而第二溝槽可具有第二溝槽寬 度，第二溝槽寬度小於第一溝槽寬度。由於溝槽寬度不同，第二溝槽的所有區域填滿介電材料，例如二氧化矽，形成介電區域26。介電區域26在介電區域26的底部具有圖案形狀261，圖案形狀261是經由氧化製程形成且圖案形狀261對應於第二溝槽的底部形狀。圖案形狀261可為連續波浪形狀或者連續波紋形狀。在截止區TR的介電區域26是藉由與在主動區AR形成介電層的相同氧化製程形成，介電區域26無須額外的製程，可降低在製程中產生的尺寸變異。
第一溝槽具有第一溝槽深度D1而第二溝槽具有第二溝槽深度D2，介電區26的深度是依據第二溝槽深度D2，第二溝槽深度D2小於第一溝槽深度D1，第一溝槽深度D1及第二溝槽深度D2可大約為1-50μm。在本揭露中，第一溝槽深度D1可為6μm，第二溝槽深度D2可為4.5μm。截止區TR可具有截止長度L且截止長度L是藉由介電區域26來決定。截止長度L大約為1-200μm。在本揭露中，截止長度L可為10μm。較窄的截止長度L可減少截止區域所需的區域，因此，可減少用來形成功率半導體裝置200的材料，例如形成半導體基板21及外延層22的材料，製造的成本可相應地降低。
請參閱第4A圖至第4F圖，其為本揭露實施例之形成功率半導體裝置的製造程序之示意圖。第4A圖至第4F圖為形成主動區的製造程序。這個製造程序也包含如第2A圖至第2C圖所述的程序，相同標號指代相同元件，相同的內容將不在重複描述。
在第4A圖中，製造程序設置屏蔽電極在溝槽空間151當中。如第2C圖所示，溝槽空間151是在主動區AR及接面區JR的第一溝槽13中形成，將導電結構形成於溝槽空間151當中。製造程序包含沉積製程以在溝槽空間151中形 成屏蔽電極17，屏蔽電極17包含多晶矽電極。在屏蔽電極17執行非等向性蝕刻，在主動區AR的屏蔽電極17進一步蝕刻以製造出形成閘極電極的空間。
在第4B圖中，製造程序執行氧化沉積製程以形成覆蓋屏蔽電極的第二介電層。在主動區AR及接面區JR的溝槽空間151被氧化層覆蓋以形成第二介電層152，氧化材料如二氧化矽，填入溝槽空間151中，覆蓋在主動區AR及接面區JR的屏蔽電極17。
在第4C圖中，製造程序對主動區AR的第二介電層152執行蝕刻製程以製造形成閘極電極的空間。因此，製造程序在主動區AR的第一溝槽13的空間設置閘極電極18，閘極電極18包含多晶矽電極，閘極電極18回蝕以形成閘極結構。
在第4D圖中，製造程序執行植入製程以在閘極電極18之間形成摻雜區19，摻雜區19設置在外延層12頂面，於閘極電極18之間。摻雜區19也設置在閘極電極18與屏蔽電極17之間，摻雜區可19為N型重摻雜區，P型井通道區形成於摻雜區19與外延層12之間。
在第4E圖中，製造程序執行另一個氧化製程以形成第三介電層153。第三介電層153覆蓋主動區AR及截止區TR，第三介電層153可為層間絕緣層。
在第4F圖中，製造程序對第三介電層153執行蝕刻製程以形成接觸孔洞191。接觸孔洞191接觸於摻雜區19，製造程序形成金屬層192於第三介電層153上並填入接觸孔洞191，金屬層192可為功率半導體裝置100的源極接觸點。金屬層192由導電金屬製成。
在第4A圖至第4F圖所述的製造程序是形成主動區AR的方法。然而，本揭露不侷限於此實施例，在其他實施例中，不同種類的主動區可藉由相應的製程來製成。這些程序可結合至形成截止區的程序，從而達成功率半導體裝置性能好及尺寸小的效益。
請參閱第5圖，其為本揭露實施例之功率半導體裝置立體結構之示意圖。如圖所示，功率半導體裝置300包含半導體基板31及設置在半導體基板31上的外延層32。半導體基板31可由半導體化合物所製成。外延層32可為n型輕摻雜層。功率半導體裝置300可區分為兩個區域，即主動區AR及截止區TR，截止區TR環繞主動區AR以防止擊穿電壓或其他通道效應。
主動區AR包含複數個第一溝槽33，設置在主動區AR及位於主動區AR與截止區TR之間的接面區JR。
在截止區TR中，介電區域36設置於截止區TR，介電區域36完全覆蓋截止區TR的第二溝槽的所有溝槽區域。介電區域36在介電區域36的底部具有圖案形狀361，圖案形狀361對應於第二溝槽的底部形狀。圖案形狀361可為連續波浪形狀或者連續波紋形狀。
在主動區AR中，第一介電層35設置在第一溝槽33的表面，第一介電層35覆蓋第一溝槽33的側壁表面及底部表面。屏蔽電極37設置在第一介電層35上，第二介電層352覆蓋屏蔽電極37。閘極電極38設置在主動區AR的屏蔽電極37上，屏蔽電極37及閘極電極38藉由第二介電層352隔開。摻雜區39設置在閘極電極38之間，摻雜區39可為N型重摻雜區。
主動區AR包含複數個第一溝槽33，設置在主動區AR及位於主動區AR與截止區TR之間的接面區JR。截止區TR包含藉由與形成第一溝槽33相同 的製造程序來形成的複數個第二溝槽。第一溝槽可具有第一溝槽寬度而第二溝槽可具有第二溝槽寬度，第二溝槽寬度小於第一溝槽寬度。由於溝槽寬度不同，第二溝槽的所有區域填滿介電材料，例如二氧化矽，形成介電區域36。
第一溝槽具有第一溝槽深度D1而第二溝槽具有第二溝槽深度D2，介電區域36的深度是依據第二溝槽深度D2，第二溝槽深度D2小於第一溝槽深度D1，第一溝槽深度D1及第二溝槽深度D2可大約為1-50μm。在本揭露中，第一溝槽深度D1可為6.0μm，第二溝槽深度D2可為4.5μm。截止區TR可具有截止長度L且截止長度L是藉由介電區域36來決定。截止長度L大約為1-200μm。在本揭露中，截止長度L可為10μm。較窄的截止長度L可減少截止區域所需的區域，因此，可減少用來形成功率半導體裝置200的材料，製造的成本可相應地降低。
請參閱第6圖，其為本揭露另一實施例之功率半導體裝置之示意圖。第6圖示出功率半導體裝置400的俯視圖，功率半導體裝置400包括主動區AR、截止區TR及溝槽環區RR，截止區TR鄰近於主動區AR。在本揭露中，主動區AR包含第一主動區AR1及第二主動區AR2。閘極墊GP及連接線路CL設置在第一主動區AR1與第二主動區AR2之間，閘極墊GP連接於電流源，連接線路CL連接於主動區AR的金屬接點。
截止區TR設置在第一主動區AR1的一側以及第二主動區AR2的另外一側，即截止區涵蓋主動區AR的兩側。基於防止電壓擊穿或其他通道效應的相同理由，設置了溝槽環區RR。溝槽環區RR圍繞主動區AR及截止區TR來防止上述效應發生，溝槽環區RR也可隔絕來自外部組件的影響。
主動區AR包括複數個主動溝槽T，屏蔽電極及閘極電極設置在這些主動溝槽T中。截止區TR可包含在製作主動溝槽T的相同製程下製成的一些溝 槽，在本揭露中，介電區域DA完全覆蓋截止區TR的這些溝槽的溝槽區域。溝槽環區RR也包含在製作主動溝槽T的相同製程下製成的溝槽結構，這些溝槽環繞半導體裝置作為環形結構。
介電區域DA完全覆蓋介電材料，例如二氧化矽。屏蔽電極設置於主動溝槽T及溝槽環區RR的溝槽結構，功率半導體裝置400詳細的結構及製作方法將於後續實施例進一步說明。
請參閱第7A圖至第7I圖，其為本揭露另一實施例之形成功率半導體裝置的製造程序之示意圖，第7A圖至第7I圖示出沿著第6圖B-B’截面的視圖。
在第7A圖中，製造程序提供半導體基板41，半導體基板41是設置於主動區AR、截止區TR及溝槽環區RR。製造程序提供了磊晶生長製程來設置外延層42於半導體基板41上，外延層42也設置於主動區AR、截止區TR及溝槽環區RR。外延層42可具有第一導電類型，例如為N型輕摻雜層。
在第7B圖中，製造程序提供了蝕刻製程。在這個程序中，光阻層設置在外延層42上，光阻層可為包含氧或氮等材質的圖形層或層疊層。使用光阻層作為硬式光罩，可藉由蝕刻外延層42來形成複數個溝槽，這些溝槽包含第一溝槽43A、第二溝槽44及第三溝槽43B，第一溝槽43A設置於主動區AR及接面區JR，接面區JR位於主動區AR與截止區TR之間，第二溝槽44設置於截止區TR，第三溝槽43B設置在溝槽環區RR。在本揭露中，第一溝槽43A及第二溝槽44的數量僅用於說明，溝槽的數量可依據功率裝置的型式有所改變。例如，在第7B圖中，可具有複數個第二溝槽44，而第三溝槽43B可為單一溝槽結構。
第一溝槽43A包含了第一溝槽寬度W1及第一溝槽深度D1，第二溝槽44包含第二溝槽寬度W2及第二溝槽深度D2，第三溝槽43B包含第三溝槽寬度 W3及第三溝槽深度D3。第二溝槽寬度W2小於第一溝槽寬度W1或第三溝槽寬度W3，第一溝槽寬度W1可大約為1.2-1.5μm，而第二溝槽寬度W2及第三溝槽寬度W3可大約為0.9-1.1μm。第一溝槽深度D1或者第三溝槽深度D3比第二溝槽深度D2深。第一溝槽深度D1、第二溝槽深度D2及第三溝槽深度D3可大約為1-50μm。
在本揭露中，第一溝槽43A與第三溝槽43B具有相同尺寸的溝槽結構，第一溝槽寬度W1及第三溝槽寬度W3可為1.4μm，第一溝槽深度D1及第三溝槽深度D3可為6.0μm。第二溝槽44小於第一溝槽43A或第三溝槽43B，第二溝槽寬度W2可為1.0μm，第二溝槽深度D2可為4.5μm。
在第7C圖中，製造程序可提供氧化製程以形成介電結構。氧化製程可為熱氧化製程。在此製程中，介電材質，例如二氧化矽形成並覆蓋第一溝槽43A、第二溝槽44及第三溝槽43B。在本揭露中，介電結構具有設置在第一溝槽43A及第三溝槽43B的第一介電層45，及完全覆蓋第二溝槽44的溝槽區域的介電區域46。第一溝槽43A及第三溝槽43B的表面由介電材料覆蓋以形成第一介電層45，在第一溝槽43A與第三溝槽43B中仍都有溝槽空間451。在截止區TR中，第二溝槽44具有較小的溝槽寬度，所有的溝槽區域被介電材料填滿而形成介電區域46。在本揭露中，介電區域46可為完全的氧化溝槽區域。介電區域46在介電區域46的底部具有圖案形狀461且圖案形狀461對應於第二溝槽44的底部形狀。圖案形狀461是經由氧化製程自然形成，且圖案形狀461可為連續波浪形狀或者連續波紋形狀。
形成介電結構的製造程序與形成主動區AR及溝槽環區RR的介電層是相同氧化程序，在截止區TR的介電區域46不需要額外製程，因此，可簡化製造程序及降低製程變異。截止區TR的截止長度L可為10μm。這樣的截止長度L 僅為現有結構長度的一半。根據這樣的結構，可用來降低設置截止區TR的區域，功率半導體裝置的尺寸也能因此縮小。
在第7D圖中，製造程序設置屏蔽電極在溝槽空間451當中。如第7C圖所示，溝槽空間451是形成於第一溝槽43A及第三溝槽43B中，將導電結構形成於溝槽空間451當中。製造程序包含沉積製程以在溝槽空間451中形成屏蔽電極47，屏蔽電極47包含多晶矽電極。在屏蔽電極47執行非等向性蝕刻，在主動區AR的屏蔽電極47進一步蝕刻以製造出形成閘極電極的空間。
在第7E圖中，製造程序執行氧化沉積製程以形成覆蓋屏蔽電極的第二介電層。在主動區AR、接面區JR及溝槽環區RR的溝槽空間451被氧化層覆蓋以形成第二介電層452，氧化材料如二氧化矽，填入溝槽空間451中，覆蓋在主動區AR、接面區JR及溝槽環區RR的屏蔽電極47。
在第7F圖中，製造程序對主動區AR的第二介電層452執行蝕刻製程以製造形成閘極電極的空間。因此，製造程序在主動區AR的第一溝槽43A的空間設置閘極電極48，閘極電極48包含多晶矽電極，閘極電極48回蝕以形成閘極結構。
在第7G圖中，製造程序執行植入製程以在閘極電極48之間形成摻雜區49，摻雜區49設置在外延層42頂面，於閘極電極48之間。摻雜區49也設置在閘極電極48與屏蔽電極47之間，摻雜區49可為N型重摻雜區，P型井通道區形成於摻雜區49與外延層12之間。
在第7H圖中，製造程序執行另一個氧化製程以形成第三介電層453。第三介電層453覆蓋主動區AR、截止區TR及溝槽環區RR，第三介電層453可為層間絕緣層。
在第7I圖中，製造程序對第三介電層453執行蝕刻製程以形成接觸孔洞491。接觸孔洞491接觸於摻雜區49，製造程序形成金屬層492於第三介電層453上並填入接觸孔洞491，金屬層492可為功率半導體裝置400的源極接觸點。金屬層492由導電金屬製成。
請參閱第8A圖及第8B圖，其為本揭露另一實施例之功率半導體裝置立體結構之示意圖，第8A圖示出如第6圖的功率半導體裝置400的重複結構RS的立體結構，第8B圖示出如第6圖的功率半導體裝置400的角落結構CS的立體結構。
在第8A圖中，重複結構RS包含半導體基板51及設置在半導體基板51上的外延層52。半導體基板51可由半導體化合物所製成。外延層52可為n型輕摻雜層。重複結構RS包含主動區AR、截止區TR及溝槽環區RR，截止區TR鄰近於主動區AR設置，溝槽環區RR涵蓋截止區TR的外側以防止擊穿電壓或其他通道效應。
主動區AR包含複數個第一溝槽53A，設置在主動區AR及位於主動區AR與截止區TR之間的接面區JR。
在截止區TR中，介電區域56設置於截止區TR，介電區域56完全覆蓋截止區TR的第二溝槽的所有溝槽區域。介電區域56在介電區域56的底部具有圖案形狀561，圖案形狀561對應於第二溝槽的底部形狀。圖案形狀561可為連續波浪形狀或者連續波紋形狀。
溝槽環區RR包含第三溝槽53B，類似於主動區AR的第一溝槽53A，第一介電層55設置在第一溝槽53A及第三溝槽53B的表面，第一介電層55覆蓋第一溝槽53A及第三溝槽53B的側壁表面及底部表面。屏蔽電極57設置在第 一介電層55上，第二介電層552覆蓋屏蔽電極57。閘極電極58設置在主動區AR的屏蔽電極57上，屏蔽電極57及閘極電極58藉由第二介電層552隔開。摻雜區59設置在閘極電極58之間，摻雜區59可為N型重摻雜區。
在第8B圖中，角落結構CS包含與重複結構RS類似的結構。角落結構CS包含主動區AR、截止區TR及溝槽環區RR，截止區TR鄰近於主動區AR設置，溝槽環區RR涵蓋截止區TR的外側以防止擊穿電壓或其他通道效應。由於角落結構CS是在角落位置，溝槽環區RR環繞主動區AR及截止區TR。
主動區AR及截止區TR的結構與重複結構RS當中所述的類似，主動區AR包含複數個第一溝槽53A，屏蔽電極57及閘極電極58設置於第一溝槽中，截止區TR包含介電區域56，由如二氧化矽的介電材料完全覆蓋。介電區域56在介電區域56的底部具有圖案形狀561，圖案形狀561對應於第二溝槽的底部形狀。圖案形狀561可為連續波浪形狀或者連續波紋形狀。溝槽環區RR包含第三溝槽53B，類似於主動區AR的第一溝槽53A，屏蔽電極57設置在第三溝槽53B以形成裝置的保護環。
主動區AR包含複數個第一溝槽53A且溝槽環區RR包含第三溝槽53B，截止區TR包含藉由與形成第一溝槽53A及第三溝槽53B相同的製造程序來形成的複數個第二溝槽。第一溝槽53A可具有第一溝槽寬度，第二溝槽可具有第二溝槽寬度，第三溝槽可具有第三溝槽寬度，第二溝槽寬度小於第一溝槽寬度或第三溝槽寬度。由於溝槽寬度不同，第二溝槽的所有區域填滿介電材料，例如二氧化矽，形成介電區域56。
第一溝槽具有第一溝槽深度D1，第二溝槽具有第二溝槽深度D2，及第三溝槽具有第三溝槽深度D3。介電區56的深度是依據第二溝槽深度 D2，第二溝槽深度D2小於第一溝槽深度D1或第三溝槽深度D3，第一溝槽深度D1、第二溝槽深度D2及第三溝槽深度D3可大約為1-50μm。在本揭露中，第一溝槽深度D1及第三溝槽深度D3可為6.0μm，第二溝槽深度D2可為4.5μm。截止區TR可具有截止長度L且截止長度L是藉由介電區域56來決定。截止長度L大約為1-200μm。在本揭露中，截止長度L可為10μm。較窄的截止長度L可減少截止區域所需的區域，因此，可減少用來形成功率半導體裝置200的材料，製造的成本可相應地降低。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
100:功率半導體裝置
AR:主動區
A-A’:截面
DA:介電區域
T:主動溝槽
TR:截止區

Claims (20)

  1. 一種形成功率半導體裝置的方法，該方法包含：提供一半導體基板，該半導體基板具有一主動區及環繞該主動區的一截止區；設置一外延層於該半導體基板上；蝕刻該外延層以形成一第一溝槽及複數個第二溝槽，該第一溝槽設置於該主動區及位於該主動區與該截止區之間的一接面區，該複數個第二溝槽設置於該截止區，其中各該複數個第二溝槽的一第二溝槽寬度小於該第一溝槽的一第一溝槽寬度，且各該複數個第二溝槽的一第二溝槽深度小於該第一溝槽的一第一溝槽深度；進行氧化程序以形成一介電結構，該介電結構具有設置於該第一溝槽的一第一介電層以及完全覆蓋該複數個第二溝槽的溝槽區域的一介電區域；其中，該第一溝槽寬度、該第二溝槽寬度、該第一溝槽深度及該第二溝槽深度係配置以於相同之氧化程序中，使該第一溝槽不被該介電結構填滿而形成該第一介電層，而該複數個第二溝槽被該介電結構填滿且該複數個第二溝槽之間之該外延層被氧化而形成該介電區域。
  2. 如請求項1所述之方法，進一步包含：設置一屏蔽電極於該第一介電層形成的一溝槽空間中，並蝕刻在該主動區的該屏蔽電極；進行氧化沉積以形成覆蓋該屏蔽電極的一第二介電層； 蝕刻在該主動區的該第二介電層，並在該主動區的該第一溝槽上設置一閘極電極；在該閘極電極之間形成一摻雜區；進行氧化沉積以形成覆蓋該主動區及該截止區的一第三介電層；於該第三介電層上形成一金屬層，該金屬層通過一接觸孔洞接觸該摻雜區。
  3. 如請求項1所述之方法，其中該介電區域在該介電區域的底部具有一圖案形狀，該圖案形狀對應於該複數個第二溝槽的一底部形狀。
  4. 如請求項3所述之方法，其中該圖案形狀包含一連續波浪形狀或一連續波紋形狀。
  5. 如請求項1所述之方法，其中該第一溝槽寬度大約為1.2-1.5μm且該第二溝槽寬度大約為0.9-1.1μm。
  6. 如請求項1所述之方法，其中該第一溝槽深度及該第二溝槽深度大約為1-50μm。
  7. 如請求項6所述之方法，其中該第一溝槽深度大約為6.0μm且該第二溝槽深度大約為4.5μm。
  8. 如請求項1所述之方法，其中該截止區具有一截止長度，該截止長度大約為1-200μm。
  9. 如請求項1所述之方法，其中該介電區域包含二氧化矽。
  10. 如請求項2所述之方法，其中該外延層為N型輕摻雜層，該摻雜區為N型重摻雜區。
  11. 一種形成功率半導體裝置的方法，該方法包含：提供一半導體基板，該半導體基板具有一主動區、鄰近該主動區的一截止區及環繞該主動區與該截止區的一溝槽環區；設置一外延層於該半導體基板上；蝕刻該外延層以形成一第一溝槽、複數個第二溝槽及一第三溝槽，該第一溝槽設置於該主動區及位於該主動區與該截止區之間的一接面區，該複數個第二溝槽設置於該截止區，該第三溝槽設置於該溝槽環區，其中各該複數個第二溝槽的一第二溝槽寬度小於該第一溝槽的一第一溝槽寬度及該第三溝槽的一第三溝槽寬度，且各該複數個第二溝槽的一第二溝槽深度小於該第一溝槽的一第一溝槽深度及該第三溝槽的一第三溝槽深度；進行氧化程序以形成一介電結構，該介電結構具有設置於該第一溝槽及該第三溝槽的一第一介電層以及完全覆蓋該複數個第二溝槽的溝槽區域的一介電區域；其中，該第一溝槽寬度、該第二溝槽寬度、該第三溝槽寬度、該第一溝槽深度、該第二溝槽深度及該第三溝槽深度係配置以於在相同之氧化程序中，使該第一溝槽及該第三溝槽不被該介電結構填滿而形成該第一介電層，而該複數個第二溝槽被該介電結構填滿且該複數個第二溝槽之間之該外延層被氧化而形成該介電區域。
  12. 如請求項11所述之方法，進一步包含：設置一屏蔽電極於一第一溝槽空間及一第二溝槽空間，該第 一溝槽空間是由該第一介電層在該第一溝槽形成，該第二溝槽空間是由該第一介電層在該第三溝槽形成；蝕刻在該主動區的該屏蔽電極；進行氧化沉積以形成覆蓋該屏蔽電極的一第二介電層；蝕刻在該主動區的該第二介電層，並在該主動區的該第一溝槽上設置一閘極電極；在該閘極電極之間形成一摻雜區；進行氧化沉積以形成覆蓋該主動區、該截止區及該溝槽環區的一第三介電層；於該第三介電層上形成一金屬層，該金屬層通過一接觸孔洞接觸該摻雜區。
  13. 如請求項11所述之方法，其中該介電區域在該介電區域的底部具有一圖案形狀，該圖案形狀對應於各該複數個第二溝槽的一底部形狀。
  14. 如請求項13所述之方法，其中該圖案形狀包含一連續波浪形狀或一連續波紋形狀。
  15. 如請求項11所述之方法，其中該第一溝槽寬度大約為1.2-1.5μm且該第二溝槽寬度大約為0.9-1.1μm。
  16. 如請求項11所述之方法，其中該第三溝槽的一第三溝槽寬度小於該第一溝槽寬度，該第三溝槽寬度大約為0.9-1.1μm。
  17. 如請求項11所述之方法，其中該第一溝槽深度、該第二溝槽深度及該第三溝槽深度大約為1-50μm。
  18. 如請求項17所述之方法，其中該第一溝槽深度及該第三溝槽深度大約為6.0μm，該第二溝槽深度大約為4.5μm。
  19. 如請求項11所述之方法，其中該截止區具有一截止長度，該截止長度大約為1-200μm。
  20. 如請求項11所述之方法，其中該介電區域包含二氧化矽。
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