TWI806812B - 三維電阻式記憶體結構 - Google Patents
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Abstract
本發明提供一種三維電阻式記憶體結構包含基底層、第一層、第二層及第三層。第一層包含三第一導電層及二第一通孔。第一導電層之其中二者分別電性連接二第一通孔。第二層包含四第二導電層及四第二通孔。第二通孔之其中二者及第二導電層之其中二者之間形成四電阻性元件。第二導電層之另二者電性連接二第一通孔，且分別電性連接第二通孔之另二者。第二導電層之其中二者沿一第一方向延伸。第三層包含二第三導電層。第三導電層電性連接第二通孔且沿一第二方向延伸。第一方向垂直第二方向。藉此，提升記憶體的設置密度。
Description
本發明係關於一種記憶體結構，特別是關於一種三維電阻式記憶體結構。
基本的電阻式記憶體(Resistive Random Access Memory；RRAM)是在兩個電極之間設置一絕緣層，絕緣層中具有可導電的物質。當兩個電極被施予外加偏壓時，絕緣層中的可導電物質形成絲狀導電通道(Conductive Filament)使兩個電極導通，並而形成低電阻態(Low Resistance State；LRS)。在電阻式記憶體呈低電阻態時對其施予較大的重置電流可令電阻式記憶體呈高電阻態(High Resistance State；HRS)，並藉由切換電阻式記憶體為低電阻態或高電阻態判讀記憶體的訊號為0或1。
隨著半導體製程的持續微縮，傳統非揮發性記憶體的技術持續遇到挑戰，如何開發一種在有限的面積下，增加記憶體的密度與容量的三維電阻式記憶體結構遂成相關業者值得研發之目標。
因此，本發明之目的在於提供一種三維電阻式記憶體結構，其將第二通孔設置在二個第二導電層之間，且三者之間相互間隔，形成二個第一電阻性元件；同時將第三通孔設置在二個第三導電層之間，且三者之間相互間隔，形成二個第二電阻性元件。
依據本發明的結構態樣之一實施方式提供一種三維電阻式記憶體結構。三維電阻式記憶體結構包含一基底層、一第一層、一第二層及一第三層。第一層電性連接基底層，且包含三第一導電層及二第一通孔。此三第一導電層之其中二者分別電性連接二第一通孔。第二層包含四第二導電層及四第二通孔。此四第二通孔之其中二者及此四第二導電層之其中二者之間形成四電阻性元件。此四第二導電層之另二者電性連接二第一通孔，且分別電性連接此四第二通孔之另二者。此四第二導電層之其中二者沿一第一方向延伸。第三層包含二第三導電層。此二第三導電層電性連接此四第二通孔且沿一第二方向延伸。第一方向垂直第二方向。
藉此，本發明之三維電阻式記憶體結構可形成四個電阻性元件，在有限的面積下大幅提升記憶體的密度及數量。
前述實施方式之其他實施例如下：前述基底層包含二閘極、二源極及一汲極。二源極分別電性連接此三第一導電層之其中二者。汲極電性連接此三第一導電層之另一者。其中一源極、其中一閘極、汲極、另一閘極及另一源極依序相鄰設置。
前述實施方式之其他實施例如下：前述閘極電性連接一字元線。此三第一導電層之另一者電性連接一位元線。此四第二導電層之其中二者及此二第三導電層電性連接一源極線。
前述實施方式之其他實施例如下：前述基底層為一鰭式電晶體結構。
前述實施方式之其他實施例如下：前述此四第二通孔之其中二者的設置位置對應汲極。
以下將參照圖式說明本發明之複數個實施例。為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施例中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之；並且重複之元件將可能使用相同的編號表示之。
此外，本文中當某一元件(或單元或模組等)「連接」於另一元件，可指所述元件是直接連接於另一元件，亦可指某一元件是間接連接於另一元件，意即，有其他元件介於所述元件及另一元件之間。而當有明示某一元件是「直接連接」於另一元件時，才表示沒有其他元件介於所述元件及另一元件之間。而第一、第二、第三等用語只是用來描述不同元件，而對元件本身並無限制，因此，第一元件亦可改稱為第二元件。且本文中之元件/單元/電路之組合非此領域中之一般周知、常規或習知之組合，不能以元件/單元/電路本身是否為習知，來判定其組合關係是否容易被技術領域中之通常知識者輕易完成。
請參閱第1圖，第1圖係繪示本發明之第一實施例之三維電阻式記憶體結構100a之立體圖。第1圖繪示四個三維電阻式記憶體結構100a、100b、100c、100d，三維電阻式記憶體結構100a、100b、100c、100d分別包含一基底層Lb、一第一層L1、一第二層L2、一第三層L3及一第四層L4。第一層L1包含至少一第一導電層M1及至少一第一通孔Via1。第二層L2包含至少一第二導電層M2及至少一第二通孔Via2。第三層L3包含至少一第三導電層M3及至少一第三通孔Via3。第四層L4包含至少一第四導電層M4。基底層Lb、第一層L1、第二層L2、第三層L3及第四層L4依序堆疊。具體而言，基底層Lb為一鰭式電晶體結構且包含一閘極G、汲極D及源極S，但本發明不以此為限。
請配合參閱第1圖至第3圖，第2圖係繪示依照第1圖之三維電阻式記憶體結構100a之側視示意圖；及第3圖係繪示依照第1圖之三維電阻式記憶體結構100a之另一側視示意圖。第一層L1包含二第一導電層M1及一第一通孔Via1。其中一第一導電層M1電性連接於基底層Lb與第一通孔Via1之間。換句話說，二第一導電層M1之間彼此不相連。其中一第一導電層M1電性連接基底層Lb之源極S，另一第一導電層M1電性連接基底層Lb之汲極D。
第二層L2包含三第二導電層M2及二第二通孔Via2。其中一第二通孔Via2及此三第二導電層M2之其中二者之間形成二第一電阻性元件R1。此三第二導電層M2之另一者電性連接於第一通孔Via1與另一第二通孔Via2之間，此三第二導電層M2之其中二者沿一第一方向(即方向Y)延伸。詳細地說，此三第二導電層M2的其中二者呈長條狀，此三第二導電層M2的另一者透過第一通孔Via1電性連接基底層Lb之源極S。其中一第二通孔Via2設置在二長條狀第二導電層M2中間，且其中一第二通孔Via2與二長條狀第二導電層M2之間皆具有一間隔。前述間隔形成第一電阻性元件R1。
第三層L3包含三第三導電層M3及二第三通孔Via3。其中一第三通孔Via3及此三第三導電層M3之其中二者之間形成二第二電阻性元件R2。此三第三導電層M3之另一者電性連接於另一第二通孔Via2與另一第三通孔Via3之間。此三第三導電層M3之其中二者沿一第二方向(即方向X)延伸，第一方向垂直第二方向。如第1圖及第3圖所示，三個第三導電層M3皆呈長條狀且互相平行，此三第三導電層M3之其中二者設置在其中一第三通孔Via3的兩側，且彼此之間具有間隔。前述間隔形成第二電阻性元件R2。另一第三通孔Via3疊在此三第三導電層M3之另一者的上方。
第四層L4包含一第四導電層M4。第四導電層M4電性連接二第三通孔Via3。詳細地說，第四導電層M4之兩端分別連接第三層L3的二第三通孔Via3，第一通孔Via1、此二第二通孔Via2及此二第三通孔Via3可由銅或任意導電金屬製成。
請配合參閱第2圖至第4圖，第4圖係繪示依照第1圖之三維電阻式記憶體結構100a之等效電路示意圖。由第2圖及第4圖可知，三維電阻式記憶體結構100a的源極S透過第2圖左側的第一導電層M1、第一通孔Via1、第二導電層M2、第二通孔Via2連接至第三導電層M3，再連接右側的第二通孔Via2與第二導電層M2形成兩個第一電阻性元件R1。由第3圖及第4圖可知，三維電阻式記憶體結構100a的源極S透過第3圖右側的第一導電層M1、第一通孔Via1、第二導電層M2、第二通孔Via2、第三導電層M3、第三通孔Via3連接至第四導電層M4，再連接左側的第三通孔Via3與第三導電層M3形成兩個第二電阻性元件R2。
具體而言，具有多個電阻性元件(即第一電阻性元件R1及第二電阻性元件R2)的記憶體陣列透過切換字元線(Word Line)、位元線(Bit Line)及源極線(Source Line)的電壓選擇對記憶體陣列中的特定電阻性元件進行讀取及寫入。三維電阻式記憶體結構100a的基底層Lb的閘極G電性連接字元線WL
m。電性連接汲極D的另一第一導電層M1電性連接位元線BL
n。與第二通孔Via2形成第一電阻性元件R1的二第二導電層M2分別電性連接源極線SL
k、SL
k+1。與第三通孔Via3形成第二電阻性元件R2的二第三導電層M3分別電性連接源極線SL
i、SL
i+1。
藉此，本發明之三維電阻式記憶體結構100a可形成二個第一電阻性元件R1及二個第二電阻性元件R2，在積體電路有限的尺寸限制下增加單一層數中的記憶體元件數量，使記憶體元件以較高密度的形式設置。
第1圖繪示複數個三維電阻式記憶體結構100a、100b、100c、100d排列形成記憶體陣列的立體示意圖，其中三維電阻式記憶體結構100b、100c、100d皆與三維電阻式記憶體結構100a結構相同，不再贅述。三維電阻式記憶體結構100b的閘極G電性連接三維電阻式記憶體結構100a的閘極G。電性連接汲極D的另一第一導電層M1電性連接位元線BL
n+1。與第二通孔Via2形成第一電阻性元件R1的二第二導電層M2分別電性連接源極線SL
k、SL
k+1。與第三通孔Via3形成第二電阻性元件R2的二第三導電層M3分別電性連接源極線SL
i+2、SL
i+3。
三維電阻式記憶體結構100c的閘極G電性連接字元線WL
m+1。電性連接汲極D的另一第一導電層M1電性連接位元線BL
n。與第二通孔Via2形成第一電阻性元件R1的二第二導電層M2分別電性連接源極線SL
k+2、SL
k+3。與第三通孔Via3形成第二電阻性元件R2的二第三導電層M3分別電性連接源極線SL
i、SL
i+1。
三維電阻式記憶體結構100d的閘極G電性連接三維電阻式記憶體結構100c的閘極G。電性連接汲極D的另一第一導電層M1電性連接位元線BL
n+1。與第二通孔Via2形成第一電阻性元件R1的二第二導電層M2分別電性連接源極線SL
k+2、SL
k+3。與第三通孔Via3形成第二電阻性元件R2的二第三導電層M3分別電性連接源極線SL
i+2、SL
i+3。
在本發明的其他實施方式中，可依記憶體容量及尺寸需求沿方向Z增加三維電阻式記憶體結構的層數，以形成更多的第一電阻性元件及第二電阻性元件。具體而言，在第一實施例的第三層及第四層之間可依序增設一第二層及一第三層，形成二第一電阻性元件及二第二電阻性元件，依此類推。
請參閱第5圖，第5圖係繪示本發明之第二實施例之三維電阻式記憶體結構200a之立體圖。第5圖繪示四個三維電阻式記憶體結構200a、200b、200c、200d，三維電阻式記憶體結構200a、200b、200c、200d分別包含一基底層Lb、一第一層L1、一第二層L2、一第三層L3。第一層L1包含至少一第一導電層M1及至少一第一通孔Via1。第二層L2包含至少一第二導電層M2及至少一第二通孔Via2。第三層L3包含至少一第三導電層M3。基底層Lb為一鰭式電晶體結構且包含二閘極G、一汲極D及二源極S，但本發明不以此為限。具體而言，基底層Lb包含兩組共用汲極D的電晶體結構，其中一源極S、其中一閘極G、汲極D、另一閘極G及另一源極S依序相鄰設置。由三維電阻式記憶體結構200b的基底層Lb可知，由左至右的源極S、閘極G及汲極D為一組電晶體結構，由右至左的源極S、閘極G及汲極D為另一組電晶體結構。
請配合參閱第5圖及第6圖，第6圖係繪示依照第5圖之三維電阻式記憶體結構200a之側視示意圖。第一層L1電性連接基底層Lb，且包含三第一導電層M1及二第一通孔Via1。此三第一導電層M1之其中二者分別電性連接二第一通孔Via1。換句話說，此三第一導電層M1之其中二者分別連接二源極S，此三第一導電層M1之另一者連接汲極D。
第二層L2包含四第二導電層M2及四第二通孔Via2。此四第二通孔Via2之其中二者及此四第二導電層M2之其中二者之間形成四電阻性元件R。此四第二導電層M2之另二者電性連接二第一通孔Via1，且分別電性連接此四第二通孔Via2之另二者。此四第二導電層M2之其中二者沿一第一方向(即方向Y)延伸。此四第二通孔Via2之其中二者的設置位置對應汲極D。詳細地說，此四第二導電層M2之其中二者呈長條狀，且沿第一方向延伸，前述二個長條狀的第二導電層M2彼此間隔設置。此四第二通孔Via2之其中二者沿第一方向設置於前述二個長條狀的第二導電層M2之間，前述二個第二通孔Via2的其中一者與前述二個長條狀的第二導電層M2之間的間隔形成二個電阻性元件R。前述二個第二通孔Via2的另一者亦與前述二個長條狀的第二導電層M2之間的間隔形成二個電阻性元件R。
第三層L3包含二第三導電層M3。此二第三導電層M3電性連接此四第二通孔Via2且沿一第二方向(即方向X)延伸，其中第一方向垂直第二方向。具體而言，其中一第三導電層M3(即第6圖左側的第三導電層M3)連接一第二通孔Via2(即第6圖左側的第二通孔Via2)及對應汲極D之其中一第二通孔Via2。另一第三導電層M3(即第6圖右側的第三導電層M3)連接一第二通孔Via2(即第6圖右側的第二通孔Via2)及對應汲極D之另一第二通孔Via2。
請配合參閱第5圖至第7圖，第7圖係繪示依照第5圖之三維電阻式記憶體結構200a之等效電路示意圖。三維電阻式記憶體結構200a的其中一源極S(即第6圖左側的源極S)透過第6圖左側的第一導電層M1、第一通孔Via1、第二導電層M2及第二通孔Via2連接至第三導電層M3，進而透過相連的第二通孔Via2與二第二導電層M2形成兩個電阻性元件R。三維電阻式記憶體結構200a的另一源極S(即第6圖右側的源極S)透過第6圖右側的第一導電層M1、第一通孔Via1、第二導電層M2及第二通孔Via2連接至第三導電層M3，進而透過相連的第二通孔Via2與二第二導電層M2形成兩個電阻性元件R。
三維電阻式記憶體結構200a的二閘極G分別電性連接字元線WL
m、WL
m+1。汲極D電性連接位元線BL
n。與第二通孔Via2形成電阻性元件R的二第二導電層M2分別電性連接源極線SL
k、SL
k+1。
藉此，本發明之三維電阻式記憶體結構200a可形成四個電阻性元件R，在有限的面積下大幅提升記憶體的密度及數量。
第5圖繪示複數個三維電阻式記憶體結構200a、200b、200c、200d排列形成記憶體陣列的立體示意圖，其中三維電阻式記憶體結構200b、200c、200d皆與三維電阻式記憶體結構200a結構相同，不再贅述。三維電阻式記憶體結構200b的二閘極G分別電性連接字元線WL
m、WL
m+1。汲極D電性連接位元線BL
n+1。與第二通孔Via2形成電阻性元件R的二第二導電層M2分別電性連接源極線SL
k、SL
k+1。
三維電阻式記憶體結構200c的二閘極G分別電性連接字元線WL
m+2、WL
m+3。汲極D電性連接位元線BL
n。與第二通孔Via2形成電阻性元件R的二第二導電層M2分別電性連接源極線SL
k+2、SL
k+3。
三維電阻式記憶體結構200d的二閘極G分別電性連接字元線WL
m+2、WL
m+3。汲極D電性連接位元線BL
n+1。與第二通孔Via2形成電阻性元件R的二第二導電層M2分別電性連接源極線SL
k+2、SL
k+3。
在本發明的其他實施方式中，可依記憶體容量及尺寸需求沿方向Z增加三維電阻式記憶體結構的層數，以形成更多的電阻性元件。具體而言，第二實施例的三維電阻式記憶體結構可更包含一第四層，而第三層可更包含二第三導電層及四第三通孔，第四層包含二第四導電層。前述二第三導電層沿第二方向延伸，此四第三通孔的其中二者分別與第二實施例的二第三導電層連接，同時分別連接此二第四導電層。此四第三通孔的另二者沿第二方向間隔設置於前述二第三導電層之間，且形成另四電阻性元件。藉此，本發明之三維電阻式記憶體結構可依需求根據排列規則(即相鄰二層的導電層彼此排列方向垂直)疊加導電層及通孔，以形成更多的電阻性元件。
由上述實施方式可知，本發明具有下列優點，其一，本發明之三維電阻式記憶體結構可形成二個第一電阻性元件及二個第二電阻性元件，在積體電路有限的尺寸限制下增加單一層數中的記憶體元件數量，使記憶體元件以較高密度的形式設置；其二，本發明之三維電阻式記憶體結構可形成四個電阻性元件，在有限的面積下大幅提升記憶體的密度及數量；其三，本發明之三維電阻式記憶體結構可依需求根據排列規則(即相鄰二層的導電層彼此排列方向垂直)疊加導電層及通孔，以形成更多的電阻性元件。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100a,100b,100c,100d,200a,200b,200c,200d:三維電阻式記憶體結構
L1:第一層
L2:第二層
L3:第三層
L4:第四層
Lb:基底層
M1:第一導電層
M2:第二導電層
M3:第三導電層
M4:第四導電層
Via1:第一通孔
Via2:第二通孔
Via3:第三通孔
X,Y,Z:方向
R:電阻性元件
R1:第一電阻性元件
R2:第二電阻性元件
S:源極
G:閘極
D:汲極
WL
m,WL
m+1,WL
m+2,WL
m+3:字元線
BL
n,BL
n+1:位元線
SL
k,SL
k+1,SL
k+2,SL
k+3,SL
i,SL
i+1,SL
i+2,SL
i+3:源極線
第1圖係繪示本發明之第一實施例之三維電阻式記憶體結構之立體圖；
第2圖係繪示依照第1圖之三維電阻式記憶體結構之側視示意圖；
第3圖係繪示依照第1圖之三維電阻式記憶體結構之另一側視示意圖；
第4圖係繪示依照第1圖之三維電阻式記憶體結構之等效電路示意圖；
第5圖係繪示本發明之第二實施例之三維電阻式記憶體結構之立體圖；
第6圖係繪示依照第5圖之三維電阻式記憶體結構之側視示意圖；及
第7圖係繪示依照第5圖之三維電阻式記憶體結構之等效電路示意圖。
200a,200b,200c,200d:三維電阻式記憶體結構
L1:第一層
L2:第二層
L3:第三層
Lb:基底層
M1:第一導電層
M2:第二導電層
M3:第三導電層
Via1:第一通孔
Via2:第二通孔
X,Y,Z:方向
S:源極
G:閘極
D:汲極
Claims (5)
- 一種三維電阻式記憶體結構，包含： 一基底層； 一第一層，電性連接該基底層，且包含三第一導電層及二第一通孔，該三第一導電層之其中二者分別電性連接該二第一通孔； 一第二層，包含四第二導電層及四第二通孔，該四第二通孔之其中二者及該四第二導電層之其中二者之間形成四電阻性元件，該四第二導電層之另二者電性連接該二第一通孔，且分別電性連接該四第二通孔之另二者，該四第二導電層之該其中二者沿一第一方向延伸；以及 一第三層，包含二第三導電層，該二第三導電層電性連接該四第二通孔，該二第三導電層沿一第二方向延伸； 其中，該第一方向垂直該第二方向。
- 如請求項1所述之三維電阻式記憶體結構，其中該基底層包含： 二閘極； 二源極，分別電性連接該三第一導電層之該其中二者；及 一汲極，電性連接該三第一導電層之另一者； 其中一該源極、其中一該閘極、該汲極、另一該閘極及另一該源極依序相鄰設置。
- 如請求項2所述之三維電阻式記憶體結構，其中該閘極電性連接一字元線；該三第一導電層之另一者電性連接一位元線；該四第二導電層之該其中二者及該二第三導電層電性連接一源極線。
- 如請求項1所述之三維電阻式記憶體結構，其中該基底層為一鰭式電晶體結構。
- 如請求項2所述之三維電阻式記憶體結構，其中該四第二通孔之其中二者的設置位置對應該汲極。
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| TW202103302A (zh) * | 2019-07-03 | 2021-01-16 | 華邦電子股份有限公司 | 三維電阻式記憶體及其形成方法 |
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2022
- 2022-01-24 TW TW112107919A patent/TWI806812B/zh active
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