TWI497648B - 三維多層電路及其構建方法 - Google Patents
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Description
本發明係有關於三維多層電路。
過去數十年來，半導體工業主要藉由縮減電路內的電子元件的大小來改進積體電路之性能及密度。然而，許多障礙變得明顯，它們增加了進一步縮減此等元件大小的困難。用以提升積體電路之性能及平面密度的一可能的解決方案係產生包含多層互連電路的三維電路。
依據本發明之一實施例，係特地提出一種三維多層電路，其包含：一介層孔陣列，包含一組第一介層孔及一組第二介層孔；一區域分佈CMOS層，經組配以選擇性地為該組第一介層孔及該組第二介層孔定址；至少兩個交叉閂陣列，經組配以覆蓋在該區域分佈CMOS層上，各該至少兩交叉閂陣列包含多數個相交的交叉閂段；及可規劃交叉點器件，經組配介於該等相交的交叉閂段之間，該介層孔陣列連接至該等交叉閂段使得各該可規劃交叉點器件可使用一第一介層孔及一第二介層孔來唯一存取。
所附圖式說明本文所描述的該等原理的各種實施例且為說明書的一部分。所說明的該等實施例僅為範例且不限制申請專利範圍之範圍。
第1A圖是依據本文所描述的原理的一實施例的一個二維記憶體電路的一說明性實施例的一圖式。
第1B圖是依據本文所描述的原理的一實施例的第1A圖之該說明性二維記憶體電路圖內的互連的一圖形表示。
第2A圖是依據本文所描述的原理的一實施例的一交叉閂陣列的一圖式。
第2B圖是依據本文所描述的原理的一實施例的一交叉閂陣列的一透視圖。
第3A圖是依據本文所描述的原理的一實施例，顯示包括一交叉閂陣列及一互補金氧半導體(CMOS)層的一說明性多層電路的一截面的一圖式。
第3B圖是依據本文所描述的原理的一實施例，顯示用以使該CMOS層與該上覆交叉閂陣列互連的一說明性整合方案的一圖式。
第3C圖是依據本文所描述的原理的一實施例，顯示一分段交叉閂陣列的一說明性實施例的一圖式。
第4圖是依據本文所描述的原理的一實施例的包括一CMOS層及多個交叉閂陣列的一說明性多層電路的截面圖。
第5A圖是依據本文所描述的原理的一實施例顯示的一連通域的一偏移的一圖式，該連通域的偏移對一上覆交叉閂陣列提供唯一定址。
第5B圖是依據本文所描述的原理的一實施例顯示的一佈線層的一說明性實施例的一圖式，該佈線層用以使一連通域偏移以對一上覆交叉閂陣列提供唯一定址。
第6層是依據本文所描述的原理的一說明性實施例的一說明性佈線層的一圖式。
第7圖是依據本文所描述的原理的一說明性實施例的一多級積體電路內的交叉閂節點的連接及存取的一示意圖。
第8圖是依據本文所描述的原理的一說明性實施例的具有四個交叉閂陣列的一說明性積體電路的一圖式。
第9圖是依據本文所描述的原理的一說明性實施例用以構建一多層積體電路的一說明性方法的一圖式。
在全部該等圖式中，相同的參考數字表示相似但不一定相同的元件。
過去數十年來，半導體工業主要藉由縮減電路內的電子元件的大小來改進積體電路之性能及密度。然而，許多障礙變得明顯，它們增加了進一步縮減此等元件大小的困難。用以提升積體電路之性能及平面密度的一可能的解決方案係建立包含多層互連電路的三維電路。
下文所描述的該三維多層電路是CMOS電路與交叉閂陣列的一混合體，其提供較高密度的數位記憶體，大幅度改進現場可規劃邏輯元件的密度，且在仿生適應電路中具有重大應用。依據一說明性實施例，多個交叉閂陣列垂直堆疊在一區域分佈CMOS電路上。各種陣列與該CMOS電路之間以介層孔來連接。藉由在交叉閂之間***一橫向佈線層，可以使連接點橫向移動至一組介層孔，因此能夠對每一交叉閂陣列中的所有連通域進行存取。此允許每一交叉閂陣列中的每一可規劃交叉點器件被唯一定址。在具有有限數目交叉閂陣列的一替代實施例中，該等連通域可藉由簡單的對稱操作而無需任何中間佈線層來移動。
在以下說明中，出於解釋的目的，許多特定細節被提出以提供對本系統及方法的深入理解。然而，熟於此技者將清楚的是本設備、系統及方法可無需依據此等特定細節來實踐。說明書中對「一實施例、「一範例」或相似語言的參考意指就實施例或範例而描述的一特定特徵、結構或特性包括在至少此實施例中，但不一定包括在其他實施例中。在說明書中不同地方出現的片語「在一實施例中」或相似片語之各種實例不一定均指相同的實施例。
第1A圖是一個二維記憶體電路(100)的一說明性實施例的一圖式。該記憶體電路(100)包括多條資料輸入/輸出線(105)及多條控制線(110)。此等線(105、110)用以將資料讀取及寫入多個記憶體晶胞(125)中。在每一記憶體晶胞(125)內有一存取器件(115)及一記憶體元件(120)。該存取器件(115)選擇性地控制對該記憶體元件(120)的存取。例如，該存取器件(115)可以是一電晶體或其他切換器件。該記憶體元件(120)具有可用以儲存數位資料的至少兩狀態。
為了存取一指定的記憶體元件(120)，於一控制線(110)上施加一電壓。該電壓由附接至對應於該記憶體陣列中的一行的該控制線(110)的每一存取器件(115)來接收。所有此等存取器件(115)接著將它們相對應的記憶體元件(120)連接至該等輸入/輸出線(105)。一電壓接著施加於對應於所期待的該記憶體元件(120)之列的一選定輸入/輸出線(105)。在某些實施例中，流過該記憶體元件(120)的電流接著經量測以確定該記憶體元件(120)之狀態。從而，針對N
條控制線(110)及N
條輸入/輸出線(105)，N 2
個記憶體晶胞(125)可經定址。
第1A圖僅是用於各種記憶體的一典型陣列拓撲的一說明性範例，其呈現一簡單緊湊的電路佈局。該等記憶體元件(120)可依據記憶體之類型來改變，例如，商業化DRAM(動態隨機存取記憶體)、FeRAM(非揮發性鐵電記憶體)、NOR(編碼型)快閃記憶體、SRAM(靜態隨機存取記憶體)或MRAM(磁電阻式隨機存取記憶)技術中相對應的電容器、可變電容器、浮動閘極電晶體、四電晶體回饋環形電路，或磁穿隧接面。針對此等類型的記憶體，該等讀取/寫入操作也可能不是相同的但是一般來說，例如，讀取包括感測一特定記憶體元件之電荷或流過該記憶體元件的電流。
第1B圖是第1A圖之該說明性二維記憶體電路內的互連的一圖形表示。如第1B圖中所說明的，一輸入/輸出線(105)與控制線(110)的每一唯一組合透過一存取器件(115)提供對一特定記憶體元件(120)的存取。
第2A圖是一交叉閂陣列(200)的一圖式。該交叉閂陣列(200)包括大體平行的一第一組讀取/寫入/控制線(206)。一第二組讀取/寫入/控制線(208)與該第一組(206)垂直且與該第一組線(206)相交。依據一說明性實施例，可規劃交叉點器件(210)形成於相交線之間。該等可規劃交叉點器件(210)將該存取器件(115，第1A圖)與該記憶體元件(120，第1A圖)之功能結合。藉由將此二組件組合成一單一組件，該交叉閂陣列(200)與第1A及1B圖中所說明的該習知的記憶體陣列相比更密集且/或佔據較小平面區域。
依據一說明性實施例，該等可規劃交叉點器件(210)是憶阻器件。憶阻器件展現的是過去電氣條件的一「記憶體」。例如，一憶阻器件可包括一基質材料，該基質材料包含移動摻雜物。此等摻雜物可在一基質內移動以動態地改變一電氣器件的電氣操作。摻雜物的移動可藉由於一適合的基質上施加一規劃電壓而產生。該規劃電壓透過該憶阻基質產生一相對較強的電場且改變該基質內的摻雜物的分佈。在移除該電場之後，該等摻雜物之位置及特性維持穩定直到施加另一規劃電場。一基質內的此等變化摻雜物組態使該器件之電阻或其他特性產生變化。
該憶阻器件藉由施加一較低的讀取電壓而遭讀取，該讀取電壓允許感測該憶阻器件之內部電阻但不產生會導致摻雜物明顯移動的一足夠強的電場。依據一說明性實施例，該憶阻器件展現類似於簫特基(Schottky)二極體的一整流特性。該憶阻器件的狀態可藉由在指定接面上施加一完全正向偏置電壓來讀取同時反向偏置該陣列中的其他憶阻器件以抑制洩漏電流。
第2B圖顯示一說明***叉閂陣列(200)的一等角圖。如上文所討論的，該交叉閂陣列(200)由上覆有一上層近似平行的奈米線(206)的一下層近似平行的奈米線(208)組成。該上層(206)之該等奈米線與該下層(208)之該等奈米線大致垂直，儘管該等層體之間的方向角可改變。該二層奈米線形成一晶格或交叉閂，其中該上層(206)之每一條奈米線覆蓋該下層(208)之所有該等奈米線。依據一說明性實施例，該等憶阻交叉點器件(210)形成於此等交點處的該等交叉奈米線之間。從而，該上層(206)中的每一條線(202)透過一憶阻交叉點器件連接至該下層(208)中的每一條線且反之亦然。
此等憶阻交叉點器件(210)可執行各種功能，包括提供該等奈米線之間的可規劃切換。因為該第一層奈米線(208)中的每一條線與該第二層奈米線(206)中的每一條線相交，在每一交點處放置了一憶阻接面允許該下層(208)中的任何奈米線連接至該上層(206)中的任何線。
依據一說明性實施例，該奈米線交叉閂架構(200)可用以形成一非依電性記憶體陣列。各該憶阻交叉點器件(210)可用以表示資料的一個或一個以上位元。例如，在最簡單的情況下，憶阻交叉點器件(210)可具有兩種狀態：一導通狀態及一非導通狀態。該導通狀態可表示一個二進制「1」且該非傳導狀態可表示一個二進制「0」，或反之亦然。二進制資料可藉由改變該等憶阻交叉點器件(210)之該導通狀態而寫入該交叉閂架構(200)。該二進制資料可接著藉由感測該等憶阻交叉點器件(210)之該狀態來擷取。
儘管第2B圖中的個別奈米線(202、204)以矩形橫截面來顯示，但是奈米線還可具有方形、圓形、橢圓形或更複雜的橫截面。該等奈米線還可具有許多不同寬度或直徑及縱橫比或偏心率。用語「奈米線交叉閂」除了奈米線以外還可指具有一或多層次微米級線、微米級線或具有更大尺寸的線的交叉閂。
該等層體可使用各種技術來製造，包括習知的光蝕刻以及機械奈米壓印技術。可選擇地，奈米線可在包括蘭慕爾-布羅吉(Langmuir-Blodgett)製程的一個或一個以上處理步驟中化學合成且可沈積為多層近似平行的奈米線。也可使用製造奈米線的其他替代技術，諸如，干涉微影術。許多不同類型的導電及半導電奈米線可由金屬及半導體物質，由此等類型的物質的組合體且由其他類型的物質化學合成。一奈米線交叉閂可透過各種不同的方法連接至微米級位址線引線或其他電線以將該等奈米線併入電路。
以上該範例僅為一交叉閂陣列(200)的一個說明性範例。可使用各種其他組態。例如，該交叉閂陣列(200)可併入具有多於兩狀態的憶阻交叉點器件(210)。在另一範例中，交叉閂架構可用以形成基於蘊含邏輯結構及交叉閂的適應電路，諸如人工類神經網路。
依據一說明性實施例，一交叉閂記憶體陣列或其他憶阻器件整合於互補金氧半導體(CMOS)或其他習知的電腦電路中。此CMOS電路可將額外的功能提供給該憶阻器件，諸如，輸入/輸出功能，緩衝、邏輯或其他功能。
第3A圖是顯示一說明性三維多層電路(300)的一圖式，該三維多層電路(300)包括一CMOS層(310)及一上覆交叉閂陣列(305)。如說明書及所附申請專利範圍中所使用的，一交叉閂陣列包括一組上交叉閂線、以一非零角度與該等上交叉閂線相交的一組下交叉閂線，及介於該等交點處的該等線之間的可規劃交叉點器件。例如，該交叉閂陣列(305)包含一組上交叉閂線(320)、一組下交叉閂線(322)及介於該等上交叉閂線(320)與該等下交叉閂線(322)之間的多個可規劃交叉點器件(315)。該交叉閂陣列(305)藉由兩組介層孔(325、330)電氣連接至該下方CMOS層(310)。一第一組介層孔(325)連接至該等下交叉閂線(322)且一第二組介層孔(330)連接至該等上交叉閂線(320)。
第3A圖中所說明的該CMOS層(310)為「區域分佈」而不是「周邊分佈」。區域分佈CMOS電路通常透過其底面來接觸該目標電路。該區域分佈CMOS電路具有超過僅圍繞該目標電路的周邊與其接觸的若干不同優勢。在周邊分佈CMOS電路中，可圍繞該目標電路堆積的該CMOS電路的密度可能成為該電路佈局中的一限制因素。此外，周邊分佈CMOS電路可能產生一組合電路，該組合電路佔據一較大平面區域且控制及輸入/輸出線較長。此導致線電容及電阻的值大，使得該等讀取及寫入功能變慢且能量密集。
相比之下，區域分佈CMOS電路通常在該目標電路下方且可佔據像目標電路那樣大的空間而不增加該組合電路所需的平面區域。此外，藉由使用介層孔將該CMOS電路連接至該上覆目標電路，避免了長連接跡線。由於避免了周邊分佈組態中所固有的長連接跡線，該電路之平面大小及線電容可被最小化。特別的是，區域分佈界面的奈米線長度明顯縮短。這使得奈米線電容及電阻更小，此使得寫入及讀取功能更快且能量更低，也減少了連接至每一條奈米線的器件的數目，從而降低了可能出現的洩漏電流。
第3B圖是顯示用於使該CMOS層(310)及該上覆交叉閂陣列(305)互連的一說明性整合方案的一圖式。該CMOS層(310)由多個CMOS晶胞(335)組成。每一晶胞(335)包含一第一介層孔(325)及一第二介層孔(330)。該CMOS晶胞(335)包括兩個存取器件，每一個對應該晶胞中的每一個介層孔。四組線提供輸入、輸出及控制功能。例如，該組第一介層孔(325)藉由啟動標記有大寫羅馬字母的控制線來遭存取。資料使用標記有小寫希臘字母的該等輸入/輸出線從該組第一介層孔(325)輸入及輸出。相似地，該組第二介層孔(330)藉由啟動標記有小寫羅馬字母的控制線來存取且資料使用標記有***數字的線來輸入/輸出。與該組第二介層孔(330)相關聯的線以虛線來說明以將它們與與該等第一介層孔(325)相關聯的實線區分開。
該等組合CMOS晶胞(335)產生一介層孔陣列，該介層孔陣列分為不同的兩組介層孔，一組第一介層孔(325)及一組第二介層孔(330)。該介層孔陣列從該CMOS層(310)向上穿入該交叉閂陣列(305)，其中每一介層孔(325、330)電氣連接至一交叉閂段(320、322)。依據一說明性實施例，該組第一介層孔(325)在每一段的中點處連接至該等下交叉閂段(320)。相似地，該組第二介層孔(330)在每一段的中點處連接至該等上交叉閂段(322)。一可規劃交叉點器件(315)定位於一上交叉閂段(322)與一下交叉閂段(320)之間的每一交點處。
相同交叉閂陣列中的該等交叉閂段之間的間距可密集達2F
，其中F
是針對用以形成該等段的製程的最小特徵尺寸。例如，在光蝕刻法中，該最小特徵尺寸為幾十奈米。依據一說明性實施例，相同類型的介層孔之間的間距近似為2βF
。此對應於該下方CMOS晶胞的線性尺寸。此處，β為大於1的一無因次數，取決於該CMOS子系統中的晶胞複雜度。該等交叉閂段相對於該介層孔陣列旋轉角度α=arcsin(1/β)使得該等介層孔自然地將線分為長度為β2
2F
的交叉閂段。請注意，因數β不是任意的而是從可能值β=(r 2
+1)1/2
的頻譜中選定的，其中r
是一整數使得線段上的器件的精確數目為r 2
-1β2
。依據一說明性實施例，每一交叉閂陣列中的該域大小與該CMOS晶胞之線性尺寸除以該交叉閂線間距之商的平方成比例。例如，該CMOS晶胞之線性尺寸可以是2βF
且該交叉閂線間距可以是2F
。從而，該域大小可由下式Eq.1來給出。
第3C圖是顯示用以為該等可規劃交叉點器件(315)定址的一說明性構造的一圖式。出於清楚說明的目的，該交叉閂陣列(305)的一選定部分以黑線來繪製。此加深部分包含八個下交叉閂元件(320)及一個上交叉閂段(322)。該上交叉閂段(322)連接至一第二介層孔(332)且與八個下交叉閂段(320)相交。每一下交叉閂段連接至一相對應的第一介層孔(325)。如上文所討論的，一可規劃交叉點器件(315)位於上與下交叉閂段(322、320)之間的每一交點處。該等存取記憶體元件(315)以該上交叉閂段(322)與該下交叉閂段(320)之間的每一交點處的虛線矩形框來說明。
該加深部分表示一單一連通域。此連通域允許該八個可規劃交叉點器件(315)經使用八個第一介層孔(325)及一單一的第二介層孔(332)來定址。位於該交叉閂陣列(305)下方的相對應的該等CMOS晶胞(335)顯示為大的虛線方框，每一個包含用以存取一第一介層孔及一第二介層孔的電路。
如說明書及所附申請專利範圍中所使用的，用語「連通域」指一交叉閂陣列內的一組或一群組導電元件，它們互動以為該交叉閂陣列內的一個或一個以上記憶體元件定址。例如，在第3C圖中，該連通域包括該第二介層孔(332)及所有交叉閂段及第一介層孔，它們用以為位於該上交叉閂段(322)下方的該等記憶體元件(315)定址。
出於說明的目的，該多層電路內的該等組件的相對大小已改變。特別的是，該等交叉閂段(320、322)在比例上遠小於該等CMOS晶胞(335)。依據一說明性實施例，該交叉閂陣列(305)由具有近似5-50奈米之間的最小特徵尺寸的奈米線段組成。在此組態中，一CMOS晶胞(335)上方可具有50至200個交點。如第3C圖中所示，該等可規劃交叉點器件(315)之密度唯有在一介層孔延伸至該交叉閂陣列之處時中斷。從而，針對具有50至200個交點的一CMOS晶胞，介層孔額外負擔失去的空間可能小至1%~2%。由於該多層電路組態的緣故，CMOS存取電路之密度不必與該等交叉閂段之間距匹配。例如，該交叉閂陣列中的該等交叉閂段之角度允許該CMOS存取電路之密度明顯低於該等交叉閂段之該間距。
沿該上交叉閂段(322)的一特定可規劃交叉點器件(315)之定址可藉由使用直接位於該第二介層孔(332)下方的該CMOS晶胞(335)啟動該第二介層孔(332)來執行。該八個第一介層孔(325)其中之一還使用相關聯的CMOS晶胞(335)來致動。此將提供對該上交叉閂段(322)與該選定下交叉閂段(320)之交點處的該可規劃交叉點器件(315)的存取。該可規劃交叉點器件(315)可接著經規劃或讀取。
包含一有限大小及數目的可規劃交叉點器件(315)的一連通域的一優勢包括減小流過其他元件的洩漏電流。洩漏電流是不合需要的電流，其流過除當前被讀取的該元件以外的可規劃交叉點器件(315)。此等洩漏電流可在讀取期間模糊該目標元件的狀態且增加該器件的總電力消耗。
此等連通域在該交叉閂陣列上重複使得每一可規劃交叉點器件(315)可利用一第一介層孔及一第二介層孔的適當啟動來唯一定址。在一交叉閂陣列上重複有限大小的連通域的此方法可擴展。該交叉閂陣列之大小可僅藉由加入更多的連通域而不是增加線長或改變該定址技術來增大。從而，該交叉閂陣列之電氣特性及定址可相對獨立於該交叉閂陣列大小。
為了增加密度及/或減小該積體電路之平面大小，額外的交叉閂陣列可加到該第一交叉閂陣列(305)上面。此等額外交叉閂陣列之整合提出多個挑戰。例如，使用習知的定址技術，單獨的介層孔須連接至每一個別的交叉閂段且額外的CMOS電路須在該多個交叉閂陣列下形成。例如，在具有40個交叉閂陣列的一多層電路中，將受期待的是用於為所有該等交叉閂陣列定址的所有該等介層孔將穿過底部交叉閂陣列。從而，該底部交叉閂陣列之介層孔將是最高的交叉閂陣列的介層孔的40倍且該等可規劃交叉點器件(315)之密度將在該等底層中受損失。此外，因為形成用以為每一記憶體元件唯一定址的大量CMOS晶胞的緣故，該多層電路之總密度可能受損失。額外關注的是針對每一交叉閂陣列，每一層將為不同的且需要唯一一組工具(諸如，用於一光蝕刻製程的遮罩)。此會明顯增加製造的複雜性、產出及成本。
然而，藉由在交叉閂陣列之間移動連通域，已發現的是多個交叉閂陣列可被唯一定址而不需要大量CMOS晶胞或額外的介層孔。第4圖是一說明性多層電路(400)之截面圖，該多層電路(400)包括一CMOS層(310)及多個交叉閂陣列(305、420、425、430)。依據一說明性實施例，多個佈線層(405、410、415)介於連續交叉閂陣列(305、420、425、430)之間。該等第二介層孔(330)作為一垂直行穿過所有該等交叉閂陣列(305、420、425、430)及佈線層(405、410、415)。相比之下，該等第一介層孔(325)之該等位置在每一連續佈線層(405、410、415)中移動。此允許參與為沿著一第一上交叉閂段(322，第3C圖)的可規劃交叉點器件(315)定址的一組第一介層孔(325)用於為該上覆交叉閂陣列中的不同的一組可規劃交叉點器件定址。
依據一說明性實施例，該等可規劃交叉點器件(315)可以是憶阻接面。憶阻接面包括介於相交的交叉閂段之間的一憶阻基質。此等憶阻接面之特性可在交叉閂陣列之間變化。例如，一交叉閂陣列1(305)可具有有一特定基質/摻雜物組合體的憶阻接面且交叉閂陣列2(420)可具有一不同基質/摻雜物組合體。
適合的憶阻基質材料及摻雜物之說明性範例在下文表格1中給出。該表格列出用於每一憶阻組合體的相容主材料、副材料及摻雜物種類。該主材料通常是一高度絕緣化合比化合物。該副材料是用於該主材料的摻雜種類的來源。
在交叉閂陣列之間改變該基質/摻雜物組合體可提供多種益處。依據一說明性實施例，該多層電路(400)用以形成一類神經網路。該CMOS層(310)可類比一生物體；該等介層孔、交叉閂段及其他有線連接可類比樹突及軸突；且該等憶阻接面可類比神經突觸。像該等生物突觸一樣，該等憶阻接面可形成對當前及過去情況敏感的選擇性連接。為了更精確地模仿一生物系統，可期待的是具有對外部刺激更敏感或較不敏感的若干不同類型的憶阻接面。例如，在一交叉閂陣列1(305)，該等憶阻接面可使用具有氧空位摻雜物的一個二氧化鈦基質。在一交叉閂陣列2(420)中，該等憶阻接面可使用具有氧空位摻雜物的一鈦酸鍶基質。該等摻雜物在兩種不同基質中的移動將是不同的且將變化的回應提供給規劃或讀取電壓。
此外或可選擇地，一特定基質材料的形式可以在一交叉閂陣列中或在交叉閂陣列之間改變。例如，該基質材料的一種多晶形式可在一位置中使用而該基質材料的一種非晶形式可在另一位置中使用。摻雜物之移動從整體來說趨向於在多晶基質中較受限制而在非晶基質中較易做到。
該等憶阻接面內的其他元件也可在該等交叉閂陣列之間或之內變化。例如，不同種類的移動離子及/或具有不同功函數的不同電極材料可併入以增加該多層電路之功能性及靈活性。
將憶阻接面併入的交叉閂架構之優勢包括簡便的構造，由於特徵尺寸最小而得來的高密度、用於延長時間段的穩定記憶體，及其他優勢。
第5A圖是顯示用以提供一上覆交叉閂陣列中的唯一定址的一組第一介層孔(325)的一偏移的一圖式。在一交叉閂陣列1(305)中，該八個第一介層孔(325)結合一第二介層孔(332)來提供定址。在一佈線層中，該組第一介層孔(325)偏移來結合一不同的第二介層孔(334)來提供定址。在交叉閂陣列2(420)中，該等第一介層孔(325)連接至與一不同的上交叉閂段相交的不同的一組下交叉閂段。從而，為了將與第二介層孔A(332)相關聯的一可規劃交叉點器件定址，該第二介層孔A(332)將受啟動且該八個第一介層孔(325)中的一介層孔將受啟動。在交叉閂陣列2(420)中，該等第一介層孔(325)用以將與第二介層孔B(334)相關聯的可規劃交叉點器件定址。
藉由在交叉閂陣列之間使該等第一介層孔(325)偏移，不需要額外的介層孔來為上覆交叉閂陣列定址。例如，不管存在2個交叉閂陣列或是30個交叉閂陣列，該等第一及第二介層孔的數目依然不變。此外，該等佈線層中的該偏移使用僅一個第一介層孔及一個第二介層孔的一組合來提供對每一可規劃交叉點器件的唯一存取。此允許該CMOS存取電路維持簡單緊湊。而且，此設計可與與現存的現場可規劃閘極陣列(FPGA)存取演算法非常類似的存取演算法一起使用。依據一說明性實施例，該等跡線(510)在整個佈線層上的大小及幾何形狀基本一致。而且，該佈線層及交叉閂陣列之佈局可能在層與層之間基本一致。此使製造該等多層電路的成本明顯節約因為僅一組工具(諸如遮罩、奈米壓印圖案等)需經構建以形成具有任意數目的交叉閂陣列的一多層電路。
第5B圖是顯示用以使一第一介層孔(325)組偏移以將唯一定址提供給一上覆交叉閂陣列的一佈線層的一說明性實施例的一圖式。多條跡線(510)連接至交叉閂陣列1中的各該下交叉閂段(320)的一端。此等跡線接著連接至交叉閂陣列2(420)中的新的一組偏移下交叉閂段。
第6圖是一說明性佈線層1(405)的一部分的一圖式。如上文所描述的，該佈線層1(405)將一交叉閂陣列1連通域(500)映射至一偏移交叉閂陣列2連通域(505)，如黑箭頭所示。該佈線層(405)包括多條相同跡線(510)，該等跡線使整組第一介層孔偏移至新的偏移位置。這將該等第一介層孔與不同的第二介層孔配對且提供對交叉閂陣列2中的可規劃交叉點器件的唯一存取。
依據一說明性實施例，該等跡線(510)具有一正交形狀，其不幹擾該等第二介層孔延伸透過該佈線層(405)的區域。該等跡線之該正交形狀適應光學蝕刻製程且可有助於該製造過程。該等跡線可具有其他形狀，包括曲綫或直線幾何形狀。因為該等跡線不干擾該等第二介層孔，所以該等第二介層孔可繼續呈穿過各種層體的一柱狀形式。
第7圖是具有N2
×N2
個晶胞的一虛擬(或邏輯)交叉閂內的記憶體位址之連接及存取的一示意圖，其包含該多級積體電路中的所有真實的交叉閂，每一交叉閂包含β2 N 2
個實體記憶體晶胞。2xN
條資料/控制線(701)形成的一組為包含在該CMOS層(310，第4圖)內的存取器件(705)定址，且2xN條資料/控制線形成的另一組為第二組的N 2
個存取器件定址。該二組N 2
個介層孔(707)(一組用於堆疊交叉閂中的多條底部線段且另一組用於多條頂部線段)源於該CMOS層(310，第4圖)且藉由使用該二組2×N
條資料/控制線(701)來選定。該介層孔(707)透過該多層結構的連通顯示為從每一介層孔延伸的一水平或垂直線。在該圖式之該等水平與垂直線之間的各種交點處，一圓圈說明存在一實體晶胞或可規劃交叉點器件。包含在交叉閂陣列1內的該等可規劃交叉點器件(710)以該圓圈內的多條水平線來說明且包含在交叉閂陣列2內的該等可規劃交叉點器件(715)是開放式圓圈。
理論上可堆疊且使每一層中的所有該等晶胞仍經唯一定址的最大層數M為M=N 2
/β2
。此使得為極大量層體定址是可能的且因而可為大面積密度的晶胞定址。例如，若N為1024且β為32，則M為1024。針對N及β的實際值，此方案可在超過1000個交叉閂陣列中為每一晶胞唯一定址，且仍具有未使用的大量位址。此在理論上可能產生具有高達千萬億位元(1015
)每平方公分的一位元密度的一記憶體/儲存器件。實際上，此數目將更小且可經定址的層數將受限因為該等交叉點器件由於邊緣效應而丟失。
如第7圖中所示，可存在大量多餘的位址空間。此多餘位址空間近似可用定址位置(N4
)與該等交叉點器件使用的定址位置的總數(交叉點層×β 2 N 2
)之間的差。依據一說明性實施例，此多餘位址空間可用於誤差、缺陷及故障防護。
第8圖是具有四個交叉閂陣列(810、815、820、825)的一說明性多層電路(800)的一圖式。一CMOS存取電晶體(805)位於該多層電路(800)之基底處。該CMOS存取電晶體(805)提供對一第一介層孔(830)及一第二介層孔(835)的選擇性存取。該等介層孔(830、835)筆直向上延伸穿過該等交叉閂陣列(810、815、820、825)。
依據一說明性實施例，此多層電路(800)可經構建而不需佈線層但仍為每一記憶體元件唯一定址。此藉由改變每一層中的該連通域來完成使得所有器件經唯一存取。例如，在層體1(810)中，附接至該第二介層孔(835)的該交叉閂段可正向延伸以與一第一組垂直交叉閂段相交。在下一層中，該第二介層孔(835)可反向延伸以與一第二組垂直交叉閂段相交，等等。相似地，附接至該第一介層孔(830)的該交叉閂段之延伸方向可變化以與各組垂直交叉閂段連接來為該可規劃交叉點器件唯一定址。在第8圖右側，一串虛線框顯示每一層的連通域。
第9圖是用以構建一多層積體電路的一說明性方法的一圖式。依據一說明性實施例，該方法包括形成一CMOS層及以一鈍化/電氣絕緣層覆蓋該CMOS層之上表面(步驟900)。多個介層孔連接至該CMOS層且透過該電氣絕緣層延伸(步驟910)。此等介層孔提供對該下方CMOS層的電氣存取。接著一第一交叉閂陣列形成。依據一說明性實施例，該交叉閂陣列包括介於相交的交叉閂段之間的憶阻接面。此等交叉閂段電氣連接至該等介層孔(步驟920)。接著，一佈線層在該第一交叉閂陣列上形成。該佈線層藉由使一組第一介層孔偏移同時允許一組第二介層孔垂直穿過該佈線層來移動該等介層孔之連通域(步驟930)。一第二交叉閂陣列在該佈線層上形成且該第二交叉閂陣列內的該等交叉閂段電氣連接至自該佈線層產生的該等介層孔。此形成該第二交叉閂陣列中的連通域，該等連通域相對於該第一交叉閂陣列中的該等連通域來移動(步驟940)。此過程可藉由繼續形成佈線層及交叉閂陣列來重複直到形成所期待的電路(步驟950)。
上述該三維多層電路可在各種應用中使用。例如，該多層電路可在密度很高的一記憶體中使用來替代用於運算應用的動態隨機存取記憶體；併入一高密度可攜式儲存裝置來替代用於蜂巢式電話、攝影機、網路圖書及其他可攜式應用的快閃記憶體及其他可移除儲存裝置；用在密度很高的一儲存媒體中以替代硬磁碟及其他形式的永久或半永久數位資料儲存器；及/或用在整合於一電腦處理晶片頂部的密度很高的一快取記憶體或其他記憶體上來替代靜態隨機存取記憶體。
總之，上述該三維多層電路是CMOS電路與交叉閂陣列的一混合體，其在數位記憶體中提供較高密度，大幅度改進現場可規劃邏輯元件的密度，且在仿生適應電路中具有大量應用。藉由在一交叉閂間***一橫向佈線層，可以使連接點橫向移動至一組介層孔，因此能夠對每一交叉閂陣列中的所有連通域進行存取。該介層孔偏移技術可用以整合任何數目的交叉閂陣列。針對有限數目的一層體，該等連通域可藉由利用對稱操作而非任何中間佈線層來移動。
前述說明僅被呈現用以說明及描述所述的該等原理之實施例及範例。此說明不是詳盡無遺或不企圖將此等原理限制為所揭露的任何明確形式。根據上述教示，許多修改及變化是可能的。
100．．．二維記憶體電路/記憶體電路
105．．．資料輸入/輸出線/線/選定輸入/輸出線
110．．．控制線/線
115．．．存取器件
120．．．記憶體元件
125．．．記憶體晶胞
200．．．交叉閂陣列/奈米線交叉閂架構/交叉閂架構
202、204．．．線/奈米線
206．．．第一組讀取/寫入/控制線/上層奈米線/上層/第一層奈米線
208．．．第二組讀取/寫入/控制線/下層奈米線/下層/第二層奈米線
210．．．可規劃交叉點器件/憶阻交叉點器件
300．．．三維多層電路
305．．．交叉閂陣列/交叉閂陣列1
310．．．CMOS層/下方CMOS層
315．．．可規劃交叉點器件/存取記憶體元件
320．．．上交叉閂線/交叉閂段/下交叉閂段/下交叉閂元件/交叉閂陣列1中的下交叉閂段
322．．．下交叉閂線/交叉閂段/上交叉閂段
325、830．．．第一介層孔/介層孔
330、835．．．第二介層孔/介層孔
332．．．第二介層孔/第二介層孔A
334．．．第二介層孔/第二介層孔B
335‧‧‧CMOS晶胞/晶胞/組合CMOS晶胞
400‧‧‧多層電路/電路
405‧‧‧佈線層1
410‧‧‧佈線層2
415‧‧‧佈線層3
420‧‧‧交叉閂陣列2
425‧‧‧交叉閂陣列3
430‧‧‧交叉閂陣列4
500‧‧‧交叉閂陣列1連通域
505‧‧‧偏移交叉閂陣列2連通域
510‧‧‧跡線
701‧‧‧2×N條資料/控制線
705‧‧‧存取器件
707‧‧‧N2
個介層孔/介層孔
710‧‧‧交叉閂陣列1內的可規劃交叉點器件
715‧‧‧交叉閂陣列2內的該等可規劃交叉點器件
800‧‧‧多層電路
805‧‧‧CMOS存取電晶體
810‧‧‧交叉閂陣列/層體1
810、815、820、825‧‧‧交叉閂陣列
900~950‧‧‧步驟
α‧‧‧介層孔陣列旋轉角度
2F、2βF‧‧‧間距
第1A圖是依據本文所描述的原理的一實施例的一個二維記憶體電路的一說明性實施例的一圖式。
第1B圖是依據本文所描述的原理的一實施例的第1A圖之該說明性二維記憶體電路圖內的互連的一圖形表示。
第2A圖是依據本文所描述的原理的一實施例的一交叉閂陣列的一圖式。
第2B圖是依據本文所描述的原理的一實施例的一交叉閂陣列的一透視圖。
第3A圖是依據本文所描述的原理的一實施例，顯示包括一交叉閂陣列及一互補金氧半導體(CMOS)層的一說明性多層電路的一截面的一圖式。
第3B圖是依據本文所描述的原理的一實施例，顯示用以使該CMOS層與該上覆交叉閂陣列互連的一說明性整合方案的一圖式。
第3C圖是依據本文所描述的原理的一實施例，顯示一分段交叉閂陣列的一說明性實施例的一圖式。
第4圖是依據本文所描述的原理的一實施例的包括一CMOS層及多個交叉閂陣列的一說明性多層電路的截面圖。
第5A圖是依據本文所描述的原理的一實施例顯示的一連通域的一偏移的一圖式，該連通域的偏移對一上覆交叉閂陣列提供唯一定址。
第5B圖是依據本文所描述的原理的一實施例顯示的一佈線層的一說明性實施例的一圖式，該佈線層用以使一連通域偏移以對一上覆交叉閂陣列提供唯一定址。
第6層是依據本文所描述的原理的一說明性實施例的一說明性佈線層的一圖式。
第7圖是依據本文所描述的原理的一說明性實施例的一多級積體電路內的交叉閂節點的連接及存取的一示意圖。
第8圖是依據本文所描述的原理的一說明性實施例的具有四個交叉閂陣列的一說明性積體電路的一圖式。
第9圖是依據本文所描述的原理的一說明性實施例用以構建一多層積體電路的一說明性方法的一圖式。
305‧‧‧交叉閂陣列/交叉閂陣列1
310‧‧‧CMOS層/下方CMOS層
315‧‧‧可規劃交叉點器件/存取記憶體元件
325‧‧‧第一介層孔/介層孔
330‧‧‧第二介層孔/介層孔
400‧‧‧多層電路/電路
405‧‧‧佈線層1
410‧‧‧佈線層2
415‧‧‧佈線層3
420‧‧‧交叉閂陣列2
425‧‧‧交叉閂陣列3
430‧‧‧交叉閂陣列4
Claims (15)
- 一種三維多層電路，包含：一介層孔陣列，包含一組第一介層孔及一組第二介層孔；一區域分佈CMOS層，經組配以選擇性地為該組第一介層孔及該組第二介層孔定址；至少兩個交叉閂陣列，經組配以覆蓋在該區域分佈CMOS層上，該至少兩交叉閂陣列中之各者包含多數個相交的交叉閂段；及可規劃交叉點器件，經組配介於該等相交的交叉閂段之間，該介層孔陣列連接至該等交叉閂段使得各該可規劃交叉點器件可使用一第一介層孔及一第二介層孔來被唯一接取。
- 如申請專利範圍第1項所述之電路，進一步包含一居間佈線層，經組配以使該組第一介層孔的一連通域在連續的交叉閂陣列之間偏移。
- 如申請專利範圍第2項所述之電路，其中一第一交叉閂陣列中的一第一連通域藉由該佈線層來偏移使得一第二交叉閂陣列中的一第二連通域與該第一連通域相鄰但不重疊。
- 如申請專利範圍第2項所述之電路，其中該佈線層包含具有正交路線的跡線，每一跡線的一第一端經組配以附接至一第一交叉閂陣列中的一交叉閂段的一第一端且每一跡線的一第二端附接至向上延伸至一第二交叉閂 陣列中的一介層孔。
- 如申請專利範圍第2項所述之電路，進一步包含多個佈線層，該多個佈線層的一佈局對於每一佈線層而言實質上是一致的；且該至少二交叉閂陣列之該佈局對於每一交叉閂陣列而言大致一致。
- 如申請專利範圍第1項所述之電路，其中相同的交叉閂陣列使用對稱操作彼此堆疊以使固定位置的介層孔能夠為各該交叉閂陣列中的每一交叉點器件獨特地定址。
- 如申請專利範圍第1項所述之電路，其中一固定組第一介層孔接取連接至一第一交叉閂陣列中的一第二介層孔的可規劃交叉點器件且相同的該固定組第一介層孔經組配以接取連接至一第二交叉閂陣列中的一不同的第二介層孔的可規劃交叉點器件。
- 如申請專利範圍第1項所述之電路，其中該等可規劃交叉點器件為憶阻式接面。
- 如申請專利範圍第8項所述之電路，其中該等憶阻式接面的一組成在該至少二交叉閂陣列之間變化。
- 如申請專利範圍第1項所述之電路，其中該至少二交叉閂陣列內的該等可規劃交叉點器件經組配以選擇性地連接下方CMOS電路元件以產生一現場可規劃電路。
- 如申請專利範圍第1項所述之電路，其中該組第二介層孔經組配以形成垂直穿過該三維多層電路之層體的電氣傳導柱體。
- 如申請專利範圍第1項所述之電路，其中每一交叉閂陣 列中的一連通域大小與CMOS晶胞的一線性尺寸除以交叉閂線間距的商之平方成比例。
- 如申請專利範圍第1項所述之電路，其中CMOS接取電路之密度與該等交叉閂段之間距不匹配。
- 如申請專利範圍第1項所述之電路，其中當該三維多層電路中交叉閂陣列的數目增加時該介層孔陣列中介層孔的數目不增加，其中各該交叉閂陣列中的連通域是獨特的。
- 一種用以構建多層電路的方法，包含以下步驟：形成一CMOS層，該CMOS層之上表面由一電氣絕緣層覆蓋；形成連接至該CMOS層的介層孔，該等介層孔延伸穿過該電氣絕緣層；形成一第一交叉閂陣列，該第一交叉閂陣列包含介於相交的交叉閂段之間的憶阻式接面，該等交叉閂段電氣連接至該等介層孔；在該第一交叉閂陣列上形成一佈線層，該佈線層經組配以移轉該等介層孔的一連通域；在該佈線層上形成一第二交叉閂陣列，該第二交叉閂陣列包含相交的交叉閂段，該等交叉閂段電氣連接至該等介層孔且具有一移轉連通域。
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