TWI805469B - 半導體晶片及序列檢查電路 - Google Patents

Abstract

一種半導體晶片，包含一實體層以及一處理電路。該實體層包含至少一序列檢查電路以及至少一訊號傳輸路徑，其中該至少一序列檢查電路用以根據一時脈訊號以及經由該至少一訊號傳輸路徑傳輸的至少一測試資料訊號產生至少一測試結果訊號，且該時脈訊號未經由該至少一訊號傳輸路徑傳輸。該處理電路電性耦接於該實體層，並用以根據該至少一測試結果訊號的電壓位準判斷該至少一訊號傳輸路徑的運作狀態。

Description

半導體晶片及序列檢查電路

本揭示內容係有關於一種半導體晶片，且特別是指一種包含序列檢查電路的半導體晶片。

在高頻寬記憶體的規範中，指令/位址實體層（command/address PHY，CAPHY）被設計為僅有傳輸端，而沒有接收端。因此，在可測試性設計（design for testability，DFT）中，指令/位址實體層沒有像資料位元組實體層（data quadword PHY，DQPHY）一樣有資料回送式樣（loopback pattern）的機制，以供測試檢驗。有鑑於此，有必要對現有設計進行改善，以滿足要求。

本揭示內容的一態樣為一半導體晶片。該半導體晶片包含一實體層以及一處理電路。該實體層包含至少一序列檢查電路以及至少一訊號傳輸路徑，其中該至少一序列檢查電路用以根據一時脈訊號以及經由該至少一訊號傳輸路徑傳輸的至少一測試資料訊號產生至少一測試結果訊號，且該時脈訊號未經由該至少一訊號傳輸路徑傳輸。該處理電路電性耦接於該實體層，並用以根據該至少一測試結果訊號的電壓位準判斷該至少一訊號傳輸路徑的運作狀態。

本案的另一態樣為一序列檢查電路。該序列檢查電路用以檢查經由一實體層的一訊號傳輸路徑傳輸的一測試資料訊號，並包含一第一移位暫存器電路、一第二移位暫存器電路以及一輸出端邏輯閘。該第一移位暫存器電路用以根據一時脈訊號的複數個上升緣對該測試資料訊號的一資料序列進行第一次檢查，以輸出一第一檢查結果訊號。該第二移位暫存器電路用以根據該時脈訊號的複數個下降緣對該測試資料訊號的該資料序列進行第二次檢查，以輸出一第二檢查結果訊號。該輸出端邏輯閘用以根據該第一檢查結果訊號的電壓位準以及該第二檢查結果訊號的電壓位準輸出一測試結果訊號，其中該測試結果訊號用以指示該訊號傳輸路徑的運作狀態。其中該時脈訊號未經由該至少一訊號傳輸路徑傳輸。

藉由序列檢查電路，本揭示內容的半導體晶片可在時脈訊號與測試資料訊號原本匹配的時序消失的情況下建立一個適用於指令/位址實體層的資料回送式樣機制，以提升可測試性設計的覆蓋範圍。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。

關於本文中所使用之「耦接」或「連接」，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

為了方便說明起見，本案說明書和圖式中使用的元件符號中的小寫英文索引1~n，只是為了方便指稱個別的元件，並非有意將前述元件的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件符號時沒有指明該元件符號的索引，則代表該元件符號是指稱所屬元件群組中不特定的任一元件。例如，元件符號11[1]指稱的對象是訊號產生電路11[1]，而元件符號11指稱的對象則是訊號產生電路11[1]~11[n]中不特定的任意訊號產生電路。

請參閱第1圖，第1圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片100的方塊圖。於一些實施例中，如第1圖所示，半導體晶片100包含一處理電路10以及一實體層（physical layer，PHY）20。具體而言，處理電路10可藉由系統單晶片（SoC）來實現，且實體層20可藉由指令/位址實體層（command/address PHY，CAPHY）來實現。

首先，詳細說明處理電路10及實體層20的結構。於一些實施例中，處理電路10包含至少一訊號產生電路11。舉例來說，於第1圖的實施例中，處理電路10包含n個訊號產生電路11[1]~11[n]，其中n為大於1的正整數。

於一些實施例中，n個訊號產生電路11[1]~11[n]彼此具有相同的結構，但本揭示內容並不以此為限。為簡化說明，以下將以訊號產生電路11[1]為例詳細說明訊號產生電路11的結構。如第1圖所示，訊號產生電路11[1]包含複數個序列產生電路110[1]~110[4]，但本揭示內容並不以此為限。具體而言，序列產生電路110[1]~110[4]各自藉由一偽隨機二進位序列（Psuedo Random Binary Sequence，PRBS）產生器來實現。PRBS產生器的結構為本揭示內容所屬技術領域中具通常知識者所熟知，故不在此贅述。

於一些實施例中，實體層20電性耦接於處理電路10，並包含至少一邏輯電路21、至少一輸入輸出（input/output，I/O）電路23以及一鎖相迴路（phase lock loop，PLL）電路25。舉例來說，於第1圖的實施例中，實體層20包含n個邏輯電路21[1]~21[n]以及n個輸入輸出電路23[1]~23[n]。如第1圖所示，多個邏輯電路21[1]~21[n]分別電性耦接於多個輸入輸出電路23[1]~23[n]，且亦分別電性耦接於多個訊號產生電路11[1]~11[n]。此外，鎖相迴路電路25耦接於多個邏輯電路21[1]~21[n]。

於一些實施例中，n個邏輯電路21[1]~21[n]彼此具有相同的結構，但本揭示內容並不以此為限。為簡化說明，以下將以邏輯電路21[1]為例說明邏輯電路21的結構。如第1圖所示，邏輯電路21[1]包含一序列檢查電路210以及一子邏輯電路212，且子邏輯電路212耦接於訊號產生電路11[1]。具體而言，子邏輯電路212可藉由一並行-串列（parallel-to-serial）轉換電路來實現。並行-串列轉換電路的結構為本揭示內容所屬技術領域中具通常知識者所熟知，故不在此贅述。對應於藉由PRBS產生器來實現的序列產生電路110，序列檢查電路210可藉由一PRBS檢查器來實現。序列檢查電路210的結構將於後續段落中搭配第2圖詳細說明。

於一些實施例中，n個輸入輸出電路23[1]~23[n]彼此亦具有相同的結構，但本揭示內容並不以此為限。具體而言，多個輸入輸出電路23[1]~23[n]中的每一者包含一發射路徑（圖中未示）以及一接收路徑（圖中未示）。輸入輸出電路23的結構為本揭示內容所屬技術領域中具通常知識者所熟知，故不在此贅述。

請參閱第2圖，第2圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路210的電路圖。於一些實施例中，如第2圖所示，序列檢查電路210包含一第一移位暫存器電路SR1、一第二移位暫存器電路SR2、一第一閂鎖電路LH1、一第二閂鎖電路LH2以及一輸出端邏輯閘LG_o。具體而言，第一閂鎖電路LH1耦接於第一移位暫存器電路SR1的一輸出端及輸出端邏輯閘LG_o的一第一輸入端之間，且第二閂鎖電路LH2耦接於第二移位暫存器電路SR2的一輸出端及輸出端邏輯閘LG_o的一第二輸入端之間。

此外，雖未繪示於第2圖中，應當理解，第一移位暫存器電路SR1的一資料輸入端及第二移位暫存器電路SR2的一資料輸入端耦接於第1圖中的輸入輸出電路23，第一移位暫存器電路SR1的一時脈輸入端及第二移位暫存器電路SR2的一時脈輸入端耦接於第1圖中的鎖相迴路電路25，且輸出端邏輯閘LG_o的一輸出端耦接於第1圖中的處理電路10。

於一些實施例中，如第2圖所示，第一移位暫存器電路SR1包含複數個第一正反器FF1[1]~FF1[7]、一第一邏輯閘LG1、一第二正反器FF2以及一第二邏輯閘LG2。多個第一正反器FF1[1]~FF1[7]序列連接。第一邏輯閘LG1耦接於第一正反器FF1[6]的一資料輸出端、第一正反器FF1[7]的一資料輸出端及第二正反器FF2的一資料輸入端。第二邏輯閘LG2耦接於第一正反器FF1[1]的一資料輸出端及第二正反器FF2的一資料輸出端。

於一些實施例中，如第2圖所示，第二移位暫存器電路SR2包含複數個第三正反器FF3[1]~FF3[7]、一第三邏輯閘LG3、一第四正反器FF4以及一第四邏輯閘LG4。多個第三正反器FF3[1]~FF3[7]序列連接。第三邏輯閘LG3耦接於第三正反器FF3[6]的一資料輸出端、第三正反器FF3[7]的一資料輸出端及第四正反器FF4的一資料輸入端。第四邏輯閘LG4耦接於第三正反器FF3[1]的一資料輸出端及第四正反器FF4的一資料輸出端。

於第2圖的實施例中，第一邏輯閘LG1、第二邏輯閘LG2、第三邏輯閘LG3與第四邏輯閘LG4各自可藉由一互斥或（XOR）閘來實現，而輸出端邏輯閘LG_o可藉由一及（AND）閘來實現。然而，本揭示內容並不以此為限。舉例來說，於其他實施例中，第一邏輯閘LG1與第三邏輯閘LG3各自可藉由互斥或（XOR）閘來實現，第二邏輯閘LG2與第四邏輯閘LG4各自可藉由一反互斥或（XNOR）閘來實現，而輸出端邏輯閘LG_o可藉由一反或（NOR）閘來實現。

於一些實施例中，半導體晶片100用以電性耦接於一記憶體電路（未示於第1圖中）。如此一來，處理電路10可透過實體層20發送指令訊號及/或位址訊號至記憶體電路。於一些實施例中，會利用處理電路10在半導體晶片100進行封裝以前對實體層20進行測試，以防止因為實體層20的不正常運作而導致記憶體電路接收到錯誤的訊號。以下將詳細說明處理電路10對於實體層20的測試操作。

請再次參閱第1圖，於一些實施例中，序列產生電路110用以根據預先設定好的一種子值（或一初始值）產生一第一資料序列SP。舉例來說，序列產生電路110[1]用以根據第一種子值產生第一資料序列SP[1]，序列產生電路110[2]用以根據第二種子值產生第一資料序列SP[2]，序列產生電路110[3]用以根據第三種子值產生第一資料序列SP[3]，且序列產生電路110[4]用以根據第四種子值產生第一資料序列SP[4]。應當理解，第一種子值、第二種子值、第三種子值及第四種子值可全部相同或全部不相同，亦可部分相同且部分不相同。據此，第一資料序列SP[1]~SP[4]可全部相同或全部不相同，亦可部分相同且部分不相同。

於一些實施例中，第一資料序列SP具有複數個資料值，且每個資料值可為邏輯「1」或邏輯「0」。換言之，第一資料序列SP可由邏輯「1」及邏輯「0」排列組成。值得注意的是，在序列產生電路110輸出2 ^M-1個資料值後，序列產生電路110下一次所輸出的2 ^M-1個資料值將與先前輸出的2 ^M-1個資料值有相同的排列，其中M為PRBS產生器的階數（例如：4、7、15、23、31等）。應當理解，在已知種子值及PRBS產生器的階數的情況下，第一資料序列SP的多個資料值是可預測的。

請參閱第3圖，第3圖為根據本揭示內容的一些實施例所繪示的半導體晶片100內的多個訊號的時序圖。於一些實施例中，藉由設定第一種子值、第二種子值、第三種子值及第四種子值，訊號產生電路11[1]相當於經由多個序列產生電路110[1]~110[4]將一參考資料序列SS的多個資料值平行輸出。以參考資料序列SS中的前七個資料值（於第3圖中以編號(1)~(7)表示）為例，隨著一時脈訊號CK中一脈衝的觸發，參考資料序列SS中編號(1)~(4)的資料值經多個序列產生電路110[1]~110[4]平行輸出。又，隨著時脈訊號CK中次一脈衝的觸發，參考資料序列SS中編號(3)~(7)的資料值及未被以編號表示的第八個資料值經多個序列產生電路110[1]~110[4]平行輸出。此外，應當理解，多個第一資料序列SP的數量及多個序列產生電路110的數量可依據需求改變，並不限於第1或3圖中的4個。舉例來說，於一些實施例中，訊號產生電路11包含至少一個序列產生電路110，並用以產生至少一個第一資料序列SP。

於一些實施例中，如第1圖所示，鎖相迴路電路25用以根據時脈訊號CK產生另一時脈訊號XCK至多個邏輯電路21[1]~21[n]。如第3圖所示，時脈訊號CK具有一週期T1，時脈訊號XCK則具有另一週期T2，且週期T1大於週期T2。換言之，時脈訊號XCK的頻率比時脈訊號CK的頻率還高。於一些實施例中，時脈訊號XCK與時脈訊號CK之間的頻率差異對應於第一資料序列SP的數量。舉例來說，第1圖中第一資料序列SP的數量為4個，而第3圖中時脈訊號XCK的頻率則對應地為時脈訊號CK的頻率的4倍，但本揭示內容並不限於此。

於一些實施例中，子邏輯電路212用以接收至少一第一資料序列SP，以輸出一第二資料序列CA_o。如第1圖所示，子邏輯電路212用以接收多個第一資料序列SP[1]~SP[4]，並用以根據時脈訊號XCK將平行輸入的多個第一資料序列SP[1]~SP[4]轉換為串列輸出的第二資料序列CA_o。於一些實施例中，如第3圖所示，第二資料序列CA_o的多個資料值的排序與參考資料序列SS的多個資料值的排序實質上相同。第二資料序列CA_o與參考資料序列SS的差異僅在於資料值的輸出頻率。

於一些實施例中，輸入輸出電路23用以透過前述發射路徑接收第二資料序列CA_o，並用以透過前述接收路徑將第二資料序列CA_o作為一第三資料序列CA_i傳輸至序列檢查電路210。注意的是，輸入輸出電路23的接收路徑通常被關閉或禁能，且僅在實體層20的測試期間被開啟或致能。

由上述說明可知，當子邏輯電路212及輸入輸出電路23正常運作時，第二資料序列CA_o的多個資料值的排序及第三資料序列CA_i的多個資料值的排序將與參考資料序列SS的多個資料值的排序實質上相同。此外，當子邏輯電路212及輸入輸出電路23中的至少一者不正常運作時，第三資料序列CA_i的多個資料值的排序則可能與參考資料序列SS的多個資料值的排序不相同。

值得注意的是，如第1圖所示，本揭示內容的序列檢查電路210可檢查經由子邏輯電路212及輸入輸出電路23傳輸的第三資料序列CA_i，以產生一測試結果訊號ERR至處理電路10。如此一來，處理電路10可根據測試結果訊號ERR判斷實體層20的子邏輯電路212及輸入輸出電路23的運作狀態。

請再次參閱第2圖，序列檢查電路210用以接收第三資料序列CA_i及時脈訊號XCK。於一些實施例中，子邏輯電路212及/或輸入輸出電路23可能受製程、電壓及/或溫度影響而使時脈訊號XCK與第三資料序列CA_i原本匹配的時序消失。值得注意的是，序列檢查電路210用以藉由第一移位暫存器電路SR1與第二移位暫存器電路SR2根據時脈訊號XCK的複數個上升緣（rising edge）以及複數個下降緣（falling edge）對第三資料序列CA_i的資料序列進行兩次檢查。如此一來，本揭示內容的序列檢查電路210可避免因為時脈訊號XCK與第三資料序列CA_i原本匹配的時序消失而錯誤地檢查第三資料序列CA_i的資料序列。

具體而言，第一移位暫存器電路SR1用以接收第三資料序列CA_i及時脈訊號XCK，並用以根據時脈訊號XCK的多個上升緣檢查第三資料序列CA_i的資料序列（即，第一次檢查），以輸出一第一檢查結果訊號ERR_r。第二移位暫存器電路SR2用以接收第三資料序列CA_i及與時脈訊號XCK反相的另一時脈訊號（圖中未示），其中所述另一時脈訊號可經由一反（NOT）閘IVT對時脈訊號XCK進行反相操作而產生。據此，第二移位暫存器電路SR2用以根據時脈訊號XCK的多個下降緣檢查第三資料序列CA_i的資料序列（即，第二次檢查），以輸出一第二檢查結果訊號ERR_f。

於一些實施例中，第一移位暫存器電路SR1中的多個第一正反器FF1[1]~FF1[7]用以根據時脈訊號XCK的多個上升緣依次暫存第三資料序列CA_i的資料序列的多個資料值。以下將以第4圖的實施例為例進行說明。請參閱第4圖，第4圖為根據本揭示內容的一些實施例所繪示的序列檢查電路210於一第一時間t1的電路圖。又如第3圖所示，第一時間t1對應於時脈訊號XCK的多個上升緣中的一者。於第一時間t1，多個第一正反器FF1[1]~FF1[7]各自暫存第三資料序列CA_i的多個資料值中的一對應者。舉例來說，如第4圖所示，第一正反器FF1[1]暫存邏輯「1」，第一正反器FF1[2]暫存邏輯「1」，第一正反器FF1[3]暫存邏輯「0」，第一正反器FF1[4]暫存邏輯「0」，第一正反器FF1[5]暫存邏輯「0」，第一正反器FF1[6]暫存邏輯「0」，且第一正反器FF1[7]暫存邏輯「0」。

又如第4圖所示，第一邏輯閘LG1用以根據第一正反器FF1[6]及第一正反器FF1[7]於第一時間t1所暫存的資料值（即，2個邏輯「0」）計算一第一計算邏輯值（即，邏輯「0」）。

此外，第二正反器FF2用以根據時脈訊號XCK的多個上升緣暫存第一邏輯閘LG1所計算的第一計算邏輯值。舉例來說，於第一時間t1，第二正反器FF2暫存第一邏輯閘LG1在第一時間t1之前所計算的邏輯「1」，而第一邏輯閘LG1於第一時間t1所計算的邏輯「0」還未被第二正反器FF2儲存。

請參閱第5圖，第5圖為根據本揭示內容的一些實施例所繪示的序列檢查電路210於一第二時間t2的電路圖。又如第3圖所示，第二時間t2在第一時間t1之後，並對應於時脈訊號XCK的多個上升緣中的另一者。於第二時間t2，多個第一正反器FF1[1]~FF1[7]各自暫存其資料輸入端所接收的資料值（亦為第三資料序列CA_i的多個資料值中的一對應者）。舉例來說，如第5圖所示，第一正反器FF1[1]暫存第三資料序列CA_i於第二時間t2的資料值（即，如第3圖所示的邏輯「0」），第一正反器FF1[2]暫存第一正反器FF1[1]於第一時間t1所暫存的邏輯「1」，第一正反器FF1[3]暫存第一正反器FF1[2]於第一時間t1所暫存的邏輯「1」，第一正反器FF1[4]暫存第一正反器FF1[3]於第一時間t1所暫存的邏輯「0」，第一正反器FF1[5]暫存第一正反器FF1[4]於第一時間t1所暫存的邏輯「0」，第一正反器FF1[6]暫存第一正反器FF1[5]於第一時間t1所暫存的邏輯「0」，且第一正反器FF1[7]暫存第一正反器FF1[6]於第一時間t1所暫存的邏輯「0」。

於第二時間t2，第二正反器FF2亦暫存第一邏輯閘LG1於第一時間t1所計算的第一計算邏輯值（即，邏輯「0」）。此外，第二邏輯閘LG2用以根據第一計算邏輯值與第一正反器FF1[1]於第二時間t2所暫存的資料值（即，邏輯「0」）計算一第一驗證邏輯值（即，邏輯「0」）作為第一檢查結果訊號ERR_r。

總而言之，第一邏輯閘LG1依據多個第一正反器FF1[1]~FF1[7]中的一者（例如，第一正反器FF1[6]）與另一者（例如，第一正反器FF1[7]）於第一時間t1暫存的資料值計算第一計算邏輯值。接著，第二邏輯閘LG2依據第一計算邏輯值與多個第一正反器FF1[1]~FF1[7]中的又一者（例如，第一正反器FF1[1]）於第二時間t2所暫存的資料值計算第一驗證邏輯值。

值得注意的是，由於第一檢查結果訊號ERR_r於第二時間t2為邏輯「0」，第三資料序列CA_i於第二時間t2的資料值符合預期。應當理解，若第一檢查結果訊號ERR_r於某一時間為邏輯「1」，則第三資料序列CA_i於所述某一時間的資料值即不符合預期。據此，第一移位暫存器電路SR1所輸出的第一檢查結果訊號ERR_r可指示第三資料序列CA_i的第一次檢查結果是否正常。

於一些實施例中，第一閂鎖電路LH1用以根據一控制訊號CLR選擇性地輸出第一檢查結果訊號ERR_r至輸出端邏輯閘LG_o。舉例來說，如第5圖所示，第一閂鎖電路LH1根據第一電壓位準（例如，邏輯「0」）的控制訊號CLR輸出第一檢查結果訊號ERR_r。

由上述說明可知，要在第三資料序列CA_i的至少前七個資料值都輸入第一移位暫存器電路SR1之後，第一移位暫存器電路SR1對於第三資料序列CA_i的檢查才算是有意義的。因此，序列檢查電路210透過控制訊號CLR設定一段緩衝時間不輸出檢查結果，以避免取得無意義的檢查結果。舉例來說，於第4圖的實施例中，第二邏輯閘LG2亦根據第一邏輯閘LG1在第一時間t1之前所計算的第一計算邏輯值（即，第二正反器FF2暫存的邏輯「1」）與第一正反器FF1[1]於第一時間t1所暫存的資料值（即，邏輯「1」）計算一第一驗證邏輯值（即，邏輯「0」）作為第一檢查結果訊號ERR_r。然而，由於此時控制訊號CLR具有不同於第一電壓位準的一第二電壓位準（即，邏輯「1」），第一閂鎖電路LH1不會輸出第一檢查結果訊號ERR_r。

如前所述，第二移位暫存器電路SR2用以根據時脈訊號XCK的多個下降緣檢查第三資料序列CA_i的資料序列，除此之外第二移位暫存器電路SR2的操作與第一移位暫存器電路SR1的操作類似。亦即，第三邏輯閘LG3依據多個第三正反器FF3[1]~FF3[7]中的一者（例如，第三正反器FF3[6]）與另一者（例如，第三正反器FF3[7]）於一第三時間（圖中未示）暫存的資料值計算第二計算邏輯值。接著，第四邏輯閘LG4依據第二計算邏輯值與多個第三正反器FF3[1]~FF3[7]中的又一者（例如，第三正反器FF3[1]）於第三時間之後的一第四時間（圖中未示）所暫存的資料值計算第二驗證邏輯值作為第二檢查結果訊號ERR_f。第二檢查結果訊號ERR_f可用以指示第三資料序列CA_i的第二次檢查結果是否正常。此外，第二閂鎖電路LH2用以根據控制訊號CLR選擇性地輸出第二移位暫存器電路SR2所產生的第二檢查結果訊號ERR_f至輸出端邏輯閘LG_o。第二閂鎖電路LH2的操作與第一閂鎖電路LH1的操作類似，故不在此贅述。

於一些實施例中，輸出端邏輯閘LG_o用以根據第一檢查結果訊號ERR_r的電壓位準以及第二檢查結果訊號ERR_f的電壓位準輸出測試結果訊號ERR至處理電路10。

具體而言，如第5圖所示，當第一檢查結果訊號ERR_r與第二檢查結果訊號ERR_f中的至少一者具有第一電壓位準（例如，邏輯「0」），輸出端邏輯閘LG_o輸出具有第一電壓位準的測試結果訊號ERR。處理電路10根據具有第一電壓位準的測試結果訊號ERR判斷子邏輯電路212及輸入輸出電路23正常運作。換句話說，當序列檢查電路210所產生的二個檢查結果中的至少一個是正確的（即，第一檢查結果訊號ERR_r與第二檢查結果訊號ERR_f中的至少一者具有第一電壓位準），處理電路10判斷子邏輯電路212及輸入輸出電路23正常運作。

當第一檢查結果訊號ERR_r與第二檢查結果訊號ERR_f均具有不同於第一電壓位準的第二電壓位準（例如：邏輯「1」），輸出端邏輯閘LG_o輸出具有第二電壓位準的測試結果訊號ERR。處理電路10根據具有第二電壓位準的測試結果訊號ERR判斷子邏輯電路212及輸入輸出電路23中的至少一者未正常運作。換句話說，當序列檢查電路210所產生的二個檢查結果均不正確（即，第一檢查結果訊號ERR_r與第二檢查結果訊號ERR_f均具有第二電壓位準），處理電路10判斷子邏輯電路212及輸入輸出電路23中的至少一者未正常運作。由此可知，測試結果訊號ERR可指示用以傳輸第三資料序列CA_i的子邏輯電路212及輸入輸出電路23的運作狀態。

由上述說明可知，本揭示內容的序列檢查電路210用以檢查經由實體層20的訊號傳輸路徑（即，子邏輯電路212及輸入輸出電路23）傳輸的測試資料訊號（即，第三資料序列CA_i），但本揭示內容並不限於此。於其他實施例中，序列檢查電路210可將第二資料序列CA_o作為測試資料訊號接收並檢查，以單獨測試子邏輯電路212（即，訊號傳輸路徑）的運作狀態。

於上述實施例中，序列產生電路110藉由7階的PRBS產生器來實現，因此序列檢查電路210亦藉由7階的PRBS檢查器來實現。舉例來說，第一移位暫存器電路SR1的多個第一正反器FF1的數量與第二移位暫存器電路SR2的多個第三正反器FF3的數量均為7個。然而，本揭示內容並不限於此。當PRBS產生器的階數改變時，多個第一正反器FF1的數量與多個第三正反器FF3的數量均會相對應地改變，且第一邏輯閘LG1與第三邏輯閘LG3進行計算所需的資料值也可能相對應地從不同的正反器取得。此外，所述緩衝時間亦可能隨著PRBS產生器的階數改變而拉長或縮短。

於第1圖的實施例中，當實體層20耦接於記憶體電路時，多個輸入輸出電路23[1]~23[n-1]可用以傳輸指令訊號及/或位址訊號至記憶體電路，而輸入輸出電路23[n]可用以傳輸時脈訊號至記憶體電路。習知技術在測試多個輸入輸出電路時，會藉由將時脈訊號XCK輸入至輸入輸出電路來產生特定時脈訊號（其由於輸入輸出電路受製程、電壓及/或溫度影響而可能與測試資料訊號有類似的延遲），根據測試資料訊號及特定時脈訊號對用以傳輸指令訊號及/或位址訊號的其餘輸入輸出電路進行測試，並根據用以傳輸指令訊號及/或位址訊號的其餘輸入輸出電路的測試結果反推用以傳輸時脈訊號的輸入輸出電路是否正常運作。

值得注意的是，本揭示內容對用以傳輸時脈訊號的輸入輸出電路23[n]及用以傳輸指令訊號及/或位址訊號的其餘輸入輸出電路23[1]~23[n-1]一視同仁，亦即，本揭示內容讓實體層20的每個訊號傳輸路徑都傳輸測試資料訊號以對其進行測試，且未讓時脈訊號XCK經由訊號傳輸路徑（即，子邏輯電路212及輸入輸出電路23）傳輸。因此，相較於習知技術，本揭示內容的實體層20沒有額外產生特定時脈訊號，使測試及實作過程更為簡化。此外，透過序列檢查電路210對測試資料訊號進行兩次檢查，本揭示內容亦不必擔心因為測試資料訊號與時脈訊號XCK原本匹配的時序消失而誤判測試資料訊號具有不正常的資料序列。

於上述實施例中，請同時參閱第1及6A圖，半導體晶片100經過封裝後才與封裝完成的記憶體電路30電性耦接，但本揭示內容並不限於此。舉例來說，請參閱第6B圖，第6B圖為根據本揭示內容的一些實施例所繪示的半導體晶片200的方塊圖。於一些實施例中，如第6B圖所示，處理電路10、實體層20可與記憶體電路30封裝在一起。換言之，半導體晶片200可包含處理電路10、實體層20及記憶體電路30。於一些實施例中，如第6B圖所示，實體層20可直接耦接於記憶體電路30，但本揭示內容並不限於此。舉例來說，請參閱第6C圖，第6C圖為根據本揭示內容的一些實施例所繪示的半導體晶片300的方塊圖。於一些實施例中，半導體晶片300還可包含一中介層（interposer）40，且實體層20與記憶體電路30經由中介層40間接耦接於彼此。具體而言，記憶體電路30可藉由高頻寬記憶體（high bandwidth memory）來實現。

由上述本揭示內容的實施方式可知，藉由序列檢查電路，本揭示內容的半導體晶片可在時脈訊號與測試資料訊號原本匹配的時序消失的情況下建立一個適用於指令/位址實體層的資料回送式樣機制，以提升可測試性設計的覆蓋範圍。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

10:處理電路 11:訊號產生電路 20:實體層 21:邏輯電路 23:輸入輸出電路 25:鎖相迴路電路 30:記憶體電路 40:中介層 100,200,300:半導體晶片 110:序列產生電路 210:序列檢查電路 212:子邏輯電路 SS:參考資料序列 SP:第一資料序列 CA_o:第二資料序列 CA_i:第三資料序列 CLR:控制訊號 CK:時脈訊號 XCK:時脈訊號 ERR:測試結果訊號 ERR_r:第一檢查結果訊號 ERR_f:第二檢查結果訊號 FF1:第一正反器 FF2:第二正反器 FF3:第三正反器 FF4:第四正反器 LG1:第一邏輯閘 LG2:第二邏輯閘 LG3:第三邏輯閘 LG4:第四邏輯閘 LG_o:輸出端邏輯閘 LH1:第一閂鎖電路 LH2:第二閂鎖電路 SR1:第一移位暫存器電路 SR2:第二移位暫存器電路 IVT:反閘 T1,T2:週期 t1:第一時間 t2:第二時間 (1)~(7):編號

第1圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片的方塊圖。 第2圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路的電路圖。 第3圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片內的多個訊號的時序圖。 第4圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路於第一時間的電路圖。 第5圖為根據本揭示內容的一些實施例所繪示的一種序列檢查電路於第二時間的電路圖。 第6A圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片的方塊圖。 第6B圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片的方塊圖。 第6C圖為根據本揭示內容的一些實施例所繪示的一種半導體晶片的方塊圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

10:處理電路

11:訊號產生電路

20:實體層

21:邏輯電路

23:輸入輸出電路

25:鎖相迴路電路

100:半導體晶片

110:序列產生電路

210:序列檢查電路

212:子邏輯電路

SP:第一資料序列

CA_o:第二資料序列

CA_i:第三資料序列

CK:時脈訊號

XCK:時脈訊號

ERR:測試結果訊號

Claims (20)

1. 一種半導體晶片，包含： 一實體層，包含至少一序列檢查電路以及至少一訊號傳輸路徑，其中該至少一序列檢查電路用以根據一時脈訊號以及經由該至少一訊號傳輸路徑傳輸的至少一測試資料訊號產生至少一測試結果訊號，且該時脈訊號未經由該至少一訊號傳輸路徑傳輸；以及 一處理電路，電性耦接於該實體層，並用以根據該至少一測試結果訊號的電壓位準判斷該至少一訊號傳輸路徑的運作狀態。
2. 如請求項1所述之半導體晶片，其中該至少一序列檢查電路用以根據該時脈訊號的複數個上升緣以及複數個下降緣對該至少一測試資料訊號的一資料序列進行兩次檢查。
3. 如請求項2所述之半導體晶片，其中該至少一序列檢查電路包含： 一第一移位暫存器電路，用以根據該時脈訊號的該些上升緣檢查該至少一測試資料訊號的該資料序列，以輸出一第一檢查結果訊號； 一第二移位暫存器電路，用以根據該時脈訊號的該些下降緣檢查該至少一測試資料訊號的該資料序列，以輸出一第二檢查結果訊號；以及 一輸出端邏輯閘，用以根據該第一檢查結果訊號的電壓位準以及該第二檢查結果訊號的電壓位準輸出該至少一測試結果訊號。
4. 如請求項3所述之半導體晶片，其中該第一移位暫存器電路包含： 序列連接的複數個第一正反器，用以根據該時脈訊號的該些上升緣依次暫存該至少一測試資料訊號的該資料序列的複數個資料值； 一第一邏輯閘，用以根據該些第一正反器中的一第一者以及一第二者於一第一時間所暫存的資料值計算一第一計算邏輯值； 一第二正反器，用以根據該時脈訊號的該些上升緣暫存該第一計算邏輯值；以及 一第二邏輯閘，用以根據該第一計算邏輯值與該些第一正反器中的一第三者於該第一時間之後的一第二時間所暫存的資料值計算一第一驗證邏輯值作為該第一檢查結果訊號。
5. 如請求項3所述之半導體晶片，其中該第二移位暫存器電路包含： 序列連接的複數個第三正反器，用以根據該時脈訊號的該些下降緣依次暫存該至少一測試資料訊號的該資料序列的複數個資料值； 一第三邏輯閘，用以根據該些第三正反器中的一第一者以及一第二者於一第三時間所暫存的資料值計算一第二計算邏輯值； 一第四正反器，用以根據該時脈訊號的該些下降緣暫存該第二計算邏輯值；以及 一第四邏輯閘，用以根據該第二計算邏輯值與該些第三正反器中的一第三者於該第三時間之後的一第四時間所暫存的資料值計算一第二驗證邏輯值作為該第二檢查結果訊號。
6. 如請求項3所述之半導體晶片，其中該至少一序列檢查電路還包含： 一第一閂鎖電路，耦接於該第一移位暫存器電路與該輸出端邏輯閘之間，並用以根據一控制訊號選擇性地輸出該第一檢查結果訊號至該輸出端邏輯閘；以及 一第二閂鎖電路，耦接於該第二移位暫存器電路與該輸出端邏輯閘之間，並用以根據該控制訊號選擇性地輸出該第二檢查結果訊號至該輸出端邏輯閘。
7. 如請求項3所述之半導體晶片，其中當該第一檢查結果訊號與該第二檢查結果訊號中的至少一者具有一第一電壓位準，該輸出端邏輯閘輸出具有該第一電壓位準的該至少一測試結果訊號，且該處理電路根據具有該第一電壓位準的該至少一測試結果訊號判斷該至少一訊號傳輸路徑正常運作； 其中當該第一檢查結果訊號與該第二檢查結果訊號均具有不同於該第一電壓位準的一第二電壓位準，該輸出端邏輯閘輸出具有該第二電壓位準的該至少一測試結果訊號，且該處理電路根據具有該第二電壓位準的該至少一測試結果訊號判斷該至少一訊號傳輸路徑未正常運作。
8. 如請求項2所述之半導體晶片，其中當該至少一序列檢查電路所產生的二個檢查結果中的至少一個是正確的，該處理電路判斷該至少一訊號傳輸路徑正常運作。
9. 如請求項2所述之半導體晶片，其中該至少一測試資料訊號的該資料序列由該處理電路所包含的至少一序列產生電路產生。
10. 如請求項9所述之半導體晶片，其中該至少一序列產生電路為一偽隨機二進位序列（Psuedo Random Binary Sequence）產生器。
11. 如請求項1所述之半導體晶片，其中該半導體晶片還包含一記憶體電路，且該記憶體電路用以電性耦接於該實體層。
12. 如請求項11所述之半導體晶片，其中該半導體晶片還包含一中介層，且該實體層與該記憶體電路經由該中介層耦接於彼此。
13. 一種序列檢查電路，用以檢查經由一實體層的一訊號傳輸路徑傳輸的一測試資料訊號，並包含： 一第一移位暫存器電路，用以根據一時脈訊號的複數個上升緣對該測試資料訊號的一資料序列進行第一次檢查，以輸出一第一檢查結果訊號； 一第二移位暫存器電路，用以根據該時脈訊號的複數個下降緣對該測試資料訊號的該資料序列進行第二次檢查，以輸出一第二檢查結果訊號；以及 一輸出端邏輯閘，用以根據該第一檢查結果訊號的電壓位準以及該第二檢查結果訊號的電壓位準輸出一測試結果訊號，其中該測試結果訊號用以指示該訊號傳輸路徑的運作狀態； 其中該時脈訊號未經由該至少一訊號傳輸路徑傳輸。
14. 如請求項13所述之序列檢查電路，其中該第一移位暫存器電路包含： 序列連接的複數個第一正反器，用以根據該時脈訊號的該些上升緣依次暫存該測試資料訊號的該資料序列的複數個資料值； 一第一邏輯閘，用以根據該些第一正反器中的一第一者以及一第二者於一第一時間所暫存的資料值計算一第一計算邏輯值； 一第二正反器，用以根據該時脈訊號的該些上升緣暫存該第一計算邏輯值；以及 一第二邏輯閘，用以根據該第一計算邏輯值與該些第一正反器中的一第三者於該第一時間之後的一第二時間所暫存的資料值計算一第一驗證邏輯值作為該第一檢查結果訊號。
15. 如請求項14所述之序列檢查電路，其中該第一邏輯閘與該第二邏輯閘各自為互斥或（XOR）閘。
16. 如請求項13所述之序列檢查電路，其中該第二移位暫存器電路包含： 序列連接的複數個第三正反器，用以根據該時脈訊號的該些下降緣依次暫存該測試資料訊號的該資料序列的複數個資料值； 一第三邏輯閘，用以根據該些第三正反器中的一第一者以及一第二者於一第三時間所暫存的資料值計算一第二計算邏輯值； 一第四正反器，用以根據該時脈訊號的該些下降緣暫存該第二計算邏輯值；以及 一第四邏輯閘，用以根據該第二計算邏輯值與該些第三正反器中的一第三者於該第三時間之後的一第四時間所暫存的資料值計算一第二驗證邏輯值作為該第二檢查結果訊號。
17. 如請求項16所述之序列檢查電路，其中該第三邏輯閘與該第四邏輯閘各自為互斥或（XOR）閘。
18. 如請求項13所述之序列檢查電路，其中該序列檢查電路還包含： 一第一閂鎖電路，耦接於該第一移位暫存器電路與該輸出端邏輯閘之間，並用以根據一控制訊號選擇性地輸出該第一檢查結果訊號至該輸出端邏輯閘；以及 一第二閂鎖電路，耦接於該第二移位暫存器電路與該輸出端邏輯閘之間，並用以根據該控制訊號選擇性地輸出該第二檢查結果訊號至該輸出端邏輯閘。
19. 如請求項13所述之序列檢查電路，其中該輸出端邏輯閘為及（AND）閘。
20. 如請求項13所述之序列檢查電路，其中該訊號傳輸路徑包含一子邏輯電路以及一輸入輸出電路，該子邏輯電路用以接收至少一第一資料序列以輸出一第二資料序列，且該輸入輸出電路用以接收該第二資料序列以輸出一第三資料序列； 其中該第二資料序列或該第三資料序列用以作為該測試資料訊號。

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